KR20230009410A - 능동 브릿징 장치 - Google Patents

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KR20230009410A
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하비에르 에이. 드라크루즈
벨가셈 하바
라예쉬 카트카르
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인벤사스 코포레이션
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Abstract

칩렛을 능동 브릿지를 사용하여 마이크로칩에 커플링하기 위한 기법 및 메커니즘. 능동 브릿지는, 종래에는 마이크로칩 및/또는 칩렛 상에 위치되었을 수 있는 다양한 기능 및 능력을 제공하는 회로를 포함한다. 더욱이, 능동 브릿지는 직접 결합 기법을 활용하여 "네이티브 상호연결"을 통해서 마이크로칩 및 칩렛에 커플링될 수 있다. 능동 브릿지 및 능동 브릿지를 마이크로칩 및 칩렛에 직접 결합하는 기법을 활용하면, 상호연결의 피치가, 밀리미터 단위의 피치로부터 시작하여 1 마이크론 미만으로부터 약 5 마이크론까지의 범위에 속할 수 있는 미세 피치까지 변하면서 크게 감소될 수 있다.

Description

능동 브릿징 장치
마이크로전자 시스템에서는, 전자 회로가 반도체 재료, 예컨대 실리콘의 웨이퍼 상에 제작된다. 전자 회로가 있는 웨이퍼는 하나 이상의 다른 웨이퍼에 결합되거나, 개별 다이에 결합되거나, 또는 자체적으로 다수의 다이로 다이싱(싱귤레이션)되고, 각각의 다이는 회로의 복제본을 포함한다. 기능성 집적 회로를 가지는 각각의 다이는 마이크로칩, 또는 "칩"이라고 알려져 있다. 기능들의 라이브러리로부터의 특정한 기능이 개별 칩에 지정되거나, 큰 모놀리식 칩이 더 작은 칩들의 콜렉션에 의해 에뮬레이션될 때, 특정 기능 또는 독점적 기능을 가지는 이러한 더 작은 칩, 또는 칩들은 "칩렛(chiplet)"이라고 불릴 수 있다. 본 명세서에서 사용될 때, 달리 표시되지 않는 한, 칩렛은 단일 다이 상의 완전한 서브시스템(지적 재산 코어)(IP 코어), 로직의 재사용가능한 단위, 메모리 및/또는 다른 회로부를 의미한다. 칩렛들의 라이브러리는 루틴 또는 양호하게 구축된 IP-블록 기능들을 제공할 수 있다.
종래에는, 마이크로칩 및 칩렛은 서로, 그리고 마이크로전자 디바이스를 구성하는 더 큰 마이크로전자 레이아웃과 통신 및 상호작용하기 위하여 표준 인터페이스를 필요로 한다. 이러한 표준 인터페이스를 사용하는 것은 산업계에서 기대되며, 당연하게 여겨진다. 입력 및 출력(I/O)을 요구하는 로직의 모든 블록이 레벨-천이, 신호 증폭, 및 표준 ESD 보호를 일반적으로 포함하는 적어도 일부의 I/O 프로토콜을 포함하는 표준 인터페이스를 통해서 동작할 것이라는 점이 당업계에서 가정된다. 본 명세서에서 사용될 때, "표준 인터페이스"는 두 개의 시스템들 또는 시스템의 부분들 사이의 "상호연결 포인트(point of interconnection)", 예를 들어 프로세서와 주변 기기 사이의 상호연결 포인트를 의미하고, 여기에서 물리적, 전기적, 및 논리적 파라미터는 미리 결정된 값에 따른다. 인터페이스는 제조사, 산업계, 또는 국제적 용도에 기반하여 표준으로 등급화될 수 있다. 프로세서의 I/O 채널은, 이들이 해당 타입의 프로세서에 공통되거나, 주변 장치의 두 개 이상의 타입에 공통되기 때문에 표준 인터페이스로 등급화될 수 있지만, 이들은 제조사에 특이적일 수도 있다. 일부 인터페이스는 사실상의 산업 표준이고, 상이한 벤더로부터의 디바이스들을 연결하기 위하여 사용될 수 있다. 다른 인터페이스는 무역 협회 또는 국제적 위원회 컨소시엄 안에서의 합의에 의해서 표준화된다(옥스포드 대학교 출판사에 의해 2004년에 최초 발행된 "A Dictionary of Computing 2004"). 이들의 예에는 LPDDR, DDR, PCI-익스프레스 및 MIPI가 있다.
마이크로칩 상의 공간은 매우 소중하다. 결함이 생길 가능성은 다이 면적이 증가함에 따라 기하급수적으로 증가한다. 따라서, 예를 들어 칩렛과 같은 다른 디바이스 내에 제공될 수 있는 다양한 기능 및 인터페이스는 마이크로칩 상의 공간을 절약하여, 마이크로칩 상에 더 큰 회로, 다른 회로 및/또는 다른 기능이 제공되거나 주어진 칩렛의 면적 감소가 허용되도록 할 수 있다. 현재, 일부 구성들에서, 칩렛은 마이크로칩 상에 실장된다. 마이크로전자 디바이스의 다른 디자인은 나란한 구성 내에 실장된 마이크로칩 및 칩렛, 예를 들어 마이크로칩과 같은 평면에 있고 마이크로칩의 주연부 주위에 있는 칩렛을 포함한다. 일부 실례들에서, 이러한 구성은 칩렛을 마이크로칩에 연결하는 것에 대한 제약에 기인하여 더 높은 레이턴시를 초래하고, 이를 통하여 성능의 제한을 초래할 수 있다.
발명을 실시하기 위한 구체적인 내용이 첨부 도면을 참조하여 설명된다. 도면에서, 레퍼런스 번호의 가장 왼쪽의 숫자(들)는 일반적으로 해당 레퍼런스 번호가 처음 등장하는 도면을 식별한다. 상이한 도면에 있는 동일한 레퍼런스 번호는 유사하거나 동일한 아이템을 표시한다. 첨부 도면에 도시된 시스템은 척도에 맞는 것이 아니고, 도면에 있는 컴포넌트들은 서로에 대해서 척도에 맞지 않게 도시될 수 있다.
도 1a 내지 도 1e는 시스템 온 칩(SoC)으로서 구성된 마이크로칩 및 능동 브릿지를 사용하여 마이크로칩에 커플링된 복수 개의 칩렛을 포함하는 마이크로전자 디바이스의 일 예를 개략적으로 도시한다.
도 2는 도 1a 내지 도 1e의 마이크로전자 디바이스의 베이스 다이, 예를 들어 마이크로칩, 및 이차 다이, 예를 들어 칩렛 사이의 능동 브릿지 다이를 사용하는 신호 구동을 위한 흐름도를 도시한다.
개관
본 명세서는 능동 브릿지를 활용하여 마이크로칩에 커플링된 칩렛의 예시적인 구조를 설명한다. 능동 브릿지는, 종래에는 마이크로칩 및/또는 칩렛 상에 위치되었을 수 있는 다양한 기능 및 능력을 제공하는 회로를 포함한다. 더욱이, 일부 예들에서, 능동 브릿지는 직접 결합 기법을 활용하여 "네이티브 상호연결(native interconnect)"을 통해서 마이크로칩 및 칩렛에 커플링될 수 있다. 능동 브릿지를 마이크로칩에 커플링하는 다른 예는 나노입자로 상호연결된 인터페이스 및 마이크로범프 기술을 포함한다. 능동 브릿지 및 능동 브릿지를 마이크로칩 및 칩렛에 직접 결합하는 기법을 활용하면, 상호연결의 피치가, 밀리미터 단위의 피치로부터 시작하여 20 마이크론 미만일 수 있는 미세 피치까지 변하면서 크게 감소될 수 있다. 일부 예들에서 피치는 약 5 마이크론 내지 약 1 마이크론의 범위에 속할 수 있는 반면에, 일부 예들에서 피치는 1 마이크론 미만일 수 있다. 그러면, 능동 브릿지 및 직접 결합 기법을 활용하여 속도를 증가시키고 레이턴시를 감소시킴으로써 칩렛에 커플링된 마이크로칩을 포함하는 마이크로전자 디바이스의 성능이 크게 증가될 수 있다.
본 명세서에서 사용될 때, "표준 인터페이스(standard interface)"는 앞선 발명의 배경에 제공된 사전적인 정의에 따르게 되고, 더 간단히 말하면 "다른 컴포넌트 또는 신호 외부 다이와 인터페이싱, 연결, 또는 통신하기 위한 산업 사양 또는 컨소시엄 사양을 만족시키기 위해서 코어 로직 가용 공간(real estate) 또는 다이의 기능성에 추가된 추가적 하드웨어, 소프트웨어, 라우팅, 로직, 연결, 또는 표면적"을 의미한다. 본 명세서에서 사용될 때 "직접-결합(direct-bonding)"이란 두 개의 금속 사이의 직접-접촉 금속-금속 결합, 산화물 결합, 또는 퓨전 결합, 예컨대 적어도 부분적인 결정 래티스 접착(cohesion)이 있는 직접 접촉된 두 개의 구리 도체들 사이의 구리-구리(Cu-Cu) 금속성 결합을 의미한다. 이러한 직접-결합은 후술될 DBI®(direct bond interconnect) 기술, 및 다른 금속 결합 기법(인벤사스 본딩 테크놀로지, 아이앤씨(Invensas Bonding Technologies, Inc.), 엑스페리 코포레이션 컴퍼니((Xperi Corporation company), 산호세, 캘리포니아)에 의해 제공될 수 있다. 본 명세서에서 사용될 때 "코어(core)" 및 "코어-측(core-side)"은 컨소시엄에 의해 규정되어 추가된 표준 인터페이스의 위치, 신호, 및/또는 레벨과 대조되는 특정 다이의 기능성 로직에 존재하는 위치, 신호, 및/또는 레벨을 의미한다. 따라서, 신호는, 특정 회로에 의해 내재적으로 제공된 것을 제외하고는 추가적인 직렬화, 추가된 정전기 방전(ESD) 보호와 같은 특정한 수정이 없이 특정 다이의 코어 기능성 로직 레벨에서 동작가능하고, 직렬화해제된(unserialized) 데이터 경로를 가지며, 간단한 래치, 플롭(flop), 또는 배선에 의해 다이들에 걸쳐 커플링될 수 있고, 부과된 입력/출력(I/O) 프로토콜을 가지지 않는 등의 경우에 원시 또는 "네이티브(native)"인 것이다. 그러나, 네이티브 신호는 이질적인 파운드리 제조사의 다이들 사이의 적응을 위하여 레벨 시프트, 또는 전압 조정을 겪을 수 있고, 여전히 본 명세서에서 사용되는 바와 같이 네이티브 신호일 수 있다. 본 명세서에서 사용될 때 "능동(active)"이라는 것(능동 베이스 다이)은 "수동(passive)"에 대조되는 반도체 기술 분야에서의 능동이라는 보통의 의미와 일치한다. 능동 컴포넌트는 트랜지스터 로직 및 증폭 컴포넌트, 예컨대 트랜지스터를 포함한다. 반면에, 수동 컴포넌트는 알짜 에너지를 회로에 도입하지 않으며, 수동 회로에 연결된 다른 회로로부터 유도된 파워를 제외하고는 원천적인 전력원을 사용하지 않는다. 본 명세서에서 설명된 기법들이 일반적으로 능동 다이를 가리키지만, 이러한 기법은 수동 디바이스 에도 적용되고, 동일하거나 유사한 장점을 향유할 수 있다.
이러한 네이티브 신호를 다이의 코어측으로부터 통전시키기 위한 네이티브 상호연결은, 상이한 제조 프로세스로부터의 다이를 수용하기 위하여 소망되는 경우를 제외하고는, 네이티브 신호를 증폭 또는 수정하지 않고서 두 개 이상의 크로스-다이 경계(cross-die boundary)를 통해 배치되는 연속적인 회로들을 제공할 수 있다. 신호 관점으로 볼 때에는, 하나의 다이의 IP 코어의 네이티브 신호는, 네이티브 신호를 수정하지 않거나 네이티브 신호의 무시될 수 있는 수정만을 가지고서 직접적으로 결합된 네이티브 상호연결을 통해서 다른 다이(예를 들어, 능동 브릿지)로 직접 전달됨으로써, 표준 인터페이스 및 컨소시엄-부과형(consortium-imposed) 입력/출력 프로토콜을 없앤다.
액티브 브릿지는 메모리로서 구성된 칩렛에 대한 가속기 칩렛으로서의 역할을 하고, 앞서 언급된 것처럼 마이크로칩과 칩렛 사이에 인터페이스를 제공할 수 있다. 예를 들어, 1024 개의 핀의 인터페이스(어드레스 라인도 추가됨) 대신에, 인터페이스를 능동 브릿지로 이동시킴으로써 최대 50,000 개의 핀의 인터페이스가 제공될 수 있다. 그러면 더 정밀한 피치가 제공되고, 인터페이스를 마이크로칩의 프로세서에 더 가깝게 이동시킴으로써 속도가 증가된다. 예를 들어, 이전의 구성에서는, 프로세서 및 메모리 사이의 라인은 6 밀리미터 이상일 수 있다. 또한, 이전의 구성 또는 구조에서는 큰 인터페이스 IP를 위해서 사용되었을 수 있는 애플리케이션-특이적 회로(application-specific circuit; ASIC)를 위해서 활용되었던 마이크로칩(및/또는 칩렛) 상의 중요한 영역이, 이제 마이크로칩, 및 심지어 칩렛 상의 다른 회로부 및 기능을 위해서 사용될 수 있다. 예를 들어, 능동 브릿지를 사용함으로써, 마이크로칩 상의 추가적인 프로세서 및/또는 기능을 위한 추가적 공간의 50% 이상의 증가가 실현될 수 있다.
칩렛이 고대역폭 메모리(high bandwidth memory; HBM)인 구성에서, 능동 브릿지는 스케줄링 또는 메모리로의 더 빠른 액세스를 위해서 데이터를 HBM에 전송하기 이전에 데이터를 버퍼링하기 위해 사용될 수 있는 정적 랜덤 액세스 메모리(SRAM) 또는 다른 메모리를 포함할 수 있다. 예를 들어, 칩렛은, 레벨 4(L4) 메모리를 제공할 수 있는 HBM의 형태인 메모리 칩렛으로서 구성될 수 있고, 능동 브릿지 내의 회로부는 레벨 3(L3) 메모리, 예를 들어 캐시를 제공할 수 있는 SRAM의 형태일 수 있다. L3 캐시를 배치하면 능동 브릿지가 마이크로칩의 처리 소자들을 바로 거쳐서 마이크로칩에 직접 결합될 수 있기 때문에, 더 빠른 액세스가 가능해질 수 있다.
추가적으로, 능동 브릿지를 사용하면 메모리 액세스가 더 이상적인 장소에 배치되게 될 수 있고, 예를 들어 메모리 액세스는 마이크로칩 및/또는 칩렛의 주연부와 나란하게 존재할 필요가 없을 수도 있다. 능동 브릿지는 메모리 액세스가 마이크로칩의 프로세서 또는 다른 컴포넌트에 더 가까이 및/또는 마이크로칩 및 칩렛의 주변 에지로부터 더 멀리 배치되게 될 수 있다(예를 들어, 바로 위에 배치됨). 예를 들어, 메모리 액세스는 프로세서로부터 밀리미터가 아니라 마이크론 단위로 떨어져 있을 수 있다. 칩렛이 메모리를 나타내는 구성에서, 메모리 표준의 변경은 칩렛 및/또는 능동 브릿지를 단순하게 변경함으로써 구현될 수 있다. 따라서, HBM 2, HBM 3, HBM 4, 이중 데이터 레이트(double data rate; DDR), 저-전력 이중 데이터 레이트(low-power double data rate; LPDDR) 등 사이에서 스위칭하는 것이 가능해진다.
능동 브릿지는 제어기/물리(PHY) 계층 회로 및 기능성이 증가되게 할 수도 있다. 예를 들어, 능동 브릿지 내의 회로부는 PHY 계층 회로의 형태일 수 있다. 그러면, 능동 브릿지에 의해 커플링된 마이크로칩 및 칩렛을 포함하는 마이크로전자 디바이스의 성능이 개선되게 될 수 있다. 더욱이, 능동 브릿지는 마이크로칩 및 여러 개의 칩렛을 커플링하기 위해서 마이크로전자 디바이스 내에 다수의 능동 브릿지를 활용하면서, 제어기/PHY가 반복되게 할 수 있다. 마이크로전자 디바이스의 이전의 구성은 제어기 및 PHY 회로부를 마이크로칩 및 칩렛 양자 모두에서 요구했다. 제어기 및 PHY 회로부를 능동 브릿지 상에 배치함으로써, 전체 시스템, 예를 들어 마이크로전자 디바이스는 제어기 및 PHY 회로부를 마이크로칩 및 칩렛 양자 모두 상에 가지는 추가적인 회로부에서 손실되는 사이클을 제거함에 의하여 단순화된다.
능동 브릿지는 하나 또는 두 개의 표준 설계/크기를 포함하고, 이를 통하여 마이크로전자 디바이스 내의 구조체에 관하여 반복가능성을 허용할 수 있다. 다른 능동 브릿지는 특정한 마이크로전자 디바이스의 필요에 따라서 맞춤 설계될 수 있다. 더욱이, 능동 브릿지의 크기가 제한된다는 것은, 마이크로전자 디바이스의 필요한 재설계가 마이크로칩을 재설계할 필요성과 대조적으로, 능동 브릿지의 설계를 변경함으로써 더 저렴하고 효율적으로 구현될 수 있다는 것을 의미한다.
능동 브릿지는 HBM 데이터 라인(data line; DQ) 라인의 연결 길이에 대한 제한을 제거하는 능동 회로부를 더 제공할 수 있다. 그러면 전체 성능 및 기능성이 개선될 수 있다.
능동 브릿지를 사용하여 연결될 수 있는 마이크로칩 및 칩렛 설계의 예는, 예를 들어 시스템 온 칩(SoC)으로서 구성된 마이크로칩 및 메모리로서 구성된 칩렛을 포함한다. 본 명세서에서 사용될 때, SoC는, 예를 들어 필드-프로그래밍가능 게이트 어레이(field-programmable gate array; FPGA), 애플리케이션-특이적 표준 제품(application-specific standard product; ASSP), 주문형 집적회로(application-specific integrated circuits; ASIC) 등을 포함한다. 이러한 목록은 오직 예를 들기 위한 것일 뿐이고, 한정하려는 의미가 아니다. 능동 브릿지는 두 개의 마이크로칩들 사이에 버퍼링된 상호연결을 제공하는 회로부를 포함할 수 있다. 능동 브릿지는 마이크로칩 및 커플링된 칩렛 사이에 레벨 시프트를 제공하는 상호연결을 제공하는 회로부를 더 포함할 수 있다. 능동 브릿지는 두 개의 상호연결된 다이들 사이에 재-클로킹(re-clocking)을 제공하는 회로부를 더 포함할 수 있다. 더욱이, 능동 브릿지는 능동 브릿지에 의해 연결된 상호연결된 다이들 사이에서 클록 게이팅 및 전압 게이팅이 일어나게 하는 회로부를 포함할 수 있다. 또한, 상호연결된 다이들 사이의 클록 배포가 두 개의 다이들을 연결하는 능동 브릿지의 회로부에 의하여 핸들링될 수 있다.
예시적인 실시형태
도 1a는 시스템 온 칩(SoC)으로서 구성된 마이크로칩 또는 베이스 다이(102) 및 복수 개의 칩렛 또는 이차 다이(104a-104h)(총괄하여 칩렛(104)이라고 불림)를 포함하는 마이크로전자 디바이스(100)의 일 예를 개략적으로 도시한다. 마이크로전자 디바이스(100)의 디자인에 따라서 더 많거나 더 적은 칩렛(104)이 포함될 수 있다. 구성들에서, 마이크로전자 디바이스(100)는 두 개 이상의 마이크로칩(102)을 포함할 수도 있다.
마이크로칩(102)은 능동 브릿지(106a-106h)(총괄하여 능동 브릿지(106)라고 불림)를 활용하여 칩렛(104)에 커플링된다. 마이크로전자 디바이스(100)의 디자인에 따라서 더 많거나 더 적은 능동 브릿지(106)가 포함될 수 있다. 도 1a에서 알 수 있는 바와 같이, 그리고 능동 브릿지(106)의 길이가 각각의 거리를 나타낸다면(예를 들어, 더 긴 라인은 더 긴 거리를 나타내고 더 짧은 라인은 더 짧은 거리를 나타냄), 능동 브릿지 중 일부(예를 들어, 106a, 106b, 106d, 106f, 106g, 및 106h)는 제 1 크기 또는 길이인 반면에, 나머지 능동 브릿지(예를 들어, 106c 및 106e)는 제 2 크기 또는 길이이다. 따라서, 능동 브릿지(106)는 하나 또는 두 개(또는 그 이상)의 표준 디자인/크기를 포함하고, 이를 통하여 마이크로전자 디바이스(100) 내의 구조체에 관하여 반복가능성을 허용할 수 있다. 다른 능동 브릿지(106)(미도시)는 특정한 마이크로전자 디바이스의 디자인 및/또는 요구 사항에 따라서 맞춤 설계될 수 있다. 더욱이, 능동 브릿지(106)의 크기가 제한된다는 것은, 마이크로전자 디바이스(100)의 필요한 재설계가 마이크로칩(100)을 재설계할 필요성과 대조적으로, 능동 브릿지(106)의 설계를 변경함으로써 더 저렴하고 효율적으로 구현될 수 있다는 것을 의미한다.
전술된 바와 같이, 능동 브릿지(106)는 마이크로칩(102) 및 칩렛(104) 사이의 인터페이스를 제공한다. 따라서, 이전의 구성 또는 구조에서는 큰 인터페이스 IP를 위해서 사용되었을 수 있는 ASIC을 위해서 활용되었던 마이크로칩(102)(및/또는 칩렛(104)) 상의 중요한 영역이, 이제 마이크로칩(102), 및 심지어 칩렛(104) 상의 다른 회로부 및 기능을 위해서 사용될 수 있다.
도 1a에서 알 수 있는 바와 같이, 브릿지(106)는 회로부들(114a-114h)을 각각 포함한다. 전술된 바와 같이, 칩렛(104) 중 하나 이상이 HBM으로서 구성되는 경우에, 하나 이상의 대응하는 능동 브릿지(106)의 회로부(114)는 스케줄링 또는 메모리로의 더 빠른 액세스를 위해서 데이터를 HBM에 전송하기 이전에 데이터를 버퍼링하기 위해서 사용될 수 있는 SRAM 또는 유사한 메모리를 포함할 수 있다. 예를 들어, 도 1b를 참조하면, 칩렛(104a, 104b)은 레벨 4(L4) 메모리를 제공할 수 있는 HBM의 형태인 메모리 칩렛(104a, 104b)으로서 구성될 수 있고, 능동 브릿지(106a, 106b) 내의 회로부(114a, 114b)는 레벨 3(L3) 메모리, 예를 들어 캐시를 제공할 수 있는 SRAM(114a, 114b)의 형태일 수 있다. L3 캐시를 대응하는 능동 브릿지(들)(106a, 106b) 내에 제공하면, 대응하는 능동 브릿지(106a, 106b)가 마이크로칩(102)의 처리 소자(미도시)를 바로 거쳐서 마이크로칩(102)에 직접 결합될 수 있기 때문에 더 빠른 액세스가 가능해질 수 있다.
도 1a에서 알 수 있는 바와 같이, 능동 브릿지(106)는 메모리 액세스가 더 이상적인 장소에 배치되게 할 수 있고, 예를 들어 메모리 액세스는 마이크로칩(102) 및/또는 칩렛(104)의 주연부와 나란하게 존재할 필요가 없을 수도 있다. 능동 브릿지(106)는 메모리 액세스가 마이크로칩(102)의 주변 에지(116) 및 칩렛(104)의 주변 에지(118)로부터 더 멀리 배치되게 할 수 있다. 따라서, 능동 브릿지(106)의 능동 회로부(114)는 HBM 데이터 라인(DQ) 라인의 연결 길이에 대한 종래의 제한을 제거할 수 있다. 그러면 전체 성능 및 기능성이 개선될 수 있다.
칩렛(104)이 메모리로서 구성되는 구조에서, 메모리 표준의 변경은 칩렛(104)의 디자인 및/또는 능동 브릿지(106)의 디자인을 변경함으로써 간단하게 구현될 수 있다. 따라서, HBM 2, HBM 3, HBM 4, DDR, LPDDR 등 사이에서 스위칭하는 것이 가능해진다.
또한, 능동 브릿지(106)의 회로부(114)는 제어기/물리(PHY) 계층 회로 및 기능성을 위해서 구성되어 제어기/물리(PHY) 계층 회로 및 기능성이 증가되게 할 수도 있다. 예를 들어, 도 1b를 참조하면, 능동 브릿지(106c, 106d, 106e, 106f) 내의 회로부(114c, 114d, 114e, 114f)는 PHY 계층 회로(114c, 114d, 114e, 114f)의 형태일 수 있다. 그러면 마이크로전자 디바이스(100)의 성능이 개선될 수 있다. 더욱이, 능동 브릿지(106)는 제어기/PHY가 도 1b에서 알 수 있는 바와 같이 마이크로전자 디바이스(100) 내의 다수의 능동 브릿지(106)를 활용하면서 반복되게 할 수 있다. 마이크로전자 디바이스의 이전의 구성은 제어기 및 PHY 회로부를 마이크로칩(102) 및 칩렛(104) 양자 모두에서 요구했다. 제어기 및 PHY 회로부를 회로부(114)를 사용하여 능동 브릿지(106) 상에 배치함으로써, 마이크로전자 디바이스(100)의 전체 시스템이 제어기 및 PHY 회로부를 마이크로칩(102) 및 칩렛(104) 양자 모두 상에 가지는 추가적인 회로부에서 손실되는 사이클을 제거함에 의하여 단순화될 수 있다.
따라서, 능동 브릿지(106)를 그들의 네이티브 상호연결 중 일부가, 예를 들어 직접-결합에 의하여 마이크로칩(102)의 네이티브 상호연결에 직접 연결되고 능동 브릿지'(106)의 네이티브 상호연결 중 나머지가, 예를 들어 직접 결합에 의하여 칩렛(104)의 네이티브 상호연결에 직접 연결된 상태로 활용함으로써, 예시적인 시스템, 예컨대 마이크로프로세서 시스템이 복수 개의 구성가능한 컴포넌트들 사이에서 분할될 수 있다. 예를 들어, 시스템의 특정 기능, 특히 더 많은 맞춤화되거나 비밀인 부분은 마이크로칩(102) 상의 회로부 및 블록을 통하여 제공될 수 있다. 시스템의 특정한 다른 기능, 예컨대 더 많은 루틴 또는 더 적게 맞춤화된 부분은, 특히 능동 브릿지(106) 및/또는 칩렛(104)이 능동 베이스 다이(108)보다 훨씬 작은 경우에, 능동 브릿지(106) 및/또는 칩렛(104) 상의 회로부 및 블록을 통하여 제공될 수 있다. 능동 브릿지(106)는 예시적인 시스템의 동작 중에 마이크로칩(102) 및 연결된 칩렛(104) 사이에서 신호를 전달할 수 있다.
예시적인 구성으로서, 능동 브릿지(106)의 특정 메모리 IP 코어, 예를 들어 L3 캐시는 마이크로칩(102)의 프로세서 코어 또는 실행 엔진과 대략적으로 정렬되어, 최소의 트레이스 길이 및 최대 속도를 허용할 수 있다. 더 통상적이고 표준화된 코어들, 예컨대 위상-잠금 루프(phase-locked loop; PLL), 메모리 등이 마이크로칩(102) 밖의 능동 브릿지(106) 및/또는 칩렛(104)으로 이동되어, 마이크로칩(102) 상의 자유 공간을 더 확보할 수 있다. 또한, 이러한 파티셔닝은 마이크로칩(102) 및 다양한 IP 코어 다이가 상이한 반도체 제조 설비에서 생산되고, 동일한 예시적인 마이크로전자 디바이스(100) 내에서 상이한 전압으로 실행될 수 있게 한다.
따라서, 능동 브릿지(106)는 모놀리식 집적 회로 디자인에 의존하는 대신에, 마이크로칩(102) 및 칩렛(104)을 서로 통신하도록 연결한다. 더욱이, 마이크로칩(102)의 능동 브릿지(106) 및 네이티브 도체 사이의 상호연결에 의해 형성되는 데이터 경로의 길이, 및 능동 브릿지(106) 및 주어진 칩렛(104) 사이의 상호연결에 의해서 형성되는 데이터 경로의 길이는 짧아질 수 있고, 예를 들어 1 μm 이하로 짧아질 수 있다. 다른 연결 방법이 10 μm 이하의 피치를 제공하는 한, 능동 브릿지(106)를 마이크로칩(102) 및 칩렛(104)에 연결하기 위해서 다른 연결 방법이 사용될 수 있다.
능동 브릿지(106)를 사용하여 연결될 수 있는 마이크로칩(102) 및 칩렛(104) 디자인의 예는, 예를 들어 시스템 온 칩(SoC) 또는 네트워크 온 칩(network on chip; NoC)으로서 구성된 마이크로칩(102) 및 메모리로서 구성된 칩렛(104)을 포함한다.
구성들에서, 능동 브릿지(106)는 마이크로칩(102) 및 커플링된 칩렛(104) 사이에 레벨 시프트를 제공하는 상호연결을 제공하는 회로부(114)를 포함할 수 있다. 따라서, 회로부(114)는 신호를 마이크로칩(102) 및 칩렛(104) 사이에서 하나의 로직 레벨 또는 전압 도메인으로부터 다른 것으로 전환시키기 위해서 사용될 수 있고, 이를 통하여, 예를 들어 트랜지스터-트랜지스터 로직(transistor-transistor logic; TTL) 및 상보성 금속-산화물 반도체(complementary metal-oxide semiconductor; CMOS)와 같이 상이한 전압 요구 사항을 가지는 마이크로칩(102) 및 칩렛(104)의 집적 회로들(IC) 사이에서 호환성을 허용한다. 따라서, 레벨 시프트 회로부는 프로세서, 로직, 센서, 및 마이크로칩(102) 및 칩렛(104)의 다른 회로 사이에서 도메인들을 브릿징할 수 있다.
능동 브릿지(106)는, 두 개의 상호연결된 다이, 예를 들어 마이크로칩(102) 및 칩렛(104) 사이에서 재-클로킹(re-clocking)을 제공하는 회로부(114)를 더 포함할 수 있다. 이것은, 예를 들어 유잡음 코어로부터 수신된 샘플링된 데이터 상에 누적될 수 있는 지터를 감소 또는 제거하기 위해서 수행될 수 있다. 이것은, 예를 들어, 데이터를 연속적인 스테이지로, 예를 들어 마이크로칩(102) 또는 칩렛(104)으로 송신하기 이전에, 데이터를 낮은 지터 클록에 의해서 구동되는(클로킹되는) 에지 트리거링된 D-타입 출력 레지스터에 맞춰 재-클로킹 또는 "재-타이밍(re-timing)"함으로써 달성될 수 있다. 따라서, 에지 트리거링된 D-타입 출력 레지스터는 능동 브릿지(106)의 회로부(114)의 일부로서 포함될 수 있다.
더욱이, 능동 브릿지(106)는, 능동 브릿지(106)에 의해 연결된 상호연결된 다이들 사이, 예를 들어 마이크로칩(102) 및 칩렛(104) 사이에서 클록 게이팅 및 전압 게이팅을 허용하는 회로부(114)를 포함할 수 있다. 또한, 두 개의 상호연결된 다이들 사이의 클록 배포는 두 개의 다이들을 연결하는 능동 브릿지(106)의 회로부에 의해서 핸들링될 수 있고, 예를 들어 회로부(114)는 마이크로칩(102) 및 능동 브릿지(106)에 의하여 마이크로칩(102)에 연결된 칩렛(104)에 대한 마스터 클록을 제공할 수 있다.
구성들에서, 마이크로전자 디바이스, 예를 들어 마이크로전자 디바이스(100)는 능동 브릿지(106)를 사용하여 연결될 수 있는 다수의 마이크로칩(102)을 포함할 수 있다. 따라서, 능동 브릿지(106)는 두 개의 마이크로칩들 사이에 버퍼링된 상호연결을 제공하는 회로부(114)를 포함할 수 있다. 또한, 마이크로전자 디바이스, 예를 들어 마이크로전자 디바이스(100)는 동일하게 구성될 수 있는 다수의 칩렛(104)을 포함할 수 있고, 예를 들어 전부가 메모리로서 구성되며, 또는 칩렛(104)의 적어도 일부는 다른 칩렛(104)과 다르게 구성될 수도 있다.
도 1c 내지 도 1e는 라인 1C-1C에 따라 바라본, 도 1a 및 도 1b의 마이크로전자 디바이스(100)의 단면도를 예시한다. 따라서, 도 1c는 능동 브릿지(106c, 106d, 106e, 및 106f)를 통하여 마이크로칩(102)에 커플링된 칩렛 중 일부(104c, 104d, 104e, 및 104f)의 세로 도면을 제공한다. 도 1c에서 알 수 있는 바와 같이, 마이크로칩(102) 및 칩렛(106c, 106d, 106e, 및 106f)은 웨이퍼(108) 내에 임베딩될 수 있고, 그러면 능동 브릿지(106c, 106d, 106e, 및 106f)가 칩렛(104c, 104d, 104e, 및 104f)을, 예를 들어 DBI를 사용하여 마이크로칩(102)에 커플링하기 위해서 추가될 수 있다. 도 1d를 참조하면, 구성들에서, 능동 브릿지(106c, 106d, 106e, 및 106f)는 마이크로칩(102)과 함께 웨이퍼(108) 내에 임베딩될 수 있다. 도 1e를 참조하면, 구성들에서, 능동 브릿지(106c, 106d, 106e, 및 106f)는 다른 능동 브릿지(106a, 106b, 106g, 및 106h)와 함께 자체적으로 웨이퍼(108) 내에 임베딩될 수 있고, 마이크로칩(102) 및 칩렛(104)이 능동 브릿지(106)에 커플링될 수 있다.
도 1c 내지 도 1e를 참조하면, 마이크로전자 디바이스(100)를 제조하는 예시적인 방법은, 마이크로칩(102) 및 칩렛(104)을 구축하는 것, 및 마이크로칩(102) 및 칩렛(104a-104h)(도 1c에 전부가 보이는 것은 아님)을 웨이퍼(108)(도 1a 및 도 1b에는 미도시) 내에 임베딩하는 것을 포함할 수 있다. 웨이퍼(108)는 싱귤레이션될 수 있다, 웨이퍼(108)의 바닥은 접지이거나 아무 것도 없거나 거의 아무 것도 없는 곳까지 아래로 내려갈 수 있다. 그러면, 능동 브릿지(106a-106h)(도 1c에 전부가 보이는 것은 아님)가 추가되어 칩렛(104a-104h)(도 1c에 전부가 보이는 것은 아님)을, 예를 들어 DBI를 사용하여 마이크로칩(102)에 커플링할 수 있다. 전체 마이크로전자 디바이스(100)를 보호하기 위한 몰딩(미도시)을 제공하기 위해서 몰드/캡슐화 단계가 수행될 수 있다. 도 1e를 참조하면, 구성들에서, 능동 브릿지(106)는 웨이퍼(108), 예를 들어 재구성된 웨이퍼 내에 임베딩될 수 있고, 이제 웨이퍼는 싱귤레이션될 수 있으며, 마이크로칩(들)(102) 및 칩렛(104)이 추가되거나 능동 브릿지(106)에 커플링될 수 있고, 예를 들어 이러한 프로세스는 반대의 순서로 수행될 수도 있다. 도 1d에 관하여 언급된 바와 같이, 마이크로칩(102) 및 능동 브릿지(106)는 웨이퍼(108) 내에 임베딩될 수 있다. 알려진 바와 같이, 몰딩 및 캡슐화 단계 도중에, 비아(미도시)들이 신호 송신을 허용하기 위하여 절단될 수 있다.
구성들에서, 마이크로칩(102)은 실리콘 또는 다른 반도체 다이이다. 일부 구성들에서, 마이크로칩(102)은 칩렛(104)보다 작을 수 있다. 일부 경우에, 마이크로칩(102)은 임베딩된 반도체 다이를 가지고서 폴리머와 같은 기판 재료로 제작될 수 있고, 또는 마이크로칩(102)은 주로 실리콘 또는 반도체이며 다양한 이유 때문에 다른 재료들이 존재할 수 있다. 마이크로칩(102)은 특정한 집적 회로에게 그 기능적인 아이덴티티를 제공하는 능동 회로부 및 기능성 블록을 포함한다. 특정한 마이크로전자 디바이스(100)의 맞춤화는 마이크로칩(102) 안에서 또는 이에 대해서 이루어지는 반면에, 칩렛(104)은 보통 독점적인 IP 블록을 보유하고 일반적으로 표준이거나, 양호하게 구축되거나, 유비퀴터스(ubiquitous)한 유닛이다.
일반적으로, 칩렛(104)은 다양한 실리콘 파운드리 처리 설비에서 제작될 수 있는 다이이다. 칩렛(104)은 다양한 구성(HPP, HPC, HPC+ 등)을 가질 수 있고, 이것은 상이한 동작 전압을 보여줄 수 있다. 전압차가 마이크로칩(102) 내의 칩렛들(104)과 불일치할 수 있고, 따라서, 칩렛(104)을 마이크로칩(102)에 커플링하는 능동 브릿지(106)의 회로부(114)는 동작 전압에 있어서의 이러한 분산을 바로잡을 수 있다.
구성들에서, 예시적인 칩렛(104)은 복수 개의 기능적 소자와 통신할 수 있는 다수의 독립적인 기능 및 다수의 포트를 가진다. 예시적인 칩렛(104)은 자신의 독립적인 온보드 기능들 사이에 통신 경로를 가질 수 있다. 전술된 바와 같이, 구성들에서, 칩렛(104)은 두 개 이상의 독립적으로 어드레싱가능한 메모리 블록이 있는 메모리 디바이스일 수 있다. 마이크로칩(102)은 이러한 예시적인 칩렛(104)의 네이티브 신호와 능동 브릿지(106)를 통하여 인터페이싱하고, 칩렛(104)의 기능적 소자를 이용할 수 있다.
일반적으로, 능동 브릿지(106)는 다양한 실리콘 파운드리 처리 설비에서 제작될 수 있는 다이다. 능동 브릿지(106)는, 두 개의 다이, 예를 들어 마이크로칩(102) 및 칩렛(104)을 연결할 경우 본 명세서에서 설명된 바와 같은 다양한 기능 중 하나 이상을 제공하는 능동 회로부 및 기능성 블록, 예를 들어 회로부(114)를 포함한다. 따라서, 능동 브릿지(106)는 두 개의 다이, 예를 들어 마이크로칩(102) 및 칩렛(104)을 연결할 경우, 본 명세서에서 설명된 바와 같은 다수의 기능을 제공할 수 있다.
도 2는 마이크로전자 디바이스, 예를 들어 전자 디바이스(100)의 베이스 다이 및 이차 다이 사이의 능동 브릿지 다이를 사용하는 신호 구동을 위한 예시적인 방법(200)의 흐름도를 도시한다. 흐름도에서, 방법(200)의 동작은 개별적인 블록으로서 도시된다.
블록 202에서, 시스템 온 칩(SoC)으로서 구성된 베이스 다이가 제공된다. 예를 들어, 베이스 다이는 적어도 마이크로칩(102)과 유사할 수 있다.
블록 204에서, 베이스 다이는 메모리로서 구성된 이차 다이에 능동 브릿지 다이를 사용하여 커플링된다. 베이스 다이는 직접 결합 상호연결(DBI)을 통하여 능동 브릿지 다이에 커플링될 수 있고, 능동 브릿지 다이는 DBI를 통하여 베이스 다이와 함께 이차 다이에 커플링될 수 있다. 능동 브릿지 다이는 적어도 하나의 기능을 능동적으로 수행하도록 구성된 능동 회로부를 포함할 수 있다. 예를 들어, 능동 브릿지(106)는 베이스 다이 및 이차 다이, 예를 들어 칩렛(104)을 DBI를 통하여 연결시키기 위하여 사용될 수 있다.
블록 206에서, 신호가 베이스 다이의 코어로부터 능동 브릿지 다이를 통해서 이차 다이로 전달된다.
블록 208에서, 신호가 능동 브릿지 다이 내에 버퍼링된다. 예를 들어, 능동 브릿지 다이, 예를 들어 회로부(114)의 능동 회로부는 능동 브릿지 다이를 통한 신호의 전달 도중에 신호를 버퍼링하기 위해서 사용될 수 있다.
본 발명이 특정한 예에 관하여 설명되지만, 본 발명의 범위가 이러한 특정한 예로 한정되지 않는다는 것이 이해되어야 한다. 특정한 동작 요구 사항 및 환경에 맞춤되도록 변경된 다른 수정예 및 변형예가 당업자들에게는 명백할 것이기 때문에, 본 발명은 개시를 위해서 선택된 예들로 한정되는 것으로 여겨지지 않고, 본 발명의 참된 사상 및 범위로부터 벗어나지 않는 모든 변형예 및 수정예를 커버한다.
본 명세서가 특정한 구조적 피쳐 및/또는 방법적인 동작을 가지는 실시형태들을 설명하지만, 청구항들이 반드시 설명된 특정 피쳐 또는 동작으로 한정되는 것은 아니다. 오히려, 특정 피쳐 및 동작은 본 출원의 청구항들의 범위에 속하는 일부 실시형태를 단순히 예시할 뿐이다.

Claims (20)

  1. 마이크로전자 디바이스로서,
    시스템 온 칩(system on chip; SoC)으로서 구성된 베이스 다이;
    상기 베이스 다이의 주연부(periphery)에 위치된 이차 다이; 및
    상기 이차 다이를 상기 베이스 다이와 커플링하는 능동 브릿지 다이
    를 포함하고,
    상기 능동 브릿지 다이는 적어도 하나의 기능을 능동적으로 수행하도록 구성된 능동 회로부를 포함하는, 마이크로전자 디바이스.
  2. 제 1 항에 있어서,
    상기 이차 다이는 고대역폭 메모리(high bandwidth memory; HBM)로서 구성된, 마이크로전자 디바이스.
  3. 제 2 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 상기 베이스 다이와 상기 이차 다이 사이에 버퍼링을 제공하게 하도록 구성된, 마이크로전자 디바이스.
  4. 제 1 항에 있어서,
    상기 능동 브릿지 다이는 직접 결합 상호연결(direct bond interconnect; DBI)을 통하여 상기 베이스 다이에 커플링되고,
    상기 능동 브릿지 다이는 DBI를 통하여 상기 이차 다이에 커플링된, 마이크로전자 디바이스.
  5. 제 1 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 상기 베이스 다이와 상기 이차 다이 사이에 인터페이스를 제공하게 하도록 구성된, 마이크로전자 디바이스.
  6. 제 1 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 상기 베이스 다이 및 상기 이차 다이에 대한 물리(PHY) 계층 및 제어기 기능을 제공하게 하도록 구성된, 마이크로전자 디바이스.
  7. 제 1 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 캐시(cache)를 제공하게 하도록 구성된, 마이크로전자 디바이스.
  8. 제 7 항에 있어서,
    상기 이차 다이는 SoC로서 구성된, 마이크로전자 디바이스.
  9. 제 8 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 상기 베이스 다이와 상기 이차 다이 사이에 버퍼링을 제공하게 하도록 구성된, 마이크로전자 디바이스.
  10. 제 1 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 (i) 상기 베이스 다이와 상기 이차 다이 사이의 레벨 시프트(level shift)와의 상호연결, (ii) 상기 베이스 다이와 상기 이차 다이 사이의 재-클로킹(re-clocking), (iii) 상기 베이스 다이와 상기 이차 다이 사이의 클록 게이팅, (iv) 상기 베이스 다이와 상기 이차 다이 사이의 전압 게이팅, 또는 (v) 상기 베이스 다이와 상기 이차 다이 사이의 클록 배포(clock distribution) 중 적어도 하나를 제공하게 하도록 구성된, 마이크로전자 디바이스.
  11. 마이크로전자 디바이스로서,
    시스템 온 칩(SoC)으로서 구성된 베이스 다이;
    상기 베이스 다이의 주연부에 위치된 이차 다이 - 상기 이차 다이는 메모리로서 구성됨 -; 및
    적어도 하나의 기능을 능동적으로 수행하도록 구성된 능동 회로부를 포함하는 능동 브릿지 다이를 포함하고,
    상기 능동 브릿지 다이는 직접 결합 상호연결(DBI)을 통하여 상기 베이스 다이에 커플링되며,
    상기 능동 브릿지 다이는 DBI를 통하여 상기 이차 다이에 커플링된, 마이크로전자 디바이스.
  12. 제 11 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 상기 베이스 다이와 상기 이차 다이 사이에 버퍼링을 제공하게 하도록 구성된, 마이크로전자 디바이스.
  13. 제 12 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 상기 베이스 다이와 상기 이차 다이 사이에 인터페이스를 제공하게 하도록 구성된, 마이크로전자 디바이스.
  14. 제 11 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 상기 베이스 다이 및 상기 이차 다이에 대한 물리(PHY) 계층 및 제어기 기능을 제공하게 하도록 구성된, 마이크로전자 디바이스.
  15. 제 11 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 캐시(cache)를 제공하게 하도록 구성된, 마이크로전자 디바이스.
  16. 제 11 항에 있어서,
    상기 능동 브릿지 다이는, 적어도 하나의 기능이 (i) 상기 베이스 다이와 상기 이차 다이 사이의 레벨 시프트와의 상호연결, (ii) 상기 베이스 다이와 상기 이차 다이 사이의 재-클로킹, (iii) 상기 베이스 다이와 상기 이차 다이 사이의 클록 게이팅, (iv) 상기 베이스 다이와 상기 이차 다이 사이의 전압 게이팅, 또는 (v) 상기 베이스 다이와 상기 이차 다이 사이의 클록 배포 중 적어도 하나를 제공하게 하도록 구성된, 마이크로전자 디바이스.
  17. 시스템 온 칩(SoC)으로서 구성된 베이스 다이를 제공하는 단계;
    상기 베이스 다이를 능동 브릿지 다이를 사용하여 이차 다이에 커플링하는 단계 - 상기 베이스 다이는 직접 결합 상호연결(DBI)을 통하여 상기 능동 브릿지 다이에 커플링되고, 상기 능동 브릿지 다이는 DBI를 통하여 상기 베이스 다이와 함께 상기 이차 다이에 커플링되며, 상기 능동 브릿지 다이는 적어도 하나의 기능을 능동적으로 수행하도록 구성된 능동 회로부를 포함함 -;
    신호를 상기 베이스 다이의 코어로부터 상기 능동 브릿지 다이를 통하여 상기 이차 다이로 전달하는 단계; 및
    상기 능동 브릿지 다이 내에서 상기 신호를 버퍼링하는 단계를 포함하는, 방법.
  18. 제 17 항에 있어서,
    상기 적어도 하나의 기능은 상기 베이스 다이와 상기 이차 다이 사이에 인터페이스를 제공하는, 방법.
  19. 제 17 항에 있어서,
    상기 적어도 하나의 기능은 상기 베이스 다이와 상기 이차 다이에 대한 물리(PHY) 계층 및 제어기 기능을 제공하는, 방법.
  20. 제 17 항에 있어서,
    상기 적어도 하나의 기능은 캐시를 제공하는, 방법.
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