KR20230003581A - 큐비트들 간의 zz 상호작용들의 억제를 용이하게 하는 양자 커플러 - Google Patents
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Abstract
큐비트들 간의 ZZ 소거(cancellation)를 용이하게 하는 디바이스들 및/또는 컴퓨터 구현 방법들이 제공된다. 일 실시예에 따라, 디바이스는 제1 발진 모드와 제2 발진 모드에서 동작하는 커플러 디바이스를 포함할 수 있다. 상기 디바이스는 상기 제1 발진 모드에 대응되는 제1 발진 모드 구조에 기초하고 상기 제2 발진 모드에 대응되는 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제1 초전도 큐비트를 더 포함할 수 있다. 상기 디바이스는 상기 제1 발진 모드 구조와 상기 제 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제2 초전도 큐비트를 더 포함할 수 있다.
Description
[0001] 본 발명은 양자 커플러(quantum coupler)와 관련되고, 더 구체적으로는, 양자 비트들(큐비트들(qubits)) 간의 ZZ 상호작용들의 억제를 용이하게 하는 양자 커플러에 관한 것이다.
[0002] 버스를 통해 결합되는 큐비트들은, 심지어 외부 드라이브들(예컨대, 외부 마이크로웨이브 펄스들, 자기장들 등)의 부재시에도, 서로 간에 잔여 상호작용들(residual interactions)을 갖는다. 이들 잔여 상호작용들은, ZZ 상호작용들로 알려져 있으며, 큐비트의 주파수가 그것의 이웃들의 상태에 종속되는 것을 야기할 수 있고, 양자 연산들의 충실도(fidelity)를 저해할 수 있다.
[0003] 몇몇 종래기술들은, 리드아웃 공진기(readout resonator)에 대한 튜닝가능한 결합을 가능하게 하기 위해서 그리고 단일 회로 내에서 다수의 큐비트들을 인코딩하기 위한 방법으로 2 접합 큐비트(two-junction qubit)를 사용한다. 이러한 종래 기술들에서의 문제는 그것들이 두 개의 트랜스몬 큐비트들(transmon qubits) 간의 고정 주파수 커플러(fixed-frequency coupler)로서 2 접합 큐비트를 사용하지 않는다는 것이다. 다른 종래 기술들은 유동 튜닝가능 커플러들(flux-tunable coupler)을 보여주지만, 이러한 종래 기술들에서의 문제는 그것들이 단지 유동 튜닝가능 트랜스몬 큐비트들(flux-tunable transmon qubits) 만을 이용한다는 것이다.
[0004] 이하에서는 발명의 하나 또는 그 이상의 실시예들에 관한 기본적인 이해를 제공하기 위한 요약이 제공된다. 이러한 요약은, 핵심적이거나 중요한 구성요소들을 확인하거나 특정 실시예들의 어떤 범위 또는 청구항들의 어떤 범위를 설명하려고 의도된 것은 아니다. 이하의 요약의 유일한 목적은 이후에 제공되는 더 상세한 설명에 대한 서두로서 간략화된 형태로 된 개념들을 제공하는 것이다. 여기에서 설명되는 하나 또는 그 이상의 실시예들에서, 큐비트들 간의 ZZ 소거(cancellation)를 용이하게 하는 시스템들, 디바이스들, 컴퓨터 구현 방법들(computer-implemented methods), 및/또는 컴퓨터 프로그램 제품들이 설명된다.
[0005] 일 실시예에 따라, 디바이스는 제1 발진 모드 및 제2 발진 모드에서 동작하는 커플러 디바이스를 포함할 수 있다. 상기 디바이스는 상기 제1 발진 모드에 대응되는 제1 발진 모드 구조에 기초하고 상기 제2 발진 모드에 대응되는 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제1 초전도 큐비트를 더 포함할 수 있다. 상기 디바이스는 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제2 초전도 큐비트를 더 포함할 수 있다. 이러한 디바이스의 장점은 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제할 수 있고, 및/또는 이러한 큐비트들을 포함하는 양자 게이트(예컨대, 얽히는 양자 게이트(entangling quantum gate))의 속도를 향상시킬 수 있다는 것이다.
[0006] 몇몇 실시예들에 있어서, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트는 상기 커플러 디바이스의 임계 전류에 기초하여 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조와 균등 교환 결합(equal exchange coupling)을 갖는다. 상기 균등 교환 결합은 정의된 범위의 큐비트 주파수들에 대해 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고, 그것에 의해, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 그리고 상기 디바이스를 포함하는 양자 프로세서의 충실도(fidelity)의 향상, 정확도(accuracy)의 향상, 및 성능(performance)의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 한다. 이러한 디바이스의 장점은 그것이 논리적 큐비트 및/또는 확장가능한 양자 컴퓨터의 개발을 가능하게 할 수 있다는 점이다.
[0007] 또 다른 실시예에 따라, 컴퓨터 구현 방법은, 프로세서에 동작 가능하게 결합된 시스템에 의해, 커플러 디바이스의 제1 발진 모드 구조 및 제2 발진 모드 구조와 제1 초전도 큐비트 및 제2 초전도 큐비트의 교환 결합을 생성하는 단계를 포함한다. 상기 컴퓨터 구현 방법은, 상기 시스템에 의해, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 얽히는 양자 게이트(entangling quantum gate)를 만들어내는 단계를 더 포함할 수 있다. 이러한 컴퓨터 구현 방법의 장점은 그것이 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고 및/또는 이러한 큐비트들을 포함하는 양자 게이트(예컨대, 얽히는 양자 게이트)의 속도를 향상시킬 수 있다는 것이다.
[0008] 몇몇 실시예들에 있어서, 상기 컴퓨터 구현 방법은, 상기 시스템에 의해, 정의된 범위의 큐비트 주파수들에 대해 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고, 그것에 의해, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 그리고 상기 커플러 디바이스, 상기 제1 초전도 큐비트, 및 상기 제2 초전도 큐비트를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상 및 성능의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 하기 위해, 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조와 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트의 균등 교환 결합(equal exchange coupling)을 생성하는 단계를 더 포함할 수 있다.
[0009] 또 다른 실시예에 따라, 디바이스는 커플러 디바이스를 포함할 수 있는데, 상기 커플러 디바이스는 상기 커플러 디바이스의 조셉슨 접합 및 유동 제어 큐비트 디바이스와 연관된 여기들(excitations)의 대칭적(symmetric) 및 반대칭적(antisymmetric) 조합들을 나타내는 제1 발진 모드 및 제2 발진 모드에서 동작한다. 상기 디바이스는 상기 제1 발진 모드에 대응되는 제1 발진 모드 구조에 기초하고 상기 제2 발진 모드에 대응되는 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제1 초전도 큐비트를 더 포함할 수 있다. 상기 디바이스는 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제2 초전도 큐비트를 더 포함할 수 있다. 이러한 디바이스의 장점은 그것이 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제할 수 있고 및/또는 그러한 큐비트들을 포함하는 양자 게이트(예컨대, 얽히는 양자 게이트)의 속도를 향상시킬 수 있다는 것이다.
[0010] 몇몇 실시예들에 있어서, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트는 상기 커플러 디바이스의 임계 전류에 기초하여 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조와 균등 교환 결합을 갖는다. 상기 균등 교환 결합은 정의된 범위의 큐비트 주파수들에 대해 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고, 그것에 의해, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가; 및 상기 디바이스를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 및 성능의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 한다. 이러한 디바이스의 장점은 그것이 논리적 큐비트 및/또는 확장가능한 양자 컴퓨터의 개발을 가능하게 할 수 있다는 것이다.
[0011] 또 다른 실시예에 따라, 디바이스는 제1 초전도 큐비트를 포함할 수 있다. 상기 디바이스는 제2 초전도 디바이스를 더 포함할 수 있다. 상기 디바이스는 제1 발진 모드 및 제2 발진 모드에서 동작하는 커플러 디바이스를 더 포함하며, 상기 커플러 디바이스는, 상기 제1 초전도 큐비트에 결합되는 제1 초전도 패드, 상기 제2 초전도 큐비트에 결합되는 제2 초전도 패드, 및 상기 제1 초전도 큐비트에 결합되는 제3 초전도 패드를 포함한다. 이러한 디바이스의 장점은 그것이 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고 및/또는 그러한 큐비트들을 포함하는 양자 게이트(예컨대, 얽혀 있는 양자 게이트)의 속도를 향상시킬 수 있다는 것이다.
[0012] 몇몇 실시예들에 있어서, 상기 제1 초전도 패드 및 상기 제3 초전도 패드는, 상기 제1 발진 모드에 대응되는 제1 발진 모드 구조에 기초하여 상기 제1 초전도 큐비트에 결합되고, 상기 제2 초전도 패드는 상기 제2 발진 모드에 대응되는 제2 발진 모드 구조에 기초하여 상기 제2 초전도 큐비트에 결합되어, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 직접적인 교환 결합을 감소시키고, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고, 그것에 의해, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 그리고 상기 디바이스를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 및 성능의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 한다. 이러한 디바이스의 장점은 그것이 논리적 큐비트 및/또는 확장가능한 양자 컴퓨터의 개발을 가능하게 할 수 있다는 것이다.
[0013] 또 다른 실시예에 따라, 컴퓨터 구현 방법은, 프로세서에 동작 가능하게 결합된 시스템에 의해, 커플러 디바이스의 제1 발진 모드에 대응되는 제1 발진 모드 구조에 제1 초전도 큐비트를 결합하는 단계를 포함한다. 상기 컴퓨터 구현 방법은, 시스템에 의해, 상기 커플러 디바이스의 제2 발진 모드에 대응되는 제2 발진 모드 구조에 제2 초전도 큐비트를 결합하는 단계를 더 포함할 수 있다. 상기 컴퓨터 구현 방법은, 상기 시스템에 의해, 상기 제1 발진 모드 또는 상기 제2 발진 모드로부터 상기 커플러 디바이스를 디튜닝(detuning)하는 단계를 더 포함할 수 있다. 이러한 컴퓨터 구현 방법의 장점은 그것이 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고 및/또는 그러한 큐비트들을 포함하는 양자 게이트(예컨대, 얽히는 양자 게이트)의 속도를 향상시키도록 구현될 수 있다는 것이다.
[0014] 몇몇 실시예들에 있어서, 상기 컴퓨터 구현 방법은, 상기 시스템에 의해, 상기 제1 발진 모드 구조에 상기 제1 초전도 큐비트를 결합하고 상기 제2 발진 모드 구조에 상기 제2 초전도 큐비트를 결합하는 단계를 더 포함하여, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 직접적인 교환 결합을 감소시키고, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고, 그것에 의해, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 그리고 상기 커플러 디바이스, 상기 제1 초전도 큐비트, 및 상기 제2 초전도 큐비트를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 및 성능의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 할 수 있다. 이러한 컴퓨터 구현 방법의 장점은 그것이 논리적 큐비트 및/또는 확장가능한 양자 컴퓨터의 개발을 가능하게 하도록 구현될 수 있다는 것이다.
[0015] 도 1a는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 디바이스의 일 예(이러한 예로 한정되는 것은 아님)의 평면도를 나타내고, 도 1b는 도 1a의 디바이스의 회로도(circuit schemetic)(이러한 회로도로 한정되는 것은 아님)의 일 예를 나타낸다.
[0016] 도 2, 3a, 및 3b는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 그래프들의 예(이러한 예로 한정되는 것은 아님)를 나타낸다.
[0017] 도 4a는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 디바이스의 일 예(이러한 예로 한정되는 것은 아님)의 평면도를 나타내고, 도 4b는 도 4a의 디바이스의 회로도(이러한 회로도로 한정되는 것은 아님)를 나타낸다.
[0018] 도 5는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 그래프의 일 예(이러한 그래프로 한정되는 것은 아님)를 나타낸다.
[0019] 도 6a는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 디바이스의 일 예(이러한 예로 한정되는 것은 아님)의 평면도를 나타내고, 도 6b는 도 6a의 디바이스의 회로도(이러한 회로도로 한정되는 것은 아님)의 일 예를 나타낸다.
[0020] 도 7, 8, 및 9는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 컴퓨터 구현 방법들의 예(이러한 예로 한정되는 것은 아님)의 플로우 다이어그램들을 나타낸다.
[0021] 도 10은 여기에서 설명되는 하나 또는 그 이상의 실시예들이 용이하게 될 수 있는 동작 환경의 일 예(이러한 예로 한정되는 것은 아님)의 블록 다이어그램을 나타낸다.
[0016] 도 2, 3a, 및 3b는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 그래프들의 예(이러한 예로 한정되는 것은 아님)를 나타낸다.
[0017] 도 4a는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 디바이스의 일 예(이러한 예로 한정되는 것은 아님)의 평면도를 나타내고, 도 4b는 도 4a의 디바이스의 회로도(이러한 회로도로 한정되는 것은 아님)를 나타낸다.
[0018] 도 5는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 그래프의 일 예(이러한 그래프로 한정되는 것은 아님)를 나타낸다.
[0019] 도 6a는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 디바이스의 일 예(이러한 예로 한정되는 것은 아님)의 평면도를 나타내고, 도 6b는 도 6a의 디바이스의 회로도(이러한 회로도로 한정되는 것은 아님)의 일 예를 나타낸다.
[0020] 도 7, 8, 및 9는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 컴퓨터 구현 방법들의 예(이러한 예로 한정되는 것은 아님)의 플로우 다이어그램들을 나타낸다.
[0021] 도 10은 여기에서 설명되는 하나 또는 그 이상의 실시예들이 용이하게 될 수 있는 동작 환경의 일 예(이러한 예로 한정되는 것은 아님)의 블록 다이어그램을 나타낸다.
[0022] 이하의 상세한 설명은 단지 설명을 위한 것이지 실시예들을 한정하거나 및/또는 실시예들의 적용들 또는 사용들을 한정하려고 의도된 것은 아니다. 더 나아가, 앞서의 배경기술 또는 과제의 해결 수단에서, 또는 상세한 설명 섹션에서 제공되는 어떤 표현 또는 암시 정보에 의해 한정되게 하려는 의도는 없다.
[0023] 하나 또는 그 이상의 실시예들은 이제 도면들을 참조하여 설명되는데, 여기서 유사한 참조 번호들은 도면들 전체를 통해서 유사한 구성요소들을 언급하는데 사용된다. 이하의 설명에 있어서, 설명 목적으로, 하나 또는 그 이상의 실시예들에 관한 더 철저한 이해를 제공하기 위해 많은 특정한 세부사항들이 제시된다. 하지만, 다양한 경우들에 있어서, 그 하나 또는 그 이상의 실시예들은 이들 특정 세부사항들 없이도 실시될 수 있다는 것은 분명하다.
[0024] 양자 컴퓨팅(quantum computing)은 일반적으로 컴퓨팅 및 정보 처리 기능들을 수행하기 위한 목적으로 양자-역학 현상들(quantum-mechanical phenomena)을 사용하는 것이다. 양자 컴퓨팅은 고전적인 컴퓨팅 - 이는 일반적으로 트랜지스터들로 바이너리 값들에서 동작함 - 과는 대조적으로 보여질 수 있다. 즉, 고전적인 컴퓨터들은 0과 1 중 어느 하나인 비트 값들에서 동작할 수 있지만, 양자 컴퓨터들은 0과 1의 중첩들(superpositions)이 다수의 양자 비트들을 얽히게 만들(entangle) 수 있고, 간섭(interference)을 사용하는 비트 값들(큐비트들(qubits))에서 동작한다.
[0025] 종래 기술들과 관련하여 위에서 설명된 문제들을 고려할 때, 본 발명은 디바이스들 및/또는 컴퓨터 구현 방법들의 형태로 이들 문제들에 대한 해결책을 만들어내도록 구현될 수 있는데, 본 발명의 디바이스들 및/또는 컴퓨터 구현 방법들은 디바이스를 사용하여 큐비트들 간의 ZZ 소거를 용이하게 할 수 있다. 상기 디바이스는, 제1 발진 모드 및 제2 발진 모드에서 동작하는 커플러 디바이스, 상기 제1 발진 모드에 대응되는 제1 발진 모드 구조에 기초하고 상기 제2 발진 모드에 대응되는 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제1 초전도 큐비트, 및 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제2 초전도 큐비트를 포함한다. 이러한 디바이스들 및/또는 컴퓨터 구현 방법들의 장점은 그것들이 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고 및/또는 그러한 큐비트들을 포함하는 양자 게이트A(예컨대, 얽히는 양자 게이트)의 속도를 향상시키도록 구현될 수 있다는 것이다.
[0026] 몇몇 실시예들에 있어서, 본 발명은 디바이스들 및/또는 컴퓨터 구현 방법들의 형태로 위에서 설명된 문제들에 대한 해결책을 만들어내도록 구현될 수 있다. 상기 디바이스들 및/또는 컴퓨터 구현 방법들에서 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트는 상기 커플러 디바이스의 임계 전류에 기초하여 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조와 균등 교환 결합을 가지며, 상기 균등 교환 결합은 정의된 범위의 큐비트 주파수들에 대해 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고, 그것에 의해, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 그리고 위에서 설명된 상기 디바이스를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 및 성능의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 한다. 이러한 디바이스들 및/또는 컴퓨터 구현 방법들의 장점은 그것들이 논리적 큐비트 및/또는 확장가능한 양자 컴퓨터의 개발을 가능하게 하도록 구현될 수 있다는 것이다.
[0027] 하나의 구성요소가 또 하나의 구성요소에 "결합된(coupled)" 것으로 일컬어질 때, 그것은 하나 또는 그 이상의 상이한 유형들의 결합, 예컨대(이러한 예들로 한정되는 것은 아님), 화학적 결합, 통신 결합, 전기적 결합, 전자기적 결합, 동작적 결합, 광학적 결합, 물리적 결합, 열적 결합, 및/또는 또 다른 유형의 결합과 같은 을 설명할 수 있다는 것이 이해될 것이다. 또한 여기에서 참조되는 다음의 용어들은 다음과 같이 정의될 것이라는 것도 이해될 것이다.
[0028] 도 1a는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 디바이스의 일 예(이러한 예로 한정되는 것은 아님)의 평면도를 나타내고, 도 1b는 디바이스(100a)의 회로도(100b)의 일 예(이러한 예로 한정되는 것은 아님)를 나타낸다.
[0029] 디바이스(100a)는 양자 디바이스에서 구현될 수 있는 반도전성(semiconducting) 및/또는 초전도 디바이스를 포함할 수 있다. 예를 들어, 디바이스(100a)는 집적된 반도전성 및/또는 초전도 회로(예컨대, 양자 회로)를 포함할 수 있는데, 이는, 예컨대, 양자 하드웨어, 양자 프로세서, 양자 컴퓨터, 및/또는 또 다른 양자 디바이스와 같은 양자 디바이스에서 구현될 수 있다. 디바이스(100a)는, 예컨대, 위에서 정의된 그러한 양자 디바이스에서 구현될 수 있는 양자 커플러 디바이스와 같은 반도전성 및/또는 초전도 디바이스를 포함할 수 있다.
[0030] 도 1a 및 1b에 도시된 실시예에 의해 나타낸 바와 같이, 디바이스(100a)는 제1 초전도 큐비트((104a)(도 1a 및 1b에서 트랜스몬 1로 표기됨) 및 제2 초전도 큐비트(104b)(도 1a 및 1b에서 트랜스몬 2로 표기됨)에 결합될 수 있는 커플러 디바이스(102)(도 1a 및 1b에서 2 접합 커플러로 표기됨)를 포함할 수 있다. 도 1a 및 1b에 도시된 실시예에서 나타낸 커플러 디바이스(102)는 2 접합 큐비트, 고정 주파수 커플러, 멀티모드 2 접합 커플러, 유동 튜닝가능 커플러, 튜닝가능 커플러 큐비트, 유동 튜닝가능 커플러 큐비트, 튜닝가능 큐비트, 튜닝가능 버스, 및 유동 튜닝가능 큐비트 버스 중 적어도 하나를 포함할 수 있다.
[0031] 도 1a 및 1b에 도시된 실시예에 나타낸 커플러 디바이스(102)는, 제1 초전도 패드(106a), 제2 초전도 패드(106b), 및/또는 제3 초전도 패드(106c)를 포함한다. 이러한 초전도 패드들(106a, 106, 106c) 각각은 기판(예컨대, 실리콘(Si) 기판 등) 상에 형성된 초전도 막(superconducting film)(예컨대, 초전도 금속막)을 포함할 수 있다. 도 1a 및 1b에 도시된 실시예에 나타낸 커플러 디바이스(102)는 제1 초전도 패드(106a) 및 제2 초전도 패드(106b)에 결합된 제1 조셉슨 접합(114a)(도 1b에서 E J1 으로 표기됨) 및/또는 제2 초전도 패드(106b) 및 제3 초전도 패드(106c)에 결합된 제2 조셉슨 접합(114b)(도 1b에서 E J2 로 표기됨)를 더 포함할 수 있다. 이 실시예에서, 제1 조셉슨 접합(114a) 및/또는 제2 조셉슨 접합(114b)은 기판(예컨대, 실리콘(Si) 기판 등) 상에 형성된 하나 또는 그 이상의 초전도 막들(예컨대, 초전도 금속막(들)) 및/또는 하나 또는 그 이상의 비초전도(non-superconducting) 막들(예컨대, 노멀한 금속막(들))을 포함할 수 있다.
[0032] 도 1b에 도시된 실시예에서 나타낸 바와 같이, 커플러 디바이스(102)의 제1 초전도 패드(106a) 및 제2 초전도 패드(106b)는 서로 간에 용량성으로(capacitively) 결합될 수 있는데, 이러한 용량성 결합(capacitive coupling)은 도 1b에서 제1 커패시터(122a)(도 1b에서 C1으로 표기됨) 표현되어 있다. 도 1b에 도시된 실시예에서 나타낸 바와 같이, 커플러 디바이스(102)의 제2 초전도 패드(106b) 및 제3 초전도 패드(106c)는 서로 간에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 1b에서 제2 커패시터(122b)(도 1b에서 C 2 로 표기됨)로 표현되어 있다. 도 1b에 나타낸 실시예에서, 제1 커패시터(122a) 및 제2 커패시터(122b)는 각각 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b)을 가로지르는 직접적인 용량성 분로(capacitive shunting)를 나타낸다. 이 실시예에서, 도 1a 및 1b에 나타낸 바와 같이, 커플러 디바이스(102)는 두 개의 용량성으로 분로된(capacitively shunted) 조셉슨 접합들, 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b) - 이들은 직렬로 연결됨 - 을 포함할 수 있다.
[0033] 도 1a 및 1b에 도시된 실시예에 나타낸 커플러 디바이스(102)는 제1 발진 모드 및 제2 발진 모드(도면들에서는 나타내지 않음)에서 동작할 수 있다. 여기에서 설명되는 발명의 주제의 하나 또는 그 이상의 실시예들에 있어서, 제1 발진 모드 및 제2 발진 모드는 상이한(예컨대, 별도의) 주파수들 및/또는 서로에 대해 상이한(예컨대, 별도의) 공간적 대칭들(spatial symmetries)에 대응될 수 있다. 이러한 하나 또는 그 이상의 실시예들에 있어서, 제1 발진 모드 및 제2 발진 모드는 커플러 디바이스(102)의 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b)에 연관된 여기들(excitations)의 대칭적(symmetric) 및 반대칭적(antisymmetric) 조합들을 나타낼 수 있다. 이들 하나 또는 그 이상의 실시예들에 있어서, 커플러 디바이스(102)의 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b)과 연관되는 여기들의 이러한 대칭적 및 비대칭적 조합들은 제1 초전도 패드(106a) 및 제3 초전도 패드(106c)의 용량성 결합에 기인할 수 있으며, 이러한 용량성 결합은 도 1b에서 제3 커패시터(122c)(도 1b에서 C s 로 표기됨)로 표현되어 있다.
[0034] 도 1a 및 1b에 나타낸 실시예에 있어서, 제3 커패시터(122c)는 커플러 디바이스(102)의 제1 초전도 패드(106a)와 제3 초전도 패드(106c) 간의 용량성 결합을 표현하며, 이러한 용량성 결합은 위에서 설명된 바와 같이 서로에 대해 상이한 주파수들과 상이한 공간적 대칭들을 갖는 제1 발진 모드와 제2 발진 모드의 생성을 가능하게 한다. 이 실시예에 있어서, 도 1b에서 제3 커패시터(122c)로 표현된 이러한 용량성 결합은 제1 발진 모드와 제2 발진 모드가 서로 간에 상호작용을 가능하게 할 수 있다. 그렇지 않으면 이러한 모드들은 커플러 디바이스(102)의 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b)에 걸쳐 분리(isolate)될 것이다. 이 실시예에 있어서, 제1 발진 모드와 제2 발진 모드 간의 이러한 상호작용은 커플러 디바이스(102)의 확장된 상태들(예컨대, 하이브리드화된 양자 상태들, 하이브리드화된 발진 모드들 등)의 생성을 가능하게 할 수 있다(예컨대, 상이한 주파수들과 상이한 공간적 대칭들에 대응되는 하이브리드화된 양자 상태들, 및/또는 하이브리드화된 발진 모드들). 이 실시예에 있어서, 도 1b에서 제3 커패시터(122c)로 표현된 이러한 용량성 결합은 커플러 디바이스(102)의 근본적인 모드가 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b)에 걸쳐 대칭적으로 또는 반대칭적으로 확장되는 것을 가능하게 할 수 있다.
[0035] 제1 발진 모드 및 제2 발진 모드는 각각 제1 발진 모드 구조(116a)(도 1a에서 A 모드로 표기됨) 및 제2 발진 모드 구조(116b)(도 1a에서 B 모드로 표기됨)에 대응될 수 있다. 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)는 각각 어떤 결합 기술(예컨대, 결합 스킴(coupling scheme), 결합 배열(coupling arrangement), 결합 패턴 등)을 정의할 수 있는데, 이러한 결합 기술은 커플러 디바이스(102)에 대해 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)를 결합시키는데 사용될 수 있으며, 그리하여 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)가 커플러 디바이스(102)의 제1 발진 모드 및/또는 제2 발진 모드에 따라 동작할 수 있도록 한다.
[0036] 도 1a 및 1b에 도시된 실시예에서 나타낸 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)는 트랜스몬 큐비트, 고정 주파수 큐비트, 또는 고정 주파수 트랜스몬 큐비트 중 적어도 하나를 포함할 수 있다. 도 1a 및 1b에 도시된 실시예에서 나타낸 제1 초전도 큐비트(104a)는 제1 초전도 패드(108a) 및/또는 제2 초전도 패드(110a)를 포함할 수 있는데, 이러한 초전도 패드들 각각은 기판(예컨대, 실리콘(Si) 기판 등) 상에 형성된 초전도 막(예컨대, 초전도 금속 막)을 포함할 수 있다. 도 1a 및 1b에 도시된 실시예에서 나타낸 제1 초전도 큐비트(104a)는 제1 초전도 패드(108a) 및 제2 초전도 패드(110a)에 결합된 조셉슨 접합(112a)(도 1b에서 E Jt1 으로 표기됨)을 더 포함할 수 있다. 도 1a 및 1b에 도시된 실시예에서 나타낸 제2 초전도 큐비트(104b)는 제1 초전도 패드(108b) 및/또는 제2 초전도 패드(110b)를 포함할 수 있는데, 이러한 초전도 패드들 각각은 기판(예컨대, 실리콘(Si) 기판 등) 상에 형성된 초전도 막(예컨대, 초전도 금속 막)을 포함할 수 있다. 도 1a 및 1b에 도시된 실시예에서 나타낸 제2 초전도 큐비트(104b)는 제1 초전도 패드(108b) 및 제2 초전도 패드(110b)에 결합된 조셉슨 접합(112b(도 1b에서 E Jt2 로 표기됨)을 더 포함할 수 있다. 이 실시예에 있어서, 제1 초전도 큐비트(104a)의 조셉슨 접합(112a) 및/또는 제2 초전도 큐비트(104b)의 조셉슨 접합(112b)은 각각 기판(예컨대, 실리콘(Si) 기판 등) 상에 형성된 하나 또는 그 이상의 초전도 막들(예컨대, 초전도 금속 막(들)) 및/또는 하나 또는 그 이상의 비초전도 막들(예컨대, 노멀한 금속 막(들))을 포함할 수 있다.
[0037] 도 1b에 도시된 실시예에서 나타낸 바와 같이, 제1 초전도 큐비트(104a)의 제1 초전도 패드(108a) 및 제2 초전도 패드(110a)는 서로 간에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 1b에서 커패시터(118a)(도 1b에서 C t1 으로 표기됨)로 표현되어 있다. 도 1b에 도시된 실시예에서 나타낸 바와 같이, 제2 초전도 큐비트(104b)의 제1 초전도 패드(108b) 및 제2 초전도 패드(110b)는 서로 간에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 1b에서 커패시터(118b)(도 1b에서 C t2 로 표기됨)로 표현되어 있다.
[0038] 도 1a 및 1b에 도시된 실시예에 나타낸 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)는 커플러 디바이스(102)에 용량성으로 결합될 수 있다. 예를 들어, 일 실시예에 있어서, 제1 초전도 큐비트(104a)의 제1 초전도 패드(108a) 및 제2 초전도 큐비트(104b)의 제2 초전도 패드(108b)는 각각 커플러 디바이스(102)의 제1 초전도 패드(106a)에 용량성으로 결합될 수 있다. 도 1b에 도시된 실시예에서 나타낸 바와 같이, 제1 초전도 큐비트(104a)의 제1 초전도 패드(108a) 및 커플러 디바이스(102)의 제1 초전도 패드(106a)는 서로 간에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 1b에서 커패시터(120a)(도 1b에서 C c1 으로 표기됨)로 표현되어 있다. 도 1b에 도시된 실시예에서 나타낸 바와 같이, 제1 초전도 큐비트(104a)의 제1 초전도 패드(108b) 및 커플러 디바이스(102)의 제1 초전도 패드(106a)는 서로 간에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 1b에서 커패시터(120b)(도 1b에서 C C2 로 표기됨)로 표현되어 있다.
[0039] 다양한 실시예들에 있어서, 제1 초전도 큐비트(104a)는 위에서 설명되고 도 1a에 나타낸 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)에 기초하여(예컨대, 따라서) 커플러 디바이스(102)에 결합될 수 있다. 이들 실시예들에 있어서, 제2 초전도 큐비트(104b)는 또한 위에서 설명되고 도 1a에 나타낸 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)에 기초하여(예컨대, 따라서) 커플러 디바이스(102)에 결합될 수 있다.
[0040] 다양한 실시예들에 있어서, 디바이스(100a)를 제조 및/또는 구현하는 엔티티(예컨대, 인간, 컴퓨팅 디바이스, 소프트웨어 어플리케이션, 에이전트, 머신 러닝 모델, 인공 지능 모들 등)는 커플러 디바이스(102)의 하나 또는 그 이상의 임계 전류들(예컨대, 제1 조셉슨 접합(114a) 및/또는 제2 조셉슨 접합(114b)의 임계 전류들)을 선택할 수 있으며, 그리하여 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)가 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)와 균등 교환 결합(equal exchange coupling)을 갖도록 한다. 예를 들어, 디바이스(100a)의 제조 동안, 위에서 정의된 이러한 엔티티는, 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)로 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 이러한 균등 교환 결합을 가능하게 할 수 있는 임계 전류들을 갖는 커플러 디바이스(102)를 형성하기 위해, 하나 또는 그 이상의 초전도 재료들을 선택할 수 있다. 또 다른 예에서, 디바이스(100a)를 구현함에 있어서, 위에서 정의된 이러한 엔티티는, 디바이스(100a) 및/또는 커플러 디바이스(102)에 인가된 자기장, 전기 전류, 전기 전위(electrical potential), 및/또는 마이크로웨이브 펄스를 조정할 수 있다(예컨대, 위에서 설명된 바와 같이, 하나 또는 그 이상의 외부 디바이스들 및/또는 컴퓨터(1012)를 통해). 그리하여 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)가 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)와의 균등 교환 결합을 갖도록 한다.
[0041] 위의 실시예들에 있어서, 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)와 제 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 균등 교환 결합은, 정의된 범위의 큐비트 주파수들에 대해 제1 초전도 큐비트(104a) 와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들(예컨대, 정적 ZZ 상호작용들)의 순 억제(net suppression)(예컨대, 감소, 소거 등) 결과를 낼 수 있다. 예를 들어, 이러한 균등 교환 결합은, 이하에서 설명되고 도 2에서 나타낸 바와 같이, 영역(202)으로 정의되는 제1 초전도 큐비트(104a)에 대응되는 정의된 범위의 주파수들(202a) 및 제2 초전도 큐비트(104b)에 대응되는 정의된 범위의 주파수들(202b)에 대해, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 순 억제 결과를 낼 수 있다. 다양한 실시예들에 있어서, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 이러한 순 억제는 그것에 의해, 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)와 연관된 양자 게이트 에러들의 감소, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)를 포함하는 양자 게이트(예컨대, 얽히는 양자 게이트)의 속도의 증가, 및/또는 디바이스(100a)를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 및/또는 성능의 향상 중 적어도 하나를 용이하게 할 수 있다.
[0042] 다양한 실시예들에 있어서, 디바이스(100a)를 구현하는 엔티티(예컨대, 인간, 컴퓨팅 디바이스, 소프트웨어 어플리케이션, 에이전트, 머신 러닝 모델, 인공 지능 모들 등)는, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)를 얽히게 하기 위해(예컨대, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 얽힘 양자 게이트(entanglement quantum gate)를 만들어 내기 위해), 제1 발진 모드 구조(116a) 또는 제2 발진 모드 구조(116b)로부터, 그렇게 하여, 제1 발진 모드 또는 제2 발진 모드로부터 커플러 디바이스(102)를 더 디튜닝(detuning)할 수 있다. 이들 실시예들에 있어서, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b)의 이러한 얽힘은 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간에 양자 게이트 연산(quantum gate operation)이 수행되는 것이 가능하도록 할 수 있다. 예를 들어, 이들 실시예들에 있어서, 제1 발진 모드 구조(116a) 또는 제2 발진 모드 구조(116b)로부터, 그렇게 하여, 제1 발진 모드 또는 제2 발진 모드로부터 커플러 디바이스(102)를 디튜닝하는 것에 기초하여, 디바이스(100a) 및/또는 커플러 디바이스(102)는 공진기 유도상(resonator-induced phase, RIP) 게이트로 동작할 수 있으며, 이는 제1 큐비트(예컨대, 제1 초전도 큐비트(104a))와 제2 큐비트(예컨대, 제2 초전도 큐비트(104b)) 간의 ZZ 상호작용들을 생성할 수 있다. 상기 ZZ 상호작용은 커플러 디바이스(102)에서 마이크로웨이브 드라이브(예컨대, 마이크로웨이브 신호)가 있을 때(예컨대, 커플러 드라이브(102)에 인가되는 마이크로웨이브 신호가 있을 때) 존재한다.
[0043] 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)와 제1 발진 큐비트(104a) 및 제2 발진 큐비트(104b)의 이러한 균등 교환 결합을 용이하게 하기 위해(예컨대, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 정적(static) ZZ 상호작용들을 억제하기 위해) 및/또는 제1 발진 모드 구조(116a 및 제2 발진 모드 구조(116b)로부터 커플러 디바이스(102)의 이러한 디튜닝을 용이하게 하기 위해(예컨대, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 양자 게이트 연산을 수행하기 위해), 다양한 실시예들에 있어서, 디바이스(100a), 커플러 디바이스(102), 제1 초전도 큐비트(104a), 및/또는 제2 초전도 큐비트(104b)는 외부 디바이스(도면들에서는 나타내지 않음)에 결합될 수 있다. 예를 들어, 이들 실시예들에 있어서, 디바이스(100a), 커플러 디바이스(102), 제1 초전도 큐비트(104a), 및/또는 제2 초전도 큐비트(104b)는, 예를 들어, 펄스 생성기 디바이스, 전기 전력 소스, 및/또는 자기장 생성기와 같은 디바이스(100a)에 외부적으로 연결될 수 있는 외부 디바이스에 결합될 수 있다.
[0044] 일 실시예에 있어서, 비록 도 1a 또는 1b에는 도시되지 않았지만, 디바이스(100a), 커플러 디바이스(102), 제1 초전도 큐비트(104a), 및/또는 제2 초전도 큐비트(104b)는 펄스 생성기 디바이스에 결합될 수 있다. 예를 들어, 펄스 생성기 디바이스는, 임의 파형 생성기(arbitrary waveform generator, AWG), 벡터 네트워크 분석기(vector network analyzer, VNA), 및/또는 디바이스(100a)에 대해 외부적으로 연결될 수 있고 디바이스(100a), 커플러 디바이스(102), 제1 초전도 큐비트(104a), 및또는 제2 초전도 큐비트(104b)로 펄스들(예컨대, 마이크로웨이브 펄스들, 마이크로웨이브 신호들, 제어 신호들 등)을 전송하고 및/또는 그들로부터 그러한 펄스들을 수신할 수 있는 또 다른 펄스 생성기 디바이스를 포함하지만, 이러한 예들로 한정되는 것은 아니다. 또 다른 실시예에서, 도 1a 또는 1b에 도시되지는 않았지만, 디바이스(100a), 커플러 디바이스(102), 제1 초전도 큐비트(104a), 및/또는 제2 초전도 큐비트(104b)는 전기 전력 소스 및/또는 자기장 생성기에 결합될 수 있다. 이러한 전기 전력 소스 및/또는 자기장 생성기는 디바이스(100a)에 대해 외부적으로 연결될 수 있으며, 전기 전류, 전기적 전위, 및/또는 자기장을 디바이스(100a), 커플러 디바이스(102), 제1 초전도 큐비트(104a), 및/또는 제2 초전도 큐비트(104b)로 공급할 수 있다.
[0045] 위의 실시예들에 있어서, 그러한 외부 디바이스(예컨대, 펄스 생성기 디바이스(예컨대, AWG, VNA 등), 전기 전력 소스, 및/또는 자기장 생성기)는 또한 메모리(예컨대, 도 10을 참조하여 이하에서 설명되는 시스템 메모리(1016)) 및 프로세서(예컨대, 도 10을 참조하여 이하에서 설명되는 처리 유닛(1014))를 포함하는 컴퓨터(도 10을 참조하여 이하에서 설명된 컴퓨터(1012))에 결합될 수 있다. 상기 메모리는 그 안에 명령들(예컨대, 소프트웨어, 루틴들, 처리 스레드들(processing threads) 등)을 저장할 수 있고, 상기 프로세서는 상기 메모리 상에 저장될 수 있는 그러한 명령들을 실행할 수 있다. 이들 실시예들에 있어서, 이러한 컴퓨터는, 그러한 외부 디바이스(예컨대, 펄스 생성기 디바이스(예컨대, AWG, VNA 등), 전기 전력 소스, 및/또는 자기장 생성기)를 동작 및/또는 제어하도록(예컨대, 시스템 메모리(1016) 상에 저장된 명령들을 실행하는 처리 유닛(1014)을 통해) 채용될 수 있다. 예를 들어, 이들 실시예들에 있어서, 이러한 컴퓨터는, 그러한 외부 디바이스(예컨대, 펄스 생성기 디바이스(예컨대, AWG, VNA 등), 전기 전력 소스, 및/또는 자기장 생성기)가, a) 펄스들(예컨대, 마이크로웨이브 펄스들, 마이크로웨이브 신호들, 제어 신호들 등)을 디바이스(100a), 커플러 디바이스(102), 제1 초전도 큐비트(104a), 및또는 제2 초전도 큐비트(104b)로 전송하고 및/또는 그들로부터 펄스들을 수신하는 것, b)전기 전류, 전기적 전위, 및/또는 자기장을 디바이스(100a), 커플러 디바이스(102), 제1 초전도 큐비트(104a), 및/또는 제2 초전도 큐비트(104b)로 제공하는 것이 가능하도록 하기 위해 채용될 수 있다.
[0046] 위에서 설명된 실시예들에 있어서, 전기 전류, 전기적 전위, 마이크로웨이브 펄스(예컨대, 마이크로웨이브 신호, 제어 신호 등), 및/또는 자기장을 디바이스(100a), 커플러 디바이스(102), 제1 초전도 큐비트(104a), 및/또는 제2 초전도 큐비트(104b)에 적용하는 것(예컨대, 여기에서 정의된 외부 디바이스들 중 하나 또는 그 이상 및/또는 컴퓨터(1012) 등)을 통해)에 기초하여, 디바이스(100a)를 구현하는 엔티티는 그것에 의해, a)제1 초전도 모드 구조(116a) 및 제2 초전도 큐비트 모드 구조(116b)와 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 균등 교환 결합(예컨대, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 정적 상호작용들을 억제하기 위해), 및/또는 b) 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)로부터 커플러 디바이스(102)를 디튜닝하는 것(예컨대, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 양자 게이트 연산을 수행하기 위해)을 용이하게 할 수 있다.
[0047] 여기에서 설명되고 및/또는 도면들에 나타낸 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 400a, 600a 등)의 제조는, 예를 들어, 포토리소그래피 및/또는 화학적 처리 단계들의 다단계 시퀀스들을 포함한다. 이러한 단계들은, 반도전성 및/또는 초전도 디바이스(예컨대, 집적 회로)에서 전자 기반 시스템들, 디바이스들, 컴포넌트들, 및/또는 회로들의 점진적인 생성을 용이하게 한다. 예를 들어, 여기에서 설명되고 및/또는 도면들에서 나타낸 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 400a, 600a 등)은 이하와 같은 기술들을 이용함으로써 기판(예컨대, 실리콘(Si) 기판 등) 상에 제조될 수 있다. 상기 기술들의 예들은, 포토리소그래피(photolithography), 마이크로리소그래피(microlithography), 나노리소그래피(nanolithography), 나노임프린트(nanoimprint) 리소그래피, 포토마스킹(photomasking) 기술들, 패터닝(patterning) 기술들, 포토레지스트(photoresist) 기술들(예컨대, 포지티브 톤(positive-tone) 포토레지스트, 네거티브 톤(negative-tone) 포토레지스트, 하이브리드 톤(hibrid-tone) 포토레지스트 등), 식각(etching) 기술들(예컨대, 반응성 이온 식각(reactive ion etching, RIE), 건식 식각(dry etching), 습식 식각(wet etching), 이온 빔 식각(ion beam etching), 플라즈마 식각(plasma etching), 레이저 절제(laser ablation) 등), 증착(evaporation) 기술들, 스퍼터링(sputtering) 기술들, 플라즈마 애싱(plasma ashing) 기술들, 열 처리들(예컨대, 급속 열 어닐, 퍼니스 어닐, 열 산화 등), 화학적 증착(chemical vapor deposition, CVD), 원자층 증착(atomic layer deposition, ALD), 물리적 증착(physical vapor deposition, PVD), 분자 빔 에피택시(molecular beam epitaxy, MBE), 전자화학 증착(electrochemical deposition, ECO), 화학 기계적 평탄화(chemical-mechanical planarization, CMP), 백그라인딩 기술들, 및/또는 집적회로를 제조하기 위한 또 다른 기술을 포함하나, 이러한 예들로 한정되는 것은 아니다.
[0048] 여기에서 설명되고 및/또는 도면들에 나타낸 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 400a, 600a 등)은 다양한 재료들을 사용하여 제조될 수 있다. 예를 들어, 여기에서 설명되고 및/또는 도면들에 나타낸 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 400a, 600a 등)은 이하와 같은 하나 또는 그 이상의 상이한 재료 분류들의 재료들을 사용하여 제조될 수 있다. 그 재료 분류들은, 예컨대, 전도성 재료들, 반도전성 재료들, 초전도성 재료들, 유전체 재료들, 고분자 재료들, 유기 재료들, 무기 재료들, 비도전성 재료들, 및/또는 집적회로를 제조하기 위해 위에서 설명된 기술들 중 하나 또는 그 이상에서 이용될 수 있는 또 다른 재료일 수 있으나, 이러한 예들로 한정되는 것은 아니다.
[0049] 도 2는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 그래프(200)의 일 예(이러한 예로 한정되는 것은 아님)를 나타낸다. 각각의 실시예들에 이용된 유사한 구성요소들 및/또는 프로세스들에 관한 반복적인 설명은 설명을 간결하게 하기 위해 생략한다.
[0050] 그래프(200)는 여기에서 설명되는 본 발명의 주제의 하나 또는 그 이상의 실시예들을 구현하는 것으로부터 양산된 결과 데이터를 포함할 수 있다. 예를 들어, 그래프(200)는 여기에서 설명되는 본 발명의 주제의 하나 또는 그 이상의 실시예들(예컨대, 도 7, 8, 및 9 각각을 참조하여 이하에서 설명되는 컴퓨터 구현 방법들, 700, 800, 및/또는 900)에 따라 디바이스(100a)를 구현하는 것(예컨대, 시뮬레이션하는 것, 양자화하는 것 등)으로부터 양산된 결과 데이터를 포함할 수 있다.
[0051] 그래프(200)는, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 함수로 제1 초전도 큐비트(104a)(도 2에서 트랜스몬 1로 표기됨)와 제2 초전도 큐비트(104b)(도 2에서 트랜스몬 2로 표기됨) 간의 ZZ 상호작용들(예컨대, 도 2에서 EZZ로 표기된 정적 ZZ 상호작용들)의 숫자로 나타낸 시뮬레이션을 포함할 수 있다. 도 2에 도시된 그래프(200)의 실시예에서 나타낸 바와 같이, 기가헤르츠(GHz)로 표현된 제1 초전도 큐비트(104a)의 주파수들은 그래프(200)의 X축을 따라 연장되어 있고(도 2에서 트랜스몬 1 fq(GHz)로 표기됨), GHz로 표현된 제2 초전도 큐비트(104b)의 주파수들은 그래프(200)의 Y축을 따라 연장되어 있으며(도 2에서 트랜스몬 2 fq(GHZ)로 표기됨), 및 도 2에서 킬로헤르츠(kHz)로 표현되고 Log10(ZZ(kHz))로 표기된 ZZ 상호작용 주파수들은 도 2에 나타낸 ZZ 범례에 표기된 주파수들에 대응되는 그래프(200)의 Z축에서 회색의 여러가지 색조들로 표현되어 있다(예컨대, 그래프(200)의 Z 축은 지면의 안으로 또는 바깥으로 연장됨).
[0052] 도 1a 및 1b에 나타낸 실시예들을 참조하여 설명된 바와 같이, 제1 발진 모드 및 제2 발진 모드로 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 균등 교환 결합은, 정의된 범위의 큐비트 주파수들에 대해 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들(예컨대, 정적 ZZ 상호작용들)의 순 억제(예컨대, 감소, 소거 등) 효과를 낼 수 있다. 예를 들어, 도 2에 나타낸 그래프(200) 상에서 정의된 영역(202)을 참조하면, 이러한 균등 교환 결합은, 제1 초전도 큐비트(104a)에 대응되는 정의된 범위의 주파수들(202a)(예컨대, 대략 5.15 GHz에서부터 대략 5.95 GHz까지)에 대해 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 순 억제 효과를 낼 수 있다. 이 예에서, 도 2에 나타낸 그래프(200) 상에 정의된 영역(202)을 참조하면, 이러한 균등 교환 결합은 또한, 제2 초전도 큐비트(104b)에 대응되는 정의된 범위의 주파수들(202b)(예컨대, 대략 5.15 GHz에서부터 대략 5.95 GHz까지)에 대해 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 순 억제 효과를 낼 수 있다.
[0053] 도 3a는 여기에서 설명된 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 그래프(300a)의 일 예(이러한 예로 한정되는 것은 아님)를 나타낸다. 각각의 실시예들에 이용된 유사한 구성요소들 및/또는 프로세스들의 반복적인 설명은 설명을 간결하게 하기 위해 생략한다.
[0054] 그래프(300a)는 여기에서 설명된 본 발명의 주제의 하나 또는 그 이상의 실시예들을 구현하는 것으로부터 양산된 결과 데이터를 포함할 수 있다. 예를 들어, 그래프(300a)는 여기에서 설명되는 본 발명의 주제의 하나 또는 그 이상의 실시예들(예컨대, 도 7, 및 9 각각을 참조하여 이하에서 설명되는 컴퓨터 구현 방법들, 700, 및/또는 900)에 따라 디바이스(100a)를 구현하는 것(예컨대, 시뮬레이션하는 것, 양자화하는 것 등)으로부터 양산된 결과 데이터를 포함할 수 있다.
[0055] 그래프(300a)는 도 2를 참조하여 위에서 설명된 그래프(200)의 대체 실시예(이러한 실시예로 한정되는 것은 아님)를 포함할 수 있다. 그래프(300a)는, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 주파수들(도 3a에서 트랜스몬 2로 표기됨)의 함수로서 제1 초전도 큐비트(104a)(도 3a에서 트랜스몬 1로 표기됨)과 커플러 디바이스(102)(도 3a에서 커플러 B 모드로 표기됨) 간의 ZZ 상호작용들(예컨대, 도 3a에서 EZZ로 표기된 정적 ZZ 상호작용들)의 숫자로 나타낸 시뮬레이션을 포함할 수 있다. 더 구체적으로는, 그래프(300a)는 제1 초전도 큐비트(104a)와 커플러 디바이스(102) 간의 ZZ 상호작용들의 숫자로 나타낸 시뮬레이션을 포함할 수 있는데, 커플러 디바이스(102)는 제2 발진 모드에서 동작하고 있고 제1 초전도 큐비트(104a)는 제2 발진 모드에 대응되는 제2 발진 모드 구조(116b)에 기초하여(예컨대, 따라서) 커플러 디바이스(102)에 결합되어 있다. 도 3a에 도시된 그래프(300a)의 실시예에 나타낸 바와 같이, GHz로 표현된 제1 초전도 큐비트(104a)의 주파수들은 그래프(300a)의 X축을 따라 연장되어 있고(도 3a에서 트랜스몬 1 fq(GHz)로 표기됨), GHz로 표현된 제2 초전도 큐비트(104b)의 주파수들은 그래프(300a)의 Y축을 따라 연장되어 있으며(도 3a에서 트랜스몬 2 fq(GHz)로 표기됨), 도 3a에서 kHz로 표현되고 Log10(ZZ(kHz))로 표기된 ZZ 상호작용 주파수들은, 도 3a에 나타낸 ZZ 범례에 표기된 주파수들에 대응되는 그래프(300a)의 Z축에 회색의 여러가지 색조들로 표현되어 있다(예컨대, 그래프(300a)의 Z축은 지면의 안으로 또는 바깥으로 연장됨). 도 3a에 도시된 그래프(300a) 상에서 정의된 영역(202)에 의해 나타낸 바와 같이, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들은 억제되며(예컨대, 상대적으로 작고, 무시해도 될 정도이며, 효과적으로 소거됨 등), 한편 제2 발진 모드에서 동작하는 제1 초전도 큐비트(104a)와 커플러 디바이스(102) 간의 ZZ 상호작용들이 향상된다(예컨대, 상대적으로 크고, 증가됨 등).
[0056] 도 3b는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 그래프(300b)의 일 예(이러한 예로 한정되는 것은 아님)를 나타낸다. 각각의 실시예들에서 이용되는 유사한 구성요소들 및/또는 프로세스들의 반복적인 설명은 설명을 간결하게 하기 위해 생략한다.
[0057] 그래프(300b)는 여기에서 설명되는 본 발명의 주제의 하나 또는 그 이상의 실시예들을 구현하는 것으로부터 양산되는 결과 데이터를 포함할 수 있다. 예를 들어, 그래프(300b)는 여기에서 설명되는 본 발명의 주제의 하나 또는 그 이상의 실시예들(예컨대, 도 7, 8 및 9 각각을 참조하여 이하에서 설명되는 컴퓨터 구현 방법들, 700, 800, 및/또는 900)에 따라 디바이스(100a)를 구현하는 것(예컨대, 시뮬레이션하는 것, 양자화하는 것 등)으로부터 양산된 결과 데이터를 포함할 수 있다.
[0058] 그래프(300b)는 도 3a를 참조하여 위에서 설명된 그래프(300a)의 대체 실시예(이러한 예로 한정되는 것은 아님)를 포함할 수 있다. 그래프(300b)는, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 주파수들(도 3a에서 트랜스몬 2로 표기됨)의 함수로서 제2 초전도 큐비트(104b)(도 3b에서 트랜스몬 2로 표기됨)와 커플러 디바이스(102)(도 3b에서 커플러 B 모드로 표기됨) 간의 ZZ 상호작용들(예컨대, 도 3b에서 EZZ로 표기된 정적 ZZ 상호작용들)의 숫자로 나타낸 시뮬레이션을 포함할 수 있다. 더 구체적으로는, 그래프(300a)는 제2 초전도 큐비트(104b)와 커플러 디바이스(102) 간의 ZZ 상호작용들의 숫자로 나타낸 시뮬레이션을 포함할 수 있는데, 커플러 디바이스(102)는 제2 발진 모드에서 동작하고 있고 제2 초전도 큐비트(104b)는 제2 발진 모드에 대응되는 제2 발진 모드 구조(116b)에 기초하여(예컨대, 따라서) 커플러 디바이스(102)에 결합되어 있다. 도 3b에 도시된 그래프(300b)의 실시예에 나타낸 바와 같이, GHz로 표현된 제1 초전도 큐비트(104a)의 주파수들은 그래프(300b)의 X축을 따라 연장되어 있고(도 3b에서 트랜스몬 1 fq(GHz)로 표기됨), GHz로 표현된 제2 초전도 큐비트(104b)의 주파수들은 그래프(300b)의 Y축을 따라 연장되어 있으며(도 3b에서 트랜스몬 2 fq(GHz)로 표기됨), 도 3b에서 KHz로 표현되고 Log10(ZZ(kHz))로 표기된 ZZ 상호작용 주파수들은, 도 3b에 나타낸 ZZ 범례에 표기된 주파수들에 대응되는 그래프(300b)의 Z축에 회색의 여러가지 색조들로 표현되어 있다(예컨대, 그래프(300b)의 Z축은 지면의 안으로 또는 바깥으로 연장됨). 도 3b에 도시된 그래프(300b) 상에서 정의된 영역(202)에 의해 나타낸 바와 같이, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들은 억제되며(예컨대, 상대적으로 작고, 무시해도 될 정도이며, 효과적으로 소거됨 등), 한편 제2 발진 모드에서 동작하는 제2 초전도 큐비트(104b)와 커플러 디바이스(102) 간의 ZZ 상호작용들이 향상된다(예컨대, 상대적으로 크고, 증가됨 등).
[0059] 도 4a는 여기에서 설명된 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 디바이스(400a)의 일 예(이러한 예로 한정되는 것은 아님)의 평면을 나타낸다. 도 4b는 디바이스(400a)의 회로도(400b)의 일 예(이러한 예로 한정되는 것은 아님)를 나타낸다.
[0060] 디바이스(400a)는 도 1a 및 도 1b를 참조하여 위에서 설명된 디바이스(100a)의 대체 실시예(이러한 예로 한정되는 것은 아님)를 포함할 수 있는데, 여기서 디바이스(400a)는 디바이스(100a)의 유동 튜닝가능(flux tunable) 실시예를 포함한다. 디바이스(400a)는, 도 1a 및 1b를 참조하여 위에서 설명된 디바이스(100a)의 대체 실시예(이러한 예로 한정되는 것은 아님)를 포함할 수 있는데, 여기서 디바이스(400a)는 커플러 디바이스(102) 대신에 커플러 디바이스(402)(도 4a 및 4b에서 다중접합(Multijunction) 커플러로 표기됨)를 포함할 수 있다. 커플러 디바이스(402)는 커플러 디바이스(102)의 대체 실시예(이러한 예로 한정되는 것은 아님)를 포함할 수 있는데, 커플러 디바이스(402)는 도 4a 및 4b에 도시된 실시예에서 나타낸 바와 같이 제2 조셉슨 접합(114b)을 대신하여 유동 제어 큐비트 디바이스(404)를 포함할 수 있다. 예를 들어, 커플러 디바이스(402)는, 도 4a 및 4b에 도시된 실시예에서 나타낸 바와 같이, 제2 초전도 패드(106b) 및 제3 초전도 패드(106c)에 결합된 유동 제어 큐비트 디바이스(404)를 포함할 수 있다.
[0061] 유동 제어 큐비트 디바이스(404)는 초전도 양자 간섭 디바이스(superconducting quantum interference device, SUQID) 루프를 포함할 수 있다. 도 4a 및 4b에 도시된 실시예에 나타낸 바와 같이, 유동 제어 큐비트 디바이스(404)는 커플러 디바이스(402)의 제2 조셉슨 접합(414a)(도 4b에서 E J2 로 표기되고, 도 4b에서 E J1 으로 표기되고 도 1a 및 1b를 참조하여 위에서 설명된 제1 조셉슨 접합(114a)은 커플러 디바이스(402)의 제1 조셉슨 접합을 표현함)을 포함할 수 있다. 도 4a 및 4b에 도시된 실시예에서 나타낸 바와 같이, 유동 제어 큐비트 디바이스(404)는 커플러 디바이스(402)의 제3 조셉슨 접합(414b)(도 4b에서 E J3 으로 표기됨)을 포함할 수 있다. 이 실시예에서, 제2 조셉슨 접합(414a) 및/또는 제3 조셉슨 접합(414b)은 기판(예컨대, 실리콘(Si) 기판 등) 상에 형성된 하나 또는 그 이상의 초전도 막들(예컨대, 초전도 금속 막(들)) 및/또는 하나 또는 그 이상의 비초전도 막들(예컨대, 노멀한 금속 막(들))을 포함할 수 있다.
[0062] 도 4b에 도시된 실시예에서 나타낸 바와 같이, 커플러 디바이스(402)의 제2 초전도 패드(106b) 및 제3 초전도 패드(106c)는 서로 간에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 4b에서 커플러 디바이스(402)의 제2 커패시터(422b)(도 4b에서 C 2 로 표기되며, 도 4b에서 C 1 으로 표기되고 도 1a 및 1b를 참조하여 위에서 설명된 제1 커패시터(122a)는 커플러 디바이스(402)의 제1 커패시터를 표현함)로 표현된다. 도 4b에 나타낸 실시예에 있어서, 제1 커패시터(122a) 및 제2 커패시터(422b)는 각각 제1 조셉슨 접합(114a) 및 유동 제어 큐비트 디바이스(404)를 가로지르는(예컨대, 제2 조셉슨 접합(414a) 및 제3 조셉슨 접합(414b)를 가로지르는) 직접적인 용량성 분로(shunting)를 표현한다. 이 실시예에 있어서, 도 4a 및 4b에 나타낸 바와 같이, 커플러 디바이스(102)는 직렬로 연결되는, 용량성으로 분로된 제1 조셉슨 접합(114a) 및 용량성으로 분로된 유동 제어 큐비트 디바이스(404)를 포함할 수 있다.
[0063] 도 4a 및 4b에 도시된 실시예에서 나타낸 커플러 디바이스(402)는 제1 발진 모드 및 제2 발진 모드에서 동작할 수 있다. 여기에서 설명되는 본 발명의 주제의 하나 또는 그 이상의 실시예들에 있어서, 제1 발진 모드 및 제2 발진 모드는 서로에 대해 상이한(예컨대, 별도의) 주파수들 및/또는 상이한(예컨대, 별도의) 공간적 대칭들에 대응될 수 있다. 하나 또는 그 이상의 실시예들에 있어서, 제1 발진 모드 및 제2 발진 모드는 커플러 디바이스(402)의 제1 조셉슨 접합(114a) 및 유동 제어 큐비트 디바이스(404)와 연관된(예컨대, 제2 조셉슨 접합(414a) 및 제3 조셉슨 접합(414b)과 연관된) 여기들(excitations)의 대칭적 및 반대칭적 조합들을 나타낼 수 있다. 이들 하나 또는 그 이상의 실시예들에 있어서, 커플러 디바이스(402)의 제1 조셉슨 접합(114a) 및 유동 제어 큐비트 디바이스(404)와 연관된(예컨대, 제2 조셉슨 접합(414a) 및 제3 조셉슨 접합(414b)과 연관된) 여기들의 대칭적 및 반대칭적 조합들은 제1 초전도 패드(106a) 및 제3 초전도 패드(106c)의 용량성 결합으로부터 야기될 수 있는데, 이러한 용량성 결합은 도 4b에서 제3 커패시터(122c)(도 4b에서 C s 로 표기됨)로 표현된다.
[0064] 도 4a 및 4b에 나타낸 실시예들에 있어서, 제3 커패시터(122c)는 커플러 디바이스(402)의 제1 초전도 패드(106a)와 제3 초전도 패드(106c) 간의 용량성 결합을 나타내는데, 이러한 용량성 결합은 위에서 설명된 바와 같이 서로에 대해 상이한 주파수들과 상이한 공간적 대칭들을 갖는 제1 발진 모드 및 제2 발진 모드의 생성을 가능하게 할 수 있다. 이 실시예에 있어서, 도 4b에서 제3 커패시터(122c)로 표현된 이러한 용량성 결합은 제1 발진 모드 및 제2 발진 모드가 서로 간에 상호작용이 가능하도록 할 수 있다. 그렇지 않으면, 이러한 모드들은 커플러 디바이스(402)의 제1 조셉슨 접합(114a) 및 유동 제어 큐비트 디바이스(404)에 걸쳐 분리(isolate)(예컨대, 제2 조셉슨 접합(414A) 및 제3 조셉슨 접합(414B)에 걸쳐 분리)될 것이다. 이 실시예에 있어서, 제1 발진 모드와 제2 발진 모드 간의 이러한 상호작용은 커플러 디바이스(402)의 확장된 상태들(예컨대, 하이브리드화된 양자 상태들, 하이브리드화된 발진 모드들 등)의 생성을 가능하게 할 수 있다(예컨대, 상이한 주파수들 및 상이한 공간적 대칭들에 대응되는 하이브리드화된 양자 상태들 및/또는 하이브리드화된 발진 모드들). 이 실시예에 있어서, 도 4b에서 제3 커패시터(122c)로 표현된 이러한 용량성 결합은 커플러 디바이스(402)의 근본적인 모드가 대칭적으로 또는 반대칭적으로, 제1 조셉슨 접합(114a) 및 유동 제어 큐비트 디바이스(404)에 걸쳐 확장되는것(예컨대, 제2 조셉슨 접합(414a) 및 제3 조셉슨 접합(414b)에 걸쳐 확장되는 것)이 가능하도록 할 수 있다.
[0065] 도 4a 및 4b에 나타낸 실시예에 있어서, 제1 발진 모드 및 제2 발진 모드는 각각 도 1a 및 1b를 참조하여 위에서 설명된 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)에 대응될 수 있다. 이 실시예에 있어서, 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)는 각각 커플러 디바이스(402)에 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)를 결합하는데 사용될 수 있는 어떤 결합 기술(결합 스킴, 결합 배열, 결합 패턴 등)을 정의할 수 있고, 그리하여 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)가 커플러 디바이스(402)의 제1 발진 모드 및/또는 제2 발진 모드에 따라 동작할 수 있도록 한다. 예를 들어, 이 실시예에 있어서, 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)는, 도 1a 및 1b를 참조하여 위에서 설명된 바와 같이 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)가 커플러 디바이스(102)에 결합될 수 있는 것과 동일하거나 실질적으로 유사한 방식으로 커플러 디바이스(402)에 결합될 수 있다. 예를 들어, 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)는 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)에 따라 커플러 디바이스(402)에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 4b에 도시된 실시예에서 각각 커패시터(120a) 및 커패시터(120b)로 표현되어 있다.
[0066] 다양한 실시예들에 있어서, 유동 제어 큐비트 디바이스(404)의 임계 전류는 외부의 자기장에 의존할 수 있다. 결과적으로, 이들 실시예들에 있어서 디바이스(404a)를 구현하는 엔티티(예컨대, 인간, 컴퓨팅 디바이스, 소프트웨어 어플리케이션, 에이전트, 머신 러닝 모델, 인공 지능 모델 등)는 커플러 디바이스(402)의 하나 또는 그 이상의 임계 전류들(예컨대, 제1 조셉슨 접합(114a) 및/또는 유동 제어 큐비트 디바이스(404)의 임계 전류들)을 튜닝(tuning)(예컨대, 조정(adjusting))할 수 있으며, 그리하여 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)가 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)와 균등 교환 결합을 갖도록 한다. 예를 들어, 이들 실시예들에 있어서 위에서 정의된 그러한 엔티티는, 디바이스(400a), 커플러 디바이스(402), 제1 조셉슨 접합(114a), 및/또는 유동 제어 큐비트 디바이스(404)에 인가된 자기장을 조정할 수 있고(예컨대, 도 1a 및 1b를 참조하여 위에서 설명된 자기장 생성기 및/또는 컴퓨터(1012)를 통해), 그리하여 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)가 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)와 균등 교환 결합을 갖도록 한다. 이들 실시예들에 있어서, 위에서 정의된 그러한 엔티티는 커플러 디바이스(402), 제1 조셉슨 접합(114a), 및/또는 유동 제어 큐비트 디바이스(404)에 외부 자기장을 인가함으로써 - 이는 제1 조셉슨 접합(114a) 또는 유동 제어 큐비트 디바이스(404)의 임계 전류를 변화시킬 것이고, 그것에 의해 ZZ 상호작용들의 향상(예컨대, 증가) 또는 억제(예컨대, 감소)를 야기할 것임 - 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들을 튜닝(예컨대, 턴온 하거나 턴오프)할 수 있다.
[0067] 위의 실시예들에 있어서, 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)와 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 균등 교환 결합은 대략 유동 제어 큐비트 디바이스(404)의 어떤 임계 전류에서 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들(예컨대, 정적 ZZ 상호작용들)의 순 억제(예컨대, 감소, 소거 등) 결과를 낼 수 있다. 예를 들어, 이러한 균등 교환 결합은, 그래프(500)에서 오프 위치(504)으로 표기된 유동 제어 큐비트 디바이스(404)의 대략 어떤 임계 전류에서(예컨대, 이상에서 설명되고 도 5에 나타낸 대략 39 나노암페어(nA)의 임계 전류에서) 제1 초전도 큐비트(104a) 와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 순 억제 결과를 낼 수 있다. 다양한 실시예들에 있어서, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 이러한 순 억제는 그에 의해 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)와 연관된 양자 게이트 에러들의 감소, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)를 포함하는 양자 게이트(예컨대, 얽히는 양자 게이트)의 속도의 증가, 및/또는 디바이스(400a)를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 및/또는 성능의 향상 중 적어도 하나를 용이하게 할 수 있다.
[0068] 위의 실시예들에 있어서, 디바이스(400a)를 구현하는 이러한 엔티티는 제1 발진 모드 구조(116a) 또는 제2 발진 모드 구조(116b)로부터(예컨대 제1 발진 모드 또는 제2 발진 모드로부터) 커플러 디바이스(402)를 디튜닝하기 위해 커플러 디바이스(402)에 인가될 수 있는 외부 자기장을 더 조정할 수 있는데(예컨대, 자기장 생성기 및/또는 컴퓨터(1012)를 통해), 이는 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 얽힘(entanglement)을 가능하게 할 수 있다. 예를 들어, 이들 실시예들에 있어서, 위에서 정의된 그러한 엔티티는 어떤 임계 전류로 또는 온 위치(502)와 같이 그래프(500)에 표기된 유동 제어 큐비트 디바이스(404)의 그러한 어떤 임계 전류로 대략적으로(예컨대, 이하에서 설명되고 도 5에 나타낸 바와 같이 대략 26.5 nA의 임계 전류로 대략적으로) 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝하기 위해 커플러 디바이스(402)에 인가될 수 있는 외부 자기장을 조정할 수 있다.
[0069] 위의 실시예들에 있어서, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 이러한 얽힘은, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간에 양자 게이트 연산이 수행되는 것을 가능하게 할 수 있다. 예를 들어, 이들 실시예들에 있어서, 제1 발진 모드 구조(116a) 또는 제2 발진 모드 구조(116b)로부터(예컨대, 제1 발진 모드 또는 제2 발진 모드로부터) 커플러 디바이스(402)를 디튜닝하는 것에 기초하여(예컨대, 자기장 생성기 및/또는 컴퓨터(1012)를 통해), 디바이스(400a) 및/또는 커플러 디바이스(402)는 공진기 유도상(RIP) 게이트로서 동작할 수 있는데, 이는 커플러 디바이스(402)에서 마이크로웨이브 드라이브(예컨대, 마이크로웨이브 신호)가 있을 때(예컨대, 커플러 디바이스(402)에 인가되는 마이크로웨이브 신호가 있을 때) 존재하는 제1 큐비트(예컨대, 제1 초전도 큐비트(104a))와 제2 큐비트(예컨대, 제2 초전도 큐비트(104b))) 간의 ZZ 상호작용들을 생성할 수 있다.
[0070] 도 5는 여기서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 그래프(500)의 일 예(이러한 예로 한정되는 것은 아님)를 나타낸다. 각각의 실시예들에 이용된 유사 구성요소들 및/또는 프로세스들의 반복적인 설명은 설명을 간결하게 하기 위해 생략한다.
[0071] 그래프(500)는 여기에서 설명되는 본 발명의 주제의 하나 또는 그 이상의 실시예들을 구현하는 것으로부터 양산되는 결과 데이터들을 포함할 수 있다. 예를 들어, 그래프(500)는 여기에서 설명되는 본 발명의 주제들의 하나 또는 그 이상의 실시예들(예컨대, 이하에서 도 7 및 9를 참조하여 각각 설명되는 컴퓨터 구현 방법들 700 및/또는 900)에 따라 디바이스(400a)를 구현하는 것(예컨대, 시뮬레이션하는 것, 양자화하는 것 등)으로부터 양산된 결과 데이터를 포함할 수 있다.
[0072] 그래프(500)는 유동 제어 큐비트 디바이스(404) 임계 전류의 함수로서(그래프(500)의 X축을 따라 표기되고 암페어(A)의 단위로 표현됨) 제1 초전도 큐비트(1040a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 시뮬레이션(그래프(500)의 Y축을 따라 표기되고 kHz로 표현됨)을 포함할 수 있다.
[0073] 도 5에 나타낸 실시예에 있어서, 온 위치(502)는 유동 제어 큐비트 디바이스(404) 임계 전류의 낮은 값(예컨대, 약 26.5 nA) 그리고 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 높은 값(예컨대, 대략 1 메가헤르츠(MHz)보다 더 큰)에 대응된다. 이러한 실시예에 있어서, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 이러한 높은 값(예컨대, 대략 1 메가헤르츠(MAHz)보다 더 높은)은 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b)의 얽힘을 가능하게 할 수 있다(예를 들어, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 양자 게이트 연산을 수행하기 위해). 이 실시예에 있어서, 도 1a, 1b, 4a, 및 4b를 참조하여 위에서 설명된 바와 같이, 디바이스(400a)를 구현하는 엔티티는, 도 5에 도시된 그래프(500)에서 정의된 온 위치(502)에 대응되는 어떤 임계 전류(대략 26.5 nA)로 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝하기 위해 커플러 디바이스(402)에 인가될 수 있는 외부 자기장을 조정할 수 있다(예컨대, 자기장 생성기 및/또는 컴퓨터(1012)를 통해).
[0074] 도 5에 나타낸 실시예에 있어서, 오프 위치(504)는 유동 제어 큐비트 디바이스(404) 임계 전류의 높은 값(예컨대, 대략 39 nA) 및 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 낮은 값(예컨대, 대략 1kHz보다 낮음)에 대응된다. 이 실시예에 있어서, ZZ 상호작용들의 이러한 낮은 값(예컨대, 대략 1kHz보다 낮은)은 양자 게이트들을 수행함에 있어서 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)와 연관된 양자 게이트 에러들의 감소를 가능하게 할 수 있다. 이 실시예에 있어서, 도 1a, 1b, 4a, 및 4b를 참조하여 위에서 설명된 바와 같이, 디바이스(400a)를 구현하는 엔티티는 도 5에 도시된 그래프(500)에서 정의된 오프 위치(504)에 대응되는 어떤 임계 전류(예컨대, 약 39 nA)에 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝하기 위해 커플러 디바이스(402)에 인가될 수 있는 외부 자기장을 조정할 수 있다(예컨대, 자기장 생성기 및/또는 컴퓨터(1012)를 통해).
[0075] 도 6a는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 디바이스(600a)의 일 예(이러한 예로 한정되는 것은 아님A)의 평면을 나타낸다. 도 6b는 디바이스(600a)의 회로도(600b)의 일 예(이러한 예로 한정되는 것은 아님)를 나타낸다.
[0076] 디바이스(600a)는 도 1a 및 1b를 참조하여 위에서 설명된 디바이스(100a)의 대체 실시예(이러한 예로 한정되는 것은 아님)를 포함할 수 있는데, 여기서 디바이스(600a)는 커플러 디바이스(102)를 대신하여 커플러 디바이스(402)(도면들 6a 및 6b에서 2 접합 커플러로 표기됨)를 포함할 수 있다. 커플러 디바이스(602)는 커플러 디바이스(102)의 대체 실시예(이러한 예로 한정되는 것은 아님)를 포함할 수 있는데, 커플러 디바이스(602)의 제1 초전도 패드(106a) 및 제3 초전도 패드(106c)는 제1 초전도 큐비트(104a)(도 6a 및 6b에서 트랜스몬 1로 표기됨)에 결합될 수 있고, 커플러 디바이스(602)의 제2 초전도 패드(106b)는 제2 초전도 큐비트(104b)(도 6a 및 6b에서 트랜스몬 2로 표기됨)에 결합될 수 있다.
[0077] 도 6a 및 6b에 도시된 실시예에 나타낸 커플러 디바이스(602)는 제1 발진 모드(624a) 및 제2 발진 모드(624b)에서 동작할 수 있다(도면들에는 나타내지 않음). 여기에서 설명되는 본 발명의 주제의 하나 또는 그 이상의 실시예들에 있어서, 제1 발진 모드(624a) 및 제2 발진 모드(624b)는 서로에 대해 상이한(예컨대, 별도의) 주파수들 및/또는 상이한(예컨대, 별도의) 공간적 대칭들에 대응될 수 있다. 이들 하나 또는 그 이상의 실시예들에 있어서, 제1 발진 모드(624a) 및 제2 발진 모드(624b)는 커플러 디바이스(602)의 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b)과 연관된 여기들(excitations)의 대칭적 및 반대칭적 조합들을 나타낼 수 있다. 이들 하나 또는 그 이상의 실시예들에 있어서, 커플러 디바이스(602)의 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b)과 연관된 여기들의 이러한 대칭적 및 반대칭적 조합들은 제1 초전도 패드(106a) 및 제3 초전도 패드(106c)의 용량성 결합으로부터 야기될 수 있으며, 이러한 용량성 결합은 도 6b에서 제3 커패시터(122c)로 표현된다(도 6b에서 C s 로 표기됨).
[0078] 도 6a 및 6b에 나타낸 실시예에 있어서 제3 커패시터(122c)는 커플러 디바이스(602)의 제1 초전도 패드(106a)와 제3 초전도 패드(106c) 간의 용량성 결합을 나타내는데, 이러한 용량성 결합은 위에서 설명된 바와 같이 서로에 대해 상이한 주파수들 및 상이한 공간적 대칭들을 갖는 제1 발진 모드(624a) 및 제2 발진 모드(624b)의 생성을 가능하게 할 수 있다. 이 실시 예에 있어서, 도 6b에서 제3 커패시터(122c)로 표현된 이러한 용량성 결합은 제1 발진 모드(624a) 및 제2 발진 모드(624b)가 서로 간에 상호작용하는 것을 가능하게 할 수 있다. 그렇지 않으면, 이러한 모드들은 커플러 디바이스(602)의 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b)에 걸쳐 분리(isolate)될 것이다. 이 실시예에 있어서, 제1 발진 모드(624a) 및 제2 발진 모드(624b) 간의 이러한 상호작용은 커플러 디바이스(602)의 확장된 상태들(예컨대, 하이브리드화된 양자 상태들, 하이브리드화된 발진 모드들 등)의 생성을 가능하게 한다(예컨대, 상이한 주파수들 및 상이한 공간적 대칭들에 대응되는 하이브리드화된 양자 상태들 및/또는 하이브리드화된 발진 모드들). 이 실시예에 있어서, 도 6B에서 제3 커패시터(122C)로 표현된 이러한 용량성 결합은 대칭적으로 또는 반대칭적으로, 커플러 디바이스(602)의 근본적인 모드가 제1 조셉슨 접합(114a) 및 제2 조셉슨 접합(114b)에 걸쳐 확장하는 것을 가능하게 할 수 있다.
[0079] 제1 발진 모드(624a) 및 제2 발진 모드(624b)는 각각 제1 발진 모드 구조(616a)(도 6a에서 A 모드로 표기됨) 및 제2 발진 모드 구조(616b)(도 6a에서 B 모드로 표기됨)에 대응될 수 있다. 제1 발진 모드 구조(616a) 및 제2 발진 모드 구조(616b)는 각각 어떤 결합 기술(예컨대, 결합 스킴, 결합 배열, 결합 패턴 등)을 정의할 수 있는데, 이러한 결합 기술은 커플러 디바이스(602)에 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)를 결합시키는데 사용될 수 있고, 그리하여 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)는 커플러 디바이스(602)의 제1 발진 모드(624a) 및/또는 제2 발진 모드(624b)에 따라 동작할 수 있도록 한다.
[0080] 위에서 설명된 바와 같이, 도 6a 및 6b에 도시된 실시예에 나타낸 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)는 커플러 디바이스(602)에 결합될 수 있다. 예를 들어, 도 6a 및 6b에 도시된 실시예들에서 나타낸 바와 같이, 커플러 디바이스(602)의 제1 초전도 패드(106a)는 제1 초전도 큐비트(104a)의 제1 초전도 패드(108a)에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 6b에서 커패시터(620a)(도 6b에서 C C1 으로 표기됨)로 표현된다. 커플러 디바이스(602)의 제3 초전도 패드(106c)는 제1 초전도 큐비트(104a)의 제2 초전도 패드(110a)에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 6b에서 커패시터(120b)(도 6b에서 C C2 로 표기됨)로 표현된다. 그리고 커플러 디바이스(602)의 제2 초전도 패드(106b)는 제2 초전도 큐비트(104b)의 제1 초전도 패드(108b)에 용량성으로 결합될 수 있는데, 이러한 용량성 결합은 도 6b에서 커패시터(620c)(도 1b에서 C C3 으로 표기됨)로 표현된다.
[0081] 다양한 실시예들에 있어서, 제1 초전도 큐비트(104a)는 위에서 설명되고 도 6a에 나타낸 제2 발진 모드 구조(616b)에 기초하여(예컨대, 따라서) 커플러 디바이스(602)에 결합될 수 있다. 이들 실시예들에 있어서, 제2 초전도 큐비트(104b)는 위에서 설명되고 도 6a에 나타낸 제1 발진 모드 구조(616a)에 기초하여(예컨대, 따라서) 커플러 디바이스(602)에 결합될 수 있다. 이들 실시예들에 있어서, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)가 위에서 설명된 바와 같이, 커플러 디바이스(602)의 별도의 모드들에 결합될 수 있기 때문에(예컨대, 제1 초전도 큐비트(104a)는 제2 발진 모드(624b)에 대응되는 제2 발진 모드 구조(616b)에 용량성으로 결합되고 제2 초전도 큐비트(104b)는 제1 발진 모드(624a)에 대응되는 제1 발진 모드 구조(616a)에 용량성으로 결합됨), 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간에는 가상적으로 아무런 직접적인 교환 결합이 없다(예컨대, 무시할만한 정도의 직접적인 교환 결합). 이들 실시예들에 있어서, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 무시할만한 정도의 직접적인 교환 결합이 있기 때문에, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 정적 ZZ 상호작용들이 억제된다(예컨대, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 혼선(cross-talk)이 억제된다). 이들 실시예들의 장점은 커플러 디바이스(602)가 기존의 코플래너 도파관 공진기들(coplanar waveguide resonators)에 비해 상대적으로 더 높은 내부 품질 인자(internal quality factor)를 가질 수 있으며, 그리하여, 기존의 그러한 코플래너 도파관 공진기들에 비해 커플러 디바이스(602)를 통한 에너지 손실이 줄어든다.
[0082] 위의 실시예들에 있어서, 커플러 디바이스(602)의 제1 발진 모드(624a)에 대응되는 제1 발진 모드 구조(616a) 및 제2 발진 모드(624b)에 대응되는 제2 발진 모드 구조(616b)는 서로 간에 강한(예컨대, 상대적으로 강한) 종방향 결합(longitudinal coupling)을 갖기 때문에, 다음과 같은 관련된 유효 4 바디 상호작용(effective four-body interaction)이 존재할 수 있다. 즉, 제1 초전도 큐비트(104a), 제2 초전도 큐비트(104b), 제1 발진 모드(624a)에 대응되는 제2 발진 모드 구조(616b), 및 제2 발진 모드(624b)에 대응되는 제2 발진 모드 구조(616b)가 그것이다. 이들 실시예들에 있어서, 이러한 4 바디 상호작용은, RIP 게이트에서와 매우 유사하게, 제1 발진 모드(624a) 및 제2 발진 모드(624b) 중 어느 하나로부터 디튜닝된 주파수(예컨대, 50 MHz 또는 대체로 50 MHz에서)에서, 커플러 디바이스(602)를 구동시킴으로써(예컨대, 위에서 설명된 바와 같이 펄스 생성기 디바이스 및/또는 컴퓨터(1012)를 사용하여 커플러 디바이스(602)에 마이크로웨이브 펄스들을 인가함으로써) 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 얽힌 게이트(entangling gate)를 가능하게 한다. 이들 실시예들에 있어서, 마이크로웨이브 드라이브의 존재 상태에서 만이 아니라, 제1 발진 모드(624a) 및 제2 발진 모드(624b) 중 어느 하나로부터 디튜닝된 이러한 주파수에서 커플러 디바이스(602)를 구동시키는 것은, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용을 생성하고, 그래서 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 얽힘(entanglement)을 생성하고, 그것에 의해 제어가능한 얽힘을 가능하게 한다. 이들 실시예들에 있어서, 제1 발진 모드(624a) 및 제2 발진 모드(624b) 중 어느 하나로부터 디튜닝된 그러한 주파수에서 커플러 디바이스(602)를 구동시키는 것은 제1 발진 모드(624a) 또는 제2 발진 모드(624b)로부터 커플러 디바이스(602)를 디튜닝하는 것을 구성할 수 있다.
[0083] 여기에서 설명되는 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은 다양한 기술들과 연관될 수 있다. 예를 들어, 여기에서 설명되는 본 발명의 주제의 다양한 실시에들(예컨대, 디바이스 100a, 디바이스 400ㅁ, 디바이스 600a 등)은 양자 컴퓨팅 기술들, 양자 게이트 기술들, 양자 커플러 기술들, 양자 하드웨어 및/또는 소프트웨어 기술들, 양자 회로 기술들, 초전도 회로 기술들, 머신 러닝 기술들, 인공 지능 기술들, 클라우드 컴퓨팅 기술들, 및/또는 다른 기술들과 연관될 수 있다.
[0084] 여기에서 설명되는 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은 시스템들, 디바이스들, 컴포넌트들, 동작 단계들, 및/또는 위에서 확인된 다양한 기술들과 연관된 처리 단계들에 기술적 진보들을 제공할 수 있다. 예를 들어 여기에서 설명되는 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은 커플러 디바이스의 제1 발진 모드 구조 및 제2 발진 모드 구조로 제1 초전도 큐비트 및 제2 초전도 큐비트의 교환 결합을 생성할 수 있고, 및/또는 제1 초전도 큐비트와 제2 초전도 큐비트 간의 얽히는 양자 게이트를 만들어 낼 수 있다. 이 예에서, 이러한 교환 결합은 커플러 디바이스(102)의 제1 발진 모드에 대응되는 제1 발진 모드 구조(116a) 및 제2 발진 모드에 대응되는 제2 발진 모드 구조(116b)와 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 균등 교환 결합을 포함할 수 있다. 이 예에서, 이러한 균등 교환 결합은, 위에서 설명되고 도 2에 나타낸 바와 같이 영역(202)에 의해 정의되는, 제1 초전도 큐비트(104a)에 대응되는 정의된 범위의 주파수들(202a) 및 제2 초전도 큐비트(104b)에 대응되는 정의된 범위의 주파수들(202b)에 대해 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 순 억제 효과를 낼 수 있다. 이 예에서, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 순 억제는 그것에 의해, 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)와 연관된 양자 게이트 에러들의 감소, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)를 포함하는 양자 게이트(예컨대, 얽히는 양자 게이트)의 속도의 증가, 및/또는 디바이스(100a)를 포함하는 양자 플세서의 충실도의 향상, 정확도의 향상, 및/또는 성능의 향상 중 적어도 하나를 용이하게 할 수 있다.
[0085] 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은, 여기에서 설명된 본 발명의 주제의 다양한 실시예들(디바이스 100a, 디바이스 400a, 디바이스 600a 등) 중 하나 또느 그 이상과 연관될 수 있는 고전적인 컴퓨팅 디바이스 및/또는 양자 컴퓨팅 디바이스(예컨대, 양자 프로세서, 양자 하드웨어, 초전도 회로 등)와 연관된 처리 유닛(예컨대, 디바이스 100a, 디바이스 400a, 또는 디바이스 600a 를 포함하는 양자 프로세서, 처리 유닛(1014) 등)에 대한 기술적인 향상들을 제공할 수 있다. 예를 들어, 위에서 설명된 그러한 균등 교환 결합을 생성함으로써, 여기에서 설명되는 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들을 억제할 수 있고, 그것에 의해 제1 초전도 큐비트(104a) 및/또는 제2 초전도 큐비트(104b)와 연관된 양자 게이트 에러들의 감소, 및/또는 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)를 포함하는 양자 게이트(예컨대, 얽히는 양자 게이트)의 속도의 증가를 용이하게 할 수 있다. 이 예에서, 그러한 양자 게이트 에러들을 감소시키고 및/또는 그러한 양자 게이트의 속도를 증가시킴에 의해, 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등) 중 하나 또는 그 이상은, 본 발명의 주제의 다양한 실시예들 중 하나 또는 그 이상을 포함하는 양자 프로세서(예컨대, 디바이스 100a, 디바이스 400a, 또는 디바이스 600a를 포함하고 양자 게이트를 실행하는 양자 프로세서)의 충실도의 향상, 정확도의 향상, 및/또는 성능의 향상을 용이하게 할 수 있다.
[0086] 위에서 설명된 바와 같이 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 이러한 억제에 기초하여, 여기에서 설명된 본 발명의 주제의 다양한 실시예들의 실제 적용은, 그것들이, 다양한 분야들(예컨대, 재정, 화학, 의료 등)에서 복잡도가 높은 다양한 문제들(예컨대, 추정 문제, 최적화 문제 등)에 대한 하나 또는 그 이상의 해결책들(예컨대, 추단(heuristic(s)) 등)을, 향상된 충실도 및/또는 정확도로 더 빠르고 더 효율적으로 컴퓨팅하기 위해, 양자 디바이스(예컨대, 양자 프로세서, 양자 컴퓨터 등)에서 구현될 수 있다는 것이다. 예를 들어, 여기에서 설명된 바와 같이 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들의 이러한 억제에 기초하여, 여기에서 설명되는 본 발명의 주제의 다양한 실시예들(예컨데, 디바이스 100a, 디바이스 400a, 디바이스 600a 등) 중 하나 또는 그 이상의 실제 적용은, 그것들이, 정확도로 화학, 의료 및/또는 재정의 분야에서 최적화 문제에 대한 하나 또는 그 이상의 솔루션들(예컨대, 추단 등)을, 향상된 충실도 및/또는 정확도로 컴퓨팅하기 위해, 예를 들어, 양자 프로세서(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a를 포함하는 양자 프로세서)에서 구현될 수 있다는 것이다. 상기 솔루션은, 예를 들어, 새로운 화학적 화합물, 새로운 의약, 및/또는 시스템 및/또는 방법의 가격을 책정하는 새로운 옵션들을 개발하는데 사용될 수 있다.
[0087] 여기에서 설명되는 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은 비교적 새로운 양자 컴퓨팅 기술들에 의해 주도되는 새로운 접근법을 제공한다는 것이 이해되어야 한다. 예를 들어,여기에서 설명되는 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은 위에서 설명된 바와 같이, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들 - ZZ 상호작용들은 결국 양자 컴퓨테이션들 동안 양자 게이트 에러들로 이어짐 - 을 억제하기 위한 새로운 접근법을 제공한다. 이 예에서, ZZ 상호작용들을 억제하기 위한 새로운 접근법은 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)을 포함하는 양자 프로세서를 사용하여 향상된 충실도 및/또는 정확도로 더 빠르고 더 효율적인 양자 컴퓨테이션들을 가능하게 할 수 있다.
[0088] 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은 본질적으로 매우 기술적인, 추상적이지 않은, 그리고 인간에 의한 정신적 작용들의 세트로 수행될 수 없는 문제들을 해결하기 위해 하드웨어 또는 소프트웨어를 이용할 수 있다. 몇몇 실시예들에 있어서, 여기에서 설명된 프로세스들 중 하나 또는 그 이상은, 위에서 확인된 다양한 기술들에 관련된 정의된 태스크들을 실행하기 위해, 하나 또는 그 이상의 전용 컴퓨터들(예컨대, 전용 처리 유닛, 전용 고전적 컴퓨터, 전용 양자 컴퓨터 등)에 의해 수행될 수 있다. 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)는, 위에서 언급된 기술들에서의 진보들, 양자 컴퓨팅 시스템들, 클라우드 컴퓨팅 시스템들, 컴퓨터 아키텍쳐, 및/또는 또 다른 기술을 통해 발생되는 새로운 문제들을 해결하기 위해 이용될 수 있다.
[0089] 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)에 의해 실행될 수 있는 다양한 동작들은 인간의 마음의 역량보다 더 큰 동작들이므로, 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은, 인간의 마음에서 복제되거나 인간에 의해 수행될 수 없는 전기적 컴포넌트들, 기계적 컴포넌트들, 및 회로의 다양한 조합들을 이용할 수 있다는 것이 이해된다. 예를 들어, 어떤 시구간 동안, 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)에 의해, 처리된 데이터의 양, 그러한 데이터를 처리하는 속도, 또는 처리된 데이터의 유형들은 동일 시구간 동안 인간에 의해 처리될 수 있는 데이터의 양, 속도, 또는 데이터 유형보다 더 많고, 더 빠르고, 또는 상이할 수 있다.
[0090] 몇몇 실시예들에 따라, 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등)은, 여기에서 설명되는 다양한 동작들도 수행하면서, 또한 하나 또는 그 이상의 다른 기능들을 수행하는 방향으로 전적으로(fully) 동작(예컨대, 전적으로 파워 온(fully powered on), 전적으로 실행(fully executed) 등) 할 수 있다. 이러한 동시적 멀티-동작 실행은 인간의 마음의 역량을 벗어나는 것임이 이해되어야 한다. 여기에서 설명된 본 발명의 주제의 다양한 실시예들(예컨대, 디바이스 100a, 디바이스 400a, 디바이스 600a 등), 인간 사용자와 같은 엔티티에 의해 수동으로 얻는 것이 불가능한 정보를 포함할 수 있다는 것도 또한 이해되어야 한다. 예를 들어, 디바이스(100a), 디바이스(400a), 및/또는 디바이스(600a)에 포함된 정보의 유형, 양, 및/또는 다양성은 인간 사용자에 의해 수동으로 얻어지는 정보보다 더 복잡할 수 있다.
[0091] 도 7은 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 컴퓨터 구현 방법(700)의 일 예(이러한 예로 한정되는 것은 아님)의 플로우 다이어그램을 나타낸다. 각각의 실시예들에 이용된 유사한 구성요소들 및/또는 프로세스들의 반복적인 설명은 설명을 간결하게 하기 위해 생략한다.
[0092] 702에서, 컴퓨터 구현 방법(700)은, 프로세서(예컨대, 처리 유닛(1014) 등)에 동작 가능하게 결합된 시스템(예컨대, 컴퓨터(1012), 여기에 정의된 외부 디바이스 중 하나 또는 그 이상의 유형들, 디바이스(100a), 및/또는 커플러 디바이스(102)를 포함하는 시스템)에 의해, 커플러 디바이스(예컨대, 커플러 디바이스(102))의 제1 발진 모드 구조(예컨대, 제1 발진 모드에 대응되는 제1 발진 모드 구조(116a)) 및 제2 발진 모드 구조(예컨대, 제2 발진 모드에 대응되는 제2 발진 모드 구조(116b))와 제1 초전도 큐비트(예컨대, 제1 초전도 큐비트(104a)) 및 제2 초전도 큐비트(예컨대, 제2 초전도 큐비트(104b))의 교환 결합을 생성하는 단계를 포함할 수 있다. 예를 들어, 도 1a 및 1b를 참조하여 위에서 설명된 바와 같이, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)는 각각 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b) 둘 다에 용량성으로 결합될 수 있는데, 이러한 모드 구조들은 커플러 디바이스(102)의 제1 발진 모드 및 제2 발진 모드에 각각 대응된다. 이 예에서, 도 1a 및 1b를 참조하여 위에서 설명된 바와 같이, 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)와 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 용량성 결합은 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(116b)와 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 균등 교환 결합을 생성할 수 있다. 이 예에서, 도 1a 및 도 1b를 참조하여 위에서 설명된 바와 같이, 이러한 균등 교환 결합은 정의된 범위의 큐비트 주파수들(예컨대, 위에서 설명되고 도 2에 나타낸 바와 같이 영역(202)에 의해 정의된, 제1 초전도 큐비트(104a)에 대응되는 정의된 범위의 주파수들(202a) 및 제2 초전도 큐비트(104b)에 대응되는 정의된 범위의 주파수들(202b))에 대해 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들(예컨대, 정적 ZZ 상호작용들)의 억제(예컨대, 감소, 소거 등) 효과를 낼 수 있다.
[0093] 704에서, 컴퓨터 구현 방법(700)은, 시스템(예컨대, 컴퓨터(1012), 여기에 정의된 외부 디바이스들 중 하나 또는 그 이상의 유형들, 디바이스(100a), 및/또는 커플러 디바이스(102)를 포함하는 시스템)에 의해, 제1 초전도 큐비트와 제2 초전도 큐비트 간의 얽히는 양자 게이트를 만들어내는 단계를 포함할 수 있다. 예를 들어, 도 1a 및 1b를 참조하여 위에서 설명된 바와 같이, 디바이스(100a)를 구현하는 엔티티(예컨대, 인간, 컴퓨팅 디바이스, 소프트웨어 어플리케이션, 에이전트, 머신 러닝 모델, 인공 지능 모델 등)는, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)를 얽히게 하기 위해(예컨대, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 얽힘 양자 게이트를 만들어내기 위해), 제1 발진 모드 구조(116a) 또는 제2 발진 모드 구조(116b)로부터, 그래서, 제1 발진 모드 또는 제2 발진 모드로부터 커플러 디바이스(102)를 디튜닝할 수 있다. 이들 실시예들에 있어서, 제1 초전도 큐비트(104a) 및 제2 초전도 큐비트(104b)의 이러한 얽힘은 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104B) 간에 양자 게이트 연산이 수행되는 것을 가능하게 할 수 있다. 예를 들어, 이들 실시예들에 있어서, 제1 발진 모드 구조(116a) 또는 제2 발진 모드 구조(116b)로부터, 그래서, 제1 발진 모드 또는 제2 발진 모드로부터, 커플러 디바이스(102)를 디튜닝하는 것에 기초하여, 디바이스(100a) 및/또는 커플러 디바이스(102)는 공진기-유도상(RIP) 게이트처럼 동작할 수 있는데, 이는, 커플러 디바이스(102)에 마이크로웨이브 드라이브(예컨대, 마이크로웨이브 신호)가 있을 때(예컨대, 커플러 디바이스(102)에 인가된 마이크로웨이브 신호가 있을 때) 존재하는 제1 큐비트(예컨대, 제1 초전도 큐비트(104a))와 제2 큐비트(예컨대, 제2 초전도 큐비트(104b) 간의 ZZ 상호작용들을 생성할 수 있다.
[0094] 도 8은 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 컴퓨터 구현 방법의 일 예(이러한 예로 한정되는 것은 아님)의 플로우 다이어그램을 나타낸다. 각각의 실시예들에 이용되는 유사 구성요소들 및/또는 프로세스들의 반복적인 설명은 설명을 간결하게 하기 위해 생략한다.
[0095] 802에서, 컴퓨터 구현 방법(800)은, 프로세서(예컨대, 처리 유닛(1014) 등)에 동작 가능하게 결합된 시스템(예컨대, 컴퓨터(1012), 여기에서 정의된 외부 디바이스들 중 하나 또는 그 이상의 유형들, 디바이스(600a) 및/또는 커플러 디바이스(602)를 포함하는 시스템)에 의해, 커플러 디바이스(예컨대, 커플러 디바이스(602)의 제1 발진 모드(예컨대, 제2 발진 모드(624b)에 대응되는 제1 발진 모드 구조(예컨대, 도 6a에서 B 모드로 표기된 제2 발진 모드 구조(616b))에 제1 초전도 큐비트(예컨대, 제1 초전도 큐비트(104a))를 결합하는 단계를 포함할 수 있다.
[0096] 804에서, 컴퓨터 구현 방법(800)은, 프로세서(예컨대, 처리 유닛(1014) 등)에 동작 가능하게 결합된 시스템(예컨대, 컴퓨터(1012), 여기에서 정의된 외부 디바이스들 중 하나 또는 그 이상의 유형들, 디바이스(100a) 및/또는 커플러 디바이스(102)를 포함하는 시스템)에 의해, 커플러 디바이스의 제2 발진 모드(예컨대, 제1 발진 모드(624a))에 대응되는 제2 발진 모드 구조(예컨대, 도 6a에서 A로 표기된 제1 발진 모드 구조(616a))에 제2 초전도 큐비트(예컨대, 제2 초전도 큐비트(104b))를 결합하는 단계를 포함할 수 있다.
[0097] 806에서, 컴퓨터 구현 방법(800)은, 프로세서(예컨대, 처리 유닛(1014) 등)에 동작 가능하게 결합된 시스템(예컨대, 컴퓨터(1012), 여기에서 정의된 외부 디바이스들 중 하나 또는 그 이상의 유형들, 디바이스(100a) 및/또는 커플러 디바이스(102)를 포함하는 시스템)에 의해, 제1 발진 모드 또는 제2 발진 모드로부터 커플러 디바이스를 디튜닝하는 단계를 포함할 수 있다. 예를 들어, 위에서 설명되고 도 6a 및 도 6b에 나타낸 실시예를 참조하면, 커플러 디바이스(602)의 제1 발진 모드(624a)에 대응되는 제1 발진 모드 구조(616a) 및 제2 발진 모드(624b)에 대응되는 제2 발진 모드 구조(616b)는 서로 간에 강한(예컨대, 상대적으로 강한) 종방향 결합을 갖기 때문에, 다음과 같은 관련된 유효 4 바디 상호작용(effective four-body interaction)이 존재할 수 있다. 즉, 제1 초전도 큐비트(104a), 제2 초전도 큐비트(104b), 제1 발진 모드(624a)에 대응되는 제1 발진 모드 구조(616b), 및 제2 발진 모드(624b)에 대응되는 제2 발진 모드 구조(616b)가 그것이다. 이들 실시예들에 있어서, 이러한 4 바디 상호작용은, RIP 게이트에서와 매우 유사하게, 제1 발진 모드(624a) 및 제2 발진 모드(624b) 중 어느 하나로부터 디튜닝된 주파수(예컨대, 50 MHz 또는 대체로 50 MHz에서)에서, 커플러 디바이스(602)를 구동시킴으로써(예컨대, 위에서 설명된 바와 같이 펄스 생성기 디바이스 및/또는 컴퓨터(1012)를 사용하여 커플러 디바이스(602)에 마이크로웨이브 펄스들을 인가함으로써) 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 얽힌 게이트를 가능하게 한다. 이러한 실시예들에 있어서, 제1 발진 모드(624a) 및 제2 발진 모드(624b) 중 어느 하나로부터 디튜닝된 이러한 주파수에서 커플러 디바이스(602)를 구동시키는 것은, 제1 발진 모드(624a) 또는 제2 발진 모드(624b)로부터 커플러 디바이스(602)를 디튜닝하는 것을 구성할 수 있다.
[0098] 도 9는 여기에서 설명되는 하나 또는 그 이상의 실시예들에 따라 큐비트들 간의 ZZ 소거를 용이하게 할 수 있는 컴퓨터 구현 방법의 예(이러한 예로 한정되는 것은 아님)의 플로우 다이어그램들을 나타낸다. 각각의 실시예들에 이용된 유사한 구성요소들 및/또는 프로세스들의 반복적인 설명은 설명을 간결하게 하기 위해 생략한다.
[0099] 902에서, 컴퓨터 구현 방법(900)은 유동 조정가능 커플러 디바이스(예컨대, 커플러 디바이스(402)의 제1 발진 모드 구조(예컨대, 제1 발진 모드에 대응되는 제1 발진 모드 구조(116a) 및 제2 발진 모드 구조(예컨대, 제2 발진 모드에 대응되는 제2 발진 모드 구조(116b)와 제1 초전도 큐비트(예컨대, 제1 초전도 큐비트(104a)) 및 제2 초전도 큐비트(예컨대, 제2 초전도 큐비트(104b)의 균등 교환 결합을 생성하는 단계(예컨대, 컴퓨터(1012), 여기에서 정의된 외부 디바이스 중 하나 또는 그 이상의 유형들, 디바이스(400a), 및/또는 커플러 디바이스(402)를 포함하는 시스템을 통해)를 포함할 수 있다.
[00100] 904에서, 컴퓨터 구현 방법(900)은, 유동 조정가능 커플러 디바이스에서 유동 제어 큐비트 디바이스(예컨대, SQUID 루프를 포함하는 유동 제어 큐비트 디바이스(404))의 임계 전류를 튜닝하는 단계(예컨대, 컴퓨터(1012), 여기에서 정의된 외부 디바이스 중 하나 또는 그 이상의 유형들, 디바이스(400a), 및/또는 커플러 디바이스(402)를 포함하는 시스템을 통해)를 포함할 수 있다. 예를 들어, 도 4a, 4b, 및 5를 참조하여 위에서 설명된 바와 같이, 여기에서 정의된 엔티티는, 커플러 디바이스(402) 및/또는 유동 제어 큐비트 디바이스(303)에 외부 자기장을 인가하기 위해 자기장 생성기를 사용함에 의해 커플러 디바이스(402)에서 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝(예컨대, 조정)할 수 있다.
[00101] 906에서, 제1 초전도 큐비트와 제2 초전도 큐비트 간의 ZZ 상호작용이 턴온되어 있는지의 여부를 결정하는 단계(예컨대, 컴퓨터(1012), 여기에서 정의된 외부 디바이스 중 하나 또는 그 이상의 유형들, 디바이스(100a), 및/또는 커플러 디바이스(102)를 포함하는 시스템을 통해)를 포함할 수 있다. 예를 들어, 도 4a, 4b, 및 5를 참조하여 위에서 설명된 바와 같이, 여기에서 정의된 엔티티는, 커플러 디바이스(402) 및/또는 유동 제어 큐비트 디바이스(303)에 외부 자기장을 인가하기 위해 자기장 생성기를 사용함에 의해 커플러 디바이스(402)에서 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝(예컨대, 조정)할 수 있다. 이 예에서, 그러한 엔티티는, 도 5에 도시된 그래프(500) 상에 정의된 온 위치(502)에 대응되는 전류 값(예컨대, 대략 26.5 nA)으로 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝할 수 있는데, 온 위치(502)는 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 상대적으로 높은 ZZ 상호작용(예컨대, ZZ 상호작용이 사실상 온(on) 인)에 대응된다. 결과적으로, 이 예에서, ZZ 상호작용이 턴온되어 있는지의 여부에 관한 결정은 그래프(500)를 사용하여 수행되어, 그래프(500) 상에 정의된 온 위치(502)에 대응되는 그러한 전류 값에 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝(예컨대, 조정)할 수 있다.
[00102] 만약 906에서 제1 초전도 큐비트와 제2 초전도 큐비트 간의 ZZ 상호작용이 턴온되어 있다고 결정되면, 컴퓨터 구현 방법(900)은 제1 초전도 큐비트와 제2 초전도 큐비트 간에 얽히는 양자 게이트(entangling quantum gate)를 수행하는 단계(예컨대, 컴퓨터(1012), 여기에서 정의된 외부 디바이스 중 하나 또는 그 이상의 유형들, 디바이스(400a), 및/또는 커플러 디바이스(402)를 포함하는 시스템을 통해)를 포함할 수 있다. 예를 들어, (예컨대, 위에서 설명된 바와 같이) 그래프(500) 상에 정의된 온 위치(502)에 대응되는 전류 값에 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝하는 것은 제1 초전도 큐비트(104a)를 제2 초전도 큐비트(104b)와 얽히도록 할 수 있으며, 그에 의해 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 얽히는 양자 게이트를 가능하게 할 수 있다. 이 예에서, 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b)의 이러한 얽힘은 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간에 양자 게이트 연산(예컨대, 얽히는 양자 게이트 연산)이 수행되는 것을 가능하게 할 수 있다.
[00103] 910에서, 컴퓨터 구현 방법(900)은 제1 초전도 큐비트와 제2 초전도 큐비트 간의 ZZ 상호작용을 턴오프하기 위해 유동 제어 큐비트 디바이스의 임계 전류를 튜닝하는 단계(예컨대, 컴퓨터(1012), 여기에서 정의된 외부 디바이스 중 하나 또는 그 이상의 유형들, 디바이스(400a), 및/또는 커플러 디바이스(402)를 포함하는 시스템을 통해)를 포함할 수 있다.
[00104] 예를 들어, 도 4a, 4b, 및 5를 참조하여 위에서 설명된 바와 같이, 여기에서 정의된 엔티티는, 커플러 디바이스(402) 및/또는 유동 제어 큐비트 디바이스(404)에 외부 자기장을 인가하기 위해 자기장 생성기를 사용함에 의해 커플러 디바이스(402)에 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝(예컨대, 조정)할 수 있다. 이 예에서, 그러한 엔티티는, 도 5에 도시된 그래프(500) 상에 정의된 오프 위치(504)에 대응되는 전류 값(예컨대, 대략 39 nA)로 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝할 수 있는데, 여기서 오프 위치(504)는 제1 초전도 큐비트(104a)와 제2 초전도 큐비트(104b) 간의 상대적으로 낮은 ZZ 상호작용(예컨대, ZZ 상호작용이 사실상 오프됨)에 대응된다. 결과적으로, 이 예에서, ZZ 상호작용이 턴오프되어 있는지의 여부에 관한 결정은 그래프(500)를 사용하여 수행되어, 그래프(500) 상에 정의된 오프 위치(504)에 대응되는 그러한 전류 값으로 유동 제어 큐비트 디바이스(404)의 임계 전류를 튜닝(예컨대, 조정)할 수 있다.
[00105] 만약 906에서 제1 초전도 큐비트와 제2 초전도 큐비트 간의 ZZ 상호작용이 턴온되지 않았다고 결정되면, 컴퓨터 구현 방법(900)은 유동 조정가능 커플러 디바이스에서 유동 제어 큐비트 디바이스의 임계 전류를 튜닝하기 위해 동작 904로 리턴하는 단계를 포함할 수 있다. 다양한 실시예들에 있어서, 컴퓨터 구현 방법(900)의 동작들(904 및 906)은, 제1 초전도 큐비트와 제2 초전도 큐비트 간의 ZZ 상호작용이 턴온될 때까지 반복될 수 있다. 이들 실시예들에 있어서, 제1 초전도 큐비트와 제2 초전도 큐비트 간의 ZZ 상호작용이 턴온될 때까지 동작들 904 및 906을 반복하는 것에 기초하여, 컴퓨터 구현 방법(900)은 동작들 908 및 910을 진행될 수 있다.
[00106] 본 발명의 주제의 다양한 측면들을 위한 맥락을 제공하기 위해, 이하의 논의 뿐만 아니라 도 10은 개시된 주제의 다양한 측면들이 구현될 수 있는 적절한 환경에 관한 일반적인 설명을 제공혀려고 의도된다. 도 10은 여기에서 설명되는 하나 또는 그 이상의 실시예들이 용이하게 될 수 있는 동작 환경의 일 예(이러한 예로 한정되는 것은 아님)의 블록 다이어그램을 나타낸다. 예를 들어, 이하에서 설명된 바와 같이, 동작 환경(1000)은 여기에서 설명되는 바와 같이 본 발명의 주제의 하나 또는 그 이상의 실시예들에 따라 디바이스(100a, 400a, 및/또는 600a)를 제조하기 위해 구현될 수 있는 도 1a 및 1b를 참조하여 위에서 설명된 다단계 제조 시퀀스들의 예(이러한 예로 한정되는 것은 아님)를 구현하는데 사용될 수 있다. 또 다른 예에서, 이하에서 설명되는 바와 같이, 동작 환경(1000)은 도 7, 8, 및 9 각각을 참조하여 위에서 설명된 컴퓨터 구현 방법들(700, 800, 및/또는 900)의 예(이러한 예로 한정되는 것은 아님) 중 하나 또는 그 이상을 구현하는데 사용될 수 있다. 여기에서 설명된 다른 실시예들에서 이용된 유사한 구성요소들 및/또는 프로세스들의 반복적인 설명은 설명을 간결하게 하기 위해 생략한다.
[00107] 도 1a 및 1b를 참조하여 위에서 설명된 다단계 제조 시퀀스들의 예(이러한 예로 한정되는 것은 아님) - 이는 디바이스(100a, 400a, 및/또는 600a)를 제조하도록 구현될 수 있음 - 는, 컴퓨터 시스템(예컨대, 도 10에 도시되고 이하에서 설명된 동작 환경(1000)) 및/또는 컴퓨팅 디바이스(예컨대, 도 10에 도시되고 이하에서 설명된 컴퓨터(1012))에 의해 구현될 수 있다. 실시예들(이러한 실시예로 한정되는 것은 아님)에 있어서, 그러한 컴퓨팅 시스템(예컨대, 동작 환경(1000)) 및/또는 그러한 컴퓨팅 디바이스(예컨대, 컴퓨터(1012))는 하나 또는 그 이상의 프로세서들 및 하나 또는 그 이상의 메모리 디바이스들을 포함할 수 있는데, 이것들은, 하나 또는 그 이상의 프로세서들에 의해 실행될 때, 도 1a 및 1b를 참조하여 위에서 설명된 다단계 제조 시퀀스들의 예(이러한 예로 한정되는 것은 아님)의 수행을 용이하게 할 수 있는 실행가능한 명령들을 저장할 수 있다. 일 예(이러한 예로 한정되는 것은 아님)로서, 하나 또는 그 이상의 프로세서들은, 반도체 및/또는 초전도체 디바이스 제조를 수행하도록 동작가능한 하나 또는 그 이상의 시스템들 및/또는 장비를 지시하고 및/또는 제어함으로써, 도 1a 및 1b를 참조하여 위에서 설명된 다단계 제조 시퀀스들의 예(이러한 예로 한정되는 것은 아님)의 수행을 용이하게 할 수 있다.
[00108] 또 다른 예에서, 도 7, 8, 및 9 각각을 참조하여 위에서 설명된 컴퓨터 구현 방법들(700, 800, 및/또는 900)의 예(이러한 예로 한정되는 것은 아님) 중 하나 또는 그 이상은 또한 동작 환경(1000)에 의해 구현(예컨대, 실행)될 수 있다. 일 예로서(이러한 예로 한정되는 것은 아님), 그러한 컴퓨팅 디바이스(예컨대, 컴퓨터(1012))의 하나 또는 그 이상의 프로세서들은, 그러한 컴퓨터 구현 방법(들)의 동작들 및/또는 루틴들을 수행하도록 동작가능한 하나 또는 그 이상의 시스템들 및/또는 장비(예컨대, 여기에서 정의된 외부 디바이스 중 하나 또는 그 이상의 유형들)를 지시하고 제어함으로써, 도 7, 8, 및 9 각각을 참조하여 위에서 설명된 컴퓨터 구현 방법들(700, 800, 및/또는 900)의 예(이러한 예로 한정되는 것은 아님) 중하나 또는 그 이상의 수행을 용이하게 할 수 있다.
[00109] 설명을 간결하게 하기 위해, 컴퓨터 구현 방법론들은 일련의 동작들로 묘사되고 설명된다. 본 발명의 주제는 도시된 동작들에 의해 및/또는 동작들의 순서에 의해 한정되는 것은 아니고, 예를 들어 동작들은 다른 순서들로 및/또는 동시에, 그리고 여기에서 제공되고 설명되지 않는 다른 동작들과 함께 일어날 수도 있다는 것이 이해될 것이다. 더 나아가, 본 발명의 주제에 따른 컴퓨터 구현 방법론들을 수현하는데, 도시된 동작들이 모두 다 요구되지 않을 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들은 컴퓨터 구현 방법론들은 또 다르게는 상태도(state diagram) 또는 이벤트들을 통한 일련이 상관된 상태들로서 표현될 수 있다는 것을 이해하고 인식할 것이다. 또한, 이후에 그리고 본 명세서 전체에 걸쳐 개시된 컴퓨터 구현 방법론들은 그러한 컴퓨터 구현 방법론들을 컴퓨터들로 이송시키고 전송시키는 것을 용이하게 하기 위해 제조 물품 상에 저장되는 것이 가능하다는 것이 더 이해되어야 한다. 여기에서 사용되는 바와 같이, 제조 물품이라는 용어는 어떤 컴퓨터 판독가능 디바이스 또는 스토리지 매체로부터 접근가능한 컴퓨터 프로그램을 포함하도록 의도된다.
[00110] 도 10을 참조하면, 본 발명의 다양한 측면들을 구현하기 위한 적절한 동작 환경은 또한 컴퓨터(1012)를 포함할 수 있다. 컴퓨터(1012)는 또한 처리 유닛(1014), 시스템 메모리(1016), 및 시스템 버스(1018)를 포함할 수 있다. 시스템 버스(1018)는, 시스템 메모리(1016)(이러한 것으로 한정되는 것은 아님)를 포함하는 시스템 컴포넌트들을 처리 유닛(1014)에 결합한다. 처리 유닛(1014)은 다양한 가용 프로세서들 중 어떤 것일 수 있다. 듀얼 마이크로프로세서들 및 다른 멀티프로세서 아키텍쳐들이 또한 처리 유닛(1014)로서 이용될 수 있다. 시스템 버스(1018)는, 다양한 가용 버스 아키텍쳐들 중 어떤 것을 사용하는 메모리 버스 또는 메모리 컨트롤러, 주변 버스 또는 외부 버스, 및/또는 로컬 버스를 포함하는 버스 구조(들) 중 몇가지 유형들 중 어떤 것일 수 있다. 상기 가용 버스 아키텍쳐들은, 예를 들어, 산업 표준 아키텍쳐(Industrial Standard Architecture, ISA), 마이크로 채널 아키텍쳐(Micro-Channel Architecture, MSA), 확장된 ISA(EISA), 지능형 드라이브 전자장치(Intelligent Drive Electronics, IDE), VESA 로컬 버스(VLB), 주변 컴포넌트 인터커넥트(Peripheral Component Interconnect, PCI), 카드 버스, 범용 직렬 버스(USB), 어드밴스드 그래픽스 포트(Advanced Graphics Port, AGP), 방화벽(IEEE 1394), 및 스몰 컴퓨터 시스템즈 인터페이스(Small Computer Systems Interface, SCSI)를 포함할 수 있으나, 이러한 예들로 한정되는 것은 아니다.
[00111] 시스템 메모리(1016)는 또한 휘발성 메모리(1020) 및 비휘발성 메모리(1022)를 포함할 수 있다. 예를 들어, 스타트업 동안과 같이 컴퓨터(1012) 내으 구성요소들 간의 정보를 이동하기 위한 기본적인 루틴들을 포함하는 베이직 입력/출력 시스템(BIOS)이 비휘발성 메모리(1022)에 저장된다. 컴퓨터(1012)는 또한, 착탈식/비착탈식, 휘발성/비휘발성 컴퓨터 스토리지 매체를 포함할 수 있다. 도 10은, 예를 들어, 디스크 스토리지(1024)를 나타낸다. 디스크 스토리지(1024)는 또한, 자기 디스크 드라이브, 플로피 디스크 드라이브, 테이프 드라이브, 재즈(Jaz) 드라이브, 짚(Zip) 드라이브, LS-100 드라이브, 플래쉬 메모리 카드, 또는 메모리 스틱과 같은 디바이스들을 포함할 수 있으나, 이러한 예로 한정되는 것은 아니다. 디스크 스토리지(1024)는 또한 독립적으로 또는 다른 스토리지 매체와 결합되게 스토리지 매체를 포함할 수 있다. 시스템 버스(1018)에 디스크 스토리지(1024)의 연결을 용이하게 하기 위해, 예를 들어 인터페이스(1026)와 같은 착탈식 또는 비착탈식 인터페이스가 일반적으로 사용된다. 도 10은 또한 적절한 동작 환경A(1000)에서 설명된 사용자들과 베이직 컴퓨터 리소스들 간의 중재자로서 동작하는 소프트웨어를 도시한다. 이러한 소프트웨어는 또한, 예를 들어, 운영체제(1028)를 포함할 수 있다. 운영체제(1028)는 디스크 스토리지(1024) 상에 저장될 수 있으며, 컴퓨터(1012)의 리소스들을 제어하고 할당하도록 동작한다.
[00112] 시스템 어플리케이션들(1030)은, 예컨대, 시스템 메모리(1016) 및 디스크 스토리지(1024) 중 어느 하나에 저장된 프로그램 모듈들(1032) 및 프로그램 데이터(1034)를 통해 운영체제(1028)에 의한 리소스들의 관리를 이용한다. 본 발명은 다양한 운영체제들 또는 운영체제들의 조합들로 구현될 수 있다는 것이 이해되어야 한다. 사용자는 입력 디바이스(들)(1036)을 통해 컴퓨터(1012)에 명령들 또는 정보를 입력한다. 입력 디바이스들(1036)은, 마우스, 트랙볼, 스타일러스, 터치패드, 키보드, 마이크로폰, 조이스틱, 게임 패드, 위성 접시, 스캐너, TV 튜너 카드, 디지털 카메라, 디지털 비디오 카메라, 웹 카메라 등과 같은 포인팅 디바이스를 포함하나, 이러한 예들로 한정되는 것은 아니다. 이런저런 입력 디바이스들은 인터페이스 포트(들)(1038)을 경유하여 시스템 버스(1018)를 통해 처리 유닛(1014)에 연결된다. 인터페이스 포트(들)(1038)은, 예를 들어, 직렬 포트, 병렬 포트, 게임 포트, 및 범용 직렬 포트(USB)를 포함한다. 출력 디바이스(들)(1040)은 입력 디바이스(들)(1036)과 동일한 유형의 포트들 중 어떤 것을 사용한다. 따라서, 예를 들어, 컴퓨터(1012)에 대한 입력을 제공하고 컴퓨터(1012)로부터 출력 디바이스(1040)로 정보를 출력하기 위해 USB 포트가 사용될 수 있다. 특별한 어댑터들을 필요로 하는 다른 출력 디바이스들(1040) 중에서 모니터들, 스피커들, 및 프린터들과 같은 일부 출력 디바이스들이 있다는 것을 나타내기 위해 출력 어댑터(1042)가 제공된다. 출력 어댑터(1042)는, 출력 디바이스(1040)와 시스템 버스(1018) 간의 연결 수단을 제공하는 비디오 및 사운드 카드들을 포함하나, 이는 예를 들기 위한 것이며 이러한 것으로 한정되는 것은 아니다. 다른 디바이스들 및/또는 디바이스들의 시스템들은 원격 컴퓨터(들)(1044)와 같은 입력과 출력 기능들 둘 다를 제공한다는 것에 유의해야 한다.
[00113] 컴퓨터(1012)는 원격 컴퓨터(들)(1044)와 같은 하나 또는 그 이상의 원격 컴퓨터들에 대한 논리적 연결들을 사용하는 네트워킹된 환경에서 동작할 수 있다. 원격 컴퓨터(들)(1044)은, 컴퓨터, 서버, 라우터, 네트워크 PC, 워크스테이션, 마이크로프로세서 기반 기기, 피어 디바이스(peer device) 또는 다른 공통 네트워크 노드 등일 수 있으며, 또한 일반적으로 컴퓨터와 관련하여 설명된 많은 또는 모든 구성요소들을 포함할 수 도 있다. 설명을 간결하게 하기 위해, 단지 메모리 스토리지 디바이스(1046)만이 원격 컴퓨터(들)(1044)과 함께 도시되어 있다. 원격 컴퓨터(들)(1044)은 네트워크 인터페이스(1048)를 통해 컴퓨터(1012)에 논리적으로 연결되고, 그런 다음 통신 연결(1050)을 통해 물리적으로 연결된다. 네트워크 인터페이스(1048)는 근거리 통신망(local-area networks, LAN), 광역 통신망(wide-area networks, WAN), 셀룰러 통신망(cellular networks) 등과 같은 유선 및/또는 무선 네트워크들을 포함한다. LAN 기술들은 광섬유 분산 데이터 인터페이스(Fiber Distributed Data Interface, FDDI), 동선 분산 데이터 인터페이스(Copper Distrubuted Data Interface, CDDI), 이터넷, 토큰 링(Token Ring) 등을 포함한다. WAN 기술들은, 통합 서비스 디지털 통신망(Integrated Services Digital Networks, ISDN) 및 그것의 변형들, 패킷 스위칭 통신망(packet switching networks), 및 디지털 구독 라인(Digital Subscriber Lines, DSL) 등을 포함하지만, 이러한 것으로 한정되는 것은 아니다. 통신 연결(들)(1050)은 네트워크 인터페이스(1048)를 시스템 버스(1018)에 연결하기 위해 이용된 하드웨어/소프트웨어를 일컫는다. 설명을 명확하게 하기 위해 통신 연결(1050)이 컴퓨터(1012) 내에 있는 것으로 보여지지만, 그것은 또흔 컴퓨터(1012)의 외부에 있을 수도 있다. 네트워크 인터페이스(1048)에 대한 연결을 위한 하드웨어/소프트웨어는 또한, 일반 전화 등급 모뎀을 포함하는 모뎀, 케이블 모뎀 및 DSL 모뎀, ISDN 어댑터, 이더넷 카드 등과 같은 내부 및 외부 기술들을 포함할 수도 있는데, 이것들은 단지 예시를 위한 것이다.
[00114] 본 발명은 통합의 어떤 가능한 기술적 상세 수준에서 시스템, 방법 및/또는 컴퓨터 프로그램 제품일 수 있다. 컴퓨터 프로그램 제품은 컴퓨터 판독가능 스토리지 매체(또는 매체들)를 포함할 수 있다. 컴퓨터 판독가능 스토리지 매체(또는 매체들)는 컴퓨터 판독가능 스토리지 매체(또는 매체들) 상에 컴퓨터 판독가능 프로그램 명령들을 가지며, 컴퓨터 판독가능 프로그램 명령들은 프로세서로 하여금 본 발명의 측면들을 수행하도록 한다. 컴퓨터 판독가능 스토리지 매체는 명령 실행 디바이스에 의한 사용을 위한 명령들을 보유 및 저장할 수 있는 유형적인 디바이스일 수 있다. 컴퓨터 판독가능 스토리지 매체는, 예를 들어, 전자 스토리지 디바이스, 자기 스토리지 디바이스, 광 스토리지 디바이스, 전자기 스토리지 디바이스, 반도체 스토리지 디바이스, 또는 이것들의 어떤 적절한 조합일 수 있으나, 이러한 예들로 한정되는 것은 아니다. 컴퓨터 판독가능 스토리지 매체의 더 구체적인 예들의 리스트(모든 예들을 빠짐없이 총 망라한 것은 아님)는 또한 다음과 같은 것들을 포함할 수 있다. 즉, 휴대용 컴퓨터 디스켓, 하드 디스크, 랜덤 억세스 메모리(RAM), 읽기 전용 메모리(ROM), 소거가능한 프로그램가능 읽기 전용 메모리(EPROM 또는 플래쉬 메모리), 스태틱 랜덤 억세스 메모리(SRAM), 휴대용 컴팩트 디스크 읽기 전용 메모리(CD-ROM), 디지털 다용도 디스크(DVD), 메모리 스틱, 플로피 디스크, 기계적으로 인코팅된 디바이스 - 예컨대, 펀치-카드들 또는 홈 안에 기록된 명령들을 가진 그 홈에서 볼록한 구조들과 같은 것 - , 및 이것들의 어떤 적절한 조합을 포함할 수 있다. 여기에서 사용되는 것과 같이, 컴퓨터 판독가능 스토리지 매체는, 예컨대, 무선 전파들(radio waves) 또는 다른 자유롭게 전파하는 전자기 파들, 도파관 또는 다른 전송 매질을 통해 전파하는 전자기 파들(예컨대, 광섬유 케이블을 통과하는 광 펄스들), 또는 와이어를 통해 전송되는 전기적 신호들과 같은 일시적인 신호들 그 자체인 것으로 해석되는 것은 아니다.
[00115] 여기에 설명되는 컴퓨터 판독가능 프로그램 명령들은, 예를 들어, 인터넷, 근거리 통신망, 광역 통신망 및/또는 무선 통신망과 같은 통신망(네트워크)을 통해 컴퓨터 판독가능 스토리지 매체로부터 각각의 컴퓨팅/처리 디바이스들로, 또는 외부 컴퓨터 또는 외부 스토리지 디바이스로 다운로드될 수 있다. 통신망은 동선 전송 케이블, 광 전송 섬유, 무선 전송, 라우터, 방화벽, 스위치, 게이트웨이 컴퓨터 및/또는 엣지 서버를 포함할 수 있다. 각각의 컴퓨팅/처리 디바이스에서 네트워크 어댑터 카드 또는 네트워크 인터페이스는, 각각의 컴퓨팅/처리 디바이스 내 컴퓨터 판독가능 스토리지 매체에 저장하기 위해 통신망으로부터 컴퓨터 판독가능 프로그램 명령들을 수신하고 컴퓨터 판독가능 프로그램 명령들을 전송한다. 본 발명의 동작들을 수행하기 위한 컴퓨터 판독가능 프로그램 명령들은 어셈블러 명령(assembler instructions), 명령-세트-아키텍쳐(instruction-set-architecture, ISA) 명령, 머신 명령(machine instructions), 머신 종속 명령(machine dependent instructions), 마이크로코드, 펌웨어 명령(firmware instructions), 상태-세팅 데이터(state-setting data), 집적된 회로부를 위한 구성 데이터, 또는 하나 또는 그 이상의 프로그래밍 언어들의 어떤 조합으로 작성된 소스 코드 또는 객체 코드(object code)일 수 있다. 상기 프로그래밍 언어들은 스몰토크(Smalltalk), C++ 등과 같은 객체 지향 프로그래밍 언어(object oriented programming language), 및 "C" 프로그래밍 언어 또는 유사 프로그래밍 언어들과 같은 절차형 프로그래밍 언어들을 포함한다. 컴퓨터 판독가능 프로그램 명령들은 독립형(stand-alone) 소프트웨어 패키지로서 사용자의 컴퓨터 상에서 전적으로, 사용자의 컴퓨터 상에서 부분적으로 실행될 수 있고, 사용자의 컴퓨터 상에서 부분적으로 그리고 원격 컴퓨터 상에서 부분적으로 실행될 수 있고, 또는 원격 컴퓨터 또는 서버 상에서 전적으로 실행될 수 있다. 후자의 시나리오에 있어서, 원격 컴퓨터는 근거리 통신망(LAN) 또는 광역 통신망(WAN)을 포함하는 어떤 유형의 통신망을 통해 사용자의 컴퓨터에 연결될 수 있고, 또는 그 연결은 외부 컴퓨터에 대해 이뤄질 수 있다(예를 들어, 인터넷 서비스 공급자(Internet Service Provider)를 사용하여 인터넷을 통해서). 몇몇 실시예들에 있어서, 본 발명의 측면들을 수행하기 위해, 예를 들어, 프로그램가능 로직 회로부(programmable logic circuitry), 필드-프로그램가능 게이트 어레이(field-programmable gate arrays, FPGA), 또는 프로그램가능 로직 어레이(Programmable logic arrays, PLA)를 포함하는 전자 회로부는 전자 회로부를 개인에게 맞추기 위해 컴퓨터 판독가능 프로그램 명령들의 상태 정보를 이용함으로써 컴퓨터 판독가능 프로그램 명령들을 실행할 수 있다.
[00116] 본 발명의 측면들은 여기서 발명의 실시예들에 따른 방법들, 장치들(시스템들), 및 컴퓨터 프로그램 제품들의 플로우챠트 설명들 및/또는 블록 다이어그램들을 참조하여 설명된다. 플로우챠트 설명들 및/또는 블록 다이어그램들에서 플로우챠트 설명들 및/또는 블록 다이어그램들의 각각의 블록, 및 블록들의 조합들은 컴퓨터 판독가능 프로그램 명령들에 의해 구현될 수 있다는 것이 이해될 것이다. 이들 컴퓨터 판독가능 프로그램 명령들은 머신을 생성하기 위해, 범용 컴퓨터, 전용 컴퓨터, 또는 다른 프로그램가능 데이터 처리 장치의 프로세서로 제공될 수 있으며, 그리하여 컴퓨터 또는 다른 프로그램가능 데이터 처리 장치의 프로세서를 통해 실행되어, 그 명령들이 플로우챠트 및/또는 블록 다이어그램 블록 또는 블록들에 명시된 기능들/동작들을 구현하기 위한 수단을 생성하도록 한다. 이들 컴퓨터 판독가능 프로그램 명령들은 또한 컴퓨터 판독가능 스토리지 매체에 저장될 수 있으며, 컴퓨터 판독가능 스토리지 매체는 컴퓨터, 프로그램가능 데이터 처리 장치, 및/또는 다른 디바이스들이 특정 방식으로 기능하도록 지시할 수 있다. 그리하여, 내부에 저장된 명령들을 갖는 컴퓨터 판독가능 스토리지 매체가 플로우챠트 및/또는 블록 다이어그램의 블록 또는 블록들에 명시된 기능/동작의 측면들을 구현하는 명령들을 포함하는 제조 물품을 포함하도록 한다. 컴퓨터 판독가능 프로그램 명령들은 또한 컴퓨터, 다른 프로그램가능 데이터 처리 장치, 또는 다른 다바이스 상으로 로딩되어 일련의 동작 단계들이 컴퓨터, 다른 프로그램가능 장치 또는 다른 디바이스 상에서 수행되도록 하여 컴퓨터 구현 프로세스를 생성하게 할 수 있다. 그리하여 컴퓨터, 다른 프로그램가능 장치, 또는 다른 디바이스 상에서 실행되는 명령들이 플로우챠트 및/또는 블록 다이어그램의 블록 또는 블록들에 명시된 기능들/동작들을 구현하도록 한다.
[00117] 도면들에서 플로우챠트 및 블록 다이어그램들은 본 발명의 다양한 실시예들에 따른 시스템들, 방법들, 및 컴퓨터 프로그램 제품들의 가능한 구현의 아키텍쳐, 기능, 및 동작을 보여준다. 이 점에서, 플로우챠트 또는 블록 다이어그램들에서의 각각의 블록은 모듈, 세그먼트, 또는 명령들의 일부분을 나타낼 수 있으며, 이는 명시된 논리적 기능(들)을 구현하기 위한 하나 또는 그 이상의 실행가능한 명령들을 포함한다. 몇몇 다른 구현들에 있어서, 블록들에 기재되어 있는 기능들은 도면들에 기재되어 있는 순서를 벗어나서 일어날 수도 있다. 예를 들어, 연속해서 보여지는 두 개의 블록들은, 사실상, 하나의 단계로 수행될 수 있고, 동시에 수행될 수 있고, 실질적으로 동시에 수행될 수 있고, 부분적으로 또는 전체적으로 임시로 오버랩 방식으로 수행될 수도 있으며, 또는 블록들은 때로는 관련된 기능에 의존하여 역순으로 실행될 수도 있다. 또한, 블록 다이어그램들 및/또는 플로우챠트 그림의 각각의 블록, 그리고 블록 다이어그램들 및/또는 플로우챠트 그림에서의 블록들의 조합들은 명시된 기능들 또는 동작들을 수행하거나 전용 하드웨어와 컴퓨터 명령들의 조합들을 수행하는 전용 하드웨어 기반 시스템들에 의해 구현될 수 있다는 것도 주목될 것이다.
[00118] 본 발명의 주제는 위에서 컴퓨터 및/또는 컴퓨터들 상에서 실행되는 컴퓨터 프로그램 제품의 컴퓨터 실행가능 명령들의 일반적인 맥락에서 설명되었지만, 당해 기술분야에서 숙련된 자들은 이러한 개시가 다른 프로그램 모듈들과 함께 구현될 수도 있거나 구현될 수 있다는 것을 인식할 것이다. 일반적으로, 프로그램 모듈들은, 특정 태스크들을 수행하고 및/또는 특정 추상적 데이터 유형들을 구현하는, 루틴들, 프로그램들, 컴포넌트들, 데이터 구조들 등을 포함할 수 있다. 더욱이, 당해 기술 분야에서 숙련된 자들은, 본 발명의 컴퓨터 구현 방법들이, 컴퓨터들 뿐만 아니라, 단일 프로세서 또는 멀티 프로세서 컴퓨터 시스템들, 미니-컴퓨팅 디바이스들, 메인프레임 컴퓨터들, 핸드헬드 컴퓨팅 디바이스들(예컨대, PDA, 전화기), 마이크로프로세서 기반 또는 프로그램가능 소비자 또는 산업용 전자제품들 등을 포함하는, 다른 컴퓨터 시스템 구성들과 함께 실시될 수 있다는 것을 이해할 것이다. 본 발명의 설명된 측면들은 또한 통신망을 통해 연결된 원격 처리 디바이스들에 의해 태스크들이 수행되는 분산형 컴퓨팅 환경들(distributed computing environments)에서 실시될 수도 있다. 하지만, 비록 본 개시의 모든 측면들이 아니지만 일부는 독립형(stand-alone) 컴퓨터들 상에서 실행될 수 있다. 분산형 컴퓨팅 환경에서, 프로그램 모듈들은 로컬 메모리 스토리지 디바이스와 원격 메모리 스토리지 디바이스 둘 다에 위치할 수 있다. 예를 들어, 하나 또는 그 이상의 실시예들에 있어서, 컴퓨터 판독가능 컴포넌트들은 하나 또는 그 이상의 분산된 메모리 유닛들을 포함하거나 하나 또는 그 이상의 분산된 메모리 유닛들로 구성될 수 있는 메모리로부터 실행될 수 있다. 여기에서 사용되는 바와 같이, "메모리" 및 "메모리 유닛" 이라는 용어는 상호 교환가능하다. 나아가, 여기에서 설명되는 하나 또는 그 이상의 실시예들은, 분산된 방식, 예컨대, 하나 또는 그 이상의 분산된 메모리 유닛들로부터의 코드를 실행하기 위해 결합되거나 협력하여 작업하는 멀티 프로세서들에서, 컴퓨터 실행가능 컴포넌트들의 코드를 실행할 수 있다. 여기에서 사용되는 바와 같이, "메모리" 라는 용어는 하나의 위치에서 단일 메모리 또는 메모리 유닛, 또는 하나 또는 그 이상의 위치들에서 다수의 메모리들 또는 메모리 유닛들을 포함할 수 있다.
[00119] 본 명세서에서 사용되는 바와 같이, "컴포넌트", "시스템", "플랫폼", "인터페이스" 등과 같은 용어들은 하나 또는 그 이상의 특정 기능들을 갖는 동작 머신과 관련된 컴퓨터 관련 엔티티 또는 엔티티를 지칭하고/지칭하거나 포함할 수 있다. 여기에 개시된 엔티티들은 하드웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행 중인 소프트웨어일 수 있다. 예를 들어, 컴퓨터는 프로세서 상에서 실행 중인 프로세스, 프로세서, 객체, 실행파일, 실행 스레드(thread), 프로그램, 및/또는 컴퓨터일 수 있으나, 이러한 것으로 한정되는 것은 아니다. 예를 들어, 서버 상에서 실행 중인 어플리케이션 및 그 서버가 컴포넌트일 수 있다. 하나 또는 그 이상의 컴포넌트들은 프로세스 내에 상주할 수 있고 및/또는 실행 스레드 및 컴포넌트는 하나의 컴퓨터 상에 로컬화될 수 있고 및/또는 둘 또는 그 이상이 컴퓨터들 간에 분산될 수 있다. 또 다른 예에서, 각각의 컴포넌트들은 내부에 저장된 다양한 데이터 구조들을 갖는 다양한 컴퓨터 판독가능 매체들로부터 실행될 수 있다. 컴포넌트들은 하나 또는 그 이상이 데이터 패킷들(예컨대, 로컬 시스템, 분산된 시스템에서, 및/또는 신호를 통해 다른 시스템들과 인터넷과 같은 네트워크에 걸쳐, 또 다른 컴포넌트와 상호작용하는 하나의 컴포넌트로부터의 데이터)을 갖는 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스들을 통해 통신할 수 있다. 또 다른 예로서, 컴포넌트는 전기 또는 전자 회로부에 의해 동작되는 기계 부품들에 의해 제공되는 특정 기능을 갖는 장치일 수 있는데, 이는 프로세서에 의해 실행되는 소프트웨어 또는 펌웨어 어플리케이션에 의해 동작된다. 이 경우, 프로세서는 장치의 내부에 있을 수 있고 또는 외부에 있을 수 있으며 소프트웨어 또는 펌웨어 어플리케이션의 적어도 일부를 실행할 수 있다. 또 다른 예A로서, 컴포넌트는 기계 부품들없이 전자 컴포넌트들을 통해 특정 기능을 제공하는 장치일 수 있는데, 여기서 전자 컴포넌트들은 전자 컴포넌트들의 기능의 적어도 일부분을 부여하는 소프트웨어 또는 펌웨어를 실행하기 위한 프로세서 또는 다른 수단을 포함할 수 있다. 일 측면에서, 컴포넌트는 가상 머신을 통해, 예컨대, 클라우드 컴퓨팅 시스템 내에서 전자 컴포넌트를 에뮬레이트(emulate)할 수 있다.
[00120] 또한, "또는" 이라는 용어는 배타적인 "또는" 이라기보다는 포괄적인 "또는" 을 의미하는 것으로 의도된다. 즉, 만약 다르게 명시되지 않거나 맥락상 분명하지 않다면, "X는 A 또는 B를 이용한다"는 자연스러운 포괄적 순열들 중 어떤 것을 의미하도록 의도된다. 즉, 만약 X가 A를 이용하고, X가 B를 이용하고, 또는 X가 A와 B 둘 다를 이용한다면, "X는 A 또는 B를 이용한다" 는 전술한 예들 중 어떤 것 하에서 충족된다. 더욱이, 본 명세서 및 첨부되는 도면들에 사용되는 "하나" 및 "한" 은, 만약 다른 것으로 명시되어 있거나 그 맥락상 단수 형태롤 지시하는 것이 명확하지 않다면, "하나 또는 그 이상"을 의미하는 것으로 일반적으로 해석되어야 한다. 여기에 사용되는 바와 같이, "예" 및/또는 "예시적인" 이라는 용어들은 일 예, 사례, 또는 예시를 제공하는 것을 의미하도록 이용된다. 의심을 피하기 위해, 여기에 개시되는 본 발명이 주제는 그러한 예들로 한정되는 것은 아니다. 또한, "예" 및/또는 "예시적인" 으로 여기에서 설명되는 어떤 측면 또는 디자인은 다른 측면 또는 디자인에 비해 반드시 선호되거나 유리한 것을 의미하는 것으로 해석될 필요는 없으며, 또한 그것은 당해 기술 분야에서 통상의 지식을 기술을 가진 자들에게 알려진 동등한 예시적인 구조들 및 기술들을 배제하는 것을 의미하지는 않는다.
[00121] 본 명세서에 이용되는 바와 같이, "프로세서" 라는 용어는 대체로 어떤 컴퓨팅 처리 유닛 또는 디바이스를 일컬을 수 있는데, 이러한 컴퓨팅 처리 유닛 또는 디바이스에는, 단일 코어 프로세서들, 소프트웨어 멀티스레드 실행 기능을 갖는 단일 프로세서들, 멀티 코어 프로세서들, 소프트웨어 멀티스레드 실행 기능을 갖는 멀티 코어 프로세서들, 하드웨어 멀티스레드 기술을 갖는 멀티 코어 프로세서들, 병렬 플랫폼들, 및 분산된 공유 메모리를 갖는 병렬 플랫폼들이 포함될 수 있으나, 이러한 예로 한정되는 것은 아니다. 또한, 프로세서는 집적 회로, 주문형 집적 회로(application specific integrated circuit, ASIC), 디지털 신호 프로세서(digital signal processor, DSP), 필드 프로그램가능 게이트 어레이(field programmable gate array, FPGA), 프로그램가능 로직 컨트롤러(programmable logic controller, PLC), 복합 프로그램가능 로직 디바이스(complex programmable logic device, CPLD), 이산 게이트(discrete gate) 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기에서 설명되는 기능들을 수행하기 위해 설계된 이것들의 어떤 조합을 일컬을 수 있다. 나아가, 프로세서들은, 공간 사용량을 최적화하기 위해 또는 사용자의 장비의 성능을 향상시키기 위해, 분자 및 양자점(quantum-dot) 기반 트랜지스터들, 스위치들 및 게이트들과 같은 나노 스케일의 아키텍쳐들을 이용할 수 있다. 프로세서는 또한 컴퓨팅 처리 유닛들의 조합으로 구현될 수도 있다. 본 개시에 있어서, "스토어", "스토리지", "데이터 스토어", "데이터 스토리지", "데이터베이스" 라는 용어들, 및 컴포넌트의 동작 및 기능과 관련된 대체로 다른 어떤 정보 스토리지 컴포넌트는, "메모리 컴포넌트들", "메모리" 내에 구현된 엔티티들, 또는 메모리를 포함하는 컴포넌트들을 일컫기 위해 이용된다. 여기에서 설명되는 메모리 및/또는 메모리 컴포넌트들은 휘발성 메모리와 비휘발성 메모리 중 어느 하나일 수 있으며, 또는 휘발성 메모리와 비휘발성 메모리 둘 다를 포함할 수 있다는 것이 이해된다. 예를 들어, 비휘발성 메모리는 읽기 전용 메모리(read only memory, ROM), 프로그램가능 ROM(PROM), 전기적 프로그램가능 ROM(EPROM), 전기적 소거가능 ROM(EEPROM), 플래쉬 메모리, 또는 비히발성 랜덤 억세스 메모리(RAM)(예컨대, 강유전성(ferroelectric) RAM(FeRAM))을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 휘발성 메모리는 예를 들어 RAM을 포함할 수 있는데, 이는 외부 캐시 메모리로서 동작할 수 있다. 예를 들어, RAM은 싱크로너스(synchronous) RAM(SRAM), 다이나믹 램(DRAM), 싱크로너스 DRAM(SDRAM), 더블 데이터 레이트 SDRAM(DDR SDRAM), 인핸스드(enhanced) SDRAM(ESDRAM), 싱크링크(Synchlink) DRAM(SLDRAM), 다이렉트 램버스 RAM(DRRAM), 다이렉트 램버스 다이나믹 RAM(DRADRAM), 및 램버스 다이나믹 RAM(RDRAM)과 같은 여러 형태들로 이용가능할 수 있으나, 이러한 예들로 한정되는 것은 아니다. 또한, 여기서의 시스템들 또는 컴퓨터 구현 방법들의 개시된 메모리 컴포넌트들은, 메모리의 이러한 것들 및 다른 어떤 적절한 유형들을 포함하는 것으로 의도되는데, 반드시 이들을 포함하는 것으로 한정되는 것은 아니다.
[00122] 위에서 설명되는 것은 시스템들 및 컴퓨터 구현 방법들의 단순한 예들을 포함한다. 물론, 본 발명을 설명할 목적으로 컴포넌트들 또는 컴퓨터 구현 방법들의 모든 상상가능한 조합을 결정하는 것은 가능하지 않지만, 당해 기술 분야에서 통상의 기술자는 본 발명의 또 다른 많은 조합들 및 순열들이 기능하다는 것을 알 수 있다. 나아가, 상세한 설명, 청구항들 및 도면들에서 "포함하다", "갖다", "구비하다" 등의 용어들이 사용되는 한, 이러한 용어들은, 청구항에서 전환어(transitional word)로서 이용될 때 "포함하는"이 해석되는 것과 같이, "포함하는" 이라는 용어와 유사한 방식으로 포괄적인 것으로 의도된다.
[00123] 다양한 실시예들에 관한 설명들이 예시를 위해 제공되었지만, 본 발명의 모든 실시예들을 빠짐없이 총망라하거나 개시된 실시예들로 한정하려는 의도는 아니다. 설명된 실시예들의 범위 및 사상을 벗어남이 없이, 많은 수정 에들 및 변형 예들은 당해 기술 분야에서 통상의 기술을 가진 자들에게는 자명할 것이다. 여기에서 사용되는 용어들은 시장에서 발견되는 기술들에 비해 실시예들의 원리들, 실제 적용 또는 기술적 향상을 가장 잘 설명하기 위해, 또는 여기에 설명된 실시예들을 당해 기술 분야에서 통상의 기술을 가진 자들이 이해할 수 있도록 하기 위해 선택되었다.
Claims (25)
- 디바이스로서, 상기 디바이스는:
제1 발진 모드(first oscillating mode) 및 제2 발진 모드(second oscillating mode)에서 동작하는 커플러 디바이스;
상기 제1 발진 모드에 대응되는 제1 발진 모드 구조(first oscillating mode structure) 및 상기 제2 발진 모드에 대응되는 제2 발진 모드 구조(second oscillating mode structure)에 기초하여 상기 커플러 디바이스에 결합되는 제1 초전도 큐비트(first superconducting qubit);
상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제2 초전도 큐비트(second superconducting qubit)를 포함하는,
디바이스. - 청구항 1에 있어서, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 중 적어도 하나는, 트랜스몬 큐비트(transmon qubit), 고정 주파수 큐비트(fixed frequency qubit), 또는 고정 주파수 트랜스몬 큐비트 중 적어도 하나를 포함하는,
디바이스. - 청구항 1 및 청구항 2 중 어느 한 항에 있어서, 상기 커플러 디바이스는,
2 접합 큐비트(two junction qubit), 고정 주파수 커플러(fixed frequency coupler), 멀티모드 2 접합 커플러(multimode two junction coupler), 유동 튜닝가능 커플러(flux tunable coupler), 튜닝가능 커플러 큐비트(tunable coupler qubit), 유동 튜닝가능 커플러 큐비트, 튜닝가능 큐비트, 튜닝가능 버스, 또는 유동 튜닝가능 큐비트 버스 중 적어도 하나를 포함하는,
디바이스. - 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 제1 발진 모드 및 상기 제2 발진 모드는 상기 커플러 디바이스의 제1 조셉슨 접합(Josephson junction) 및 제2 조셉슨 접합과 연관된 여기들(excitations)의 대칭적(symmetric) 및 반대칭적(antisymmetric) 조합들을 나타내는,
디바이스. - 청구항 1 내지 청구항 4 중 어느 한 항에 있어서, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트는 상기 커플러 디바이스의 임계 전류에 기초하여 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조와 균등 교환 결합(equal exchange coupling)을 가지며, 상기 균등 교환 결합은 정의된 범위의 큐비트 주파수들에 대해 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들(interactions)을 억제하고, 그것에 의해, 상기 제1 초전도 큐비트 또는 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 또는 상기 디바이스를 포함하는 양자 프로세서의 충실도(fidelity)의 향상, 정확도(accuracy)의 향상, 또는 성능(performance)의 향상 중 적어도 하나 중에서 적어도 하나를 용이하게 하는,
디바이스. - 컴퓨터 구현 방법(computer-implemented method)으로서, 상기 방법은:
프로세서에 동작 가능하게 결합된 시스템에 의해, 커플러 디바이스의 제1 발진 모드 구조 및 제2 발진 모드 구조와 제1 초전도 큐비트 및 제2 초전도 큐비트의 교환 결합(exchange coupling)을 생성하는 단계; 및
상기 시스템에 의해, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 얽히는 양자 게이트(entangling quantum gate)를 만들어내는 단계를 포함하는,
컴퓨터 구현 방법. - 청구항 6에 있어서, 상기 제1 초전도 큐비트 또는 상기 제2 초전도 큐비트 중 적어도 하나는 트랜스몬 큐비트, 고정 주파수 큐비트, 또는 고정 주파수 트랜스몬 큐비트 중 적어도 하나를 포함하는,
컴퓨터 구현 방법. - 청구항 6 및 청구항 7 중 어느 한 항에 있어서, 상기 커플러 디바이스는, 2 접합 큐비트, 고정 주파수 커플러, 멀티모드 2 접합 커플러, 유동 튜닝가능 커플러, 튜닝가능 커플러 큐비트, 유동 튜닝가능 커플러 큐비트, 튜닝가능 큐비트, 튜닝가능 버스, 또는 유동 튜닝가능 큐비트 버스 중 적어도 하나를 포함하는,
컴퓨터 구현 방법. - 청구항 6 내지 청구항 8 중 어느 한 항에 있어서, 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조는 각각 상기 커플러 디바이스의 제1 발진 모드 및 제2 발진 모드에 대응되고, 상기 제1 발진 모드 및 상기 제2 발진 모드는 상기 커플러 디바이스의 제1 조셉슨 접합 및 제2 조셉슨 접합과 연관된 여기들(excitations)의 대칭적 및 반대칭적 조합들을 나타내는,
컴퓨터 구현 방법. - 청구항 6 내지 청구항 9 중 어느 한 항에 있어서, 상기 방법은,
정의된 범위의 큐비트 주파수들에 대해 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하도록 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조와 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트의 균등 교환 결합을, 상기 시스템에 의해, 생성하는 단계와, 그것에 의해, 상기 제1 초전도 큐비트 또는 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 또는 상기 커플러 디바이스, 상기 제1 초전도 큐비트, 및 상기 제2 초전도 큐비트를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 및 성능의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 하는 단계를 더 포함하는,
컴퓨터 구현 방법. - 디바이스로서, 상기 디바이스는:
제1 발진 모드 및 제2 발진 모드에서 동작하는 커플러 디바이스 - 상기 제1 발진 모드 및 상기 제2 발진 모드는 상기 커플러 디바이스의 조셉슨 접합 및 유동 컨트롤 큐비트 디바이스(flux controlled qubit device)와 연관된 여기들(excitations)의 대칭적 및 반대칭적 조합들을 나타냄 - ;
상기 제1 발진 모드에 대응되는 제1 발진 모드 구조에 기초하고 상기 제2 발진 모드에 대응되는 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제1 초전도 큐비트; 및
상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조에 기초하여 상기 커플러 디바이스에 결합되는 제2 초전도 큐비트를 포함하는,
디바이스. - 청구항 11에 있어서, 상기 제1 초전도 큐비트 또는 상기 제2 초전도 큐비트 중 적어도 하나는 트랜스몬 큐비트, 고정 주파수 큐비트, 또는 고정 주파수 트랜스몬 큐비트 중 적어도 하나를 포함하는,
디바이스. - 청구항 11 내지 청구항 12 중 어느 한 항에 있어서, 상기 커플러 디바이스는, 2 접합 큐비트, 고정 주파수 커플러, 멀티모드 2 접합 커플러, 유동 튜닝가능 커플러, 튜닝가능 커플러 큐비트, 유동 튜닝가능 커플러 큐비트, 튜닝가능 큐비트, 튜닝가능 버스, 또는 유동 튜닝가능 큐비트 버스 중 적어도 하나를 포함하는,
디바이스. - 청구항 11 내지 청구항 13 중 어느 한 항에 있어서, 상기 유동 컨트롤 큐비트 디바이스는, 초전도 양자 간섭 디바이스 루프(superconducting quantum interference device loop)를 포함하는,
디바이스 - 청구항 11 내지 청구항 14 중 어느 한 항에 있어서, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트는 상기 커플러 디바이스의 임계 전류에 기초하여 상기 제1 발진 모드 구조 및 상기 제2 발진 모드 구조와 균등 교환 결합(equal exchange coupling)을 가지며, 상기 균등 교환 결합은, 정의된 범위의 큐비트 주파수들에 대해 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하고, 그것에 의해, 상기 제1 초전도 큐비트 또는 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 또는 상기 디바이스를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 또는 성능의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 하는,
디바이스. - 디바이스로서, 상기 디바이스는:
제1 초전도 큐비트;
제2 초전도 큐비트; 및
제1 발진 모드 및 제2 발진 모드에서 동작하는 커플러 디바이스를 포함하고, 상기 커플러 디바이스는,
상기 제1 초전도 큐비트에 결합되는 제1 초전도 패드와,
상기 제2 초전도 큐비트에 결합되는 제2 초전도 패드와,
상기 제1 초전도 큐비트에 결합되는 제3 초전도 패드를 포함하는,
디바이스. - 청구항 16에 있어서, 상기 제1 초전도 큐비트 또는 상기 제2 초전도 큐비트 중 적어도 하나는 트랜스몬 큐비트, 고정 주파수 큐비트 및 고정 주파수 트랜스몬 큐비트 중 적어도 하나를 포함하는,
디바이스. - 청구항 16 내지 청구항 17 중 어느 한 항에 있어서, 상기 커플러 디바이스는, 2 접합 큐비트, 고정 주파수 커플러, 멀티모드 2 접합 커플러, 유동 튜닝가능 커플러, 튜닝가능 커플러 큐비트, 유동 튜닝가능 커플러 큐비트, 튜닝가능 큐비트, 튜닝가능 버스, 또는 유동 튜닝가능 큐비트 버스 중 적어도 하나를 포함하는,
디바이스. - 청구항 16 내지 청구항 18 중 어느 한 항에 있어서, 상기 제1 발진 모드 및 상기 제2 발진 모드는 상기 커플러 디바이스의 제1 조셉슨 접합 및 제2 조셉슨 접합과 연관된 여기들(excitations)의 대칭적 및 반대칭적 조합들을 나타내는,
디바이스. - 청구항 16 내지 청구항 19 중 어느 한 항에 있어서, 상기 제1 초전도 패드 및 상기 제3 초전도 패드는 상기 제1 발진 모드에 대응되는 제1 발진 모드 구조에 기초하여 상기 제1 초전도 큐비트에 결합되고, 상기 제2 초전도 패드는 상기 제2 발진 모드에 대응되는 제2 발진 모드 구조에 기초하여 상기 제2 초전도 큐비트에 결합되어, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 직접적인 교환 결합을 감소시키고, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하며, 그것에 의해, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 그리고 상기 디바이스를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 또는 성능의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 하는,
디바이스. - 컴퓨터 구현 방법으로서, 상기 방법은:
프로세서에 동작 가능하게 결합된 시스템에 의해, 커플러 디바이스의 제1 발진 모드에 대응되는 제1 발진 모드 구조에 제1 초전도 큐비트를 결합하는 단계;
상기 시스템에 의해, 상기 커플러 디바이스의 제2 발진 모드에 대응되는 제2 발진 모드 구조에 제2 초전도 큐비트를 결합하는 단계; 및
상기 시스템에 의해, 상기 제1 발진 모드 또는 상기 제2 발진 모드로부터 상기 커플러 디바이스를 디튜닝(detuning)하는 단계를 포함하는,
컴퓨터 구현 방법. - 청구항 21에 있어서, 상기 제1 초전도 큐비트 또는 상기 제2 초전도 큐비트 중 적어도 하나는 트랜스몬 큐비트, 고정 주파수 큐비트, 및 고정 주파수 트랜스몬 큐비트 중 적어도 하나를 포함하는,
컴퓨터 구현 방법. - 청구항 21 내지 청구항 22 중 어느 한 항에 있어서, 상기 커플러 디바이스는, 2 접합 큐비트, 고정 주파수 커플러, 멀티모드 2 접합 커플러, 유동 튜닝가능가능 커플러, 튜닝가능 커플러 큐비트, 유동 튜닝가능 커플러 큐비트, 튜닝가능 큐비트, 튜닝가능 버스, 또는 유동 튜닝가능 큐비트 버스 중 적어도 하나를 포함하는,
컴퓨터 구현 방법. - 청구항 21 내지 청구항 23 중 어느 한 항에 있어서, 상기 제1 발진 모드 및 상기 제2 발진 모드는 상기 커플러 디바이스의 제1 조셉슨 접합 및 제2 조셉슨 접합과 연관된 여기들(excitations)의 대칭적 및 반대칭적 조합들을 나타내는,
컴퓨터 구현 방법. - 청구항 21 내지 청구항 24 중 어느 한 항에 있어서, 상기 방법은,
상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 직접적인 교환 결합을 감소시키고, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트 간의 ZZ 상호작용들을 억제하도록, 상기 제1 초전도 큐비트를 상기 제1 발진 모드 구조에 결합하고 상기 제2 초전도 큐비트를 상기 제2 발진 모드 구조에, 상기 시스템에 의해, 결합하는 단계와, 그것에 의해, 상기 제1 초전도 큐비트 및 상기 제2 초전도 큐비트 중 적어도 하나와 연관된 양자 게이트 에러들의 감소, 상기 제1 초전도 큐비트와 상기 제2 초전도 큐비트를 포함하는 양자 게이트의 속도의 증가, 그리고 상기 커플러 디바이스, 상기 제1 초전도 큐비트, 및 상기 제2 초전도 큐비트를 포함하는 양자 프로세서의 충실도의 향상, 정확도의 향상, 또는 성능의 향상 중 적어도 하나, 중에서 적어도 하나를 용이하게 하는 단계를 더 포함하는,
컴퓨터 구현 방법.
Applications Claiming Priority (3)
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| US16/917,016 US11600658B2 (en) | 2020-06-30 | 2020-06-30 | Quantum coupler facilitating suppression of ZZ interactions between qubits |
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