KR20230002279A - 단일칩 복수 대역 발광 다이오드 - Google Patents

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Abstract

일 실시예에 따른 발광 다이오드는, n형 질화물 반도체층; 상기 n형 질화물 반도체층 상에 위치하는 활성층; 및 상기 활성층 상에 위치하는 p형 질화물 반도체층을 포함하고, 상기 활성층은 복수의 장벽층과 복수의 우물층이 적층된 단일의 다중 양자 우물 구조를 가지며, 상기 활성층은 백색광을 방출한다.

Description

단일칩 복수 대역 발광 다이오드
본 개시는 발광 다이오드에 관한 것으로, 특히, 단일칩 레벨에서 복수 대역의 광을 방출하는 발광 다이오드에 관한 것이다.
질화물 반도체는 디스플레이 장치, 신호등, 조명이나 광통신 장치의 광원으로 이용되며, 청색이나 녹색을 발광하는 발광 다이오드(light emitting diode)나 레이저 다이오드(laser diode)에 주로 사용되고 있다. 또한, 질화물 반도체는 이종 접합 바이폴라 트랜지스터(HBT) 및 고전자 이동도 트랜지스터(HEMT) 등에도 사용될 수 있다.
일반적으로, 질화물 반도체를 이용한 발광 다이오드는 N 컨택층과 P 컨택층 사이에 양자우물구조를 갖는 이종접합 구조를 가진다. 발광 다이오드는 양자우물구조 내의 우물층의 조성에 따라 광을 방출한다. 내부 양자 효율을 증가시키고, 광 흡수에 의한 손실을 줄이기 위해 발광 다이오드는 단일 피크를 갖는 스펙트럼의 광, 즉 단색광을 방출하도록 설계된다.
조명 등에서 방출되는 혼색광, 예컨대 백색광은 단일 피크의 단색광으로는 구현될 수 없다. 따라서, 백색광을 구현하는 기술은 일반적으로 서로 다른 단색광을 방출하는 복수의 발광 다이오드들을 함께 사용하거나 발광 다이오드에서 방출된 광을 파장변환하는 형광체를 사용하고 있다.
형광체의 사용은 형광체 자체의 비용이나 스토크 쉬프트로 알려진 효율 저하 등의 문제를 수반한다. 나아가, 주파수 대역이 넓은 가시광을 이용하여 정보를 전송하는 Li-Fi에서 황색 형광체를 사용하는 일반적인 백색 LED는 대체로 데이터 전송 속도가 느리다. 황색 형광체를 사용하는 일반적인 백색 LED는 느린 주파수 응답 때문에 가시광 통신(visible light communication: VLC)에 적합하지 않다. 또한, 형광체를 발광 다이오드 상에 도포하는 공정이 요구되며, 형광체는 형광체를 담지하는 담지체의 황변에 연루된다.
한편, 복수의 발광 다이오드들을 혼합하여 사용하는 것은 공정을 복잡하게 한다. 서로 다른 재료로 제조된 발광 다이오드들을 준비하는 것은 불편하다.
단일칩의 발광 다이오드를 이용하여 복수 대역의 스펙트럼을 갖는 광을 구현할 수 있으며, 복수의 발광 다이오드들이나 형광체의 사용이 회피될 수 있다.
종래 양자우물 구조 내의 우물층들의 조성을 다양하게 함으로써 멀티 밴드 스펙트럼의 광을 구현하려는 시도가 있었으나, 만족할만한 성과를 얻지 못했다. 특히, 전자와 정공의 재결합이 주로 특정 우물층에서 발생하여, 멀티 밴드의 광을 생성하기 어렵다.
본 개시가 해결하고자 하는 과제는, 단일칩 레벨에서 멀티 밴드 스펙트럼의 광을 구현할 수 있는 새로운 구조의 발광 다이오드를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, Li-Fi와 같은 가시광 통신(VLC)에 적합한 LED 광원을 제공하는 것이다.
본 개시의 교시에 따른 하나 이상의 실시예들에 있어서, 발광 다이오드는, n형 질화물 반도체층; 상기 n형 질화물 반도체층의 상에 위치하는 활성층, 및 상기 활성층 상에 위치하는 p형 질화물 반도체층을 포함한다. 상기 활성층은 복수의 장벽층과 복수의 우물층이 적층된 단일의 다중 양자 우물 구조를 가지며, 상기 활성층은 백색광을 방출한다.
상기 활성층은 구동 전류가 증가함에 따라 2개의 피크 파장의 광을 방출할 수 있다.
상기 활성층에서 방출되는 광은 구동 전류가 증가함에 따라 황색광에서 백색광으로 변할 수 있다.
상기 발광 다이오드는 상기 n형 질화물 반도체층과 상기 활성층 사이에 배치된 V-피트 생성층을 더 포함할 수 있으며, 상기 활성층의 일부는 상기 V-피트 생성층의 V-피트 내에 형성될 수 있다.
상기 V-피트 생성층은 450nm를 초과하는 두께를 가질 수 있고, 상기 V-피트 생성층에 형성된 V-피트들은 입구 폭이 230nm를 초과하는 V-피트를 포함할 수 있다.
상기 발광 다이오드는 상기 활성층과 상기 p형 질화물 반도체층 사이에 개재된 p형 AlGaN층을 더 포함할 수 있으며, 상기 p형 AlGaN층 내의 Al의 조성비 x는 0보다 크고 0.3보다 작을 수 있다.
상기 p형 AlGaN층은 100nm 미만의 두께를 가질 수 있다.
상기 활성층은 복수의 우물층 및 복수의 장벽층을 갖는 다중양자우물 구조를 가질 수 있으며, 상기 우물층과 장벽층 사이에 상기 우물층을 덮는 캐핑층을 더 포함할 수 있고, 상기 캐핑층은 Al을 함유할 수 있다.
일 실시예에 있어서, 상기 발광 다이오드는 플립칩 구조를 가질 수 있다.
일 실시예에 있어서, 상기 발광 다이오드는 복수의 발광셀들을 가질 수 있다.
상기 발광 다이오드는 발광 면적이 서로 다른 발광셀들을 포함할 수 있다.
나아가, 상기 발광 다이오드는 직렬 연결된 발광셀들을 포함할 수 있다.
본 개시의 교시에 따른 하나 이상의 실시예에 있어서, 발광 장치는, 발광 다이오드 및 색 필터를 포함한다. 상기 발광 다이오드는, n형 질화물 반도체층, 상기 n형 질화물 반도체층의 상에 위치하는 활성층, 상기 활성층 상에 위치하는 p형 질화물 반도체층을 포함한다. 상기 활성층은 복수의 장벽층과 복수의 우물층이 적층된 단일의 다중 양자 우물 구조를 가지며, 상기 활성층은 적어도 2개의 피크 파장의 광을 방출한다.
상기 색 필터는 밴드 패스 필터, 장파장 투과 필터, 또는 단파장 투과 필터일 수 있다.
도 1은 본 개시의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 단면도이다.
도 2A는 발광 다이오드를 설명하기 위해 도 1의 일부를 확대 도시한 개략적인 부분 단면도이다.
도 2B는 발광 다이오드를 설명하기 위해 도 2의 일부를 확대 도시한 개략적인 부분 단면도이다.
도 3은 발광 다이오드를 설명하기 위해 V-피트 생성층을 확대도시한 개략적인 사시도이다.
도 4A는 본 개시의 일 실시예에 따른 플립칩형 발광 다이오드를 보여주는 개략적인 평면도이다.
도 4B는 도 4A의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 5A는 또 다른 실시예에 따른 복수의 발광셀들을 갖는 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 5B는 도 5A의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 5C는 도 5A의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 6은 또 다른 실시예에 따른 복수의 발광셀들을 갖는 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 7A는 비교예의 청색 발광 다이오드의 전류에 따른 스펙트럼을 보여주는 그래프이다.
도 7B는 실시예에 따른 발광 다이오드의 전류에 따른 스펙트럼을 보여주는 그래프이다.
도 8A는 비교예에 백색 발광 다이오드 패키지의 색좌표를 보여주는 그래프이다.
도 8B는 본 개시의 일 실시예에 따른 백색 발광 다이오드 패키지의 전류에 따른 색좌표를 설명하기 위한 그래프이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우 뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 개시의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 단면도이고, 도 2A는 발광 다이오드를 설명하기 위해 도 1의 일부를 확대 도시한 개략적인 부분 단면도이며, 도 2B는 발광 다이오드를 설명하기 위해 도 2A의 일부를 확대 도시한 개략적인 부분 단면도이고, 도 3은 발광 다이오드를 설명하기 위해 V-피트 생성층을 확대 도시한 개략적인 사시도이다.
우선, 도 1을 참조하면, 발광 다이오드는 기판(21), 핵층(23), 고온 버퍼층(25), n형 질화물 반도체층(27), V-피트 생성층(29), 활성층(30), p형 AlGaN층(31), p형 질화물 반도체층(33)을 포함할 수 있다.
기판(21)은 질화 갈륨계 반도체층을 성장시키기 위한 것으로, 사파이어 기판, SiC 기판, GaN 기판, Si 기판, 스피넬 기판 등이 이용될 수 있다. 기판(21)은 도 1에 도시한 바와 같이 돌출부들을 가질 수 있으며, 예컨대 패터닝된 사파이어 기판일 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 평평한 상면을 갖는 기판, 예컨대 사파이어 기판일 수도 있다.
핵층(23)은 기판(21) 상에 400℃ 내지 600℃ 저온에서 (Al, Ga)N으로 형성될 수 있으며, 일례로, AlGaN 또는 GaN으로 형성될 수 있다. 핵층(23)의 조성은 기판(21)에 따라 변경될 수 있다. 예를 들어, 기판(21)이 패터닝된 사파이어 기판인 경우, 핵층(23)은 AlGaN을 형성될 수 있으며, 기판(21)이 평평한 상면을 갖는 사파이어 기판인 경우, 핵층(23)은 GaN로 형성될 수 있다. 핵층(23)은 예컨대 약 25nm 두께로 형성될 수 있다.
고온 버퍼층(25)은 기판(21)과 n형 질화물 반도체층(27) 사이에서 전위 등의 결함이 발생하는 것을 완화하기 위해 상대적으로 고온에서 성장될 수 있다. 고온 버퍼층(25)은 언도프 GaN 또는 n형 불순물이 도핑된 GaN으로 형성될 수 있다. 고온 버퍼층(25)이 형성되는 동안 기판(21)과 고온 버퍼층(25) 사이의 격자 부정합에 의해 실전위가 발생한다. 고온 버퍼층(25)은 예를 들어 약 4.2um의 두께로 형성될 수 있다.
n형 질화물 반도체층(27)은 n형 불순물이 도핑된 질화물계 반도체층으로, 예컨대 Si가 도핑된 GaN층으로 형성될 수 있다. n형 질화물 반도체층(27)에 도핑되는 Si 도핑 농도는 5E17/㎠ 내지 5E19/㎠ 일 수 있다. n형 질화물 반도체층(27)은 MOCVD(Metal-Organic Chemical Vapor Depositon) 기술을 사용하여 챔버 내로 금속 소스 가스를 공급하여 1000 ℃ 내지 1200℃(예컨대, 1050℃ 내지 1100℃)에서 150Torr 내지 200Torr의 성장 압력 하에서 성장될 수 있다. 이때, n형 질화물 반도체층(27)은 고온 버퍼층(25) 상에 연속적으로 형성될 수 있으며, 고온 버퍼층(25) 내에 형성된 실전위는 n형 질화물 반도체층(27)으로 전사될 수 있다. n형 질화물 반도체층(27)은 고온 버퍼층(25)보다 상대적으로 얇게 형성될 수 있으며, 예를 들어, 약 2.5um의 두께로 형성될 수 있다.
V-피트 생성층(29)은 n형 질화물 반도체층(27)의 상부에 위치한다. 본 개시의 일 실시예에서 V-피트 생성층(29)은 예를 들어 GaN층으로 형성될 수 있다. V- 피트 생성층(29)은 n형 질화물 반도체층(27)의 성장 온도보다 상대적으로 낮은 온도, 예컨대 약 900℃에서 성장될 수 있으며, 이에 따라 V-피트 생성층(29)에서 V-피트들이 형성된다.
V-피트 생성층(29)이 n형 질화물 반도체층(27)보다 상대적으로 낮은 온도에서 성장됨으로써, 결정 품질을 인위적으로 저하시키고 3차원 성장을 촉진하여 V-피트(29v)를 생성할 있다.
도 3에 도시된 바와 같이, V-피트들(29v)은 질화물 반도체층의 성장면이 C면인 경우, 육각뿔 형상을 가질 수 있다. V-피트들(29v)은 실전위의 상단에서 형성될 수 있다.
V-피트 생성층(29)은 n형 질화물 반도체층(27)보다 얇은 두께로 형성될 수 있으며, 예를 들어 약 450 내지 600nm의 두께로 형성될 수 있다. V-피트 생성층(29) 내에 형성되는 V-피트들(29v)의 크기는 V-피트 생성층(29)의 성장 조건 및 성장 시간 등을 통해 조절될 수 있다. 일 실시예에 있어서, V-피트 생성층(29)에 형성된 V-피트(29v)의 입구의 최대 폭은 대체로 약 230nm를 초과할 수 있다.
V-피트 생성층(29)의 두께는 특히 V-피트(29v)의 크기에 영향을 미친다. 더욱이, V-피트(29v)의 크기는 멀티 밴드 스펙트럼의 광을 생성하는 데 영향을 미치는 것으로 고려된다.
본 실시예에서, V-피트 생성층(29)이 단일층인 것으로 설명하지만, 이에 한정되는 것은 아니며, 다중층일 수도 있다. 예를 들어, V-피트 생성층(29)은 GaN, AlGaN, InGaN, 또는 AlGaInN층들 중 적어도 두 개의 층을 포함할 수 있다.
활성층(30)은 V-피트 생성층(29) 상에 위치한다. 활성층(30)은 전자와 정공의 재결합에 의해 광을 방출한다. 그리고 활성층(30)은 단일 양자우물구조 또는 장벽층(30b)과 우물층(30w)이 교대로 적층된 다중양자우물(MQW) 구조를 가질 수 있다.
활성층(30)은 V-피트 생성층(29)에 접할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 활성층(30)은 V-피트(29v)를 따라 형성될 수 있다. V-피트(29v) 내에 형성된 활성층(30)의 두께는 V-피트 생성층(29)의 평평한 면 상에 형성된 활성층(30)의 두께보다 작다. V-피트(29v) 내의 활성층(30)의 두께는 V-피트(29v)의 깊이에 따라 다를 수 있다. V-피트(29v)의 중간 정도의 깊이에서 활성층(30)의 두께는 V-피트 생성층(29)의 평평한 면 상에 형성된 활성층(30)의 두께의 약 1/3 이하일 수 있다. 특히, V-피트(29v)의 중간 정도의 깊이에서 우물층(30w)의 두께는 V-피트 생성층(29)의 평평한 면 상에 형성된 우물층(30w)의 두께의 약 1/3 이하일 수 있다.
한편, 우물층(30w)은 InxAlyGa1-x-yN(0<x<1, 0≤y<1)으로 형성될 수 있다. In, Al, Ga의 조성비는 요구되는 광에 따라 선택될 수 있다. 특히, V-피트 생성층(29)의 평평한 면 상에 형성된 우물층(30w, 이하 제1 우물층 부분)은 멀티 밴드의 장파장측 스펙트럼의 광을 방출하는 조성을 갖는다. 한편, V-피트(29v) 내에 형성된 우물층(30w, 이하 제2 우물층 부분)은 멀티 밴드의 단파장측 스펙트럼의 광을 방출하는 조성을 갖는다. 예를 들어, 제1 우물층 부분 내의 In 조성비는 제2 우물층 부분 내의 In 조성비보다 높으며, 제1 우물층 부분은 황색 계열의 광을 방출하도록 InGaN으로 형성될 수 있으며, 제2 우물층 부분은 녹색 및/또는 청색 계열의 광을 방출하도록 InGaN으로 형성될 수 있다.
제2 우물층 부분은 V-피트(29v) 내의 각 면 상에 동일한 조성으로 형성될 수도 있으나, 이에 한정되는 것은 아니며, 각 면에 서로 다른 조성으로 형성될 수도 있다. 이에 따라, 본 개시의 발광 다이오드는 제1 우물층 부분과 제2 우물층 부분을 이용하여 적어도 2개의 밴드를 갖는 광을 단일칩 레벨에서 구현할 수 있다.
장벽층(30b)은 우물층(30w)이 비해 밴드갭이 넓은 GaN, InGaN, AlGaN 또는 AlInGaN 등의 질화물 반도체층으로 형성될 수 있다. 예를 들어, 제1 우물층 부분이 황색 계열의 광을 방출하도록 InGaN으로 형성된 경우, 장벽층(30b)은 우물층(30w)보다 In 함량이 적은 InGaN으로 형성될 수 있다.
한편, 도 2B에 도시되듯이, 우물층(30w)과 장벽층(30b) 사이에 캐핑층(30c)이 개재될 수 있다. 캐핑층(30c)은 장벽층(30b)을 증착하는 동안 우물층(30w) 내의 인디움(In)이 해리되는 것을 방지하기 위해 장벽층(30b) 증착 전에 형성될 수 있다. 캐핑층(30c)은 Al을 포함할 수 있으며, 예를 들어 AlGaN 또는 AlInGaN으로 형성될 수 있다. 캐핑층(30c) 내에 함유되는 Al 조성은 제1 캐핑층 부분, 즉 V-피트 생성층(29)의 평평한 면 상부에 배치된 캐핑층 부분과, 제2 캐핑층 부분, 즉 V-피트(29v) 내에 형성된 캐핑층 부분이 서로 다를 수 있다. 제1 캐핑층 부분 내의 Al 함량이 제2 캐핑층 부분 내의 Al 함량보다 많다. 예를 들어, 제1 캐핑층 부분 내의 Al 조성은 캐핑층 내의 전체 조성에 대해 10 원자% 이상, 나아가 12 원자% 이상일 수 있으며, 제2 캐핑층 부분 내의 Al 조성은 캐핑층 내의 전체 조성에 대해 약 5 원자% 이상일 수 있다.
P형 질화물 반도체층(33)에 가장 가까운 마지막 캐핑층(30c)을 제외한 나머지 캐핑층들(30c)은 인접한 우물층(30w)과 대체로 유사한 두께 또는 그보다 작은 두께로 형성될 수 있다. 마지막 캐핑층(30c)은 그것에 인접한 우물층(30w)보다 더 두껍게 형성될 수 있다.
p형 AlGaN층(31)은 활성층(30) 상에 위치한다. p형 AlGaN층(31)은 V-피트(29v) 내에도 형성될 수 있다. p형 AlGaN층(31)은 내의 Al 조성비는 전자 블록층에 사용되는 Al 조성비에 비해 상대적으로 낮다. 또한, p형 AlGaN층(31) 내의 Al 조성비는 캐핑층(30c) 내의 Al 조성비보다 작을 수 있다. 예를 들어, p형 AlGaN층(31)을 일반식 AlxGa1-xN으로 표현될 수 있으며, 여기서 x는 0보다 크고 0.3보다 작을 수 있다. 한편, 일 실시예에 있어서, p형 AlGaN층(31)의 두께는 약 100nm 미만일 수 있으며, 적어도 하나의 변형예에 있어서, 약 70nm일 수 있다.
p형 질화물 반도체층(33)은 Mg와 같은 p형 불순물이 도핑된 반도체층, 예컨대 GaN으로 형성될 수 있다. p형 질화물 반도체층(33)은 단일층이나 다중층일 수 있으며, p형 콘택층을 포함할 수 있다. 도 1에 도시한 바와 같이, p형 질화물 반도체층(33)은 V-피트(29v)에 오목한 홈을 가질 수 있다. p형 질화물 반도체층(33)으로 V-피트(29v)를 완전히 메우지 않기 때문에, V-피트(29v) 내의 우물층(30w)에서 생성된 광의 손실을 방지할 수 있다.
발광 다이오드는 당해 기술 분야에서 사용가능한 수평형, 플립칩 형 등 다양한 유형으로 제작될 수 있다.
도 4A는 본 개시의 일 실시예에 따른 플립칩형 발광 다이오드(100)를 보여주는 개략적인 평면도이고, 도 4B는 도 4A의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 4A 및 도 4B를 참조하면, 상기 플립칩형 발광 다이오드는 기판(121), 제1 도전형 반도체층(127), 활성층(130), 제2 도전형 반도체층(133), 도전성 산화물층(135), 유전층(137), 금속 반사층(139), 하부 절연층(141), 제1 패드 금속층(도 4A의 143a), 제2 패드 금속층(143b)) 및 상부 절연층(145)을 포함한다. 나아가, 상기 발광 다이오드는 제1 범프 패드(147a) 및 제2 범프 패드(147b)를 더 포함할 수 있다.
상기 기판(121)은 앞서 설명한 기판(21)과 같은 것으로 중복을 피하기 위해 상세한 설명은 생략한다. 기판(121)은 도 4A에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(121)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.
제1 도전형 반도체층(127)은 기판(121) 상에 배치된다. 제1 도전형 반도체층(127)은 앞서 설명한 n형 질화물 반도체층(27)과 동일한 것으로 중복을 피하기 위해 상세한 설명은 생략한다. 도 1에 도시된 바와 같이 핵층(23) 및 고온 버퍼층(25)이 기판(121)과 제1 도전형 반도체층(127) 사이에 개재될 수 있다.
몇몇 형태에 있어서, 제1 도전형 반도체층(127)의 가장자리는 기판(121)의 가장자리와 나란하다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다른 형태에 있어서, 제1 도전형 반도체층(127)이 기판(121)의 가장자리로 둘러싸인 영역 내측에 위치할 수도 있다. 이 경우, 기판(121)의 상부면 중 일부 영역이 제1 도전형 반도체층(127)의 둘레를 따라 노출될 수 있다.
제1 도전형 반도체층(127) 상에 메사(M)가 배치된다. 메사(M)는 제1 도전형 반도체층(127)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(127)의 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출된다.
메사(M)는 활성층(130)과 제2 도전형 반도체층(133)을 포함한다. 상기 활성층(130)은 제1 도전형 반도체층(127)과 제2 도전형 반도체층(133) 사이에 개재된다. 한편, 도시하지는 않았지만, 제1 도전형 반도체층(127)과 활성층(130) 사이에 V-피트 생성층이 개재된다. V-피트 생성층은 메사(M)의 하부 영역 내에 한정되어 위치할 수도 있으나, 이에 한정되는 것은 아니며, 제1 도전형 반도체층(127)의 상면 전체에 걸쳐 위치할 수도 있다. V-피트 생성층은 앞서 도 1을 참조하여 설명한 V-피트 생성층(29)과 대체로 유사하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
활성층(130)은 또한 도 1 내지 도 3을 참조하여 설명한 활성층(30)과 유사하므로, 중복을 피하기 위해 상세한 설명은 생략한다. 활성층(130)은 전류 밀도가 증가함에 따라 다중 피크 파장을 갖는 광을 방출한다.
한편, 제2 도전형 반도체층(133)은 도 1을 참조하여 설명한 p형 질화물 반도체층(33)과 동일하므로 중복을 피하기 위해 상세한 설명은 생략한다. 또한, 도 4B에 도시하지는 않았지만, 도 1을 참조하여 설명한 바와 같이, 제2 도전형 반도체층(133)과 활성층(130) 사이에 p형 AlGaN층(31)이 배치된다.
몇몇 형태에 있어서, 제2 도전형 반도체층(133)의 p형 불순물의 농도는 8x10-18~4x10-21/cm3 범위를 가질 수 있다. 다른 형태에 있어서, 제2 도전형 반도체층(133) 내의 p형 불순물 농도는 일정한 값을 갖지 않고, 상기 범위 내에서 두께를 따라 변하는 농도 프로파일을 가질 수 있다. 특히, 제2 도전형 반도체층(133)의 표면에서 더 높은 불순물 농도를 가질 수 있다.
상기 메사(M)에, 도 4A에 도시된 바와 같이, 내부로 침투하는 만입부(140)가 형성될 수 있으며, 만입부(140)에 의해 제1 도전형 반도체층(127)의 상면이 노출될 수 있다. 만입부(140)는 메사(M)의 일측 가장자리로부터 그것에 대향하는 타측 가장자리를 향해 메사(M) 내부로 길게 형성될 수 있다. 만입부(140)의 길이는 특별히 한정되지 않으며, 메사(M) 길이의 1/2 또는 그보다 길 수도 있다. 또한, 도 4A에 두 개의 만입부(140)가 도시되어 있으나, 만입부(140)의 개수는 1개일 수도 있고 세 개 이상일 수도 있다. 만입부(140)의 개수가 증가할수록 후술하는 제1 패드 금속층(143a)의 내부 접촉부(143a2)의 개수가 증가하여 전류 분산 성능이 개선된다.
한편, 만입부(140)는, 도 4A에 도시된 바와 같이, 끝 단부에서 폭이 넓어지면서 라운드 형상을 가진다. 만입부(140)의 끝 단부 형상을 이와 같이 함으로써 하부 절연층(141)을 유사한 형상으로 패터닝할 수 있다. 특히, 하부 절연층(141)이 분포 브래그 반사기를 포함하는 경우, 도 4A와 같이 끝 단부에서 넓어지는 폭을 갖는 하부 절연층(141)은 분포 브래그 반사기의 측벽에 심한 이중 단차가 형성되는 것을 방지할 수 있다. 나아가, 측벽의 경사각이 커지기 때문에 제1 패드 금속층(143a)에 발생하는 깨짐이 또한 방지될 수 있다. 따라서, 만입부(140)의 끝 단부 형상 및 하부 절연층(141)의 제1 개구부(141a2)의 끝 단부 형상을 본 실시예와 같이 함으로써 하부 절연층(141)의 가장자리가 완만한 경사각을 갖도록 형성할 수 있어 발광 다이오드의 수율을 개선할 수 있다.
본 실시예에 있어서, 메사(M)에 만입부(140)가 형성된 것을 도시 및 설명하지만, 메사(M)는 만입부(140) 대신에 제2 도전형 반도체층(133) 및 활성층(130)을 관통하는 적어도 하나의 비아홀을 가질 수도 있다.
한편, 도전성 산화물층(135)은 메사(M) 상부에 배치되어 제2 도전형 반도체층(133)에 콘택한다. 도전성 산화물층(135)은 메사(M) 상부 영역에서 메사(M) 전 영역의 일부 또는 거의 대부분에 걸쳐 배치될 수 있다. 예를 들어, 도전성 산화물층(135)은 메사(M) 상부 영역의 80% 이상, 나아가 90% 이상을 덮을 수 있다.
도전성 산화물층(135)은 활성층(130)에 생성된 광을 투과하는 산화물층으로 형성된다. 도전성 산화물층(135)은 예컨대, ITO(인디움주석산화물) 또는 ZnO 등으로 형성될 수 있다. 도전성 산화물층(135)은 제2 도전형 반도체층(133)에 오믹 콘택하기에 충분한 두께로 형성되며, 예를 들어 3nm 내지 50nm 두께 범위 내에서 형성될 수 있다. 더 구체적으로, 도전성 산화물층(135)의 두께는 6nm 내지 30nm의 두께 범위 내일 수 있다. 도전성 산화물층(135)의 두께가 너무 얇으면 충분한 오믹 특성이 제공되지 않으며, 순방향 전압이 증가한다. 또한, 도전성 산화물층(135)의 두께가 너무 두꺼우면 광 흡수에 의한 손실이 발생해 발광 효율을 떨어뜨린다.
한편, 유전층(137)은 도전성 산화물층(135)을 덮으며, 나아가, 제2 도전형 반도체층(133), 활성층(130) 및 제1 도전형 반도체층(127)의 측면을 덮을 수 있다. 유전층(137)의 가장자리는 하부 절연층(141)으로 덮일 수 있다. 따라서, 유전층(137)의 가장자리는, 도 4B에 도시된 바와 같이, 하부 절연층(141)의 가장자리에 비해 기판(121)의 가장자리로부터 더 멀리 위치한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 유전층(137)의 일부가 하부 절연층(141)의 외부에 노출될 수도 있다.
유전층(137)은, 도 4A에 도시되듯이, 도전성 산화물층(135)을 노출시키는 개구부들(137a)을 가진다. 복수의 개구부들(137a)이 도전성 산화물층(135) 상부에 배치될 수 있다. 개구부들(137a)은 금속 반사층(139)이 도전성 산화물층(135)에 접속할 수 있도록 접속 통로로 사용된다. 유전층(137)은 또한, 메사(M) 주위에서 제1 도전형 반도체층(127)을 노출시키며 만입부(140) 내에서 제1 도전형 반도체층(127)을 노출시킨다.
유전층(137)은 제2 도전형 반도체층(133) 및 도전성 산화물층(135)보다 낮은 굴절률을 가지는 절연 물질로 형성된다. 유전층(137)은 예컨대 SiO2로 형성될 수 있다.
유전층(137)의 두께는 발광 다이오드의 순방향 전압 및 광 출력에 영향을 미친다. 유전층(137)의 두께는 200nm 내지 1000nm 범위 내의 두께를 가질 수 있으며, 구체적으로 300nm 내지 800nm 범위 내의 두께를 가질 수 있다. 유전층(137)의 두께가 200nm 미만일 경우, 순방향 전압이 높고 광 출력이 낮아 좋지 않다. 한편, 유전층(137) 두께가 400nm를 초과하면 광 출력이 포화되며, 순방향 전압이 다시 증가하는 경향을 보인다. 따라서, 유전층(137)의 두께는 1000nm를 초과하지 않는 것이 유리하고, 특히 상기 두께는 800nm 이하일 수 있다. 더욱이, 유전층(137)의 두께는 활성층(130) 상의 제2 도전형 반도체층(133)의 두께의 4배 이상일 수 있으며, 13배 이하일 수 있다.
한편, 금속 반사층(139)은 유전층(137) 상에 배치되어 개구부들(137a)을 통해 도전성 산화물층(135)에 접속한다. 금속 반사층(139)은 반사성 금속을 포함하며, 예컨대 Ag 또는 Ni/Ag를 포함할 수 있다. 나아가, 금속 반사층(139)은 반사 금속 물질층을 보호하기 위한 장벽층, 예컨대 Ni을 포함할 수 있으며, 또한, 금속층의 산화 방지를 위해 Au층을 포함할 수 있다. 나아가, Au층의 접착력을 향상시키기 위해, Au층 하부에 Ti층을 포함할 수도 있다. 금속 반사층(139)은 유전층(137)의 상면에 접하며, 따라서, 상기 유전층(137)의 두께는 도전성 산화물층(135)과 금속 반사층(139) 사이의 이격거리와 같다.
도전성 산화물층(135)으로 오믹 콘택이 형성되고, 유전층(137) 상에 금속 반사층(139)이 배치된다. 따라서, 솔더 등에 의해 오믹 저항이 높아지는 것을 방지할 수 있다. 나아가, 도전성 산화물층(135), 유전층(137) 및 금속 반사층(139)을 제2 도전형 반도체층(133) 상에 배치함으로써 광의 반사율을 향상시킬 수 있어 발광 효율을 개선할 수 있다.
하부 절연층(141)은 메사(M) 및 금속 반사층(139)을 덮는다. 하부 절연층(141)은 또한 메사(M) 둘레를 따라 제1 도전형 반도체층(127)을 덮을 수 있으며, 메사(M) 내부의 만입부(140) 내에서 제1 도전형 반도체층(127)을 덮을 수 있다. 하부 절연층(141)은 특히 메사(M)의 측면을 덮는다. 하부 절연층(141)은 또한 유전층(137)을 덮을 수 있다.
한편, 하부 절연층(141)은 제1 도전형 반도체층을 노출시키는 제1 개구부(141a1, 141a2) 및 금속 반사층(139)을 노출시키는 제2 개구부(141b)를 가진다. 제1 개구부(141a1)는 메사(M) 둘레를 따라 제1 도전형 반도체층(127)을 노출시키며, 제1 개구부(141a2)는 상기 만입부(140) 내에서 제1 도전형 반도체층(127)을 노출시킨다. 만입부(140) 대신에 비아홀이 형성된 경우, 제1 개구부(141a2)는 비아홀 내에서 제1 도전형 반도체층(127)을 노출시킨다.
도 4A에 도시한 바와 같이, 상기 제1 개구부(141a1)와 제1 개구부(141a2)는 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 개구부들(141a1, 141a2)은 서로 이격될 수도 있다.
본 실시예에서, 하부 절연층(141)의 제1 개구부(141a1)는 제1 도전형 반도체층(127)의 가장자리를 포함하여 그 주변 영역을 모두 노출하도록 형성된다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 하부 절연층(141)의 제1 개구부(141a1)가 메사(M)의 둘레를 따라 띠 형상으로 형성될 수도 있다. 이 경우, 제1 도전형 반도체층(127)의 가장자리는 하부 절연층(141)으로 덮이거나 하부 절연층(141)의 가장자리와 나란할 수 있다.
제2 개구부(141b)는 금속 반사층(139)을 노출시킨다. 복수의 제2 개구부들(141b)이 형성될 수 있으며, 이들 제2 개구부들(141b)은 상기 만입부(140)에 대향하여 기판(121)의 일측 가장자리 근처에 배치될 수 있다. 제2 개구부들(141b)의 위치에 대해서는 뒤에서 다시 설명된다.
한편, 하부 절연층(141)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 하부 절연층(141)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수 있다. 하부 절연층(141)은 실리콘산화막과 타이타늄산화막을 교대로 적층한 분포브래그 반사기를 포함할 수 있다.
한편, 제1 패드 금속층(143a)은 상기 하부 절연층(141) 상에 배치되며, 하부 절연층(141)에 의해 메사(M) 및 금속 반사층(139)으로부터 절연된다. 제1 패드 금속층(143a)은 하부 절연층(141)의 제1 개구부들(141a1, 141a2)을 통해 제1 도전형 반도체층(127)에 접촉한다. 제1 패드 금속층(143a)은 메사(M) 둘레를 따라 제1 도전형 반도체층(127)에 접촉하는 외부 접촉부(143a1) 및 상기 만입부(140) 또는 비아홀 내에서 제1 도전형 반도체층(127)에 접촉하는 내부 접촉부(143a2)를 포함할 수 있다. 외부 접촉부(143a1)는 메사(M) 둘레를 따라 기판(121)의 가장자리 근처에서 제1 도전형 반도체층(127)에 접촉하며, 내부 접촉부(143a2)는 외부 접촉부(143a1)로 둘러싸인 영역 내부에서 제1 도전형 반도체층(127)에 접촉한다. 외부 접촉부(143a1)와 내부 접촉부(143a2)는 서로 연결될 수도 있으나, 이에 한정되지 않으며, 서로 이격될 수도 있다. 또한, 몇몇 형태에 있어서, 외부 접촉부(143a1)는 메사(M) 둘레를 따라 연속적으로 제1 도전형 반도체층(127)에 접촉할 수 있으나, 이에 한정되는 것은 아니다. 다르 형태에 있어서, 복수의 외부 접촉부들(143a1)이 서로 이격되어 배치될 수 있다.
한편, 제2 패드 금속층(143b)은 하부 절연층(141) 상에서 메사(M) 상부 영역에 배치되며, 하부 절연층(141)의 제2 개구부(141b)를 통해 금속 반사층(139)에 전기적으로 접속된다. 제2 패드 금속층(143b)은 제1 패드 금속층(143a)으로 둘러싸일 수 있으며, 이들 사이에 경계 영역(143ab)이 형성될 수 있다. 경계 영역(143ab)에 하부 절연층(141)이 노출되며, 이 경계 영역(143ab)은 후술하는 상부 절연층(145)으로 덮인다.
몇몇 형태에 있어서, 제1 패드 금속층(143a)과 제2 패드 금속층(143b)은 하나의 공정에서 동일 재료로 함께 형성될 수 있다. 다른 형태에 있어서, 제1 패드 금속층(143a)과 제2 패드 금속층(143b)은 별개로 형성될 수 있다. 제1 및 제2 패드 금속층(143a, 143b)은 Al층과 같은 오믹 반사층을 포함할 수 있으며, 오믹 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 오믹 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1 및 제2 패드 금속층(143a, 143b)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.
상부 절연층(145)은 제1 및 제2 패드 금속층(143a, 143b)을 덮는다. 또한, 상부 절연층(145)은 메사(M) 둘레를 따라 제1 도전형 반도체층(127)을 덮을 수 있다. 본 실시예에서, 상부 절연층(145)은 기판(121)의 가장자리를 따라 제1 도전형 반도체층(127)을 노출시킬 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 상부 절연층(145)이 제1 도전형 반도체층(127)을 모두 덮을 수도 있으며, 기판(121)의 가장자리와 나란할 수도 있다.
한편, 상부 절연층(145)은, 도 4B에 도시된 바와 같이, 제1 패드 금속층(143a)을 노출시키는 제1 개구부(145a) 및 제2 패드 금속층(143b)을 노출시키는 제2 개구부(145b)를 가진다. 제1 개구부(145a) 및 제2 개구부(145b)는 메사(M) 상부 영역에 배치될 수 있으며, 서로 대향하도록 배치될 수 있다. 특히, 제1 개구부(145a) 및 제2 개구부(145b)는 메사(M)의 양측 가장자리에 근접하여 배치될 수 있다.
상부 절연층(145)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니다. 몇몇 형태에 있어서, 상부 절연층(145)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수 있다. 다른 형태에 있어서, 상부 절연층(145)은 실리콘산화막과 타이타늄산화막을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다.
한편, 제1 범프 패드(147a)는 상부 절연층(145)의 제1 개구부(145a)를 통해 노출된 제1 패드 금속층(143a)에 전기적으로 접촉하고, 제2 범프 패드(147b)는 제2 개구부(145b)를 통해 노출된 제2 패드 금속층(143b)에 전기적으로 접촉한다. 도 4A에 도시한 바와 같이, 제1 범프 패드(147a)는 상부 절연층(145)의 제1 개구부(145a) 내에 배치되고, 제2 범프 패드(147b)는 상부 절연층(145)의 제2 개구부(145b) 내에 배치될 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제1 범프 패드(147a) 및 제2 범프 패드(147b)가 각각 제1 개구부(145a) 및 제2 개구부(145b)를 모두 덮어 밀봉할 수도 있다. 또한, 상기 제2 범프 패드(147b)는 하부 절연층(141)의 제2 개구부(141b)의 상부 영역을 덮을 수 있다. 제2 범프 패드(147b)는 하부 절연층(141)의 제2 개구부(141b)들 모두를 실질적으로 덮을 수 있으나 이에 한정되는 것은 아니다. 다른 형태에 있어서, 개구부들(141b) 중 일부는, 도 4B에 도시된 바와 같이, 제2 범프 패드(147b)의 외부로 연장하여 위치할 수 있다.
또한, 도 4A에 도시한 바와 같이, 제2 범프 패드(147b)는 제2 패드 금속층(143a)의 상부 영역 내에 한정되어 위치할 수도 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제2 범프 패드(147b)의 일부가 제1 패드 금속층(143a)과 중첩할 수도 있다. 다만, 상부 절연층(145)이 제1 패드 금속층(143a)과 제2 범프 패드(147b) 사이에 배치되어 이들을 절연시킬 수 있다.
본 개의 하나 이상의 실시예에 따르면, 종래의 오믹 반사층 대신에 도전성 산화물층(135), 유전층(137) 및 금속 반사층(139)의 반사 구조가 사용된다. 이에 따라, 솔더 등의 본딩재가 콘택 영역으로 침투하는 것을 차단할 수 있으며, 안정한 오믹 콘택 저항을 확보하여 발광 다이오드의 신뢰성을 향상시킬 수 있다. 더욱이, 유전층(137)의 두께를 300nm 이상으로 함으로써 높은 광 출력 및 낮은 순방향 전압을 달성할 수 있다.
본 개시의 하나 이상의 실시예에 따르면, 제1 범프 패드(147a) 및 제2 범프 패드(147b)가 모두 제2 도전형 반도체층(133) 상부에 배치될 수 있으며, 따라서, 기판(121)을 통해 광을 방출하도록 플립 본딩될 수 있다. 제1 범프 패드(147a)는 특히, 제2 도전형 반도체층(133)측에서 제1 도전형 반도체층(127)에 전기적으로 접속하며, 이를 위해 제2 도전형 반도체층(133)이 패터닝되어 제1 도전형 반도체층(127)을 노출시킨다. 상기 플립칩형 발광 다이오드는 앞서 도 1 내지 도 3을 참조하여 설명한 V-피트를 포함하며, 복수의 파장에서 피크를 갖는다.
본 개시의 교시에 따르면, 형광체 없이 백색광을 구현할 수 있는 플립칩형 발광 다이오드를 제공할 수 있다. 백색광 다이오드 제작을 위한 형광체 공정을 생략할 수 있어, 생산 비용이 감소하게 되고, 나아가 형광체가 도포되는 두께만큼 줄어든 얇은 두께의 백색광원을 응용 제품에 적용할 수 있다.
선택적으로 또는 추가적으로, 상기 플립칩형 발광 다이오드의 기판(121) 상에 색 필터(도시하지 않음)가 배치될 수 있다. 색 필터는 예를 들어 굴절률이 서로 다른 물질층들을 교대로 적층하여 형성한 간섭 필터, 예컨대 밴드 패드 ??터, 장파장 투과 필터, 또는 단파장 투과 필터일 수 있으며, 또는 흡수 필터일 수도 있다. 색 필터를 이용하여 발광 다이오드에서 방출되는 복수의 피크 파장 중 특정 피크 파장의 광을 방출하고 다른 피크 파장의 광을 차단할 수 있다. 예를 들어, 단파장측 광을 차단하기 위한 색 필터가 적용되어 장파장측 광을 선택적으로 투과시킬 수 있으며, 이와 반대로 장파장측 광을 차단하기 위한 색 필터가 적용되어 단파장측 광을 선택적으로 투과시킬 수 있다. 간섭 필터의 경우, 투과시키고자 하는 광의 파장에 따라 색 필터의 각 층의 두께 및 적층 수가 설정될 수 있다. 또한, 투과하는 광의 투과율을 조절할 수 있으며, 투과하는 광의 투과도를 조절함으로써 색의 혼합비를 용이하게 제어할 수 있다.
도 5A는 또 다른 실시예에 따른 복수의 발광셀들을 갖는 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 5B는 도 5A의 절취선 B-B를 따라 취해진 개략적인 단면도이고, 도 5C는 도 5A의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 5A, 도 5B, 및 도 5C를 참조하면, 본 실시예에 따른 발광 다이오드(200)는 기판(221), 제1 도전형 반도체층(227), 활성층(230), 제2 도전형 반도체층(233), 투명 전극(235), 절연층(241a, 241b, 241c, 241d), 제1 전극 패드(245), 제2 전극 패드(247), 제1 연장부들(245a), 제2 연장부들(247a) 및 제3 연장부들(247b)을 포함한다. 여기서, 반도체층들(227, 230, 233)는 복수의 발광셀들(C1, C2, C3)로 분리되고, 각 발광셀들(C1, C2, C3) 상에 제1 내지 제3 연장부들(245a, 247a, 247b)이 배치된다.
본 실시예에 있어서, 기판(221), 제1 도전형 반도체층(227), 활성층(230), 제2 도전형 반도체층(233)은 도 1을 참조하여 설명한 바와 유사하므로, 중복되는 내용에 대한 상세한 설명은 생략한다. 또한, 여기에 도시하지는 않았지만, 도 1을 참조하여 설명한 바와 같이, 핵층 및 고온 버퍼층이 기판(221)과 제1 도전형 반도체층(227) 사이에 개재될 수 있으며, V-피트 생성층이 제1 도전형 반도체층(227)과 활성층(230) 사이에 개재될 수 있다. 또한, p형 AlGaN층이 활성층(230)과 제2 도전형 반도체층(233) 사이에 개재될 수 있다.
기판(221)은 도 1의 평면도에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(221)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.
반도체층들(227, 230, 233)은 셀 분리 영역들(I1, I2)에 의해 복수(n개)의 발광셀들(C1, C2, C3)로 분리된다. 도 1에 3개의 발광셀들(C1, C2, C3)이 도시되어 있지만, 이에 한정되는 것은 아니다. n은 2 이상의 정수일 수 있으며, 특히 3 이상의 정수일 수 있다. 나아가, n이 홀수인 경우, 전극 패드들(245, 247)을 기판(221) 대각 방향에 배치할 수 있어 유리하다.
발광셀들(C1, C2, C3)은 기다란 직사각형 형상을 가질 수 있으며, 서로 평행하게 배치될 수 있다. 이에 따라, 홀수번째 발광셀들(C1, C3) 사이에 짝수번째 발광셀(C2)이 배치된다.
셀 분리 영역들(I1, I2)의 양측벽은 사진 및 식각 공정을 이용하여 형성되며, 연결부들(246)의 신뢰성을 고려하여 상대적으로 완만한 형상을 가진다.
그러나 기판(221)의 측면들(도 5B에서 기판(221)의 좌측 측면 참조)은 셀 분리 영역(I1, I2)과 달리 레이저 스크라이빙을 이용하여 형성될 수 있으며, 따라서, 상대적으로 급격한 기울기를 가진다. 특히, 기판(221)과 제1 도전형 반도체층(227)이 함께 레이저 스크라이빙을 이용하여 다른 발광 다이오드들로부터 분리될 수 있으며, 따라서, 기판(221)과 제1 도전형 반도체층(227)의 측면들이 서로 나란할 수 있다.
한편, 각 발광셀들(C1, C2, C3)의 가장자리를 따라 제1 도전형 반도체층(227)의 상면이 노출될 수 있다. 즉, 제2 도전형 반도체층(233)은 노출된 제1 도전형 반도체층(227)의 상면으로 둘러싸인다. 제1 도전형 반도체층(227)의 상면은 제2 도전형 반도체층(233)의 둘레 전체를 따라 노출될 수 있다.
한편, 투명 전극층(235)은 각 발광셀(C1, C2, C3)의 제2 도전형 반도체층(233) 상에 위치한다. 투명전극층(29)은 도전성 산화물층, 예컨대, ITO 또는 ZnO로 형성될 수 있으며, 제2 도전형 반도체층(233)에 컨택된다. 즉, 투명전극층(235)은 제2 도전형 반도체층(233)과 전기적으로 접촉되며, 제2 도전형 반도체층(233)보다 낮은 비저항을 가져 발광 다이오드의 넓은 영역에 걸쳐 전류를 분산시킨다.
투명 전극층(235)은 제2 도전형 반도체층(233)과 대체로 동일한 평면 형상을 가진다. 다만, 투명 전극층(235)이 제2 도전형 반도체층(233)보다 좁은 면적을 가질 수 있다. 투명 전극층(235)의 하부면은 모두 제2 도전형 반도체층(233)의 상면에 접촉할 수 있다.
투명 전극층(235)이 ZnO로 형성된 경우, Zn 및 O가 화합물의 대부분을 구성하고 ZnO의 울짜이트 결정 구조를 보유하는 한 또 다른 재료를 포함할 수 있다. 예를 들어, ZnO 투명 전극층(235)은 알루미늄 도핑된 아연 산화물(AZO), 갈륨 도핑된 아연 산화물(GZO), 및 인디움 도핑된 아연 산화물(IZO)을 포함한다. ZnO 투명 전극(235)은 또한 소량의 다른 도펀트들 및/또는 다른 불순물이나 함유물 재료를 구비하는 재료뿐만 아니라 공공(vacancy) 및 삽입계 재료 결함의 존재에 기인한 비화학양론인 재료를 포함한다.
ZnO 투명 전극층(235)은 ITO막의 일반적인 두께의 약 5배 이상의 두께를 가질 수 있다. 예컨대, ITO 투명 전극층(235) 약 500Å 이하의 두께로 형성될 수 있으나, ZnO 투명 전극층(235)은 흡수율이 낮으므로, 1000Å 이상, 나아가 약 5000Å 이상의 두께로 형성될 수 있다. ZnO 투명 전극층(235)의 상한은 특별히 한정되는 것은 아니지만, 약 1um 이하일 수 있다.
투명 전극층(235)을 ZnO로 형성할 경우, ITO나 다른 도전성 산화물에 비해 상대적으로 두껍게 형성할 수 있어 면저항을 감소시킬 수 있으며, 따라서, 전류를 더 쉽게 분산시킬 수 있다. 그러나 본 실시예에 있어서, 투명 전극층(235)이 반드시 ZnO에 한정되는 것은 아니다.
도 5A에 도시되듯이, 제1 전극 패드(245)는 제1 발광셀(C1) 상에 배치될 수 있으며, 제2 전극 패드(247)는 제3 발광셀(C3) 상에 배치될 수 있다. 제1 전극 패드(245)는 노출된 제1 도전형 반도체층(227)의 상면 상에 배치될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 전극 패드(245)가 절연층을 개재하여 제2 도전형 반도체층(233) 상에 배치될 수도 있다. 또한, 제1 전극 패드(245)는 제1 발광셀(C1)의 일측 모서리 근처에 배치될 수 있다.
한편, 제1 연장부(245a)는 메사 식각 공정을 통해 노출된 제1 도전형 반도체층(227)에 전기적으로 접속된다. 제1 발광셀(C1) 상의 제1 연장부(245a)는 제1 전극 패드(245)로부터 연장할 수 있으며, 그 외 발광셀들(C2, C3) 상의 제1 연장부들(245a)은 각각 연결부(246)로부터 연장할 수 있다.
제2 전극 패드(247)는 투명 전극층(235) 상에 배치될 수 있다. 제2 전극 패드(247)는 제1 전극 패드(245)에 대향하여 기판(221)의 타측 모서리 근처에 배치될 수 있으며, 이에 따라, 와이어를 본딩하는 공정을 쉽게 진행할 수 있다.
한편, 도 5A에 도시된 바와 같이, 각 발광셀들(C1, C2, C3) 상의 제2 연장부(247a) 및 제3 연장부(247b)는 제1 연장부(245a)를 감싸도록 투명전극층(235) 상에 위치할 수 있다. 본 실시예에서, 제2 전극 패드(247)가 모든 발광셀들(C1 내지 C3) 상에 배치되는 것은 아니므로, 제2 연장부들(247a) 및 제3 연장부들(247b)이 모두 제2 전극 패드(247)에서 연장되는 것은 아니다. 도 5A에 도시한 바와 같이, 제3 발광셀(C3) 상의 제2 연장부(247a) 및 제3 연장부(247b)는 제2 전극 패드(247)에서 연장하지만, 제1 및 제2 발광셀(C1, C2) 상의 제2 연장부(247a) 및 제3 연장부(247b)는 제2 전극 패드(247)로부터 이격되며, 발광셀들을 전기적으로 연결하는 연결부(246)로부터 연장한다.
제2 연장부들(247a) 및 제3 연장부들(247b)은 각 발광셀(C1, C2, C3) 상의 투명전극층(235) 상에 위치하여 투명전극층(235)에 각각 전기적으로 접속된다.
한편, 연결부들(246)은 이웃하는 발광셀들을 전기적으로 연결한다. 구체적으로, 연결부들(246)은 하나의 발광셀의 제1 연장부(245a)와 이웃하는 발광셀의 제2 및 제3 연장부들(247a, 247b)을 연결한다. 도 5C에 잘 도시되듯이, 연결부(246)의 일측 단부는 제1 도전형 반도체층(227) 상에 위치하여 제1 연장부(245a)에 연결되고, 타측 단부는 제2 도전형 반도체층(233) 상에 위치할 수 있다. 도 5A에서 알 수 있듯이, 제2 도전형 반도체층(233) 상에 위치하는 연결부(246)의 타측 단부는 제2 발광셀(C2)의 제2 및 제3 연장부들(247a, 247b)에 연결된다.
제1 발광셀(C1)과 제3 발광셀(C3)을 제외한 나머지 발광셀(예를 들면, C2)에는, 도 5A에 도시되듯이, 두 개의 연결부들(246)이 대각 방향의 모서리들 근처에 배치된다. 도 5A에 도시되듯이, 제1 발광셀(C1)에 연결된 연결부(246)는 제1 전극 패드(245)에 대향하여 대각 방향의 모서리 근처에 배치되며, 제3 발광셀(C3)에 연결된 연결부(246)는 제2 전극 패드(247)에 대향하여 대각 방향의 모서리 근처에 배치된다. 한편, 제1 발광셀(C1) 상의 제1, 제2, 및 제3 연장부들(245a, 247a, 247b)과 제2 발광셀(C2) 상의 제1, 제2 및 제3 연장부들은 대체로 유사한 형상을 가진다. 몇몇 형태에 있어서, 제2 발광셀(C2) 상의 제1, 제2, 및 제3 연장부들(245a, 247a, 247b)과 제3 발광셀(C3) 상의 제1, 제2, 및 제3 연장부들 또한 대체로 유사한 형상을 가진다. 이웃하는 발광셀들 상의 제1 내지 제3 연장부들(245a, 247a, 247b)이 서로 반전된 형상으로 배치됨으로써, 제1 연장부(245a)를 단일 선으로 상대적으로 길게 형성하면서, 제2 연장부(247a)와 제3 연장부(247b)의 길이를 대체로 동일 또는 유사하게 설계할 수 있다. 제1 연장부(245a)의 양측에서 대체로 균일한 전류 분산이 달성될 수 있다.
몇몇 형태에 있어서, 제1 전극 패드(245), 제2 전극 패드(247), 제1 연장부들(245a), 연결부들(246), 제2 연장부들(247a) 및 제3 연장부들(247b)은 하나의 공정으로 동일 재료로 함께 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다른 형태에 있어서, 다른 재료들 및/또는 다른 공정이 제1 전극 패드(245), 제2 전극 패드(247), 제1 연장부들(245a), 연결부들(246), 제2 연장부들(247a) 및 제3 연장부들(247b), 또는 이들의 조합을 형성하기 위해 사용될 수 있다.
한편, 도 5A에 도시되듯이, 제1 절연층(241a)은 제1 전극 패드(245) 하부에 위치할 수 있다. 제1 절연층(241a)은 제1 전극 패드(245)로부터 제1 도전형 반도체층(227)으로 전류가 직접 유입되는 것을 완화하여 전류 분산에 기여한다. 제1 절연층(241a)은 제1 전극 패드(245)의 일부 영역 하부에 배치될 수 있으며, 따라서. 제1 전극 패드(245)의 가장자리 영역은 제1 도전형 반도체층(227)에 접속될 수 있다. 제1 절연층(241a)의 넓이 및 제1 전극 패드(245)의 넓이를 조절함으로써 제1 전극 패드(245)가 제1 도전형 반도체층(227)에 접촉하는 면적을 조절할 수 있으며 이에 따라 순방향 전압을 제어할 수 있다.
제2 절연층(241b)은 제2 전극 패드(247)의 하부에 배치되어, 제2 전극 패드(247)를 투명 전극층(235)으로부터 이격시킬 수 있다. 예를 들어, 제2 절연층(241b)은, 도 5A에 도시된 바와 같이, 디스크 형상으로 형성될 수 있으며, 제2 전극 패드(247)보다 더 큰 면적을 가질 수 있다. 제2 전극 패드(247)는 절연층(241b) 상에 배치되어 투명 전극층(29)으로부터 이격될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 절연층(241b)이 개구부를 갖도록 형성되고, 제2 전극 패드(247)는 부분적으로 투명 전극층(235)에 접촉할 수도 있다. 제2 절연층(241b) 상에 제2 전극 패드(247)를 배치함으로써 제2 전극 패드(247) 하부에 전류가 집중되는 것을 완화할 수 있다.
한편, 연결부(246)에 의해 하나의 발광셀 내의 제1 도전형 반도체층(227)과 제2 도전형 반도체층(233)이 단락되는 것을 방지하기 위해 연결부(246) 하부에 제3 절연층(241c)이 개재될 수 있다.
또한, 제4 절연층(241d)이 제1 전극 패드(245) 주변에 노출된 활성층(230) 및 제2 도전형 반도체층(233)의 측벽을 덮을 수 있다. 제4 절연층(241d)은 제1 전극 패드(245)에 와이어를 본딩할 경우, 본딩 와이어가 제2 도전형 반도체층(233) 또는 활성층(230)에 단락되는 것을 방지한다. 몇몇 형태에서, 제4 절연층(241d)은 연속적인 곡선형으로 형성될 수 있으며, 제1 연장부(245a)는 제4 절연층(241d)의 상부를 지나갈 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니다. 다른 형태에 있어서, 제4 절연층(241d)의 일부가 생략되고, 제1 연장부(245a)는 제4 절연층(241d)의 생략된 부분을 지나갈 수 있다.
몇몇 형태에 있어서, 상기 제1 내지 제4 절연층(241a, 241b, 241c, 241d)은 하나의 공정으로 동일 재료로 함께 형성될 수 있다. 특히, 이들 절연층들(241a, 241b, 241c, 241d)은 리프트 오프 공정을 이용하여 형성될 수 있으며, 분포 브래그 반사기로 형성될 수 있다. 다른 형태에 있어서, 상기 제1 내지 제4 절연층(241a, 241b, 241c, 241d)은 별개로 형성될 수 있다.
하나 이상의 실시예들에 따르면, 발광 다이오드는 분리 영역(I1, I2)에 의해 분리된 복수의 발광셀들(C1, C2, C3)을 포함하고, 이들 발광셀들(C1, C2, C3)은 서로 전기적으로 직렬 연결된다. 그러나 본 발명이 이에 한정되는 것은 아니며, 발광셀들(C1, C2, C3)은 병렬 또는 직병렬로 연결될 수도 있다. 특히, 발광셀들(C1, C2, C3)이 직렬 연결될 경우, 발광 다이오드의 동작 전압을 높일 수 있다.
도 6은 또 다른 실시예에 따른 복수의 발광셀들을 갖는 발광 다이오드(300)를 설명하기 위한 개략적인 평면도이다.
도 6을 참조하면, 발광 다이오드(300)는 도 5A, 도 5B, 및 도 5C를 참조하여 설명한 발광 다이오드와 유사한 복수의 발광셀들(C1, C2, C3, C4, C5)을 포함한다. 발광셀들(C1, C2, C3, C4, C5)의 발광 면적은 서로 다르다.
발광 다이오드는 기판(321), 제1 도전형 반도체층(327), 활성층, 제2 도전형 반도체층(333), 제1 전극 패드(345), 제2 전극 패드(347), 및 연장부들(345a, 345b, 347a, 347b)을 포함한다. 또한, 도시하지는 않았지만, 도 5A, 도 5B, 및 도 5C를 참조하여 설명한 발광 다이오드와 유사하게, 투명 전극층이 각 발광셀의 제2 도전형 반도체층(233) 상에 배치될 수 있다. 또한, 발광 다이오드(300)는 앞서 도 1 내지 도 3을 참조하여 설명한 실시예들과 유사하게, 핵층, 고온 버퍼층, V-피트 생성층, 및 p-AlGaN층을 포함할 수 있다.
발광셀들(C1, C2, C3, C4, C5)의 적층 구조와, 제1 전극 패드(345), 제2 전극 패드(347), 및 연장부들(345a, 345b, 347a, 347b)의 연결 구조는 도 5A, 도 5B, 및 도 5C를 참조하여 설명한 바와 유사하므로, 중복을 피하기 위해 상세한 설명은 생략한다. 또한, 전기적 절연을 위해 절연층이 발광셀들(C1, C2, C3, C4, C5)을 적어도 부분적으로 덮을 수 있으며, 이들 사이의 영역을 적어도 부분적으로 덮을 수 있다.
한편, 발광셀들(C1, C2, C3, C4, C5)은 셀 분리 영역들(I1, I2, I3, I4)에 의해 서로 분리될 수 있다. 예를 들어, 제1 도전형 반도체층(327) 또한 셀 분리 영역들(I1, I2, I3, I4)에 의해 서로 분리된다. 일 실시예에 있어서, 같은 행에 배치된 발광셀들은 제1 도전형 반도체층(327)을 공유할 수 있다. 즉, 도 6에서 같은 행에 배치된 3개의 발광셀들은 연속적인 제1 도전형 반도체층(327) 상에 배치될 수 있다. 다른 실시예에 있어서, 같은 행에 있는 발광셀들도 셀 분리 영역에 의해 서로 분리될 수 있다.
본 실시예에 있어서, 발광셀들(C1, C2, C3, C4, C5)은 직병렬로 연결된다. 즉, 같은 행에 배치된 발광셀들은 병렬로 연결되며, 이들 발광셀들이 제1 전극 패드(345)와 제2 전극 패드(347) 사이에서 연장부들(345a, 345b, 347a, 347b)에 의해 서로 직렬 연결된다.
한편, 발광셀들(C1, C2, C3, C4, C5)은 서로 다른 크기를 갖는다. 예를 들어, 발광셀(C3)은 발광셀(C2)보닥 작은 발광 면적을 가질 수 있고, 발광셀(C2)은 발광셀(C1)보다 작은 면적을 가질 수 있다. 발광셀(C1)은 발광셀(C5)과 같은 발광 면적을 가질 수 있고, 발광셀(C2)은 발광셀(C4)과 같은 발광 면적을 가질 수 있다.
실질적으로 동일한 전류하에서 발광 면적의 크기에 따라 전류 밀도가 바뀐다. 전류밀도가 높은 발광셀은 복수 피크 파장의 광을 방출할 수 있으며, 전류밀도가 낮은 발광셀은 황색 계열의 광을 방출할 수 있다. 따라서, 발광셀들의 크기를 다르게 함으로써 각 발광셀에서 방출되는 광의 색상을 조절할 수 있다.
본 실시예에서는 제1 전극 패드(345)에서 제2 전극 패드(347)를 향해 발광면적이 작아지다가 다시 커지는 순서로 발광셀들이 배열된 것을 도시하지만, 본 발명이 이에 한정되는 것은 아니다. 발광 면적이 다른 발광셀들은 다양한 방식으로 배열될 수 있다. 나아가, 같은 행에 배치된 발광셀들도 서로 다른 크기의 발광 면적을 가질 수 있다.
본 발명의 실시예들에 따르면, 형광체 없이 백색광을 구현할 수 있는 멀티셀 발광 다이오드를 제공할 수 있다. 백색광 다이오드 제작을 위한 형광체 공정을 생략할 수 있어, 생산 비용이 감소하게 되고, 나아가 형광체가 도포되는 두께만큼 줄어든 얇은 두께의 백색광원을 응용 제품에 적용할 수 있다.
도 7A는 비교예의 청색 발광 다이오드의 전류에 따른 스펙트럼을 보여주는 그래프이고, 도 7B는 실시예에 따른 발광 다이오드의 전류에 따른 스펙트럼을 보여주는 그래프이다.
도 7A를 참조하면, 비교예의 청색 발광 다이오드는 전류가 증가함에 따라 청색광의 강도가 증가하지만, 발광 파장에 거의 변화가 없다. 따라서, 백색광을 구현하기 위해서는 청색 발광 다이오드 이외에 다른 색의 발광 다이오드가 추가되거나 또는 형광체가 사용되어야 한다.
도 7B를 참조하면, 본 개시의 실시예에 따른 발광 다이오드는 전류가 작은 값을 가질 경우, 황색 영역에 피크 파장을 갖지만, 전류가 증가함에 따라, 황색 영역과 함께 청색 영역에서도 피크 파장이 관찰된다. 즉, 본 실시예에 따른 발광 다이오드는 구동 전류가 증가함에 따라 청색광과 황색광이 혼합된 혼색광, 예컨대 백색광을 구현할 수 있다.
도 8A는 비교예에 형광체를 적용한 백색 발광 다이오드 패키지의 색좌표를 보여주는 그래프이고, 도 8B는 본 개시의 일 실시예에 따른 백색 발광 다이오드 패키지의 전류에 따른 색좌표를 설명하기 위한 그래프이다. 여기서, 비교예 및 실시예의 발광 다이오드 패키지는 모두 서울 반도체 사의 5630 패키지를 이용하여 제작된 것이다. 다만, 비교예는 패키지 내에 청색 칩을 실장하였으며, 백색광 구현을 위해 형광체가 분산된 몰딩 멤버를 사용하였다. 이에 반해, 실시예는 본 개시의 실시예에 따른 수평형 발광 칩을 패키지 내에 실장한 것이다.
우선, 도 8A를 참조하면, 비교예의 발광 다이오드 패키지는 한 점의 색좌표를 나타내며, 이 위치는 백색 영역에 해당된다.
도 8B를 참조하면, 실시예의 발광 다이오드 패키지는 전류가 증가할 수록 황색광에서 백색광으로 방출되는 광의 색상이 변한다. 3mA의 전류 조건에서는 황색광을 나타내지만, 100mA에서 백색광을 나타낸다.
100mA의 구동 전류하에서 비교예 및 실시예의 전기적 및 광학적 특성을 표 1에 간략하게 정리하였다.
PKG@100mA Voltage(V) x-좌표 y-좌표 CCT/K
비교예 3.0 0.34 0.35 5096
실시예 3.1 0.36 0.34 4264
표 1을 참조하면, 실시예의 발광 다이오드 패키지는 형광체를 사용한 비교예의 백색 발광 다이오드 패키지와 대체로 유사한 x-y 좌표를 나타내는 것을 확인할 수 있다.
본 개시의 실시예들에 따른 발광 다이오드는 형광체를 사용하지 않고 가시광 영역에서 복수의 피크 파장을 갖는 광을 방출할 수 있으며, 이를 이용하여 형광체 없이 백색광을 구현할 수 있다.
본 개시의 실시예들에 따른 발광 다이오드는 복수의 뚜렷하게 구별되는 피크 파장의 광을 방출하므로, 색 필터를 이용하여 원하는 피크 파장의 광을 추출해서 사용하는데 유리하다.
본 개시의 실시예들에 따른 발광 다이오드는 조명 분야 뿐만 아니라 무선 통신 분야에도 적용될 수 있다. 특히, 가시 영역에서 다중 피크 파장의 광을 방출할 수 있으므로, Li-Fi와 같은 가시광 통신(VLC)에 적합하게 사용될 수 있다.
가시 영역은 380THz~750THz 범위를 포괄하므로 종래의 무선통신 전체 주파수 영역보다도 약 1만배 이상 넓은 영역이다. 종래 형광체를 이용한 백색 발광 다이오드는 형광체에 의해 응답지연이 발생하여 주파수 응답이 느려지기 때문에 VLC에 사용하는 것이 적합하지 않지만, 본 실시예들에 따른 발광 다이오드는 형광체 없이 가시 영역 내에서 다중 피크 파장의 광을 방출하므로 VLC에 적합하게 사용될 수 있다.
위에서 설명한 바와 같이 본 개시에 대한 구체적인 설명은 첨부된 도면을 참조한 실시예에 의해서 이루어졌지만, 상술한 설명은 본 개시의 실시예를 들어 설명하였을 뿐이므로, 본 개시가 상기 실시예에만 국한되는 것으로 이해돼서는 안 되며, 본 개시의 권리범위는 후술하는 청구범위 및 그 등가개념으로 이해되어야 할 것이다.

Claims (20)

  1. n형 질화물 반도체층;
    상기 n형 질화물 반도체층 상에 위치하는 활성층; 및
    상기 활성층 상에 위치하는 p형 질화물 반도체층을 포함하고,
    상기 활성층은 복수의 장벽층과 복수의 우물층이 적층된 단일의 다중 양자 우물 구조를 가지며,
    상기 활성층은 백색광을 방출하는 발광 다이오드.
  2. 청구항 1에 있어서,
    상기 활성층은 구동 전류가 증가함에 따라 2개의 피크 파장의 광을 방출하는 발광 다이오드.
  3. 청구항 1에 있어서,
    상기 활성층에서 방출되는 광은 구동 전류가 증가함에 따라 황색광에서 백색광으로 변하는 발광 다이오드.
  4. 청구항 1에 있어서,
    상기 발광 다이오드는 상기 n형 질화물 반도체층과 상기 활성층 사이에 배치된 V-피트 생성층을 더 포함하고,
    상기 활성층의 일부는 상기 V-피트 생성층의 V-피트 내에 형성된 발광 다이오드.
  5. 청구항 4에 있어서,
    상기 V-피트 생성층은 450nm를 초과하는 두께를 갖고,
    상기 V-피트 생성층에 형성된 V-피트들은 입구 폭이 230nm를 초과하는 V-피트를 포함하는 발광 다이오드.
  6. 청구항 4에 있어서,
    상기 발광 다이오드는 상기 활성층과 상기 p형 질화물 반도체층 사이에 개재된 p형 AlGaN층을 더 포함하되,
    상기 p형 AlGaN층 내의 Al의 조성비 x는 0보다 크고 0.3보다 작은 발광 다이오드.
  7. 청구항 6에 있어서,
    상기 p형 AlGaN층은 100nm 미만의 두께를 갖는 발광 다이오드.
  8. 청구항 6에 있어서,
    상기 우물층과 장벽층 사이에 배치되고 상기 우물층을 덮는 캐핑층을 더 포함하고,
    상기 캐핑층은 Al을 함유하는 발광 다이오드.
  9. 청구항 1에 있어서,
    상기 발광 다이오드는 플립칩 구조를 갖는 발광 다이오드.
  10. 청구항 1에 있어서,
    상기 발광 다이오드는 복수의 발광셀들을 갖는 발광 다이오드.
  11. 청구항 10에 있어서,
    상기 각 발광셀은 서로 다른 발광 면적을 갖는 발광 다이오드.
  12. 청구항 11에 있어서,
    상기 발광셀들은 직렬 연결된 발광 다이오드.
  13. 발광 다이오드; 및
    상기 발광 다이오드 상부에 배치된 색 필터를 포함하되,
    상기 발광 다이오드는,
    n형 질화물 반도체층;
    상기 n형 질화물 반도체층 상에 위치하는 활성층; 및
    상기 활성층 상에 위치하는 p형 질화물 반도체층을 포함하고,
    상기 활성층은 복수의 장벽층과 복수의 우물층이 적층된 단일의 다중 양자 우물 구조를 가지며,
    상기 활성층은 적어도 2개의 피크 파장의 광을 방출하는 발광 장치.
  14. 청구항 13에 있어서,
    상기 발광 다이오드는 상기 n형 질화물 반도체층과 상기 활성층 사이에 배치된 V-피트 생성층을 더 포함하고,
    상기 활성층의 일부는 상기 V-피트 생성층의 V-피트 내에 형성된 발광 장치.
  15. 청구항 14에 있어서,
    상기 V-피트 생성층은 450nm를 초과하는 두께를 갖고,
    상기 V-피트 생성층에 형성된 V-피트들은 입구 폭이 230nm를 초과하는 V-피트를 포함하는 발광 장치.
  16. 청구항 14에 있어서,
    상기 발광 다이오드는 상기 활성층과 상기 p형 질화물 반도체층 사이에 개재된 p형 AlGaN층을 더 포함하되,
    상기 p형 AlGaN층 내의 Al의 조성비 x는 0보다 크고 0.3보다 작은 발광 장치.
  17. 청구항 16에 있어서,
    상기 p형 AlGaN층은 100nm 미만의 두께를 갖는 발광 장치.
  18. 청구항 16에 있어서,
    상기 우물층과 장벽층 사이에 배치되고 상기 우물층을 덮는 캐핑층을 더 포함하고,
    상기 캐핑층은 Al을 함유하는 발광 장치.
  19. 청구항 13에 있어서,
    상기 발광 다이오드는 플립칩 구조를 갖는 발광 장치.
  20. 청구항 13에 있어서,
    상기 색 필터는 밴드 패스 필터, 장파장 투과 필터, 또는 단파장 투과 필터인 발광 장치.
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