KR20220160224A - Component of semiconductor manufacturing apparatus and preparing method of the same - Google Patents
Component of semiconductor manufacturing apparatus and preparing method of the same Download PDFInfo
- Publication number
- KR20220160224A KR20220160224A KR1020210068125A KR20210068125A KR20220160224A KR 20220160224 A KR20220160224 A KR 20220160224A KR 1020210068125 A KR1020210068125 A KR 1020210068125A KR 20210068125 A KR20210068125 A KR 20210068125A KR 20220160224 A KR20220160224 A KR 20220160224A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor manufacturing
- component
- plasma
- manufacturing equipment
- base material
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 138
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 238000000034 method Methods 0.000 title description 25
- 239000000463 material Substances 0.000 claims description 74
- 230000008021 deposition Effects 0.000 claims description 59
- 238000012545 processing Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 6
- 239000003575 carbonaceous material Substances 0.000 claims description 4
- 239000003779 heat-resistant material Substances 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 56
- 229910010271 silicon carbide Inorganic materials 0.000 description 39
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 39
- 229910052580 B4C Inorganic materials 0.000 description 34
- INAHAJYZKVIDIZ-UHFFFAOYSA-N boron carbide Chemical compound B12B3B4C32B41 INAHAJYZKVIDIZ-UHFFFAOYSA-N 0.000 description 34
- 238000005530 etching Methods 0.000 description 29
- 238000005229 chemical vapour deposition Methods 0.000 description 26
- 230000008569 process Effects 0.000 description 19
- 239000002245 particle Substances 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000011148 porous material Substances 0.000 description 4
- 238000002834 transmittance Methods 0.000 description 4
- 238000002441 X-ray diffraction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000006229 carbon black Substances 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- -1 edge rings Chemical compound 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
- H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
- H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/32—Carbides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32431—Constructional details of the reactor
- H01J37/32458—Vessel
- H01J37/32477—Vessel characterised by the means for protecting vessels or internal parts, e.g. coatings
- H01J37/32495—Means for protecting the vessel against plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32431—Constructional details of the reactor
- H01J37/32623—Mechanical discharge control means
- H01J37/32642—Focus rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
- H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
- H01L21/68757—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a coating or a hardness or a material
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Analytical Chemistry (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Inorganic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Description
본 발명은 반도체 제조장치용 부품 및 그의 제조방법에 관한 것이다.The present invention relates to a component for a semiconductor manufacturing apparatus and a manufacturing method thereof.
일반적으로, 반도체 제조공정에서 사용되는 건식 식각은 기체상의 식각가스와 플라즈마를 이용하는 플라즈마식각이 있다. 이는 식각가스를 반응용기내로 인입시키고, 이온화시킨 후, 웨이퍼 표면으로 가속시켜 웨이퍼 표면의 최상층을 물리적, 화학적으로 제거하며, 식각의 조절이 용이하고, 생산성이 높으며, 수십 nm 수준의 미세 패턴형성이 가능하여 널리 사용되고 있다. In general, dry etching used in a semiconductor manufacturing process includes plasma etching using gaseous etching gas and plasma. This allows etching gas to be introduced into the reaction vessel, ionized, and then accelerated to the wafer surface to physically and chemically remove the uppermost layer of the wafer surface. available and widely used.
실제로 식각이 이루어지는 웨이퍼를 기준으로 볼 때, 웨이퍼 표면 전체에 대한 균일한 에너지 분포를 갖도록 하는 고른 고주파의 적용은 필수적이며, 이러한 고주파의 적용시의 균일한 에너지 분포의 적용은 고주파의 출력의 조절만으로는 달성될 수 없으며, 이를 해결하기 위하여는 고주파를 웨이퍼에 인가하는데 사용되는 고주파 전극으로서의 스테이지와 애노우드의 형태 및 실질적으로 웨이퍼를 고정시키는 기능을 하는 엣지링 등에 의하여 크게 좌우된다. 상기 엣지링은 플라즈마가 존재하는 가혹한 조건의 건식 식각장치의 반응 챔버 내에서 플라즈마의 확산을 방지하고, 식각 처리가 이루어지는 웨이퍼 주변에 플라즈마가 한정되도록 하는 역할을 하는 것이다. Based on the wafer to be etched, it is essential to apply even high frequency to have a uniform energy distribution over the entire surface of the wafer. It cannot be achieved, and to solve this problem, it is greatly influenced by the shape of the stage and anode as a high-frequency electrode used to apply high-frequency to the wafer, and the edge ring that substantially functions to fix the wafer. The edge ring serves to prevent the diffusion of plasma in the reaction chamber of the dry etching apparatus under severe conditions where plasma exists and to confine the plasma to the periphery of the wafer to be etched.
일반적으로 CVD법으로 소재를 생산할 경우, 다수의 증착층을 적층하여 생산하게 되는데 소결법으로 생산되어 조밀한 기공을 내포하는 소재에 비하여 내플라즈마성은 좋은 편이나 가공성이 떨어지는 문제점이 있다. In general, when a material is produced by the CVD method, it is produced by laminating a plurality of deposition layers. Compared to the material produced by the sintering method and containing dense pores, the plasma resistance is good, but the workability is poor.
특히, 다수의 단차가 있어 복잡한 형상의 경우 정밀한 가공이 어렵고 가공시간이 증가하여 생산성이 떨어지고, 원가가 상승하는 문제점이 있다.In particular, in the case of a complex shape due to a large number of steps, it is difficult to precisely process and the processing time increases, resulting in a decrease in productivity and an increase in cost.
또한, 가공을 통해 다수의 증착층의 경계가 노출되는 경우 적층경계에서 플라즈마 식각이 균일하게 되지 않아 Particle 발생을 유발하는 등의 문제점이 있다.In addition, when the boundary of a plurality of deposited layers is exposed through processing, plasma etching is not uniform at the laminated boundary, resulting in particle generation.
따라서, 반도체 제조공정 중 플라즈마 식각공정에 사용되는 부품, 특히 엣지링의 제조방법에 있어서, 반도체 공정에 사용되는 만큼 Particle 발생을 최소화하고 제품의 가공성을 향상시키기 위한 기술은 반도체 제품의 생산 단가를 낮추기 위해 핵심적으로 개발이 필요로 되는 영역으로 현재까지도 남아있다.Therefore, in the manufacturing method of parts used in the plasma etching process of the semiconductor manufacturing process, especially the edge ring, the technology to minimize particle generation and improve the workability of the product as much as it is used in the semiconductor process is to lower the production cost of semiconductor products. It remains as an area that requires development as a core for this purpose.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 반도체 제조장비 부품을 제조하는데 시간이 많이 소요되는 가공공정을 최소화하여 생산성을 향상시킬 수 있는 반도체 제조장치용 부품 및 그의 제조방법을 제공하는 것이다. 또한, 본 발명의 다른 목적은 플라즈마 식각공정 중 경계면이 노출되지 않음으로써 파티클이 발생하지 않게 하는 것이다.The present invention is to solve the above-mentioned problems, and an object of the present invention is to minimize the time-consuming processing process for manufacturing semiconductor manufacturing equipment parts and to improve productivity by minimizing parts for semiconductor manufacturing equipment and a manufacturing method thereof. is to provide In addition, another object of the present invention is to prevent particles from being generated by not exposing the interface during the plasma etching process.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 분야 통상의 기술자에게 명확하게 이해될 수 있을 것이다.However, the problem to be solved by the present invention is not limited to those mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.
본 발명의 반도체 제조장치용 부품은, 상기 부품은, 단면 상 다수의 층의 단차를 포함하며, 상기 다수의 층은, 플라즈마에 노출되는 제1 면과 상기 반도체 제조장치에 안착되는 제2 면을 포함하는 것이다.A component for a semiconductor manufacturing apparatus according to the present invention includes steps of a plurality of layers on a cross section, and the plurality of layers have a first surface exposed to plasma and a second surface mounted on the semiconductor manufacturing apparatus. to include
상기 제1 면은 동일 적층면인 것일 수 있다.The first surface may be the same laminated surface.
상기 제1 면의 내플라즈마성이 상기 제2 면의 내플라즈마성보다 크고, 단면이 상기 제1 면을 따라 적층되어 형성된 적층면들을 포함하는 것일 수 있다.Plasma resistance of the first surface may be greater than plasma resistance of the second surface, and cross-sections may include laminated surfaces formed by being stacked along the first surface.
상기 다수의 층의 동일한 면은 사이즈 크기 편차가 평균값으로부터 ±10%인 그레인을 포함하는 것일 수 있다.The same side of the plurality of layers may include grains having a size deviation of ±10% from an average value.
상기 제1 면은 플라즈마에 노출되는 경사면이고, 상기 제2 면은 기저면인 것일 수 있다.The first surface may be an inclined surface exposed to plasma, and the second surface may be a base surface.
상기 제1 면은 CVD 기재면이고, 상기 제2 면은 CVD 성장면인 것일 수 있다.The first surface may be a CVD substrate surface, and the second surface may be a CVD growth surface.
상기 부품은 상기 제1 면으로부터 CVD 성장하여 형성된 것일 수 있다.The component may be formed by CVD growth from the first surface.
상기 다수의 층의 중 동일한 면의 그레인은, 그레인 사이즈 평균값으로부터 ±10 % 이내의 크기를 갖는 것일 수 있다.The grains on the same side of the plurality of layers may have a size within ±10% of the average value of the grain size.
상기 제1 면의 그레인 사이즈가 제2 면의 그레인 사이즈보다 작은 것일 수 있다.The grain size of the first surface may be smaller than the grain size of the second surface.
상기 반도체 제조장치용 부품은 엣지링이고, 상기 제1 면은 단차를 포함하고, 웨이퍼 안착면인 것일 수 있다.The component for the semiconductor manufacturing apparatus may be an edge ring, and the first surface may include a step and be a wafer seating surface.
상기 부품은 내플라즈마성 소재로 SiC 또는 B4C 소재인 것일 수 있다.The part may be a SiC or B4C material as a plasma-resistant material.
상기 부품은, 증착층의 경계가 플라즈마에 노출되지 않는 부품인 것일 수 있다.The part may be a part in which a boundary of a deposition layer is not exposed to plasma.
본 발명의 반도체 제조장치용 부품의 제조방법은, 모재를 준비하는 단계; 상기 모재를 감싸도록 SiC 또는 B4C를 포함하는 증착층을 형성하는 단계; 상기 증착층을 가공하는 단계; 및 상기 모재를 제거하여, 적어도 하나 이상의 SiC 또는 B4C를 포함하는 반도체 제조장치용 부품을 획득하는 단계;를 포함한다. The method of manufacturing a component for a semiconductor manufacturing apparatus of the present invention includes preparing a base material; Forming a deposition layer containing SiC or B4C to surround the base material; processing the deposition layer; and removing the base material to obtain a component for a semiconductor manufacturing apparatus including at least one SiC or B4C.
상기 모재는, 탄소계 물질을 포함하는 것일 수 있다. The base material may include a carbon-based material.
상기 증착층은, 상기 모재에 접하는 제1 면으로부터 상기 가공의 대상면인 제2 면으로 CVD 성장으로 형성된 것일 수 있다.The deposition layer may be formed by CVD growth from a first surface in contact with the base material to a second surface that is a target surface for processing.
상기 제1 면의 내플라즈마성이 제2 면의 내플라즈마성보다 큰 것일 수 있다.Plasma resistance of the first surface may be greater than plasma resistance of the second surface.
상기 제1 면은 플라즈마에 노출되는 경사면이고, 상기 제2 면은 기저면인 것일 수 있다.The first surface may be an inclined surface exposed to plasma, and the second surface may be a base surface.
상기 제1 면의 그레인 사이즈가 제2 면의 그레인 사이즈보다 작은 것일 수 있다.The grain size of the first surface may be smaller than the grain size of the second surface.
상기 모재는 상하대칭 형상이고, 상기 하나 이상의 SiC 또는 B4C를 포함하는 반도체 제조장치용 부품은 동일 형상인 것일 수 있다.The base material may have a vertically symmetrical shape, and the one or more parts for a semiconductor manufacturing apparatus including SiC or B4C may have the same shape.
상기 반도체 제조장치용 부품은 엣지링이고, 상기 모재는 상면 및 하면에 단차를 포함하는 것일 수 있다.The component for the semiconductor manufacturing apparatus may be an edge ring, and the base material may include steps on upper and lower surfaces.
본 발명의 일 실시예에 따른 반도체 제조장치용 부품은, CVD법으로 적층하여도 플라즈마에 노출되는 면이 동일면으로 형성됨에 따라 내플라즈마성이 우수하므로 플라즈마에 의한 식각율을 감소시킬 수 있다. 따라서, 반도체 제조장치용 부품의 수명을 연장하여 부품의 교체주기를 늘려주므로 반도체 제조장치용 부품의 교체 비용을 절감할 수 있다.The parts for a semiconductor manufacturing apparatus according to an embodiment of the present invention, even if they are laminated by the CVD method, have excellent plasma resistance as the surfaces exposed to plasma are formed on the same surface, so that the etching rate by plasma can be reduced. Therefore, since the replacement cycle of components is extended by extending the life of components for semiconductor manufacturing apparatuses, replacement cost of components for semiconductor manufacturing apparatuses can be reduced.
또한, 반도체 제조장치용 부품 교체주기가 길어지므로 식각 공정 중단을 감소시켜 반도체 플라즈마 식각 공정의 생산성을 향상시킬 수 있다.In addition, since a component replacement cycle for a semiconductor manufacturing apparatus becomes longer, it is possible to improve productivity of a semiconductor plasma etching process by reducing the interruption of the etching process.
본 발명의 일 실시예에 따른 반도체 제조장치용 부품의 제조방법은, 반도체 제조장치용 부품의 제조 과정에서 종래의 가공 공정 중 일부를 생략할 수 있어 가공성이 향상되어 궁극적으로 반도체 제품의 생산 비용을 절감할 수 있는 효과가 있다. 또한, 단일의 공정으로 적어도 하나 이상의 반도체 제조장치용 부품을 획득할 수 있으므로 제조 공정이 단축되고 반도체 제조장치용 부품의 생산 효율이 향상되는 효과를 기대할 수 있다. The manufacturing method of a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention can omit some of the conventional processing steps in the manufacturing process of a component for a semiconductor manufacturing apparatus, thereby improving processability and ultimately reducing the production cost of a semiconductor product. There is a savings effect. In addition, since at least one component for a semiconductor manufacturing apparatus can be obtained in a single process, the manufacturing process can be shortened and the production efficiency of the parts for a semiconductor manufacturing apparatus can be improved.
또한, 본 발명의 일 실시예에 따르면, 플라즈마 식각공정 중 경계면이 노출되지 않음으로써 파티클이 발생하지 않는 효과를 얻을 수 있다.In addition, according to an embodiment of the present invention, the effect of not generating particles can be obtained by not exposing the interface during the plasma etching process.
도 1은 본 발명의 일 실시예에 따른 반도체 제조장치용 부품의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 제조장치용 부품의 적층면을 예시적으로 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 제1 면 및 제2 면의 그레인 사이즈를 예시적으로 나타낸 단면도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체 제조장치용 부품의 제조과정을 나타내는 모식도이다.
도 8 내지 도 11은 본 발명의 다른 일 실시예에 따른 반도체 제조장치용 부품의 제조과정을 나타내는 모식도이다.1 is a cross-sectional view of a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention.
2 is a cross-sectional view illustratively showing a laminated surface of a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention.
3 is a cross-sectional view exemplarily showing the grain sizes of the first and second surfaces according to an embodiment of the present invention.
4 to 7 are schematic diagrams showing a manufacturing process of a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention.
8 to 11 are schematic diagrams showing a manufacturing process of a component for a semiconductor manufacturing apparatus according to another embodiment of the present invention.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. In addition, the terms used in this specification are terms used to appropriately express preferred embodiments of the present invention, which may vary according to the intention of a user or operator or customs in the field to which the present invention belongs. Therefore, definitions of these terms will have to be made based on the content throughout this specification. Like reference numerals in each figure indicate like elements.
명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout the specification, when a member is said to be located “on” another member, this includes not only a case where a member is in contact with another member, but also a case where another member exists between the two members.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a certain component is said to "include", it means that it may further include other components rather than excluding other components.
이하, 본 발명의 반도체 제조장치용 부품 및 그의 제조방법에 대하여 실시예 및 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본 발명이 이러한 실시예 및 도면에 제한되는 것은 아니다.Hereinafter, a component for a semiconductor manufacturing apparatus and a manufacturing method thereof according to the present invention will be described in detail with reference to examples and drawings. However, the present invention is not limited to these examples and drawings.
본 발명의 반도체 제조장치용 부품은, 상기 부품은, 단면 상 다수의 층 (다수의 층 간)의 단차를 포함하며, 상기 다수의 층은, 플라즈마에 노출되는 제1 면과 상기 반도체 제조장치에 안착되는 제2 면을 포함하는 것이다. A component for a semiconductor manufacturing apparatus of the present invention includes steps of a plurality of layers (between the plurality of layers) on a cross section, and the plurality of layers are connected to a first surface exposed to plasma and the semiconductor manufacturing apparatus. It includes a second surface on which it is seated.
본 발명의 반도체 제조장치용 부품은, 반도체 자체가 아니고, 반도체를 제조하는 장치의 일 부품에 관한 것이다. 즉, 반도체 제조용 창치의 부품에 관한 것이다.A component for a semiconductor manufacturing apparatus of the present invention relates not to a semiconductor itself, but to a part of an apparatus for manufacturing a semiconductor. In other words, it relates to parts of a device for manufacturing semiconductors.
본 발명의 일 실시예에 따른 반도체 제조장치용 부품은, 내플라즈마성이 우수하므로 플라즈마에 의해 식각되는 식각율을 감소시킬 수 있다. 따라서, 반도체 제조장치용 부품의 수명을 연장하여 반도체 제조장치용 부품의 교체 비용을 절감할 수 있으며, 반도체 제조장치용 부품에 따른 식각 공정 중단을 감소시켜 상기 식각 공정의 생산성을 향상시킬 수 있다. 또한, 본 발명에 의하면 플라즈마 식각공정 중 경계면이 노출되지 않음으로써 파티클이 발생하지 않게 되어 파티클에 의한 공정 상의 문제점을 해소할 수 있다.Since the component for a semiconductor manufacturing apparatus according to an embodiment of the present invention has excellent plasma resistance, it is possible to reduce an etching rate etched by plasma. Therefore, it is possible to reduce the replacement cost of components for semiconductor manufacturing equipment by extending the lifespan of components for semiconductor manufacturing equipment, and it is possible to improve the productivity of the etching process by reducing the interruption of the etching process according to the components for semiconductor manufacturing equipment. In addition, according to the present invention, since the boundary surface is not exposed during the plasma etching process, particles are not generated, thereby solving problems in the process caused by particles.
도 1은 본 발명의 일 실시예에 따른 반도체 제조장치용 부품의 단면도이다.1 is a cross-sectional view of a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 부품(100)은 제1 면(110) 및 제2 면(120)을 포함한다.Referring to FIG. 1 , a
일 실시형태에 따르면, 상기 제1 면(110)과 제2 면(120)은 SiC의 내플라즈마성에 차이가 있으며, 그 차이에 의하여 플라즈마에 대한 식각 경향에 차이가 발생하게 된다. 따라서, 플라즈마가 존재하는 가혹한 조건의 반도체 제조장치, 예를 들어, 건식 식각장치의 반응 챔버 내에서 식각 처리가 이루어지는 웨이퍼 주변인 제1 면(110)이 제2 면(120)에 비해 내플라즈마성이 커서 반도체 제조장치용 부품의 수명을 연장시킬 수 있다.According to one embodiment, the
일 실시형태에 따르면, 상기 제1 면은 동일 적층면인 것일 수 있다. 플라즈마 환경에 노출되는 제1 면이, 동일 적층면 (동일 증착면)이 아니어서 적층의 경계를 포함하는 경우, 해당 적층의 경계로부터 파티클이 발생할 수 있다. 이와 달리, 본 발명의 반도체 제조장치용 부품은, 플라즈마 환경에 노출되는 제1 면이 동일 적층면 (동일 증착면)으로서, 적층의 경계를 포함하지 않기 때문에, 파티클 발생 또는 결함부의 발생이 줄어 내플즈마 특성이 더욱 향상되는 것이다.According to one embodiment, the first surface may be the same laminated surface. When the first surface exposed to the plasma environment is not the same stacked surface (same deposition surface) and includes a stacked boundary, particles may be generated from the stacked boundary. In contrast, in the semiconductor manufacturing apparatus component of the present invention, since the first surface exposed to the plasma environment is the same laminated surface (same deposition surface) and does not include a laminated boundary, generation of particles or defective parts is reduced Zuma characteristics are further improved.
상기 제1 면(110)은 플라즈마에 노출되는 경사면이고, 상기 제2 면(120)은 기저면인 것일 수 있다. 상기 플라즈마에 노출되는 경사면은 부품(100)이 장착되어 반도체 제조장치 내에서 발생하는 플라즈마에 노출되는 면을 의미한다. 상기 기저면은 부품(100)이 화학기상증착(chemical vapor diposition; CVD)에 의해 성장 이후 가공되어 제조장치에 장착되는 면인 것일 수 있다. The
특히, 부품(100)은 화학기상증착 공정으로 형성되므로 충분한 내식성과 강도를 가지며 기공이 발생하지 않는 균질한 표면을 가질 수 있다. 또한, 부품(100)은 내플라즈마 소재로서, SiC(Silicon carbide) 또는 B4C(Boron Carbide) 소재일 수 있다.In particular, since the
일 실시형태에 따르면, 상기 제1 면은 플라즈마에 노출되는 경사면이고, 상기 제2 면은 기저면인 것일 수 있고, 상기 제1 면은 CVD 기재면이고, 상기 제2 면은 CVD 성장면인 것일 수 있다.According to one embodiment, the first surface may be an inclined surface exposed to plasma, the second surface may be a base surface, the first surface may be a CVD substrate surface, and the second surface may be a CVD growth surface. have.
상기 CVD 기재면은 CVD에 의해 상기 부품(100)의 증착이 시작되는 면인 것일 수 있다. 상기 CVD 성장면은 CVD에 의해 상기 부품(100)의 증착을 통해 소재가 성장되는 면인 것일 수 있다.The CVD substrate surface may be a surface on which deposition of the
일 실시형태에 따르면, 상기 부품(100)은 상기 제1 면(110)으로부터 CVD 성장하여 형성된 것일 수 있다.According to one embodiment, the
일 실시형태에 따르면, 상기 제1 면(110)은 실질적으로 형상을 변형하기 위한 가공이 없는 미형태가공면 (특별히 의도에 따라 모양을 형성하지 않는 면)인 것일 수 있다. 상기 미형태가공면이란 평탄화 등의 일부 처리는 있을 수 있으나, 실질적으로 형태를 변경하기 위한 가공이 없는 것을 의미한다. According to one embodiment, the
상기 제1 면(110)은 CVD에 의해 증착이 시작되는 면으로서 형태 가공되지 않은 미형태강공면일 수 있다.The
상기 제1 면의 내플라즈마성이 상기 제2 면의 내플라즈마성보다 크고, 단면이 상기 제1 면을 따라 적층되어 형성된 적층면들을 포함하는 것일 수 있다Plasma resistance of the first surface may be greater than plasma resistance of the second surface, and the cross section may include laminated surfaces formed by being laminated along the first surface.
도 2는 본 발명의 일 실시예에 따른 반도체 제조장치용 부품의 적층면을 예시적으로 나타낸 단면도이다.2 is a cross-sectional view illustratively showing a laminated surface of a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 제조장치용 부품은, 상기 제1 면(110)을 따라 SiC가 적층되어 형성된 것으로서, 단면 상 다수의 적층들의 경계 (130, 130', 130'')는 제1 면의 형상을 따라 휘어진 형상의 적층선을 나타내고 있다. Referring to FIG. 2 , a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention is formed by stacking SiC along the
상기 반도체 제조장치용 부품의 적층면은 각 층이 반도체 제조장치용 부품의 적층면에 평행하게 적층되어 있는 것일 수 있다. The laminated surface of the component for semiconductor manufacturing apparatus may be one in which each layer is laminated in parallel to the laminated surface of the component for semiconductor manufacturing apparatus.
도 2를 참고하면, 내플라즈마 면은 동일 증착면으로 이루어져 있게 되므로, 균일한 식각 특성을 갖게 되어 식각 정도 역시 균일하게 된다. 상이한 증착면이 만나는 경계가 노출되어 있는 경우, 플라즈마에 의하여 해당 경계 부분에서 파티클이 쉽게 발생할 수 있고, 해당 지점이 상대적으로 식각이 되면 지속적인 식각 집중이 발생하여 전체적인 물성 저하를 촉발하게 되는데, 본 발명에 의하면 내플라즈마 면 상에 증착면 경계가 존재하지 않는바, 상술한 파티클의 발생 및 식각 집중 및 가속을 방지할 수 있다.Referring to FIG. 2, since the plasma resistance surface is made of the same deposition surface, it has uniform etching characteristics and the etching degree is also uniform. When the boundary where different deposition surfaces meet is exposed, particles can easily be generated at the boundary by plasma, and when the corresponding point is relatively etched, continuous etching concentration occurs, triggering the deterioration of overall physical properties. According to the deposition surface boundary does not exist on the plasma surface, it is possible to prevent the generation of the above-mentioned particles and the concentration and acceleration of the etching.
본 발명에서 의미하는 동일 증착면은 동일한 정도의 투과도를 나타내는 증착면을 의미한다. 상기 투과도란 물질층을 빛이 통과하는 정도로서, 물질층을 통과하여 나온 빛의 세기를 물질층에 대한 입사광의 세기로 나눈 값에 해당한다. 투과도는 다양한 방법으로 측정될 수 있으나, 3 mm 두께로 시편을 제작하고 광도 150 Lux 이상의 광원을 이용하여 시편과 광원과의 거리가 7 cm 이내에서 측정한 것일 수있다. The same deposited surface as meant in the present invention means a deposited surface showing the same degree of transmittance. The transmittance is the degree to which light passes through the material layer, and corresponds to a value obtained by dividing the intensity of light passing through the material layer by the intensity of light incident on the material layer. Transmittance can be measured in various ways, but it may be measured by making a specimen with a thickness of 3 mm and measuring the distance between the specimen and the light source within 7 cm using a light source with a light intensity of 150 Lux or more.
시편의 두께는 2mm로 제작될 수 있으며, 2mm로 제작된 시편은 사진, 영상물로 확인 시 뚜렷한 동일 증착면을 확인할 수 있다. 시편의 두께는 1mm로 제작될 수 있으며, 1mm 두께의 시편은 육안으로 확인 시 뚜렷한 동일 증착면을 확인할 수 있다. 두께나 광원, 시편과 광원과의 거리에 따라 투과도는 달라지게 되므로, 동일한 두께인 경우의 상대값으로 고려될 수 있다.The thickness of the specimen can be made to be 2mm, and the same deposition surface can be confirmed clearly when checking the specimen made of 2mm as a photograph or video. The thickness of the specimen can be manufactured to 1 mm, and the same deposition surface can be confirmed clearly when the specimen of 1 mm thickness is checked with the naked eye. Since the transmittance varies depending on the thickness, the light source, and the distance between the specimen and the light source, it can be considered as a relative value in the case of the same thickness.
일 실시형태에 따르면, 상기 적층면은 곡면을 포함하는 것일 수 있다.According to one embodiment, the laminated surface may include a curved surface.
일 실시형태에 따르면, According to one embodiment,
상기 다수의 층의 동일한 면은 사이즈 크기 편차가 평균값으로부터 ±10%인 그레인을 포함하는 것일 수 있다. 상기 그레인 사이즈는 그레인의 평균 직경일 수 있다. 상기 제1 면(110)에서 상게 제2 면(120)으로 적층되는 적층면으로 갈수록 그레인 사이즈가 점점 커지거나 유사한 것일 수 있다.The same side of the plurality of layers may include grains having a size deviation of ±10% from an average value. The grain size may be an average diameter of grains. The grain size may gradually increase or be similar to the stacked surface from the
일 실시 형태에 따르면, 상기 다수의 층의 동일한 면은 상기 다수의 층의 동일한 면은 사이즈 크기 편차가 평균값으로부터 ±10%인 그레인을 포함하는 것일 수 있고, 일 실시형태에 따르면, 상기 제1 면(110)의 그레인 사이즈가 제2 면(120)의 그레인 사이즈보다 작은 것일 수 있다.According to one embodiment, the same side of the plurality of layers may include grains having a size deviation of ±10% from an average value, and according to one embodiment, the same side of the plurality of layers may include grains having a size deviation of ±10% from an average value. The grain size of (110) may be smaller than the grain size of the second surface (120).
각 층은 동일한 증착 과정으로 형성된 것이어서, 각 층의 면은 사이즈 크기 편차가 평균값으로부터 ±10%인 그레인을 포함하게 되는 것이다.Each layer is formed by the same deposition process, so that the surface of each layer includes grains whose size deviation is ±10% from the average value.
도 3은 본 발명의 일 실시예에 따른 제1 면 및 제2 면의 그레인 사이즈를 예시적으로 나타낸 단면도이다.3 is a cross-sectional view exemplarily showing the grain sizes of the first and second surfaces according to an embodiment of the present invention.
도 3을 참조하면, 상기 제1 면(110)의 그레인 사이즈는 CVD법에 의해 원료가 증착되어 부품의 소재가 성장되기 시작하면서 상대적으로 작고, 조밀하게 증착되고, 증착이 진행될수록, 즉, 제2 면(120)으로 갈수록 SiC의 그레인 사이즈가 커지게 된다. 따라서, 상기 부품(100)은 다수의 적층면이 반복되어 형성되고, 동일한 적층면은 그레인 사이즈가 동일한 것일 수 있다.Referring to FIG. 3, the grain size of the
일 실시형태에 있어서, 상기 제1 면(110)과 제2 면(120)은 SiC의 그레인 사이즈에 차이가 있으며, 플라즈마에 대한 식각 경향에 차이가 발생하게 된다. 반도체 제조장치, 예를 들어, 건식 식각장치의 반응 챔버 내에서 식각 처리가 이루어지는 웨이퍼 주변인 SiC의 그레인 사이즈가 작고 조밀한 제1 면(110)이 제2 면(120)에 비해 그레인 사이즈가 작아서 플라즈마에 의해 식각되는 식각율을 감소시킬 수 있다. 즉, 그레인 사이즈가 작을수록 내플라즈마성은 크고, 그레인 사이즈가 클수록 내플라즈마성은 작은 것일 수 있다.In one embodiment, the
일 실시형태에 따르면, 상기 반도체 제조장치용 부품은 엣지링이고, 상기 제1 면은 단차를 포함하고, 웨이퍼 안착면인 것일 수 있다. 상기 엣지링은 반도체 제조장치의 반응 챔버 내에서 웨이퍼를 고정하면서 플라즈마의 확산을 방지하고, 식각 공정이 이루어지는 웨이퍼 주변에 상기 플라즈마가 집중되도록 한다. 상기 엣지링의 그레인 사이즈가 작은 제1 면(110)이 플라즈마에 노출되게 하여, 플라즈마에 의해 엣지링이 식각되는 식각율을 감소시킬 수 있다. 따라서, 상기 엣지링의 수명을 연장하여 상기 엣지링의 교체 비용을 절감할 수 있으며, 상기 엣지링 교체에 따른 식각 공정 중단을 감소시켜 상기 식각 공정의 생산성을 향상시킬 수 있다.According to one embodiment, the component for the semiconductor manufacturing apparatus may be an edge ring, and the first surface may include a step and be a wafer seating surface. The edge ring prevents diffusion of plasma while fixing a wafer in a reaction chamber of a semiconductor manufacturing apparatus, and allows the plasma to be concentrated around a wafer where an etching process is performed. The etching rate at which the edge ring is etched by the plasma may be reduced by exposing the
일 실시형태에 따르면, 상기 반도체 제조장치용 부품은, 엣지링 이외에도 전극일 수도 있다. 상기 전극은 플라즈마 식각장치 내에서 사용되고, 다수의 홀이 마련되어 있으며, 외부에서 플라즈마 식각장치의 내부로 공급되는 식각 가스를 고르게 분산시켜 플라즈마 식각장치의 내부로 공급하는 역할을 할 수 있다. 전극의 하부측에는 공급된 식각 가스가 플라즈마화되어 기판의 특정 박막을 식각하게 된다. 따라서, 전극의 저면이 플라즈마에 접하게 되므로, 본 발명의 일 실시예에 따른 전극을 사용하는 경우, 플라즈마에 의해 전극이 식각되는 식각율을 감소시켜 전극의 수명을 연장시킬 수 있다.According to one embodiment, the component for the semiconductor manufacturing apparatus may be an electrode in addition to the edge ring. The electrode is used in the plasma etching device, has a plurality of holes, and may play a role of uniformly distributing an etching gas supplied from the outside to the inside of the plasma etching device and supplying it to the inside of the plasma etching device. The etching gas supplied to the lower side of the electrode is converted into plasma to etch a specific thin film of the substrate. Therefore, since the bottom surface of the electrode comes into contact with the plasma, when using the electrode according to an embodiment of the present invention, the etching rate of the electrode being etched by the plasma can be reduced, thereby extending the life of the electrode.
상기 부품은 내플라즈마성 소재로 SiC 또는 B4C 소재인 것 일 수 있고, 일 실시형태에 따르면, 상기 반도체 제조장치용 부품은 엣지링, 전극 뿐만 아니라 각종 서셉터 등 SiC 또는 B4C를 포함하는 플라즈마에 노출되는 환경에 적용되는 반도체 제조를 위한 건식 식각 장치의 다양한 부품 형성에 적용되는 부품으로 이용될 수 있다. 또한, 상기 부품은, 증착층의 경계가 플라즈마에 노출되지 않는 부품인 것일 수 있다.The part may be a SiC or B4C material as a plasma-resistant material, and according to one embodiment, the part for the semiconductor manufacturing apparatus is exposed to plasma containing SiC or B4C, such as edge rings, electrodes, and various susceptors. It can be used as a part applied to the formation of various parts of a dry etching apparatus for semiconductor manufacturing applied to an environment where it is applied. In addition, the part may be a part in which the boundary of the deposition layer is not exposed to plasma.
본 발명의 반도체 제조장치용 부품의 제조방법은, 모재를 준비하는 단계; 상기 모재를 감싸도록 SiC 또는 B4C를 포함하는 증착층을 형성하는 단계; 상기 증착층을 가공하는 단계; 및 상기 모재를 제거하여, 적어도 하나 이상의 SiC 또는 B4C를 포함하는 반도체 제조장치용 부품을 획득하는 단계;를 포함한다.The method of manufacturing a component for a semiconductor manufacturing apparatus of the present invention includes preparing a base material; Forming a deposition layer containing SiC or B4C to surround the base material; processing the deposition layer; and removing the base material to obtain a component for a semiconductor manufacturing apparatus including at least one SiC or B4C.
본 발명의 일 실시예에 따른 반도체 제조장치용 부품의 제조방법은, 반도체 제조장치용 부품의 제조 과정에서 종래의 가공 공정 중 일부를 생략할 수 있어 가공성이 향상되어 궁극적으로 반도체 제품의 생산 비용을 절감할 수 있는 효과가 있다. 또한, 단일의 공정으로 적어도 하나 이상의 반도체 제조장치용 부품을 획득할 수 있으므로 제조 공정이 단축되고 반도체 제조장치용 부품의 생산 효율이 향상되는 효과를 기대할 수 있다.The manufacturing method of a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention can omit some of the conventional processing steps in the manufacturing process of a component for a semiconductor manufacturing apparatus, thereby improving processability and ultimately reducing the production cost of a semiconductor product. There is a savings effect. In addition, since at least one component for a semiconductor manufacturing apparatus can be obtained in a single process, the manufacturing process can be shortened and the production efficiency of the parts for a semiconductor manufacturing apparatus can be improved.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체 제조장치용 부품의 제조과정을 나타내는 모식도이다. 도 4 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 제조장치용 부품의 제조과정은, 모재 준비 단계 (도 4), 증착층 형성 단계 (도 5), 증착층 가공 단계 (도 6) 및 부품 획득 단계 (도 7)를 포함한다.4 to 7 are schematic diagrams showing a manufacturing process of a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention. 4 to 7, the manufacturing process of a component for a semiconductor manufacturing apparatus according to an embodiment of the present invention includes a base material preparation step (FIG. 4), a deposition layer forming step (FIG. 5), a deposition layer processing step (FIG. 6) and parts acquisition step (Fig. 7).
도 4를 참조하면, 상기 모재 준비 단계는, 모재(200)를 준비하는 단계이다.Referring to FIG. 4 , the base material preparation step is a step of preparing a
일 실시형태에 따르면, 상기 모재(200)는, 탄소계 물질을 포함하는 것일 수 있다. 상기 모재(200)는, 예를 들어, 그라파이트, 탄소 블랙 등을 포함할 수 있다. 상기 모재로는, 표면 상에 SiC 또는 B4C와 같은 증착 물질이 균질하게 잘 층작되는 탄소계 소재이면 어느 것이라도 제한되지 않는다. 바람직하게는, SiC 또는 B4C와 같은 물질의 증착층과 손쉽게 분리될 수 있는 소재가 좋다.According to one embodiment, the
일 실시형태에 따르면, 상기 모재(200)는, 상부 및 하부에 균질한 SiC 또는 B4C와 같은 증착 물질의 증착층이 형성될 수 있는 것이라면 형태를 특별히 한정하지 않는다. 다만, SiC 또는 B4C와 같은 증착 물질이 증착될 수 있는 증착 챔버의 구조를 고려할 때, 모재 상의 균질한 SiC 또는 B4C와 같은 증착 물질의 증착층 형성을 위해서 모재의 형태가 링형으로 형성될 수 있다.According to one embodiment, the shape of the
도 5를 참조하면, 상기 증착층 형성 단계는, 모재(200)에 SiC 또는 B4C 증착층(100a)이 감싸지도록 형성하는 단계이다. 상기 모재(200) 상부 및 하부뿐만 아니라 측면에 균질한 SiC 또는 B4C 증착층이 형성될 수 있다.Referring to FIG. 5 , the deposition layer forming step is a step of forming the SiC or
일 실시형태에 따르면, 상기 증착층(100a)이 SiC일 경우, 원료 가스는, CH3SiCl3, (CH3)2SiCl2, (CH3)3SiCl, (CH3)4Si 및 CH3SiHCl2로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 가스를 사용하거나, 또는 SiCl4 가스에 CH4, C3H8, C6H14, C7H8 및 CCl4로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있고, 상기 증착층(100a)이 B4C일 경우 원료 가스는, BCl3, B2H6, BF3, CH4, C2H6 및 C3H8으로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있다.According to an embodiment, when the
일 실시형태에 따르면, 상기 증착층을 형성하는 단계는, 증착 온도 1000 ℃내지 1900 ℃에서, 성막속도를 20 ㎛/h 내지 400 ㎛/h로 증착하는 것일 수 있다. According to an embodiment, the forming of the deposition layer may include depositing at a deposition temperature of 1000 °C to 1900 °C at a deposition rate of 20 µm/h to 400 µm/h.
일 실시형태에 따르면, 증착층 형성 단계의 온도가 1000 ℃미만의 경우 온도가 너무 낮아 비정질상이 포함되어 내플라즈마 특성이 급격히 감소되고, 증착층 형성 속도가 낮아 생산성에 문제가 생길 수 있다. 증착층 형성 단계의 온도가 1900 ℃초과의 경우에는 증착층에 박리가 발생하는 등 증착 품질에 문제가 생길 수 있다. 성막 속도가 20 ㎛/hour 미만의 경우 증착층 형성 속도가 낮아 생산성에 문제가 생길 수 있고, 성막 속도가 400 ㎛/hour를 초과할 경우 지나치게 빠른 속도로 인해 모재와 증착층 사이에 기공이 존재하는 등 균질하게 증착이 발생하지 않는 문제가 생길 수 있다.According to one embodiment, when the temperature of the deposition layer forming step is less than 1000 ° C., the temperature is too low and an amorphous phase is included, resulting in a rapid decrease in plasma resistance and a low deposition rate, which may cause problems in productivity. When the temperature in the deposition layer forming step exceeds 1900° C., problems with deposition quality such as peeling of the deposition layer may occur. If the film formation rate is less than 20 ㎛ / hour, the deposition layer formation rate is low, which may cause problems in productivity, and if the film formation rate exceeds 400 ㎛ / hour, pores exist between the base material and the deposition layer due to the excessively fast speed. There may be a problem that deposition does not occur uniformly, such as.
일 실시형태에 따르면, 상기 증착층은, 상기 모재에 접하는 제1 면으로부터 상기 가공의 대상면인 제2 면으로 화학기상증착(chemical vapor diposition; CVD) 성장으로 형성된 것일 수 있다. 상기 제1 면 및 상기 제2 면은 도 1은 본 발명의 일 실시예에 따른 반도체 제조장치용 부품(100)의 단면도에서 나타낸 제1 면(110) 및 제2 면(120)과 동일하다. SiC 또는 B4C 증착층이 화학기상증착법으로 형성되므로 기공이 발생하지 않는 균질한 표면을 가질 수 있다. 따라서, SiC와 B4C소재의 화학적 특성상 강도와 내식성이 뛰어나고, 제조법상 뛰어난 표면의 균질성으로 인해 플라즈마에 대한 식각률이 낮은 특징이 있다.According to an embodiment, the deposition layer may be formed by chemical vapor deposition (CVD) growth from a first surface in contact with the base material to a second surface that is a target surface for processing. The first surface and the second surface are the same as the
도 6을 참조하면, 상기 증착층(100a) 가공 단계는, 모재(200)를 둘러싸는 SiC 또는 B4C 증착층(100a)을 반도체 제조장치용 부품으로 손쉽게 확보하기 위한 것으로 부품 형상으로 가공되는 것일 수 있다.Referring to FIG. 6, the step of processing the
도 7을 참조하면, 상기 부품 획득 단계는, 상기 모재(200)를 제거하여, 하나 이상의 SiC 또는 B4C를 포함하는 반도체 제조장치용 부품(100)을 획득하는 것일 수 있다. 모재를 둘러싸는 SiC 또는 B4C 증착층이 가공된 이후에는 모재와 반도체 제조장치용 부품을 손쉽게 분리할 수 있다.Referring to FIG. 7 , the component obtaining step may include obtaining a
일 실시형태에 따르면, 상기 모재(200)가 제거되면 모재의 일면이 부품의 형상과 대응되게 형성되므로 모재에 접하여 모재에 적층된 SiC 또는 B4C 면은 부품의 일면 형상이 되므로 형태를 변경하기 위한 가공 공정을 생략할 수 있어 부품 전체 가공 공정 수가 줄어든다. 즉, 해당 면의 형태는 모재에의 증착 과정에서 결정되는 것이므로, 추가적인 가공으로 형태를 변경할 필요가 없는 것이다.According to one embodiment, when the
일 실시형태에 따르면, 상기 제1 면의 내플라즈마성이 제2 면의 내플라즈마성보다 큰 것일 수 있다. 상기 제1 면과 제2 면은 SiC 또는 B4C의 내플라즈마성에 차이가 있으며, 그 차이에 의하여 플라즈마에 대한 식각 경향에 차이가 발생하게 된다. 따라서, 플라즈마가 존재하는 가혹한 조건의 반도체 제조장치, 예를 들어, 건식 식각장치의 반응 챔버 내에서 식각 처리가 이루어지는 웨이퍼 주변인 제1 면이 제2 면에 비해 내플라즈마성이 커서 반도체 제조장치용 부품의 수명을 연장시킬 수 있다.According to one embodiment, the plasma resistance of the first surface may be greater than the plasma resistance of the second surface. The first surface and the second surface have a difference in plasma resistance of SiC or B4C, and the difference causes a difference in etching tendency for plasma. Therefore, the first surface around the wafer where etching is performed in the reaction chamber of a semiconductor manufacturing apparatus under severe conditions where plasma exists, for example, a dry etching apparatus, has greater plasma resistance than the second surface, and thus is a component for a semiconductor manufacturing apparatus. can prolong the life of
일 실시형태에 따르면, 상기 제1 면은 플라즈마에 노출되는 경사면이고, 상기 제2 면은 기저면인 것일 수 있다. 상기 플라즈마에 노출되는 경사면은 반도체 제조장치 내에서 발생하는 플라즈마가 노출되는 면으로서, 웨이퍼 등이 안착되는 면의 부근면일 수 있다. 상기 기저면은 SiC 또는 B4C가 화학기상증착(CVD)에 의해 성장 이후 가공되는 면인 것일 수 있다.According to one embodiment, the first surface may be an inclined surface exposed to plasma, and the second surface may be a base surface. The inclined surface exposed to the plasma is a surface exposed to plasma generated in the semiconductor manufacturing apparatus, and may be a surface near a surface on which a wafer or the like is seated. The base surface may be a surface on which SiC or B4C is grown and then processed by chemical vapor deposition (CVD).
상기 제1 면은 CVD 기재면이고, 상기 제2 면은 CVD 성장면인 것일 수 있고, 상기 부품은 상기 제1 면으로부터 CVD 성장하여 형성된 것일 수 있다.The first surface may be a CVD substrate surface, the second surface may be a CVD growth surface, and the part may be formed by CVD growth from the first surface.
상기 적층면 중 동일한 면의 그레인은, 그레인 사이즈 평균값으로부터 ±10 % 이내의 크기를 갖는 것일 수 있다.The grains of the same plane among the laminated planes may have a size within ±10% of the average value of the grain size.
일 실시형태에 따르면, 상기 제1 면의 그레인 사이즈가 제2 면의 그레인 사이즈보다 작은 것일 수 있다. 상기 제1 면의 그레인 사이즈 및 제2 면의 그레인 사이즈는 도 2에서 설명한 바와 같다. 상기 제1 면의 그레인 사이즈는 SiC 또는 B4C가 성장되기 시작하면서 상대적으로 작고, 조밀하게 증착되고, 증착이 진행될수록, 즉, 제2 면으로 갈수록 SiC 또는 B4C의 그레인 사이즈가 커지게 된다. 상기 제1 면과 제2 면은 SiC 또는 B4C의 그레인 사이즈에 차이가 있으며, 플라즈마에 대한 식각 경향에 차이가 발생하게 된다. 반도체 제조장치, 예를 들어, 건식 식각장치의 반응 챔버 내에서 식각 처리가 이루어지는 웨이퍼 주변인 SiC 또는 B4C의 그레인 사이즈가 작고 조밀한 제1 면이 제2 면에 비해 그레인 사이즈가 작아서 플라즈마에 의해 식각되는 식각율을 감소시킬 수 있다. 즉, 그레인 사이즈가 작을수록 내플라즈마성은 크고, 그레인 사이즈가 클수록 내플라즈마성은 작은 것일 수 있다.According to one embodiment, the grain size of the first surface may be smaller than the grain size of the second surface. The grain size of the first surface and the grain size of the second surface are as described in FIG. 2 . The grain size of the first surface is relatively small and densely deposited as SiC or B4C starts to grow, and the grain size of SiC or B4C increases as the deposition progresses, that is, toward the second surface. The first surface and the second surface have a difference in grain size of SiC or B4C, and a difference in etching tendency with respect to plasma occurs. A semiconductor manufacturing apparatus, for example, in a reaction chamber of a dry etching apparatus, the first surface having a small and dense grain size of SiC or B4C, which is around the wafer on which etching is performed, is etched by plasma because the grain size is small compared to the second surface. Etching rate can be reduced. That is, the smaller the grain size, the higher the plasma resistance, and the larger the grain size, the lower the plasma resistance.
일 실시형태에 따르면, 상기 결정립의 크기는, X선 회절 분석에서 우선성장 피크의 반치폭(FWHM)을 기준으로 쉘러 식(Scherrer equation)을 사용하여 측정된 것일 수 있다.According to one embodiment, the size of the crystal grains may be measured using the Scherrer equation based on the full width at half maximum (FWHM) of the preferential growth peak in X-ray diffraction analysis.
상기 반치폭은, X선 회절 분석에서 나타난 우선성장 피크의 반값 폭을 의미할 수 있으며, 상기 쉘러 식(Scherrer equation)은 식 1로 표시되는 식을 의미할 수 있다.The full width at half maximum may mean the half width of the preferential growth peak shown in the X-ray diffraction analysis, and the Scherrer equation may mean the formula represented by
[식 1][Equation 1]
Scherrer equation : 결정립 크기 (nm) = 0.9 x ( λ( B x cosθScherrer equation: Grain size (nm) = 0.9 x ( λ( B x cosθ
여기서, λ는 X선 회절분석의 측정 파장이고, B는 우선성장 피크의 반치폭(rad)이며, θ는 우선성장 피크의angle 값(rad)을 의미한다.Here, λ is the measurement wavelength of X-ray diffraction analysis, B is the full width at half maximum (rad) of the preferential growth peak, and θ is the angle value (rad) of the preferential growth peak.
일 실시형태에 따르면, 상기 모재는 상하대칭 형상이고, 상기 하나 이상의 SiC 또는 B4C를 포함하는 반도체 제조장치용 부품은 동일 형상인 것일 수 있다. 모재는 획득하고자 하는 반도체 제조장치용 부품의 상하대칭 형상으로, 모재를 둘러싼 SiC 또는 B4C 증착층 가공 후 하나 이상의 SiC 또는 B4C를 포함하는 반도체 제조장치용 부품을 형성하는 것일 수 있다.According to one embodiment, the base material may have a vertically symmetrical shape, and the one or more parts for a semiconductor manufacturing apparatus including SiC or B4C may have the same shape. The parent material may have a vertically symmetrical shape of a component for a semiconductor manufacturing apparatus to be obtained, and may form a component for a semiconductor manufacturing apparatus including at least one SiC or B4C after processing a SiC or B4C deposition layer surrounding the base material.
일 실시형태에 따르면, 상기 반도체 제조장치용 부품 중, 상기 모재를 제거하여 노출된 면은 가공하지 않는 것일 수 있다. 상기 모재를 제거하여 노출된 면은 그레인 사이즈가 작기 때문에 내플라즈마성이 우수하므로 가공하지 않고 사용하는 것일 수 있다.According to one embodiment, a surface exposed by removing the base material among the parts for the semiconductor manufacturing apparatus may not be processed. Since the surface exposed by removing the base material has a small grain size and has excellent plasma resistance, it may be used without processing.
일 실시형태에 따르면, 상기 증착층을 가공하는 단계는, 상기 증착층 중, 상기 모재에 접하지 않은 면을 가공하는 것일 수 있다. 상기 증착층 중 모재에 접하지 않은 면은 그레인 사이즈가 크기 때문에 그레인 사이즈가 작은 면에 비해 내플라즈마성이 다소 떨어지므로 가공해도 무방하다.According to one embodiment, the processing of the deposition layer may include processing a surface of the deposition layer that is not in contact with the base material. Since the surface of the deposition layer that is not in contact with the base material has a large grain size, plasma resistance is somewhat inferior to that of a surface having a small grain size, so it may be processed.
일 실시형태에 따르면, 상기 반도체 제조장치용 부품은 엣지링이고, 상기 모재는 상면 및 하면에 단차를 포함하는 것일 수 있고, 상기 반도체 제조장치용 부품은 엣지링이고, 상기 제1 면은 단차를 포함하고, 웨이퍼 안착면인 것일 수 있다.According to one embodiment, the component for the semiconductor manufacturing apparatus is an edge ring, the base material may include steps on upper and lower surfaces, the component for the semiconductor manufacturing apparatus is an edge ring, and the first surface has a step difference. Including, it may be a wafer seating surface.
상기 반도체 제조장치용 부품은 엣지링뿐만 아니라 각종 적극 및 서셉터 등 SiC 또는 B4C를 포함하는 플라즈마에 노출되는 환경에 적용되는 반도체 제조를 위한 건식 식각 장치의 다양한 부품 형성에 적용되는 부품으로 이용될 수 있다.The parts for the semiconductor manufacturing apparatus can be used as parts applied to the formation of various parts of a dry etching apparatus for manufacturing semiconductors applied to an environment exposed to plasma containing SiC or B4C, such as various electrodes and susceptors, as well as edge rings. have.
도 8 내지 도 11은 본 발명의 다른 일 실시예에 따른 반도체 제조장치용 부품의 제조과정을 나타내는 모식도이다. 도 8 내지 도 11을 참고하면, 대칭형이 아닌 모재를 이용하여 동일한 방식으로 본 발명의 반도체 제조장치용 부품을 제조할 수 있다. 상기 도 4 내지 도 7에서 설명된 것과 동일한 방식이되, 도 4 내지 도 7와 같이 모재가 2 개의 부품의 사이에 위지하지 않기 때문에, 모재를 중심으로 양 쪽에서 부품을 얻을 수는 없으나, 모재를 제거하여, 미형태가공면을 바로 플라즈마에 노출되는 경사면 등으로 사용함으로써 얻을 수 있는 장점은 동일하게 기대되는 것이다.8 to 11 are schematic diagrams showing a manufacturing process of a component for a semiconductor manufacturing apparatus according to another embodiment of the present invention. Referring to FIGS. 8 to 11 , a component for a semiconductor manufacturing apparatus according to the present invention may be manufactured in the same manner using a base material that is not symmetrical. It is the same method as described in FIGS. 4 to 7, but since the base material is not positioned between the two parts as shown in FIGS. 4 to 7, parts cannot be obtained from both sides of the base material, but the base material The advantage that can be obtained by removing and using the micro-processed surface as an inclined surface directly exposed to plasma is expected to be the same.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, even if the described techniques are performed in a different order from the described method, and/or the described components are combined or combined in a different form than the described method, or substituted or replaced by other components or equivalents. Appropriate results can be achieved. Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.
100: 부품
110: 제1 면
120: 제2 면
130, 130', 130'': 다수의 적층들의 경계
200: 모재100: part
110: first side
120: second side
130, 130', 130'': boundaries of multiple stacks
200: base material
Claims (20)
상기 부품은, 단면 상 다수의 층의 단차를 포함하며,
상기 다수의 층은, 플라즈마에 노출되는 제1 면과 상기 반도체 제조장치에 안착되는 제2 면을 포함하는 것인,
반도체 제조장치용 부품.
As a component for a semiconductor manufacturing device,
The part includes steps of multiple layers in cross section,
The plurality of layers include a first surface exposed to plasma and a second surface seated on the semiconductor manufacturing apparatus,
Components for semiconductor manufacturing equipment.
상기 제1 면은 동일 적층면인 것인,
반도체 제조장치용 부품.
According to claim 1,
The first surface is the same laminated surface,
Components for semiconductor manufacturing equipment.
상기 제1 면의 내플라즈마성이 상기 제2 면의 내플라즈마성보다 크고,
단면이 상기 제1 면을 따라 적층되어 형성된 적층면들을 포함하는 것인,
반도체 제조장치용 부품.
According to claim 1,
Plasma resistance of the first surface is greater than plasma resistance of the second surface,
Wherein the cross section includes laminated surfaces formed by being laminated along the first surface,
Components for semiconductor manufacturing equipment.
상기 다수의 층의 동일한 면은 사이즈 크기 편차가 평균값으로부터 ±10 %인 그레인을 포함하는 것인,
반도체 제조장치용 부품.
According to claim 1,
The same side of the plurality of layers comprises grains with a size size deviation of ± 10% from the average value,
Components for semiconductor manufacturing equipment.
상기 제1 면은 플라즈마에 노출되는 경사면이고, 상기 제2 면은 기저면인 것인,
반도체 제조장치용 부품.
According to claim 1,
The first surface is an inclined surface exposed to plasma, and the second surface is a base surface,
Components for semiconductor manufacturing equipment.
상기 제1 면은 CVD 기재면이고, 상기 제2 면은 CVD 성장면인 것인,
반도체 제조장치용 부품.
According to claim 1,
The first surface is a CVD substrate surface, and the second surface is a CVD growth surface,
Components for semiconductor manufacturing equipment.
상기 부품은 상기 제1 면으로부터 CVD 성장하여 형성된 것인,
반도체 제조장치용 부품.
According to claim 1,
wherein the part is formed by CVD growth from the first surface;
Components for semiconductor manufacturing equipment.
상기 다수의 층의 중 동일한 면의 그레인은, 그레인 사이즈 평균값으로부터 ±10 % 이내의 크기를 갖는 것인,
반도체 제조장치용 부품.
According to claim 1,
The grains on the same side of the plurality of layers have a size within ±10% of the average value of the grain size,
Components for semiconductor manufacturing equipment.
상기 제1 면의 그레인 사이즈가 제2 면의 그레인 사이즈보다 작은 것인,
반도체 제조장치용 부품.
According to claim 1,
The grain size of the first surface is smaller than the grain size of the second surface,
Components for semiconductor manufacturing equipment.
상기 반도체 제조장치용 부품은 엣지링이고,
상기 제1 면은 단차를 포함하고, 웨이퍼 안착면인 것인,
반도체 제조장치용 부품.
According to claim 1,
The component for the semiconductor manufacturing device is an edge ring,
The first surface includes a step and is a wafer seating surface,
Components for semiconductor manufacturing equipment.
상기 부품은 내플라즈마성 소재로 SiC 또는 B4C 소재인 것인, 반도체 제조장치용 부품.
According to claim 1
The component is a plasma-resistant material that is a SiC or B4C material, a component for a semiconductor manufacturing device.
상기 부품은, 증착층의 경계가 플라즈마에 노출되지 않는 부품인 것인, 반도체 제조장치용 부품.
According to claim 1
The component is a component for a semiconductor manufacturing apparatus that is a component in which the boundary of the deposition layer is not exposed to plasma.
상기 모재를 감싸도록 SiC 또는 B4C를 포함하는 증착층을 형성하는 단계;
상기 증착층을 가공하는 단계; 및
상기 모재를 제거하여, 적어도 하나 이상의 SiC 또는 B4C를 포함하는 반도체 제조장치용 부품을 획득하는 단계;
를 포함하는,
반도체 제조장치용 부품의 제조방법.
Preparing the base material;
Forming a deposition layer containing SiC or B4C to surround the base material;
processing the deposition layer; and
Obtaining a component for a semiconductor manufacturing apparatus including at least one SiC or B4C by removing the base material;
including,
Manufacturing method of parts for semiconductor manufacturing equipment.
상기 모재는, 탄소계 물질을 포함하는 것인,
반도체 제조장치용 부품의 제조방법.
According to claim 13,
The base material is to include a carbon-based material,
Manufacturing method of parts for semiconductor manufacturing equipment.
상기 증착층은, 상기 모재에 접하는 제1 면으로부터 상기 가공의 대상면인 제2 면으로 CVD 성장으로 형성된 것인,
반도체 제조장치용 부품의 제조방법.
According to claim 13,
The deposition layer is formed by CVD growth from a first surface in contact with the base material to a second surface that is the target surface of the processing,
Manufacturing method of parts for semiconductor manufacturing equipment.
상기 제1 면의 내플라즈마성이 제2 면의 내플라즈마성보다 큰 것인,
반도체 제조장치용 부품의 제조방법.
According to claim 15,
Plasma resistance of the first surface is greater than plasma resistance of the second surface,
Manufacturing method of parts for semiconductor manufacturing equipment.
상기 제1 면은 플라즈마에 노출되는 경사면이고, 상기 제2 면은 기저면인 것인,
반도체 제조장치용 부품의 제조방법.
According to claim 15,
The first surface is an inclined surface exposed to plasma, and the second surface is a base surface,
Manufacturing method of parts for semiconductor manufacturing equipment.
상기 제1 면의 그레인 사이즈가 제2 면의 그레인 사이즈보다 작은 것인,
반도체 제조장치용 부품의 제조방법.
According to claim 15,
The grain size of the first surface is smaller than the grain size of the second surface,
Manufacturing method of parts for semiconductor manufacturing equipment.
상기 모재는 상하대칭 형상이고, 상기 하나 이상의 SiC 또는 B4C를 포함하는 반도체 제조장치용 부품은 동일 형상인 것인,
반도체 제조장치용 부품의 제조방법.
According to claim 13,
The base material has a vertically symmetrical shape, and the one or more parts for a semiconductor manufacturing apparatus including SiC or B4C have the same shape,
Manufacturing method of parts for semiconductor manufacturing equipment.
상기 반도체 제조장치용 부품은 엣지링이고,
상기 모재는 상면 및 하면에 단차를 포함하는 것인,
반도체 제조장치용 부품의 제조방법.According to claim 13,
The component for the semiconductor manufacturing device is an edge ring,
The base material includes steps on the upper and lower surfaces,
Manufacturing method of parts for semiconductor manufacturing equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210068125A KR102578550B1 (en) | 2021-05-27 | 2021-05-27 | Component of semiconductor manufacturing apparatus and preparing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210068125A KR102578550B1 (en) | 2021-05-27 | 2021-05-27 | Component of semiconductor manufacturing apparatus and preparing method of the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220160224A true KR20220160224A (en) | 2022-12-06 |
| KR102578550B1 KR102578550B1 (en) | 2023-09-15 |
Family
ID=84407561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210068125A KR102578550B1 (en) | 2021-05-27 | 2021-05-27 | Component of semiconductor manufacturing apparatus and preparing method of the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102578550B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130068136A (en) * | 2011-12-15 | 2013-06-25 | 주식회사 티씨케이 | Manufacturing method for silicaon carbide suceptor |
| KR20140074531A (en) * | 2012-12-10 | 2014-06-18 | 주식회사 티씨케이 | Silicon carbide structures for plasma processing device |
| KR20180020912A (en) * | 2016-08-18 | 2018-02-28 | 주식회사 티씨케이 | SiC PART FOR SEMICONDUCTOR MANUFACTORING COMPRISING DIFFERENT TRANSMITTANCE MULTILAYER AND METHOD OF MANUFACTURNING THE SAME |
| KR102201523B1 (en) * | 2020-07-02 | 2021-01-13 | 주식회사 티씨케이 | A part for semiconductor manufacturing with plasma resistant member and method for manufacturing thereof |
-
2021
- 2021-05-27 KR KR1020210068125A patent/KR102578550B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130068136A (en) * | 2011-12-15 | 2013-06-25 | 주식회사 티씨케이 | Manufacturing method for silicaon carbide suceptor |
| KR20140074531A (en) * | 2012-12-10 | 2014-06-18 | 주식회사 티씨케이 | Silicon carbide structures for plasma processing device |
| KR20180020912A (en) * | 2016-08-18 | 2018-02-28 | 주식회사 티씨케이 | SiC PART FOR SEMICONDUCTOR MANUFACTORING COMPRISING DIFFERENT TRANSMITTANCE MULTILAYER AND METHOD OF MANUFACTURNING THE SAME |
| KR102201523B1 (en) * | 2020-07-02 | 2021-01-13 | 주식회사 티씨케이 | A part for semiconductor manufacturing with plasma resistant member and method for manufacturing thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102578550B1 (en) | 2023-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7390695B2 (en) | Diamond substrate and manufacturing method thereof | |
| JP5216794B2 (en) | Method for producing epitaxially coated silicon wafer | |
| KR20100102106A (en) | Susceptor for vapor phase epitaxy and vapor phase epitaxy apparatus | |
| US20220341055A1 (en) | Silicon carbide ingot, method of preparing the same, and method for preparing silicon carbide wafer | |
| US20070042153A1 (en) | Free-standing silicon carbide articles formed by chemical vapor deposition and methods for their manufacture | |
| KR102201523B1 (en) | A part for semiconductor manufacturing with plasma resistant member and method for manufacturing thereof | |
| CN117401979B (en) | Method for preparing silicon carbide ceramic material, application and silicon carbide ceramic material | |
| US20100297350A1 (en) | Free-standing silicon carbide articles formed by chemical vapor deposition and methods for their manufacture | |
| KR101178184B1 (en) | Focus-ring for plasma etcher and manufacturing method thereof | |
| JP7163756B2 (en) | LAMINATED PRODUCT, METHOD FOR MANUFACTURING LAMINATED BODY, AND METHOD FOR MANUFACTURING SILICON CARBIDE POLYCRYSTALLINE SUBSTRATE | |
| KR102578550B1 (en) | Component of semiconductor manufacturing apparatus and preparing method of the same | |
| KR20150123078A (en) | Method of manufacturing a focus ring | |
| JP2009038294A (en) | Output adjustment method, manufacturing method of silicon epitaxial wafer, and susceptor | |
| KR101866869B1 (en) | Silicon carbide material and silicon carbide composite | |
| TW202403918A (en) | Component of semiconductor manufacturing apparatus and preparing method of the same | |
| WO2024010101A1 (en) | Component for semiconductor manufacturing apparatus, and manufacturing method therefor | |
| JP7294021B2 (en) | Method for surface treatment of graphite support substrate, method for depositing polycrystalline silicon carbide film, and method for manufacturing polycrystalline silicon carbide substrate | |
| CN118064864B (en) | Method for preparing silicon carbide material, application and silicon carbide material | |
| KR20190140885A (en) | Parts for semiconductor manufacturing with deposition layer covering boundary line between layers | |
| JP7204960B2 (en) | SIC structure formed by CVD method | |
| JP2002037669A (en) | Silicon carbide material, plasma-resistant member, and device for producing semiconductor | |
| KR20170095025A (en) | Silicon carbide epi wafer and semiconductor device comprising the same | |
| JP2024094248A (en) | Semiconductor heat treatment member | |
| CN118299323A (en) | Semiconductor heat treatment component | |
| JP2024094594A (en) | SiC epitaxial wafer and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |