KR20220153483A - Semiconductor Device for DRAM and Method of Manufacturing the Same - Google Patents
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Abstract
Description
본 발명은 DRAM용 반도체 소자 및 그의 제조방법에 관한 것이며, 보다 구체적으로는 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 일함수가 큰 희귀금속을 사용하여 DRAM용 커패시터의 하부전극을 제조할 때 랜딩패드와 커패시터의 하부전극 사이에 발생하는 접촉저항의 열화를 방지할 수 있는 DRAM용 반도체 소자 및 그의 제조방법에 관한 것이다. The present invention relates to a semiconductor device for DRAM and a method for manufacturing the same, and more specifically, to a lower electrode of a capacitor for DRAM using a rare metal having a high work function by an atomic layer deposition (ALD) method using an oxygen-based reactive gas. It relates to a semiconductor device for DRAM capable of preventing deterioration of contact resistance occurring between a landing pad and a lower electrode of a capacitor when manufacturing a semiconductor device and a manufacturing method thereof.
DRAM(dynamic random access memory)과 같은 반도체 소자는 모스 트랜지스터, 커패시터 및 배선을 구비한다. 상기 모스 트랜지스터는 소스 영역 및 드레인 영역을 가진다. 상기 커패시터는 상기 소스 영역에 전기적으로 연결될 수 있다. 그리고, 상기 배선, 예를 들면, 비트 라인은 상기 드레인 영역에 전기적으로 연결될 수 있다. A semiconductor device such as a dynamic random access memory (DRAM) includes a MOS transistor, a capacitor, and wiring. The MOS transistor has a source region and a drain region. The capacitor may be electrically connected to the source region. The wiring, for example, a bit line, may be electrically connected to the drain region.
상기 커패시터 및 비트 라인은 각각의 콘택 플러그를 통하여 상기 소스 영역 및 드레인 영역에 연결된다. 이 경우, 각각의 콘택 플러그는 직접 연결되지 않고, 상기 소스 영역 및 드레인 영역 상에 위치된 랜딩 패드와 접촉되어 연결될 수 있다. The capacitor and the bit line are connected to the source region and the drain region through respective contact plugs. In this case, each contact plug may not be directly connected, but may be connected in contact with landing pads located on the source region and the drain region.
또한, 트랜지스터와 커패시터로 구성되는 DRAM 소자에서 집적도를 높이기 위한 공정 미세화, 즉 디자인 룰(design rule)의 축소에 따라 커패시터의 커패시턴스(Capacitance)의 한계로 인해 센싱 마진이나 신뢰성의 문제가 발생하고 있다. 이에 따라 단위 면적당 요구되는 커패시터의 커패시턴스(Capacitance)를 증가시키는 기술이 요구된다. 커패시턴스는 알려진 바와 같이 유전막의 유전상수에 비례하고, 2전극 사이의 대향 면적에 비례하며, 유전막의 물리적 두께에 반비례한다. In addition, in a DRAM device composed of a transistor and a capacitor, a sensing margin or reliability problem arises due to the limitation of the capacitance of the capacitor according to the miniaturization of the process to increase the degree of integration, that is, the reduction of the design rule. Accordingly, a technique for increasing the capacitance of a capacitor per unit area is required. As known, capacitance is proportional to the dielectric constant of the dielectric film, proportional to the opposing area between the two electrodes, and inversely proportional to the physical thickness of the dielectric film.
지금까지 반도체 소자에서 요구하는 커패시턴스를 맞추기 위해서 고 유전상수를 갖는 유전막을 사용하고 대향 면적을 극대화시키는 작업을 해서 소자를 만들어 왔다. 그렇지만 공정 미세화가 더 진행될수록 대향 면적의 증대가 어렵고, 새로운 고유전상수를 갖는 유전막을 찾는 것도 한계에 이르게 되었다. 따라서 현재의 유전막에서 유전막의 물리적 두께를 줄여서 소자가 요구하는 커패시턴스를 얻는 것이 새로운 방안이다. So far, in order to meet the capacitance required by semiconductor devices, devices have been manufactured by using a dielectric film having a high dielectric constant and maximizing the opposing area. However, as process miniaturization progresses, it is difficult to increase the opposing area, and the search for a dielectric film having a new high dielectric constant has reached a limit. Therefore, a new method is to obtain a capacitance required by a device by reducing the physical thickness of the dielectric film in the current dielectric film.
하지만 기존의 타이타늄나이트라이드(TiN)막을 커패시터의 상부 및 하부 전극으로 사용하는 경우에는 유전막의 두께를 줄인 경우 누설전류 특성이 나빠져서 소자의 특성을 열화시키게 되어 사용할 수가 없다. 유전막과 대향 전극의 누설전류는 대향 전극의 일함수(work function)와 관련이 있고 일함수가 클수록 누설전류는 감소한다. 따라서 일함수가 큰 상부 및 하부 전극을 사용하면서 얇은 두께의 유전막을 형성하는 공정 설계가 필요하며 이를 통해 반도체 소자가 요구하는 커패시턴스를 충족시키는 기술이 요구된다. However, in the case of using a conventional titanium nitride (TiN) film as the upper and lower electrodes of a capacitor, when the thickness of the dielectric film is reduced, leakage current characteristics deteriorate and the characteristics of the device are deteriorated, so that it cannot be used. The leakage current between the dielectric film and the counter electrode is related to the work function of the counter electrode, and the leakage current decreases as the work function increases. Therefore, a process design for forming a thin dielectric film while using upper and lower electrodes having a large work function is required, and a technology that satisfies the capacitance required by a semiconductor device through this process is required.
TiN의 경우에는 타이타늄과 질소의 비율에 따라 변하지만 4.3 ~ 4.6 eV 수준의 일함수를 갖고 있다. 얇은 유전막의 두께에서 누설전류를 소자의 요구 수준에 충족시키기 위해서는 일함수가 큰 Ru, Ir, Pt( >4.7 eV)와 같은 희귀금속(noble metal)이 필요하다. 희귀금속을 상부 전극이나 하부 전극으로 사용하기 위해서는 고단차(high aspect ratio)의 구조에서 균일한 두께를 증착하는 것이 필요하다. In the case of TiN, it changes according to the ratio of titanium and nitrogen, but has a work function of 4.3 to 4.6 eV. In order to meet the required level of leakage current in a thin dielectric film thickness, noble metals such as Ru, Ir, and Pt (>4.7 eV) having a high work function are required. In order to use a rare metal as an upper electrode or a lower electrode, it is necessary to deposit a uniform thickness in a high aspect ratio structure.
이 증착방법으로는 화학기상증착(CVD : Chemical Vapor Deposition)이나 원자층증착(ALD : Atomic Layer Deposition)이 검토되고 있다. 이중에 CVD 방법은 15 nm 이하의 미세 설계 소자에서는 원하는 증착 균일성을 얻을 수 없어서 ALD 방법이 커패시터의 하부전극을 형성하는 기술로 가장 적합한 기술이다. ALD 방법은 표면의 흡착을 이용하여 저온 공정에서 가능하고 흡착과 표면 반응을 반복하여 증착하면서 고단차에서 두께의 균일성을 얻을 수가 있다. As this deposition method, chemical vapor deposition (CVD) or atomic layer deposition (ALD) is being studied. Among them, the CVD method cannot obtain the desired deposition uniformity in microscopic design devices of 15 nm or less, so the ALD method is the most suitable technology for forming the lower electrode of the capacitor. The ALD method is possible in a low-temperature process using surface adsorption, and thickness uniformity can be obtained at a high level while depositing by repeating adsorption and surface reaction.
ALD 방법을 이용하여 증착하는 경우에는 희귀금속의 소스(source)가 되는 전구체(precursor)와 반응기체가 필요하다. 전구체는 흡착성과 결합력에 따라 선택되어지고 있으며 반응기체는 암모니아계와 산소계가 추천되고 있다. 반응기체의 연구 결과는 산소나 산소 라디컬(radical)을 사용하는 것이 반응 및 표면 균일성, 표면 거칠기를 조절하는데 가장 바람직한 반응기체로 나타나, 산소나 산소 라디컬(radical)을 사용하는 것이 가장 적합한 것으로 되어 있다. In the case of deposition using the ALD method, a precursor and a reactive gas serving as a source of rare metals are required. Precursors are selected according to adsorption and bonding strength, and ammonia-based and oxygen-based reactive gases are recommended. The results of research on reactive gases show that the use of oxygen or oxygen radicals is the most desirable reactive gas for controlling reaction, surface uniformity, and surface roughness, and using oxygen or oxygen radicals is the most suitable it is made
하지만 산소계열의 반응기체를 사용하는 ALD 방법으로 커패시터의 하부전극을 형성할 때 하부전극과 반도체 기판을 연결하기 위해 형성한 금속의 랜딩패드(Landing Pad) 표면을 산화시켜 금속산화막이 형성되어 접촉부위를 절연시킴에 따라 반도체 소자로서 작동을 하지 못하게 하는 현상이 발생한다. However, when the lower electrode of a capacitor is formed by the ALD method using an oxygen-based reactive gas, the surface of the metal landing pad formed to connect the lower electrode and the semiconductor substrate is oxidized to form a metal oxide film on the contact area. According to the insulation, a phenomenon that prevents operation as a semiconductor device occurs.
따라서, 랜딩패드와 커패시터의 하부전극 사이에 접촉저항을 증가시키는 금속산화막이 형성되는 것을 극복하지 못하면 ALD 방법을 이용하여 Ru이나 Ir와 같은 희귀금속으로 커패시터의 하부전극을 형성하는 공정은 사용할 수가 없다. Therefore, if the metal oxide film that increases the contact resistance is not overcome between the landing pad and the lower electrode of the capacitor, the process of forming the lower electrode of the capacitor with rare metals such as Ru or Ir using the ALD method cannot be used. .
한국 등록특허공보 제10-2171267호(특허문헌 1)에는 활성영역을 가지는 기판; 상기 기판 상에 형성되고, 각각의 측벽에 절연 스페이서 구조체를 포함하는 도전 라인 구조체; 상기 도전 라인 구조체의 상부 및 상기 절연 스페이서 구조체의 상부에 형성되는 절연 패턴; 상기 활성영역에 연결되고, 상기 한 쌍의 도전 라인 구조체 사이에 형성되는 콘택 형성용 도전층; 상기 콘택 형성용 도전층의 상면에 접하는 랜딩 패드 형성용 도전층; 상기 랜딩 패드 형성용 도전층의 상면에 연결되고, 상기 도전 라인 구조체 중 하나의 도전 라인 구조체와 수직으로 오버랩 되는 랜딩 패드를 포함하는 반도체 소자가 개시되어 있다.Korean Patent Registration No. 10-2171267 (Patent Document 1) includes a substrate having an active region; a conductive line structure formed on the substrate and including an insulating spacer structure on each sidewall; an insulating pattern formed on an upper portion of the conductive line structure and an upper portion of the insulating spacer structure; a conductive layer for forming a contact connected to the active region and formed between the pair of conductive line structures; a conductive layer for forming a landing pad in contact with an upper surface of the conductive layer for forming a contact; Disclosed is a semiconductor device including a landing pad connected to an upper surface of the conductive layer for forming the landing pad and vertically overlapping one of the conductive line structures.
상기 특허문헌 1의 반도체 소자는 기판의 활성 영역과 커패시터 하부 전극을 전기적으로 연결하기 위해 상기 기판의 활성 영역과 연결되는 콘택 플러그 및 랜딩 패드를 포함한다. 상기 랜딩 패드는 도전 라인 구조체와 수직으로 오버랩되어 상기 도전 라인 구조체와 제2 절연 패턴을 덮도록 형성된다. 상기 랜딩 패드는 상기 콘택 플러그와 전기적으로 연결된다. 상기 콘택 플러그와 상기 랜딩 패드 사이에 금속 실리사이드막이 형성될 수 있다. 커패시터 하부 전극은 상기 랜딩 패드와 연결된다. The semiconductor device of Patent Document 1 includes a contact plug and a landing pad connected to the active region of the substrate to electrically connect the active region of the substrate and the lower electrode of the capacitor. The landing pad vertically overlaps the conductive line structure and covers the conductive line structure and the second insulating pattern. The landing pad is electrically connected to the contact plug. A metal silicide layer may be formed between the contact plug and the landing pad. A lower electrode of the capacitor is connected to the landing pad.
그러나, 상기 특허문헌 1에는 상기 랜딩 패드와 연결되는 커패시터 하부 전극을 일함수가 큰 희귀금속으로 형성할 때 증착 균일성을 위해 원자층증착(ALD : Atomic Layer Deposition) 방법으로 형성하는 기술을 개시하고 있지 않다.However, Patent Document 1 discloses a technique of forming a capacitor lower electrode connected to the landing pad with an atomic layer deposition (ALD) method for deposition uniformity when forming a rare metal having a large work function, There is not.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하고자 제안된 것으로, 그 목적은 산소계열의 반응기체를 사용하는 원자층증착(ALD: Atomic Layer Deposition) 방법으로 일함수가 큰 희귀금속을 사용하여 DRAM용 커패시터의 하부전극을 제조할 때 랜딩패드와 커패시터의 하부전극 사이에 발생하는 접촉저항의 열화를 방지할 수 있는 DRAM용 반도체 소자 및 그의 제조방법을 제공하는 데 있다.Therefore, the present invention has been proposed to solve the above problems of the prior art, and its object is to use a rare metal having a large work function as an atomic layer deposition (ALD) method using an oxygen-based reactive gas. An object of the present invention is to provide a semiconductor device for DRAM capable of preventing deterioration of contact resistance occurring between a landing pad and a lower electrode of a capacitor when manufacturing a lower electrode of a DRAM capacitor, and a manufacturing method thereof.
본 발명의 다른 목적은 커패시터의 하부전극과 접촉하는 랜딩패드의 최상부 표면층을 산화가 발생하는 경우에도 전도성을 띠는 금속으로 산화방지막을 형성함에 의해 산소계열의 반응기체를 사용하는 희귀금속 ALD 공정을 진행할지라도 산화방지막의 상부는 전도성 금속산화막이 형성되어 접촉저항의 열화를 일으키지 않는 DRAM용 반도체 소자 및 그의 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a rare metal ALD process using an oxygen-based reactive gas by forming an oxide film with a metal that is conductive even when oxidation occurs on the uppermost surface layer of the landing pad in contact with the lower electrode of the capacitor. An object of the present invention is to provide a semiconductor device for DRAM and a method for manufacturing the same, in which a conductive metal oxide film is formed on top of the oxidation prevention film to prevent deterioration of contact resistance.
본 발명의 또 다른 목적은 커패시터의 하부전극과 반도체 기판을 연결하는 랜딩패드와의 접촉저항을 낮추어서 DRAM 소자를 읽을 때(read)와 쓸 때(write)에 타이밍 마진을 확보하게 하여 DRAM 소자의 성능과 신뢰성을 향상시킬 수 있는 DRAM용 반도체 소자 및 그의 제조방법을 제공하는 데 있다.Another object of the present invention is to reduce the contact resistance between the lower electrode of the capacitor and the landing pad connecting the semiconductor substrate to secure a timing margin when reading and writing the DRAM device, thereby improving the performance of the DRAM device. It is to provide a semiconductor device for DRAM capable of improving performance and reliability and a manufacturing method thereof.
상기한 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 커패시터 하부전극과 연결되는 랜딩패드를 구비한 DRAM용 반도체 소자는 상기 랜딩패드와 하부전극 사이에 산화시에 전도성 특성을 갖는 금속으로 형성된 산화방지막을 포함하는 것을 특징으로 한다.In order to achieve the above object, a semiconductor device for DRAM having a landing pad connected to a lower electrode of a capacitor according to an embodiment of the present invention is formed of a metal having conductivity when oxidized between the landing pad and the lower electrode. It is characterized in that it contains an antioxidant film.
상기 하부전극과 산화방지막은 각각 희귀금속(noble metal)으로 이루어지며, 상기 희귀금속(noble metal)은 Ru 또는 Ir일 수 있다. 또한, 상기 산화방지막은 스퍼터링 또는 화학기상증착법을 이용하여 증착될 수 있다.The lower electrode and the anti-oxidation layer are each made of a noble metal, and the noble metal may be Ru or Ir. In addition, the anti-oxidation layer may be deposited using sputtering or chemical vapor deposition.
더욱이, 상기 랜딩패드는 기판의 활성영역과 연결되는 컨택 플러그의 상단과 접촉하며, Ti, TiN, W, Mo 중 하나 또는 이들의 조합으로 이루어질 수 있다.Moreover, the landing pad contacts the upper end of the contact plug connected to the active region of the substrate, and may be made of one or a combination of Ti, TiN, W, and Mo.
이 경우, 상기 하부전극은 산소계열의 반응기체를 사용하는 희귀금속의 원자층증착(ALD) 방법으로 형성될 수 있다.In this case, the lower electrode may be formed by an atomic layer deposition (ALD) method of a rare metal using an oxygen-based reactive gas.
또한, 상기 산화방지막은 산소계열 반응 기체를 이용하여 하부전극을 형성할 때, 상기 반응 기체와의 산화 반응에 의해 상기 랜딩패드의 산화가 이루어지는 것을 차단할 수 있는 두께로 형성될 수 있으며, 상기 산화방지막의 두께는 2 내지 10 nm 범위로 설정될 수 있다.In addition, when the lower electrode is formed using an oxygen-based reactive gas, the anti-oxidation layer may be formed to a thickness capable of preventing oxidation of the landing pad by an oxidation reaction with the reactive gas. The thickness of may be set in the range of 2 to 10 nm.
본 발명의 일 실시예에 따른 DRAM용 반도체 소자는 상기 하부전극을 둘러싸는 유전막; 및 상기 유전막을 둘러싸는 상부전극;을 더 포함할 수 있다. 상기 상부전극은 Ru, Ir, TiN 중 하나 또는 이들의 조합으로 이루어질 수 있다.A semiconductor device for a DRAM according to an embodiment of the present invention includes a dielectric film surrounding the lower electrode; and an upper electrode surrounding the dielectric layer. The upper electrode may be made of one or a combination of Ru, Ir, and TiN.
본 발명의 일 실시예에 따른 DRAM용 반도체 소자는 활성영역을 가지는 기판; 상기 기판의 상부에 형성되는 제1절연층; 일단부가 상기 제1절연층을 통하여 활성영역에 연결되고, 타단부가 노출된 콘택 플러그; 상기 콘택 플러그의 타단부에 연결되는 랜딩패드; 상기 랜딩패드의 상부에 산화되는 경우 전도성 금속산화막을 형성하는 산화방지막; 상기 랜딩패드와 산화방지막의 측면을 둘러싸는 제2절연층; 상기 산화방지막과 제2절연층의 상부에 형성되는 제3절연층; 및 일단부가 상기 제3절연층에 형성된 콘택창을 통하여 상기 산화방지막에 연결되며, 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 콘택창을 충전하여 형성되는 커패시터의 하부전극;을 포함하며, 상기 산화방지막과 하부전극 사이에는 전도성 금속산화막이 형성되는 것을 특징으로 한다. A semiconductor device for a DRAM according to an embodiment of the present invention includes a substrate having an active region; a first insulating layer formed on the substrate; a contact plug having one end connected to the active region through the first insulating layer and the other end exposed; a landing pad connected to the other end of the contact plug; an anti-oxidation film forming a conductive metal oxide film when oxidized on the top of the landing pad; a second insulating layer surrounding side surfaces of the landing pad and the anti-oxidation layer; a third insulating layer formed on the anti-oxidation layer and the second insulating layer; and a lower electrode of a capacitor having one end connected to the oxidation prevention film through a contact window formed in the third insulating layer and formed by filling the contact window with an atomic layer deposition (ALD) method using an oxygen-based reactive gas. It is characterized in that a conductive metal oxide film is formed between the oxidation prevention film and the lower electrode.
본 발명의 일 실시예에 따른 DRAM용 반도체 소자의 제조방법은 기판의 활성영역의 상부에 형성된 제1절연층과, 상기 제1절연층을 통하여 활성영역과 연결되는 컨택 플러그의 상단과 접촉하는 랜딩패드용 금속막을 형성하는 단계; 상기 랜딩패드용 금속막의 상부에 산화되는 경우 전도성 금속산화막을 형성하는 희귀금속을 사용하여 산화방지용 금속막을 형성하는 단계; 상기 랜딩패드용 금속막과 산화방지용 금속막을 패터닝하여 랜딩패드와 이에 대응하는 산화방지막을 형성하는 단계; 상기 랜딩패드와 산화방지막의 측면을 둘러싸는 제2절연층을 형성한 후, 상기 산화방지막과 제2절연층의 상부에 제3절연층을 형성하는 단계; 및 상기 제3절연층에 상기 산화방지막과 컨택하기 위한 콘택창을 형성한 후, 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 콘택창에 희귀금속을 충전하여 커패시터의 하부전극을 형성하는 단계;를 포함하며, 상기 산화방지막과 하부전극 사이에는 전도성 금속산화막이 형성되는 것을 특징으로 한다.A method of manufacturing a semiconductor device for DRAM according to an embodiment of the present invention includes a first insulating layer formed on an upper portion of an active region of a substrate and a landing contacting the top of a contact plug connected to the active region through the first insulating layer. forming a metal film for a pad; forming an anti-oxidation metal film on top of the metal film for the landing pad using a rare metal that forms a conductive metal oxide film when oxidized; patterning the metal film for the landing pad and the metal film for oxidation to form a landing pad and an anti-oxidation film corresponding thereto; forming a second insulating layer surrounding side surfaces of the landing pad and the anti-oxidation film, and then forming a third insulating layer on top of the anti-oxidation film and the second insulating layer; and forming a contact window for contacting the oxide layer on the third insulating layer, and then filling the contact window with a rare metal by an atomic layer deposition (ALD) method using an oxygen-based reactive gas to form a lower electrode of a capacitor. and forming a conductive metal oxide film between the oxidation prevention film and the lower electrode.
이 경우, 상기 산화방지막은 Ru 또는 Ir을 스퍼터링 또는 화학기상증착법을 이용하여 증착될 수 있다.In this case, the anti-oxidation layer may be deposited using Ru or Ir sputtering or chemical vapor deposition.
또한, 상기 커패시터의 하부전극을 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 형성할 때, 금속 유기화합물을 사용하여 300℃ 이하의 온도에서 증착될 수 있다. 상기 금속 유기화합물은 카보닐기나 디케톤, 디아민류 중 어느 하나일 수 있다.In addition, when the lower electrode of the capacitor is formed by an atomic layer deposition (ALD) method using an oxygen-based reactive gas, a metal organic compound may be used and deposited at a temperature of 300° C. or less. The metal organic compound may be any one of a carbonyl group, a diketone, and diamines.
또한, 본 발명의 다른 실시예에 따른 DRAM용 반도체 소자의 제조방법은 기판의 활성영역의 상부에 형성된 제1절연층과, 상기 제1절연층을 통하여 활성영역과 연결되는 컨택 플러그의 상단과 접촉하는 랜딩패드용 금속막을 형성하는 단계; 상기 랜딩패드용 금속막을 패터닝하여 랜딩패드를 형성하는 단계; 상기 랜딩패드의 측면을 둘러싸는 제2절연층을 형성한 후, 상기 랜딩패드의 상부에 산화되는 경우 전도성 금속산화막을 형성하는 희귀금속을 사용하여 산화방지막을 형성하는 단계; 상기 산화방지막의 측면을 둘러싸는 제3절연층을 형성한 후, 산화방지막과 제3절연층의 상부에 제4절연층을 형성하는 단계; 및 상기 제4절연층에 상기 산화방지막과 컨택하기 위한 콘택창을 형성한 후, 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 콘택창에 희귀금속을 충전하여 커패시터의 하부전극을 형성하는 단계;를 포함하며, 상기 산화방지막과 하부전극 사이에는 전도성 금속산화막이 형성되는 것을 특징으로 한다.In addition, a method of manufacturing a semiconductor device for DRAM according to another embodiment of the present invention contacts a first insulating layer formed on an upper portion of an active region of a substrate and an upper end of a contact plug connected to the active region through the first insulating layer. forming a metal film for a landing pad; forming a landing pad by patterning the metal film for the landing pad; After forming a second insulating layer surrounding the side surface of the landing pad, forming an oxidation prevention film using a rare metal that forms a conductive metal oxide film when oxidized on top of the landing pad; forming a fourth insulating layer on top of the antioxidant layer and the third insulating layer after forming a third insulating layer surrounding the side surface of the antioxidant layer; and forming a contact window for contacting the oxidation prevention film on the fourth insulating layer, and then filling the contact window with a rare metal by an atomic layer deposition (ALD) method using an oxygen-based reactive gas to form a lower electrode of a capacitor. and forming a conductive metal oxide film between the oxidation prevention film and the lower electrode.
이 경우, 상기 산화방지막은 Ru 또는 Ir을 선택적 화학기상증착법을 이용하여 증착될 수 있다.In this case, the anti-oxidation layer may be deposited using Ru or Ir selective chemical vapor deposition.
더욱이, 본 발명의 다른 실시예에 따른 DRAM용 반도체 소자의 제조방법은 기판의 활성영역의 상부에 형성된 제1절연층과, 상기 제1절연층을 통하여 활성영역과 연결되는 컨택 플러그의 상단과 접촉하는 랜딩패드용 금속막을 형성하는 단계; 상기 랜딩패드용 금속막을 패터닝하여 랜딩패드를 형성하는 단계; 상기 랜딩패드의 측면을 둘러싸는 제2절연층을 형성한 후, 상기 랜딩패드와 제2절연층의 상부에 제3절연층을 형성하는 단계; 상기 제3절연층에 상기 랜딩패드와 컨택하기 위한 콘택창을 형성한 후, 상기 콘택창 내부에 노출된 랜딩패드의 상부에, 산화되는 경우 전도성 금속산화막을 형성하는 희귀금속을 사용하여 산화방지막을 형성하는 단계; 및 상기 콘택창 내부에 노출된 상기 산화방지막 위에 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 콘택창에 희귀금속을 충전하여 커패시터의 하부전극을 형성하는 단계;를 포함하며, 상기 산화방지막과 하부전극 사이에는 전도성 금속산화막이 형성되는 것을 특징으로 한다.Furthermore, a method of manufacturing a semiconductor device for DRAM according to another embodiment of the present invention contacts a first insulating layer formed on an upper portion of an active region of a substrate and an upper end of a contact plug connected to the active region through the first insulating layer. forming a metal film for a landing pad; forming a landing pad by patterning the metal film for the landing pad; forming a second insulating layer surrounding the side surface of the landing pad and then forming a third insulating layer on top of the landing pad and the second insulating layer; After forming a contact window for contacting the landing pad on the third insulating layer, an oxidation prevention film is formed on top of the landing pad exposed inside the contact window by using a rare metal that forms a conductive metal oxide film when oxidized. forming; and forming a lower electrode of a capacitor by filling the contact window with a rare metal by an atomic layer deposition (ALD) method using an oxygen-based reactive gas on the oxidation prevention film exposed inside the contact window. It is characterized in that a conductive metal oxide film is formed between the oxidation prevention film and the lower electrode.
본 발명의 실시예에 따른 DRAM용 반도체 소자의 제조방법은 상기 하부전극을 형성한 후, 상기 제3절연층이 노출되도록 기판의 상부를 CMP 처리에 의해 제거한 후, 하부전극의 상단부가 노출되면 하부전극을 둘러싸고 있는 제3절연층을 제거하는 단계; 상기 하부전극을 둘러싸도록 유전막을 형성하는 단계; 및 상기 유전막의 표면에 상부전극을 형성하는 단계;를 더 포함할 수 있다.In the method of manufacturing a semiconductor device for DRAM according to an embodiment of the present invention, after forming the lower electrode, removing the upper part of the substrate by CMP process to expose the third insulating layer, and then exposing the upper part of the lower electrode, the lower part removing the third insulating layer surrounding the electrode; forming a dielectric film to surround the lower electrode; and forming an upper electrode on a surface of the dielectric layer.
본 발명은 희귀금속(noble metal) 하부전극을 사용하는 DRAM 커패시터(capacitor)의 접촉저항의 악화를 억제하기 위한 것으로, 하부전극과 실리콘 기판의 활성영역을 연결하는 랜딩패드(landing pad) 사이에 전도성이 있는 금속산화물 특성을 갖는 금속을 산화방지막으로 삽입하여 하부전극 형성 공정에서 발생되는 산화에 의해 산화방지막의 금속이 산화되어도 전도성 특성이 있는 층으로 존재하게 하여 접촉 저항의 악화를 방지할 수 있다.The present invention is to suppress deterioration of contact resistance of a DRAM capacitor using a noble metal lower electrode, and conduction between a lower electrode and a landing pad connecting an active region of a silicon substrate By inserting a metal having a metal oxide characteristic into the oxidation prevention film, even if the metal of the oxidation prevention film is oxidized by oxidation generated in the lower electrode formation process, it exists as a layer having conductive properties, thereby preventing deterioration of contact resistance.
상기한 바와 같이, 본 발명에서는 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 일함수가 큰 희귀금속을 사용하여 커패시터의 하부전극을 제조할 때 랜딩패드와 커패시터의 하부전극 사이에 발생하는 접촉저항의 열화를 방지할 수 있다.As described above, in the present invention, when the lower electrode of the capacitor is manufactured using a rare metal having a large work function by the atomic layer deposition (ALD) method using an oxygen-based reactive gas, there is a gap between the landing pad and the lower electrode of the capacitor. Deterioration of the contact resistance that occurs can be prevented.
또한, 본 발명에서는 커패시터의 하부전극과 접촉하는 랜딩패드의 최상부 표면층을 산화가 발생하는 경우에도 전도성을 띠는 금속으로 산화방지막을 형성함에 의해 산소계열의 반응기체를 사용하는 희귀금속 ALD 공정을 진행할지라도 산화방지막의 상부는 전도성 금속산화막이 형성되어 접촉저항의 열화를 일으키지 않는다.In addition, in the present invention, even when oxidation occurs on the uppermost surface layer of the landing pad in contact with the lower electrode of the capacitor, a rare metal ALD process using an oxygen-based reactive gas is performed by forming an oxidation prevention film with a conductive metal. However, since a conductive metal oxide film is formed on the top of the anti-oxidation film, the contact resistance does not deteriorate.
더욱이, 본 발명에서는 커패시터의 하부전극과 반도체 기판을 연결하는 랜딩패드와의 접촉저항을 낮추어서 DRAM 소자를 읽을 때(read)와 쓸 때(write)에 타이밍 마진을 확보하게 하여 DRAM 소자의 성능과 신뢰성을 향상시키는 데 기여할 수 있다.Furthermore, in the present invention, the contact resistance between the lower electrode of the capacitor and the landing pad connecting the semiconductor substrate is lowered to secure a timing margin when reading and writing the DRAM device, thereby improving performance and reliability of the DRAM device. can contribute to improving
특히, 본 발명에 따라 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 일함수가 큰 희귀금속을 사용하여 커패시터의 하부전극을 제조하는 기술은 DRAM에서 커패시턴스의 증대를 위해 사용되는 원자층 증착법에 의한 희귀금속(Ru이나 Ir)의 하부전극을 사용하는 반도체 소자에 대해서는 가장 필요한 것이다. In particular, according to the present invention, the technique of manufacturing the lower electrode of a capacitor using a rare metal having a large work function by the atomic layer deposition (ALD) method using an oxygen-based reactive gas is an atomic layer deposition (ALD) method used for increasing capacitance in DRAM. It is most necessary for semiconductor devices using a lower electrode of a rare metal (Ru or Ir) by layer deposition.
도 1a 내지 도 1g는 각각 본 발명의 제1실시예에 따른 DRAM용 반도체 소자의 제조방법을 설명하는 공정단면도이다.
도 2a 내지 도 2g는 각각 본 발명의 제2실시예에 따른 DRAM용 반도체 소자의 제조방법을 설명하는 공정단면도이다.
도 3a 내지 도 3g는 각각 본 발명의 제3실시예에 따른 DRAM용 반도체 소자의 제조방법을 설명하는 공정단면도이다.
도 4는 본 발명에 따라 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 일함수가 큰 희귀금속을 사용하여 제조된 DRAM용 커패시터의 하부전극을 나타내는 단면도이다.
도 5a 및 도 5b는 각각 비교예 및 실시예에 따른 DRAM용 반도체 소자의 산화방지막의 역할을 확인하기 위한 X-ray Photoelectron Spectroscopy) 분석 결과를 나타내는 그래프이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device for DRAM according to a first embodiment of the present invention.
2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device for DRAM according to a second embodiment of the present invention, respectively.
3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device for DRAM according to a third embodiment of the present invention, respectively.
4 is a cross-sectional view showing a lower electrode of a DRAM capacitor manufactured using a rare metal having a high work function by an atomic layer deposition (ALD) method using an oxygen-based reactive gas according to the present invention.
5A and 5B are graphs showing results of X-ray photoelectron spectroscopy (X-ray photoelectron spectroscopy) analysis for confirming the role of the antioxidant film of the semiconductor device for DRAM according to Comparative Examples and Examples, respectively.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다. Hereinafter, preferred embodiments according to the present invention will be described with reference to the accompanying drawings.
이 과정에서 도면에 도시된 구성요소의 크기나 형상 등은 설명의 명료성과 편의상 과장되게 도시될 수 있다. 또한, 본 발명의 구성 및 작용을 고려하여 특별히 정의된 용어들은 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 한다. In this process, the size or shape of the components shown in the drawings may be exaggerated for clarity and convenience of description. In addition, terms specifically defined in consideration of the configuration and operation of the present invention may vary according to the intentions or customs of users and operators. Definitions of these terms should be made based on the content throughout this specification.
일반적으로 반도체 소자는 소자분리막에 의해 정의되는 활성 영역을 가지는 기판을 포함한다. In general, a semiconductor device includes a substrate having an active region defined by an isolation layer.
상기 기판은 Si(silicon), 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 또한, 상기 기판은 Ge(germanium), 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 또는 InP(indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 또한, 상기 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 활성 영역을 포함할 수 있다.The substrate may include silicon (Si), for example, single crystal silicon, polycrystalline silicon, or amorphous silicon. In addition, the substrate may include a semiconductor material such as germanium (Ge), silicon germanium (SiGe), silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide (InAs), or indium phosphide (InP). . In addition, the substrate may include a conductive region, for example, a well doped with impurities or an active region doped with impurities.
상기 기판 위에는 절연막을 사이에 두고 기판과 이격되어 있는 복수의 도전 라인이 형성될 수 있다. 상기 복수의 도전 라인은 상기 기판 상에서 일 방향(Y 방향)을 따라서 상호 평행하게 연장될 수 있다. 이 경우, 상기 복수의 도전 라인은 복수의 비트 라인을 구성할 수 있다.A plurality of conductive lines spaced apart from the substrate may be formed on the substrate with an insulating film interposed therebetween. The plurality of conductive lines may extend parallel to each other along one direction (Y direction) on the substrate. In this case, the plurality of conductive lines may constitute a plurality of bit lines.
상기 기판의 메모리셀 영역에 형성된 복수의 워드 라인 트렌치의 내부에 복수의 게이트 절연막, 복수의 워드 라인, 및 복수의 매몰 절연막이 차례로 형성될 수 있다.A plurality of gate insulating layers, a plurality of word lines, and a plurality of buried insulating layers may be sequentially formed in the plurality of word line trenches formed in the memory cell region of the substrate.
상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 상기 복수의 워드 라인은 Ti, TiN, Ta, TaN, W, WN, TiSiN, Mo 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 복수의 매몰 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.The gate insulating film may be formed of at least one selected from a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an oxide/nitride/oxide (ONO) film, or a high-k dielectric film having a higher dielectric constant than a silicon oxide film. The plurality of word lines may be formed of at least one material selected from Ti, TiN, Ta, TaN, W, WN, TiSiN, Mo, or WSiN. The plurality of buried insulating layers may be formed of a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, or a combination thereof.
상기 기판 상에는 다이렉트 콘택을 통해 기판의 활성 영역에 연결되는 비트 라인이 형성되어 있다. 상기 비트 라인을 덮는 제1 절연막 위에는 기판의 활성 영역에 연결되는 복수의 베리드 콘택이 형성된다. 상기 복수의 베리드 콘택은 제2 절연막에 의해 상호 절연될 수 있다.A bit line connected to an active region of the substrate through a direct contact is formed on the substrate. A plurality of buried contacts connected to the active region of the substrate are formed on the first insulating layer covering the bit line. The plurality of buried contacts may be insulated from each other by a second insulating layer.
상기 다이렉트 콘택은 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다.The direct contact may be made of polysilicon, metal, conductive metal nitride, or a combination thereof.
상기 비트 라인은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 상기 비트 라인은 도핑된 폴리실리콘, TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있다.The bit line may include at least one material selected from a semiconductor doped with impurities, a metal, a conductive metal nitride, and a metal silicide. For example, the bit line may be made of doped polysilicon, TiN, TiSiN, W, tungsten silicide, or a combination thereof.
상기 복수의 베리드 콘택은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다.The plurality of buried contacts may be formed of a semiconductor doped with impurities, a metal, a conductive metal nitride, or a combination thereof.
상기 제1 절연막 및 제2 절연막은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제1 절연막 및 제2 절연막은 TEOS(tetraethylorthosilicate), HDP(high density plasma), 또는 BPSG(boro-phospho silicate glass)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.Each of the first insulating layer and the second insulating layer may be formed of an oxide layer, a nitride layer, or a combination thereof. For example, the first insulating film and the second insulating film may be made of tetraethylorthosilicate (TEOS), high density plasma (HDP), or boro-phospho silicate glass (BPSG), but are not limited thereto.
상기 복수의 베리드 콘택은 상기 비트 라인을 중심으로 Y 방향의 양 측에서 Z 방향을 따라 연장되어 상기 기판의 활성 영역에 연결될 수 있다. 상기 복수의 베리드 콘택은 상기 기판의 활성 영역에 접하는 콘택 플러그와 상기 콘택 플러그 위에 형성되는 랜딩 패드를 포함하는 구조를 가질 수 있다. The plurality of buried contacts may extend along the Z direction from both sides of the Y direction with respect to the bit line to be connected to the active region of the substrate. The plurality of buried contacts may have a structure including a contact plug contacting an active region of the substrate and a landing pad formed on the contact plug.
상기 제2 절연막 위에는 상기 복수의 베리드 콘택에 연결되어 있는 복수의 커패시터가 형성되어 있다. 상기 복수의 커패시터는 각각 하부 전극과, 상부 전극과, 상기 하부 전극과 상기 상부 전극 사이에 개재된 유전막을 포함한다. A plurality of capacitors connected to the plurality of buried contacts are formed on the second insulating layer. Each of the plurality of capacitors includes a lower electrode, an upper electrode, and a dielectric layer interposed between the lower electrode and the upper electrode.
일반적으로 DRAM용 반도체 소자는 복수의 메모리 셀 및 배선을 포함하며, 각 메모리 셀은 하나의 트랜지스터와 커패시터를 구비한다. 상기 배선은 복수의 메모리 셀에 대한 데이터의 저장 및 판독을 위해 복수의 비트 라인과 워드 라인을 포함한다. In general, a semiconductor device for DRAM includes a plurality of memory cells and wires, and each memory cell includes one transistor and one capacitor. The wiring includes a plurality of bit lines and word lines for storing and reading data to and from a plurality of memory cells.
상기 트랜지스터는 예를 들어, MOS 트랜지스터로 이루어질 수 있고, 활성영역에 소스 영역 및 드레인 영역을 가진다. 상기 커패시터는 소스 영역에 전기적으로 연결되고, 상기 배선, 예를 들면, 비트 라인은 드레인 영역에 전기적으로 연결될 수 있다. The transistor may be formed of, for example, a MOS transistor, and has a source region and a drain region in an active region. The capacitor may be electrically connected to a source region, and the wire, eg, a bit line, may be electrically connected to a drain region.
이 경우, 커패시터 및 배선은 MOS 트랜지스터의 상부에 배치되는 구조를 가짐에 따라 상기 커패시터 및 비트 라인은 각각의 콘택 플러그를 통하여 상기 소스 영역 및 드레인 영역에 연결된다. 이 경우, 각각의 콘택 플러그는 직접 연결되지 않고, 상기 소스 영역 및 드레인 영역 상에 위치된 랜딩 패드와 접촉되어 연결될 수 있다. In this case, since the capacitor and the wiring have a structure disposed over the MOS transistor, the capacitor and the bit line are connected to the source region and the drain region through respective contact plugs. In this case, each contact plug may not be directly connected, but may be connected in contact with landing pads located on the source region and the drain region.
상기한 바와 같이, DRAM용 반도체 소자는 DRAM 소자에서 집적도를 높이기 위한 공정 미세화에 따라 트랜지스터와 그 상부에 배치되는 커패시터 및 배선, 비트라인 및 워드라인 사이의 연결 구조는 매우 복잡하고 다양하게 이루어질 수 있다.As described above, in the semiconductor device for DRAM, the connection structure between a transistor, a capacitor disposed thereon, a wiring, a bit line, and a word line may be very complex and diverse according to process miniaturization to increase the degree of integration in the DRAM device. .
그러나, 크게 보면 모든 DRAM용 반도체 소자는 MOS 트랜지스터 형성에 필요한 소자 분리된 활성영역을 가지는 기판, 상기 MOS 트랜지스터 상부에 형성된 절연층, 상기 절연층을 통하여 활성영역과 접촉하는 컨택 플러그, 상기 컨택 플러그의 상부에 형성되는 랜딩패드 및 상기 랜딩패드 상부에 형성되는 커패시터를 포함하고 있다.However, from a large perspective, all semiconductor devices for DRAM include a substrate having an element-separated active region necessary for forming a MOS transistor, an insulating layer formed on top of the MOS transistor, a contact plug contacting the active region through the insulating layer, and the contact plug It includes a landing pad formed on top and a capacitor formed on top of the landing pad.
본 발명은 랜딩패드와 커패시터의 하부전극 사이에 발생하는 접촉저항의 열화를 방지할 수 있는 DRAM용 반도체 소자 및 그의 제조방법에 관한 것으로, 이하의 설명에서는 랜딩패드 형성 이전의 공정은 생략하고 랜딩패드 형성후 커패시터 형성까지의 공정에 대하여 주로 설명한다.The present invention relates to a semiconductor device for DRAM capable of preventing deterioration of contact resistance occurring between a landing pad and a lower electrode of a capacitor, and a manufacturing method thereof. In the following description, the process prior to forming the landing pad is omitted and the landing pad The process from formation to capacitor formation is mainly explained.
첨부한 도 1a 내지 도 1g는 각각 본 발명의 제1실시예에 따른 DRAM용 반도체 소자의 제조방법을 설명하는 공정단면도이다.1A to 1G are process cross-sectional views illustrating a method of manufacturing a semiconductor device for DRAM according to a first embodiment of the present invention.
먼저, 도 1a에서 하측에 도시를 생략한 부분은 예를 들어, 반도체 기판에 불순물을 도핑하여 드레인 영역과 소스 영역을 형성하는 활성 영역이 형성된 기판 상태를 나타내고, 도시된 부분은 생략된 기판의 상부에 절연층이 형성된 상태를 나타낸다. First, in FIG. 1A, a portion omitted from the lower portion shows a substrate state in which, for example, an active region for forming a drain region and a source region is formed by doping an impurity into a semiconductor substrate, the upper portion of the substrate is omitted. shows the state in which the insulating layer is formed.
도 1a를 참고하면, 반도체 기판에 불순물을 도핑하여 형성된 활성 영역, 즉 소스 영역에 대한 컨택을 위해 제1절연층(12)에 접촉창(contact window)을 형성하고, 상기 접촉창에 전도성 물질, 예를 들어, 폴리실리콘(Poly-Si)이나 폴리실리콘저마늄(Poly-SiGe)을 충진하여 컨택 플러그(10)를 형성한다. 이어서, 컨택 플러그(10)의 상단과 접촉하도록 랜딩패드를 형성하기 위한 랜딩패드용 금속막(20a)을 Ti, TiN, W, Mo 중 하나 또는 그 조합으로 막을 사용하여 형성한다. Referring to FIG. 1A , a contact window is formed in the first insulating
이어서, 도 1b와 같이, 상기 랜딩패드용 금속막(20a)의 상부에 형성되어 랜딩패드(20)의 산화를 방지하도록 산화방지용 금속막(22a)을 형성한다. 이를 위해 상기 랜딩패드용 금속막(20a)의 상부에 산화되는 경우 전도성 금속산화막을 형성할 수 있는 산화방지용 금속막(22a)을 희귀금속을 사용하여 형성한다. Subsequently, as shown in FIG. 1B, an
상기 산화되는 경우 전도성 금속산화막의 특성을 갖는 산화방지용 금속막(22a)은 Ru 또는 Ir을 사용할 수 있다. 이 경우, 희귀금속인 백금(Pt)도 고려할 수 있으나 백금(Pt)은 산화가 되지 않고 산소를 투과시키는 성질이 있어서 본 발명에 적합하지 않다. When oxidized, the
상기 Ru 또는 Ir를 사용한 산화방지용 금속막(22a)의 형성은 일반적인 스퍼터링 방법이나 화학기상증착(CVD) 방법을 사용할 수 있다. A general sputtering method or a chemical vapor deposition (CVD) method may be used to form the
이 경우, 산화방지용 금속막(22a), 즉 산화방지막(22)의 증착 두께는 후술하는 커패시터의 하부전극을 형성하는 원자층증착((ALD) 방법에서 산소계열 반응 기체(예를 들어, 산소, 오존 또는 산소 라디컬)를 사용할 때, 산소계열 반응 기체와의 반응이 랜딩패드용 금속막(20a), 즉 랜딩패드와 반응이 이루어지지 않는 두께로 형성하는 것이 요구된다. In this case, the deposition thickness of the
이 경우, 하부전극(40)의 형성을 위해 산소 계열 반응 기체를 사용한 원자층증착(ALD) 방법으로 Ru 또는 Ir의 증착 공정이 진행될 때, 산화방지막(22)의 상부에 산화 반응에 의해 형성되는 전도성 금속산화막(26)의 두께는 최대 2 nm이다. 전도성 금속산화막(26)의 최대 두께를 고려할 때, 산화방지막(22)의 최적의 두께는 5 nm가 바람직하며, 최대 10 nm 두께로 증착할 수 있다. 여기서, 산화방지막(22)의 두께는 최대 10 nm 두께로 증착하는 것이 초미세 공정의 고단차를 제공하지 않게 하기 위해 필요하다. 따라서, 상기 산화방지막(22)의 두께는 2 내지 10 nm 범위로 설정되는 것이 바람직하다.In this case, when a deposition process of Ru or Ir is performed by an atomic layer deposition (ALD) method using an oxygen-based reactive gas to form the
이후에 랜딩패드용 금속막(20a)과 산화방지용 금속막(22a)을 건식식각 방법으로 패터닝하여 동일하게 패턴을 형성하면, 도 1c와 같이 랜딩패드(20)와 랜딩패드(20)의 상부면에 대응하는 산화방지막(22)이 얻어진다.Afterwards, if the same pattern is formed by patterning the
이어서, 랜딩패드(20)의 상부에 커패시터를 형성하기 위한 예비 공정으로 랜딩패드(20) 주변에 제2절연층(24)을 증착방식으로 형성하고 평탄화 공정을 진행한다.Subsequently, as a preliminary process for forming a capacitor on the top of the
그 후, 도 1d와 같이, 평탄화된 제2절연층(24)과 랜딩패드(20)의 상부에 제3절연층(30)을 후막으로 형성하고, 예를 들어, 리소그라피와 건식식각을 이용하여 랜딩패드(20)의 최상층인 산화방지막(22)과 커패시터의 하부전극(40)을 연결하기 위한 접촉창(32)을 형성한다.After that, as shown in FIG. 1D, a third insulating
이어서, 일함수가 큰 희귀금속으로 Ru 또는 Ir을 사용하여 커패시터의 하부전극(40)을 형성한다. 이를 위해 도 1e와 같이, 접촉창(32) 내부에 산소 계열 반응 기체(예를 들어, 산소, 오존 또는 산소 라디컬)를 사용한 원자층증착(ALD: Atomic Layer Deposition) 방법으로 Ru 또는 Ir을 증착하여 하부전극막(40a)을 형성한다.Subsequently, the
여기서, Ru 또는 Ir의 원자층증착(ALD)은 고단차의 커패시터 두께 균일성을 유지할 수 있도록 금속유기화합물을 사용하여 300℃ 이하의 온도에서 산소 계열 반응 기체(예를 들어, 산소, 오존 또는 산소 라디컬)를 사용하여 증착을 실시한다. 이 때 사용하는 금속 유기화합물은 카보닐기나 디케톤, 디아민류 등을 사용할 수 있다. Here, atomic layer deposition (ALD) of Ru or Ir uses a metal organic compound to maintain high-level capacitor thickness uniformity at a temperature of 300 ° C or less. radical) is used to perform deposition. As the metal organic compound used at this time, a carbonyl group, a diketone, diamines, or the like can be used.
이 경우, 하부전극막(40a)의 형성을 위해 산소 계열 반응 기체(예를 들어, 산소, 오존 또는 산소 라디컬)를 사용한 원자층증착(ALD) 방법으로 Ru 또는 Ir의 증착 공정이 진행되면, 하부에 배치된 산화방지막(22)은 산소 계열 반응 기체에 의해 산화가 발생하게 된다. In this case, when the deposition process of Ru or Ir is performed by an atomic layer deposition (ALD) method using an oxygen-based reactive gas (eg, oxygen, ozone or oxygen radicals) to form the
그 결과, 하부전극막(40a)와 접촉하는 산화방지막(22)의 상층부에는 Ru 또는 Ir의 산화물인 RuO2 또는 IrO2의 금속산화막(26)이 형성된다. As a result, a
이 경우, 상기 RuO2 또는 IrO2의 금속산화막(26)은 전도성 특성을 갖는다. 따라서, 본 발명에서는 산화방지막(22)과 하부전극막(40a) 사이에 전도성 금속산화막(26)을 통하여 연결됨에 따라 랜딩패드(20)와 커패시터(50)의 하부전극(40) 사이의 접촉저항의 증가를 억제할 수 있다. In this case, the
즉, 본 발명에서는 랜딩패드(20)의 상부에 산화방지막(22)을 형성한 후 커패시터(50)의 하부전극(40)을 형성함에 따라 랜딩패드(20)의 상부면이 산화되어 접촉저항이 증가하는 것을 방지할 수 있다.That is, in the present invention, the upper surface of the
그 후, 도 1e의 구조에서 제3절연층(30)이 노출되도록 하부전극막(40a)의 상부를 CMP(Chemical Mechanical Polishing) 처리에 의해 제거한 후, 하부전극(40)의 상단부가 노출되면 하부전극(40)을 둘러싸고 있는 제3절연층(30)을 습식식각방법으로 제거하여 하부전극(40)을 노출시킨다.Then, after removing the upper part of the
이어서, 도 1f에 도시된 바와 같이, 노출된 하부전극(40)을 둘러싸도록 유전막(42)을 형성한다. 유전막(42)은 예를 들어, 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2) 중 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 유전막(42)은 예를 들어, 원자층(ALD) 증착으로 형성될 수 있다. Subsequently, as shown in FIG. 1F , a
그 후, 유전막(42)의 표면에 Ru 또는 Ir 등의 희귀금속이나 TiN(티타늄나이트라이드)을 사용하여 상부전극(44)을 형성하며, 상부전극으로는 희귀금속이 가장 적합하다. Thereafter, an
상기한 바와 같이, 본 발명에서는 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 일함수가 큰 희귀금속을 사용하여 커패시터(50)의 하부전극(40)을 제조할 때 랜딩패드(10)와 하부전극(40) 사이에 발생하는 접촉저항의 열화를 랜딩패드(20)의 상부에 산화방지막(22)을 형성함에 의해 방지할 수 있다.As described above, in the present invention, the landing pad ( Deterioration of the contact resistance occurring between 10) and the
즉, 본 발명에서는 커패시터(50)의 하부전극(40)과 접촉하는 랜딩패드(20)의 최상부 표면층을 산화가 발생하는 경우에도 전도성을 띠는 금속으로 산화방지막(22)을 형성함에 의해 산소계열의 반응기체를 사용하는 희귀금속 ALD 공정을 진행할지라도 산화방지막(22)의 상부는 전도성 금속산화막(26)이 형성되어 접촉저항의 열화를 일으키지 않는다.That is, in the present invention, an oxide-based
더욱이, 본 발명에서는 커패시터(50)의 하부전극(40)과 반도체 기판을 연결하는 랜딩패드(20)와의 접촉저항을 낮추어서, DRAM의 메모리셀을 읽을 때(read)와 쓸 때(write)에 타이밍 마진을 확보할 수 있어 DRAM의 성능과 신뢰성을 향상시킬 수 있다.Moreover, in the present invention, the contact resistance between the
도 2a 내지 도 2g를 참고하면, 본 발명의 제2실시예에 따른 DRAM용 반도체 소자의 제조방법은 제1실시예와 동일하게 컨택 플러그(10)의 상단과 접촉하도록 랜딩패드(20)를 형성하기 위한 랜딩패드용 금속막(20a)을 Ti, TiN, W, Mo 중 하나 또는 그 조합으로 막을 사용하여 형성한다. Referring to FIGS. 2A to 2G , in the method of manufacturing a semiconductor device for DRAM according to the second embodiment of the present invention, the
이어서, 도 2b와 같이, 상기 랜딩패드용 금속막(20a)을 패터닝하여 랜딩패드(20)를 형성하고, 랜딩패드(20)의 주변에 제2절연층(24)을 증착방식으로 형성하고 평탄화 공정을 진행한다.Subsequently, as shown in FIG. 2B, the
그 후, 도 2c와 같이, 랜딩패드(20)의 상부에만 선택적 화학기상증착(CVD) 방법으로 산화방지막(22)을 형성한다. 산화방지막(22)은 산화되는 경우 전도성 금속산화막(26)을 형성할 수 있는 희귀금속을 사용할 수 있다. 상기 희귀금속은 Ru 또는 Ir을 사용할 수 있다.After that, as shown in FIG. 2C, an
상기 Ru 또는 Ir를 사용한 산화방지막(22)의 형성은 금속 유기루테늄화합물을 루테늄 원료로 사용하고 반응기체로 암모니아(NH3) 기체를 사용한다. 온도에 따라 선택증착 특성이 차이가 있어서 300℃ 이하의 저온을 사용하여 증착을 하는 것이 바람직하며 250℃가 바람직한 증착 온도이다. The formation of the
상기와 같이 루테늄(Ru)이나 이리듐(Ir)을 선택적 화학기상증착법으로 증착하여 랜딩 패드(20)의 상부에 산화방지막(22)을 완성한 후, 이후에 커패시터(50)의 하부전극(40), 유전막(42) 및 상부전극(44)을 형성하는 공정은 제1실시예의 도 1d 내지 도 1g에 도시된 공정과 동일하게 도 2d 내지 도 2g의 공정을 진행할 수 있으며, 자세한 사항은 생략한다. As described above, after depositing ruthenium (Ru) or iridium (Ir) by selective chemical vapor deposition to complete the
이하에 도 3a 내지 도 3g를 참고하여, 본 발명의 제3실시예에 따른 DRAM용 반도체 소자의 제조방법을 설명한다.A method of manufacturing a semiconductor device for a DRAM according to a third embodiment of the present invention will be described below with reference to FIGS. 3A to 3G .
도 3a를 참고하면, 제1실시예와 동일하게 컨택 플러그(10)의 상단과 접촉하도록 랜딩패드(20)를 형성하기 위한 랜딩패드용 금속막(20a)을 Ti, TiN, W, Mo 중 하나 또는 그 조합으로 막을 사용하여 형성한다. Referring to FIG. 3A, the landing
이어서, 도 3b와 같이, 상기 랜딩패드용 금속막(20a)을 패터닝하여 랜딩패드(20)를 형성한다.Subsequently, as shown in FIG. 3B , the
그 후, 도 3c와 같이, 랜딩패드(20)의 주변에 제2절연층(24)을 증착방식으로 형성하고 평탄화 공정을 진행한 후, 평탄화된 제2절연층(24)과 랜딩패드(20)의 상부에 제3절연층(30)을 후막으로 형성하고, 예를 들어, 리소그래피와 건식식각을 이용하여 랜딩패드(20)와 접촉하기 위한 접촉창(32)을 형성한다.Then, as shown in FIG. 3C, after forming the second insulating
그 후, 도 3d와 같이, 상기 접촉창(32)을 통하여 랜딩패드(20)의 상부에만 선택적 화학기상증착(CVD) 방법으로 산화방지막(22)을 형성한다. 산화방지막(22)은 상기한 바와 같이 산화되는 경우 전도성 금속산화막(26)을 형성할 수 있는 희귀금속을 사용할 수 있다. 상기 희귀금속은 Ru 또는 Ir을 사용할 수 있다.After that, as shown in FIG. 3D, an
예를 들어, 상기 Ru을 사용한 산화방지막(22)의 형성은 금속 유기루테늄화합물을 루테늄 원료로 사용하고 반응기체로 암모니아(NH3) 기체를 사용한다. 온도에 따라 선택증착 특성이 차이가 있어서 300℃ 이하의 저온을 사용하여 증착을 하는 것이 바람직하며 250℃가 바람직한 증착 온도이다. For example, in the formation of the
상기와 같이 루테늄(Ru)이나 이리듐(Ir)을 선택적 화학기상증착법으로 증착하여 랜딩 패드(20)의 상부에 산화방지막(22)을 완성한 후, 이후에 커패시터(50)의 하부전극(40), 유전막(42) 및 상부전극(44)을 형성하는 공정은 제1실시예의 도 1e 내지 도 1g에 도시된 공정과 동일하게 도 3e 내지 도 3g의 공정을 진행할 수 있으며, 자세한 사항은 생략한다. As described above, after depositing ruthenium (Ru) or iridium (Ir) by selective chemical vapor deposition to complete the
도 4를 참고하면, 본 발명에 따른 DRAM용 반도체 소자는 랜딩패드(20) 위에 커패시터(50)의 하부전극(40)을 형성할 때, 산소계열의 반응기체를 사용하는 희귀금속(Ru 또는 Ir) ALD 공정을 진행하면 최상부 표면층의 산화가 발생하는 문제점을 고려하여, 랜딩패드(20)의 최상부에 산화가 발생하는 경우에도 전도성을 띠는 금속으로 산화방지막(22)을 형성한다. Referring to FIG. 4 , in the semiconductor device for DRAM according to the present invention, when the
그 결과, 본 발명에서는 랜딩패드(20) 위에 커패시터(50)의 하부전극(40)을 산소계열의 반응기체를 사용하는 희귀금속(Ru 또는 Ir) ALD 공정을 진행할지라도 산화방지막(22)의 상부에는 전도성 금속산화막(26)이 형성되어 접촉저항의 열화를 일으키지 않는다.As a result, in the present invention, even if a rare metal (Ru or Ir) ALD process using an oxygen-based reactive gas is performed on the
상기한 바와 같이, 본 발명은 일함수가 큰 희귀금속(noble metal) 하부전극(40)을 사용하는 DRAM 커패시터(capacitor)의 접촉저항의 악화를 억제하기 위한 것으로 하부전극(40)과 실리콘 기판의 활성영역을 연결하는 랜딩패드(landing pad)(20) 사이에 전도성이 있는 금속산화물 특성을 갖는 금속을 산화방지막(22)으로 삽입하여 하부전극 형성 공정에서 발생되는 산화에 의해 산화방지막(22)이 산화되어도 전도성 특성이 있는 층으로 존재하게 하여 접촉 저항의 악화를 방지할 수 있다.As described above, the present invention is to suppress the deterioration of the contact resistance of a DRAM capacitor using a
이하에서는 본 발명에 따라 DRAM용 반도체 소자의 랜딩패드 상부에 DRAM 커패시터(capacitor)의 하부전극을 형성할 때 금속산화물 특성을 갖는 금속을 산화방지막으로 형성한 경우 접촉저항의 악화를 억제할 수 있는 지를 판단하기 위한 시험을 진행하였다.Hereinafter, when forming the lower electrode of a DRAM capacitor on the top of the landing pad of a semiconductor device for DRAM according to the present invention, when a metal having metal oxide characteristics is formed as an oxide prevention film, it will be investigated whether the deterioration of contact resistance can be suppressed. A test was conducted to determine.
(비교예)(Comparative example)
먼저 비교예로서 하부전극 형성에 Ru을 사용할 경우 랜딩패드의 산화를 확인하기 위해서 다음의 순서를 따라서 실험을 진행하였다. First, as a comparative example, when Ru was used to form the lower electrode, an experiment was conducted in the following order to confirm oxidation of the landing pad.
실리콘 옥사이드(SiO2)가 증착된 실리콘 기판 위에 질화 티나늄(TiN)과 랜딩패드로서 역할을 하는 텅스텐(W)을 스퍼터링 방법으로 증착을 하고, 이 표면에 하부전극으로 역할을 하도록 ALD 방법으로 루테늄(Ru) 증착을 실시하였다. 이때 루테늄 전구체는 CO기를 함유한 전구체를 사용하였고 반응기체는 O2를 사용하였으며 증착온도는 250℃로 하여 5nm 두께로 증착을 실시하였다. 증착전에 텅스텐 표면에 자연산화막을 제거하기 위해서 수소 기체 분위기에서 플라즈마로 시료 표면의 산화막을 제거하고 이후에 증착을 진행하였다. On the silicon substrate on which silicon oxide (SiO 2 ) is deposited, titanium nitride (TiN) and tungsten (W) serving as a landing pad are deposited by a sputtering method, and ruthenium is deposited on the surface by an ALD method to serve as a lower electrode. (Ru) deposition was carried out. At this time, a precursor containing a CO group was used as a ruthenium precursor, O 2 was used as a reactive gas, and deposition was performed at a thickness of 5 nm at a deposition temperature of 250° C. In order to remove the natural oxide film on the surface of tungsten before deposition, the oxide film on the surface of the sample was removed with plasma in a hydrogen gas atmosphere, and then deposition was performed.
(실시예)(Example)
실시예로서 실리콘 옥사이드(SiO2)가 증착된 실리콘 기판 위에 질화 티나늄(TiN)과 랜딩패드로서 역할을 하는 텅스텐(W)을 스퍼터링 방법으로 증착을 실시하고, 이어서 산화방지막으로 루테늄(Ru)을 스퍼터링 방법으로 5nm 두께로 증착을 하며, 이후에 비교예와 동일한 공정 조건의 ALD Ru 방법으로 하부전극으로 역할을 하는 Ru 증착을 실시하였다.As an example, on a silicon substrate on which silicon oxide (SiO 2 ) is deposited, titanium nitride (TiN) and tungsten (W) serving as a landing pad are deposited by a sputtering method, and then ruthenium (Ru) is applied as an antioxidant film. Deposition was performed to a thickness of 5 nm by sputtering, and then, Ru deposition, which served as a lower electrode, was performed by the ALD Ru method under the same process conditions as in Comparative Example.
(XPS(X-ray Photoelectron Spectroscopy) 분석)(XPS (X-ray Photoelectron Spectroscopy) Analysis)
상기 비교예 공정과 실시예 공정에 따라 얻어진 각각의 시료에 대하여 증착된 각 층의 두께의 깊이에 따라 각 층 물질의 조성을 확인하기 위해 XPS(X선 광전자 분광법) 분석을 사용하여 원소를 조사하였다. 각 층 물질의 조성을 증착된 두께의 깊이 방향으로 조사하기 위해 표면 조성을 측정하고 10초 동안 물질을 Ar gas로 스퍼터 에칭을 하여 두께 방향으로 물질을 깍아 낸 후에 물질의 조성을 반복적으로 측정하여 두께 깊이에 따른 물질의 조성을 분석하여 그 결과를 도 5a 및 도 5b에 나타내었다.Elements were investigated using XPS (X-ray photoelectron spectroscopy) analysis to confirm the composition of each layer material according to the depth of the thickness of each layer deposited for each sample obtained according to the comparative example process and the example process. In order to investigate the composition of each layer material in the depth direction of the deposited thickness, the surface composition is measured, and the material is sputter-etched with Ar gas for 10 seconds to cut the material in the thickness direction, and then the composition of the material is repeatedly measured to determine the thickness according to the thickness depth. The composition of the material was analyzed and the results are shown in FIGS. 5a and 5b.
통상적으로 계면에 산소가 10% 미만의 경우 산화에 대한 유의차가 없다고 판단하고 있다. In general, it is judged that there is no significant difference in oxidation when the amount of oxygen at the interface is less than 10%.
도 5a를 참고하면, 상기 비교예 공정에 따라 얻어진 시료, 즉 랜딩패드인 텅스텐 위에 ALD 방법으로 증착한 루테늄(Ru)의 XPS(X-ray Photoelectron Spectroscopy) 분석 결과는 ALD-Ru과 텅스텐(W) 사이에 산소(O) 원소가 보이며 이것은 텅스텐이 산화된 것을 보여주는 것이다. Referring to FIG. 5A, the X-ray Photoelectron Spectroscopy (XPS) analysis result of ruthenium (Ru) deposited by the ALD method on a sample obtained according to the comparative example process, that is, tungsten as a landing pad, shows that ALD-Ru and tungsten (W) Oxygen (O) element is visible in between, which shows that tungsten has been oxidized.
도 5b를 참고하면, 상기 실시예 공정에 따라 얻어진 시료, 즉 랜딩패드인 텅스텐 위에 산화 방지막으로서 스퍼터링 방법으로 Ru을 증착하고, 하부전극을 ALD 방법으로 루테늄(Ru)을 증착한 후의 XPS 분석 결과는 스퍼터링 Ru(Sp-Ru)과 텅스텐(W) 사이에 산소(O) 원소가 존재하지 않으며 ALD-Ru과 스퍼터링 Ru(Sp-Ru) 사이에 산소(O)가 일부 존재함을 보여준다. 이는 스퍼터링 루테늄(Sp-Ru)의 일부가 산화된 것으로 보이며 이 산소는 텅스텐 계면까지 확산하질 않아서 안정된 텅스텐과 산화방지막 계면을 형성시켜준다.Referring to FIG. 5B, the result of XPS analysis after depositing Ru as an antioxidant film on a sample obtained according to the above example process, that is, tungsten as a landing pad, by a sputtering method and depositing ruthenium (Ru) on a lower electrode by an ALD method is It shows that no oxygen (O) element exists between sputtering Ru (Sp-Ru) and tungsten (W), and some oxygen (O) exists between ALD-Ru and sputtering Ru (Sp-Ru). It seems that part of the sputtering ruthenium (Sp-Ru) is oxidized, and this oxygen does not diffuse to the tungsten interface, forming a stable tungsten and oxide layer interface.
이상에서는 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다. In the above, the present invention has been shown and described as specific preferred embodiments, but the present invention is not limited to the above embodiments and is common knowledge in the art to which the present invention belongs within the scope of not departing from the spirit of the present invention. Various changes and modifications will be possible by those who have
본 발명은 기판의 활성 영역과 연결된 랜딩패드와 커패시터의 하부 전극을 접촉 저항의 악화없이 상호 연결시키기 위한 DRAM용 반도체 소자에 관한 것으로, 커패시턴스의 증대를 위해 사용되는 원자층증착법에 의한 희귀금속(Ru 또는 Ir)을 하부전극으로 사용하는 DRAM 소자의 제조에 적용될 수 있다.The present invention relates to a semiconductor device for a DRAM for interconnecting a landing pad connected to an active region of a substrate and a lower electrode of a capacitor without deterioration of contact resistance, and a rare metal (Ru) by atomic layer deposition used for increasing capacitance. Alternatively, it can be applied to the manufacture of DRAM devices using Ir) as a lower electrode.
10: 컨택 플러그
12: 제1절연층
20: 랜딩패드
20a: 랜딩패드용 금속막
22: 산화방지막
22a: 산화방지용 금속막
24: 제2절연층
26: 전도성 금속산화막
30: 제3절연층
32: 접촉창
40:하부전극
40a: 하부전극막
42: 유전막
44: 상부전극
50: 커패시터10: contact plug 12: first insulating layer
20:
22:
24: second insulating layer 26: conductive metal oxide film
30: third insulating layer 32: contact window
40:
42: dielectric film 44: upper electrode
50: capacitor
Claims (20)
상기 랜딩패드와 하부전극 사이에 산화시에 전도성 특성을 갖는 금속으로 형성된 산화방지막을 포함하는 DRAM용 반도체 소자.In the semiconductor device for DRAM having a landing pad connected to the lower electrode of the capacitor,
A semiconductor device for DRAM comprising an oxidation prevention film formed of a metal having conductivity characteristics when oxidized between the landing pad and the lower electrode.
상기 하부전극과 산화방지막은 각각 희귀금속으로 이루어지는 DRAM용 반도체 소자.According to claim 1,
The lower electrode and the anti-oxidation film are each made of a rare metal.
상기 희귀금속은 Ru 또는 Ir인 DRAM용 반도체 소자.According to claim 1,
The rare metal is Ru or Ir semiconductor device for DRAM.
상기 산화방지막은 스퍼터링 또는 화학기상증착법을 이용하여 증착되는 DRAM용 반도체 소자.According to claim 1,
The antioxidant film is a semiconductor device for DRAM deposited using sputtering or chemical vapor deposition.
상기 하부전극은 산소계열의 반응기체를 사용하는 희귀금속의 원자층증착(ALD) 방법으로 형성되는 DRAM용 반도체 소자.According to claim 1,
The lower electrode is a semiconductor device for DRAM formed by an atomic layer deposition (ALD) method of a rare metal using an oxygen-based reactive gas.
상기 산화방지막은 산소계열 반응 기체를 이용하여 하부전극을 형성할 때, 상기 반응 기체와의 산화 반응에 의해 상기 랜딩패드의 산화가 이루어지는 것을 차단할 수 있는 두께로 형성되는 DRAM용 반도체 소자.According to claim 1,
The anti-oxidation film is formed to a thickness capable of preventing oxidation of the landing pad by an oxidation reaction with the reaction gas when the lower electrode is formed using an oxygen-based reaction gas.
상기 산화방지막의 두께는 2 내지 10 nm 범위로 설정되는 DRAM용 반도체 소자.According to claim 1 or 6,
The semiconductor device for DRAM, wherein the thickness of the anti-oxidation film is set in the range of 2 to 10 nm.
상기 하부전극을 둘러싸는 유전막; 및
상기 유전막을 둘러싸는 상부전극;을 더 포함하는 DRAM용 반도체 소자.According to claim 1,
a dielectric film surrounding the lower electrode; and
A semiconductor device for DRAM further comprising an upper electrode surrounding the dielectric film.
상기 상부전극은 Ru, Ir, TiN 중 하나 또는 이들의 조합으로 이루어지는 DRAM용 반도체 소자.According to claim 8,
The upper electrode is a DRAM semiconductor device made of one or a combination of Ru, Ir, and TiN.
상기 기판의 상부에 형성되는 제1절연층;
일단부가 상기 제1절연층을 통하여 활성영역에 연결되고, 타단부가 노출된 콘택 플러그;
상기 콘택 플러그의 타단부에 연결되는 랜딩패드;
상기 랜딩패드의 상부에 산화되는 경우 전도성 금속산화막을 형성하는 산화방지막;
상기 랜딩패드와 산화방지막의 측면을 둘러싸는 제2절연층;
상기 산화방지막과 제2절연층의 상부에 형성되는 제3절연층; 및
일단부가 상기 제3절연층에 형성된 콘택창을 통하여 상기 산화방지막에 연결되며, 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 상기 콘택창을 충전하여 형성되는 커패시터의 하부전극;을 포함하며,
상기 산화방지막과 하부전극 사이에는 전도성 금속산화막이 형성된 DRAM용 반도체 소자. a substrate having an active region;
a first insulating layer formed on the substrate;
a contact plug having one end connected to the active region through the first insulating layer and the other end exposed;
a landing pad connected to the other end of the contact plug;
an anti-oxidation film forming a conductive metal oxide film when oxidized on the top of the landing pad;
a second insulating layer surrounding side surfaces of the landing pad and the anti-oxidation film;
a third insulating layer formed on the anti-oxidation layer and the second insulating layer; and
A lower electrode of a capacitor having one end connected to the oxidation prevention film through a contact window formed in the third insulating layer and formed by filling the contact window with an atomic layer deposition (ALD) method using an oxygen-based reactive gas. contains,
A semiconductor device for DRAM wherein a conductive metal oxide film is formed between the oxidation prevention film and the lower electrode.
상기 하부전극과 산화방지막은 각각 희귀금속(noble metal)으로 이루어지는 DRAM용 반도체 소자.According to claim 10,
The lower electrode and the anti-oxidation film are each made of a noble metal.
상기 랜딩패드용 금속막의 상부에 산화되는 경우 전도성 금속산화막을 형성하는 희귀금속을 사용하여 산화방지용 금속막을 형성하는 단계;
상기 랜딩패드용 금속막과 산화방지용 금속막을 패터닝하여 랜딩패드와 이에 대응하는 산화방지막을 형성하는 단계;
상기 랜딩패드와 산화방지막의 측면을 둘러싸는 제2절연층을 형성한 후, 상기 산화방지막과 제2절연층의 상부에 제3절연층을 형성하는 단계; 및
상기 제3절연층에 상기 산화방지막과 컨택하기 위한 콘택창을 형성한 후, 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 콘택창에 희귀금속을 충전하여 커패시터의 하부전극을 형성하는 단계;를 포함하며,
상기 산화방지막과 하부전극 사이에는 전도성 금속산화막이 형성된 DRAM용 반도체 소자의 제조방법.forming a first insulating layer formed on an upper portion of an active region of a substrate and a metal film for a landing pad contacting an upper end of a contact plug connected to the active region through the first insulating layer;
forming an anti-oxidation metal film on top of the metal film for the landing pad using a rare metal that forms a conductive metal oxide film when oxidized;
patterning the metal film for the landing pad and the metal film for oxidation to form a landing pad and an anti-oxidation film corresponding thereto;
forming a second insulating layer surrounding side surfaces of the landing pad and the anti-oxidation film, and then forming a third insulating layer on top of the anti-oxidation film and the second insulating layer; and
After forming a contact window for contacting the oxidation prevention film on the third insulating layer, a rare metal is filled in the contact window by an atomic layer deposition (ALD) method using an oxygen-based reactive gas to form a lower electrode of a capacitor. Including;
A method of manufacturing a semiconductor device for DRAM in which a conductive metal oxide film is formed between the oxidation prevention film and the lower electrode.
상기 랜딩패드용 금속막을 패터닝하여 랜딩패드를 형성하는 단계;
상기 랜딩패드의 측면을 둘러싸는 제2절연층을 형성한 후, 상기 랜딩패드의 상부에 산화되는 경우 전도성 금속산화막을 형성하는 희귀금속을 사용하여 산화방지막을 형성하는 단계;
상기 산화방지막의 측면을 둘러싸는 제3절연층을 형성한 후, 산화방지막과 제3절연층의 상부에 제4절연층을 형성하는 단계; 및
상기 제4절연층에 상기 산화방지막과 컨택하기 위한 콘택창을 형성한 후, 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 콘택창에 희귀금속을 충전하여 커패시터의 하부전극을 형성하는 단계;를 포함하며,
상기 산화방지막과 하부전극 사이에는 전도성 금속산화막이 형성된 DRAM용 반도체 소자의 제조방법.forming a first insulating layer formed on an upper portion of an active region of a substrate and a metal film for a landing pad contacting an upper end of a contact plug connected to the active region through the first insulating layer;
forming a landing pad by patterning the metal film for the landing pad;
After forming a second insulating layer surrounding the side surface of the landing pad, forming an oxidation prevention film using a rare metal that forms a conductive metal oxide film when oxidized on top of the landing pad;
forming a fourth insulating layer on top of the antioxidant layer and the third insulating layer after forming a third insulating layer surrounding the side surface of the antioxidant layer; and
After forming a contact window for contacting the oxidation prevention film on the fourth insulating layer, a rare metal is filled in the contact window by an atomic layer deposition (ALD) method using an oxygen-based reactive gas to form a lower electrode of a capacitor. Including;
A method of manufacturing a semiconductor device for DRAM in which a conductive metal oxide film is formed between the oxidation prevention film and the lower electrode.
상기 랜딩패드용 금속막을 패터닝하여 랜딩패드를 형성하는 단계;
상기 랜딩패드의 측면을 둘러싸는 제2절연층을 형성한 후, 상기 랜딩패드와 제2절연층의 상부에 제3절연층을 형성하는 단계;
상기 제3절연층에 상기 랜딩패드와 컨택하기 위한 콘택창을 형성한 후, 상기 콘택창 내부에 노출된 랜딩패드의 상부에, 산화되는 경우 전도성 금속산화막을 형성하는 희귀금속을 사용하여 산화방지막을 형성하는 단계; 및
상기 콘택창 내부에 노출된 상기 산화방지막 위에 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 콘택창에 희귀금속을 충전하여 커패시터의 하부전극을 형성하는 단계;를 포함하며,
상기 산화방지막과 하부전극 사이에는 전도성 금속산화막이 형성된 DRAM용 반도체 소자의 제조방법.forming a first insulating layer formed on an upper portion of an active region of a substrate and a metal film for a landing pad contacting an upper end of a contact plug connected to the active region through the first insulating layer;
forming a landing pad by patterning the metal film for the landing pad;
forming a second insulating layer surrounding the side surface of the landing pad and then forming a third insulating layer on top of the landing pad and the second insulating layer;
After forming a contact window for contacting the landing pad on the third insulating layer, an oxidation prevention film is formed on top of the landing pad exposed inside the contact window by using a rare metal that forms a conductive metal oxide film when oxidized. forming; and
Forming a lower electrode of a capacitor by filling the contact window with a rare metal by an atomic layer deposition (ALD) method using an oxygen-based reactive gas on the oxidation prevention film exposed inside the contact window,
A method of manufacturing a semiconductor device for DRAM in which a conductive metal oxide film is formed between the oxidation prevention film and the lower electrode.
상기 산화방지막은 Ru 또는 Ir을 스퍼터링 또는 화학기상증착법을 이용하여 증착되는 DRAM용 반도체 소자의 제조방법.According to claim 12,
The antioxidant film is a method of manufacturing a semiconductor device for DRAM in which Ru or Ir is deposited using sputtering or chemical vapor deposition.
상기 커패시터의 하부전극을 산소계열의 반응기체를 사용하는 원자층증착(ALD) 방법으로 형성할 때, 금속 유기화합물을 사용하여 300℃ 이하의 온도에서 증착되는 DRAM용 반도체 소자의 제조방법.The method of any one of claims 12, 13 and 14,
When the lower electrode of the capacitor is formed by an atomic layer deposition (ALD) method using an oxygen-based reactive gas, a method of manufacturing a semiconductor device for DRAM deposited at a temperature of 300 ° C or less using a metal organic compound.
상기 금속 유기화합물은 카보닐기, 디케톤, 디아민류 중 어느 하나인 DRAM용 반도체 소자의 제조방법.According to claim 16,
The method of manufacturing a semiconductor device for DRAM, wherein the metal organic compound is any one of a carbonyl group, a diketone, and a diamine.
상기 하부전극을 형성한 후, 상기 제3절연층이 노출되도록 기판의 상부를 CMP 처리에 의해 제거한 후, 하부전극의 상단부가 노출되면 하부전극을 둘러싸고 있는 제3절연층을 제거하는 단계;
상기 하부전극을 둘러싸도록 유전막을 형성하는 단계; 및
상기 유전막의 표면에 상부전극을 형성하는 단계;를 더 포함하는 DRAM용 반도체 소자의 제조방법.The method of any one of claims 12, 13 and 14,
After forming the lower electrode, removing the upper portion of the substrate by CMP processing to expose the third insulating layer, and then removing the third insulating layer surrounding the lower electrode when the upper portion of the lower electrode is exposed;
forming a dielectric film to surround the lower electrode; and
The method of manufacturing a semiconductor device for DRAM, further comprising forming an upper electrode on a surface of the dielectric film.
상기 랜딩패드의 상부에 희귀금속을 사용하여 산화방지막을 형성하는 단계는 선택적 화학기상증착(CVD) 방법으로 랜딩패드의 상부에만 선택적으로 산화방지막을 형성하는 DRAM용 반도체 소자의 제조방법. According to claim 13 or 14,
The step of forming an oxide film using a rare metal on the top of the landing pad is a method of manufacturing a semiconductor device for DRAM in which the oxide film is selectively formed only on the top of the landing pad by a selective chemical vapor deposition (CVD) method.
상기 산화방지막은 금속 유기루테늄화합물을 루테늄 원료로 사용하고 반응기체로 암모니아(NH3) 기체를 사용하여 형성하는 DRAM용 반도체 소자의 제조방법.According to claim 19,
The method of manufacturing a semiconductor device for DRAM in which the anti-oxidation film is formed by using a metal organic ruthenium compound as a ruthenium raw material and ammonia (NH 3 ) gas as a reactive gas.
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