KR20220149445A - 스칸듐의 분결 및 막 응력 레벨들을 해결하기 위해 도핑으로 에피택셜 Al1-xScxN 막들을 형성하는 방법들 및 관련 공진기 디바이스들 - Google Patents

스칸듐의 분결 및 막 응력 레벨들을 해결하기 위해 도핑으로 에피택셜 Al1-xScxN 막들을 형성하는 방법들 및 관련 공진기 디바이스들 Download PDF

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어쿠스티스, 인크.
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Abstract

Al1 - xScxN 막을 형성하는 방법은 반응기 챔버에서 기판을 온도 범위로 가열하는 단계; Sc를 포함하는 전구체를 반응기 챔버에 제공하는 단계; Mg, C, 및/또는 Fe를 포함하는 도펀트를 반응기 챔버에 제공하는 단계; 및 온도 범위에서 기판 상에 에피택셜 Al1 - xScxN 막을 형성하는 단계를 포함하고, 에피택셜 Al1 - xScxN 막은 기판 상에서 약 1x1017/㎤ 내지 약 2x1020/㎤ 범위 내의 농도로 도펀트를 포함할 수 있다.

Description

스칸듐의 분결 및 막 응력 레벨들을 해결하기 위해 도핑으로 에피택셜 Al1-xScxN 막들을 형성하는 방법들 및 관련 공진기 디바이스들{METHODS OF FORMING EPITAXIAL Al1-xScxN FILMS WITH DOPING TO ADDRESS SEGREGATION OF SCANDIUM AND FILM STRESS LEVELS AND RELATED RESONATOR DEVICES}
관련 출원에 대한 상호 참조
본 출원은 2021년 4월 30일자로 USPTO에 출원되고 발명의 명칭이 "스칸듐의 분결 및 막 응력 레벨들을 해결하기 위해 도핑과 함께 화학적 기상 증착을 사용하여 에피택셜 Al1 - xScxN 막들을 형성하는 방법들(METHODS OF FORMING Al1 - xScxN FILMS USING CHEMICAL VAPOR DEPOSITION WITH DOPING TO ADDRESS SEGREGATION OF SCANDIUM AND FILM STRESS LEVELS)"인 미국 가출원 일련번호 제63/182,132호에 대한 우선권을 주장하며, 그것의 개시내용은 그 전체가 참조로 본 명세서에 포함된다.
기술분야
본 발명의 개념은 일반적으로 전자 디바이스들의 형성에 관한 것으로, 더 구체적으로는 예를 들어 벌크 탄성파 공진기 디바이스 관련 전자 디바이스들에서 압전 층들로서 사용하기 위한 에피택셜 Al1 - xScxN 막들을 형성하는 방법들에 관한 것이다.
Al1 - xScxN 막들의 형성은 예를 들어 Leone 등에 의한 미국 특허 공개 제2021/0066070호에서 논의된다.
도 1a는 본 발명의 예에 따른 상부측 상호연결부들을 갖는 탄성 공진기 디바이스를 도시하는 단순화된 도면이다.
도 1b는 본 발명의 예에 따른 하부측 상호연결부를 갖는 탄성 공진기 디바이스를 도시한 단순화된 도면이다.
도 1c는 본 발명의 예에 따른 인터포저/캡이 없는 구조물 상호연결부들을 갖는 탄성 공진기 디바이스를 도시하는 단순화된 도면이다.
도 1d는 본 발명의 예에 따른 공유된 후면측 트렌치를 갖는 인터포저/캡이 없는 구조물 상호연결부들을 갖는 탄성 공진기 디바이스를 도시하는 단순화된 도면이다.
도 2 및 도 3은 본 발명의 예에 따른 탄성 공진기 디바이스를 위한 제조 방법에 대한 단계들을 도시하는 단순화된 도면들이다.
도 4a는 본 발명의 예에 따른 상부측 마이크로-트렌치를 생성하는 방법을 위한 단계를 도시하는 단순화된 도면이다.
도 4b 및 도 4c는 도 4a에 설명된 바와 같은 상부측 마이크로-트렌치를 형성하는 방법 단계를 수행하기 위한 대안적인 방법들을 도시하는 단순화된 도면들이다.
도 4d 및 도 4e는 도 4a에 설명된 바와 같이 상부측 마이크로-트렌치를 형성하는 방법 단계를 수행하기 위한 대안적인 방법을 도시하는 단순화된 도면들이다.
도 5 내지 도 8은 본 발명의 예에 따른 탄성 공진기 디바이스의 제조 방법을 위한 단계들을 도시하는 단순화된 도면들이다.
도 9a는 본 발명의 예에 따른 후면측 트렌치들을 형성하기 위한 방법 단계를 도시하는 단순화된 도면이다.
도 9b 및 도 9c는 본 발명의 실시예에 따라 도 9a에 설명된 바와 같이 후면측 트렌치들을 형성하고 시드 기판을 동시에 싱귤레이션하는 방법 단계를 수행하기 위한 대안적인 방법을 도시하는 단순화된 도면들이다.
도 10은 본 발명의 예에 따른 공진기의 상부측과 하부측 사이에 후면측 금속화 및 전기적 상호연결부들을 형성하는 방법 단계를 도시하는 단순화된 도면이다.
도 11a 및 도 11b는 본 발명의 예에 따른 탄성 공진기 디바이스를 위한 제조 방법을 위한 대안적인 단계들을 도시하는 단순화된 도면들이다.
도 12a 내지 도 12e는 본 발명의 예에 따른 블라인드 비아 인터포저를 사용하는 탄성 공진기 디바이스를 위한 제조 방법을 위한 단계들을 도시하는 단순화된 도면들이다.
도 13은 본 발명의 예에 따른 탄성 공진기 디바이스를 위한 제조 방법을 위한 단계를 도시하는 단순화된 도면이다.
도 14a 내지 도 14g는 본 발명의 예에 따른 탄성 공진기 디바이스를 위한 캡 웨이퍼 프로세스를 위한 방법 단계들을 도시하는 단순화된 도면들이다.
도 15a 내지 도 15e는 본 발명의 예들에 따른, 인터포저/캡 버전 및 인터포저가 없는 버전 둘 다에서 구현될 수 있는 공유 후면측 트렌치를 갖는 탄성 공진기 디바이스를 제조하기 위한 방법 단계들을 도시하는 단순화된 도면들이다.
도 16a 내지 도 16c, 내지 도 31a 내지 도 31c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도를 도시하는 단순화된 도면들이다.
도 32a 내지 도 32c, 내지 도 46a 내지 도 46c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 캐비티 본드 전사 프로세스를 위한 방법 단계들의 다양한 단면도를 도시하는 단순화된 도면들이다.
도 47a 내지 도 47c, 내지 도 59a 내지 도 59c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 견고하게 장착된 전사 프로세스를 위한 방법 단계들의 다양한 단면도를 도시하는 단순화된 도면들이다.
도 60 내지 도 62는 본 발명에 따른 일부 실시예들에서 기판 상에 형성된 에피택셜 Al1-xScxN 도핑된 막들의 단면도들이다.
도 63은 본 발명에 따른 일부 실시예들에서 하부 전극과 상부 전극 사이에 샌드위치된 단결정 압전 공진기 층을 제공하는 에피택셜 Al1 - xScxN 도핑된 막의 단면도이다.
도 64는 본 발명에 따른 일부 실시예들에서 에피택셜 Al1 - xScxN 도핑된 막들을 형성하는 방법들을 도시하는 흐름도이다.
본 명세서에 사용된 용어 "및/또는"은 설명된 도핑 농도를 제공하기 위해 나열된 재료들의 임의의 조합(또는 재료들 중 임의의 하나만)이 사용될 수 있는 실시예들을 포함하는 것으로 이해될 것이다. 본 명세서에 사용된 용어 "정렬된 성장 프로세스(ordered growth process)"는 CVD, MOCVD, MBE, 및 ALD와 같은 정렬된 프로세스에 따라 진행되는, 본 명세서에 설명된 막들을 형성하는 임의의 방법을 포함하는 것으로 이해될 것이다. 본 명세서에 사용된 용어 "정렬된 성장 프로세스"는 본 발명에 따른 일부 실시예들에서 Al1 - xScxN 도핑된 막들의 에피택셜 성장을 제공하는 프로세스들을 포함할 수 있음이 이해될 것이다. 본 발명에 따른 일부 실시예들에서, 다른 정렬된 성장 프로세스들이 또한 사용될 수 있다.
본 발명의 양태들은 이제 여기에서 설명된 실시예들과 관련하여 더 상세하게 설명될 것이다. 본 발명은 상이한 형태들로 구현될 수 있고, 여기에서 제시된 실시예들로 제한되는 것으로 해석되어서는 안 된다는 것이 이해될 것이다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 범위들이 충분히 전달되도록 제공된다.
예를 들어 필터 회로들에서 사용되는 벌크 탄성파(Bulk Acoustic Wave)(BAW)공진기 디바이스들에 적합할 수 있는 두께들로 화학적 기상 증착(CVD)을 사용하여 Al1-xScxN 막들을 형성하는 것에 관련된 문제가 나타났다. CVD 프로세스가 충분히 균일한 우르츠(wurtzite) 결정 구조를 산출하지 않는 경우, Al1 - xScxN 막에서 Sc가 풍부한 영역들(즉, 분결)이 발생할 수 있으며, 이는 일반적으로 격리된 영역들이 서로 전기적으로 단락되게 할 수 있다. 또한, 이러한 분결이 발생하지 않더라도, Al1 - xScxN 막은 전형적으로 각각의 격자 상수들의 차이로 인해 압축 성장(compressive growth)이 발생하는 AlN 및 AlGaN과 같은 재료들 상에 형성되는 경우에도 상당한 인장 응력을 나타낼 수 있다.
따라서, 본 발명자들에 의해 인식된 바와 같이, 본 발명에 따른 일부 실시예들에서, 정렬된 성장 프로세스는 결과적인 막의 전도도를 감소시켜 여기에 설명된 바와 같은 분결에 기인하는 전기적 단락을 방지하는 데 도움이 되도록 Mg, C, 및/또는 Fe와 같은 재료들로 도핑된 에피택셜 Al1 - xScxN 막을 형성하기 위해 사용될 수 있다. 본 발명에 따른 일부 실시예들에서, 분결이 발생할 경우의 예방책으로서 전기 전도도를 감소시키기 위해, CVD는 약 1x1017/㎤ 내지 약 2x1020/㎤ 범위로 Mg, C, 및/또는 Fe로 도핑된 에피택셜 Al1 - xScxN 막을 형성하기 위해 사용될 수 있다. 본 발명에 따른 일부 실시예들에서, CVD는 약 1x1017/㎤ 내지 약 1x1020/㎤ 범위로 Mg, C, 및/또는 Fe로 도핑된 에피택셜 Al1 - xScxN 막을 형성하기 위해 사용될 수 있다. 본 발명에 따른 일부 실시예들에서, CVD는 약 2x1020/㎤ 미만의 Mg, C, 및/또는 Fe로 도핑된 에피택셜 Al1 - xScxN 막을 형성하기 위해 사용될 수 있다. 본 발명에 따른 일부 실시예들에서, 위에서 설명된 레벨들까지 Mg, C, 및/또는 Fe로 도핑된 에피택셜 Al1 - xScxN 막은 약 900℃ 내지 약 1100℃ 범위의 기판 온도에서 CVD에 의해 형성될 수 있다.
본 발명자들에 의해 추가로 이해되는 바와 같이, 도펀트로서 사용되는 Hf, Si, Zr, Ge, 및/또는 In은 성장 표면의 거칠기를 감소시키고/거나 전위 상승(dislocation climb)으로 인한 막 응력을 감소시켜 인장 응력을 다루기 위한 표면활성물질(surfactant)로서 작용할 수 있다. 예를 들어, Hf, Si, Zr, 및/또는 In은 약 1x1017/㎤ 내지 약 2x1020/㎤의 범위에서 도핑함으로써 성장 표면의 거칠기를 감소시키기 위해 사용될 수 있다. Hf, Zr, In 및/또는 Ge는 또한 약 1x1017/㎤ 내지 약 2x1020/㎤의 범위에서 도핑함으로써 전위 상승을 감소시키기 위해 더 큰 원자 반경들을 갖는 재료들로서 사용될 수 있다. 대안적으로, 이러한 실시예들 각각에서, 도핑은 약 1x1017/㎤ 내지 약 1x1020/㎤의 범위 내에 있을 수 있다.
본 발명에 따른 일부 실시예들에서, 설명된 레벨들에서 Hf, C, Si, Zr, Ge 및/또는 In으로 도핑된 CVD 성장된 에피택셜 Al1 - xScxN 막은 약 750℃ 내지 약 1100℃ 범위 내의 온도로 유지된 기판으로 수행될 수 있다. 일부 실시예들에서, 위에서 설명된 막들을 형성하기 위해, 다른 정렬된 성장 프로세스들이 사용될 수 있다.
본 발명에 따른 추가 실시예들에서, Al1 - xScxN 막의 모폴로지는 시클로펜타디에닐 리간드들 및 아미디네이트 리간드들 둘 다를 함유하는 것을 특징으로 할 수 있는 Sc 전구체의 사용에 의해 개선될 수 있다. 본 발명자들에 의해 추가로 이해되는 바와 같이, 아미디네이트 리간드들의 존재는 성장 표면의 더 큰 흡착원자 이동성(adatom mobility) 및 분자의 더 완전한 해리를 허용할 수 있고, 이는 다른 전구체들보다 더 낮은 성장 온도에서 더 평활한 표면들을 갖는 막들을 생성할 수 있다. 본 발명에 따른 일부 실시예들에서, Sc 전구체는 Sc의 각각의 외부 쉘 전자에 대해 하나의 N 원자가 있는 아미디네이트 리간드들을 함유하는 것을 특징으로 할 수 있다. 본 발명에 따른 일부 실시예들에서, Al 전구체는 트리메틸알루미늄 또는 트리에틸 알루미늄과 같은 성분으로서 Al을 함유하는 금속유기물일 수 있다. Al을 함유하는 다른 금속유기 전구체들이 또한 본 발명에 따른 일부 실시예들에서 사용될 수 있다.
본 발명에 의해 추가로 이해되는 바와 같이, 막 모폴로지는 또한 정렬된 성장 프로세스 동안 사용되는 V족 전구체(예를 들어, NH3와 같이, 질소를 포함하는 전구체) 대 Ⅲ족 전구체들(예를 들어, Sc 및 Al 전구체)의 비율을 제어함으로써 개선될 수 있다. 비율은 성장 표면에서의 Ⅲ족 종들의 흡착원자 이동성에 영향을 줄 수 있다. 구체적으로, 비율이 너무 높으면 막이 거칠어질 수 있는 반면, 비율이 너무 낮으면 Sc 흡착원자들이 축적되어 막 내에 Sc/Al 분결을 야기할 수 있다. 일부 실시예들에서, 아래의 핵형성 층은 또한 ScxAl1 - xN 막의 모폴로지를 개선하는 것을 도울 수 있다. 본 발명에 따른 일부 실시예들에서, 질소를 포함하는 전구체의 양 대 Al 전구체와 조합된 Sc 전구체(예를 들어, (DIPA)3Sc 또는 그와 유사한 것)의 조합된 양의 비율은 예를 들어 약 20,000 내지 약 500의 범위이다. 일부 실시예들에서, 범위는 약 10,000 내지 약 500이다. 일부 실시예들에서, 범위는 약 3000 내지 약 500이다.
아래에서 설명되는 도 1 - 도 59는 예를 들어 다양한 포맷의 BAW 공진기 디바이스들에 사용하기 위한 단결정 압전 막의 형성을 도시한다. 본 명세서에 설명된 도핑된 에피택셜 Al1 - xScxN 막들은 도 1 - 도 59 및 도 64에 도시된 BAW 공진기 디바이스들에서 단결정 압전 막으로 사용될 수 있음이 이해될 것이다. 예를 들어, 본 명세서에 설명된 도핑된 에피택셜 Al1 - xScxN 막들은 도 16a 내지 도 16c에 도시된 성장 기판(1610) 위에 놓이는 압전 막(1620)을 제공할 수 있다.
여기에 설명되는 단결정 도핑된 에피택셜 Al1 - xScxN 막들은 002 방향에서 측정된 X선 회절(XRD)을 사용하여 측정된 반치전폭(Full Width Half Maximum)(FWHM)에서의 약 1.0도 미만 내지 FWHM에서의 약 10 각초(arcseconds)의 결정도를 갖는 것을 특징으로 할 수 있다는 것이 이해될 것이다. 본 발명에 따른 일부 실시예들에서, 여기에 설명되는 단결정 도핑된 에피택셜 Al1 - xScxN 막들은 XRD를 사용하여 002 방향에서 측정된 반치전폭(FWHM)에서의 약 1.0도 내지 FWHM에서의 약 0.05도의 범위의 결정도를 갖는 것을 특징으로 할 수 있다.
도 1a는 본 발명의 예에 따른 상부측 상호연결부들을 갖는 탄성 공진기 디바이스(101)를 도시하는 단순화된 도면이다. 도시된 바와 같이, 디바이스(101)는 마이크로-비아(129)를 갖는 위에 가로놓인 단결정 압전 층(120)을 갖는 박형화된 시드 기판(112)을 포함한다. 마이크로-비아(129)는 상부측 마이크로-트렌치(121), 상부측 금속 플러그(146), 후면측 트렌치(114), 및 후면측 금속 플러그(147)를 포함할 수 있다. 디바이스(101)가 단일 마이크로-비아(129)로 도시되어 있지만, 디바이스(101)는 복수의 마이크로-비아를 가질 수 있다. 상부측 금속 전극(130)은 압전 층(120) 위에 가로놓여 형성된다. 상부 캡 구조물은 압전 층(120)에 본딩된다. 이러한 상부 캡 구조물은 하나 이상의 상부 본드 패드(143), 하나 이상의 본드 패드(144), 및 상부측 금속 플러그(146)를 갖는 상부측 금속(145)에 연결된 하나 이상의 관통 비아(151)를 갖는 인터포저 기판(119)을 포함한다. 솔더 볼들(170)은 하나 이상의 상부 본드 패드(143)에 전기적으로 결합된다.
박형화된 기판(112)은 제1 및 제2 후면측 트렌치들(113, 114)을 갖는다. 후면측 금속 전극(131)은 박형화된 시드 기판(112), 제1 후면측 트렌치(113), 및 상부측 금속 전극(130)의 일부 아래에 형성된다. 후면측 금속 플러그(147)는 박형화된 시드 기판(112), 제2 후면측 트렌치(114) 및 상부측 금속(145)의 일부 아래에 형성된다. 이러한 후면측 금속 플러그(147)는 상부측 금속 플러그(146) 및 후면측 금속 전극(131)에 전기적으로 결합된다. 후면측 캡 구조물(161)은 제1 및 제2 후면측 트렌치들(113, 114) 아래에서, 박형화된 시드 기판(112)에 본딩된다. 이러한 디바이스의 제조 방법에 관한 추가 상세들은 도 2로부터 시작하여 논의될 것이다.
도 1b는 본 발명의 예에 따른 후면측 상호연결부들을 갖는 탄성 공진기 디바이스(102)를 도시하는 단순화된 도면이다. 도시된 바와 같이, 디바이스(101)는 마이크로-비아(129)를 갖는 위에 가로놓인 압전 층(120)을 갖는 박형화된 시드 기판(112)을 포함한다. 마이크로-비아(129)는 상부측 마이크로-트렌치(121), 상부측 금속 플러그(146), 후면측 트렌치(114), 및 후면측 금속 플러그(147)를 포함할 수 있다. 디바이스(102)가 단일 마이크로-비아(129)로 도시되어 있지만, 디바이스(102)는 복수의 마이크로-비아를 가질 수 있다. 상부측 금속 전극(130)은 압전 층(120) 위에 가로놓여 형성된다. 상부 캡 구조물은 압전 층(120)에 본딩된다. 이러한 상부 캡 구조물(119)은 압전 층(120) 상의 하나 이상의 본드 패드(144) 및 상부측 금속(145)에 연결되는 본드 패드들을 포함한다. 상부측 금속(145)은 상부측 금속 플러그(146)를 포함한다.
박형화된 기판(112)은 제1 및 제2 후면측 트렌치들(113, 114)을 갖는다. 후면측 금속 전극(131)은 박형화된 시드 기판(112), 제1 후면측 트렌치(113), 및 상부측 금속 전극(130)의 일부 아래에 형성된다. 후면측 금속 플러그(147)는 박형화된 시드 기판(112), 제2 후면측 트렌치(114) 및 상부측 금속 플러그(146)의 일부 아래에 형성된다. 이러한 후면측 금속 플러그(147)는 상부측 금속 플러그(146)에 전기적으로 결합된다. 후면측 캡 구조물(162)은 제1 및 제2 후면측 트렌치들 아래에서, 박형화된 시드 기판(112)에 본딩된다. 하나 이상의 후면측 본드 패드들(171, 172, 173)은 후면측 캡 구조물(162)의 하나 이상의 부분 내에 형성된다. 솔더 볼들(170)은 하나 이상의 후면측 본드 패드(171-173)에 전기적으로 결합된다. 이러한 디바이스의 제조 방법에 관한 추가 상세들은 도 14a로부터 시작하여 논의될 것이다.
도 1c는 본 발명의 예에 따른 인터포저/캡이 없는 구조물 상호연결부들(interposer/cap-free structure interconnections)을 갖는 탄성 공진기 디바이스를 도시하는 단순화된 도면이다. 도시된 바와 같이, 디바이스(103)는 마이크로-비아(129)를 갖는 위에 가로놓인 단결정 압전 층(120)을 갖는 박형화된 시드 기판(112)을 포함한다. 마이크로-비아(129)는 상부측 마이크로-트렌치(121), 상부측 금속 플러그(146), 후면측 트렌치(114), 및 후면측 금속 플러그(147)를 포함할 수 있다. 디바이스(103)가 단일 마이크로-비아(129)로 도시되어 있지만, 디바이스(103)는 복수의 마이크로-비아를 가질 수 있다. 상부측 금속 전극(130)은 압전 층(120) 위에 가로놓여 형성된다. 박형화된 기판(112)은 제1 및 제2 후면측 트렌치들(113, 114)을 갖는다. 후면측 금속 전극(131)은 박형화된 시드 기판(112), 제1 후면측 트렌치(113), 및 상부측 금속 전극(130)의 일부 아래에 형성된다. 후면측 금속 플러그(147)는 박형화된 시드 기판(112), 제2 후면측 트렌치(114) 및 상부측 금속(145)의 일부 아래에 형성된다. 이러한 후면측 금속 플러그(147)는 상부측 금속 플러그(146) 및 후면측 금속 전극(131)에 전기적으로 결합된다. 이러한 디바이스의 제조 방법에 관한 추가 상세들은 도 2로부터 시작하여 논의될 것이다.
도 1d는 본 발명의 예에 따른 공유 후면측 트렌치(shared backside trench)를 갖는 인터포저/캡이 없는 구조물 상호연결부들을 갖는 탄성 공진기 디바이스를 도시하는 단순화된 도면이다. 도시된 바와 같이, 디바이스(104)는 마이크로-비아(129)를 갖는 위에 가로놓인 단결정 압전 층(120)을 갖는 박형화된 시드 기판(112)을 포함한다. 마이크로-비아(129)는 상부측 마이크로-트렌치(121), 상부측 금속 플러그(146), 및 후면측 금속 플러그(147)를 포함할 수 있다. 디바이스(104)가 단일 마이크로-비아(129)로 도시되어 있지만, 디바이스(104)는 복수의 마이크로-비아를 가질 수 있다. 상부측 금속 전극(130)은 압전 층(120) 위에 가로놓여 형성된다. 박형화된 기판(112)은 제1 후면측 트렌치(113)를 갖는다. 후면측 금속 전극(131)은 박형화된 시드 기판(112), 제1 후면측 트렌치(113), 및 상부측 금속 전극(130)의 일부 아래에 형성된다. 후면측 금속(147)은 박형화된 시드 기판(112), 제2 후면측 트렌치(114) 및 상부측 금속(145)의 일부 아래에 형성된다. 이러한 후면측 금속(147)은 상부측 금속 플러그(146) 및 후면측 금속 전극(131)에 전기적으로 결합된다. 이러한 디바이스의 제조 방법에 관한 추가 상세들은 도 2로부터 시작하여 논의될 것이다.
도 2 및 도 3은 본 발명의 예에 따른 탄성 공진기 디바이스의 제조 방법을 위한 단계들을 도시하는 단순화된 도면들이다. 이 방법은 도 1a에 도시된 것과 유사한 탄성 공진기 디바이스를 제조하기 위한 프로세스를 도시한다. 도 2는 부분적으로 처리된 압전 기판을 제공하는 방법 단계를 나타낼 수 있다. 도시된 바와 같이, 디바이스(102)는 위에 가로놓여 형성된 압전 층(120)을 갖는 시드 기판(110)을 포함한다. 특정 예에서, 시드 기판은 실리콘, 실리콘 탄화물, 알루미늄 산화물, 또는 단결정 알루미늄 갈륨 질화물 재료, 또는 그와 유사한 것을 포함할 수 있다. 압전 층(120)은 압전 단결정 층 또는 박막 압전 단결정 층을 포함할 수 있다.
도 3은 상부측 금속화 또는 상부 공진기 금속 전극(130)을 형성하는 방법 단계를 나타낼 수 있다. 특정 예에서, 상부측 금속 전극(130)은 몰리브덴, 알루미늄, 루테늄 또는 티타늄 재료, 또는 그와 유사한 것, 및 이들의 조합을 포함할 수 있다. 이 층은 리프트-오프 프로세스, 습식 에칭 프로세스, 건식 에칭 프로세스, 금속 인쇄 프로세스, 금속 라미네이팅 프로세스, 또는 그와 유사한 것에 의해 압전 층의 상부에 퇴적되고 패터닝될 수 있다. 리프트-오프 프로세스는 상부측 금속 층을 생성하기 위해 리소그래피 패터닝, 금속 퇴적, 및 리프트-오프 단계의 순차적 프로세스를 포함할 수 있다. 습식/건식 에칭 프로세스들은 상부측 금속 층을 생성하기 위해 금속 퇴적, 리소그래피 패터닝, 금속 퇴적, 및 금속 에칭 단계의 순차적인 프로세스들을 포함할 수 있다. 본 기술분야의 통상의 기술자들은 다른 변형들, 수정들 및 대안들을 인식할 것이다.
도 4a는 본 발명의 예에 따른 탄성 공진기 디바이스(401)를 위한 제조 방법을 위한 단계를 도시하는 단순화된 도면이다. 이 도면은 압전 층(120)의 일부 내에 하나 이상의 상부측 마이크로-트렌치(121)를 형성하는 방법 단계를 나타낼 수 있다. 이러한 상부측 마이크로-트렌치(121)는 이후의 방법 단계들에서 전개될 음향 멤브레인(acoustic membrane)의 상부측과 하부측 사이의 주요 상호연결 접합부의 역할을 수 있다. 예에서, 상부측 마이크로-트렌치(121)는 압전 층(120) 전체를 통해 연장되고 시드 기판(110)에서 멈춘다. 이러한 상부측 마이크로-트렌치(121)는 건식 에칭 프로세스, 레이저 드릴 프로세스 또는 그와 유사한 것을 통해 형성될 수 있다. 도 4b 및 4c는 이러한 옵션을 더 상세하게 설명한다.
도 4b 및 도 4c는 도 4a에 설명된 바와 같은 방법 단계를 수행하기 위한 대안적인 방법들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 도 4b는 압전 층(120)에 상부측 마이크로-트렌치(121)를 빠르고 정확하게 형성할 수 있는 레이저 드릴을 사용하는 방법 단계를 나타낸다. 예에서, 압전 층(120)을 통해 공칭 50um 홀, 또는 10um 내지 500um 직경의 홀들을 형성하고 층들(120 및 110) 사이의 계면 아래의 시드 기판(110)에서 정지하도록 레이저 드릴이 사용될 수 있다. 보호 층(122)은 압전 층(120)과 상부측 금속 전극(130) 위에 가로놓여 형성될 수 있다. 이 보호 층(122)은 레이저 파편으로부터 디바이스를 보호하고 상부측 마이크로-비아(121)의 에칭을 위한 마스크를 제공하는 역할을 할 수 있다. 특정 예에서, 레이저 드릴은 11W 고출력 다이오드 펌프식 UV 레이저 또는 그와 유사한 것일 수 있다. 이 마스크(122)는 다른 단계들로 진행하기 전에 후속하여 제거될 수 있다. 마스크는 또한 레이저 드릴 프로세스에서 생략될 수 있으며, 레이저 파편을 제거하기 위해 공기 흐름이 사용될 수 있다.
도 4c는 압전 층(120) 내에 상부측 마이크로-트렌치(121)를 형성하기 위해 건식 에칭 프로세스를 사용하는 방법 단계를 나타낼 수 있다. 도시된 바와 같이, 리소그래피 마스킹 층(123)은 압전 층(120) 및 상부측 금속 전극(130) 위에 가로놓여 형성될 수 있다. 상부측 마이크로-트렌치(121)는 플라즈마에의 노출, 또는 그와 유사한 것에 의해 형성될 수 있다.
도 4d 및 도 4e는 도 4a에 설명된 바와 같은 방법 단계들을 수행하기 위한 대안적인 방법을 도시하는 단순화된 도면들이다. 이러한 도면들은 복수의 탄성 공진기 디바이스를 동시에 제조하는 방법 단계를 나타낼 수 있다. 도 4d에서, 다이 #1 및 다이 #2 상에 각각 2개의 디바이스가 도시되어 있다. 도 4e는 스크라이브 라인(124) 또는 다이싱 라인을 또한 에칭하면서 이들 각각의 다이 상에 마이크로-비아(121)를 형성하는 프로세스를 도시한다. 예에서, 스크라이브 라인(124)의 에칭은 압전 단결정 층(120)을 싱귤레이션하고 그것의 응력을 완화한다.
도 5 내지 도 8은 본 발명의 예에 따른 탄성 공진기 디바이스에 대한 제조 방법을 위한 단계들을 도시하는 단순화된 도면들이다. 도 5는 하나 이상의 본드 패드(140)를 형성하고 본드 패드들(140) 중 적어도 하나에 전기적으로 결합된 상부측 금속(141)을 형성하는 방법 단계를 나타낼 수 있다. 상부측 금속(141)은 상부측 마이크로-트렌치(121) 내에 형성된 상부측 금속 플러그(146)를 포함할 수 있다. 특정 예에서, 상부측 금속 플러그(146)는 마이크로-비아의 상부측 부분을 형성하기 위해 상부측 마이크로-트렌치(121)를 채운다.
예에서, 본드 패드들(140) 및 상부측 금속(141)은 디바이스의 응용에 따라 금 재료 또는 다른 상호연결부 금속 재료를 포함할 수 있다. 이러한 금속 재료들은 리프트-오프 프로세스, 습식 에칭 프로세스, 건식 에칭 프로세스, 스크린 인쇄 프로세스, 전기 도금 프로세스, 금속 인쇄 프로세스, 또는 그와 유사한 것에 의해 형성될 수 있다. 특정 예에서, 퇴적된 금속 재료들은 또한 아래에 설명될 캡 구조물을 위한 본드 패드들의 역할을 할 수 있다.
도 6은 기밀 본딩(hermetic bonding)일 수 있는 본딩을 위해 탄성 공진기 디바이스를 준비하기 위한 방법 단계를 나타낼 수 있다. 도시된 바와 같이, 상부 캡 구조물은 앞의 도면들에서 설명된 바와 같이 부분적으로 처리된 탄성 공진기 디바이스 위에 위치된다. 상부 캡 구조물은 두 가지 구성, 즉 완전히 처리된 인터포저 버전(601)(글래스 비아를 통함) 및 부분적으로 처리된 인터포저 버전(602)(블라인드 비아 버전)으로 인터포저 기판(119)을 사용하여 형성될 수 있다. 601 버전에서, 인터포저 기판(119)은 인터포저 기판(119)을 통해 연장되고 하부 본드 패드들(142) 및 상부 본드 패드들(143)에 전기적으로 결합되는 관통 비아 구조물들(151)을 포함한다. 602 버전에서, 인터포저 기판(119)은 하부측으로부터 인터포저 기판(119)의 일부를 통해서만 연장되는 블라인드 비아 구조물들(152)을 포함한다. 이러한 블라인드 비아 구조물들(152)은 또한 하부 본드 패드들(142)에 전기적으로 결합된다. 특정 예에서, 인터포저 기판은 실리콘, 글래스, 스마트 글래스, 또는 다른 유사한 재료를 포함할 수 있다.
도 7은 상부 캡 구조물을 부분적으로 처리된 탄성 공진기 디바이스에 본딩하는 방법 단계를 나타낼 수 있다. 도시된 바와 같이, 인터포저 기판(119)은 본드 패드들(140, 142) 및 상부측 금속(141)에 의해 압전 층에 본딩되며, 이들은 이제 본드 패드(144) 및 상부측 금속(145)으로 표시된다. 이러한 본딩 프로세스는 압축 본드 방법 또는 그와 유사한 것을 사용하여 수행될 수 있다. 도 8은 시드 기판(110)을 박형화하는 방법 단계를 나타낼 수 있으며, 그것은 이제 박형화된 시드 기판(111)으로 지칭된다. 이러한 기판 박형화 프로세스는 그라인딩 및 에칭 프로세스들 또는 그와 유사한 것을 포함할 수 있다. 특정 예에서, 이러한 프로세스는 건식 에칭, CMP 연마 또는 어닐링 프로세스들을 수반할 수 있는, 응력 제거가 뒤따르는 웨이퍼 백 그라인딩 프로세스를 포함할 수 있다.
도 9a는 본 발명의 예에 따른 탄성 공진기 디바이스(901)를 위한 제조 방법을 위한 단계를 도시하는 단순화된 도면이다. 도 9a는 박형화된 시드 기판(111)의 후면측으로부터의 압전 층에 대한 접근을 허용하도록 후면측 트렌치들(113 및 114)을 형성하기 위한 방법 단계를 나타낼 수 있다. 예에서, 제1 후면측 트렌치(113)는 박형화된 시드 기판(111) 내에, 그리고 상부측 금속 전극(130) 아래에 형성될 수 있다. 제2 후면측 트렌치(114)는 박형화된 시드 기판(111) 내에, 그리고 상부측 마이크로-트렌치(121) 및 상부측 금속 플러그(146) 아래에 형성될 수 있다. 이 기판은 이제 박형화된 기판(112)으로 표시된다. 특정 예에서, 이러한 트렌치들(113 및 114)은 심층 반응성 이온 에칭(deep reactive ion etching)(DRIE) 프로세스, Bosch 프로세스, 또는 그와 유사한 것을 사용하여 형성될 수 있다. 트렌치들의 크기, 형상 및 수는 탄성 공진기 디바이스의 설계에 따라 다를 수 있다. 다양한 예들에서, 제1 후면측 트렌치는 상부측 금속 전극의 형상 또는 후면측 금속 전극의 형상과 유사한 트렌치 형상으로 형성될 수 있다. 제1 후면측 트렌치는 또한 상부측 금속 전극 및 후면측 금속 전극의 형상 둘 다와 상이한 트렌치 형상으로 형성될 수 있다.
도 9b 및 도 9c는 도 9a에 설명된 바와 같은 방법 단계를 수행하기 위한 대안적인 방법을 도시하는 단순화된 도면들이다. 도 4d 및 도 4e와 같이, 이러한 도면들은 복수의 탄성 공진기 디바이스를 동시에 제조하는 방법 단계를 나타낼 수 있다. 도 9b에서, 캡 구조물들을 갖는 2개의 디바이스가 각각 다이 #1 및 다이 #2에 도시되어 있다. 도 9c는 스크라이브 라인(115) 또는 다이싱 라인을 또한 에칭하면서 이들 각각의 다이 상에 후면측 트렌치들(113 및 114)을 형성하는 프로세스를 도시한다. 예에서, 스크라이브 라인(115)의 에칭은 후면측 웨이퍼(112)를 싱귤레이션하는 임의적인 방식을 제공한다.
도 10은 본 발명의 예에 따른 탄성 공진기 디바이스(1000)를 위한 제조 방법을 위한 단계를 도시하는 단순화된 도면이다. 이 도면은 박형화된 시드 기판(112)의 후면측 트렌치들 내에 후면측 금속 전극(131) 및 후면측 금속 플러그(147)를 형성하는 방법 단계를 나타낼 수 있다. 예에서, 후면측 금속 전극(131)은 박형화된 기판(112)의 하나 이상의 부분 아래에, 제1 후면측 트렌치(113) 내에, 및 상부측 금속 전극(130) 아래에 형성될 수 있다. 이러한 프로세스는 탄성 공진기 디바이스 내의 공진기 구조물을 완성한다. 후면측 금속 플러그(147)는 박형화된 기판(112)의 하나 이상의 부분 아래에, 제2 후면측 트렌치(114) 내에, 및 상부측 마이크로-트렌치(121) 아래에 형성될 수 있다. 후면측 금속 플러그(147)는 상부측 금속 플러그(146) 및 후면측 금속 전극(131)에 전기적으로 결합될 수 있다. 특정 예에서, 후면측 금속 전극(130)은 몰리브덴, 알루미늄, 루테늄 또는 티타늄 재료 또는 그와 유사한 것, 및 이들의 조합을 포함할 수 있다. 후면측 금속 플러그는 금 재료, 저-비저항 상호연결부 금속들, 전극 금속들 또는 그와 유사한 것을 포함할 수 있다. 이러한 층들은 앞에서 설명된 퇴적 방법들을 사용하여 퇴적될 수 있다.
도 11a 및 도 11b는 본 발명의 예에 따른 탄성 공진기 디바이스를 위한 제조 방법을 위한 대안적인 단계들을 도시하는 단순화된 도면들이다. 이러한 도면들은 박형화된 시드 기판(112) 아래에 후면측 캡 구조물을 본딩하는 방법들을 도시한다. 도 11a에서, 후면측 캡 구조물은 솔더 마스크, 폴리이미드 또는 그와 유사한 것과 같은 영구 광-이미지화 건식 막(permanent photo-imageable dry film)을 포함할 수 있는 건식 막 캡(161)이다. 이러한 캡 구조물의 본딩은 비용 효율적이고 신뢰가능할 수 있지만, 기밀 밀봉을 생성하지는 않을 수 있다. 도 11b에서, 후면측 캡 구조물은 실리콘, 글래스, 또는 다른 유사한 재료를 포함할 수 있는 기판(162)이다. 이러한 기판의 본딩은 기밀 밀봉을 제공할 수 있지만, 비용이 더 많이 들고 추가 프로세스들을 필요로 할 수 있다. 응용에 따라, 이러한 후면측 캡 구조물들 중 어느 것이 제1 및 제2 후면측 비아들 아래에 본딩될 수 있다.
도 12a 내지 도 12e는 본 발명의 예에 따른 탄성 공진기 디바이스를 위한 제조 방법을 위한 단계들을 도시하는 단순화된 도면들이다. 보다 구체적으로, 이러한 도면들은 상부 캡 구조물의 블라인드 비아 인터포저("602") 버전을 처리하기 위한 추가 단계들을 설명한다. 도 12a는 상부 캡 구조물 내의 블라인드 비아들(152)을 갖는 탄성 공진기 디바이스(1201)를 도시한다. 도 12b에서, 인터포저 기판(119)은 박형화되고, 이는 박형화된 인터포저 기판(118)을 형성하여 블라인드 비아들(152)을 노출시킨다. 이러한 박형화 프로세스는 시드 기판의 박형화에 대해 설명된 것과 같은 그라인딩 프로세스 및 에칭 프로세스의 조합일 수 있다. 도 12c에서, 블라인드 비아들(152) 위에 가로놓여 형성되고 블라인드 비아들(152)에 전기적으로 결합되는 상부 캡 본드 패드들(160)을 생성하기 위해 재배선 층(RDL) 프로세스 및 금속화 프로세스가 적용될 수 있다. 도 12d에 도시된 바와 같이, 볼 그리드 어레이(BGA) 프로세스는 상부 캡 본드 패드들(160) 위에 가로놓이고 그에 전기적으로 결합되는 솔더 볼들(170)을 형성하기 위해 적용될 수 있다. 이러한 프로세스는 도 12e에 도시된 바와 같이, 와이어 본딩(171)을 위해 준비된 탄성 공진기 디바이스를 남긴다.
도 13은 본 발명의 예에 따른 탄성 공진기 디바이스를 위한 제조 방법을 위한 단계를 도시하는 단순화된 도면이다. 도시된 바와 같이, 디바이스(1300)는 개별 디바이스들을 생성하기 위해 싱귤레이션할 준비가 된 2개의 완전히 처리된 탄성 공진기 디바이스를 포함한다. 예에서, 다이 싱귤레이션 프로세스는 웨이퍼 다이싱 쏘 프로세스(wafer dicing saw process), 레이저 절단 싱귤레이션 프로세스, 또는 다른 프로세스들 및 이들의 조합을 사용하여 행해질 수 있다.
도 14a 내지 도 14g는 본 발명의 예에 따른 탄성 공진기 디바이스를 위한 제조 방법을 위한 단계들을 도시하는 단순화된 도면들이다. 이 방법은 도 1b에 도시된 것과 유사한 탄성 공진기 디바이스를 제조하기 위한 프로세스를 도시한다. 탄성 공진기의 이 예에 대한 방법은 도 1 내지 도 5에 설명된 것과 유사한 단계들을 거칠 수 있다. 도 14a는 이 방법이 이전에 설명된 방법과 다른 부분들을 보여준다. 여기서, 상부 캡 구조물 기판(119)은 하나 이상의 하부 본드 패드(142)를 갖는 하나의 금속화 층만을 포함한다. 도 6과 비교할 때, 상호연결부들은 탄성 공진기 디바이스의 하부측에 형성될 것이기 때문에, 상부 캡 구조물에는 비아 구조물이 없다.
도 14b 내지 도 14f는 제1 프로세스 흐름에서 설명된 것들과 유사한 방법 단계들을 도시한다. 도 14b는 본드 패드들(140, 142) 및 상부측 금속(141)을 통해 압전 층(120)에 상부 캡 구조물을 본딩하는 방법 단계를 나타낼 수 있고, 이들은 이제 상부측 금속 플러그(146)를 갖는 상부측 금속(145) 및 본드 패드들(144)로 표시된다. 도 14c는 시드 기판(110)을 박형화하는 방법 단계를 나타낼 수 있고, 이는 도 8에 설명된 것과 유사한 박형화된 시드 기판(111)을 형성한다. 도 14d는 도 9a에 설명된 것과 유사한 제1 및 제2 후면측 트렌치들을 형성하는 방법 단계를 나타낼 수 있다. 도 14e는 도 10에 설명된 것과 유사한 후면측 금속 전극(131) 및 후면측 금속 플러그(147)를 형성하는 방법 단계를 나타낼 수 있다. 도 14f는 도 11a 및 도 11b에 설명된 것과 유사한 후면측 캡 구조물(162)을 본딩하는 방법 단계를 나타낼 수 있다.
도 14g는 앞에서 설명된 프로세스 흐름과 상이한, 또 다른 단계를 보여준다. 여기서, 후면측 본드 패드들(171, 172 및 173)은 후면측 캡 구조물(162) 내에 형성된다. 예에서, 이러한 후면측 본드 패드들(171-173)은 다른 금속 재료들을 형성하기 위해 사용되는 것들과 유사한 마스킹, 에칭 및 금속 퇴적 프로세스들을 통해 형성될 수 있다. BGA 프로세스는 이러한 후면측 본드 패드들(171-173)과 접촉하는 솔더 볼들(170)을 형성하기 위해 적용될 수 있고, 이는 와이어 본딩을 위해 탄성 공진기 디바이스(1407)를 준비한다.
도 15a 내지 도 15e는 본 발명의 예에 따른 탄성 공진기 디바이스를 위한 제조 방법을 위한 단계들을 도시하는 단순화된 도면들이다. 이 방법은 도 1b에 도시된 것과 유사한 탄성 공진기 디바이스를 제조하기 위한 프로세스를 도시한다. 이 예를 위한 방법은 도 1 내지 도 5에 설명된 것과 유사한 단계들을 거칠 수 있다. 도 15a는 이 방법이 앞에서 설명된 것과 다른 부분을 보여준다. 임시 접착제(217)의 층을 갖는 임시 캐리어(218)가 기판에 부착된다. 특정 예에서, 임시 캐리어(218)는 글래스 웨이퍼, 실리콘 웨이퍼, 또는 다른 웨이퍼 및 그와 유사한 것을 포함할 수 있다.
도 15b 내지 도 15f는 제1 프로세스 흐름에서 설명된 것들과 유사한 방법 단계들을 도시한다. 도 15b는 시드 기판(110)을 박형화하는 방법 단계를 나타낼 수 있고, 이는 도 8에 설명된 것과 유사한 박형화된 기판(111)을 형성한다. 특정 예에서, 시드 기판(110)의 박형화는 응력 제거 프로세스가 뒤따르는 후면측 그라인딩 프로세스를 포함할 수 있다. 응력 제거 프로세스는 건식 에칭, 화학적 기계적 평탄화(Chemical Mechanical Planarization)(CMP) 및 어닐링 프로세스들을 포함할 수 있다.
도 15c는 도 9a에 설명된 기술들과 유사한 공유 후면측 트렌치(113)를 형성하는 방법 단계를 나타낼 수 있다. 주요 차이점은 공유 후면측 트렌치가 상부측 금속 전극(130), 상부측 마이크로-트렌치(121) 및 상부측 금속 플러그(146) 모두의 아래에 구성된다는 것이다. 예에서, 공유 후면측 트렌치(113)는 크기, 형상(모든 가능한 기하학적 형상들) 및 측벽 프로파일(테이퍼 볼록, 테이퍼 오목, 또는 직각)이 변할 수 있는 후면측 공진기 캐비티이다. 특정 예에서, 공유 후면측 트렌치(113)의 형성은 후면측 기판(111)의 후면-전면 정렬 및 건식 에칭을 포함할 수 있는 리소-에칭 프로세스를 포함할 수 있다. 압전 층(120)은 공유 후면측 트렌치(113)의 형성을 위한 에칭 정지 층의 역할을 할 수 있다.
도 15d는 도 10에 설명된 것과 유사한 후면측 금속 전극(131) 및 후면측 금속(147)을 형성하는 방법 단계를 나타낼 수 있다. 예에서, 후면측 금속 전극(131)의 형성은 공유 후면측 트렌치(113) 내의 금속 재료들의 퇴적 및 패터닝을 포함할 수 있다. 여기서, 후면측 금속(131)은 마이크로-비아(121) 내의 전극 및 후면측 플러그/연결 금속(147)의 역할을 한다. 금속의 두께, 형상, 및 유형은 공진기/필터 설계의 기능에 따라 달라질 수 있다. 예로서, 후면측 전극(131) 및 비아 플러그 금속(147)은 상이한 금속들일 수 있다. 특정 예에서, 이러한 후면측 금속들(131, 147)은 압전 층(120)의 표면 상에 퇴적 및 패터닝될 수 있거나, 기판(112)의 후면측으로 재라우팅될 수 있다. 예에서, 후면측 금속 전극은, 후면측 금속 전극이 공유 후면측 트렌치의 형성 동안 생성된 시드 기판의 하나 이상의 측벽과 접촉하지 않게끔 공유 후면측 트렌치의 경계들 내에 구성되도록 패터닝될 수 있다.
도 15e는 임시 캐리어(218)의 본딩 해제, 및 임시 접착제(217)를 제거하기 위한 디바이스의 상부측의 세척 이후의, 도 11a 및 도 11b에 설명된 것과 유사한 후면측 캡 구조물(162)을 본딩하는 방법 단계를 나타낼 수 있다. 본 기술분야의 통상의 기술자는 앞에서 설명된 방법 단계들의 다른 변형들, 수정들 및 대안들을 인식할 것이다.
본 명세서에 사용될 때, 용어 "기판"은 벌크 기판을 의미할 수 있거나, 알루미늄, 갈륨, 또는 알루미늄 및 갈륨 및 질소의 삼원 화합물을 함유하는 에피택셜 영역, 또는 기능 영역, 조합들, 및 유사한 것과 같은 위에 가로놓인 성장 구조물들을 포함할 수 있다.
본 발명을 사용하여, 기존 기술들에 비해 하나 이상의 이점이 달성된다. 특히, 본 디바이스는 본 기술분야의 통상의 기술자에 따라 통상적인 재료들 및/또는 방법들을 사용하면서 비교적 간단하고 비용 효율적인 방식으로 제조될 수 있다. 본 방법을 사용하면, 웨이퍼 레벨 프로세스를 통해 3차원 적층의 복수의 방식을 사용하여 신뢰가능한 단결정 기반 탄성 공진기를 생성할 수 있다. 이러한 필터들 또는 공진기들은 RF 필터 디바이스, RF 필터 시스템, 또는 그와 유사한 것으로 구현될 수 있다. 실시예에 따라, 이러한 이점들 중 하나 이상이 달성될 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
무선 데이터 통신은 약 5GHz 이상의 주파수들을 갖는 고성능 RF 필터들을 요구한다. 약 3GHz 이하의 주파수들에서 동작하는 이러한 필터들에 널리 사용되는 벌크 탄성파 공진기들(BAWR)은 이러한 요구들을 충족시키기 위한 주요 후보이다. 현재 벌크 탄성파 공진기들은 다결정질 압전 AlN 층들을 사용하고, 여기서 각각의 입자의 c축은 막의 표면에 수직으로 정렬되어 높은 압전 성능을 허용하는 반면, 입자의 a 또는 b축은 무작위로 분포된다. 이러한 독특한 입자 분포는 압전 막의 두께가 1 내지 3GHz 범위의 주파수들에서 동작하는 벌크 탄성파(BAW) 필터들을 위한 완벽한 두께인 약 1um 이상일 때 잘 작동한다. 그러나, 다결정질 압전 막들의 품질은 두께들이 약 5GHz 이상의 주파수에서 동작하는 공진기들 및 필터들에 요구되는 약 0.5um 미만으로 감소함에 따라 빠르게 저하된다.
호환가능한 결정질 기판 상에서 성장된 단결정질 또는 에피택셜 압전 층들은 매우 얇은 두께, 예를 들어 0.4 um까지 우수한 결정 품질 및 높은 압전 성능을 나타낸다. 본 발명은 고주파 BAW 필터 적용을 위한 단결정질 또는 에피택셜 압전 박막들을 갖는 고품질 벌크 탄성파 공진기들의 제조 프로세스들 및 구조들을 제공한다.
BAWR들은 결정 형태, 즉 다결정질 또는 단결정질의 압전 재료, 예를 들어 AlN을 사용할 수 있다. 막의 품질은 막이 성장되는 층의 화학적, 결정학적 또는 지형적 품질에 크게 의존한다. 종래의 BAWR 프로세스들(FBAR(film bulk acoustic resonator) 또는 SMR(solidly mounted resonator) 기하형상을 포함함)에서, 압전 막은 통상적으로 몰리브덴(Mo), 텅스텐(W) 또는 루테늄(Ru)으로 이루어진 패터닝된 하부 전극 상에 성장된다. 패터닝된 하부 전극의 표면 기하형상은 압전 막의 결정질 배향 및 결정 품질에 상당한 영향을 미쳐서, 구조물의 복잡한 수정을 요구한다.
따라서, 본 발명에 따른 실시예들은 RF 필터들에 대한 향상된 궁극적 품질 인자 및 전기-기계적 결합을 갖는 BAWR을 생성하기 위해 단결정 압전 막들 및 층 전사 프로세스들을 사용한다. 이러한 방법들 및 구조물들은 현대 데이터 통신의 증가하는 요구를 충족시키기 위해 단결정질 또는 에피택셜 압전 막들을 사용하는 RF 필터들의 제조 방법들 및 구조물들을 용이하게 한다.
예에서, 본 발명은 고주파수에서 우수한 탄성파 제어 및 높은 Q를 위한, 평탄하고 고품질인 단결정 압전 막을 제공하는 탄성 공진기 디바이스들을 위한 전사 구조물들 및 프로세스들을 제공한다. 위에서 설명된 바와 같이, 다결정질 압전 층들은 고주파수에서 Q를 제한한다. 또한, 패터닝된 전극들 상에 에피택셜 압전 층들을 성장시키면, 압전 층의 결정질 배향에 영향을 미치고, 이는 결과적인 공진기들의 엄격한 경계 제어를 갖는 능력을 제한한다. 이하에 더 설명되는 바와 같이, 본 발명의 실시예들은 이러한 한계들을 극복할 수 있고, 개선된 성능 및 비용 효율성을 나타낼 수 있다.
도 16a 내지 도 16c, 내지 도 31a 내지 도 31c는 희생 층을 갖는 전사 구조물을 사용하는 탄성 공진기 디바이스를 위한 제조 방법을 도시한다. 아래에 설명되는 이러한 일련의 도면들에서, "a" 도면들은 본 발명의 다양한 실시예들에 따른 단결정 공진기 디바이스들의 상부 단면도들을 도시하는 단순화된 도면들을 보여준다. "b" 도면들은 "a" 도면들에서와 동일한 디바이스들의 길이 방향 단면도들을 도시하는 단순화된 도면들을 보여준다. 마찬가지로, "c" 도면들은 "a" 도면들에서와 동일한 디바이스들의 폭 방향 단면도들을 도시하는 단순화된 도면들을 보여준다. 일부 경우들에서, 다른 특징들, 및 그러한 특징들 간의 관계들을 강조하기 위해 특정 특징들이 생략된다. 본 기술분야의 통상의 기술자는 이러한 일련의 도면들에 도시된 예들에 대한 변형들, 수정들 및 대안들을 인식할 것이다.
도 16a 내지 도 16c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 성장 기판(1610) 위에 가로놓이는 압전 막(1620)을 형성하는 방법 단계들을 도시한다. 예에서, 성장 기판(1610)은 실리콘(S), 실리콘 탄화물(SiC), 또는 다른 유사한 재료들을 포함할 수 있다. 압전 막(1620)은 알루미늄 질화물(AlN), 갈륨 질화물(GaN), 또는 다른 유사한 재료들을 포함하는 에피택셜 막일 수 있다. 추가적으로, 이러한 압전 기판은 두께 트리밍(thickness trim)에 종속될 수 있다.
도 17a 내지 도 17c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 압전 막(1620)의 표면 영역 위에 가로놓이는 제1 전극(1710)을 형성하는 방법 단계들을 도시한다. 예에서, 제1 전극(1710)은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제1 전극(1710)은 기울기를 갖는 건식 에칭에 종속될 수 있다. 예로서, 기울기는 약 60도일 수 있다.
도 18a 내지 도 18c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(1710) 및 압전 막(1620) 위에 가로놓이는 제1 패시베이션 층(1810)을 형성하는 방법 단계를 도시한다. 예에서, 제1 패시베이션 층(1810)은 실리콘 질화물(SiN), 실리콘 산화물(SiOx), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제1 패시베이션 층(1810)은 약 50 nm 내지 약 100 nm 범위의 두께를 가질 수 있다.
도 19a 내지 도 19c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(1810)의 일부 및 압전 막(1620)의 일부 위에 가로놓이는 희생 층(1910)을 형성하는 방법 단계를 도시한다. 예에서, 희생 층(1910)은 다결정질 실리콘(폴리-Si), 비정질 실리콘(a-Si), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 이 희생 층(1910)은 기울기를 갖는 건식 에칭에 종속될 수 있고, 약 1 um의 두께로 퇴적될 수 있다. 또한, 인 도핑된 SiO2(PSG)는 지지 층(예를 들어, SiNx)의 상이한 조합들을 갖는 희생 층으로서 사용될 수 있다.
도 20a 내지 도 20c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스를 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 희생 층(1910), 제1 전극(1710), 및 압전 막(1620) 위에 가로놓이는 지지 층(2010)을 형성하는 방법 단계를 도시한다. 예에서, 지지 층(2010)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 이러한 지지 층(2010)은 약 2-3 um의 두께로 퇴적될 수 있다. 위에서 설명된 바와 같이, PSG 희생 층의 경우, 다른 지지 층들(예를 들어, SiNx)이 사용될 수 있다.
도 21a 내지 도 21c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 연마된 지지 층(2011)을 형성하기 위해 지지 층(2010)을 연마하는 방법 단계를 도시한다. 예에서, 연마 프로세스는 화학적-기계적 평탄화 프로세스 또는 그와 유사한 것을 포함할 수 있다.
도 22a 내지 도 22c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 디바이스를 뒤집고, 본드 기판(2210) 위에, 위에 가로놓이는 지지 층(2011)을 물리적으로 결합하는 것을 도시한다. 예에서, 본드 기판(2210)은 실리콘(Si), 사파이어(Al2O3), 실리콘 이산화물(SiO2), 실리콘 탄화물(SiC), 또는 다른 유사한 재료들을 갖는 기판 위에 가로놓이는 본딩 지지 층(2220)(SiO2 또는 유사한 재료)을 포함할 수 있다. 특정 실시예에서, 본드 기판(2210)의 본딩 지지 층(2220)은 연마된 지지 층(2011)에 물리적으로 결합된다. 또한, 물리적 결합 프로세스는 300℃ 어닐링 프로세스가 뒤따르는 실온 본딩 프로세스를 포함할 수 있다.
도 23a 내지 도 23c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 성장 기판(1610)의 제거, 또는 그렇지 않으면 압전 막(1620)의 전사의 방법 단계를 도시한다. 예에서, 제거 프로세스는 그라인딩 프로세스, 블랭킷 에칭 프로세스, 막 전사 프로세스, 이온 주입 전사 프로세스, 레이저 크랙 전사 프로세스, 또는 그와 유사한 것, 및 이들의 조합들을 포함할 수 있다.
도 24a 내지 도 24c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(1710) 위에 가로놓이는 압전 막(1620)(압전 막(1621)이 됨) 내에 전극 접촉 비아(2410)를 형성하고, 압전 막(1620), 및 희생 층(1910) 위에 가로놓이는 제1 패시베이션 층(1810) 내에 하나 이상의 릴리스 홀(2420)을 형성하는 방법 단계를 도시한다. 비아 형성 프로세스들은 다양한 유형의 에칭 프로세스들을 포함할 수 있다.
도 25a 내지 도 25c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 압전 막(1621) 위에 가로놓이는 제2 전극(2510)을 형성하는 방법 단계를 도시한다. 예에서, 제2 전극(2510)의 형성은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하고; 다음으로, 제2 전극(2510)을 에칭하여 전극 캐비티(2511)를 형성하고 제2 전극으로부터 부분(2511)을 제거하여 상부 금속(2520)을 형성하는 것을 포함한다. 또한, 상부 금속(2520)은 전극 접촉 비아(2410)를 통해 제1 전극(1720)에 물리적으로 결합된다.
도 26a 내지 도 26c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제2 전극(2510)의 일부 및 압전 막(1621)의 일부 위에 가로놓이는 제1 접촉 금속(2610)을 형성하고, 상부 금속(2520)의 일부 및 압전 막(1621)의 일부 위에 놓이는 제2 접촉 금속(2611)을 형성하는 방법 단계를 도시한다. 예에서, 제1 및 제2 접촉 금속들은 금(Au), 알루미늄(Al), 구리(Cu), 니켈(Ni), 알루미늄 청동(AlCu), 또는 이러한 재료들의 관련 합금들 또는 다른 유사한 재료들을 포함할 수 있다.
도 27a 내지 도 27c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제2 전극(2510), 상부 금속(2520), 및 압전 막(1621) 위에 가로놓이는 제2 패시베이션 층(2710)을 형성하는 방법 단계를 도시한다. 예에서, 제2 패시베이션 층(2710)은 실리콘 질화물(SiN), 실리콘 산화물(SiOx) 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제2 패시베이션 층(2710)은 약 50 nm 내지 약 100 nm 범위의 두께를 가질 수 있다.
도 28a 내지 도 28c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 희생 층(1910)을 제거하여 에어 캐비티(2810)를 형성하는 방법 단계를 도시한다. 예에서, 제거 프로세스는 폴리-Si 에칭 또는 a-Si 에칭, 또는 그와 유사한 것을 포함할 수 있다.
도 29a 내지 도 29c는 본 발명의 다른 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제2 전극(2510) 및 상부 금속(2520)을 처리하여, 처리된 제2 전극(2910) 및 처리된 상부 금속(2920)을 형성하는 방법 단계를 도시한다. 이 단계는 제2 전극(2510) 및 상부 금속(2520)의 형성에 후속할 수 있다. 예에서, 이러한 두 개의 컴포넌트의 처리는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W) 또는 다른 유사한 재료들을 퇴적하고; 다음으로 이 재료를 에칭(예를 들어, 건식 에칭 또는 그와 유사한 것)하여 전극 캐비티(2912) 및 처리된 상부 금속(2920)을 갖는 처리된 제2 전극(2910)을 형성하는 것을 포함한다. 처리된 상부 금속(2920)은 부분(2911)의 제거에 의해, 처리된 제2 전극(2910)으로부터 분리된 채로 남아있는다. 특정 예에서, 처리된 제2 전극(2910)은 Q를 증가시키기 위해, 처리된 제2 전극(2910) 상에 구성된 에너지 제한 구조물을 추가하는 것을 특징으로 한다.
도 30a 내지 도 30c는 본 발명의 다른 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(1710)을 처리하여, 처리된 제1 전극(2310)을 형성하는 방법 단계를 도시한다. 이 단계는 제1 전극(1710)의 형성에 후속할 수 있다. 예에서, 이러한 두 개의 컴포넌트의 처리는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W) 또는 다른 유사한 재료들을 퇴적하고; 다음으로 이 재료를 에칭(예를 들어, 건식 에칭 또는 그와 유사한 것)하여, 처리된 제2 전극(2910)과 유사하게, 전극 캐비티를 갖는 처리된 제1 전극(3010)을 형성하는 것을 포함한다. 에어 캐비티(2811)는 처리된 제1 전극(3010)으로 인한 캐비티 형상의 변화를 보여준다. 특정 예에서, 처리된 제1 전극(3010)은 Q를 증가시키기 위해, 처리된 제2 전극(3010) 상에 구성된 에너지 제한 구조물을 추가하는 것을 특징으로 한다.
도 31a 내지 도 31c는 본 발명의 다른 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(1710)을 처리하여, 처리된 제1 전극(2310)을 형성하고, 제2 전극(2510)/상부 금속(2520)을 처리하여, 처리된 제2 전극(2910)/처리된 상부 금속(2920)을 형성하는 방법 단계를 도시한다. 이러한 단계들은 도 29a 내지 도 29c, 및 도 30a 내지 도 30c에 대해 설명된 바와 같이, 각각의 개별 전극의 형성에 후속할 수 있다. 본 기술분야의 통상의 기술자는 다른 변형들, 수정들 및 대안들을 인식할 것이다.
도 32a 내지 도 32c, 내지 도 46a 내지 도 46c는 희생 층이 없는 전사 구조물을 사용하는 탄성 공진기 디바이스를 위한 제조 방법을 도시한다. 아래에 설명되는 이러한 일련의 도면들에서, "a" 도면들은 본 발명의 다양한 실시예들에 따른 단결정 공진기 디바이스들의 상부 단면도들을 도시하는 단순화된 도면들을 보여준다. "b" 도면들은 "a" 도면들에서와 동일한 디바이스들의 길이 방향 단면도들을 도시하는 단순화된 도면들을 보여준다. 마찬가지로, "c" 도면들은 "a" 도면들에서와 동일한 디바이스들의 폭 방향 단면도들을 도시하는 단순화된 도면들을 보여준다. 일부 경우들에서, 다른 특징들, 및 그러한 특징들 간의 관계들을 강조하기 위해 특정 특징들이 생략된다. 본 기술분야의 통상의 기술자는 이러한 일련의 도면들에 도시된 예들에 대한 변형들, 수정들 및 대안들을 인식할 것이다.
도 32a 내지 도 32c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 성장 기판(3210) 위에 가로놓이는 압전 막(3220)을 형성하는 방법 단계들을 도시한다. 예에서, 성장 기판(3210)은 실리콘(S), 실리콘 탄화물(SiC), 또는 다른 유사한 재료들을 포함할 수 있다. 압전 막(3220)은 알루미늄 질화물(AlN), 갈륨 질화물(GaN), 또는 다른 유사한 재료들을 포함하는 에피택셜 막일 수 있다. 추가적으로, 이러한 압전 기판은 두께 트리밍에 종속될 수 있다.
도 33a 내지 도 33c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 압전 막(3220)의 표면 영역 위에 가로놓이는 제1 전극(3310)을 형성하는 방법 단계를 도시한다. 예에서, 제1 전극(3310)은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제1 전극(3310)은 기울기를 갖는 건식 에칭에 종속될 수 있다. 예로서, 기울기는 약 60도일 수 있다.
도 34a 내지 도 34c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(3310) 및 압전 막(3220) 위에 가로놓이는 제1 패시베이션 층(3410)을 형성하는 방법 단계를 도시한다. 예에서, 제1 패시베이션 층(3410)은 실리콘 질화물(SiN), 실리콘 산화물(SiOx), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제1 패시베이션 층(3410)은 약 50 nm 내지 약 100 nm 범위의 두께를 가질 수 있다.
도 35a 내지 도 35c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(3310) 및 압전 막(3220) 위에 가로놓이는 지지 층(3510)을 형성하는 방법 단계를 도시한다. 예에서, 지지 층(3510)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 이러한 지지 층(3510)은 약 2-3 um의 두께로 퇴적될 수 있다. 위에서 설명된 바와 같이, PSG 희생 층의 경우, 다른 지지 층들(예를 들어, SiNx)이 사용될 수 있다.
도 36a 내지 도 36c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 영역(3610) 내에 (지지 층(3511)을 형성하기 위해) 지지 층(3510)을 처리하는 임의적 방법 단계를 도시한다. 예에서, 처리는 평평한 본드 표면을 생성하기 위한 지지 층(3510)의 부분적 에칭을 포함할 수 있다. 특정 예에서, 처리는 캐비티 영역을 포함할 수 있다. 다른 예들에서, 이러한 단계는 화학적-기계적 평탄화 프로세스 또는 그와 유사한 것과 같은 연마 프로세스로 대체될 수 있다.
도 37a 내지 도 37c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 (지지 층(3512)을 형성하기 위해) 지지 층(3511)의 일부 내에 에어 캐비티(3710)를 형성하는 방법 단계를 도시한다. 예에서, 캐비티 형성은 제1 패시베이션 층(3410)에서 정지하는 에칭 프로세스를 포함할 수 있다.
도 38a 내지 도 38c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 패시베이션 층(3410)을 통해 압전 막(3220)의 일부 내에 하나 이상의 캐비티 통기구(cavity vent hole)(3810)를 형성하는 방법 단계를 도시한다. 예에서, 캐비티 통기구(3810)는 에어 캐비티(3710)에 연결된다.
도 39a 내지 도 39c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 디바이스를 뒤집고, 본드 기판(3910) 위에, 위에 가로놓이는 지지 층(3512)을 물리적으로 결합하는 것을 도시한다. 예에서, 본드 기판(3910)은 실리콘(Si), 사파이어(Al2O3), 실리콘 이산화물(SiO2), 실리콘 탄화물(SiC), 또는 다른 유사한 재료들을 갖는 기판 위에 가로놓이는 본딩 지지 층(3920)(SiO2 또는 유사한 재료)을 포함할 수 있다. 특정 실시예에서, 본드 기판(3910)의 본딩 지지 층(3920)은 연마된 지지 층(3512)에 물리적으로 결합된다. 또한, 물리적 결합 프로세스는 300℃ 어닐링 프로세스가 뒤따르는 실온 본딩 프로세스를 포함할 수 있다.
도 40a 내지 도 40c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 성장 기판(3210)의 제거, 또는 그렇지 않으면 압전 막(3220)의 전사의 방법 단계를 도시한다. 예에서, 제거 프로세스는 그라인딩 프로세스, 블랭킷 에칭 프로세스, 막 전사 프로세스, 이온 주입 전사 프로세스, 레이저 크랙 전사 프로세스, 또는 그와 유사한 것, 및 이들의 조합들을 포함할 수 있다.
도 41a 내지 도 41c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(3310) 위에 가로놓이는 압전 막(3220) 내에 전극 접촉 비아(4110)를 형성하는 방법 단계를 도시한다. 비아 형성 프로세스들은 다양한 유형들의 에칭 프로세스들을 포함할 수 있다.
도 42a 내지 도 42c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 압전 막(3220) 위에 가로놓이는 제2 전극(4210)을 형성하는 방법 단계를 도시한다. 예에서, 제2 전극(4210)의 형성은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하고; 다음으로, 제2 전극(4210)을 에칭하여 전극 캐비티(4211)를 형성하고 제2 전극으로부터 부분(4211)을 제거하여 상부 금속(4220)을 형성하는 것을 포함한다. 또한, 상부 금속(4220)은 전극 접촉 비아(4110)를 통해 제1 전극(3310)에 물리적으로 결합된다.
도 43a 내지 도 43c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제2 전극(4210)의 일부 및 압전 막(3220)의 일부 위에 가로놓이는 제1 접촉 금속(4310)을 형성하고, 상부 금속(4220)의 일부 및 압전 막(3220)의 일부 위에 놓이는 제2 접촉 금속(4311)을 형성하는 방법 단계를 도시한다. 예에서, 제1 및 제2 접촉 금속들은 금(Au), 알루미늄(Al), 구리(Cu), 니켈(Ni), 알루미늄 청동(AlCu), 또는 다른 유사한 재료들을 포함할 수 있다. 이러한 도면은 또한 제2 전극(4210), 상부 금속(4220), 및 압전 막(3220) 위에 가로놓이는 제2 패시베이션 층(4320)을 형성하는 방법 단계를 도시한다. 예에서, 제2 패시베이션 층(4320)은 실리콘 질화물(SiN), 실리콘 산화물(SiOx) 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제2 패시베이션 층(4320)은 약 50 nm 내지 약 100 nm 범위의 두께를 가질 수 있다.
도 44a 내지 도 44c는 본 발명의 다른 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제2 전극(4210) 및 상부 금속(4220)을 처리하여, 처리된 제2 전극(4410) 및 처리된 상부 금속(4420)을 형성하는 방법 단계를 도시한다. 이 단계는 제2 전극(4210) 및 상부 금속(4220)의 형성에 후속할 수 있다. 예에서, 이러한 두 개의 컴포넌트의 처리는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W) 또는 다른 유사한 재료들을 퇴적하고; 다음으로 이 재료를 에칭(예를 들어, 건식 에칭 또는 그와 유사한 것)하여 전극 캐비티(4412) 및 처리된 상부 금속(4420)을 갖는 처리된 제2 전극(4410)을 형성하는 것을 포함한다. 처리된 상부 금속(4420)은 부분(4411)의 제거에 의해, 처리된 제2 전극(4410)으로부터 분리된 채로 남아있는다. 특정 예에서, 처리된 제2 전극(4410)은 Q를 증가시키기 위해, 처리된 제2 전극(4410) 상에 구성된 에너지 제한 구조물을 추가하는 것을 특징으로 한다.
도 45a 내지 도 45c는 본 발명의 다른 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(3310)을 처리하여, 처리된 제1 전극(4510)을 형성하는 방법 단계를 도시한다. 이 단계는 제1 전극(3310)의 형성에 후속할 수 있다. 예에서, 이러한 두 개의 컴포넌트의 처리는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W) 또는 다른 유사한 재료들을 퇴적하고; 다음으로 이 재료를 에칭(예를 들어, 건식 에칭 또는 그와 유사한 것)하여, 처리된 제2 전극(4410)과 유사하게, 전극 캐비티를 갖는 처리된 제1 전극(4510)을 형성하는 것을 포함한다. 에어 캐비티(3711)는 처리된 제1 전극(4510)으로 인한 캐비티 형상의 변화를 보여준다. 특정 예에서, 처리된 제1 전극(4510)은 Q를 증가시키기 위해, 처리된 제2 전극(4510) 상에 구성된 에너지 제한 구조물을 추가하는 것을 특징으로 한다.
도 46a 내지 도 46c는 본 발명의 다른 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 희생 층을 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(3310)을 처리하여, 처리된 제1 전극(4510)을 형성하고, 제2 전극(4210)/상부 금속(4220)을 처리하여, 처리된 제2 전극(4410)/처리된 상부 금속(4420)을 형성하는 방법 단계를 도시한다. 이러한 단계들은 도 44a 내지 도 44c, 및 도 45a 내지 도 45c에 대해 설명된 바와 같이, 각각의 개별 전극의 형성에 후속할 수 있다. 본 기술분야의 통상의 기술자는 다른 변형들, 수정들 및 대안들을 인식할 것이다.
도 47a 내지 도 47c, 내지 도 59a 내지 도 59c는 다층 미러 구조물을 갖는 전사 구조물을 사용하는 탄성 공진기 디바이스를 위한 제조 방법을 도시한다. 아래에 설명되는 이러한 일련의 도면들에서, "a" 도면들은 본 발명의 다양한 실시예들에 따른 단결정 공진기 디바이스들의 상부 단면도들을 도시하는 단순화된 도면들을 보여준다. "b" 도면들은 "a" 도면들에서와 동일한 디바이스들의 길이 방향 단면도들을 도시하는 단순화된 도면들을 보여준다. 마찬가지로, "c" 도면들은 "a" 도면들에서와 동일한 디바이스들의 폭 방향 단면도들을 도시하는 단순화된 도면들을 보여준다. 일부 경우들에서, 다른 특징들, 및 그러한 특징들 간의 관계들을 강조하기 위해 특정 특징들이 생략된다. 본 기술분야의 통상의 기술자는 이러한 일련의 도면들에 도시된 예들에 대한 변형들, 수정들 및 대안들을 인식할 것이다.
도 47a 내지 도 47c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 성장 기판(4710) 위에 가로놓이는 압전 막(4720)을 형성하는 방법 단계를 도시한다. 예에서, 성장 기판(4710)은 실리콘(S), 실리콘 탄화물(SiC), 또는 다른 유사한 재료들을 포함할 수 있다. 압전 막(4720)은 알루미늄 질화물(AlN), 갈륨 질화물(GaN), 또는 다른 유사한 재료들을 포함하는 에피택셜 막일 수 있다. 추가적으로, 이러한 압전 기판은 두께 트리밍에 종속될 수 있다.
도 48a 내지 도 48c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 압전 막(4720)의 표면 영역 위에 가로놓이는 제1 전극(4810)을 형성하는 방법 단계를 도시한다. 예에서, 제1 전극(4810)은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제1 전극(4810)은 기울기를 갖는 건식 에칭에 종속될 수 있다. 예로서, 기울기는 약 60도일 수 있다.
도 49a 내지 도 49c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 다층 미러 또는 반사기 구조물을 형성하는 방법 단계를 도시한다. 예에서, 다층 미러는 저 임피던스 층(4910) 및 고 임피던스 층(4920)을 갖는 적어도 한 쌍의 층들을 포함한다. 도 49a 내지 도 49c에서, 두 쌍의 저/고 임피던스 층들이 도시된다(저 임피던스(4910 및 4911); 고 임피던스(4920 및 4921)). 예에서, 미러/반사기 영역은 공진기 영역보다 클 수 있으며, 공진기 영역을 포함할 수 있다. 특정 실시예에서, 각각의 층 두께는 목표 주파수에서 탄성파 파장의 약 1/4이다. 층들은 순서대로 퇴적될 수 있고 그 후에 에칭될 수 있거나, 각각의 층은 개별적으로 퇴적되고 에칭될 수 있다. 다른 예에서, 제1 전극(4810)은 미러 구조물이 패터닝된 후에 패터닝될 수 있다.
도 50a 내지 도 50c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 미러 구조물(층들(4910, 4911, 4920, 및 4921)), 제1 전극(4810), 및 압전 막(4720) 위에 가로놓이는 지지 층(5010)을 형성하는 방법 단계를 도시한다. 예에서, 지지 층(5010)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 이러한 지지 층(5010)은 약 2-3 um의 두께로 퇴적될 수 있다. 위에서 설명된 바와 같이, 다른 지지 층들(예를 들어, SiNx)이 사용될 수 있다.
도 51a 내지 도 51c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스를 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 연마된 지지 층(5011)을 형성하기 위해 지지 층(5010)을 연마하는 방법 단계를 도시한다. 예에서, 연마 프로세스는 화학적-기계적 평탄화 프로세스 또는 그와 유사한 것을 포함할 수 있다.
도 52a 내지 도 52c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 디바이스를 뒤집고, 본드 기판(5210) 위에 가로놓인, 위에 가로놓이는 지지 층(5011)을 물리적으로 결합하는 것을 도시한다. 예에서, 본드 기판(5210)은 실리콘(Si), 사파이어(Al2O3), 실리콘 이산화물(SiO2), 실리콘 탄화물(SiC), 또는 다른 유사한 재료들을 갖는 기판 위에 가로놓이는 본딩 지지 층(5220)(SiO2 또는 유사한 재료)을 포함할 수 있다. 특정 실시예에서, 본드 기판(5210)의 본딩 지지 층(5220)은 연마된 지지 층(5011)에 물리적으로 결합된다. 또한, 물리적 결합 프로세스는 300℃ 어닐링 프로세스가 뒤따르는 실온 본딩 프로세스를 포함할 수 있다.
도 53a 내지 도 53c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 성장 기판(4710)의 제거, 또는 그렇지 않으면 압전 막(4720)의 전사의 방법 단계를 도시한다. 예에서, 제거 프로세스는 그라인딩 프로세스, 블랭킷 에칭 프로세스, 막 전사 프로세스, 이온 주입 전사 프로세스, 레이저 크랙 전사 프로세스, 또는 그와 유사한 것, 및 이들의 조합들을 포함할 수 있다.
도 54a 내지 도 54c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(4810) 위에 가로놓이는 압전 막(4720) 내에 전극 접촉 비아(5410)를 형성하는 방법 단계를 도시한다. 비아 형성 프로세스들은 다양한 유형들의 에칭 프로세스들을 포함할 수 있다.
도 55a 내지 도 55c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 압전 막(4720) 위에 가로놓이는 제2 전극(5510)을 형성하는 방법 단계를 도시한다. 예에서, 제2 전극(5510)의 형성은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하고; 다음으로, 제2 전극(5510)을 에칭하여 전극 캐비티(5511)를 형성하고 제2 전극으로부터 부분(5511)을 제거하여 상부 금속(5520)을 형성하는 것을 포함한다. 또한, 상부 금속(5520)은 전극 접촉 비아(5410)를 통해 제1 전극(5520)에 물리적으로 결합된다.
도 56a 내지 도 56c는 본 발명의 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제2 전극(5510)의 일부 및 압전 막(4720)의 일부 위에 가로놓이는 제1 접촉 금속(5610)을 형성하고, 상부 금속(5520)의 일부 및 압전 막(4720)의 일부 위에 가로놓이는 제2 접촉 금속(5611)을 형성하는 방법 단계를 도시한다. 예에서, 제1 및 제2 접촉 금속들은 금(Au), 알루미늄(Al), 구리(Cu), 니켈(Ni), 알루미늄 청동(AlCu), 또는 다른 유사한 재료들을 포함할 수 있다. 이러한 도면은 또한 제2 전극(5510), 상부 금속(5520) 및 압전 막(4720) 위에 가로놓이는 제2 패시베이션 층(5620)을 형성하는 방법 단계를 보여준다. 예에서, 제2 패시베이션 층(5620)은 실리콘 질화물(SiN), 실리콘 산화물(SiOx) 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제2 패시베이션 층(5620)은 약 50 nm 내지 약 100 nm 범위의 두께를 가질 수 있다.
도 57a 내지 도 57c는 본 발명의 다른 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제2 전극(5510) 및 상부 금속(5520)을 처리하여, 처리된 제2 전극(5710) 및 처리된 상부 금속(5720)을 형성하는 방법 단계를 도시한다. 이 단계는 제2 전극(5710) 및 상부 금속(5720)의 형성에 후속할 수 있다. 예에서, 이러한 두 개의 컴포넌트의 처리는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W) 또는 다른 유사한 재료들을 퇴적하고; 다음으로 이 재료를 에칭(예를 들어, 건식 에칭 또는 그와 유사한 것)하여 전극 캐비티(5712) 및 처리된 상부 금속(5720)을 갖는 처리된 제2 전극(5410)을 형성하는 것을 포함한다. 처리된 상부 금속(5720)은 부분(5711)의 제거에 의해, 처리된 제2 전극(5710)으로부터 분리된 채로 남아있는다. 특정 예에서, 이러한 처리는 전극 캐비티(5712)를 생성하는 동안, 제2 전극 및 상부 금속에 더 큰 두께를 제공한다. 특정 예에서, 처리된 제2 전극(5710)은 Q를 증가시키기 위해, 처리된 제2 전극(5710) 상에 구성된 에너지 제한 구조물을 추가하는 것을 특징으로 한다.
도 58a 내지 도 58c는 본 발명의 다른 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(4810)을 처리하여, 처리된 제1 전극(5810)을 형성하는 방법 단계를 도시한다. 이 단계는 제1 전극(4810)의 형성에 후속할 수 있다. 예에서, 이러한 두 개의 컴포넌트의 처리는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W) 또는 다른 유사한 재료들을 퇴적하고; 다음으로 이 재료를 에칭(예를 들어, 건식 에칭 또는 그와 유사한 것)하여, 처리된 제2 전극(5710)과 유사하게, 전극 캐비티를 갖는 처리된 제1 전극(5810)을 형성하는 것을 포함한다. 앞의 두 개의 예와 비교하여, 에어 캐비티는 존재하지 않는다. 특정 예에서, 처리된 제1 전극(5810)은 Q를 증가시키기 위해, 처리된 제2 전극(5810) 상에 구성된 에너지 제한 구조물을 추가하는 것을 특징으로 한다.
도 59a 내지 도 59c는 본 발명의 다른 예에 따른 단결정 탄성 공진기 디바이스, 및 단결정 탄성 공진기 디바이스들을 위한 다층 미러를 사용하는 전사 프로세스를 위한 방법 단계들의 다양한 단면도들을 도시하는 단순화된 도면들이다. 도시된 바와 같이, 이러한 도면들은 제1 전극(4810)을 처리하여, 처리된 제1 전극(5810)을 형성하고, 제2 전극(5510)/상부 금속(5520)을 처리하여, 처리된 제2 전극(5710)/처리된 상부 금속(5720)을 형성하는 방법 단계를 도시한다. 이러한 단계들은 도 57a 내지 도 57c, 및 도 58a 내지 도 58c에 대해 설명된 바와 같이, 각각의 개별 전극의 형성에 후속할 수 있다. 본 기술분야의 통상의 기술자는 다른 변형들, 수정들 및 대안들을 인식할 것이다.
전사 프로세스들에 관한 이전의 예들 각각에서, 에너지 제한 구조물들은 제1 전극, 제2 전극, 또는 둘 다에 형성될 수 있다. 예에서, 이러한 에너지 제한 구조물은 공진기 영역을 둘러싸는 질량 부하 영역들(mass loaded areas)이다. 공진기 영역은 제1 전극, 압전 층 및 제2 전극이 중첩되는 영역이다. 에너지 제한 구조물 내의 더 큰 질량 부하는 공진기의 차단 주파수를 낮춘다. 차단 주파수는 압전 막의 표면에 평행한 방향으로 탄성파가 전파될 수 있는 주파수의 하한 또는 상한이다. 따라서, 차단 주파수는 파동이 두께 방향을 따라 진행하는 공진 주파수이므로 수직 방향을 따른 공진기의 전체 적층 구조물에 의해 결정된다. 압전 막들(예를 들어, AlN 또는 여기에서 설명된 도핑된 에피택셜 Al1 - xScxN 막들)에서, 차단 주파수보다 낮은 주파수의 탄성파는 막의 표면을 따라 평행한 방향으로 전파될 수 있는데, 즉 탄성파는 고대역 차단형 분산 특성을 나타낸다. 이 경우, 공진기를 둘러싼 질량 부하 영역은 탄성파가 공진기 외부로 전파되는 것을 방지하는 장벽을 제공한다. 이렇게 함으로써, 이러한 특성은 공진기의 품질 인자를 증가시키고, 공진기의 성능을 향상시키며, 결과적으로 필터의 성능을 향상시킨다.
도 60은 본 발명에 따른 일부 실시예들에서 기판(705) 상에 형성된 에피택셜 Al1-xScxN 도핑된 막(710)의 단면도이다. 도 60에 따르면, 기판(705)은 Si(예컨대, Si<111>), SiC, Al2O3, AlN, GaN 또는 AlGaN일 수 있다. 본 발명에 따른 일부 실시예들에서, CVD는 약 1x1017/㎤ 내지 약 2x1020/㎤ 범위로 Mg, C, 및/또는 Fe를 포함하는 에피택셜 Al1 - xScxN 도핑된 막(710)을 형성하는 데 사용될 수 있다. 본 발명에 따른 일부 실시예들에서, CVD는 약 1x1017/㎤ 내지 약 1x1020/㎤ 범위로 Mg, C, 및/또는 Fe로 도핑된 에피택셜 Al1 - xScxN 막을 형성하기 위해 사용될 수 있다. 본 발명에 따른 일부 실시예들에서, CVD는 약 2x1020/㎤ 미만의 Mg, C, 및/또는 Fe로 도핑된 에피택셜 Al1 - xScxN 막을 형성하기 위해 사용될 수 있다.
또한, 에피택셜 Al1 - xScxN 도핑된 막(710)은 약 1x1017/㎤ 내지 약 2x1020/㎤의 범위에서 도핑함으로써 성장 표면의 거칠기를 감소시키기 위해 Hf, Si, Zr, 및/또는 In을 포함할 수 있다. Hf, Zr, In 및/또는 Ge는 또한 약 1x1017/㎤ 내지 약 2x1020/㎤의 범위에서 도핑함으로써 전위 상승을 감소시키기 위해 더 큰 원자 반경들을 갖는 재료들로서 사용될 수 있다.
에피택셜 Al1 - xScxN 도핑된 막(710)은 또한 약 4% 내지 약 42%의 농도 범위로 Sc를 포함하도록 정렬된 성장 프로세스를 사용하여 형성될 수 있고, 여기서 Sc의 농도는 본 발명에 따른 일부 실시예들에서 에피택셜 Al1 - xScxN 도핑된 막에서 x로서 주어진다. 본 발명에 따른 일부 실시예들에서, 에피택셜 Al1 - xScxN 도핑된 막(710)에서의 Sc의 농도는, 기판(705)상에 형성될 때 에피택셜 Al1 - xScxN 도핑된 막에서 약 200MPa 압축 응력 내지 약 200MPa 인장 응력의 범위의 응력을 유도하기에 충분한 레벨로 형성될 수 있다. 에피택셜 Al1 - xScxN 도핑된 막(710)은 여기에 설명된 온도 범위들 내에서 정렬된 성장 프로세스의 일부로 사용하기 위해 여기에 설명된 전구체들, 재료들 등의 상이한 실시예들의 임의의 조합을 사용하여 기판(705) 상에 형성될 수 있음이 이해될 것이다.
도 61은 본 발명에 따른 일부 실시예들에서 기판(705) 상에 형성된 에피택셜 Al1-xScxN 도핑된 막(810)의 단면도이다. 도 61에 따르면, 핵형성 층(815)이 먼저 기판(705) 상에 형성될 수 있다. 에피택셜 Al1 - xScxN 도핑된 막(810)은 분결 관련 전기 전도도를 완화하고 성장 표면의 거칠기를 감소시키고/시키거나 전위 상승으로 인한 막 응력을 감소시키기 위해, 위에서 설명된 각각의 농도들에서 Mg, C, Fe, Hf, Si, Zr, Ge 및/또는 In으로 도핑되는 정렬된 성장 프로세스를 사용하여 핵형성 층(815) 상에 형성될 수 있다.
본 발명에 따른 일부 추가 실시예들에서, 에피택셜 Al1 - xScxN 도핑된 막(810)은 약 4% 내지 약 42%의 농도 범위로 Sc를 포함하도록 정렬된 성장 프로세스를 사용하여 핵형성 층(815)상에 형성될 수 있고, 여기서 Sc의 농도는 본 발명에 따른 일부 실시예들에서 에피택셜 Al1 - xScxN 도핑된 막에서 x로서 주어진다. 핵형성 층(815)은 그 위에 형성된 에피택셜 Al1 - xScxN 도핑된 막(810)에 원하는 격자 구조 또는 변형(strain)을 제공하기 위해 층이 형성됨에 따라 그 성분들이 변경되도록 형성될 수 있다. 예를 들어, 핵형성 층(815)이 AlGaN인 경우, 핵형성 층(815)이 퇴적됨에 따라 Al의 양이 감소될 수 있고, 그에 의해 핵형성 층(815)은 초기에 본질적으로 AlN일 수 있고, 에피택셜 Al1 - xScxN 도핑된 막(810)이 형성되는 핵형성 층(815)의 상부 부분들에서 GaN으로 전이될 수 있다. 따라서, 이렇게 형성된 핵형성 층은 Al. 82Sc.18N(Sc 18%)에 대한 격자 정합을 초래할 수 있거나, Sc에 대해 Al1 -xScxN 도핑된 막에 압축 변형을 적용할 수 있으며, 여기서 x는 18%보다 크다.
본 발명에 따른 일부 실시예들에서, 에피택셜 Al1 - xScxN 도핑된 막(810)에서의 Sc의 농도는, 핵형성 층(815)과 조합하여, 기판(705) 상에 형성될 때 Al1 - xScxN 도핑된 막에서 약 200MPa 압축 응력 내지 약 200MPa 인장 응력 범위의 응력을 유도하기에 충분한 레벨로 형성될 수 있다. 에피택셜 Al1 - xScxN 도핑된 막(810)은 여기에 설명된 온도 범위들 내에서 정렬된 성장 프로세스의 일부로 사용하기 위해 여기에 설명된 전구체들, 재료들 등의 상이한 실시예들의 임의의 조합을 사용하여 핵형성 층(815) 상에 형성될 수 있음이 이해될 것이다.
도 62는 본 발명에 따른 일부 실시예들에서 기판(705)상에 형성된 에피택셜 Al1-xScxN 도핑된 막(910)의 단면도이다. 에피택셜 Al1 - xScxN 도핑된 막(910)은 분결 관련 전기 전도도를 완화하고 성장 표면의 거칠기를 감소시키고/시키거나 전위 상승으로 인한 막 응력을 감소시키기 위해, 위에서 설명된 각각의 농도들에서 Mg, C, Fe, Hf, Si, Zr, Ge 및/또는 In으로 도핑되는 정렬된 성장 프로세스를 사용하여 기판(705) 상에 형성될 수 있다.
추가로 도 62에 따르면, 에피택셜 Al1 - xScxN 도핑된 막(910)은 복수의 성분의 Al1-xScxN 도핑된 막(915-1 내지 N)을 포함할 수 있으며, 여기서 성분 에피택셜 Al1 -xScxN 도핑된 막들 각각은 약 4% 내지 약 42%의 농도 범위로 Sc를 포함하도록 정렬된 성장 프로세스를 사용하여 형성될 수 있으며, 여기서 본 발명의 일부 실시예들에 따라, Sc의 농도는 Al1 - xScxN에서 x로서 주어진다. 본 발명에 따른 일부 실시예들에서, 에피택셜 Al1 - xScxN 도핑된 막(910)에서의 Sc의 농도는 기판(705) 상에 형성될 때 에피택셜 Al1 - xScxN 도핑된 막에서 약 200MPa 압축 응력 내지 약 200MPa 인장 응력 범위의 응력을 유도하기에 충분한 레벨로 형성될 수 있다. 에피택셜 Al1 - xScxN 도핑된 막(910)은 여기에 설명된 온도 범위들 내에서 정렬된 성장 프로세스의 일부로 사용하기 위해 여기에 설명된 전구체들, 재료들 등의 상이한 실시예들의 임의의 조합을 사용하여 기판(705) 상에 형성될 수 있음이 이해될 것이다.
본 발명자들에 의해 추가로 인식되는 바와 같이, 본 발명의 실시예들에 따라 형성된 에피택셜 Al1 - xScxN 도핑된 막은 공진기 또는 필터 회로들에서 단결정 압전 막들로서 포함될 수 있다. 예를 들어, 본 명세서에 설명된 에피택셜 Al1 - xScxN 도핑된 막들은 하부 전극(135)과 상부 전극(140) 사이에 샌드위치된 단결정 공진기 에피택셜 Al1 - xScxN 도핑된 막(110)을 제공하기 위해, 도 63에 도시된 것과 같은 디바이스들에 포함될 수 있다. 하부 전극(135)은 상부 및 하부 전극(135 및 140) 사이에 위치되는 에피택셜 Al1 - xScxN 도핑된 막(110)의 부분이 에피택셜 Al1 - xScxN 도핑된 막(110)의 해당 부분에 충돌하는 전자기 에너지에 응답하여 공진하여 상부 및 하부 전극(135 및 140)에서 전기적 응답을 생성하는 것을 허용하는 공진기 캐비티(145)에 의해 기판으로부터 분결된다. 공진기 캐비티(145)는 또한 상부 및 하부 전극(135 및 140) 사이에 위치되는 에피택셜 Al1 - xScxN 도핑된 막(110)의 부분이 상부 및 하부 전극(135 및 140)에 걸쳐 인가된 전기 신호에 응답하여 공진하는 것을 허용한다.
여기에 설명된 정렬된 성장 프로세스들은 Al1 - xScxN 도핑된 막(110)이 본 명세서에 설명된 바와 같은 단결정 구조를 갖도록 형성되는 것을 허용할 수 있고, 그에 의해 에피택셜 Al1 - xScxN 도핑된 막(110)의 조성은 실질적으로 균일한 우르츠 결정 구조를 갖도록, 분결된 ScN 결정 구조가 없는 조성을 갖는다. 예를 들어, 본 발명에 따른 일부 실시예들에서, 에피택셜 Al1 - xScxN 도핑된 막(110)은 XRD를 사용하여 002 방향에서 측정된 반치전폭(FWHM)에서의 약 1.5도 미만의 결정도를 갖고서 만들어질 수 있다. 본 발명에 따른 일부 실시예들에서, 에피택셜 Al1 - xScxN 도핑된 막은 002 방향에서 측정된 X선 회절(XRD)을 사용하여 측정된 반치전폭(FWHM)에서의 약 1.0도 미만 내지 FWHM에서의 약 10 각초의 결정도를 갖고서 만들어질 수 있다. 본 발명에 따른 일부 실시예들에서, 에피택셜 Al1 - xScxN 도핑된 막(110)은 XRD를 사용하여 002 방향에서 측정된 반치전폭(FWHM)에서의 약 1.0도 내지 FWHM에서의 약 0.05도의 범위의 결정도를 갖고서 만들어질 수 있다. 본 발명에 따른 일부 실시예들에서, Al1 - xScxN 도핑된 막(110)은 약 200nm 내지 약 1.3 미크론의 두께를 가질 수 있다.
여기에 설명된 정렬된 성장 프로세스들을 이용하여 본 발명의 실시예들에 따른 압전 공진기 디바이스를 형성하는 방법들은 예를 들어 도 16 - 도 23에 도시된 바와 같이 성장 기판 상에 에피택셜 Al1 - xScxN 도핑된 막(110)(및 Al1 - xScxN 도핑된 막 아래에 있는 부분들)을 형성함으로써 전사 프로세스를 활용할 수 있다. 다음으로, 전체 구조가 캐리어 기판(예컨대 Si<100>)에 전사될 수 있고, 그에 의해 성장 기판(이 위에 에피택셜 Al1 - xScxN 도핑된 막(110)이 성장됨)이 제거될 수 있다. 일단 성장 기판이 제거되고 나면, 에피택셜 Al1 - xScxN 도핑된 막(110)의 노출된 후면이 처리되어, 예를 들어 (공진기를 위한) 상부 전극을 형성하고 비아들 및 접촉부들을 형성할 수 있다. 따라서, 전사 프로세스는 공진기 디바이스의 양쪽 모두가 이용되는 것을 허용할 수 있다.
본 발명자들에 의해 추가로 인식되는 바와 같이, 여기에 설명된 프로세스들을 사용하여 본 발명의 실시예들에 따른 압전 공진기 디바이스를 형성하는 방법들은 본 발명에 따른 일부 실시예들에서 표면 탄성파 공진기 디바이스들을 형성하기 위해 사용될 수 있으며, 이는 전사 프로세스를 이용하지 않을 수 있다.
도 64는 본 발명에 따른 일부 실시예들에서 에피택셜 Al1 - xScxN 도핑된 막을 형성하는 방법들을 도시하는 흐름도이다. 도 64에 따르면, 기판은 기판 상에서 Al1-xScxN 도핑된 막들의 정렬된 성장을 수행하도록 구성된 반응기에 배치된다(6405). 본 발명에 따른 일부 실시예들에서, 반응기 내의 기판은 예를 들어 Hf, Si, Ge, C, 및/또는 In을 도펀트로서 사용할 때 약 750℃ 내지 약 950℃ 범위의 온도로, 그리고 여기에 설명된 농도들로 유지된다. 본 발명에 따른 일부 실시예들에서, 반응기 내의 기판은 예를 들어 Mg, Fe 및/또는 C를 도펀트로서 사용할 때 약 900℃ 내지 약 1100℃ 범위의 온도로, 그리고 여기에 설명된 농도들로 유지된다.
Sc, N 및 Al 전구체들은 분결 관련 전기 전도도를 완화하고 성장 표면의 거칠기를 감소시키고/시키거나 전위 상승으로 인한 막 응력을 감소시키기 위해, Mg, C, Fe, Hf, Si, Zr, Ge 및/또는 In과 같은 특정 도펀트(들)와 함께 Al1 - xScxN 퇴적을 위해 위에 설명된 각각의 농도들에서 반응기에 도입된다(6410). 임의적으로, 반응기 내로 도입된 Sc, N 및 Al 전구체들은 본 발명에 따른 일부 실시예들에서 도 62에 설명된 에피택셜 Al1-xScxN 도핑된 막에서 다양한 원하는 레벨의 Sc(예를 들어, 약 4% 내지 약 42%)를 제공하도록, 그리고 Al1 - xScxN 도핑된 막들의 초격자를 퇴적하기 위해 원하는 순서로, 수정될 수 있음이 이해될 것이다(6415).
캡 구조물은 에피택셜 Al1 - xScxN 도핑된 막 상에 형성될 수 있고(6420), 공진기 디바이스의 나머지 부분은 예를 들어 도 1 - 도 59 및 도 63에 도시된 바와 같은 단결정 압전 막으로서 에피택셜 Al1-xScxN 도핑된 막을 사용하여 제조될 수 있다(6425).
여기서 본 발명의 설명에서 사용되는 용어는 단지 특정 실시예들을 설명하는 목적을 위한 것이고, 본 발명을 제한하도록 의도되지 않는다. 본 발명의 설명 및 첨부된 청구항들에서 사용될 때, 단수 형태 "a", "an" 및 "the"는 문맥이 명백하게 달리 나타내지 않는 한 복수 형태들도 포함하도록 의도된다. 추가적으로, 본 명세서에서 사용될 때, "및/또는"이라는 용어는 연관된 나열된 항목들 중 하나 이상의 항목의 임의의 및 모든 조합을 포함하고, "/"로 약칭될 수 있다.
또한, 여기서 사용된 용어 "포함한다"는 그것의 일반적인 의미에 더하여, "본질적으로 ~로 구성된" 및/또는 "~로 구성된"이라는 표현들을 포함할 수 있고, 일부 실시예들에서는 구체적으로 그것을 지칭할 수 있다. 따라서, "포함한다"라는 표현은 또한 일부 실시예들에서 청구된 것의 구체적으로 나열된 요소들이 추가 요소들을 포함하지 않음을 지칭할 수 있는 것은 물론, 청구된 것의 구체적으로 나열된 요소들이 추가 요소들을 포괄할 수도 있고/거나 포괄하는 실시예들, 또는 청구된 것의 구체적으로 나열된 요소들이 청구된 것의 기본 및 신규 특성(들)에 실질적으로 영향을 미치지 않는 추가 요소들을 포괄할 수 있는 실시예들을 지칭할 수 있다. 예를 들어, 나열된 요소들을 "포함하는" 청구된 것, 예컨대 조성물, 제형, 방법, 시스템 등은 또한 예를 들어 "~로 구성되는", 즉 청구된 것이 추가 요소들을 포함하지 않는 조성물, 제형, 방법, 키트 등, 및 "~로 본질적으로 구성되는", 즉, 청구된 것이 청구된 것의 기본 및 신규 특성(들)에 실질적으로 영향을 미치지 않는 추가 요소들을 포함할 수 있는 조성물, 제형, 방법, 키트 등을 포괄한다.
"약"이라는 용어는 일반적으로 본 기술분야의 통상의 기술자가 기재된 수치 값과 동등한 것으로, 또는 동일한 기능 또는 결과를 갖는 것으로 간주할 수치 값들의 범위를 지칭한다. 예를 들어, "약"은 본 기술분야의 통상의 기술자가 기재된 수치 값과 동등한 것으로, 또는 동일한 기능 또는 결과를 갖는 것으로 간주할 수치 값들에 따라, 표시된 값의 ±1%, ±2%, ±5%, ±7%, ±10%, ±15% 또는 심지어 ±20% 이내의 범위를 지칭할 수 있다. 또한, 일부 실시예들에서, 용어 "약"에 의해 한정되는 수치 값은 "정확히" 기재된 수치 값인 수치 값을 또한 포함할 수 있다. 추가로, 한정 없이 제시된 임의의 수치 값은 "대략" 기재된 수치 값인 수치 값들을 포함하는 것은 물론, "정확히" 기재된 수치 값을 포함하는 것으로 인식될 것이다. 마찬가지로, "실질적으로"라는 용어는 완전히는 아니지만 대체로 동일한 형태, 방식 또는 정도를 의미하고, 특정 요소는 본 기술분야의 통상의 기술자가 동일한 기능 또는 결과를 가질 것으로 간주할 구성들의 범위를 가질 것이다. 특정 요소가 "실질적으로"라는 용어를 사용하여 근사치로 표현될 때, 그 특정 요소는 다른 실시예를 형성함을 이해할 수 있을 것이다.
다수의 상이한 실시예가 상기 설명 및 도면과 관련하여 본 명세서에 개시되었다. 이러한 실시예들의 모든 조합 및 하위 조합을 문자 그대로 설명하고 도시하는 것은 과도하게 반복적이고 난해할 수 있음을 이해할 수 있을 것이다. 따라서, 모든 실시예는 임의의 방식 및/또는 조합으로 조합될 수 있으며, 도면을 포함하는 본 명세서는 임의의 이러한 조합 또는 하위 조합에 대한 청구항들을 뒷받침할 것이다.

Claims (19)

  1. Al1 - xScxN 막을 형성하는 방법으로서,
    반응기 챔버에서 기판을 온도 범위로 가열하는 단계;
    Sc를 포함하는 전구체를 상기 반응기 챔버에 제공하는 단계;
    Mg, C, 및/또는 Fe를 포함하는 도펀트를 상기 반응기 챔버에 제공하는 단계; 및
    상기 온도 범위에서 상기 기판 상에 에피택셜 Al1 - xScxN 막을 형성하는 단계
    를 포함하고, 상기 에피택셜 Al1 - xScxN 막은 상기 기판 상에서 약 1x1017/㎤ 내지 약 2x1020/㎤ 범위 내의 농도로 도펀트를 포함하는, 방법.
  2. 제1항에 있어서, 상기 기판은 Si, SiC, Al2O3, AlN, GaN 또는 AlGaN을 포함하는, 방법.
  3. 제1항에 있어서, 정렬된 성장 Al1 - xScxN 막을 형성하는 단계는 조성적으로 균일한 단결정 압전 Al1-xScxN 탄성 공진기 막을 형성하는 단계를 포함하는, 방법.
  4. 제1항에 있어서,
    상기 에피택셜 Al1 - xScxN 막을 형성하는 단계 전에, 상기 기판 상에 AlN 핵형성 층을 형성하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서, 상기 에피택셜 Al1 - xScxN 막을 형성하는 단계는 Al1 - xScxN 막을 약 200nm 내지 약 1.3 미크론의 두께로 형성하는 단계를 포함하는, 방법.
  6. 제1항에 있어서, 상기 에피택셜 Al1 - xScxN 막은 상기 막의 상부 표면, 및 상기 에피택셜 Al1 - xScxN 막의 상기 상부 표면의 반대편에 있는 상기 에피택셜 Al1 - xScxN 막의 하부 표면을 포함하고, 상기 방법은:
    정렬된 성장 Al1 - xScxN 막의 상기 상부 표면 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 희생 층을 형성하는 단계;
    상기 희생 층, 상기 제1 전극, 및 상기 에피택셜 Al1-xScxN 막의 상기 상부 표면 상에 지지 층을 형성하는 단계;
    상기 지지 층의 상부 표면을 전사 기판에 결합하는 단계;
    상기 에피택셜 Al1 - xScxN 막의 상기 하부 표면을 노출시키도록 상기 기판을 처리하는 단계;
    상기 에피택셜 Al1 - xScxN 막의 상기 하부 표면 상에 제2 전극을 형성하는 단계; 및
    압전 공진기를 제공하도록 상기 전사 기판과 상기 제1 전극 사이에 공진기 캐비티를 형성하기 위해 상기 희생 층을 제거하는 단계
    를 더 포함하는, 방법.
  7. 제1항에 있어서, 정렬된 성장 Al1 - xScxN 막이 CVD에 의해 형성되는, 방법.
  8. 제7항에 있어서, 상기 온도 범위는 약 900℃ 내지 약 1100℃인, 방법.
  9. Al1 - xScxN 막을 형성하는 방법으로서,
    반응기에서 기판을 온도 범위로 가열하는 단계;
    Sc를 포함하는 전구체를 반응기 챔버에 제공하는 단계;
    Hf, Si, Ge, C, 및/또는 I를 포함하는 도펀트를 상기 반응기 챔버에 제공하는 단계; 및
    상기 온도 범위에서 상기 기판 상에 에피택셜 Al1 - xScxN 막을 형성하는 단계
    를 포함하고, 상기 에피택셜 Al1 - xScxN 막은 상기 기판 상에서 약 1x1017/㎤ 내지 약 2x1020/㎤ 범위 내의 농도로 도펀트를 포함하는, 방법.
  10. 제10항에 있어서, 상기 기판은 Si, SiC, Al2O3, AlN, GaN 또는 AlGaN을 포함하는, 방법.
  11. 제10항에 있어서, 정렬된 성장 Al1 - xScxN 막을 형성하는 단계는 조성적으로 균일한 단결정 압전 Al1 - xScxN 탄성 공진기 막을 형성하는 단계를 포함하는, 방법.
  12. 제10항에 있어서,
    상기 에피택셜 Al1 - xScxN 막을 형성하는 단계 전에, 상기 기판 상에 AlN 핵형성 층을 형성하는 단계를 더 포함하는, 방법.
  13. 제10항에 있어서, 상기 에피택셜 Al1 - xScxN 막을 형성하는 단계는 Al1 - xScxN 막을 약 200nm 내지 약 1.3 미크론의 두께로 형성하는 단계를 포함하는, 방법.
  14. 제10항에 있어서, 상기 에피택셜 Al1 - xScxN 막은 상기 막의 상부 표면, 및 상기 에피택셜 Al1 - xScxN 막의 상기 상부 표면의 반대편에 있는 상기 에피택셜 Al1 - xScxN 막의 하부 표면을 포함하고, 상기 방법은:
    정렬된 성장 Al1 - xScxN 막의 상기 상부 표면 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 희생 층을 형성하는 단계;
    상기 희생 층, 상기 제1 전극, 및 상기 에피택셜 Al1-xScxN 막의 상기 상부 표면 상에 지지 층을 형성하는 단계;
    상기 지지 층의 상부 표면을 전사 기판에 결합하는 단계;
    상기 에피택셜 Al1 - xScxN 막의 상기 하부 표면을 노출시키도록 상기 기판을 처리하는 단계;
    상기 에피택셜 Al1 - xScxN 막의 상기 하부 표면 상에 제2 전극을 형성하는 단계; 및
    압전 공진기를 제공하도록 상기 전사 기판과 상기 제1 전극 사이에 공진기 캐비티를 형성하기 위해 상기 희생 층을 제거하는 단계
    를 더 포함하는, 방법.
  15. 제10항에 있어서, 정렬된 성장 Al1 - xScxN 막이 CVD에 의해 형성되는, 방법.
  16. 제15항에 있어서, 상기 온도 범위는 약 750℃ 내지 약 950℃인, 방법.
  17. 단결정 압전 공진기 디바이스로서,
    기판 상의 단결정 압전 막　- 상기 단결정 압전 막은 상기 기판 상에서 약 1x1017/㎤ 내지 약 2x1020/㎤ 범위 내의 농도의 Mg, C 및/또는 Fe로 도핑된 Al1 - xScxN 막의 우르츠(wurtzite) 결정 구조의 실질적으로 균일한 조성을 갖는 ScAlN을 포함하고, 상기 단결정 압전 막은 상기 막의 상부 표면, 및 상기 막의 상기 상부 표면의 반대편에 있는 상기 막의 하부 표면을 포함함 - ;
    상기 단결정 압전 막의 상기 상부 표면 상의 제1 전극;
    상기 단결정 압전 막의 상기 하부 표면 상의 제2 전극; 및
    상기 기판과 상기 제1 전극 사이의 공진기 캐비티
    를 포함하는, 단결정 압전 공진기 디바이스.
  18. 단결정 압전 공진기 디바이스로서,
    기판 상의 단결정 압전 막　- 상기 단결정 압전 막은 상기 기판 상에서 약 1x1020/㎤ 미만의 농도의 Hf, Si, Zr, In, 및/또는 Ge로 도핑된 Al1 - xScxN 막의 우르츠 결정 구조의 실질적으로 균일한 조성을 갖는 Al1 - xScxN을 포함하고, 상기 단결정 압전 막은 상기 막의 상부 표면, 및 상기 막의 상기 상부 표면의 반대편에 있는 상기 막의 하부 표면을 포함함 - ;
    상기 단결정 압전 막의 상기 상부 표면 상의 제1 전극;
    상기 단결정 압전 막의 상기 하부 표면 상의 제2 전극; 및
    상기 기판과 상기 제1 전극 사이의 공진기 캐비티
    를 포함하는, 단결정 압전 공진기 디바이스.
  19. 제18항에 있어서,
    상기 농도는 약 1x1017/㎤ 내지 약 1x1020/㎤ 범위 내인, 단결정 압전 공진기 디바이스.

    　　　
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