KR20220147478A - Semiconductor device - Google Patents

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KR20220147478A
KR20220147478A KR1020210084748A KR20210084748A KR20220147478A KR 20220147478 A KR20220147478 A KR 20220147478A KR 1020210084748 A KR1020210084748 A KR 1020210084748A KR 20210084748 A KR20210084748 A KR 20210084748A KR 20220147478 A KR20220147478 A KR 20220147478A
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ring
semiconductor device
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전준수
김수빈
김병무
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삼성전자주식회사
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Abstract

A semiconductor device according to the technical idea of the present invention includes: a semiconductor substrate including a main chip region; a guard ring surrounding the main chip region; a moisture prevention ring surrounding the guard ring; an electrode structure in contact with the semiconductor substrate in the main chip region; and at least one metal pattern structure extended from the electrode structure to the moisture prevention ring. The moisture prevention ring is used as a connection line for grounding the metal pattern structure.

Description

반도체 장치{SEMICONDUCTOR DEVICE}semiconductor device {SEMICONDUCTOR DEVICE}

본 발명의 기술분야는 반도체 장치에 관한 것으로, 가드 링 및 수분 방지 링을 포함하는 반도체 장치에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device, and to a semiconductor device including a guard ring and a moisture barrier ring.

일반적으로 반도체 장치는 집적 회로 소자가 형성된 웨이퍼(wafer)를 절삭하는 다이 소잉(die sawing) 공정을 거쳐 만들어진다. 다이 소잉 공정 동안, 소잉 블레이드(sawing blade)는 스크라이브 레인 영역(scribe lane region)을 따라 웨이퍼를 절삭하고, 그 결과 복수의 반도체 장치는 물리적으로 분리된다. 이러한 반도체 장치에서 집적 회로 소자가 배치되는 메인 칩 영역 주변의 실링 영역에는, 다이 소잉 공정에서 발생할 수 있는 수분이나 크랙으로부터 집적 회로 소자를 보호하기 위하여 수분 방지 링이 배치되고, 반도체 장치를 접지시키기 위한 가드 링이 배치된다.In general, a semiconductor device is manufactured through a die sawing process of cutting a wafer on which an integrated circuit element is formed. During a die sawing process, a sawing blade cuts a wafer along a scribe lane region, as a result of which a plurality of semiconductor devices are physically separated. In such a semiconductor device, in a sealing region around the main chip region where the integrated circuit device is disposed, a moisture prevention ring is disposed to protect the integrated circuit device from moisture or cracks that may occur in the die sawing process, and for grounding the semiconductor device. A guard ring is disposed.

본 발명의 기술적 사상이 해결하고자 하는 과제는, 수분 방지 링과 전기적으로 연결되는 금속 패턴 구조체를 접지 연결 라인으로 이용하는 반도체 장치를 통하여, 식각 공정에서 사용되는 플라즈마로 인해 대전된 입자들 때문에 발생하는 아킹 현상으로부터 반도체 장치의 집적 회로 소자가 손상될 위험을 방지하는 것이다.The problem to be solved by the technical idea of the present invention is arcing generated due to charged particles due to plasma used in an etching process through a semiconductor device using a metal pattern structure electrically connected to a moisture prevention ring as a ground connection line It is to prevent the risk of damage to the integrated circuit element of the semiconductor device from the phenomenon.

본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the technical spirit of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 기술적 사상에 따른 반도체 장치는, 메인 칩 영역을 포함하는 반도체 기판; 상기 메인 칩 영역을 둘러싸는 가드 링; 상기 가드 링을 둘러싸는 수분 방지 링; 상기 메인 칩 영역에서 상기 반도체 기판과 접촉하는 전극 구조체; 및 상기 전극 구조체로부터 상기 수분 방지 링까지 연장되는 적어도 하나의 금속 패턴 구조체;를 포함하고, 상기 수분 방지 링은 상기 금속 패턴 구조체를 접지를 위한 연결 라인으로 이용한다.According to a technical aspect of the present invention, a semiconductor device includes: a semiconductor substrate including a main chip region; a guard ring surrounding the main chip area; a moisture barrier ring surrounding the guard ring; an electrode structure in contact with the semiconductor substrate in the main chip region; and at least one metal pattern structure extending from the electrode structure to the moisture prevention ring, wherein the moisture prevention ring uses the metal pattern structure as a connection line for grounding.

본 발명의 기술적 사상에 따른 반도체 장치는, 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 실링 영역을 포함하는 반도체 기판; 상기 실링 영역에서, 상기 메인 칩 영역을 둘러싸는 가드 링; 상기 실링 영역에서, 상기 가드 링을 둘러싸는 수분 방지 링; 상기 수분 방지 링으로부터 상기 실링 영역을 가로지르는 방향으로 연장되는 적어도 하나의 금속 패턴 구조체;를 포함하고, 상기 수분 방지 링은 상기 금속 패턴 구조체를 접지를 위한 연결 라인으로 이용한다.According to an aspect of the present invention, a semiconductor device includes: a semiconductor substrate including a main chip region and a sealing region surrounding the main chip region; a guard ring surrounding the main chip area in the sealing area; In the sealing area, a moisture barrier ring surrounding the guard ring; and at least one metal pattern structure extending from the moisture prevention ring in a direction crossing the sealing area, wherein the moisture prevention ring uses the metal pattern structure as a connection line for grounding.

본 발명의 기술적 사상에 따른 반도체 장치는, 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 실링 영역을 포함하는 반도체 기판; 상기 메인 칩 영역에서, 상기 반도체 기판과 접촉하는 전극 구조체; 상기 실링 영역에서, 상기 메인 칩 영역을 둘러싸는 가드 링; 상기 실링 영역에서, 상기 가드 링을 둘러싸는 수분 방지 링; 상기 전극 구조체로부터 상기 수분 방지 링까지 수평 방향으로 연장되는 적어도 하나의 제1 금속 패턴 구조체; 및 상기 수분 방지 링으로부터 상기 실링 영역을 가로지르는 수평 방향으로 연장되는 적어도 하나의 제2 금속 패턴 구조체;를 포함하고, 상기 수분 방지 링은 상기 제1 및 제2 금속 패턴 구조체를 접지를 위한 연결 라인으로 이용한다.According to an aspect of the present invention, a semiconductor device includes: a semiconductor substrate including a main chip region and a sealing region surrounding the main chip region; an electrode structure in contact with the semiconductor substrate in the main chip region; a guard ring surrounding the main chip area in the sealing area; In the sealing area, a moisture barrier ring surrounding the guard ring; at least one first metal pattern structure extending in a horizontal direction from the electrode structure to the moisture prevention ring; and at least one second metal pattern structure extending from the moisture prevention ring in a horizontal direction crossing the sealing area, wherein the moisture prevention ring is a connection line for grounding the first and second metal pattern structures use it as

본 발명의 기술적 사상에 따른 반도체 장치는, 수분 방지 링과 전기적으로 연결되는 금속 패턴 구조체를 접지 연결 라인으로 이용하여, 식각 공정에서 사용되는 플라즈마로 인해 대전된 입자들 때문에 발생하는 아킹 현상으로부터 반도체 장치의 집적 회로 소자가 손상될 위험을 미연에 방지하는 효과가 있다.The semiconductor device according to the technical idea of the present invention uses a metal pattern structure electrically connected to a moisture prevention ring as a ground connection line to prevent arcing caused by particles charged by plasma used in an etching process. It has the effect of preventing the risk of damage to the integrated circuit element of the

도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 포함하는 웨이퍼를 나타내는 개략적인 평면도이다.
도 2는 도 1의 AA 부분을 확대하여 나타내는 반도체 장치의 개략적인 평면도이다.
도 3은 도 2의 B-B' 선에 따라 절단된 반도체 장치의 개략적인 수직 단면도이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 제조하기 위하여 웨이퍼를 절단하는 모습을 나타내는 수직 단면도이다.
도 5 및 도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 나타내는 도면들이다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 포함하는 웨이퍼를 나타내는 개략적인 평면도이다.
도 8은 도 7의 AA 부분을 확대하여 나타내는 반도체 장치의 개략적인 평면도이다.
도 9는 도 8의 C-C' 선에 따라 절단된 반도체 장치의 개략적인 수직 단면도이다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 제조하기 위하여 웨이퍼를 절단하는 모습을 나타내는 수직 단면도이다.
도 11 및 도 12는 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 나타내는 도면들이다.
도 13은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 포함하는 웨이퍼를 나타내는 개략적인 평면도이다.
도 14는 도 13의 AA 부분을 확대하여 나타내는 반도체 장치의 개략적인 평면도이다.
도 15는 도 14의 B-B' 선에 따라 절단된 반도체 장치의 개략적인 수직 단면도이다.
도 16은 도 14의 C-C' 선에 따라 절단된 반도체 장치의 개략적인 수직 단면도이다.
도 17은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 포함하는 반도체 모듈을 나타내는 평면도이다.
도 18은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치의 시스템을 나타내는 구성도이다.1 is a schematic plan view illustrating a wafer including a semiconductor device according to an embodiment of the inventive concept.
FIG. 2 is a schematic plan view of a semiconductor device showing an enlarged portion AA of FIG. 1 .
FIG. 3 is a schematic vertical cross-sectional view of the semiconductor device taken along line BB′ of FIG. 2 .
4 is a vertical cross-sectional view illustrating a state in which a wafer is cut in order to manufacture a semiconductor device according to an embodiment of the inventive concept.
5 and 6 are diagrams illustrating a semiconductor device according to an embodiment of the inventive concept.
7 is a schematic plan view illustrating a wafer including a semiconductor device according to an embodiment of the inventive concept.
FIG. 8 is a schematic plan view of a semiconductor device showing an enlarged portion AA of FIG. 7 .
9 is a schematic vertical cross-sectional view of the semiconductor device taken along line CC′ of FIG. 8 .
10 is a vertical cross-sectional view illustrating a state in which a wafer is cut to manufacture a semiconductor device according to an embodiment of the inventive concept.
11 and 12 are diagrams illustrating a semiconductor device according to an embodiment of the inventive concept.
13 is a schematic plan view illustrating a wafer including a semiconductor device according to an embodiment of the inventive concept.
14 is a schematic plan view of a semiconductor device showing an enlarged portion AA of FIG. 13 .
15 is a schematic vertical cross-sectional view of the semiconductor device taken along line BB′ of FIG. 14 .
16 is a schematic vertical cross-sectional view of the semiconductor device taken along line CC′ of FIG. 14 .
17 is a plan view illustrating a semiconductor module including a semiconductor device according to an embodiment of the inventive concept.
18 is a block diagram illustrating a system of a semiconductor device according to an exemplary embodiment of the inventive concept.

이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.Hereinafter, embodiments of the technical idea of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 포함하는 웨이퍼를 나타내는 개략적인 평면도이고, 도 2는 도 1의 AA 부분을 확대하여 나타내는 반도체 장치의 개략적인 평면도이고, 도 3은 도 2의 B-B' 선에 따라 절단된 반도체 장치의 개략적인 수직 단면도이고, 도 4는 반도체 장치를 제조하기 위하여 웨이퍼를 절단하는 모습을 나타내는 수직 단면도이다.1 is a schematic plan view showing a wafer including a semiconductor device according to an embodiment of the technical idea of the present invention, FIG. 2 is a schematic plan view of a semiconductor device showing an enlarged portion AA of FIG. 1 , and FIG. 3 is FIG. 2 is a schematic vertical cross-sectional view of a semiconductor device cut along the line B-B', and FIG. 4 is a vertical cross-sectional view illustrating a state in which a wafer is cut to manufacture a semiconductor device.

도 1 내지 도 4를 함께 참조하면, 메인 칩 영역(MC)을 포함하는 반도체 장치(100) 및 복수의 반도체 장치(100)의 사이에 정의된 스크라이브 레인 영역(SL)을 포함하는 웨이퍼(10)를 나타낸다.1 to 4 , the semiconductor device 100 including the main chip region MC and the wafer 10 including the scribe lane region SL defined between the plurality of semiconductor devices 100 . indicates

웨이퍼(10)는 에지부(10E)를 갖는다. 또한, 상기 웨이퍼(10)는 복수의 반도체 장치(100)가 형성된 상면 및 상기 상면에 대향하는 하면을 갖는다. 상기 하면은 웨이퍼(10)의 두께를 얇게 하기 위해 연마 공정이 수행된 연마면일 수 있다. 상기 연마 공정은 그라인딩(grinding) 방식을 포함할 수 있다.The wafer 10 has an edge portion 10E. In addition, the wafer 10 has an upper surface on which the plurality of semiconductor devices 100 are formed and a lower surface opposite to the upper surface. The lower surface may be a polished surface on which a polishing process is performed in order to reduce the thickness of the wafer 10 . The polishing process may include a grinding method.

상기 웨이퍼(10)의 상면에는 반도체 장치(100)가 복수로 배열되고, 복수의 반도체 장치(100)의 사이에 스크라이브 레인 영역(SL)이 구획될 수 있다. 본 발명의 실시예에 따른 반도체 장치(100)는, 메인 칩 영역(MC) 및 상기 메인 칩 영역(MC)의 주변을 둘러싸는 실링 영역(MS)을 포함할 수 있다. 설명의 편의를 위하여, 도면에는 상기 반도체 장치(100)를 구성하는 일부 구성 요소만을 도시하였으나, 통상의 기술자는 도시되지 않은 나머지 구성 요소에 대하여도 충분히 이해할 수 있을 것이다.A plurality of semiconductor devices 100 may be arranged on the upper surface of the wafer 10 , and a scribe lane region SL may be partitioned between the plurality of semiconductor devices 100 . The semiconductor device 100 according to the embodiment of the present invention may include a main chip region MC and a sealing region MS surrounding the main chip region MC. For convenience of explanation, only some components constituting the semiconductor device 100 are illustrated in the drawings, but a person skilled in the art will be able to fully understand the remaining components that are not illustrated.

상기 스크라이브 레인 영역(SL)은 제1 방향(D1) 및 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장될 수 있다. 상기 스크라이브 레인 영역(SL)은 일정한 폭을 갖는 직선의 레인 형태일 수 있다. 즉, 상기 복수의 반도체 장치(100)는 상기 스크라이브 레인 영역(SL)에 의하여 둘러싸여 서로 이격되도록 배치될 수 있다.The scribe lane area SL may extend in a first direction D1 and a second direction D2 perpendicular to the first direction D1. The scribe lane area SL may have a straight lane shape having a constant width. That is, the plurality of semiconductor devices 100 may be surrounded by the scribe lane region SL and disposed to be spaced apart from each other.

일반적으로, 상기 복수의 반도체 장치(100)는 상기 스크라이브 레인 영역(SL)을 따라 다이 소잉(die sawing) 공정을 수행함으로써, 반도체 칩의 형태로 서로 물리적으로 분리될 수 있다. 구체적으로, 소잉 블레이드(SB)를 이용하는 상기 다이 소잉 공정에 의하여, 웨이퍼(10) 및 상기 웨이퍼(10) 상에 형성된 다양한 종류의 물질막이 절삭됨에 따라, 상기 웨이퍼(10)는 복수의 반도체 장치(100)로 절삭될 수 있다.In general, the plurality of semiconductor devices 100 may be physically separated from each other in the form of semiconductor chips by performing a die sawing process along the scribe lane region SL. Specifically, as the wafer 10 and various types of material films formed on the wafer 10 are cut by the die sawing process using the sawing blade SB, the wafer 10 is formed of a plurality of semiconductor devices ( 100) can be cut.

최근, 집적 회로 소자(TR)의 대용량화 및 고집적화가 요구됨에 따라, 웨이퍼(10)에서 스크라이브 레인 영역(SL)이 차지하는 면적이 감소하고 있다. 이에 따라, 다이 소잉 공정에서 반도체 장치(100)에 가해지는 전기적 및 기계적 스트레스로 인하여, 집적 회로 소자(TR)가 손상될 위험이 증가하고 있다. 따라서, 다이 소잉 공정에서 발생할 수 있는 크랙의 전파 및/또는 수분의 침투를 막을 수 있도록 실링 영역(MS)에 가드 링(120) 및 수분 방지 링(130)을 형성하여, 집적 회로 소자(TR)의 불량을 방지할 수 있는 반도체 장치(100)가 제조되고 있다. 이하에서, 본 발명의 기술적 사상에 따른 반도체 장치(100)에 대하여 자세히 살펴본다.Recently, as the capacity and high integration of the integrated circuit device TR are required, the area occupied by the scribe lane region SL of the wafer 10 is decreasing. Accordingly, the risk of damage to the integrated circuit device TR increases due to electrical and mechanical stress applied to the semiconductor device 100 in the die sawing process. Therefore, the guard ring 120 and the moisture prevention ring 130 are formed in the sealing area MS to prevent the propagation of cracks and/or the penetration of moisture that may occur in the die sawing process, thereby forming the integrated circuit device TR. The semiconductor device 100 capable of preventing the defects of the semiconductor device 100 is being manufactured. Hereinafter, the semiconductor device 100 according to the technical idea of the present invention will be described in detail.

반도체 기판(101)은 반도체 물질을 포함할 수 있으며, 예를 들어, 실리콘(Si)을 포함할 수 있다. 또는, 상기 반도체 기판(101)은 저머늄(Ge)과 같은 반도체 원소 물질, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 상기 반도체 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 반도체 기판(101)은 도전 영역, 예를 들면, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조체 등을 포함할 수 있다.The semiconductor substrate 101 may include a semiconductor material, for example, silicon (Si). Alternatively, the semiconductor substrate 101 may be formed of a semiconductor element material such as germanium (Ge), or a compound semiconductor material such as silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide (InAs), and indium phosphide (InP). may include. In some embodiments, the semiconductor substrate 101 may have a silicon on insulator (SOI) structure. The semiconductor substrate 101 may include a conductive region, for example, a well doped with an impurity or a structure doped with an impurity.

상기 반도체 장치(100)의 메인 칩 영역(MC)에는 집적 회로 소자(TR)가 배치될 수 있다. 상기 집적 회로 소자(TR)는 메모리 소자 및/또는 로직 소자를 포함할 수 있다. 또한, 상기 집적 회로 소자(TR)는 다양한 종류의 복수의 개별 소자를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자, 예를 들면, CMOS 트랜지스터 등과 같은 MOSFET, 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS, 능동 소자, 수동 소자 등을 포함할 수 있다.An integrated circuit device TR may be disposed in the main chip region MC of the semiconductor device 100 . The integrated circuit device TR may include a memory device and/or a logic device. In addition, the integrated circuit device TR may include a plurality of individual devices of various types. The plurality of individual devices include various microelectronic devices, for example, a MOSFET such as a CMOS transistor, an image sensor such as a system large scale integration (LSI), a CMOS imaging sensor (CIS), a MEMS, an active device, a passive device, etc. can do.

상기 가드 링(120) 및 상기 수분 방지 링(130)은, 스크라이브 레인 영역(SL)에 인접한 상기 반도체 장치(100)의 실링 영역(MS)에서, 상기 반도체 장치(100)의 메인 칩 영역(MC)을 둘러싸도록 형성될 수 있다. 상기 가드 링(120) 및 상기 수분 방지 링(130)은 상기 반도체 기판(101)의 상면에 수직하는 제3 방향(D3)으로 연장할 수 있다.The guard ring 120 and the moisture prevention ring 130 are located in the main chip region MC of the semiconductor device 100 in the sealing region MS of the semiconductor device 100 adjacent to the scribe lane region SL. ) may be formed to surround. The guard ring 120 and the moisture prevention ring 130 may extend in a third direction D3 perpendicular to the upper surface of the semiconductor substrate 101 .

상기 반도체 장치(100)에 대하여 좀 더 자세히 살펴보면 다음과 같다. 상기 반도체 장치(100)는 메인 칩 영역(MC) 내에 적어도 하나의 집적 회로 소자(TR) 및 전극 구조체(110)를 포함하고, 상기 반도체 기판(101) 상에서 상기 집적 회로 소자(TR) 및 상기 전극 구조체(110)를 감싸는 절연막(102)을 포함한다. 상기 절연막(102)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 절연막(102)은 복수의 층간 절연막으로 구성될 수 있다.The semiconductor device 100 will be described in more detail as follows. The semiconductor device 100 includes at least one integrated circuit device TR and an electrode structure 110 in a main chip region MC, and includes the integrated circuit device TR and the electrode on the semiconductor substrate 101 . An insulating film 102 surrounding the structure 110 is included. The insulating layer 102 may be made of silicon oxide, silicon nitride, or silicon oxynitride, but is not limited thereto. In addition, the insulating layer 102 may be composed of a plurality of interlayer insulating layers.

상기 집적 회로 소자(TR)는 게이트 전극(104) 및 상기 게이트 전극(104)의 양 측벽에 스페이서(106)를 형성하고, 상기 게이트 전극(104) 양측에 위치하는 상기 반도체 기판(101) 내부에 불순물을 도핑함으로써 형성될 수 있다.The integrated circuit device TR forms a gate electrode 104 and spacers 106 on both sidewalls of the gate electrode 104 , and is disposed inside the semiconductor substrate 101 positioned on both sides of the gate electrode 104 . It can be formed by doping impurities.

상기 집적 회로 소자(TR)를 형성하는 방법에 대하여 간단하게 설명하면 다음과 같다. 반도체 기판(101) 상에 게이트 형성층(미도시)을 형성한다. 상기 게이트 형성층 상에 복수의 게이트 전극(104)을 형성하기 위한 마스크 패턴(미도시)을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여, 상기 게이트 형성층을 식각하여, 반도체 기판(101) 상에 복수의 게이트 전극(104)을 형성한다. 상기 복수의 게이트 전극(104)을 덮는 스페이서 형성막(미도시)을 형성한다. 상기 스페이서 형성막을 이방성 식각하여, 상기 복수의 게이트 전극(104)의 양 측벽에 스페이서(106)를 각각 형성할 수 있다. 상기 게이트 전극(104) 양측에 위치하는 상기 반도체 기판(101) 내부에 불순물을 도핑하여, 소스 및 드레인을 형성한다.A method of forming the integrated circuit device TR will be briefly described as follows. A gate forming layer (not shown) is formed on the semiconductor substrate 101 . A mask pattern (not shown) for forming the plurality of gate electrodes 104 is formed on the gate forming layer. The gate forming layer is etched using the mask pattern as an etch mask to form a plurality of gate electrodes 104 on the semiconductor substrate 101 . A spacer forming layer (not shown) covering the plurality of gate electrodes 104 is formed. The spacer forming layer may be anisotropically etched to form spacers 106 on both sidewalls of the plurality of gate electrodes 104 , respectively. Impurities are doped into the semiconductor substrate 101 positioned on both sides of the gate electrode 104 to form a source and a drain.

일부 실시예들에서, 전극 구조체(110)를 상기 메인 칩 영역(MC) 내에 형성하는 공정 과정에서, 상기 실링 영역(MS) 내에 가드 링(120) 및 수분 방지 링(130)을 함께 형성할 수 있다. 즉, 상기 가드 링(120) 및 상기 수분 방지 링(130)을 형성하기 위한 추가적인 공정 없이, 기존의 반도체 제조 공정을 사용하여 상기 가드 링(120) 및 상기 수분 방지 링(130)을 형성할 수 있다. 이에 따라, 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)은 유사한 형상으로 형성될 수 있다.In some embodiments, in the process of forming the electrode structure 110 in the main chip region MC, the guard ring 120 and the moisture prevention ring 130 may be formed together in the sealing region MS. have. That is, without an additional process for forming the guard ring 120 and the moisture prevention ring 130, the guard ring 120 and the moisture prevention ring 130 can be formed using an existing semiconductor manufacturing process. have. Accordingly, the electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 may be formed in a similar shape.

상기 전극 구조체(110)는 수직 비아(111) 및 복수의 금속 배선층(112, 113)으로 구성될 수 있다. 이와 마찬가지로, 상기 가드 링(120)은 수직 비아(121) 및 복수의 금속 배선층(122, 123)으로 구성될 수 있으며, 상기 수분 방지 링(130)은 수직 비아(131) 및 복수의 금속 배선층(132, 133)으로 구성될 수 있다.The electrode structure 110 may include a vertical via 111 and a plurality of metal wiring layers 112 and 113 . Similarly, the guard ring 120 may include a vertical via 121 and a plurality of metal wiring layers 122 and 123, and the moisture prevention ring 130 includes a vertical via 131 and a plurality of metal wiring layers ( 132, 133).

사진 공정 및 식각 공정을 통하여, 원하는 모양으로 상기 수직 비아들(111, 121, 131) 및 상기 복수의 금속 배선층(112, 113, 122, 123, 132, 133)을 패터닝하여, 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)을 형성할 수 있다. 상기 수직 비아들(111, 121, 131)은 제3 방향(D3)으로 연장될 수 있다. 상기 전극 구조체(110)를 구성하는 상기 복수의 금속 배선층(112, 113)은 소정의 면적을 가지는 도트 형상일 수 있다. 이와 달리, 상기 가드 링(120) 및 상기 수분 방지 링(130)을 구성하는 상기 복수의 금속 배선층(122, 123, 132, 133)은 제1 방향(D1) 및 제2 방향(D2)으로 연장되며 폐쇄된 영역을 형성할 수 있다.Through a photo process and an etching process, the vertical vias 111 , 121 , 131 and the plurality of metal wiring layers 112 , 113 , 122 , 123 , 132 , and 133 are patterned in a desired shape to form the electrode structure 110 . ), the guard ring 120 , and the moisture prevention ring 130 may be formed. The vertical vias 111 , 121 , and 131 may extend in a third direction D3 . The plurality of metal wiring layers 112 and 113 constituting the electrode structure 110 may have a dot shape having a predetermined area. In contrast, the plurality of metal wiring layers 122 , 123 , 132 , and 133 constituting the guard ring 120 and the moisture prevention ring 130 extend in the first direction D1 and the second direction D2 . and can form a closed area.

상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)은 도전성 물질을 포함할 수 있다. 일부 실시예에서, 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)은 텅스텐(W), 텅스텐 합금, 구리(Cu), 또는 구리 합금으로 형성될 수 있다. 또는, 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo), 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다.The electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 may include a conductive material. In some embodiments, the electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 may be formed of tungsten (W), a tungsten alloy, copper (Cu), or a copper alloy. Alternatively, the electrode structure 110, the guard ring 120, and the moisture prevention ring 130 are aluminum (Al), titanium (Ti), tantalum (Ta), palladium (Pd), platinum (Pt), molybdenum (Mo), metal silicide, or a combination thereof.

상기 수직 비아들(111, 121, 131)은 상기 반도체 기판(101) 내부의 복수의 도핑 영역(101D)과 직접 접촉할 수 있다. 상기 복수의 도핑 영역(101D)은 p형 불순물로 도핑된 영역일 수 있다. 또는, 상기 복수의 도핑 영역(101D)은 n형 불순물로 도핑된 영역일 수도 있다. 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)은 상기 수직 비아들(111, 121, 131)과 접촉하는 상기 도핑 영역(101D)을 통하여 접지될 수 있다.The vertical vias 111 , 121 , and 131 may directly contact the plurality of doped regions 101D inside the semiconductor substrate 101 . The plurality of doped regions 101D may be regions doped with p-type impurities. Alternatively, the plurality of doped regions 101D may be regions doped with n-type impurities. The electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 may be grounded through the doped region 101D in contact with the vertical vias 111 , 121 , and 131 .

본 발명의 실시예에 따른 반도체 장치(100)는, 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)을 전기적으로 연결하는 금속 패턴 구조체(140)를 포함할 수 있다. 상기 금속 패턴 구조체(140)는 메인 칩 영역(MC)의 전극 구조체(110)로부터 실링 영역(MS)의 수분 방지 링(130)까지 가드 링(120)을 가로지르며 연장되는 브릿지 형태의 패턴으로 구성될 수 있다.The semiconductor device 100 according to an embodiment of the present invention may include a metal pattern structure 140 electrically connecting the electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 . can The metal pattern structure 140 has a bridge-shaped pattern extending across the guard ring 120 from the electrode structure 110 of the main chip area MC to the moisture prevention ring 130 of the sealing area MS. can be

상기 금속 패턴 구조체(140)의 개수 및 폭을 조절하여, 상기 금속 패턴 구조체(140)를 통한 전류 이동을 원활하게 하면서도, 반도체 제조 공정에서 설계의 난이도를 최소로 할 수 있다. 즉, 반도체 기판(101)의 직경, 가드 링(120) 및 수분 방지 링(130)의 개수, 가드 링(120) 및 수분 방지 링(130)의 높이, 흐르는 전류의 크기 등을 복합적으로 고려하여, 상기 금속 패턴 구조체(140)의 개수 및 폭을 조절할 수 있다.By adjusting the number and width of the metal pattern structures 140 , current movement through the metal pattern structures 140 can be smoothed, and the difficulty of designing in the semiconductor manufacturing process can be minimized. That is, the diameter of the semiconductor substrate 101, the number of the guard ring 120 and the moisture prevention ring 130, the height of the guard ring 120 and the moisture prevention ring 130, the size of the flowing current, etc. are complexly considered. , the number and width of the metal pattern structures 140 can be adjusted.

상기 금속 패턴 구조체(140)는 메인 칩 영역(MC)의 전극 구조체(110)와 실링 영역(MS)의 가드 링(120)을 연결하는 제1 서브 금속 패턴 구조체(141) 및 실링 영역(MS)에서 가드 링(120)과 수분 방지 링(130)을 연결하는 제2 서브 금속 패턴 구조체(142)로 구성될 수 있다.The metal pattern structure 140 includes a first sub metal pattern structure 141 connecting the electrode structure 110 of the main chip area MC and the guard ring 120 of the sealing area MS and the sealing area MS. may be composed of a second sub-metal pattern structure 142 connecting the guard ring 120 and the moisture prevention ring 130 .

일부 실시예들에서, 상기 수분 방지 링(130)은 상기 수직 비아(131)를 통해 상기 반도체 기판(101)에 직접 접지될 수 있다. 또는, 상기 수분 방지 링(130)은 상기 제2 서브 금속 패턴 구조체(142)를 연결 라인으로 이용하여 상기 가드 링(120)을 통해 상기 반도체 기판(101)에 접지될 수 있다. 또는, 상기 수분 방지 링(130)은 상기 제1 서브 금속 패턴 구조체(141) 및 상기 제2 서브 금속 패턴 구조체(142)를 연결 라인으로 이용하여 상기 전극 구조체(110)를 통해 상기 반도체 기판(101)에 접지될 수 있다.In some embodiments, the moisture barrier ring 130 may be directly grounded to the semiconductor substrate 101 through the vertical via 131 . Alternatively, the moisture prevention ring 130 may be grounded to the semiconductor substrate 101 through the guard ring 120 using the second sub-metal pattern structure 142 as a connection line. Alternatively, the moisture barrier ring 130 uses the first sub-metal pattern structure 141 and the second sub-metal pattern structure 142 as a connection line to pass through the electrode structure 110 to the semiconductor substrate 101 . ) can be grounded.

일부 실시예들에서, 상기 가드 링(120)의 상면의 레벨 및 상기 수분 방지 링(130)의 상면의 레벨은 상기 금속 패턴 구조체(140)의 상면의 레벨과 실질적으로 서로 동일할 수 있다. 상기 수분 방지 링(130)은 4개의 가장자리를 가지는 폐쇄된 사각 형상으로 형성될 수 있고, 상기 금속 패턴 구조체(140)는 상기 수분 방지 링(130)을 구성하는 상기 4개의 가장자리 중에서 어느 하나와 접촉하도록 형성될 수 있다.In some embodiments, the level of the upper surface of the guard ring 120 and the level of the upper surface of the moisture prevention ring 130 may be substantially the same as the level of the upper surface of the metal pattern structure 140 . The moisture prevention ring 130 may be formed in a closed square shape having four edges, and the metal pattern structure 140 is in contact with any one of the four edges constituting the moisture prevention ring 130 . can be formed to

일반적으로, 복수의 반도체 장치(100)는 상기 스크라이브 레인 영역(SL)을 따라 다이 소잉 공정을 수행함으로써, 반도체 칩의 형태로 서로 물리적으로 분리될 수 있다. 이 과정에서 발생할 수 있는 크랙의 전파 및/또는 수분의 침투를 막을 수 있도록, 실링 영역(MS)에 가드 링(120) 및 수분 방지 링(130)을 형성한다. 상기 가드 링(120) 및 상기 수분 방지 링(130)의 형성 과정의 일부인 식각 공정에서 사용되는 플라즈마로 인해 대전된 입자들이 발생할 수 있다. 이렇게 대전된 입자들은 수분 방지 링(130)의 수직 비아(131)를 접지 라인으로 하여 반도체 기판(101)으로 흘러나가게 된다.In general, the plurality of semiconductor devices 100 may be physically separated from each other in the form of a semiconductor chip by performing a die sawing process along the scribe lane region SL. In order to prevent the propagation of cracks and/or penetration of moisture that may occur in this process, the guard ring 120 and the moisture prevention ring 130 are formed in the sealing area MS. Charged particles may be generated due to plasma used in an etching process that is part of the formation process of the guard ring 120 and the moisture prevention ring 130 . The charged particles flow to the semiconductor substrate 101 using the vertical via 131 of the moisture prevention ring 130 as a ground line.

그러나, 수분 방지 링(130)의 형성 과정에서 수직 비아(131)의 일부가 패터닝되지 않은 미싱 영역(131M)을 포함하는 반도체 장치(100)가 반도체 기판(101)에 포함될 수 있다. 이러한 현상은 웨이퍼(10)의 에지부(10E)에 인접한 반도체 장치(100)에서 특히 문제될 수 있다. 이와 같이, 미싱 영역(131M)을 포함하는 반도체 장치(100)에서는 대전된 입자들이 수분 방지 링(130)의 상부 금속 배선층(133)에 축적될 수 있다, 이 경우, 반도체 장치(100)에서 아킹(arcing) 현상이 발생할 수 있다. 즉, 접지되지 않은 상태(또는 플로팅 상태)에 있는 상부 금속 배선층(133)에 대전된 입자들이 축적되어 아킹 현상이 발생함으로써, 반도체 장치(100)의 집적 회로 소자(TR)에까지 영향을 미칠 수 있다. 결과적으로, 반도체 장치(100)의 불량률이 높아지는 문제점이 발생할 수 있다.However, in the process of forming the moisture barrier ring 130 , the semiconductor device 100 including the missing region 131M in which a portion of the vertical via 131 is not patterned may be included in the semiconductor substrate 101 . This phenomenon may be particularly problematic in the semiconductor device 100 adjacent to the edge portion 10E of the wafer 10 . As described above, in the semiconductor device 100 including the missing region 131M, charged particles may be accumulated in the upper metal wiring layer 133 of the moisture prevention ring 130 . In this case, arcing in the semiconductor device 100 . arcing may occur. That is, charged particles are accumulated in the upper metal wiring layer 133 in an ungrounded state (or floating state) and arcing occurs, thereby affecting even the integrated circuit element TR of the semiconductor device 100 . . As a result, a problem in that the defect rate of the semiconductor device 100 increases may occur.

이러한 문제점을 해결하기 위하여, 본 발명의 기술적 사상에 따른 반도체 장치(100)는, 미싱 영역(131M)을 포함하는 반도체 장치(100)라 할지라도 수분 방지 링(130)이 전극 구조체(110) 및 가드 링(120)을 예비적인 접지 라인으로 사용할 수 있도록, 이들의 사이를 연결하는 금속 패턴 구조체(140)를 포함한다. 이를 통해, 미싱 영역(131M)을 가지는 수분 방지 링(130)이 존재하더라도, 플라즈마로 인해 대전된 입자들로부터 발생하는 아킹 현상을 미연에 방지할 수 있다.In order to solve this problem, in the semiconductor device 100 according to the technical idea of the present invention, even the semiconductor device 100 including the missing region 131M, the moisture prevention ring 130 includes the electrode structure 110 and To use the guard ring 120 as a preliminary ground line, a metal pattern structure 140 connecting them is included. Through this, even if the moisture prevention ring 130 having the missing area 131M exists, it is possible to prevent the arcing phenomenon occurring from the particles charged due to the plasma in advance.

궁극적으로, 본 발명의 기술적 사상에 따른 반도체 장치(100)는, 아킹 현상과 같은 불량을 효율적으로 억제할 수 있으므로, 제품의 생산성 및 제품의 신뢰성을 향상시키는 효과가 있다.Ultimately, since the semiconductor device 100 according to the technical idea of the present invention can effectively suppress defects such as arcing, there is an effect of improving product productivity and product reliability.

도 5 및 도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 나타내는 도면들이다.5 and 6 are diagrams illustrating a semiconductor device according to an embodiment of the inventive concept.

이하에서 설명하는 반도체 장치들(100A, 100B)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 4를 참조하여 설명한 반도체 장치(100)와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 장치(100)와 차이점을 중심으로 설명하도록 한다.Most of the components constituting the semiconductor devices 100A and 100B described below and materials constituting the components are substantially the same as or similar to the semiconductor device 100 described with reference to FIGS. 1 to 4 above. . Therefore, for convenience of description, differences from the semiconductor device 100 described above will be mainly described.

도 5를 참조하면, 반도체 장치(100A)는, 전극 구조체(110), 가드 링(120), 및 수분 방지 링(130)을 전기적으로 연결하는 복수의 금속 패턴 구조체(140A)를 포함할 수 있다.Referring to FIG. 5 , the semiconductor device 100A may include a plurality of metal pattern structures 140A electrically connecting the electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 . .

본 발명의 실시예에 따른 반도체 장치(100A)에서는, 복수의 금속 패턴 구조체(140A)가 메인 칩 영역(MC)의 전극 구조체(110)로부터 실링 영역(MS)의 수분 방지 링(130)까지 가드 링(120)을 가로지르며 연장되는 브릿지 형태의 패턴으로 구성될 수 있다.In the semiconductor device 100A according to the embodiment of the present invention, a plurality of metal pattern structures 140A guard from the electrode structure 110 of the main chip area MC to the moisture prevention ring 130 of the sealing area MS. It may be configured in a bridge-shaped pattern extending across the ring 120 .

도면에서와 같이, 수분 방지 링(130)은 4개의 가장자리를 가지는 폐쇄된 사각 형상으로 형성될 수 있고, 상기 복수의 금속 패턴 구조체(140A)는 상기 수분 방지 링(130)을 구성하는 상기 4개의 가장자리 모두에 각각 두 개씩 접촉하도록 형성될 수 있다. 다만, 상기 복수의 금속 패턴 구조체(140A)의 개수가 이에 한정되는 것은 아니다.As shown in the figure, the moisture prevention ring 130 may be formed in a closed square shape having four edges, and the plurality of metal pattern structures 140A are the four parts constituting the moisture prevention ring 130 . It may be formed so as to contact two of each of the edges. However, the number of the plurality of metal pattern structures 140A is not limited thereto.

상기 복수의 금속 패턴 구조체(140A)의 개수 및 폭을 조절하여, 상기 복수의 금속 패턴 구조체(140A)를 통한 전류 이동을 원활하게 하면서도, 반도체 제조 공정에서 설계의 난이도를 최소로 할 수 있다. 즉, 반도체 기판(101)의 직경, 가드 링(120) 및 수분 방지 링(130)의 개수, 가드 링(120) 및 수분 방지 링(130)의 높이, 흐르는 전류의 크기 등을 복합적으로 고려하여, 상기 복수의 금속 패턴 구조체(140A)의 개수 및 폭을 조절할 수 있다.By adjusting the number and width of the plurality of metal pattern structures 140A, current movement through the plurality of metal pattern structures 140A can be smoothed, and the difficulty of designing in a semiconductor manufacturing process can be minimized. That is, the diameter of the semiconductor substrate 101, the number of the guard ring 120 and the moisture prevention ring 130, the height of the guard ring 120 and the moisture prevention ring 130, the size of the flowing current, etc. are complexly considered. , the number and width of the plurality of metal pattern structures 140A may be adjusted.

도 6을 참조하면, 반도체 장치(100B)는, 전극 구조체(110), 가드 링(120), 및 수분 방지 링(130)을 전기적으로 연결하는 복수의 금속 패턴 구조체(140B)를 포함할 수 있다.Referring to FIG. 6 , the semiconductor device 100B may include a plurality of metal pattern structures 140B electrically connecting the electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 . .

본 발명의 실시예에 따른 반도체 장치(100B)에서는, 복수의 금속 패턴 구조체(140B)가 메인 칩 영역(MC)의 전극 구조체(110)로부터 실링 영역(MS)의 수분 방지 링(130)까지 가드 링(120)을 가로지르며 연장되는 브릿지 형태의 패턴으로 구성될 수 있다.In the semiconductor device 100B according to the embodiment of the present invention, a plurality of metal pattern structures 140B guard from the electrode structure 110 of the main chip area MC to the moisture prevention ring 130 of the sealing area MS. It may be configured in a bridge-shaped pattern extending across the ring 120 .

도면에서와 같이, 상기 전극 구조체(110)는 수직 비아(111) 및 복수의 금속 배선층(112, 113)으로 구성될 수 있다. 이와 마찬가지로, 상기 가드 링(120)은 수직 비아(121) 및 복수의 금속 배선층(122, 123)으로 구성될 수 있으며, 상기 수분 방지 링(130)은 수직 비아(131) 및 복수의 금속 배선층(132, 133)으로 구성될 수 있다. 상기 복수의 금속 패턴 구조체(140B)는 하부 금속 배선층들(112, 122, 132)을 전기적으로 연결하는 하부 금속 패턴 구조체(140B1) 및 상부 금속 배선층들(113, 123, 133)을 전기적으로 연결하는 상부 금속 패턴 구조체(140B2)로 구성될 수 있다.As shown in the drawing, the electrode structure 110 may include a vertical via 111 and a plurality of metal wiring layers 112 and 113 . Similarly, the guard ring 120 may include a vertical via 121 and a plurality of metal wiring layers 122 and 123, and the moisture prevention ring 130 includes a vertical via 131 and a plurality of metal wiring layers ( 132, 133). The plurality of metal pattern structures 140B electrically connect the lower metal pattern structures 140B1 that electrically connect the lower metal wiring layers 112, 122, and 132 and the upper metal wiring layers 113, 123, and 133 electrically. The upper metal pattern structure 140B2 may be formed.

상기 복수의 금속 패턴 구조체(140B)를 상부 및 하부로 구성함으로써, 상기 복수의 금속 패턴 구조체(140B)를 통한 전류 이동을 원활하게 하면서도, 반도체 제조 공정에서 설계의 난이도를 최소로 할 수 있다. 즉, 반도체 기판(101)의 직경, 가드 링(120) 및 수분 방지 링(130)의 개수, 가드 링(120) 및 수분 방지 링(130)의 높이, 흐르는 전류의 크기 등을 복합적으로 고려하여, 상기 복수의 금속 패턴 구조체(140B)가 배치되는 레벨을 조절할 수 있다.By configuring the plurality of metal pattern structures 140B as upper and lower portions, current movement through the plurality of metal pattern structures 140B may be smoothed, and the difficulty of designing in a semiconductor manufacturing process may be minimized. That is, the diameter of the semiconductor substrate 101, the number of the guard ring 120 and the moisture prevention ring 130, the height of the guard ring 120 and the moisture prevention ring 130, the size of the flowing current, etc. are complexly considered. , the level at which the plurality of metal pattern structures 140B are disposed may be adjusted.

도 7은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 포함하는 웨이퍼를 나타내는 개략적인 평면도이고, 도 8은 도 7의 AA 부분을 확대하여 나타내는 반도체 장치의 개략적인 평면도이고, 도 9는 도 8의 C-C' 선에 따라 절단된 반도체 장치의 개략적인 수직 단면도이고, 도 10은 반도체 장치를 제조하기 위하여 웨이퍼를 절단하는 모습을 나타내는 수직 단면도이다.7 is a schematic plan view showing a wafer including a semiconductor device according to an embodiment of the inventive concept, FIG. 8 is a schematic plan view of a semiconductor device showing an enlarged portion AA of FIG. 7 , and FIG. 9 is FIG. 8 is a schematic vertical cross-sectional view of a semiconductor device cut along the line C-C', and FIG. 10 is a vertical cross-sectional view illustrating a state in which a wafer is cut to manufacture a semiconductor device.

도 7 내지 도 10을 함께 참조하면, 메인 칩 영역(MC)을 포함하는 반도체 장치(200) 및 복수의 반도체 장치(200)의 사이에 정의된 스크라이브 레인 영역(SL)을 포함하는 웨이퍼(20)를 나타낸다.7 to 10 , the semiconductor device 200 including the main chip region MC and the wafer 20 including the scribe lane region SL defined between the plurality of semiconductor devices 200 . indicates

반도체 기판(101)은 앞서 도 1 내지 도 4를 참조하여 설명한 것과 실질적으로 동일하므로, 여기서는 생략한다.Since the semiconductor substrate 101 is substantially the same as that described above with reference to FIGS. 1 to 4 , it is omitted herein.

반도체 장치(200)의 메인 칩 영역(MC)에는 집적 회로 소자(TR)가 배치될 수 있다. 상기 집적 회로 소자(TR)는 메모리 소자 및/또는 로직 소자를 포함할 수 있다. 또한, 상기 집적 회로 소자(TR)는 다양한 종류의 복수의 개별 소자를 포함할 수 있다. 또한, 다이 소잉 공정에서 발생할 수 있는 크랙의 전파 및/또는 수분의 침투를 막을 수 있도록, 상기 반도체 장치(200)의 실링 영역(MS)에 가드 링(120) 및 수분 방지 링(130)을 배치한다.An integrated circuit device TR may be disposed in the main chip region MC of the semiconductor device 200 . The integrated circuit device TR may include a memory device and/or a logic device. In addition, the integrated circuit device TR may include a plurality of individual devices of various types. In addition, the guard ring 120 and the moisture prevention ring 130 are disposed in the sealing area MS of the semiconductor device 200 to prevent the propagation of cracks and/or the penetration of moisture that may occur in the die sawing process. do.

상기 가드 링(120) 및 상기 수분 방지 링(130)은, 스크라이브 레인 영역(SL)에 인접한 상기 반도체 장치(200)의 실링 영역(MS)에서, 상기 반도체 장치(200)의 메인 칩 영역(MC)을 둘러싸도록 형성될 수 있다.The guard ring 120 and the moisture prevention ring 130 are located in the main chip region MC of the semiconductor device 200 in the sealing region MS of the semiconductor device 200 adjacent to the scribe lane region SL. ) may be formed to surround.

상기 메인 칩 영역(MC) 내에 전극 구조체(110)를 형성하는 공정 과정에서, 상기 실링 영역(MS) 내에 가드 링(120) 및 수분 방지 링(130)을 함께 형성할 수 있다. 즉, 상기 가드 링(120) 및 상기 수분 방지 링(130)을 형성하기 위한 추가적인 공정 없이, 기존의 반도체 제조 공정을 사용하여 상기 가드 링(120) 및 상기 수분 방지 링(130)을 형성할 수 있다. 이에 따라, 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)은 유사한 형상으로 형성될 수 있다.During the process of forming the electrode structure 110 in the main chip region MC, the guard ring 120 and the moisture prevention ring 130 may be formed together in the sealing region MS. That is, without an additional process for forming the guard ring 120 and the moisture prevention ring 130, the guard ring 120 and the moisture prevention ring 130 can be formed using an existing semiconductor manufacturing process. have. Accordingly, the electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 may be formed in a similar shape.

상기 전극 구조체(110)는 수직 비아(111) 및 복수의 금속 배선층(112, 113)으로 구성될 수 있다. 이와 마찬가지로, 상기 가드 링(120)은 수직 비아(121) 및 복수의 금속 배선층(122, 123)으로 구성될 수 있으며, 상기 수분 방지 링(130)은 수직 비아(131) 및 복수의 금속 배선층(132, 133)으로 구성될 수 있다.The electrode structure 110 may include a vertical via 111 and a plurality of metal wiring layers 112 and 113 . Similarly, the guard ring 120 may include a vertical via 121 and a plurality of metal wiring layers 122 and 123, and the moisture prevention ring 130 includes a vertical via 131 and a plurality of metal wiring layers ( 132, 133).

본 발명의 실시예에 따른 반도체 장치(200)는, 상기 수분 방지 링(130)으로부터 상기 실링 영역(MS)의 최외곽까지 상기 실링 영역(MS)을 가로지르는 방향으로 연장되는 브릿지 형태의 패턴으로 구성되는 복수의 금속 패턴 구조체(150)를 포함할 수 있다.The semiconductor device 200 according to the embodiment of the present invention has a bridge-shaped pattern extending from the moisture prevention ring 130 to the outermost portion of the sealing region MS in a direction crossing the sealing region MS. It may include a plurality of configured metal pattern structures 150 .

상기 복수의 금속 패턴 구조체(150)의 개수 및 폭을 조절하여, 상기 복수의 금속 패턴 구조체(150)를 통한 전류 이동을 원활하게 하면서도, 반도체 제조 공정에서 설계의 난이도를 최소로 할 수 있다. 즉, 반도체 기판(101)의 직경, 수분 방지 링(130)의 개수, 수분 방지 링(130)의 높이, 흐르는 전류의 크기 등을 복합적으로 고려하여, 상기 복수의 금속 패턴 구조체(150)의 개수 및 폭을 조절할 수 있다.By adjusting the number and width of the plurality of metal pattern structures 150 , current movement through the plurality of metal pattern structures 150 may be smoothed, and the difficulty of designing in a semiconductor manufacturing process may be minimized. That is, in consideration of the diameter of the semiconductor substrate 101 , the number of moisture prevention rings 130 , the height of the moisture prevention ring 130 , the size of a flowing current, etc., the number of the plurality of metal pattern structures 150 . and the width can be adjusted.

일부 실시예들에서, 상기 수분 방지 링(130)은 상기 수직 비아(131)를 통해 상기 반도체 기판(101)에 직접 접지될 수 있다. 또는, 상기 수분 방지 링(130)은 상기 복수의 금속 패턴 구조체(150)를 연결 라인으로 이용하여 이웃하는 반도체 장치(200)의 수분 방지 링(130)을 통해 반도체 기판(101)에 접지될 수 있다.In some embodiments, the moisture barrier ring 130 may be directly grounded to the semiconductor substrate 101 through the vertical via 131 . Alternatively, the moisture prevention ring 130 may be grounded to the semiconductor substrate 101 through the moisture prevention ring 130 of the neighboring semiconductor device 200 using the plurality of metal pattern structures 150 as connection lines. have.

상기 복수의 금속 패턴 구조체(150)로 서로 연결된 상기 복수의 반도체 장치(200)는 스크라이브 레인 영역(SL)을 따라 다이 소잉 공정을 수행함으로써, 반도체 칩의 형태로 서로 물리적으로 분리될 수 있다. 구체적으로, 소잉 블레이드(SB)를 이용하는 상기 다이 소잉 공정에 의하여, 웨이퍼(20) 및 상기 웨이퍼(20) 상에 형성된 다양한 종류의 물질막이 절삭됨에 따라, 상기 웨이퍼(20)는 복수의 반도체 장치(200)로 절삭될 수 있다. 따라서, 상기 복수의 금속 패턴 구조체(150)는 다이 소잉 공정으로 인하여 불규칙적인 파단면(150E)을 가질 수 있다.The plurality of semiconductor devices 200 connected to each other by the plurality of metal pattern structures 150 may be physically separated from each other in the form of a semiconductor chip by performing a die sawing process along the scribe lane region SL. Specifically, as the wafer 20 and various types of material films formed on the wafer 20 are cut by the die sawing process using the sawing blade SB, the wafer 20 is formed of a plurality of semiconductor devices ( 200) can be cut. Accordingly, the plurality of metal pattern structures 150 may have irregular fracture surfaces 150E due to the die sawing process.

일부 실시예들에서, 상기 수분 방지 링(130)의 상면의 레벨은 상기 복수의 금속 패턴 구조체(150)의 상면의 레벨과 실질적으로 서로 동일할 수 있다. 상기 수분 방지 링(130)은 4개의 가장자리를 가지는 폐쇄된 사각 형상으로 형성될 수 있고, 상기 복수의 금속 패턴 구조체(150)는 상기 수분 방지 링(130)을 구성하는 상기 4개의 가장자리 모두에 각각 두 개씩 접촉하도록 형성될 수 있다.In some embodiments, the level of the upper surface of the moisture prevention ring 130 may be substantially the same as the level of the upper surface of the plurality of metal pattern structures 150 . The moisture prevention ring 130 may be formed in a closed square shape having four edges, and the plurality of metal pattern structures 150 are formed on all of the four edges constituting the moisture prevention ring 130 , respectively. It may be formed to contact each other.

수분 방지 링(130)의 형성 과정에서 미싱 영역(131M)을 포함하는 반도체 장치(200)가 웨이퍼(20)에 포함될 수 있다. 이러한 현상은 웨이퍼(20)의 에지부(20E)에 인접한 반도체 장치(200)에서 특히 문제될 수 있다. 이와 같이, 미싱 영역(131M)을 포함하는 반도체 장치(200)에서는 대전된 입자들이 수분 방지 링(130)의 상부 금속 배선층(133)에 축적될 수 있다, 이 경우, 반도체 장치(200)에서 아킹 현상이 발생할 수 있다. 즉, 접지되지 않은 상태(또는 플로팅 상태)에 있는 상부 금속 배선층(133)에 대전된 입자들이 축적되어 아킹 현상이 발생함으로써, 반도체 장치(200)의 집적 회로 소자(TR)에까지 영향을 미칠 수 있다. 결과적으로, 반도체 장치(200)의 불량률이 높아지는 문제점이 발생할 수 있다.In the process of forming the moisture prevention ring 130 , the semiconductor device 200 including the missing region 131M may be included in the wafer 20 . This phenomenon may be particularly problematic in the semiconductor device 200 adjacent to the edge portion 20E of the wafer 20 . As described above, in the semiconductor device 200 including the missing region 131M, charged particles may be accumulated in the upper metal wiring layer 133 of the moisture prevention ring 130 . In this case, arcing in the semiconductor device 200 . phenomenon may occur. That is, charged particles accumulate in the upper metal wiring layer 133 in an ungrounded state (or in a floating state) and arcing occurs, thereby affecting even the integrated circuit element TR of the semiconductor device 200 . . As a result, a problem in that the defect rate of the semiconductor device 200 increases may occur.

이러한 문제점을 해결하기 위하여, 본 발명의 기술적 사상에 따른 반도체 장치(200)에서는, 미싱 영역(131M)을 포함하는 반도체 장치(200)라 할지라도 수분 방지 링(130)이 이웃하는 반도체 장치(200)의 수분 방지 링(130)을 예비적인 접지 라인으로 사용할 수 있도록, 이들의 사이를 연결하는 복수의 금속 패턴 구조체(150)를 포함한다. 이를 통해, 미싱 영역(131M)을 가지는 수분 방지 링(130)이 존재하더라도, 플라즈마로 인해 대전된 입자들로부터 발생하는 아킹 현상을 미연에 방지할 수 있다.In order to solve this problem, in the semiconductor device 200 according to the technical idea of the present invention, even the semiconductor device 200 including the missing region 131M, the semiconductor device 200 adjacent to the moisture prevention ring 130 . ) includes a plurality of metal pattern structures 150 that connect between them so that the moisture prevention ring 130 can be used as a preliminary ground line. Through this, even if the moisture prevention ring 130 having the missing area 131M exists, it is possible to prevent the arcing phenomenon occurring from the particles charged due to the plasma in advance.

궁극적으로, 본 발명의 기술적 사상에 따른 반도체 장치(200)는, 아킹 현상과 같은 불량을 효율적으로 억제할 수 있으므로, 제품의 생산성 및 제품의 신뢰성을 향상시키는 효과가 있다.Ultimately, since the semiconductor device 200 according to the technical idea of the present invention can effectively suppress defects such as arcing, there is an effect of improving product productivity and product reliability.

도 11 및 도 12는 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 나타내는 도면들이다.11 and 12 are diagrams illustrating a semiconductor device according to an embodiment of the inventive concept.

이하에서 설명하는 반도체 장치들(200A, 200B)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 7 내지 도 10을 참조하여 설명한 반도체 장치(200)와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 장치(200)와 차이점을 중심으로 설명하도록 한다.Most components constituting the semiconductor devices 200A and 200B described below and materials constituting the components are substantially the same as or similar to those of the semiconductor device 200 described with reference to FIGS. 7 to 10 . . Therefore, for convenience of description, the description will be focused on differences from the semiconductor device 200 described above.

도 11을 참조하면, 반도체 장치(200A)는, 수분 방지 링(130)으로부터 상기 실링 영역(MS)을 가로지르는 방향으로 연장되는 금속 패턴 구조체(150A)를 포함할 수 있다.Referring to FIG. 11 , the semiconductor device 200A may include a metal pattern structure 150A extending from the moisture barrier ring 130 in a direction crossing the sealing region MS.

본 발명의 실시예에 따른 반도체 장치(200A)에서는, 금속 패턴 구조체(150A)는 수분 방지 링(130)으로부터 실링 영역(MS)의 최외곽까지 실링 영역(MS)을 가로지르는 방향으로 연장되는 브릿지 형태의 패턴으로 구성될 수 있다.In the semiconductor device 200A according to the embodiment of the present invention, the metal pattern structure 150A is a bridge extending in a direction crossing the sealing region MS from the moisture prevention ring 130 to the outermost portion of the sealing region MS. It can be composed of a pattern of the form.

도면에서와 같이, 수분 방지 링(130)은 4개의 가장자리를 가지는 폐쇄된 사각 형상으로 형성될 수 있고, 상기 금속 패턴 구조체(150A)는 상기 수분 방지 링(130)을 구성하는 상기 4개의 가장자리 중 적어도 어느 하나에 적어도 하나씩 접촉하도록 형성될 수 있다. 다만, 상기 금속 패턴 구조체(150A)의 개수가 이에 한정되는 것은 아니다.As shown in the figure, the moisture prevention ring 130 may be formed in a closed square shape having four edges, and the metal pattern structure 150A is one of the four edges constituting the moisture prevention ring 130 . It may be formed to contact at least one at least one of them. However, the number of the metal pattern structures 150A is not limited thereto.

상기 금속 패턴 구조체(150A)의 개수 및 폭을 조절하여, 상기 금속 패턴 구조체(150A)를 통한 전류 이동을 원활하게 하면서도, 반도체 제조 공정에서 설계의 난이도를 최소로 할 수 있다. 즉, 반도체 기판(101)의 직경, 가드 링(120) 및 수분 방지 링(130)의 개수, 가드 링(120) 및 수분 방지 링(130)의 높이, 흐르는 전류의 크기 등을 복합적으로 고려하여, 상기 금속 패턴 구조체(150A)의 개수 및 폭을 조절할 수 있다.By adjusting the number and width of the metal pattern structure 150A, the current movement through the metal pattern structure 150A can be smoothed, and the difficulty of designing in the semiconductor manufacturing process can be minimized. That is, the diameter of the semiconductor substrate 101, the number of the guard ring 120 and the moisture prevention ring 130, the height of the guard ring 120 and the moisture prevention ring 130, the size of the flowing current, etc. are complexly considered. , the number and width of the metal pattern structure 150A can be adjusted.

도 12를 참조하면, 반도체 장치(200B)는, 수분 방지 링(130)으로부터 상기 실링 영역(MS)을 가로지르는 방향으로 연장되는 복수의 금속 패턴 구조체(150B)를 포함할 수 있다.Referring to FIG. 12 , the semiconductor device 200B may include a plurality of metal pattern structures 150B extending from the moisture barrier ring 130 in a direction crossing the sealing region MS.

본 발명의 실시예에 따른 반도체 장치(200B)에서는, 복수의 금속 패턴 구조체(150B)는 수분 방지 링(130)으로부터 실링 영역(MS)의 최외곽까지 실링 영역(MS)을 가로지르는 방향으로 연장되는 브릿지 형태의 패턴으로 구성될 수 있다.In the semiconductor device 200B according to the embodiment of the present invention, the plurality of metal pattern structures 150B extend from the moisture barrier ring 130 to the outermost portion of the sealing area MS in a direction crossing the sealing area MS. It can be composed of a bridge-shaped pattern that becomes

도면에서와 같이, 상기 수분 방지 링(130)은 수직 비아(131) 및 복수의 금속 배선층(132, 133)으로 구성될 수 있다. 상기 복수의 금속 패턴 구조체(150B)는 하부 금속 배선층(132)을 전기적으로 연결하는 하부 금속 패턴 구조체(150B1) 및 상부 금속 배선층(133)을 전기적으로 연결하는 상부 금속 패턴 구조체(150B2)로 구성될 수 있다.As shown in the drawing, the moisture barrier ring 130 may include a vertical via 131 and a plurality of metal wiring layers 132 and 133 . The plurality of metal pattern structures 150B may include a lower metal pattern structure 150B1 electrically connecting the lower metal wiring layer 132 and an upper metal pattern structure 150B2 electrically connecting the upper metal wiring layer 133. can

상기 복수의 금속 패턴 구조체(150B)를 상부 및 하부로 구성함으로써, 상기 복수의 금속 패턴 구조체(150B)를 통한 전류 이동을 원활하게 하면서도, 반도체 제조 공정에서 설계의 난이도를 최소로 할 수 있다. 즉, 반도체 기판(101)의 직경, 수분 방지 링(130)의 개수, 수분 방지 링(130)의 높이, 흐르는 전류의 크기 등을 복합적으로 고려하여, 상기 복수의 금속 패턴 구조체(150B)가 배치되는 레벨을 조절할 수 있다.By configuring the plurality of metal pattern structures 150B as upper and lower portions, current movement through the plurality of metal pattern structures 150B can be smoothed, and the difficulty of designing in a semiconductor manufacturing process can be minimized. That is, the plurality of metal pattern structures 150B are disposed by considering the diameter of the semiconductor substrate 101, the number of moisture prevention rings 130, the height of the moisture prevention ring 130, the size of the flowing current, and the like. level can be adjusted.

도 13은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 포함하는 웨이퍼를 나타내는 개략적인 평면도이고, 도 14는 도 13의 AA 부분을 확대하여 나타내는 반도체 장치의 개략적인 평면도이고, 도 15는 도 14의 B-B' 선에 따라 절단된 반도체 장치의 개략적인 수직 단면도이고, 도 16은 도 14의 C-C' 선에 따라 절단된 반도체 장치의 개략적인 수직 단면도이다.13 is a schematic plan view showing a wafer including a semiconductor device according to an embodiment of the inventive concept, FIG. 14 is a schematic plan view of a semiconductor device showing an enlarged portion AA of FIG. 13 , and FIG. 15 is FIG. 14 is a schematic vertical cross-sectional view of the semiconductor device taken along line B-B', and FIG. 16 is a schematic vertical cross-sectional view of the semiconductor device taken along line C-C' of FIG. 14 .

도 13 내지 도 16을 함께 참조하면, 메인 칩 영역(MC)을 포함하는 반도체 장치(300) 및 복수의 반도체 장치(300)의 사이에 정의된 스크라이브 레인 영역(SL)을 포함하는 웨이퍼(30)를 나타낸다.13 to 16 , the semiconductor device 300 including the main chip region MC and the wafer 30 including the scribe lane region SL defined between the plurality of semiconductor devices 300 . indicates

반도체 기판(101)은 앞서 도 1 내지 도 4를 참조하여 설명한 것과 실질적으로 동일하므로, 여기서는 생략한다.Since the semiconductor substrate 101 is substantially the same as that described above with reference to FIGS. 1 to 4 , it is omitted herein.

반도체 장치(300)의 메인 칩 영역(MC)에는 집적 회로 소자(TR)가 배치될 수 있다. 상기 집적 회로 소자(TR)는 메모리 소자 및/또는 로직 소자를 포함할 수 있다. 또한, 상기 집적 회로 소자(TR)는 다양한 종류의 복수의 개별 소자를 포함할 수 있다. 또한, 다이 소잉 공정에서 발생할 수 있는 크랙의 전파 및/또는 수분의 침투를 막을 수 있도록, 상기 반도체 장치(300)의 실링 영역(MS)에 가드 링(120) 및 수분 방지 링(130)을 배치한다.An integrated circuit device TR may be disposed in the main chip region MC of the semiconductor device 300 . The integrated circuit device TR may include a memory device and/or a logic device. In addition, the integrated circuit device TR may include a plurality of individual devices of various types. In addition, the guard ring 120 and the moisture prevention ring 130 are disposed in the sealing area MS of the semiconductor device 300 to prevent the propagation of cracks and/or the penetration of moisture that may occur in the die sawing process. do.

상기 가드 링(120) 및 상기 수분 방지 링(130)은, 스크라이브 레인 영역(SL)에 인접한 상기 반도체 장치(300)의 실링 영역(MS)에서, 상기 반도체 장치(300)의 메인 칩 영역(MC)을 둘러싸도록 형성될 수 있다.The guard ring 120 and the moisture prevention ring 130 are located in the main chip region MC of the semiconductor device 300 in the sealing region MS of the semiconductor device 300 adjacent to the scribe lane region SL. ) may be formed to surround.

상기 메인 칩 영역(MC) 내에 전극 구조체(110)를 형성하는 공정 과정에서, 상기 실링 영역(MS) 내에 가드 링(120) 및 수분 방지 링(130)을 함께 형성할 수 있다. 즉, 상기 가드 링(120) 및 상기 수분 방지 링(130)을 형성하기 위한 추가적인 공정 없이, 기존의 반도체 제조 공정을 사용하여 상기 가드 링(120) 및 상기 수분 방지 링(130)을 형성할 수 있다. 이에 따라, 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)은 유사한 형상으로 형성될 수 있다.During the process of forming the electrode structure 110 in the main chip region MC, the guard ring 120 and the moisture prevention ring 130 may be formed together in the sealing region MS. That is, without an additional process for forming the guard ring 120 and the moisture prevention ring 130, the guard ring 120 and the moisture prevention ring 130 can be formed using an existing semiconductor manufacturing process. have. Accordingly, the electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 may be formed in a similar shape.

사진 공정 및 식각 공정을 통하여 원하는 모양으로 상기 수직 비아들(111, 121, 131) 및 상기 복수의 금속 배선층(112, 113, 122, 123, 132, 133)을 패터닝하여, 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)을 형성할 수 있다.By patterning the vertical vias 111 , 121 , 131 and the plurality of metal wiring layers 112 , 113 , 122 , 123 , 132 and 133 in a desired shape through a photo process and an etching process, the electrode structure 110 . , the guard ring 120 , and the moisture prevention ring 130 may be formed.

상기 전극 구조체(110)는 수직 비아(111) 및 복수의 금속 배선층(112, 113)으로 구성될 수 있다. 이와 마찬가지로, 상기 가드 링(120)은 수직 비아(121) 및 복수의 금속 배선층(122, 123)으로 구성될 수 있으며, 상기 수분 방지 링(130)은 수직 비아(131) 및 복수의 금속 배선층(132, 133)으로 구성될 수 있다.The electrode structure 110 may include a vertical via 111 and a plurality of metal wiring layers 112 and 113 . Similarly, the guard ring 120 may include a vertical via 121 and a plurality of metal wiring layers 122 and 123, and the moisture prevention ring 130 includes a vertical via 131 and a plurality of metal wiring layers ( 132, 133).

본 발명의 실시예에 따른 반도체 장치(300)는, 상기 전극 구조체(110), 상기 가드 링(120), 및 상기 수분 방지 링(130)을 전기적으로 연결하는 제1 금속 패턴 구조체(140)를 포함할 수 있다. 상기 제1 금속 패턴 구조체(140)는 메인 칩 영역(MC)의 전극 구조체(110)로부터 실링 영역(MS)의 수분 방지 링(130)까지 가드 링(120)을 가로지르며 연장되는 브릿지 형태의 패턴으로 구성될 수 있다.The semiconductor device 300 according to an embodiment of the present invention includes a first metal pattern structure 140 electrically connecting the electrode structure 110 , the guard ring 120 , and the moisture prevention ring 130 . may include The first metal pattern structure 140 has a bridge-shaped pattern extending across the guard ring 120 from the electrode structure 110 of the main chip area MC to the moisture prevention ring 130 of the sealing area MS. can be composed of

또한, 본 발명의 실시예에 따른 반도체 장치(300)는, 상기 수분 방지 링(130)으로부터 상기 실링 영역(MS)의 최외곽까지 상기 실링 영역(MS)을 가로지르는 방향으로 연장되는 브릿지 형태의 패턴으로 구성되는 제2 금속 패턴 구조체(150)를 포함할 수 있다.In addition, the semiconductor device 300 according to the embodiment of the present invention has a bridge shape extending from the moisture prevention ring 130 to the outermost portion of the sealing region MS in a direction crossing the sealing region MS. It may include a second metal pattern structure 150 configured in a pattern.

상기 제1 및 제2 금속 패턴 구조체(140, 150)의 개수 및 폭을 조절하여, 상기 제1 및 제2 금속 패턴 구조체(140, 150)를 통한 전류 이동을 원활하게 하면서도, 반도체 제조 공정에서 설계의 난이도를 최소로 할 수 있다. 즉, 반도체 기판(101)의 직경, 수분 방지 링(130)의 개수, 수분 방지 링(130)의 높이, 흐르는 전류의 크기 등을 복합적으로 고려하여, 상기 제1 및 제2 금속 패턴 구조체(140, 150)의 개수 및 폭을 조절할 수 있다.The number and width of the first and second metal pattern structures 140 and 150 are adjusted to facilitate current movement through the first and second metal pattern structures 140 and 150, while designing in a semiconductor manufacturing process. difficulty can be minimized. That is, in consideration of the diameter of the semiconductor substrate 101 , the number of moisture prevention rings 130 , the height of the moisture prevention ring 130 , and the magnitude of the flowing current, the first and second metal pattern structures 140 . , 150) can be adjusted in number and width.

상기 제1 금속 패턴 구조체(140)의 제1 폭(140W) 및 상기 제2 금속 패턴 구조체(150)의 제2 폭(150W)은 실질적으로 동일할 수 있다. 다만, 본 발명의 실시예가 이에 한정되는 것은 아니다. 상기 제1 금속 패턴 구조체(140)의 일단은 상기 수분 방지 링(130)의 가장자리의 내측과 접촉하고, 상기 제1 금속 패턴 구조체(140)의 타단은 상기 전극 구조체(110)와 접촉할 수 있다. 또한, 상기 제2 금속 패턴 구조체(150)의 일단은 상기 수분 방지 링(130)의 가장자리의 외측과 접촉하고, 상기 제2 금속 패턴 구조체(150)의 타단은 상기 실링 영역(MS)의 최외곽에 배치될 수 있다. 여기서, 상기 제2 금속 패턴 구조체(150)의 상기 타단은 불규칙적인 파단면(150E)을 가질 수 있다.A first width 140W of the first metal pattern structure 140 and a second width 150W of the second metal pattern structure 150 may be substantially the same. However, embodiments of the present invention are not limited thereto. One end of the first metal pattern structure 140 may contact an inner side of an edge of the moisture prevention ring 130 , and the other end of the first metal pattern structure 140 may contact the electrode structure 110 . . In addition, one end of the second metal pattern structure 150 is in contact with the outside of the edge of the moisture prevention ring 130 , and the other end of the second metal pattern structure 150 is the outermost of the sealing area MS. can be placed in Here, the other end of the second metal pattern structure 150 may have an irregular fracture surface 150E.

일부 실시예들에서, 상기 수분 방지 링(130)은 4개의 가장자리를 가지는 폐쇄된 사각 형상으로 형성되고, 상기 제1 금속 패턴 구조체(140)는 상기 수분 방지 링(130)을 구성하는 상기 4개의 가장자리의 내측 중에서 적어도 어느 하나와 접촉하고, 상기 제2 금속 패턴 구조체(150)는 상기 수분 방지 링(130)을 구성하는 상기 4개의 가장자리의 외측 중에서 적어도 어느 하나와 접촉할 수 있다.In some embodiments, the moisture prevention ring 130 is formed in a closed square shape having four edges, and the first metal pattern structure 140 includes the four In contact with at least one of the inner sides of the edge, the second metal pattern structure 150 may be in contact with at least one of the outer sides of the four edges constituting the moisture prevention ring 130 .

다른 실시예들에서, 상기 제1 금속 패턴 구조체(140)는 접촉하는 하나의 상기 가장자리의 내측과 복수의 라인으로 연결될 수 있다. 또한, 상기 제2 금속 패턴 구조체(150)는 접촉하는 하나의 상기 가장자리의 외측으로부터 돌출되는 복수의 패턴으로 형성될 수 있다.In other embodiments, the first metal pattern structure 140 may be connected to an inner side of one of the contacting edges by a plurality of lines. In addition, the second metal pattern structure 150 may be formed in a plurality of patterns protruding from the outside of one of the contact edges.

도시되지는 않았지만, 상기 제1 금속 패턴 구조체(140)는, 상기 수분 방지 링(130)의 상부 금속 배선층(133)과 연결되는 제1 상부 금속 패턴 구조체 및 하부 금속 배선층(132)과 연결되는 제1 하부 금속 패턴 구조체를 포함할 수 있다. 이와 마찬가지로, 상기 제2 금속 패턴 구조체(150)는, 상기 수분 방지 링(130)의 상부 금속 배선층(133)과 연결되는 제2 상부 금속 패턴 구조체 및 하부 금속 배선층(132)과 연결되는 제2 하부 금속 패턴 구조체를 포함할 수 있다.Although not shown, the first metal pattern structure 140 includes a first upper metal pattern structure connected to the upper metal wiring layer 133 of the moisture prevention ring 130 and a first metal pattern structure connected to the lower metal wiring layer 132 . 1 may include a lower metal pattern structure. Similarly, the second metal pattern structure 150 includes a second upper metal pattern structure connected to the upper metal wiring layer 133 of the moisture prevention ring 130 and a second lower portion connected to the lower metal wiring layer 132 . It may include a metal pattern structure.

이외의 상기 제1 및 제2 금속 패턴 구조체(140, 150)의 배치 및 구성은 앞서 설명한 바와 실질적으로 동일하므로, 여기서는 생략한다.Other than that, the arrangement and configuration of the first and second metal pattern structures 140 and 150 are substantially the same as those described above, and thus will be omitted herein.

수분 방지 링(130)의 형성 과정에서 미싱 영역(131M)을 포함하는 반도체 장치(300)가 웨이퍼(30)에 포함될 수 있다. 이러한 현상은 웨이퍼(30)의 에지부(30E)에 인접한 반도체 장치(300)에서 특히 문제될 수 있다. 이와 같이, 미싱 영역(131M)을 포함하는 반도체 장치(300)에서는 대전된 입자들이 수분 방지 링(130)의 상부 금속 배선층(133)에 축적될 수 있다, 이 경우, 반도체 장치(300)에서 아킹 현상이 발생할 수 있다. 즉, 접지되지 않은 상태(또는 플로팅 상태)에 있는 상부 금속 배선층(133)에 대전된 입자들이 축적되어 아킹 현상이 발생함으로써, 반도체 장치(300)의 집적 회로 소자(TR)에까지 영향을 미칠 수 있다. 결과적으로, 반도체 장치(300)의 불량률이 높아지는 문제점이 발생할 수 있다.In the process of forming the moisture prevention ring 130 , the semiconductor device 300 including the missing region 131M may be included in the wafer 30 . This phenomenon may be particularly problematic in the semiconductor device 300 adjacent to the edge portion 30E of the wafer 30 . As described above, in the semiconductor device 300 including the missing region 131M, charged particles may be accumulated in the upper metal wiring layer 133 of the moisture prevention ring 130 . In this case, arcing in the semiconductor device 300 . phenomenon may occur. That is, charged particles are accumulated in the upper metal wiring layer 133 in an ungrounded state (or floating state) and arcing occurs, thereby affecting even the integrated circuit element TR of the semiconductor device 300 . . As a result, a problem in that the defect rate of the semiconductor device 300 increases may occur.

이러한 문제점을 해결하기 위하여, 본 발명의 기술적 사상에 따른 반도체 장치(300)에서는, 미싱 영역(131M)을 포함하는 반도체 장치(300)라 할지라도 제1 및 제2 금속 패턴 구조체(140, 150)를 예비적인 접지 라인으로 사용할 수 있다. 이를 통해, 미싱 영역(131M)을 가지는 수분 방지 링(130)이 존재하더라도, 플라즈마로 인해 대전된 입자들로부터 발생하는 아킹 현상을 미연에 방지할 수 있다.In order to solve this problem, in the semiconductor device 300 according to the technical idea of the present invention, even the semiconductor device 300 including the missing region 131M, the first and second metal pattern structures 140 and 150 . can be used as a spare ground line. Through this, even if the moisture prevention ring 130 having the missing area 131M exists, it is possible to prevent the arcing phenomenon occurring from the particles charged due to the plasma in advance.

궁극적으로, 본 발명의 기술적 사상에 따른 반도체 장치(300)는, 아킹 현상과 같은 불량을 효율적으로 억제할 수 있으므로, 제품의 생산성 및 제품의 신뢰성을 향상시키는 효과가 있다.Ultimately, since the semiconductor device 300 according to the technical idea of the present invention can effectively suppress defects such as arcing, there is an effect of improving product productivity and product reliability.

도 17은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치를 포함하는 반도체 모듈을 나타내는 평면도이다.17 is a plan view illustrating a semiconductor module including a semiconductor device according to an embodiment of the inventive concept.

도 17을 참조하면, 반도체 모듈(1000)은 모듈 기판(1010), 상기 모듈 기판(1010) 상에 장착된 제어 칩(1020), 및 상기 모듈 기판(1010) 상에 장착된 복수의 반도체 장치(1030)를 포함한다.Referring to FIG. 17 , the semiconductor module 1000 includes a module substrate 1010 , a control chip 1020 mounted on the module substrate 1010 , and a plurality of semiconductor devices mounted on the module substrate 1010 ( 1030).

상기 모듈 기판(1010)의 일측에는 메인 보드의 소켓에 끼워질 수 있는 복수의 입출력 단자(1050)가 배치된다. 상기 복수의 반도체 장치(1030)는 앞서 설명한 반도체 장치들(100, 200, 300) 및 이들의 변형 실시예들 중 어느 하나를 포함할 수 있다.A plurality of input/output terminals 1050 that can be inserted into sockets of the main board are disposed on one side of the module board 1010 . The plurality of semiconductor devices 1030 may include any one of the aforementioned semiconductor devices 100 , 200 , and 300 and modified embodiments thereof.

도 18은 본 발명의 기술적 사상의 실시예에 따른 반도체 장치의 시스템을 나타내는 구성도이다.18 is a block diagram illustrating a system of a semiconductor device according to an embodiment of the inventive concept.

도 18을 참조하면, 시스템(1100)은 제어기(1110), 입/출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다.Referring to FIG. 18 , a system 1100 includes a controller 1110 , an input/output device 1120 , a memory 1130 , an interface 1140 , and a bus 1150 .

시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.The system 1100 may be a mobile system or a system for transmitting or receiving information. In some embodiments, the mobile system may be a portable computer, web tablet, mobile phone, digital music player, or memory card.

제어기(1110)는 시스템(1100)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기, 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.The controller 1110 is for controlling an executable program in the system 1100 and may be formed of a microprocessor, a digital signal processor, a microcontroller, or a similar device.

입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1120)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.The input/output device 1120 may be used to input or output data of the system 1100 . The system 1100 may be connected to an external device, for example, a personal computer or a network, using the input/output device 1120 , and may exchange data with the external device. The input/output device 1120 may be, for example, a touch pad, a keyboard, or a display device.

메모리(1130)는 제어기(1110)의 동작을 위한 데이터를 저장하거나, 제어기(1110)에서 처리된 데이터를 저장할 수 있다. 상기 메모리(1130)는 앞서 설명한 반도체 장치들(100, 200, 300) 및 이들의 변형 실시예들 중 어느 하나를 포함할 수 있다.The memory 1130 may store data for the operation of the controller 1110 or data processed by the controller 1110 . The memory 1130 may include any one of the semiconductor devices 100 , 200 , and 300 described above and modified embodiments thereof.

인터페이스(1140)는 상기 시스템(1100)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1110), 입/출력 장치(1120), 메모리(1130), 및 인터페이스(1140)는 버스(1150)를 통하여 서로 통신할 수 있다.The interface 1140 may be a data transmission path between the system 1100 and an external device. The controller 1110 , the input/output device 1120 , the memory 1130 , and the interface 1140 may communicate with each other through the bus 1150 .

이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.In the above, embodiments of the technical idea of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains will realize that the present invention can be changed to other specific shapes without changing the technical spirit or essential features. It will be appreciated that this may be practiced. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

10, 20, 30: 웨이퍼
100, 200, 300: 반도체 장치
101: 반도체 기판 102: 절연막
104: 게이트 전극 106: 스페이서
110: 전극 구조체 120: 가드 링
130: 수분 방지 링 140: 제1 금속 패턴 구조체
150: 제2 금속 패턴 구조체10, 20, 30: wafer
100, 200, 300: semiconductor device
101: semiconductor substrate 102: insulating film
104: gate electrode 106: spacer
110: electrode structure 120: guard ring
130: moisture prevention ring 140: first metal pattern structure
150: second metal pattern structure

Claims (20)

메인 칩 영역을 포함하는 반도체 기판;
상기 메인 칩 영역을 둘러싸는 가드 링;
상기 가드 링을 둘러싸는 수분 방지 링;
상기 메인 칩 영역에서 상기 반도체 기판과 접촉하는 전극 구조체; 및
상기 전극 구조체로부터 상기 수분 방지 링까지 연장되는 적어도 하나의 금속 패턴 구조체;를 포함하고,
상기 수분 방지 링은 상기 금속 패턴 구조체를 접지를 위한 연결 라인으로 이용하는,
반도체 장치.a semiconductor substrate including a main chip region;
a guard ring surrounding the main chip area;
a moisture barrier ring surrounding the guard ring;
an electrode structure in contact with the semiconductor substrate in the main chip region; and
At least one metal pattern structure extending from the electrode structure to the moisture prevention ring; includes,
The moisture prevention ring uses the metal pattern structure as a connection line for grounding,
semiconductor device. 제1항에 있어서,
상기 금속 패턴 구조체는 상기 가드 링을 가로질러 연장되는 것을 특징으로 하는 반도체 장치.According to claim 1,
wherein the metal pattern structure extends across the guard ring. 제2항에 있어서,
상기 수분 방지 링은 상기 금속 패턴 구조체를 연결 라인으로 이용하여 상기 가드 링을 통해 상기 반도체 기판에 접지되거나,
상기 수분 방지 링은 상기 금속 패턴 구조체를 연결 라인으로 이용하여 상기 전극 구조체를 통해 상기 반도체 기판에 접지되는 것을 특징으로 하는 반도체 장치.3. The method of claim 2,
The moisture prevention ring is grounded to the semiconductor substrate through the guard ring using the metal pattern structure as a connection line,
The moisture barrier ring is a semiconductor device, characterized in that grounded to the semiconductor substrate through the electrode structure using the metal pattern structure as a connection line. 제3항에 있어서,
상기 가드 링 및 상기 전극 구조체 각각은 수직 비아를 통하여 상기 반도체 기판의 도핑 영역과 직접 접촉하는 것을 특징으로 하는 반도체 장치.4. The method of claim 3,
Each of the guard ring and the electrode structure is in direct contact with the doped region of the semiconductor substrate through a vertical via. 제1항에 있어서,
상기 금속 패턴 구조체는,
상기 수분 방지 링의 상부와 연결되는 상부 금속 패턴 구조체; 및
상기 상부 금속 패턴 구조체의 아래에 배치되는 하부 금속 패턴 구조체;를 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 1,
The metal pattern structure,
an upper metal pattern structure connected to an upper portion of the moisture prevention ring; and
and a lower metal pattern structure disposed under the upper metal pattern structure. 제5항에 있어서,
상기 가드 링의 상면의 레벨 및 상기 수분 방지 링의 상면의 레벨은 상기 상부 금속 패턴 구조체의 상면의 레벨과 실질적으로 서로 동일한 것을 특징으로 하는 반도체 장치.6. The method of claim 5,
A level of an upper surface of the guard ring and a level of an upper surface of the moisture prevention ring are substantially the same as a level of an upper surface of the upper metal pattern structure. 제1항에 있어서,
평면도에서 보았을 때,
상기 수분 방지 링은 4개의 가장자리를 가지는 폐쇄된 사각 형상으로 형성되고,
상기 금속 패턴 구조체는 상기 수분 방지 링을 구성하는 상기 4개의 가장자리 중에서 적어도 어느 하나와 접촉하는 것을 특징으로 하는 반도체 장치.The method of claim 1,
When viewed from a plan view,
The moisture barrier ring is formed in a closed square shape having four edges,
The metal pattern structure is in contact with at least one of the four edges constituting the moisture barrier ring. 제7항에 있어서,
상기 금속 패턴 구조체는 접촉하는 하나의 상기 가장자리와 복수의 라인으로 연결되는 것을 특징으로 하는 반도체 장치.8. The method of claim 7,
The metal pattern structure is a semiconductor device, characterized in that connected to the one edge in contact with a plurality of lines. 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 실링 영역을 포함하는 반도체 기판;
상기 실링 영역에서, 상기 메인 칩 영역을 둘러싸는 가드 링;
상기 실링 영역에서, 상기 가드 링을 둘러싸는 수분 방지 링;
상기 수분 방지 링으로부터 상기 실링 영역을 가로지르는 방향으로 연장되는 적어도 하나의 금속 패턴 구조체;를 포함하고,
상기 수분 방지 링은 상기 금속 패턴 구조체를 접지를 위한 연결 라인으로 이용하는,
반도체 장치.a semiconductor substrate including a main chip region and a sealing region surrounding the main chip region;
a guard ring surrounding the main chip area in the sealing area;
In the sealing area, a moisture barrier ring surrounding the guard ring;
At least one metal pattern structure extending from the moisture prevention ring in a direction crossing the sealing area;
The moisture prevention ring uses the metal pattern structure as a connection line for grounding,
semiconductor device. 제9항에 있어서,
상기 금속 패턴 구조체와 상기 가드 링은 서로 이격되고,
상기 가드 링의 상면의 레벨 및 상기 수분 방지 링의 상면의 레벨은 상기 금속 패턴 구조체의 상면의 레벨과 실질적으로 서로 동일한 것을 특징으로 하는 반도체 장치.10. The method of claim 9,
The metal pattern structure and the guard ring are spaced apart from each other,
A level of an upper surface of the guard ring and a level of an upper surface of the moisture prevention ring are substantially the same as a level of an upper surface of the metal pattern structure. 제9항에 있어서,
상기 수분 방지 링은 4개의 가장자리를 가지는 폐쇄된 사각 형상으로 형성되고,
상기 금속 패턴 구조체는 상기 수분 방지 링을 구성하는 상기 4개의 가장자리 중에서 적어도 어느 하나와 접촉하는 것을 특징으로 하는 반도체 장치.10. The method of claim 9,
The moisture barrier ring is formed in a closed square shape having four edges,
The metal pattern structure is in contact with at least one of the four edges constituting the moisture barrier ring. 제11항에 있어서,
상기 금속 패턴 구조체는 접촉하는 하나의 상기 가장자리로부터 돌출되는 복수의 패턴으로 형성되는 것을 특징으로 하는 반도체 장치.12. The method of claim 11,
The metal pattern structure is a semiconductor device, characterized in that formed in a plurality of patterns protruding from the one edge in contact. 제9항에 있어서,
상기 금속 패턴 구조체의 일단은 상기 수분 방지 링의 가장자리와 접촉하고,
상기 금속 패턴 구조체의 타단은 상기 실링 영역의 최외곽에 배치되는 것을 특징으로 하는 반도체 장치.10. The method of claim 9,
One end of the metal pattern structure is in contact with the edge of the moisture prevention ring,
The other end of the metal pattern structure is a semiconductor device, characterized in that disposed at the outermost portion of the sealing region. 제13항에 있어서,
상기 금속 패턴 구조체의 상기 타단은 불규칙적인 파단면을 가지는 것을 특징으로 하는 반도체 장치.14. The method of claim 13,
The other end of the metal pattern structure is a semiconductor device, characterized in that having an irregular fracture surface. 제14항에 있어서,
상기 불규칙적인 파단면은 소잉 블레이드(sawing blade)로 인하여 형성되는 것을 특징으로 하는 반도체 장치.15. The method of claim 14,
and the irregular fracture surface is formed by a sawing blade. 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 실링 영역을 포함하는 반도체 기판;
상기 메인 칩 영역에서, 상기 반도체 기판과 접촉하는 전극 구조체;
상기 실링 영역에서, 상기 메인 칩 영역을 둘러싸는 가드 링;
상기 실링 영역에서, 상기 가드 링을 둘러싸는 수분 방지 링;
상기 전극 구조체로부터 상기 수분 방지 링까지 수평 방향으로 연장되는 적어도 하나의 제1 금속 패턴 구조체; 및
상기 수분 방지 링으로부터 상기 실링 영역을 가로지르는 수평 방향으로 연장되는 적어도 하나의 제2 금속 패턴 구조체;를 포함하고,
상기 수분 방지 링은 상기 제1 및 제2 금속 패턴 구조체를 접지를 위한 연결 라인으로 이용하는,
반도체 장치.a semiconductor substrate including a main chip region and a sealing region surrounding the main chip region;
an electrode structure in contact with the semiconductor substrate in the main chip region;
a guard ring surrounding the main chip area in the sealing area;
In the sealing area, a moisture barrier ring surrounding the guard ring;
at least one first metal pattern structure extending in a horizontal direction from the electrode structure to the moisture prevention ring; and
At least one second metal pattern structure extending from the moisture prevention ring in a horizontal direction crossing the sealing area;
The moisture prevention ring uses the first and second metal pattern structures as a connection line for grounding,
semiconductor device. 제16항에 있어서,
평면도에서 보았을 때,
상기 제1 금속 패턴 구조체의 제1 폭과 상기 제2 금속 패턴 구조체의 제2 폭은 실질적으로 동일한 것을 특징으로 하는 반도체 장치.17. The method of claim 16,
When viewed from a plan view,
A first width of the first metal pattern structure and a second width of the second metal pattern structure are substantially the same. 제16항에 있어서,
상기 제1 금속 패턴 구조체의 일단은 상기 수분 방지 링의 가장자리의 내측과 접촉하고, 상기 제1 금속 패턴 구조체의 타단은 상기 전극 구조체와 접촉하고,
상기 제2 금속 패턴 구조체의 일단은 상기 수분 방지 링의 가장자리의 외측과 접촉하고, 상기 제2 금속 패턴 구조체의 타단은 상기 실링 영역의 최외곽에 배치되는 것을 특징으로 하는 반도체 장치.17. The method of claim 16,
One end of the first metal pattern structure is in contact with the inner side of the edge of the moisture prevention ring, the other end of the first metal pattern structure is in contact with the electrode structure,
One end of the second metal pattern structure is in contact with the outside of the edge of the moisture barrier ring, and the other end of the second metal pattern structure is disposed at the outermost portion of the sealing region. 제18항에 있어서,
상기 제2 금속 패턴 구조체의 상기 타단은 불규칙적인 파단면을 가지는 것을 특징으로 하는 반도체 장치.19. The method of claim 18,
The other end of the second metal pattern structure is a semiconductor device, characterized in that having an irregular fracture surface. 제16항에 있어서,
상기 수분 방지 링은,
상기 제1 금속 패턴 구조체를 연결 라인으로 이용하여 상기 가드 링을 통해 상기 반도체 기판에 접지되거나,
상기 제1 금속 패턴 구조체를 연결 라인으로 이용하여 상기 전극 구조체를 통해 상기 반도체 기판에 접지되거나,
상기 제2 금속 패턴 구조체를 연결 라인으로 이용하여 접지되는 것을 특징으로 하는 반도체 장치.17. The method of claim 16,
The moisture prevention ring,
Grounded to the semiconductor substrate through the guard ring using the first metal pattern structure as a connection line,
Grounded to the semiconductor substrate through the electrode structure using the first metal pattern structure as a connection line, or
A semiconductor device, characterized in that grounded using the second metal pattern structure as a connection line.
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