KR20220144135A - Dyanamic ram and driving method of dynamic ram - Google Patents

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KR20220144135A KR1020210050425A KR20210050425A KR20220144135A KR 20220144135 A KR20220144135 A KR 20220144135A KR 1020210050425 A KR1020210050425 A KR 1020210050425A KR 20210050425 A KR20210050425 A KR 20210050425A KR 20220144135 A KR20220144135 A KR 20220144135A
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Abstract

A dynamic ram according to the present embodiment comprises: a bit line; an inverter; an offset removal switch that conducts and electrically connects an input node and an output node of the inverter; and a blocking capacitor in which one electrode is connected to the input node of the inverter, wherein the inverter enables the offset removal switch to conduct and perform offset removal when a storage capacitor performs charge sharing through the bit line, and the input node of the inverter in which offset removal is performed and the bit line in which charge sharing is performed enable a connection to be blocked by a blocking capacitor. Therefore, the present invention is capable of providing an advantage of reducing an influence by a formed coupling noise.

Description

다이내믹 램 및 다이내믹 램 구동 방법{DYANAMIC RAM AND DRIVING METHOD OF DYNAMIC RAM}DYNAMIC RAM AND DRIVING METHOD OF DYNAMIC RAM

본 기술은 다이내믹 램 및 다이내믹 램 구동 방법과 관련된다. The present technology relates to a dynamic ram and a method of driving a dynamic ram.

다이내믹 램을 포함하는 메모리 관련 기술은 고속, 고집적도 및 저비용화를 목표로 스케일링 다운(scaling down)이 지속되고 있다. 스케일링 다운에 따라 데이터를 저장하는 커패시터의 커패시턴스가 감소하고, 기생 커패시턴스의 영향이 증가하며, 데이터를 읽는 증폭기에 포함된 트랜지스터 등의 특성이 고르게 형성되지 않는 등의 영향이 발생하고 있다.Memory-related technologies including dynamic RAM continue to scale down with the goal of high speed, high density, and low cost. According to the scaling down, the capacitance of the capacitor for storing data decreases, the effect of the parasitic capacitance increases, and the characteristics of the transistor included in the data reading amplifier are not formed evenly.

종래 기술은 고집적화가 진행됨에 따라 트랜지스터 특성이 고르게 형성되지 않아 발생하는 오프셋을 제거하기 위한 오프셋 제거 시간이 필요하여 고속 동작을 방해하며, 인접한 비트 라인들 사이의 커플링 노이즈에 의한 유효 센싱 마진이 더욱더 감소하는 추세이다. In the prior art, as high integration progresses, an offset removal time is required to remove an offset that occurs because transistor characteristics are not evenly formed, which prevents high-speed operation, and an effective sensing margin due to coupling noise between adjacent bit lines is further increased. is on a declining trend.

본 실시예로 해결하고자 하는 과제 중 하나는 상술한 종래 기술의 난점을 해소하기 위한 것이다. 즉, 본 실시예로 해결하고자 하는 과제 중 하나는 보다 고속으로 동작할 수 있으며, 커플링 노이즈의 영향을 감소시킬 수 있는 메모리 및 메모리 구동 방법을 제공하는 것이다.One of the problems to be solved by this embodiment is to solve the above-described difficulties of the prior art. That is, one of the problems to be solved by the present embodiment is to provide a memory and a memory driving method capable of operating at a higher speed and reducing the influence of coupling noise.

본 실시예에 의한 다이내믹 램은: 비트 라인과, 인버터와, 도통되어 인버터의 입력 노드와 출력 노드을 전기적으로 연결하는 오프셋 제거 스위치 및 일 전극이 인버터의 입력 노드와 연결된 블로킹 커패시터(blocking capacitor)를 포함하고, 스토리지 커패시터가 비트 라인을 통해 차지 셰어링을 수행할 때, 인버터는 오프셋 제거 스위치가 도통되어 오프셋 제거가 수행되며, 오프셋 제거가 수행되는 인버터의 입력 노드와 차지 셰어링이 수행된 비트 라인은 블로킹 커패시터에 의하여 연결이 블록(block)된다.The dynamic RAM according to this embodiment includes: a bit line, an inverter, an offset canceling switch which is conducted to electrically connect an input node and an output node of the inverter, and a blocking capacitor having one electrode connected to the input node of the inverter and, when the storage capacitor performs charge sharing through the bit line, the inverter conducts the offset cancellation switch to perform offset removal, and the input node of the inverter on which the offset cancellation is performed and the bit line on which the charge sharing is performed The connection is blocked by a blocking capacitor.

본 실시예에 의한 감지 증폭기는: 인버터와, 도통되어 인버터의 입력 노드와 출력 노드을 전기적으로 연결하는 오프셋 제거 스위치 및 일 전극이 인버터의 입력 노드와 연결된 블로킹 커패시터(blocking capacitor)를 포함하고, 스토리지 커패시터가 비트 라인을 통해 차지 셰어링을 수행할 때, 인버터는 오프셋 제거 스위치가 도통되어 오프셋 제거가 수행되며, 오프셋 제거가 수행되는 인버터의 입력 노드와 차지 셰어링이 수행된 비트 라인은 블로킹 커패시터에 의하여 연결이 블록(block)된다.The sense amplifier according to this embodiment includes: an inverter, an offset canceling switch that is conducted to electrically connect an input node and an output node of the inverter, and a blocking capacitor having one electrode connected to the input node of the inverter, and a storage capacitor When charge-sharing is performed through the bit line, the offset canceling switch is turned on in the inverter to remove the offset, and the input node of the inverter on which the offset cancellation is performed and the bit line on which the charge sharing is performed are connected by a blocking capacitor. The connection is blocked.

본 실시예의 어느 한 모습에 의하면, 다이내믹 램은, 오프셋 제거 이전에 제1 인버터의 입력 노드의 전압과 출력 노드의 전압 및 비트 라인의 전압을 균등화하는 균등화가 수행된다. According to one aspect of the present embodiment, in the dynamic RAM, equalization is performed to equalize the voltage of the input node, the voltage of the output node, and the voltage of the bit line of the first inverter before the offset is removed.

본 실시예의 어느 한 모습에 의하면, 다이내믹 램은, 반전 비트 라인과, 제2 인버터와, 도통되어 제2 인버터의 입력 노드와 출력 노드을 전기적으로 연결하는 제2 오프셋 제거 스위치 및 일 전극이 제2 인버터의 입력 노드와 연결된 제2 블로킹 커패시터를 더 포함한다.According to one aspect of the present embodiment, the dynamic RAM includes an inverting bit line, a second inverter, a second offset removal switch that is conducted to electrically connect an input node and an output node of the second inverter, and one electrode is a second inverter It further includes a second blocking capacitor connected to the input node of.

본 실시예의 어느 한 모습에 의하면, 다이내믹 램은, 차지 셰어링 수행 후, 블로킹 커패시터의 타 전극은 반전 비트 라인과 연결되고, 제2 블로킹 커패시터의 타 전극은 비트 라인과 연결되어 비트 라인과 반전 비트 라인 사이의 전압 차이를 센싱한다.According to one aspect of this embodiment, in the dynamic RAM, after charge sharing is performed, the other electrode of the blocking capacitor is connected to the inverted bit line, and the other electrode of the second blocking capacitor is connected to the bit line, so that the bit line and the inverted bit are connected. Senses the voltage difference between lines.

본 실시예의 어느 한 모습에 의하면, 다이내믹 램은, 도통되어 블로킹 커패시터의 타 전극과 반전 비트 라인을 연결하는 전압 전달 스위치와, 도통되어 제2 블로킹 커패시터의 타 전극과 비트 라인을 연결하는 제2 전압 전달 스위치를 포함하며, 전압 전달 스위치 및 제2 전압 전달 스위치가 도통되어 비트 라인과 반전 비트 라인 사이의 전압 차이를 센싱한다. According to one aspect of the present embodiment, the dynamic RAM includes a voltage transfer switch that conducts and connects the other electrode of the blocking capacitor and the inverted bit line, and a second voltage that conducts and connects the other electrode of the second blocking capacitor and the bit line. a transfer switch, wherein the voltage transfer switch and the second voltage transfer switch are conductive to sense a voltage difference between the bit line and the inverted bit line.

본 실시예의 어느 한 모습에 의하면, 비트 라인과 반전 비트 라인 사이의 전압 차이를 센싱할 때, 제1 인버터의 입력 노드와 제2 인버터의 입력 노드에는 차지 셰어링이 수행되어 형성된 전압의 두 배에 상응하는 전압이 형성된다.According to one aspect of this embodiment, when sensing the voltage difference between the bit line and the inverted bit line, charge sharing is performed on the input node of the first inverter and the input node of the second inverter to double the voltage formed. A corresponding voltage is formed.

본 실시예에 의한 다이내믹 램 구동 방법은: 비트 라인의 전압, 반전 비트 라인 전압, 제1 인버터의 입력 노드와 출력 노드의 전압 및 제2 인버터의 입력 노드와 출력 노드의 전압을 모두 동일하게 형성하는 균등화 단계와, 스토리지 커패시터와 연결된 비트 라인의 차지 셰어링 단계와, 제1 인버터에 구동 전압 및 기준 전압을 제공한 후, 입력 노드와 출력 노드의 전압을 일정하게 형성하는 오프셋 제거 단계 및 비트 라인과 반전 비트 라인에 형성된 전압 차이를 검출하는 센싱 단계를 포함하며, 차지 셰어링 단계와 오프셋 제거 단계는 동시에 수행된다. The dynamic RAM driving method according to the present embodiment includes: forming the voltage of the bit line, the inverted bit line voltage, the voltage of the input node and the output node of the first inverter, and the voltage of the input node and the output node of the second inverter to be the same An equalization step, a charge-sharing step of a bit line connected to the storage capacitor, an offset removal step of providing a driving voltage and a reference voltage to the first inverter, and then forming a constant voltage between the input node and the output node, and the bit line; and a sensing step of detecting a voltage difference formed on the inverted bit line, wherein the charge sharing step and the offset removal step are performed simultaneously.

본 실시예의 어느 한 모습에 의하면, 차지 셰어링 단계 및 오프셋 제거 단계에서, 제1 인버터의 입력 노드는 블로킹 커패시터의 일 전극과 연결되고, 블로킹 커패시터의 타 전극은 비트 라인과 연결되며, 차지 셰어링된 비트 라인과 제1 인버터의 입력 노드는 블로킹 커패시터로 블록된다.According to one aspect of this embodiment, in the charge sharing step and the offset removing step, the input node of the first inverter is connected to one electrode of the blocking capacitor, the other electrode of the blocking capacitor is connected to the bit line, and the charge sharing The bit line and the input node of the first inverter are blocked with a blocking capacitor.

본 실시예의 어느 한 모습에 의하면, 센싱 단계에서, 블로킹 커패시터의 타 전극은 반전 비트 라인과 연결되고, 제2 블로킹 커패시터의 타 전극은 비트 라인과 연결되어 비트 라인과 반전 비트 라인 사이의 전압 차이를 센싱한다.According to one aspect of this embodiment, in the sensing step, the other electrode of the blocking capacitor is connected to the inverted bit line, and the other electrode of the second blocking capacitor is connected to the bit line to measure the voltage difference between the bit line and the inverted bit line. sense

본 실시예의 어느 한 모습에 의하면, 비트 라인과 반전 비트 라인 사이의 전압 차이를 센싱 단계에서, 제1 인버터의 입력 노드의 전압과 제2 인버터의 입력 노드의 전압차는, 차지 셰어링이 수행되어 형성된 전압의 두 배에 상응하는 전압차에 상응한다.According to one aspect of this embodiment, in the sensing step of the voltage difference between the bit line and the inverted bit line, the voltage difference between the input node of the first inverter and the input node of the second inverter is formed by charge sharing It corresponds to a voltage difference equal to twice the voltage.

본 실시예에 의하면, 다이내믹 램이 고속으로 동작할 수 있다는 장점 및 인접한 비트라인에 의하여 형성되는 커플링 노이즈에 의한 영향이 감소한다는 장점이 제공된다. According to the present embodiment, the advantage that the dynamic RAM can operate at a high speed and the advantage that the influence by the coupling noise formed by the adjacent bit line is reduced are provided.

도 1은 본 실시예에 의한 다이내믹 램의 개요를 도시한 회로도이다.
도 2는 본 실시예에 의한 다이내믹 램의 구동 방법의 개요를 예시한 순서도이다.
도 3은 본 실시예에 의한 다이내믹 램의 동작을 설명하기 위한 개요적인 타이밍 도이다.
도 4는 균등화 단계의 등가 회로이다.
도 5는 차지 셰어링 단계와 오프셋 제거 단계의 등가회로이다.
도 6은 센싱 단계의 등가 회로이다.
도 7은 본 실시예와 종래 기술과의 천이 상태 응답(transient response)을 비교한 도면이다.
도 8(a), 도 8(b)는 본 실시예와 종래 기술들에 대하여 센싱 시간을 각각 15nsec 및 10nsec로 할 때 감지 증폭기에 제공된 구동 전압 대비 센싱 정확도(sensing yield)를 도시한 도면이다.
도 9는 95%의 센싱 정확도에 도달할 때 필요한 센싱 시간을 도시한 도면이다.1 is a circuit diagram schematically illustrating a dynamic RAM according to the present embodiment.
2 is a flowchart illustrating an outline of a method of driving a dynamic RAM according to the present embodiment.
3 is a schematic timing diagram for explaining an operation of a dynamic RAM according to the present embodiment.
4 is an equivalent circuit of the equalization step.
5 is an equivalent circuit of the charge sharing step and the offset removal step.
6 is an equivalent circuit of the sensing stage.
7 is a diagram comparing the transient response between the present embodiment and the prior art.
8(a) and 8(b) are diagrams illustrating sensing yield versus driving voltage provided to the sense amplifier when the sensing time is 15 nsec and 10 nsec, respectively, in the present embodiment and in the related art.
9 is a diagram illustrating a sensing time required when a sensing accuracy of 95% is reached.

이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명한다. 간결하고 명확한 설명을 위하여 본 실시예의 다이내믹 램(1)의 스위치들의 대부분을 논리 하이 상태의 신호로 도통되는 NMOS 스위치로 도시하였다. 이는 용이한 설명을 위한 것일 따름이며 통상의 기술자는 이하 설명되는 내용을 기초로 하여 PMOS 스위치를 포함하는 다른 반도체 스위치로 변형하여 실시할 수 있을 것이다. 도시된 실시예들에서 각 스위치의 제어 전극인 게이트 전극에는 해당 스위치를 제어하기 위하여 제공되는 신호의 명칭이 기재되어 있다. Hereinafter, this embodiment will be described with reference to the accompanying drawings. For the sake of concise and clear explanation, most of the switches of the dynamic RAM 1 of the present embodiment are illustrated as NMOS switches that conduct a signal in a logic high state. This is only for easy description, and a person skilled in the art will be able to implement it by modifying it to another semiconductor switch including a PMOS switch based on the content to be described below. In the illustrated embodiments, the name of the signal provided to control the corresponding switch is described on the gate electrode, which is the control electrode of each switch.

도 1은 본 실시예에 의한 다이내믹 램(1)의 개요를 도시한 회로도이다. 도 1을 참조하면, 본 실시예에 의한 다이내믹 램(1)은, 비트 라인(BLT)과, 인버터(101)와, 도통되어 인버터(101)의 입력 노드와 출력 노드을 전기적으로 연결하는 오프셋 제거 스위치(N3OC) 및 일 전극이 인버터(101)의 입력 노드와 연결된 블로킹 커패시터(blocking capacitor, BC1)를 포함하고, 스토리지 커패시터(CS1)와 비트 라인이 차지 셰어링(charge sharing)될 때, 인버터(101)는 오프셋 제거 스위치N3OC)가 도통되어 오프셋 제거가 수행되며, 오프셋 제거가 수행되는 인버터(101)의 입력 노드와 차지 셰어링이 수행된 비트 라인(BLT)은 블로킹 커패시터(BC1)에 의하여 연결이 블록(block)된다. 도시된 실시예에서, 다이내믹 램(1)은 비트라인(BLT)과 반전 비트 라인(BLB) 사이의 전압 차이를 센싱하는 감지 증폭기(10)를 포함한다. 1 is a circuit diagram schematically showing a dynamic RAM 1 according to the present embodiment. Referring to FIG. 1 , the dynamic RAM 1 according to the present embodiment is a bit line BLT, an inverter 101, and an offset removal switch that conducts and electrically connects an input node and an output node of the inverter 101 (N3OC) and one electrode include a blocking capacitor BC1 connected to the input node of the inverter 101, and when the storage capacitor CS1 and the bit line are charge-shared, the inverter 101 ), the offset cancellation switch N3OC is conducted to remove the offset, and the input node of the inverter 101 on which the offset cancellation is performed and the bit line BLT on which the charge sharing is performed are connected by the blocking capacitor BC1. is blocked. In the illustrated embodiment, the dynamic RAM 1 includes a sense amplifier 10 that senses the voltage difference between the bit line BLT and the inverted bit line BLB.

도 2는 본 실시예에 의한 다이내믹 램(1)의 구동 방법의 개요를 예시한 순서도이다. 도 2를 참조하면, 비트 라인(BLT)의 전압, 반전 비트 라인(BLB) 전압, 제1 인버터(101)의 입력 노드와 출력 노드의 전압 및 제2 인버터(102)의 입력 노드와 출력 노드의 전압을 모두 동일하게 형성하는 균등화 단계(S100)와, 스토리지 커패시터(CS1)와 연결된 비트 라인(BLT)의 차지 셰어링 단계(S200)와, 제1 인버터에 구동 전압 및 기준 전압을 제공한 후, 입력 노드와 출력 노드의 전압을 일정하게 형성하는 오프셋 제거 단계(S300) 및 비트 라인과 반전 비트 라인에 형성된 전압 차이를 검출하는 센싱 단계(S400)를 포함하며, 차지 셰어링 단계(S200)와 오프셋 제거 단계(S300)는 동시에 수행된다. 2 is a flowchart illustrating an outline of a driving method of the dynamic RAM 1 according to the present embodiment. Referring to FIG. 2 , the voltage of the bit line BLT, the voltage of the inverted bit line BLB, the voltage of the input node and the output node of the first inverter 101, and the input node and the output node of the second inverter 102 are After the equalization step (S100) of forming all voltages to be the same, the charge-sharing step (S200) of the bit line BLT connected to the storage capacitor CS1, and the driving voltage and the reference voltage to the first inverter, It includes an offset removing step (S300) of forming a constant voltage between an input node and an output node, and a sensing step (S400) of detecting a voltage difference formed between a bit line and an inverted bit line, and includes a charge sharing step (S200) and an offset The removal step ( S300 ) is performed simultaneously.

도 3은 본 실시예에 의한 다이내믹 램(1)의 동작을 설명하기 위한 개요적인 타이밍 도이고, 도 4 내지 도 6은 본 실시예에 의한 다이내믹 램(1)의 각 동작 단계별 등가회로들이다. 도 1 내지 도 4를 참조하면, 본 실시예에 의한 다이내믹 램(1)은 균등화(equalization) 단계(S100)가 수행된다. 타이밍 도로 예시된 것과 같이 논리 하이 상태의 ISO 신호가 제공됨에 따라 제1B 전압 전달 스위치(N5VT), 제2B 전압 전달 스위치(N6VT), 제1 출력 스위치(N9) 및 제2 출력 스위치(N0)가 도통된다. 3 is a schematic timing diagram for explaining the operation of the dynamic RAM 1 according to the present embodiment, and FIGS. 4 to 6 are equivalent circuits for each operation stage of the dynamic RAM 1 according to the present embodiment. 1 to 4 , in the dynamic RAM 1 according to the present embodiment, an equalization step S100 is performed. As illustrated in the timing diagram, as the ISO signal of a logic high state is provided, the first B voltage transfer switch N5VT, the second B voltage transfer switch N6VT, the first output switch N9 and the second output switch N0 are conducts

논리 하이 상태의 OC 신호가 제공됨에 따라 제1A 전압 전달 스위치(N7VT), 제2A 전압 전달 스위치(N8VT), 오프셋 제거 스위치(N4OC, N3OC) 및 제1 출력 스위치(N9) 및 제2 출력 스위치(N0)가 도통된다. As the OC signal in the logic high state is provided, the 1A voltage transfer switch (N7VT), the 2nd voltage transfer switch (N8VT), the offset cancellation switches (N4OC, N3OC), and the first output switch (N9) and the second output switch (N9) N0) is conducted.

도 4로 예시된 균등화 단계(S100) 등가 회로에서, 비트 라인(BLT)의 전압은 도통된 제1A 전압 전달 스위치(N7VT), 제1B 전압 전달 스위치(N5VT) 및/또는 제2A 전압 전달 스위치(N8VT), 제2B 전압 전달 스위치(N6VT)들에 의하여 서로 균등 전압(Veq)로 형성된다. 또한, 제1 출력 스위치(N9)와 제2 출력 스위치(N0)가 도통되고, 오프셋 제거 스위치들(N3OC, N4OC)이 모두 도통되어 제1 인버터(101) 및 제2 인버터(102)의 입력 노드들과 출력 노드들의 전압은 모두 균등 전압(Veq)으로 형성된다. In the equalization step S100 equivalent circuit illustrated in FIG. 4 , the voltage of the bit line BLT is conducted through the first 1A voltage transfer switch N7VT, the 1B voltage transfer switch N5VT and/or the 2A voltage transfer switch ( N8VT) and the second B voltage transfer switches N6VT are formed as equal voltages (Veq) to each other. In addition, the first output switch N9 and the second output switch N0 are conductive, and the offset canceling switches N3OC and N4OC are all conductive, so that the input nodes of the first inverter 101 and the second inverter 102 are The voltages of the nodes and the output nodes are all formed as equal voltages (Veq).

제1 인버터(101) 및 제2 인버터(102)들의 구동 전압 레일(PP)과 제1 인버터(101) 및 제2 인버터(102)들의 기준 전압 레일(PN)을 통해서도 균등 전압(Veq)이 제공된다. The equal voltage Veq is also provided through the driving voltage rail PP of the first inverter 101 and the second inverter 102 and the reference voltage rail PN of the first inverter 101 and the second inverter 102 . do.

이어서, 차지 셰어링(S200) 단계와 오프셋 제거 단계(S300)가 동시에 수행된다. 도 5는 차지 셰어링(S200) 단계와 오프셋 제거 단계(S300)의 등가회로이다. 도 1 내지 도 3 및 도 5를 참조하면, OC 신호는 논리 하이 상태를 유지하나, ISO 신호는 논리 로우 상태로 전환된다. 따라서, 제1 출력 스위치(N9)와 제2 출력 스위치(N0) 및 제1B 전압 전달 스위치(N5VT)와 제2B 전압 전달 스위치(N6VT)는 차단된다. Subsequently, the charge sharing step S200 and the offset removal step S300 are simultaneously performed. 5 is an equivalent circuit of the charge sharing (S200) step and the offset removing step (S300). 1 to 3 and 5 , the OC signal maintains a logic high state, but the ISO signal is switched to a logic low state. Accordingly, the first output switch N9 and the second output switch N0 and the first B voltage transfer switch N5VT and the second B voltage transfer switch N6VT are cut off.

오프셋 제거 단계(S300)에서 제1 인버터(101)의 입력 노드와 출력 노드에 위치하는 오프셋 제거 스위치(N3OC)와 제2 인버터(102)의 입력 노드와 출력 노드에 위치하는 오프셋 제거 스위치(N4OC)가 도통된다. 또한, 제1 인버터(101)와 제2 인버터(102)의 구동 전압 레일(PP)에는 구동 전압(VDD)이 제공되고, 제1 인버터(101)와 제2 인버터(102)의 기준 전압 레일(PN)에는 기준 전압(VSS)이 제공된다. In the offset removal step (S300), the offset removal switch (N3OC) located at the input node and the output node of the first inverter 101 and the offset removal switch (N4OC) located at the input node and the output node of the second inverter (102) is conducted In addition, the driving voltage VDD is provided to the driving voltage rail PP of the first inverter 101 and the second inverter 102 , and the reference voltage rail ( ) of the first inverter 101 and the second inverter 102 . PN) is provided with a reference voltage VSS.

구동 전압 레일(PP)과 기준 전압 레일(PN)에 각각 구동 전압(VDD)과 기준 전압(VSS)이 제공됨에 따라 제1 인버터(101) 및 제2 인버터(102)의 입력 노드와 출력 노드에는 오프셋 전압이 형성되며, 형성된 전압은 제1 인버터(101) 및 제2 인버터(102)에 포함된 P1 스위치, N1 스위치, P2 스위치 및 N2 스위치의 제조 공정상 편차에 따라 다를 수 있다. As the driving voltage VDD and the reference voltage VSS are respectively provided to the driving voltage rail PP and the reference voltage rail PN, the input node and the output node of the first inverter 101 and the second inverter 102 are An offset voltage is formed, and the formed voltage may vary according to variations in manufacturing processes of the P1 switch, N1 switch, P2 switch, and N2 switch included in the first inverter 101 and the second inverter 102 .

그러나, 오프셋 제거 스위치(N3OC)를 도통시켜 제1 인버터(101)의 입력 노드와 출력 노드 사이의 전압을 동일하게 형성하고, 오프셋 제거 스위치(N4OC)를 도통시켜 제2 인버터(102)의 입력 노드와 출력 노드 사이의 전압을 동일하게 형성함으로써 제조 공정상의 편차에 의해 발생하는 오프셋 전압을 최소화시킬 수 있다. However, the voltage between the input node and the output node of the first inverter 101 is equalized by turning the offset canceling switch N3OC into conduction, and turning the offset canceling switch N4OC into conduction to the input node of the second inverter 102 . By forming the same voltage between the and the output node, it is possible to minimize the offset voltage caused by the deviation in the manufacturing process.

예시된 실시예에서, 오프셋 제거 단계(S300)에서 제1 인버터(101)의 입력 노드에 형성된 전압을 Vtp1이라고 하면 블로킹 커패시터(BC1)의 일 전극에는 Vtp1이 제공된다. 마찬가지로, 제2 인버터(102)의 입력 노드에 형성된 전압을 Vtp2 라고 하면 블로킹 커패시터(BC2)의 일 전극에는 Vtp2이 제공된다.In the illustrated embodiment, when the voltage formed at the input node of the first inverter 101 in the offset removal step S300 is Vtp1, one electrode of the blocking capacitor BC1 is provided with Vtp1. Similarly, if the voltage formed at the input node of the second inverter 102 is Vtp2 , Vtp2 is provided to one electrode of the blocking capacitor BC2 .

도 3으로 예시된 실시예에서, OC로 표시된 오프셋 제거 단계(S300)에서 구동 전압 레일(PP)과 기준 전압 레일(PN)에 각각 구동 전압(VDD)과 기준 전압(VSS)이 제공되는 것을 예시하고 있다. 도시되지 않은 다른 실시예에 의하면, 구동 전압(VDD)과 기준 전압(VSS)은 오프셋 제거 단계(S300), 차지 셰어링 단계(S200) 및 MS 로 표시된 센싱 단계(S400)까지 제공될 수 있다. In the embodiment illustrated in FIG. 3 , the driving voltage VDD and the reference voltage VSS are provided to the driving voltage rail PP and the reference voltage rail PN, respectively, in the step S300 of removing the offset indicated by OC are doing According to another embodiment (not shown), the driving voltage VDD and the reference voltage VSS may be provided up to the offset removal step S300 , the charge sharing step S200 , and the sensing step S400 indicated by MS.

차지 셰어링 단계(S200)는 스토리지 커패시터(CS1)와 비트 라인(BLT)을 연결하는 패스 트랜지스터(NPT)가 도통되어 수행된다. 도시되지 않은 실시예에서, 후속하는 차지 셰어링 단계는 반전 비트 라인(BLB)과 연결된 제2 패스 트랜지스터(NPT2)가 도통되어 수행될 수 있다. The charge sharing step S200 is performed by conducting the pass transistor NPT connecting the storage capacitor CS1 and the bit line BLT. In an embodiment not shown, a subsequent charge-sharing step may be performed with the second pass transistor NPT2 connected to the inverted bit line BLB conducting.

차지 셰어링 단계(S200)에서, 패스 트랜지스터(NPT)가 도통됨에 따라 스토리지 커패시터(CS1)에 충전된 전하(charge)와 비트 라인(BLT)에 충전된 전하가 혼입되고, 비트 라인(BLT)에 형성되는 전압이 변동된다. 일 예로, 스토리지 커패시터(CS1)에 높은 전압에 상응하는 전하가 충전된 상태인 경우에는 차지 셰어링에 의하여 비트 라인(BLT)에 형성되는 전압은 상승한다. 다른 예로, 스토리지 커패시터(CS1)에 전하가 충전되지 않은 상태인 경우에는 차지 셰어링에 의하여 비트 라인(BLT)에 형성되는 전압은 감소한다. In the charge sharing step S200 , as the pass transistor NPT conducts, the charge charged in the storage capacitor CS1 and the charge charged in the bit line BLT are mixed, and the bit line BLT is The voltage that is formed fluctuates. For example, when the storage capacitor CS1 is charged with a charge corresponding to a high voltage, the voltage formed on the bit line BLT by charge sharing increases. As another example, when the charge is not charged in the storage capacitor CS1 , the voltage formed on the bit line BLT by charge sharing decreases.

균등화 단계(S100)에서 비트 라인(BLT) 및 반전 비트 라인(BLB)에는 균등 전압(Veq)이 형성된다. 차지 셰어링 단계(S200)에서 반전 비트 라인(BLT)에 연결된 제2 패스 트랜지스터(NPT2)는 도통되지 않아 제2 스토리지 커패시터(CS2)와 반전 비트 라인(BLB) 사이의 차지 셰어링은 수행되지 않는다. 따라서, 반전 비트 라인(BLB)에서의 전압은 균등 전압(Veq)을 유지한다. 반전 비트 라인(BLB)에 형성된 전압은 도통된 제2A 전압 전달 스위치(N8VT)에 의하여 블로킹 커패시터(BC2)의 타 전극으로 연결된다. In the equalization step S100 , an equal voltage Veq is formed on the bit line BLT and the inverted bit line BLB. In the charge-sharing step S200 , the second pass transistor NPT2 connected to the inverted bit line BLT does not conduct, so charge-sharing between the second storage capacitor CS2 and the inverted bit line BLB is not performed. . Accordingly, the voltage at the inverted bit line BLB maintains the equal voltage Veq. The voltage formed on the inverted bit line BLB is connected to the other electrode of the blocking capacitor BC2 by the conductive 2A voltage transfer switch N8VT.

그러나, 차지 셰어링이 이루어지는 비트 라인(BLT)에서, 비트 라인(BLT)의 전압은 스토리지 커패시터(CS1)에 충전된 전하량에 따라 전압이 변화한다. 따라서, 전압의 변화를 Δ라고 한다면 차지 셰어링 단계(S200)에서 비트 라인(BLT)에서의 전압 VBLT = Veq + Δ라고 표시할 수 있다. 차지 셰어링 단계(S200)에서 변화한 비트 라인(BLT)의 전압은 도통된 제1A 전압 전달 스위치(N7VT)에 의하여 블로킹 커패시터(BC1)의 타 전극으로 연결된다.However, in the bit line BLT in which charge sharing is performed, the voltage of the bit line BLT varies according to the amount of charge charged in the storage capacitor CS1 . Accordingly, if the voltage change is Δ, the voltage V BLT = Veq + Δ at the bit line BLT in the charge sharing step S200 may be expressed. The voltage of the bit line BLT changed in the charge-sharing step S200 is connected to the other electrode of the blocking capacitor BC1 by the first A voltage transfer switch N7VT that is turned on.

차지 셰어링 단계(S200)에서 블로킹 커패시터(BC1)의 일 전극에 제공된 전압은 상술한 바와 같이 Vtp1이고, 타 전극에 제공된 전압은 Veq + Δ이다. 따라서, 블로킹 커패시터(BC1)에 충전된 전압을 VBC1이라고 표시하면, VBC1 = (Veq + Δ) - Vtp1이라고 할 수 있다. 또한, 차지 셰어링이 이루어지지 않은 반전 비트 라인(BLB)에 연결된 블로킹 커패시터(BC2)에 충전된 전압을 VBC2이라고 표시하면, VBC2 = Veq - Vtp2로 표시할 수 있다.In the charge sharing step S200 , the voltage applied to one electrode of the blocking capacitor BC1 is Vtp1 as described above, and the voltage applied to the other electrode is Veq + Δ. Therefore, if the voltage charged in the blocking capacitor BC1 is expressed as V BC1 , it can be said that V BC1 = (Veq + Δ) - Vtp1. In addition, if the voltage charged in the blocking capacitor BC2 connected to the inverted bit line BLB to which charge sharing is not performed is expressed as V BC2 , it may be expressed as V BC2 = Veq - Vtp2 .

차지 셰어링 단계(S200)와 오프셋 제거 단계(S300)는 동시에 수행된다. 그러나, 블로킹 커패시터(BC1, BC2)는 비트 라인과 인버터(101, 102)의 입력 노드를 블록(block)하므로 오프셋 제거 단계(S300)에서 형성된 전압과 차지 셰어링에 의하여 비트 라인(BLT) 및/또는 반전 비트 라인(BLB)에 형성된 전압이 서로 영향을 미치는 것을 블록할 수 있다. The charge sharing step S200 and the offset removal step S300 are simultaneously performed. However, since the blocking capacitors BC1 and BC2 block the bit line and the input node of the inverters 101 and 102, the bit line BLT and/or the voltage formed in the offset removal step S300 and charge sharing Alternatively, voltages formed on the inverted bit line BLB may block the influence of each other.

본 실시예에 의하면, 차지 셰어링과 동시에 오프셋 제거를 수행할 수 있으므로 종래 기술에 비하여 높은 속도로 다이내믹 램을 구동할 수 있다는 장점이 제공되는 것을 알 수 있다. According to the present embodiment, since the offset removal can be performed simultaneously with the charge sharing, it can be seen that the advantage of driving the dynamic RAM at a higher speed compared to the prior art is provided.

도 3으로 예시된 타이밍 도에서, CS로 표시된 차지 셰어링 단계(S200)에서 소모되는 시간이 OC로 표시된 오프셋 제거 단계(S300)에서 소모되는 시간보다 더 큰 것으로 도시되어 있다. 그러나, 다른 실시예에서, 차지 셰어링 단계(S200)에서 소모되는 시간이 OC로 표시된 오프셋 제거 단계(S300)에서 소모되는 시간보다 짧거나 같을 수 있다. In the timing diagram illustrated in FIG. 3 , it is shown that the time consumed in the charge sharing step S200 denoted by CS is greater than the time consumed in the offset removal step S300 denoted by OC. However, in another embodiment, the time consumed in the charge sharing step S200 may be shorter than or equal to the time consumed in the offset removal step S300 indicated by OC.

도 6은 센싱 단계(S400)의 등가회로를 도시한 도면이다. 도 1 내지 도 3과 도 6을 참조하면, 센싱 단계(S400)에서, ISO 신호는 논리 하이 상태로 전환되고 OC 신호는 논리 로우 상태로 전환된다. 따라서, 제1 출력 스위치(N9)와 제2 출력 스위치(N0) 및 제1B 전압 전달 스위치(N5VT)와 제2B 전압 전달 스위치(N6VT)는 도통된다.6 is a diagram illustrating an equivalent circuit of the sensing step (S400). 1 to 3 and 6 , in the sensing step S400 , the ISO signal is converted to a logic high state and the OC signal is converted to a logic low state. Accordingly, the first output switch N9 and the second output switch N0 and the first B voltage transfer switch N5VT and the second B voltage transfer switch N6VT are conductive.

또한, 오프셋 제거 스위치(N3OC, N4OC) 및 제1A 전압 전달 스위치(N7VT), 제2A 전압 전달 스위치(N8VT)는 차단된다. 또한, 제1 인버터(101)와 제2 인버터(102)의 구동 전압 레일(PP)에는 구동 전압(VDD)이 제공되고, 제1 인버터(101)와 제2 인버터(102)의 기준 전압 레일(PN)에는 기준 전압(VSS)이 제공된다. In addition, the offset cancellation switches N3OC and N4OC, the 1A voltage transfer switch N7VT, and the 2A voltage transfer switch N8VT are cut off. In addition, the driving voltage VDD is provided to the driving voltage rail PP of the first inverter 101 and the second inverter 102 , and the reference voltage rail ( ) of the first inverter 101 and the second inverter 102 . PN) is provided with a reference voltage VSS.

센싱 단계(S400)에서, 제1B 전압 전달 스위치(N5VT)가 도통됨에 따라 블로킹 커패시터(BC1)의 타 전극은 반전 비트 라인(BLB)에 연결된다. 블로킹 커패시터(BC1)에 충전된 전압(VBC1)은 제1A 전압 전달 스위치(N7VT)의 차단 및 제1B 전압 전달 스위치(N5VT)의 도통에 영향을 받지 않는다. 또한, 반전 비트 라인(BLB)에는 균등 전압(Veq)이 충전되어 있므로, 블로킹 커패시터(BC1)의 타전극을 통하여 제1 인버터(101)의 입력 전극으로 제공되는 전압(VIN1)은 Veq - VBC1에 상응하며, 이를 연산하면 아래의 수학식 1의 ①식과 같다. In the sensing step S400 , as the first B voltage transfer switch N5VT is turned on, the other electrode of the blocking capacitor BC1 is connected to the inverted bit line BLB. The voltage V BC1 charged in the blocking capacitor BC1 is not affected by the blocking of the 1A voltage transfer switch N7VT and the conduction of the 1B voltage transfer switch N5VT. In addition, since the inverted bit line BLB is charged with the equal voltage Veq, the voltage V IN1 provided to the input electrode of the first inverter 101 through the other electrode of the blocking capacitor BC1 is Veq - Corresponds to V BC1 , and the calculation is the same as in Equation ① of Equation 1 below.

또한, 제2B 전압 전달 스위치(N5VT)가 도통됨에 따라 블로킹 커패시터(BC2)의 타 전극은 비트 라인(BLT)에 연결된다. 블로킹 커패시터(BC2)에 충전된 전압(VBC2)은 제2A 전압 전달 스위치(N8VT)의 차단 및 제2B 전압 전달 스위치(N6VT)의 도통에 영향을 받지 않는다. 또한, 비트 라인(BLB)에는 차지 셰어링되어 형성된 전압 Veq + Δ이 충전되어 있다. 블로킹 커패시터(BC2)의 타 전극을 통하여 제2 인버터(101)의 입력 전극으로 제공되는 전압(VIN2)은 (Veq + Δ) - VBC2에 상응하며, 이를 연산하면 아래의 수학식 1의 ②식과 같다. In addition, as the second B voltage transfer switch N5VT is turned on, the other electrode of the blocking capacitor BC2 is connected to the bit line BLT. The voltage V BC2 charged in the blocking capacitor BC2 is not affected by the blocking of the 2A voltage transfer switch N8VT and the conduction of the 2B voltage transfer switch N6VT. In addition, the bit line BLB is charge-shared. The formed voltage Veq + Δ is charged. The voltage (V IN2 ) provided to the input electrode of the second inverter 101 through the other electrode of the blocking capacitor BC2 corresponds to (Veq + Δ) - V BC2 , and when calculated, ② in Equation 1 below same as expression

[수학식 1][Equation 1]

Figure pat00001
Figure pat00001

수학식 1의 ①식과 ②식을 참조하면, 제1 인버터(101)와 제2 인버터(102)의 입력으로 제공되는 전압차는 차지 셰어링에 의하여 형성되는 비트 라인의 전압 변화 Δ의 2 배인 2Δ인 것을 알 수 있다. Referring to Equations 1 and 2 of Equation 1, the voltage difference provided to the inputs of the first inverter 101 and the second inverter 102 is 2Δ, which is twice the voltage change Δ of the bit line formed by charge sharing. it can be seen that

블로킹 커패시터(BC1,BC2)로 입력이 제공된 제1 인버터(101)과 제2 인버터는 도통된 제1 출력 스위치(N9)와 도통된 제2 출력 스위치(N0)를 통하여 비트라인(BLT)과 반전 비트 라인(BLT)에 상보적인 전압이 형성되도록 비트라인(BLT)과 반전 비트 라인(BLT)을 구동한다. The first inverter 101 and the second inverter provided with the input to the blocking capacitors BC1 and BC2 are inverted with the bit line BLT through the conductive first output switch N9 and the conductive second output switch N0. The bit line BLT and the inverted bit line BLT are driven so that a complementary voltage is formed on the bit line BLT.

종래의 감지 증폭기는 차지 셰어링에 의하여 변화한 전압 Δ를 검출하여 스토리지 커패시터에 저장된 데이터를 검출하였다. 그러나, 본 실시예에 의하면 종래 기술에 비하여 두 배의 전압차로 데이터를 검출하므로 종래 기술에 비하여 높은 정확도로 데이터를 검출할 수 있다는 장점이 제공된다. A conventional sense amplifier detects data stored in a storage capacitor by detecting a voltage Δ changed by charge sharing. However, according to the present embodiment, since data is detected with a voltage difference twice that of the prior art, an advantage is provided that data can be detected with high accuracy compared to the prior art.

모의실험 예simulation example

도 7은 본 실시예와 종래 기술과의 천이 상태 응답(transient response)을 비교한 도면이다. 본 실시예의 응답은 주황색으로 도시되었으며, 종래 기술의 응답은 회색으로 도시되었다. 도 7을 참조하면, 본 실시예와 종래 기술에 있어서 EQ로 표시된 균등화 단계(S100) 및 CS로 표시된 차지 셰어링 단계(S200)에서 비트 라인 및 반전 비트 라인에 형성된 전압은 유사한 것을 확인할 수 있다. 7 is a diagram comparing the transient response between the present embodiment and the prior art. The response of this embodiment is shown in orange, and the response of the prior art is shown in gray. Referring to FIG. 7 , it can be seen that the voltages formed on the bit line and the inverted bit line in the equalization step S100 indicated by EQ and the charge sharing step S200 indicated by CS in the present embodiment and the prior art are similar.

그러나, 9 nsec 이후(파선 영역 참조) 종래 기술에서의 전압 변화에 비하여 본 실시예에서의 비트 라인과 반전 비트라인 전압의 변화가 빠른 것을 확인할 수 있다. 이로부터 데이터를 검출하는 센싱 속도를 향상시킬 수 있음을 확인할 수 있다. However, it can be seen that the voltage change of the bit line and the inverted bit line in this embodiment is faster than the voltage change in the prior art after 9 nsec (refer to the broken line area). From this, it can be confirmed that the sensing speed for detecting data can be improved.

도 8(a), 도 8(b)는 본 실시예와 종래 기술들에 대하여 센싱 시간을 각각 15nsec 및 10nsec로 할 때 감지 증폭기에 제공된 구동 전압 대비 센싱 정확도(sensing yield)를 도시한 도면이다. 도 8(a)를 참조하면, 본 실시예는 센싱 시간이 15nsec이고, 감지 증폭기에 제공된 구동 전압이 0.9V ~ 1.1V로 변화하여도 100%에 가까운 센싱 정확도를 나타내는 것을 확인할 수 있다. 도 8(b)를 참조하면, 본 실시예는 센싱 시간이 10nsec이고, 감지 증폭기에 제공된 구동 전압이 0.9V일 때, 센싱 정확도는 80%에 수렴하나, 이러한 정확도는 다른 종래 기술에 비하여 10% 이상 상승된 정확도를 가지는 것을 알 수 있다. 본 실시예는 감지 증폭기에 제공된 구동 전압이 0.95 V ~ 1.1V로 증가함에 따라 100%에 가까운 센싱 정확도를 나타내는 것을 확인할 수 있다.8(a) and 8(b) are diagrams illustrating sensing yield versus driving voltage provided to the sense amplifier when the sensing time is 15 nsec and 10 nsec, respectively, in the present embodiment and in the related art. Referring to FIG. 8A , it can be seen that the sensing time is 15 nsec in this embodiment, and the sensing accuracy is close to 100% even when the driving voltage provided to the sense amplifier is changed from 0.9V to 1.1V. Referring to FIG. 8(b), in this embodiment, when the sensing time is 10 nsec and the driving voltage provided to the sense amplifier is 0.9V, the sensing accuracy converges to 80%, but this accuracy is 10% compared to other prior art It can be seen that the accuracy has been increased. It can be seen that the present embodiment exhibits a sensing accuracy close to 100% as the driving voltage provided to the sense amplifier increases from 0.95 V to 1.1 V.

도 9는 95%의 센싱 정확도에 도달할 때 필요한 센싱 시간을 도시한 도면이다. 도 9를 참조하면, 구동 전압이 가장 낮은 0.9V 에서 가장 높은 1.1Vfh 변화할 때 종래 기술 대비 가장 낮은 센싱 시간을 필요로 하는 것을 확인할 수 있다. 9 is a diagram illustrating a sensing time required when a sensing accuracy of 95% is reached. Referring to FIG. 9 , it can be seen that the lowest sensing time is required compared to the prior art when the driving voltage is changed from the lowest 0.9V to the highest 1.1Vfh.

본 실시예에 의하면, 블로킹 커패시터를 두어 오프셋 제거와 차지 셰어링을 동시에 수행함으로써 전체 동작시간을 단축시키고 빠른 센싱을 수행할 수 있다는 장점이 제공됨을 알 수 있으며, 나아가, 블로킹 커패시터를 이용하여 비트 라인과 인버터의 입력을 블록하여 인접한 비트 라인과의 커플링 노이즈(coupling noise)에 의한 영향을 줄일 수 있다.According to this embodiment, it can be seen that the advantages of reducing the overall operation time and performing fast sensing are provided by simultaneously removing the offset and performing the charge-sharing by placing the blocking capacitor. Further, the bit line using the blocking capacitor By blocking the input of the inverter and the inverter, the influence of the coupling noise with the adjacent bit line can be reduced.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.Although it has been described with reference to the embodiment shown in the drawings in order to help the understanding of the present invention, this is an embodiment for implementation, it is merely an example, and various modifications and equivalents from those of ordinary skill in the art It will be appreciated that other embodiments are possible. Accordingly, the true technical protection scope of the present invention should be defined by the appended claims.

1: 다이내믹 램 10: 감지 증폭기
101: 제1 인버터 102: 제2 인버터
CS1, CS2: 스토리지 커패시터 NPT1: 제1 패스 트랜지스터
NPT2: 제2 패스 트랜지스터 N7VT: 제1A 전압 전달 스위치
N5VT: 제1B 전압 전달 스위치 N8VT: 제2A 전압 전달 스위치
N6VT: 제2B 전압 전달 스위치 N3OC, N4OC: 오프셋 제거 스위치
N9: 제1 출력 스위치 N0: 제2 출력 스위치1: dynamic ram 10: sense amplifier
101: first inverter 102: second inverter
CS1, CS2: storage capacitor NPT1: first pass transistor
NPT2: 2nd pass transistor N7VT: 1A voltage transfer switch
N5VT: 1B voltage transfer switch N8VT: 2A voltage transfer switch
N6VT: 2B voltage transfer switch N3OC, N4OC: offset cancellation switch
N9: first output switch N0: second output switch

Claims (16)

비트 라인;
인버터;
도통되어 상기 인버터의 입력 노드와 출력 노드을 전기적으로 연결하는 오프셋 제거 스위치; 및
일 전극이 상기 인버터의 상기 입력 노드와 연결된 블로킹 커패시터(blocking capacitor)를 포함하고,
스토리지 커패시터가 상기 비트 라인을 통해 차지 셰어링을 수행할 때, 상기 인버터는 오프셋 제거 스위치가 도통되어 오프셋 제거가 수행되며,
상기 오프셋 제거가 수행되는 상기 인버터의 상기 입력 노드와 상기 차지 셰어링이 수행된 상기 비트 라인은 상기 블로킹 커패시터에 의하여 연결이 블록(block)되는 다이내믹 램(Dynamic Ram).bit line;
inverter;
an offset removal switch which is conducted to electrically connect an input node and an output node of the inverter; and
One electrode includes a blocking capacitor connected to the input node of the inverter,
When the storage capacitor performs charge sharing through the bit line, the offset cancellation switch is turned on in the inverter to perform offset cancellation,
A dynamic RAM in which the connection between the input node of the inverter on which the offset removal is performed and the bit line on which the charge sharing is performed is blocked by the blocking capacitor. 제1항에 있어서,
상기 다이내믹 램은,
상기 오프셋 제거 이전에
상기 제1 인버터의 상기 입력 노드의 전압과 출력 노드의 전압 및 상기 비트 라인의 전압을 균등화하는 균등화가 수행되는 다이내믹 램. According to claim 1,
The dynamic ram is
before the offset is removed.
A dynamic RAM in which equalization is performed to equalize the voltage of the input node, the voltage of the output node, and the voltage of the bit line of the first inverter. 제1항에 있어서,
상기 다이내믹 램은,
반전 비트 라인;
제2 인버터;
도통되어 상기 제2 인버터의 입력 노드와 출력 노드을 전기적으로 연결하는 제2 오프셋 제거 스위치; 및
일 전극이 상기 제2 인버터의 상기 입력 노드와 연결된 제2 블로킹 커패시터를 더 포함하는 다이내믹 램.According to claim 1,
The dynamic ram is
inverted bit line;
a second inverter;
a second offset removal switch which is conductive and electrically connects an input node and an output node of the second inverter; and
Dynamic RAM further comprising a second blocking capacitor having one electrode connected to the input node of the second inverter. 제3항에 있어서,
상기 다이내믹 램은,
상기 차지 셰어링 수행 후,
상기 블로킹 커패시터의 상기 타 전극은 상기 반전 비트 라인과 연결되고,
상기 제2 블로킹 커패시터의 상기 타 전극은 상기 비트 라인과 연결되어 상기 비트 라인과 상기 반전 비트 라인 사이의 전압 차이를 센싱하는 다이내믹 램.4. The method of claim 3,
The dynamic ram is
After the charge sharing is performed,
The other electrode of the blocking capacitor is connected to the inverted bit line,
The second electrode of the second blocking capacitor is connected to the bit line to sense a voltage difference between the bit line and the inverted bit line. 제4항에 있어서,
상기 다이내믹 램은,
상기 다이내믹 램은
도통되어 상기 블로킹 커패시터의 상기 타 전극과 상기 반전 비트 라인을 연결하는 전압 전달 스위치와,
도통되어 상기 제2 블로킹 커패시터의 상기 타 전극과 상기 비트 라인을 연결하는 제2 전압 전달 스위치를 포함하며,
상기 전압 전달 스위치 및 상기 제2 전압 전달 스위치가 도통되어 상기 비트 라인과 상기 반전 비트 라인 사이의 전압 차이를 센싱하는 다이내믹 램. 5. The method of claim 4,
The dynamic ram is
The dynamic ram is
a voltage transfer switch which conducts and connects the other electrode of the blocking capacitor and the inverted bit line;
and a second voltage transfer switch which is conductive to connect the other electrode of the second blocking capacitor and the bit line,
and the voltage transfer switch and the second voltage transfer switch are conductive to sense a voltage difference between the bit line and the inverted bit line. 제4항에 있어서,
상기 비트 라인과 상기 반전 비트 라인 사이의 전압 차이를 센싱할 때,
상기 제1 인버터의 입력 노드와 상기 제2 인버터의 입력 노드에는 상기 차지 셰어링이 수행되어 형성된 전압의 두 배에 상응하는 전압이 형성되는 다이내믹 램.5. The method of claim 4,
When sensing the voltage difference between the bit line and the inverted bit line,
A dynamic RAM in which a voltage corresponding to twice a voltage formed by performing the charge sharing is formed at the input node of the first inverter and the input node of the second inverter. 비트라인에 연결된 스토리지 커패시터와 연결되어 상기 스토리지 커패시터에 저장된 정보를 검출하는 감지 증폭기로, 상기 감지 증폭기는:
인버터;
도통되어 상기 인버터의 입력 노드와 출력 노드을 전기적으로 연결하는 오프셋 제거 스위치; 및
일 전극이 상기 인버터의 상기 입력 노드와 연결된 블로킹 커패시터(blocking capacitor)를 포함하고,
상기 스토리지 커패시터가 상기 비트 라인을 통해 차지 셰어링을 수행할 때, 상기 인버터는 오프셋 제거 스위치가 도통되어 오프셋 제거가 수행되며,
상기 오프셋 제거가 수행되는 상기 인버터의 상기 입력 노드와 상기 차지 셰어링이 수행된 상기 비트 라인은 상기 블로킹 커패시터에 의하여 연결이 블록(block)되는 감지 증폭기(Sense Amplifier).A sense amplifier connected to a storage capacitor connected to a bit line to detect information stored in the storage capacitor, the sense amplifier comprising:
inverter;
an offset removal switch which is conducted to electrically connect an input node and an output node of the inverter; and
One electrode includes a blocking capacitor connected to the input node of the inverter,
When the storage capacitor performs charge-sharing through the bit line, the inverter turns on the offset cancellation switch to perform offset removal,
A sense amplifier in which the connection between the input node of the inverter on which the offset removal is performed and the bit line on which the charge sharing is performed is blocked by the blocking capacitor. 제7항에 있어서,
상기 감지 증폭기는,
상기 오프셋 제거 이전에
상기 제1 인버터의 상기 입력 노드의 전압과 출력 노드의 전압 및 상기 비트 라인의 전압을 균등화하는 균등화가 수행되는 감지 증폭기. 8. The method of claim 7,
The sense amplifier is
before the offset is removed.
A sense amplifier in which equalization is performed to equalize the voltage of the input node, the voltage of the output node, and the voltage of the bit line of the first inverter. 제7항에 있어서,
상기 감지 증폭기는,
반전 비트 라인;
제2 인버터;
도통되어 상기 제2 인버터의 입력 노드와 출력 노드를 전기적으로 연결하는 제2 오프셋 제거 스위치; 및
일 전극이 상기 제2 인버터의 상기 입력 노드와 연결된 제2 블로킹 커패시터를 더 포함하는 감지 증폭기.8. The method of claim 7,
The sense amplifier is
inverted bit line;
a second inverter;
a second offset removal switch which is conductive and electrically connects an input node and an output node of the second inverter; and
The sense amplifier further comprising a second blocking capacitor having one electrode connected to the input node of the second inverter. 제9항에 있어서,
상기 감지 증폭기는,
상기 차지 셰어링 수행 후,
상기 블로킹 커패시터의 상기 타 전극은 상기 반전 비트 라인과 연결되고,
상기 제2 블로킹 커패시터의 상기 타 전극은 상기 비트 라인과 연결되어 상기 비트 라인과 상기 반전 비트 라인 사이의 전압 차이를 센싱하는 감지 증폭기.10. The method of claim 9,
The sense amplifier is
After the charge sharing is performed,
The other electrode of the blocking capacitor is connected to the inverted bit line,
and the other electrode of the second blocking capacitor is connected to the bit line to sense a voltage difference between the bit line and the inverted bit line. 제10항에 있어서,
상기 감지 증폭기는,
도통되어 상기 블로킹 커패시터의 상기 타 전극과 상기 반전 비트 라인을 연결하는 전압 전달 스위치와,
도통되어 상기 제2 블로킹 커패시터의 상기 타 전극과 상기 비트 라인을 연결하는 제2 전압 전달 스위치를 포함하며,
상기 전압 전달 스위치 및 상기 제2 전압 전달 스위치가 도통되어 상기 비트 라인과 상기 반전 비트 라인 사이의 전압 차이를 센싱하는 감지 증폭기. 11. The method of claim 10,
The sense amplifier is
a voltage transfer switch which conducts and connects the other electrode of the blocking capacitor and the inverted bit line;
and a second voltage transfer switch which is conductive to connect the other electrode of the second blocking capacitor and the bit line,
a sense amplifier in which the voltage transfer switch and the second voltage transfer switch are conductive to sense a voltage difference between the bit line and the inverted bit line. 제10항에 있어서,
상기 비트 라인과 상기 반전 비트 라인 사이의 전압 차이를 센싱할 때,
상기 제1 인버터의 입력 노드와 상기 제2 인버터의 입력 노드에는 상기 차지 셰어링이 수행되어 형성된 전압의 두 배에 상응하는 전압이 형성되는 감지 증폭기.11. The method of claim 10,
When sensing the voltage difference between the bit line and the inverted bit line,
and a voltage corresponding to twice the voltage formed by the charge sharing is formed at the input node of the first inverter and the input node of the second inverter. 다이내믹 램 구동 방법은:
비트 라인의 전압, 반전 비트 라인 전압, 제1 인버터의 입력 노드와 출력 노드의 전압 및 제2 인버터의 입력 노드와 출력 노드의 전압을 모두 동일하게 형성하는 균등화 단계와,
스토리지 커패시터와 연결된 상기 비트 라인의 차지 셰어링 단계와,
상기 제1 인버터에 구동 전압 및 기준 전압을 제공한 후, 입력 노드와 출력 노드의 전압을 일정하게 형성하는 오프셋 제거 단계 및
상기 비트 라인과 상기 반전 비트 라인에 형성된 전압 차이를 검출하는 센싱 단계를 포함하며,
상기 차지 셰어링 단계와 상기 오프셋 제거 단계는 동시에 수행되는 다이내믹 램 구동 방법.How to drive dynamic ram:
equalizing the voltage of the bit line, the inverted bit line voltage, the voltage of the input node and the output node of the first inverter, and the voltage of the input node and the output node of the second inverter are all equal;
charge sharing of the bit line connected to a storage capacitor;
After providing a driving voltage and a reference voltage to the first inverter, an offset removing step of uniformly forming voltages of an input node and an output node; and
a sensing step of detecting a voltage difference formed in the bit line and the inverted bit line,
The charge sharing step and the offset removing step are performed simultaneously. 제13항에 있어서,
상기 차지 셰어링 단계 및 상기 오프셋 제거 단계에서,
상기 제1 인버터의 입력 노드는 블로킹 커패시터의 일 전극과 연결되고,
상기 블로킹 커패시터의 타 전극은 상기 비트 라인과 연결되며,
상기 차지 셰어링된 상기 비트 라인과 상기 제1 인버터의 입력 노드는 상기 블로킹 커패시터로 블록되는 다이내믹 램 구동 방법.14. The method of claim 13,
In the charge sharing step and the offset removing step,
The input node of the first inverter is connected to one electrode of the blocking capacitor,
The other electrode of the blocking capacitor is connected to the bit line,
The charge-shared bit line and the input node of the first inverter are blocked with the blocking capacitor. 제14항에 있어서,
상기 센싱 단계에서,
상기 블로킹 커패시터의 상기 타 전극은 상기 반전 비트 라인과 연결되고,
상기 제2 블로킹 커패시터의 상기 타 전극은 상기 비트 라인과 연결되어 상기 비트 라인과 상기 반전 비트 라인 사이의 전압 차이를 센싱하는 감지 증폭기.15. The method of claim 14,
In the sensing step,
The other electrode of the blocking capacitor is connected to the inverted bit line,
and the other electrode of the second blocking capacitor is connected to the bit line to sense a voltage difference between the bit line and the inverted bit line. 제14항에 있어서,
비트 라인과 상기 반전 비트 라인 사이의 전압 차이를 센싱 단계에서,
상기 제1 인버터의 입력 노드의 전압과 상기 제2 인버터의 입력 노드의 전압차는,
상기 차지 셰어링이 수행되어 형성된 전압의 두 배에 상응하는 전압차에 상응하는 감지 증폭기.



15. The method of claim 14,
In the sensing step of voltage difference between the bit line and the inverted bit line,
The voltage difference between the voltage of the input node of the first inverter and the input node of the second inverter,
A sense amplifier corresponding to a voltage difference corresponding to twice the voltage formed by performing the charge sharing.
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