KR20220139279A - Apparatus of parity puncturing for encoding variable-length signaling information and method using the same - Google Patents
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Abstract
Description
본 발명은 시그널링 정보를 전송하기 위한 채널 부호화 및 변조 기법에 관한 것으로, 특히 차세대 디지털 방송 시스템에서 시그널링 정보를 효과적으로 전송하기 위한 부호화 및 복호화 장치에 관한 것이다.The present invention relates to a channel encoding and modulation technique for transmitting signaling information, and more particularly, to an encoding and decoding apparatus for effectively transmitting signaling information in a next-generation digital broadcasting system.
BICM(Bit-Interleaved Coded Modulation)은 대역-효율적인(bandwidth-efficient) 전송기술로 오류정정부호기(error-correction coder), 비트단위 인터리버(bit-by-bit interleaver) 및 높은 차수의 변조기(modulator)가 결합된 형태이다.BICM (Bit-Interleaved Coded Modulation) is a bandwidth-efficient transmission technology that includes an error-correction coder, a bit-by-bit interleaver, and a high-order modulator. It is a combined form.
BICM은 오류정정부호기로 LDPC(Low-Density Parity Check) 부호기 또는 터보 부호기를 이용함으로써, 간단한 구조로 뛰어난 성능을 제공할 수 있다. 또한, BICM은 변조 차수(modulation order)와 오류정정부호의 길이 및 부호율 등을 다양하게 선택할 수 있기 때문에, 높은 수준의 플렉서빌러티(flexibility)를 제공한다. 이와 같은 장점 때문에, BICM은 DVB-T2나 DVB-NGH 와 같은 방송표준에서 사용되고 있을 뿐만 아니라 다른 차세대 방송시스템에서도 사용될 가능성이 높다.BICM can provide excellent performance with a simple structure by using a low-density parity check (LDPC) encoder or a turbo encoder as an error correction encoder. In addition, the BICM provides a high level of flexibility because a modulation order, a length of an error correction code, and a code rate can be variously selected. Because of these advantages, BICM is highly likely to be used not only in broadcasting standards such as DVB-T2 and DVB-NGH, but also in other next-generation broadcasting systems.
이와 같은 BICM은 데이터 전송뿐만 아니라 시그널링 정보 전송을 위해서도 사용될 수 있다. 특히, 시그널링 정보 전송을 위한 채널부호화 및 변조기법은 데이터 전송을 위한 채널부호화 및 변조기법에 비해 더욱 강인할 필요가 있다.Such BICM may be used not only for data transmission but also for signaling information transmission. In particular, the channel encoding and modulation method for transmitting signaling information needs to be more robust than the channel encoding and modulation method for data transmission.
따라서, 특히 시그널링 정보 전송을 위한 새로운 채널 부호화 및 변조 기법의 필요성이 절실하게 대두된다.Accordingly, there is an urgent need for a new channel encoding and modulation technique, particularly for transmitting signaling information.
본 발명의 목적은 방송 시스템 채널에서 시그널링 정보 전송에 적합한 채널부호화 및 변조 기법을 제공하는 것이다.It is an object of the present invention to provide a channel encoding and modulation scheme suitable for transmitting signaling information in a broadcast system channel.
또한, 본 발명의 목적은 시그널링 정보 전송에 최적화된 새로운 패리티 펑처링 기법을 제공하는 것이다.Another object of the present invention is to provide a new parity puncturing technique optimized for signaling information transmission.
상기한 목적을 달성하기 위한 본 발명에 따른 패리티 펑처링 장치는, 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들에 대한 패리티 펑처링을 위한, 패리티 비트열을 제공하는 메모리; 및 상기 패리티 비트열의 뒤쪽에서 최종 펑처링 사이즈에 상응하는 개수의 비트들을 펑처링하는 프로세서를 포함한다.A parity puncturing apparatus according to the present invention for achieving the above object is a memory providing a parity bit stream for parity puncturing of parity bits of an LDPC codeword having a length of 16200 and a code rate of 3/15 ; and a processor for puncturing the number of bits corresponding to the final puncturing size at the back of the parity bit string.
이 때, LDPC 부호어는 제로 패딩된 가변 길이 시그널링 정보를 정보 비트들로써 포함할 수 있다.In this case, the LDPC codeword may include zero-padded variable length signaling information as information bits.
이 때, 상기 최종 펑처링 사이즈는 임시 펑처링 사이즈(temporary puncturing size), 전송 비트수 및 임시 전송 비트수를 이용하여 계산되고, 상기 전송 비트수는 상기 임시 전송 비트수 및 모듈레이션 오더(modulation order)를 이용하여 계산되고, 상기 임시 전송 비트수는 BCH 인코딩된 비트열의 길이와 12960의 합과, 상기 임시 펑처링 사이즈의 차를 이용하여 계산되고, 상기 임시 펑처링 사이즈는 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값을 이용하여 계산될 수 있다.In this case, the final puncturing size is calculated using a temporary puncturing size, the number of transmission bits and the number of temporary transmission bits, and the number of transmission bits is the number of temporary transmission bits and a modulation order. is calculated using , and the number of temporary transmission bits is calculated using the difference between the length of the BCH-encoded bit string and the sum of 12960 and the temporary puncturing size, and the temporary puncturing size is the length of the LDPC information bit string and It can be calculated using a value obtained by dividing the difference in the length of the BCH-encoded bit string by two.
이 때, 임시 펑처링 사이즈는 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값에 곱해지는 제1 정수 및 상기 제1 정수와 상이한 제2 정수를 이용하여 계산될 수 있다.In this case, the temporary puncturing size may be calculated using a first integer multiplied by a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH encoded bit string by 2 and a second integer different from the first integer. have.
이 때, 제1 정수는 7이고, 제2 정수는 0일 수 있다. 이 때, 모듈레이션 오더는 QPSK에 상응하는 2일 수 있다.In this case, the first integer may be 7, and the second integer may be 0. In this case, the modulation order may be 2 corresponding to QPSK.
이 때, 패리티 비트열은 상기 LDPC 부호어의 패리티 비트들을 복수개의 그룹들로 분할하고, 상기 그룹들을 그룹-와이즈 인터리빙 오더를 이용하여 그룹-와이즈 인터리빙하여 생성될 수 있다.In this case, the parity bit stream may be generated by dividing the parity bits of the LDPC codeword into a plurality of groups and group-wise interleaving the groups using a group-wise interleaving order.
이 때, 그룹-와이즈 인터리빙 오더는 시퀀스 [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42]에 상응하는 것일 수 있다.In this case, the group-wise interleaving order corresponds to the sequence [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42] may be doing
또한, 본 발명의 일실시예에 따른 패리티 펑처링 방법은, LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 이용하여 임시 펑처링 사이즈(temporary puncturing size)를 계산하는 단계; 상기 BCH 인코딩된 비트열의 길이와 12960의 합과, 상기 임시 펑처링 사이즈의 차를 이용하여 임시 전송 비트수를 계산하는 단계; 상기 임시 전송 비트수와 모듈레이션 오더를 이용하여 전송 비트수를 계산하는 단계; 상기 임시 전송 비트수, 상기 전송 비트수 및 상기 임시 전송 비트수를 이용하여 최종 펑처링 사이즈를 계산하는 단계; 및 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들에 대한 패리티 펑처링을 위한, 패리티 비트열의 뒤쪽에서 상기 최종 펑처링 사이즈에 상응하는 개수의 비트들을 펑처링하는 단계를 포함한다.In addition, a parity puncturing method according to an embodiment of the present invention includes: calculating a temporary puncturing size using a difference between a length of an LDPC information bit string and a length of a BCH-encoded bit string; calculating the number of temporary transmission bits by using the difference between the length of the BCH-encoded bit string, the sum of 12960, and the temporary puncturing size; calculating the number of transmission bits using the temporary number of transmission bits and a modulation order; calculating a final puncturing size using the number of temporary transmission bits, the number of transmission bits, and the number of temporary transmission bits; and puncturing the number of bits corresponding to the final puncturing size at the back of the parity bit string for parity puncturing of the parity bits of an LDPC codeword having a length of 16200 and a code rate of 3/15. do.
이 때, LDPC 부호어는 제로 패딩된 가변 길이 시그널링 정보를 정보 비트들로써 포함할 수 있다.In this case, the LDPC codeword may include zero-padded variable length signaling information as information bits.
이 때, 임시 펑처링 사이즈는 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값을 이용하여 계산될 수 있다.In this case, the temporary puncturing size may be calculated using a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH-encoded bit string by two.
이 때, 임시 펑처링 사이즈는 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값에 곱해지는 제1 정수 및 상기 제1 정수와 상이한 제2 정수를 이용하여 계산될 수 있다.In this case, the temporary puncturing size may be calculated using a first integer multiplied by a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH encoded bit string by 2 and a second integer different from the first integer. have.
이 때, 제1 정수는 7이고, 제2 정수는 0일 수 있다. 이 때, 모듈레이션 오더는 QPSK에 상응하는 2일 수 있다.In this case, the first integer may be 7, and the second integer may be 0. In this case, the modulation order may be 2 corresponding to QPSK.
이 때, 패리티 비트열은 상기 LDPC 부호어의 패리티 비트들을 복수개의 그룹들로 분할하고, 상기 그룹들을 그룹-와이즈 인터리빙 오더를 이용하여 그룹-와이즈 인터리빙하여 생성되는 것일 수 있다.In this case, the parity bit stream may be generated by dividing the parity bits of the LDPC codeword into a plurality of groups and group-wise interleaving the groups using a group-wise interleaving order.
이 때, 그룹-와이즈 인터리빙 오더는 시퀀스 [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42]에 상응하는 것일 수 있다.In this case, the group-wise interleaving order corresponds to the sequence [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42] may be doing
또한, 본 발명의 일실시예에 따른 역 패리티 펑처링 장치는, LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 이용하여 임시 펑처링 사이즈(temporary puncturing size)를 계산하고, 상기 BCH 인코딩된 비트열의 길이와 12960의 합과, 상기 임시 펑처링 사이즈의 차를 이용하여 임시 전송 비트수를 계산하고, 상기 임시 전송 비트수와 모듈레이션 오더를 이용하여 전송 비트수를 계산하고, 상기 임시 전송 비트수, 상기 전송 비트수 및 상기 임시 전송 비트수를 이용하여 최종 펑처링 사이즈를 계산하고, 상기 최종 펑처링 사이즈에 상응하는 역 패리티 펑처링을 수행하여 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트열을 생성하는 프로세서; 및 상기 패리티 비트열을 저장하는 메모리를 포함한다.In addition, the inverse parity puncturing apparatus according to an embodiment of the present invention calculates a temporary puncturing size using the difference between the length of the LDPC information bit string and the length of the BCH-encoded bit string, and performs the BCH encoding. The number of temporary transmission bits is calculated using the difference between the length of the bit string and 12960 and the temporary puncturing size, the number of transmission bits is calculated using the number of temporary transmission bits and the modulation order, and the temporary transmission bit LDPC with a length of 16200 and a code rate of 3/15 by calculating a final puncturing size using the number, the number of transmitted bits, and the temporary number of transmitted bits, and performing inverse parity puncturing corresponding to the final puncturing size. a processor for generating a parity bit stream of a codeword; and a memory storing the parity bit string.
이 때, LDPC 부호어는 제로 패딩된 가변 길이 시그널링 정보를 정보 비트들로써 포함할 수 있다.In this case, the LDPC codeword may include zero-padded variable length signaling information as information bits.
이 때, 임시 펑처링 사이즈는 상기 LDPC 정보 비트열의 길이 및 상기 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값을 이용하여 계산될 수 있다.In this case, the temporary puncturing size may be calculated using a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH-encoded bit string by two.
이 때, 임시 펑처링 사이즈는 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값에 곱해지는 제1 정수 및 상기 제1 정수와 상이한 제2 정수를 이용하여 계산될 수 있다.In this case, the temporary puncturing size may be calculated using a first integer multiplied by a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH encoded bit string by 2 and a second integer different from the first integer. have.
이 때, 제1 정수는 7이고, 제2 정수는 0일 수 있다. 이 때, 모듈레이션 오더는 QPSK에 상응하는 2일 수 있다.In this case, the first integer may be 7, and the second integer may be 0. In this case, the modulation order may be 2 corresponding to QPSK.
본 발명에 따르면, 방송 시스템 채널에서 시그널링 정보 전송에 적합한 채널 부호화 및 변조 기법이 제공된다.According to the present invention, there is provided a channel encoding and modulation scheme suitable for transmitting signaling information in a broadcast system channel.
또한, 본 발명은 시그널링 정보를 전송하기 위한 BICM을 구성함에 있어서, 시그널링 정보량에 따른 쇼트닝(shortening) 및 펑처링(puncturing)을 최적화함으로써 시그널링 정보를 효율적으로 송/수신할 수 있다.In addition, the present invention can efficiently transmit/receive signaling information by optimizing shortening and puncturing according to the amount of signaling information in configuring a BICM for transmitting signaling information.
도 1은 본 발명의 일실시예에 따른 시그널링 정보 부호화/복호화 시스템을 나타낸 블록도이다.
도 2는 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법을 나타낸 동작 흐름도이다.
도 3은 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법을 나타낸 동작 흐름도이다.
도 4는 본 발명의 일실시예에 따른 방송 신호 프레임을 나타낸 도면이다.
도 5는 본 발명의 일실시예에 따른 LDPC 부호에 상응하는 패리티 검사 행렬의 구조를 나타낸 도면이다.
도 6은 도 1에 도시된 제로 패딩부의 동작의 일 예를 나타낸 도면이다.
도 7은 도 1에 도시된 패리티 퍼뮤테이션부의 동작의 일 예를 나타낸 도면이다.
도 8은 도 1에 도시된 제로 리무빙부의 동작의 일 예를 나타낸 도면이다.
도 9는 본 발명의 일실시예에 따른 패리티 펑처링 장치를 나타낸 블록도이다.
도 10은 본 발명의 일실시예에 따른 패리티 펑처링 방법을 나타낸 동작 흐름도이다.1 is a block diagram illustrating a signaling information encoding/decoding system according to an embodiment of the present invention.
2 is an operation flowchart illustrating a signaling information encoding method according to an embodiment of the present invention.
3 is an operation flowchart illustrating a signaling information decoding method according to an embodiment of the present invention.
4 is a diagram illustrating a broadcast signal frame according to an embodiment of the present invention.
5 is a diagram illustrating a structure of a parity check matrix corresponding to an LDPC code according to an embodiment of the present invention.
FIG. 6 is a diagram illustrating an example of an operation of the zero padding unit illustrated in FIG. 1 .
FIG. 7 is a diagram illustrating an example of an operation of the parity permutator shown in FIG. 1 .
FIG. 8 is a diagram illustrating an example of an operation of the zero removing unit illustrated in FIG. 1 .
9 is a block diagram illustrating a parity puncturing apparatus according to an embodiment of the present invention.
10 is an operation flowchart illustrating a parity puncturing method according to an embodiment of the present invention.
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 여기서, 반복되는 설명, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능, 및 구성에 대한 상세한 설명은 생략한다. 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The present invention will be described in detail with reference to the accompanying drawings as follows. Here, repeated descriptions, well-known functions that may unnecessarily obscure the gist of the present invention, and detailed descriptions of configurations will be omitted. The embodiments of the present invention are provided in order to more completely explain the present invention to those of ordinary skill in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer description.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일실시예에 따른 시그널링 정보 부호화/복호화 시스템을 나타낸 블록도이다.1 is a block diagram illustrating a signaling information encoding/decoding system according to an embodiment of the present invention.
도 1을 참조하면, 시그널링 정보 부호화/복호화 시스템은 시그널링 정보 부호화 장치(100) 및 시그널링 정보 복호화 장치(300)를 포함한다.Referring to FIG. 1 , a signaling information encoding/decoding system includes a signaling
시그널링 정보 부호화 장치(100) 및 시그널링 정보 복호화 장치(300)는 무선 채널(200)을 매개로 통신을 수행한다.The signaling
시그널링 정보 부호화 장치(100)는 L1-Basic이나 L1-Detail 등의 시그널링 정보를 채널부호화 및 변조한다.The signaling
시그널링 정보 부호화 장치(100)는 세그먼테이션부(110), 스크램블링부(120), BCH 인코더(130), 제로 패딩부(140), LDPC 인코더(150), 패리티 퍼뮤테이션부(160), 패리티 펑쳐링부(170), 제로 리무빙부(180), 비트 인터리빙부(190) 및 컨스틸레이션 맵핑부(195)를 포함한다.The signaling
도 1에 도시된 시그널링 정보 부호화 장치(100)는 BICM(Bit-Interleaved Coded Modulation) 장치에 상응하는 것으로 볼 수 있고, 이 때, BICM 장치의 오류정정부호화기는 도 1에 도시된 세그먼테이션부(110), 스크램블링부(120), BCH 인코더(130), 제로 패딩부(140), LDPC 인코더(150), 패리티 퍼뮤테이션부(160), 패리티 펑쳐링부(170) 및 제로 리무빙부(180)에 상응하는 것으로 볼 수 있다.The signaling
세그멘테이션부(110)는 시그널링 정보의 길이가 기설정된 길이보다 긴 경우, 시그널링 정보를 여러 개의 LDPC 코드워드(codeword)에 나누어서 송신하기 위해 시그널링 정보를 여러 그룹들로 분할한다. 즉, 시그널링 정보를 하나의 LDPC 코드워드에 담지 못하는 경우에, 세그멘테이션부는 몇 개의 코드워드에 시그널링 정보를 담을지를 결정하고, 결정된 개수에 맞추어 시그널링 정보를 분할할 수 있다.When the length of the signaling information is longer than the preset length, the
예를 들어, 시그널링 정보의 길이가 L1-Basic과 같이 고정된 경우, 시그널링 정보 부호화 장치(100)는 세그멘테이션부(110)를 포함하지 않을 수도 있다.For example, when the length of the signaling information is fixed like L1-Basic, the signaling
예를 들어, 시그널링 정보의 길이가 L1-Detail과 같이 가변인 경우, 시그널링 정보 부호화 장치(100)는 세그멘테이션부(110)를 포함할 수 있다.For example, when the length of the signaling information is variable, such as L1-Detail, the signaling
스크램블링부(120)는 시그널링 정보를 보호하기 위한 스크램블링을 수행한다. 이 때, 스크램블링은 본 기술분야에서 알려진 다양한 방식으로 수행될 수 있다.The scrambling
BCH 인코더(130)는 패리티 길이 N bch_parity = 168비트인 BCH 패리티를 이용하여 BCH 인코딩을 수행한다.The
이 때, BCH 인코딩은 데이터 BICM의 길이가 16200인 LDPC 코드를 위한 BCH 인코딩과 동일한 것일 수 있다.In this case, the BCH encoding may be the same as the BCH encoding for the LDPC code in which the length of the data BICM is 16200.
이 때, BCH 인코딩에 사용되는 BCH 다항식(polynomial)은 하기 표 1과 같이 표현될 수 있고, 표 1에 표현된 BCH 인코딩은 12비트의 오류정정능력을 가질 수 있다.In this case, a BCH polynomial used for BCH encoding may be expressed as shown in Table 1 below, and the BCH encoding expressed in Table 1 may have an error correction capability of 12 bits.
[표 1][Table 1]
BCH 인코딩 수행 후, 제로 패딩부(140)는 제로 패딩(zero padding) 혹은 쇼트닝(shortening)을 수행한다.After performing BCH encoding, the zero
이 때, 제로 패딩(zero padding)은 비트열의 일부를 비트 '0'으로 채우는 것을 의미한다.In this case, zero padding means filling a part of the bit string with bit '0'.
BCH 인코딩의 결과 비트열의 길이는 N bch = K sig + N bch_Parity 와 같이 표현될 수 있다. 이 때, K sig 는 BCH 인코딩의 정보 비트들의 개수일 수 있다. 예를 들어, K sig 이 200비트로 고정된 경우, N bch 는 368비트일 수 있다.The length of the bit string as a result of BCH encoding may be expressed as N bch = K sig + N bch_Parity . In this case, K sig may be the number of information bits of BCH encoding. For example, when K sig is fixed to 200 bits, N bch may be 368 bits.
LDPC 인코더(150)가 부호율이 3/15이고 길이가 16200인 LDPC 코드를 사용하는 경우, LDPC의 정보길이 K ldpc 는 3240 비트이다. 이 때, 실제 전송하고자 하는 정보는 N bch 비트이고, LDPC 정보부분의 길이는 K ldpc 비트이므로, K ldpc -N bch 만큼의 비트들을 비트 '0'으로 채워 넣는 과정인 제로 패딩이 수행된다.When the
이 때, 제로 패딩의 순서는 인코더의 성능을 결정하는 매우 중요한 역할을 하며, 제로 패딩의 순서를 쇼트닝 패턴 오더(shortening pattern order)라고 표현할 수 있다.In this case, the order of zero padding plays a very important role in determining the performance of the encoder, and the order of zero padding may be expressed as a shortening pattern order.
이 때, 제로 패딩된 비트들은 LDPC 인코딩시에만 사용되며, 실제로 전송되지는 않는다.In this case, the zero-padded bits are used only for LDPC encoding and are not actually transmitted.
K ldpc 비트의 LDPC 정보 비트들 은 하기 수학식 1과 같이 N info_group 개의 그룹으로 나뉘어진다. 예를 들어, K ldpc 가 3240인 경우, N info_group 은 9이므로, LDPC 정보 비트들은 9개의 그룹들로 그룹핑될 수 있다. LDPC information bits of K ldpc bits are divided into N info_group groups as shown in
[수학식 1][Equation 1]
이 때, Z j 는 360개의 비트들로 이루어진 그룹을 나타낸다.In this case, Z j represents a group consisting of 360 bits.
K ldpc 비트들 중에서 어느 부분을 제로 패딩할지는 아래의 과정에 의해 결정된다.Which part of the K ldpc bits is zero-padded is determined by the following process.
(Step 1) 먼저, 하기 수학식 2를 이용하여 모든 비트를 0으로 채울 그룹들의 수(number of groups in which all the bits shall be padded with '0')를 계산한다.(Step 1) First, the number of groups in which all the bits shall be padded with '0' is calculated using
[수학식 2][Equation 2]
예를 들어, K ldpc 가 3240이고 N bch 는 368인 경우, N pad 는 7일 수 있다. N pad 가 7이라는 것은 모든 비트를 0으로 채울 그룹의 수가 7개임을 나타낸다.For example, when K ldpc is 3240 and N bch is 368, N pad may be 7. The fact that N pad is 7 indicates that there are 7 groups in which all bits are filled with 0.
(Step 2) N pad 가 0이 아닌 경우에 하기 표 2의 쇼트닝 패턴 오더(shortening pattern order) πS(j)에 따라 N pad 개의 그룹들에 대하여 순서로 제로 패딩한다. 이 때, πS(j)는 j번째 비트 그룹의 쇼트닝 패턴 오더를 나타낼 수 있다.(Step 2) For N pad groups according to the shortening pattern order π S (j) of Table 2 below when N pad is not 0 zero padding in sequence. In this case, π S (j) may represent the shortening pattern order of the j-th bit group.
N pad 가 0인 경우에는 위의 절차(above procedure)가 생략된다.If N pad is 0, the above procedure is omitted.
[표 2][Table 2]
상기 표 2의 쇼트닝 패턴 오더는 7로 인덱싱되는 8번째 그룹, 8로 인덱싱되는 9번째 그룹, 5로 인덱싱되는 6번째 그룹, 4로 인덱싱되는 5번째 그룹, 1로 인덱싱되는 2번째 그룹, 2로 인덱싱되는 3번째 그룹, 6으로 인덱싱되는 7번째 그룹, 3으로 인덱싱되는 4번째 그룹 및 0으로 인덱싱되는 첫 번째 그룹의 순서로 제로 패딩 대상이 됨을 의미한다. 즉, 상기 표 2의 예에서 7개의 그룹만이 제로 패딩의 대상으로 선택된다면, 7로 인덱싱되는 8번째 그룹, 8로 인덱싱되는 9번째 그룹, 5로 인덱싱되는 6번째 그룹, 4로 인덱싱되는 5번째 그룹, 1로 인덱싱되는 2번째 그룹, 2로 인덱싱되는 3번째 그룹, 6으로 인덱싱되는 7번째 그룹의 총 7개 그룹들이 제로 패딩 대상으로 선택된다.The shortening pattern order in Table 2 above is the 8th group indexed by 7, the 9th group indexed by 8, the 6th group indexed by 5, the 5th group indexed by 4, the 2nd group indexed by 1, and 2 This means that the 3rd group indexed, the 7th group indexed by 6, the 4th group indexed by 3, and the 1st group indexed to 0 are the target of zero padding in the following order. That is, in the example of Table 2, if only 7 groups are selected as targets for zero padding, the 8th group indexed by 7, the 9th group indexed by 8, the 6th group indexed by 5, and 5 indexed by 4 A total of seven groups: the second group indexed by 1, the third group indexed by 2, and the seventh group indexed by 6 are selected as the zero padding target.
특히, 상기 표 2의 쇼트닝 패턴 오더는 가변 길이 시그널링 정보에 최적화된 것일 수 있다.In particular, the shortening pattern order of Table 2 may be optimized for variable length signaling information.
모든 비트를 0으로 채울 그룹들의 수 및 해당 그룹들이 결정되면, 결정된 그룹들의 모든 비트는 '0'으로 채워진다.When the number of groups in which all bits are to be filled with 0 and corresponding groups are determined, all bits of the determined groups are filled with '0'.
(Step 3) 추가로, Zπs(N pad )에 상응하는 그룹에 대해서는 (K ldpc - N bch - 360 x N pad )만큼의 비트들을 해당 그룹의 앞에서부터 추가적으로 제로 패딩한다. 이 때, 해당 그룹의 앞에서부터 제로 패딩한다 함은 작은 인덱스에 해당하는 비트부터 제로 패딩함을 의미할 수 있다.(Step 3) Additionally, for a group corresponding to Zπ s ( N pad ), as many bits as ( K ldpc - N bch - 360 x N pad ) are additionally zero-padded from the front of the corresponding group. In this case, zero padding from the front of the corresponding group may mean zero padding from a bit corresponding to a small index.
(Step 4) 제로 패딩이 모두 완료되면, 제로 패딩되지 않고 남은 부분에, BCH 인코딩된 N bch 비트들을 순차적으로 맵핑하여 LDPC 정보 비트열을 생성한다.(Step 4) When all of the zero padding is completed, the LDPC information bit stream is generated by sequentially mapping the BCH-encoded N bch bits to the remaining part without zero padding.
LDPC 인코더(150)는 제로 패딩 및 시그널링 정보가 맵핑된 K ldpc 를 이용하여 LDPC 인코딩을 수행한다.The
이 때, LDPC 인코더(150)는 부호율이 3/15이고, 길이가 16200인 LDPC 부호어에 상응하는 것일 수 있다. LDPC 부호어는 시스터매틱(systematic) 코드이며, LDPC 인코더(150)는 하기 수학식 3과 같은 출력 벡터를 생성한다.In this case, the
[수학식 3][Equation 3]
예를 들어, K ldpc 가 3240인 경우, 패리티 비트는 12960비트일 수 있다.For example, when K ldpc is 3240, the parity bit may be 12960 bits.
패리티 퍼뮤테이션부(160)는 패리티 펑처링(parity puncturing)을 하기 위한 사전 작업으로, 정보 부분이 아닌 패리티 부분에 대한 그룹-와이즈 패리티 인터리빙(group-wise parity interleaving)을 수행한다.The
이 때, 패리티 퍼뮤테이션부(160)는 하기 수학식 4를 이용하여 패리티 인터리빙을 수행할 수 있다.In this case, the
[수학식 4][Equation 4]
이 때, Yj는 j번째 그룹-와이즈 인터리빙된 비트 그룹(group-wise interleaved bit group)을 나타내며, π(j)는 그룹-와이즈 인터리빙 순서(order of group-wise interleaving)를 나타내는 것으로 하기 표 3과 같이 정의될 수 있다.In this case, Y j represents the j-th group-wise interleaved bit group, and π(j) represents the order of group-wise interleaving. Table 3 below can be defined as
[표 3][Table 3]
즉, 패리티 퍼뮤테이션부(160)는 LDPC 부호어의 16200개의 비트들(45개의 비트그룹들) 중 정보 비트에 해당하는 3240비트들(9개의 비트그룹들)은 그대로 출력하고, 12960개의 패리티 비트들을 각각 360개의 비트들을 포함하는 36개의 비트 그룹들로 그룹핑한 후 36개의 비트 그룹들의 순서를 상기 표 3에 상응하는 그룹-와이즈 인터리빙 순서(order of group-wise interleaving)로 인터리빙한다.That is, the
상기 표 3의 그룹-와이즈 인터리빙 순서는 9로 인덱싱되는 10번째 그룹 위치에 16으로 인덱싱되는 17번째 그룹을 위치시키고, 10으로 인덱싱되는 11번째 그룹 위치에 22로 인덱싱되는 23번째 그룹을 위치시키고, 11로 인덱싱되는 12번째 그룹 위치에 27로 인덱싱되는 28번째 그룹을 위치시키고, ..., 44로 인덱싱되는 45번째 그룹 위치에 42로 인덱싱되는 43번째 비트 그룹을 위치시키는 것을 나타낸다.The group-wise interleaving order of Table 3 places the 17th group indexed by 16 in the 10th group position indexed by 9, and the 23rd group indexed by 22 in the 11th group position indexed by 10, It indicates that the 28th group indexed by 27 is placed in the position of the 12th group indexed by 11, and the 43th bit group indexed by 42 is placed in the position of the 45th group indexed by ..., 44.
이 때, 앞쪽 위치의 비트 그룹(16으로 인덱싱되는 비트 그룹)이 중요한 패리티 비트에 해당하고, 뒤쪽 위치의 비트 그룹(42로 인덱싱되는 비트 그룹)이 중요하지 않은 패리티 비트에 해당할 수 있다.In this case, a bit group (a bit group indexed by 16) at a front position may correspond to an important parity bit, and a bit group (a bit group indexed to 42) at a rear position may correspond to an insignificant parity bit.
특히, 상기 표 3의 그룹-와이즈 인터리빙 순서는 가변 길이 시그널링 정보에 최적화된 것일 수 있다.In particular, the group-wise interleaving order of Table 3 may be optimized for variable length signaling information.
패리티 인터리빙(패리티 퍼뮤테이션)이 완료된 후, 패리티 펑처링부(170)는 LDPC 부호어의 일부 패리티를 펑처링할 수 있다. 펑처링된 비트들은 전송되지 않는다. 이 때, 패리티 인터리빙이 완료된 후, 패리티 펑처링이 수행되기 전에 패리티 인터리빙된 LDPC 패리티 비트들의 일부분이 반복되는 패리티 리피티션(parity repetition)이 수행될 수도 있다.After parity interleaving (parity permutation) is completed, the
패리티 펑처링부(170)는 최종 펑처링 사이즈를 계산하고, 계산된 최종 펑처링 사이즈에 해당하는 비트들을 펑처링한다. 펑처링될 비트수에 해당하는 최종 펑처링 사이즈는 BCH 인코딩된 비트열의 길이(N bch )에 따라 다음과 같이 계산될 수 있다.The
(Step 1) 임시 펑처링 사이즈(N punc_temp )는 하기 수학식 5를 이용하여 계산된다.(Step 1) The temporary puncturing size N punc_temp is calculated using
[수학식 5][Equation 5]
이 때, K ldpc 는 LDPC 정보 비트열의 길이를 나타내고, N bch 는 BCH 인코딩된 비트열의 길이를 나타내고, A는 제1 정수, B는 제2 정수를 나타낸다. In this case, K ldpc represents the length of the LDPC information bit string, N bch represents the length of the BCH-encoded bit string, A represents a first integer, and B represents a second integer.
이 때, LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차(K ldpc - N bch )는 제로 패딩 길이 또는 쇼트닝 길이에 해당할 수 있다.In this case, the difference ( K ldpc - N bch ) between the length of the LDPC information bit string and the length of the BCH-encoded bit string may correspond to a zero padding length or a shortening length.
상기 수학식 5의 계산에 필요한 펑처링 파라미터들(parameters for puncturing)은 하기 표 4와 같이 정의될 수 있다.The puncturing parameters necessary for the calculation of
[표 4][Table 4]
이 때, N ldpc_parity 는 LDPC 부호어의 패리티 비트수를 나타내고, ηMOD는 모듈레이션 오더(modulation order)를 나타낸다. 이 때, 모듈레이션 오더는 2일 수 있고, 이는 QPSK를 나타내는 것일 수 있다.In this case, N ldpc_parity represents the number of parity bits of the LDPC codeword, and η MOD represents a modulation order. In this case, the modulation order may be 2, which may indicate QPSK.
특히, 상기 표 4의 펑처링 파라미터들은 가변 길이 시그널링 정보에 최적화된 것일 수 있다.In particular, the puncturing parameters of Table 4 may be optimized for variable length signaling information.
(Step 2) 계산된 임시 펑처링 사이즈(N punc_temp )와 상기 표 4의 N ldpc_parity 를 이용하여, 하기 수학식 6과 같이 임시 전송 비트수(N FEC_temp )를 계산한다.(Step 2) Using the calculated temporary puncturing size ( N punc_temp ) and N ldpc_parity of Table 4, the number of temporary transmission bits ( N FEC_temp ) is calculated as in
[수학식 6][Equation 6]
(Step 3) 계산된 임시 전송 비트수(N FEC_temp )를 이용하여 하기 수학식 7과 같이 전송 비트수(N FEC )를 계산한다.(Step 3) Using the calculated number of temporary transmission bits ( N FEC_temp ), the number of transmission bits ( N FEC ) is calculated as in
[수학식 7][Equation 7]
전송 비트수(N FEC )는 펑처링 완료 후 정보부분과 패리티부분의 길이의 총 합을 의미한다.The number of transmission bits ( N FEC ) means the total sum of the lengths of the information part and the parity part after puncturing is completed.
(Step 4) 계산된 전송 비트수(N FEC )를 이용하여 하기 수학식 8와 같이 최종 펑처링 사이즈(N punc )를 계산한다.(Step 4) Using the calculated number of transmission bits ( N FEC ), the final puncturing size ( N punc ) is calculated as in
[수학식 8][Equation 8]
최종 펑처링 사이즈(N punc )는 펑처링해야 하는 패리티의 사이즈를 의미한다.The final puncturing size ( N punc ) means the size of parity to be punctured.
즉, 패리티 펑처링부(170)는 패리티 퍼뮤테이션 및 리피티션이 완료된 전체 LDPC 코드워드의 마지막 N punc 개의 비트들(the last N punc bits of the whole LDPC codeword with parity permutation and repetition)을 펑처링할 수 있다.That is, the
제로 리무빙부(180)는 LDPC 코드워드의 정보 부분에서 제로 패딩된 비트들을 제거한다.The zero removing
비트 인터리빙부(190)는 제로 리무빙된 LDPC 코드워드에 대하여 비트 인터리빙을 수행한다. 이 때, 비트 인터리빙은 기설정된 사이즈의 메모리에 LDPC 코드워드를 기록하는 방향과 읽는 방향을 다르게 하는 방식으로 수행될 수 있다.The
컨스틸레이션 맵핑부(195)는 심볼 맵핑을 수행한다. 예를 들어, 컨스틸레이션 맵핑부(195)는 QPSK 방식으로 구현될 수 있다.The
시그널링 정보 복호화 장치(300)는 L1-Basic이나 L1-Detail 등의 시그널링 정보를 복조 및 채널복호화한다.The signaling
시그널링 정보 복호화 장치(300)는 컨스틸레이션 디맵핑부(395), 비트 디인터리빙부(390), 역 제로 리무빙부(380), 역 패리티 펑처링부(370), 역 패리티 퍼뮤테이션부(360), LDPC 디코더(360), 역 제로 패딩부(340), BCH 디코더(330), 역 스크램블링부(320) 및 역 세그멘테이션부(310)를 포함한다.The signaling
도 1에 도시된 시그널링 정보 복호화 장치(300)는 BICM(Bit-Interleaved Coded Modulation) 디코딩 장치에 상응하는 것으로 볼 수 있고, 이 때, BICM 디코딩 장치의 오류정정복호화기는 도 1에 도시된 역 제로 리무빙부(380), 역 패리티 펑처링부(370), 역 패리티 퍼뮤테이션부(360), LDPC 디코더(360), 역 제로 패딩부(340), BCH 디코더(330), 역 스크램블링부(320) 및 역 세그멘테이션부(310)에 상응하는 것으로 볼 수 있다.The signaling
역 세그멘테이션부(310)는 세그먼테이션부(110)의 역과정을 수행한다.The
역 스크램블링부(320)는 스크램블링부(120)의 역과정을 수행한다.The
BCH 디코더(330)는 BCH 인코더(130)의 역과정을 수행한다.The
역 제로 패딩부(340)는 제로 패딩부(140)의 역과정을 수행한다.The inverse zero
특히, 역 제로 패딩부(340)는 LDPC 디코더(350)로부터 LDPC 정보 비트열을 수신하고, 쇼트닝 패턴 오더를 이용하여 모든 비트가 0으로 채워진 그룹들을 선별하고, 상기 그룹들을 제외한 그룹들을 이용하여 상기 LDPC 정보 비트열로부터 BCH 인코딩된 비트열을 생성할 수 있다. In particular, the inverse zero
LDPC 디코더(350)는 LDPC 인코더(150)의 역과정을 수행한다.The
역 패리티 퍼뮤테이션부(360)는 패리티 퍼뮤테이션부(160)의 역과정을 수행한다.The inverse
특히, 역 패리티 퍼뮤테이션부(360)는 LDPC 부호어의 패리티 비트들을 복수개의 그룹들로 분할하고, 상기 그룹들을 그룹-와이즈 인터리빙 오더를 이용하여 그룹-와이즈 디인터리빙하여 LDPC 디코딩될 LDPC 부호어를 생성할 수 있다.In particular, the
역 패리티 펑처링부(370)는 패리티 펑처링부(170)의 역과정을 수행한다.The inverse
이 때, 역 패리티 펑처링부(370)는 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차에 곱해지는 제1 정수 및 상기 제1 정수와 상이한 제2 정수를 이용하여 임시 펑처링 사이즈(temporary puncturing size)를 계산하고, 상기 BCH 인코딩된 비트열의 길이와 12960의 합과 상기 임시 펑처링 사이즈의 차를 이용하여 임시 전송 비트수를 계산하고, 상기 임시 전송 비트수와 모듈레이션 오더를 이용하여 전송 비트수를 계산하고, 상기 임시 전송 비트수, 상기 전송 비트수 및 상기 임시 전송 비트수를 이용하여 최종 펑처링 사이즈를 계산하고, 상기 최종 펑처링 사이즈를 고려하여 상기 역 패리티 퍼뮤테이션부(360)로 제공되는 LDPC 부호어를 생성할 수 있다.In this case, the inverse
역 제로 리무빙부(380)는 제로 리무빙부(180)의 역과정을 수행한다.The reverse zero removing
비트 디인터리빙부(390)는 비트 인터리빙부(190)의 역과정을 수행한다.The bit
컨스틸레이션 디맵핑부(395)는 컨스틸레이션 맵칭부(195)의 역과정을 수행한다.The
도 2는 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법을 나타낸 동작 흐름도이다.2 is an operation flowchart illustrating a signaling information encoding method according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 먼저 시그널링 정보를 여러 그룹들로 분할한다(S210).Referring to FIG. 2 , in the signaling information encoding method according to an embodiment of the present invention, signaling information is first divided into several groups ( S210 ).
즉, 단계(S210)는 시그널링 정보의 길이가 기설정된 길이보다 긴 경우, 시그널링 정보를 여러 개의 LDPC 코드워드(codeword)에 나누어서 송신하기 위해 시그널링 정보를 여러 그룹들로 분할한다. 즉, 시그널링 정보를 하나의 LDPC 코드워드에 담지 못하는 경우에, 단계(S210)는 몇 개의 코드워드에 시그널링 정보를 담을지를 결정하고, 결정된 개수의 맞추어 시그널링 정보를 분할할 수 있다.That is, in step S210, when the length of the signaling information is longer than the preset length, the signaling information is divided into several groups in order to transmit the signaling information by dividing it into several LDPC codewords. That is, when signaling information cannot be contained in one LDPC codeword, step S210 may determine how many codewords to contain the signaling information, and divide the signaling information according to the determined number.
예를 들어, 시그널링 정보의 길이가 L1-Detail과 같이 가변인 경우, 시그널링 정보 부호화 방법은 단계(S210)를 포함할 수 있다.For example, when the length of the signaling information is variable, such as L1-Detail, the signaling information encoding method may include step S210.
예를 들어, 시그널링 정보의 길이가 L1-Basic과 같이 고정된 경우, 시그널링 정보 부호화 방법은 단계(S210)를 포함하지 않을 수 있다.For example, when the length of the signaling information is fixed like L1-Basic, the signaling information encoding method may not include step S210.
또한, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 시그널링 정보를 보호하기 위한 스크램블링을 수행한다(S220).In addition, the signaling information encoding method according to an embodiment of the present invention performs scrambling to protect signaling information (S220).
이 때, 스크램블링은 본 기술분야에서 알려진 다양한 방식으로 수행될 수 있다.At this time, scrambling may be performed in various ways known in the art.
또한, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 패리티 길이 N bch_parity = 168비트인 BCH 패리티를 이용하여 BCH 인코딩을 수행한다(S230).Also, in the signaling information encoding method according to an embodiment of the present invention, BCH encoding is performed using BCH parity having a parity length N bch_parity = 168 bits (S230).
단계(S230)는 도 1에 도시된 BCH 인코더(130)에 의하여 수행되는 것일 수 있다.Step S230 may be performed by the
또한, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 BCH 인코딩 수행 후, 제로 패딩(zero padding) 또는 쇼트닝(shortening)을 수행한다(S240).In addition, the signaling information encoding method according to an embodiment of the present invention performs zero padding or shortening after performing BCH encoding ( S240 ).
이 때, 제로 패딩은 도 1에 도시된 제로 패딩부(140)에 의하여 수행되는 것일 수 있다.In this case, the zero padding may be performed by the zero
실제 전송하고자 하는 정보는 N bch 비트이고, LDPC 정보부분의 길이는 K ldpc 비트이므로, 단계(S240)에서 K ldpc -N bch 만큼의 비트들을 비트 '0'으로 채워 넣는 과정인 제로 패딩이 수행된다.Since the information to be actually transmitted is N bch bits and the length of the LDPC information part is K ldpc bits, zero padding is performed, which is a process of filling K ldpc - N bch bits with bit '0' in step S240. .
단계(S240)의 제로 패딩은 상기 표 2의 쇼트닝 패턴 오더에 의하여 수행될 수 있다.The zero padding in step S240 may be performed according to the shortening pattern order of Table 2 above.
또한, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 제로 패딩되고 시그널링 정보가 맵핑된 K ldpc 를 이용하여 LDPC 인코딩을 수행한다(S250).Also, in the signaling information encoding method according to an embodiment of the present invention, LDPC encoding is performed using zero-padded K ldpc to which signaling information is mapped ( S250 ).
이 때, 단계(S250)는 부호율이 3/15이고, 길이가 16200인 LDPC 부호어에 상응하는 LDPC 인코더에 의하여 수행될 수 있다.In this case, step S250 may be performed by an LDPC encoder corresponding to an LDPC codeword having a code rate of 3/15 and a length of 16200.
또한, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 패리티 펑처링(parity puncturing)을 하기 위한 사전 작업으로, 정보 부분이 아닌 패리티 부분에 대한 그룹-와이즈 패리티 인터리빙(group-wise parity interleaving)을 수행한다(S260).In addition, the signaling information encoding method according to an embodiment of the present invention is a pre-work for parity puncturing, and group-wise parity interleaving for the parity part, not the information part, is performed. carry out (S260).
이 때, 단계(S260)는 상기 수학식 4 및 상기 표 3의 그룹-와이즈 인터리빙 순서에 따라 그룹-와이즈 패리티 인터리빙을 수행할 수 있다.In this case, in step S260, group-wise parity interleaving may be performed according to the group-wise interleaving order of
또한, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 패리티 인터리빙(패리티 퍼뮤테이션)이 완료된 후, LDPC 부호어의 일부 패리티를 펑처링한다(S270).Also, in the signaling information encoding method according to an embodiment of the present invention, after parity interleaving (parity permutation) is completed, some parities of the LDPC codeword are punctured ( S270 ).
단계(S270)에서 펑처링된 비트들은 전송되지 않는다.The bits punctured in step S270 are not transmitted.
이 때, 패리티 인터리빙이 완료된 후, 패리티 펑처링이 수행되기 전에 패리티 인터리빙된 LDPC 패리티 비트들의 일부분이 반복되는 패리티 리피티션(parity repetition)이 수행될 수도 있다.In this case, after parity interleaving is completed, parity repetition in which a portion of the parity interleaved LDPC parity bits are repeated before parity puncturing is performed may be performed.
단계(S270)의 패리티 펑처링은 도 1에 도시된 패리티 펑처링부(170)에 의하여 수행될 수 있다.Parity puncturing in step S270 may be performed by the
또한, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 LDPC 코드워드의 정보 부분에서 제로 패딩된 비트들을 제거하는 제로 리무빙을 수행한다(S280).In addition, the signaling information encoding method according to an embodiment of the present invention performs zero-removing in which zero-padded bits are removed from the information part of the LDPC codeword (S280).
또한, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 제로 리무빙된 LDPC 코드워드에 대하여 비트 인터리빙을 수행한다(S290). 이 때, 단계(S290)는 기설정된 사이즈의 메모리에 LDPC 코드워드를 기록하는 방향과 읽는 방향을 달리하는 방식으로 수행될 수 있다.In addition, the signaling information encoding method according to an embodiment of the present invention performs bit interleaving on the zero-removed LDPC codeword (S290). In this case, step S290 may be performed in a manner in which the writing direction and the reading direction of the LDPC codeword are different from each other in the memory of a preset size.
또한, 본 발명의 일실시예에 따른 시그널링 정보 부호화 방법은 심볼 맵핑을 수행한다(S295).In addition, the signaling information encoding method according to an embodiment of the present invention performs symbol mapping (S295).
도 3은 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법을 나타낸 동작 흐름도이다.3 is an operation flowchart illustrating a signaling information decoding method according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 안테나를 통하여 수신된 신호에 대하여 컨스틸레이션 디맵핑을 수행한다(S310).Referring to FIG. 3, in the signaling information decoding method according to an embodiment of the present invention, constellation demapping is performed on a signal received through an antenna (S310).
이 때, 단계(S310)는 도 2에 도시된 단계(S295)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 컨스틸레이션 디맵핑부(395)에 의하여 수행되는 것일 수 있다.In this case, step S310 may correspond to the reverse process of step S295 shown in FIG. 2 , and may be performed by the
또한, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 비트 디인터리빙을 수행한다(S320).In addition, the signaling information decoding method according to an embodiment of the present invention performs bit deinterleaving (S320).
이 때, 단계(S320)는 도 2에 도시된 단계(S290)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 비트 디인터리빙부(390)에 의하여 수행되는 것일 수 있다.In this case, step S320 may correspond to the reverse process of step S290 shown in FIG. 2 , or may be performed by the
또한, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 역 제로 리무빙을 수행한다(S330).In addition, the signaling information decoding method according to an embodiment of the present invention performs inverse zero removing (S330).
이 때, 단계(S330)는 도 2에 도시된 단계(S280)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 역 제로 리무빙부(380)에 의하여 수행되는 것일 수 있다.In this case, step S330 may correspond to the reverse process of step S280 shown in FIG. 2 , and may be performed by the reverse zero removing
또한, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 역 패리티 펑처링을 수행한다(S340).In addition, the signaling information decoding method according to an embodiment of the present invention performs reverse parity puncturing (S340).
이 때, 단계(S340)는 도 2에 도시된 단계(S270)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 역 패리티 펑처링부(370)에 의하여 수행되는 것일 수 있다.In this case, step S340 may correspond to the reverse process of step S270 shown in FIG. 2 , or may be performed by the inverse
또한, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 역 패리티 퍼뮤테이션을 수행한다(S350).In addition, the signaling information decoding method according to an embodiment of the present invention performs inverse parity permutation (S350).
이 때, 단계(S350)는 도 2에 도시된 단계(S260)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 역 패리티 퍼뮤테이션부(360)에 의하여 수행되는 것일 수 있다.In this case, step S350 may correspond to the reverse process of step S260 shown in FIG. 2 , or may be performed by the
또한, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 LDPC 디코딩을 수행한다(S360).In addition, the signaling information decoding method according to an embodiment of the present invention performs LDPC decoding (S360).
이 때, 단계(S360)는 도 2에 도시된 단계(S250)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 LDPC 디코더(350)에 의하여 수행되는 것일 수 있다.In this case, step S360 may correspond to the reverse process of step S250 shown in FIG. 2 , or may be performed by the
또한, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 역 제로 패딩을 수행한다(S370).In addition, the signaling information decoding method according to an embodiment of the present invention performs inverse zero padding (S370).
이 때, 단계(S370)는 도 2에 도시된 단계(S240)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 역 제로 패딩부(340)에 의하여 수행되는 것일 수 있다.In this case, step S370 may correspond to the reverse process of step S240 illustrated in FIG. 2 , and may be performed by the inverse zero
또한, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 BCH 디코딩을 수행한다(S380).In addition, the signaling information decoding method according to an embodiment of the present invention performs BCH decoding (S380).
이 때, 단계(S380)는 도 2에 도시된 단계(S230)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 BCH 디코더(330)에 의하여 수행되는 것일 수 있다.In this case, step S380 may correspond to the reverse process of step S230 shown in FIG. 2 , and may be performed by the
또한, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 역 스크램블링을 수행한다(S390).In addition, the signaling information decoding method according to an embodiment of the present invention performs de-scrambling (S390).
이 때, 단계(S390)는 도 2에 도시된 단계(S220)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 역 스크램블링부(320)에 의하여 수행되는 것일 수 있다.In this case, step S390 may correspond to the reverse process of step S220 shown in FIG. 2 , or may be performed by the
또한, 본 발명의 일실시예에 따른 시그널링 정보 복호화 방법은 역 세그멘테이션을 수행한다(S395).In addition, the signaling information decoding method according to an embodiment of the present invention performs reverse segmentation (S395).
이 때, 단계(S395)는 도 2에 도시된 단계(S210)의 역과정에 해당하는 것일 수 있고, 도 1에 도시된 역 세그멘테이션부(310)에 의하여 수행되는 것일 수 있다.In this case, step S395 may correspond to the reverse process of step S210 shown in FIG. 2 , or may be performed by the
도 4는 본 발명의 일실시예에 따른 방송 신호 프레임을 나타낸 도면이다.4 is a diagram illustrating a broadcast signal frame according to an embodiment of the present invention.
도 4를 참조하면, 본 발명의 일실시예에 따른 방송 신호 프레임은 부트스트랩(421), 프리앰블(423) 및 데이터 심볼들(425)로 이루어질 수 있다.Referring to FIG. 4 , a broadcast signal frame according to an embodiment of the present invention may include a
프리앰블(423)은 시그널링 정보를 포함한다.The
도 4에 도시된 예에서, 프리앰블(423)은 L1-Basic 정보(431) 및 L1-Detail 정보(433)를 포함할 수 있다.In the example shown in FIG. 4 , the
이 때, L1-Basic 정보(431)는 고정 길이 시그널링 정보일 수 있다.In this case, the L1-
예를 들어, L1-Basic 정보(431)는 200비트에 상응하는 것일 수 있다.For example, the L1-
이 때, L1-Detail 정보(433)는 가변 길이 시그널링 정보일 수 있다.In this case, the L1-
예를 들어, L1-Detail 정보(433)는 200~2352비트에 상응하는 것일 수 있다.For example, the L1-
LDPC(Low Density Parity Check) 부호는 AWGN(Additive White Gaussian Noise) 채널에서 쉐넌(Shannon) 한계에 근접하는 부호로 알려져 있으며, 터보부호보다 근사적으로(asymptotically) 우수한 성능, 병렬복호(parallelizable decoding) 등의 장점이 있다.The LDPC (Low Density Parity Check) code is known as a code close to the Shannon limit in the AWGN (Additive White Gaussian Noise) channel, and has asymptotically better performance than the turbo code, parallel decoding, etc. has the advantage of
일반적으로, LDPC 부호는 랜덤하게 생성된 낮은 밀도의 PCM(Parity Check Matrix)에 의해 정의된다. 그러나, 랜덤하게 생성된 LDPC 부호는 PCM을 저장하기 위해 많은 메모리가 필요할 뿐만 아니라, 메모리를 액세스하는데 많은 시간이 소요된다. 이와 같은 문제를 해결하기 위해 쿼시-사이클릭(Quasi-cyclic) LDPC(QC-LDPC) 부호가 제안되었으며, 제로 메트릭스(zero matrix) 또는 CPM(Circulant Permutation Matrix)으로 구성된 QC-LDPC 부호는 하기 수학식 9에 의해 표현되는 PCM에 의해 정의된다.In general, the LDPC code is defined by a randomly generated low density PCM (parity check matrix). However, the randomly generated LDPC code not only requires a lot of memory to store the PCM, but also takes a lot of time to access the memory. To solve this problem, a quasi-cyclic LDPC (QC-LDPC) code has been proposed, and the QC-LDPC code composed of a zero matrix or a CPM (Circulant Permutation Matrix) is expressed by It is defined by the PCM represented by 9.
[수학식 9][Equation 9]
여기서, J는 크기가 L x L인 CPM이며 하기 수학식 10과 같이 주어진다. 이하에서, L은 360일 수 있다.Here, J is a CPM having a size of L x L and is given by
[수학식 10][Equation 10]
또한, Ji는 L x L 항등행렬(identity matrix) I(=J0)를 오른쪽으로 i(0≤i<L)번 이동시킨 것이며, J∞는 L x L 영행렬(zero matrix)이다. 따라서, QC-LDPC 부호에서는 Ji를 저장하기 위해 지수(exponent) i만 저장하면 되기 때문에, PCM를 저장하기 위해 요구되는 메모리가 크게 줄어든다.In addition, J i is an L x L identity matrix I(=J 0 ) shifted to the right i(0≤i<L) times, and J ∞ is an L x L zero matrix. Accordingly, in the QC-LDPC code, since only the exponent i needs to be stored to store J i , the memory required to store the PCM is greatly reduced.
도 5는 본 발명의 일실시예에 따른 LDPC 부호에 상응하는 패리티 검사 행렬의 구조를 나타낸 도면이다.5 is a diagram illustrating a structure of a parity check matrix corresponding to an LDPC code according to an embodiment of the present invention.
도 5를 참조하면, 행렬 A와 C의 크기는 각각 g x K와 (N-K-g) x (K+g)이며, 크기가 L x L인 영행렬과 CPM으로 구성된다. 또한, 행렬 z는 크기가 g x (N-K-g)인 영행렬이고, 행렬 D는 크기가 (N-K-g) x (N-K-g)인 항등행렬(identity matrix)이며, 행렬 B는 크기가 g x g인 이중 대각행렬(dual diagonal matrix)이다. 이 때, 행렬 B는 대각선의 원소와 대각선의 아래쪽에 이웃하는 원소들 이외의 모든 원소들이 모두 0인 행렬일 수도 있고, 하기 수학식 11과 같이 정의될 수도 있다.Referring to FIG. 5 , the sizes of matrices A and C are g x K and (N-K-g) x (K+g), respectively, and are composed of a zero matrix having a size of L x L and a CPM. Also, matrix z is a zero matrix of size g x (N-K-g), matrix D is an identity matrix of size (N-K-g) x (N-K-g), and matrix B is a dual diagonal matrix of size g x g matrix). In this case, the matrix B may be a matrix in which all elements other than the diagonal element and the elements adjacent to the lower part of the diagonal are all 0, or may be defined as in
[수학식 11][Equation 11]
여기서, ILxL는 크기가 L x L인 항등행렬이다. Here, I LxL is an identity matrix of size L x L.
즉, 행렬 B는 일반적인(bit-wise) 이중 대각행렬일 수도 있고, 상기 수학식 11에 표기된 바와 같이 항등행렬을 블록으로 하는 블럭와이즈(block-wise) 이중 대각행렬일 수도 있다. 일반적인(bit-wise) 이중 대각행렬에 대해서는 한국공개특허 2007-0058438호 등에 상세히 개시되어 있다.That is, the matrix B may be a bit-wise double diagonal matrix or a block-wise double diagonal matrix using the identity matrix as a block as expressed in
특히, 행렬 B가 일반적인(bit-wise) 이중 대각행렬인 경우, 이러한 행렬 B를 포함하는 도 5에 도시된 구조의 PCM에 행 퍼뮤테이션(row permutation) 또는 열 퍼뮤테이션(column permutation)을 적용하여 쿼시 사이클릭으로 변환할 수 있음은 당업자에게 자명하다. In particular, when the matrix B is a normal (bit-wise) double diagonal matrix, row permutation or column permutation is applied to the PCM of the structure shown in FIG. 5 including this matrix B. It is apparent to those skilled in the art that conversion to quasi-cyclic is possible.
이 때, N은 부호어(codeword)의 길이이며, K는 정보(information)의 길이를 각각 나타낸다.In this case, N is the length of a codeword, and K is the length of information.
본 발명에서는 아래 표 5와 같이 부호율(code rate)이 3/15이며, 부호어의 길이가 16200인 새롭게 설계된 QC-LDPC 부호를 제안한다. 즉, 길이가 3240인 정보를 입력 받아, 길이가 16200인 LDPC 부호어를 생성하는 LDPC 부호를 제안한다.In the present invention, as shown in Table 5 below, a newly designed QC-LDPC code having a code rate of 3/15 and a codeword length of 16200 is proposed. That is, an LDPC code that receives information having a length of 3240 and generates an LDPC codeword having a length of 16200 is proposed.
표 5는 본 발명의 QC-LDPC 부호의 A, B, C, D, Z 행렬의 크기를 나타낸다.Table 5 shows the sizes of the A, B, C, D, and Z matrices of the QC-LDPC code of the present invention.
[표 5][Table 5]
새롭게 설계된 LDPC 부호는 수열 형태로 표시될 수 있으며, 수열과 행렬(패리티 비트 체크 행렬)은 등가(equivalent) 관계가 성립하고, 수열은 하기 테이블과 같이 표현될 수 있다.The newly designed LDPC code may be expressed in the form of a sequence, an equivalent relationship is established between the sequence and the matrix (parity bit check matrix), and the sequence may be expressed as shown in the table below.
[테이블][table]
제1행: 8 372 841 4522 5253 7430 8542 9822 10550 11896 11988 Row 1: 8 372 841 4522 5253 7430 8542 9822 10550 11896 11988
제2행: 80 255 667 1511 3549 5239 5422 5497 7157 7854 11267 Line 2: 80 255 667 1511 3549 5239 5422 5497 7157 7854 11267
제3행: 257 406 792 2916 3072 3214 3638 4090 8175 8892 9003 Line 3: 257 406 792 2916 3072 3214 3638 4090 8175 8892 9003
제4행: 80 150 346 1883 6838 7818 9482 10366 10514 11468 12341 Line 4: 80 150 346 1883 6838 7818 9482 10366 10514 11468 12341
제5행: 32 100 978 3493 6751 7787 8496 10170 10318 10451 12561 Line 5: 32 100 978 3493 6751 7787 8496 10170 10318 10451 12561
제6행: 504 803 856 2048 6775 7631 8110 8221 8371 9443 10990 Line 6: 504 803 856 2048 6775 7631 8110 8221 8371 9443 10990
제7행: 152 283 696 1164 4514 4649 7260 7370 11925 11986 12092 Line 7: 152 283 696 1164 4514 4649 7260 7370 11925 11986 12092
제8행: 127 1034 1044 1842 3184 3397 5931 7577 11898 12339 12689 Line 8: 127 1034 1044 1842 3184 3397 5931 7577 11898 12339 12689
제9행: 107 513 979 3934 4374 4658 7286 7809 8830 10804 10893 Line 9: 107 513 979 3934 4374 4658 7286 7809 8830 10804 10893
제10행: 2045 2499 7197 8887 9420 9922 10132 10540 10816 11876 Line 10: 2045 2499 7197 8887 9420 9922 10132 10540 10816 11876
제11행: 2932 6241 7136 7835 8541 9403 9817 11679 12377 12810 Line 11: 2932 6241 7136 7835 8541 9403 9817 11679 12377 12810
제12행: 2211 2288 3937 4310 5952 6597 9692 10445 11064 11272Line 12: 2211 2288 3937 4310 5952 6597 9692 10445 11064 11272
수열형태로 표기된 LDPC 부호는 DVB 표준에서 널리 사용되고 있다.LDPC codes expressed in sequence form are widely used in the DVB standard.
본 발명의 일실시예에 따르면, 수열형태로 표기된 LDPC 부호는 다음과 같이 부호화(encoding)된다. 정보크기(information size)가 K인 정보블록(information block) S=(s0, s1, ..., sK-1)를 가정하자. LDPC 부호화기(encoder)는 크기가 K인 정보블록 S를 이용하여 크기가 N=K+M1+M2인 부호어(codeword) 를 생성한다. 여기서, M1=g, M2=N-K-g이다. 또한, M1은 이중 대각행렬(dual diagonal matrix) B에 대응하는 패리티(parity)의 크기이며, M2는 항등행렬 D에 대응하는 패리티의 크기이다. 부호화 과정은 다음과 같다.According to an embodiment of the present invention, the LDPC code expressed in the form of a sequence is encoded as follows. Assume that an information block having an information size of K S=(s 0 , s 1 , ..., s K-1 ). The LDPC encoder uses an information block S having a size of K to obtain a codeword having a size of N=K+M 1 +M 2 create Here, M 1 =g, M 2 =NKg. In addition, M 1 is the size of parity corresponding to the dual diagonal matrix B, and M 2 is the size of the parity corresponding to the identity matrix D. The encoding process is as follows.
-초기화(initialization):-Initialization:
[수학식 12][Equation 12]
-첫 번째 를 상기 테이블의 수열의 제1행에 명시된 패러티 비트 주소들(parity bit addresses)에서 누적(accumulate)한다. 예를 들어, 길이가 16200이며, 부호율이 3/15인 LDPC 부호에서의 누적 과정은 다음과 같다.-First is accumulated from the parity bit addresses specified in the first row of the sequence of the table. For example, an accumulation process in an LDPC code having a length of 16200 and a code rate of 3/15 is as follows.
여기서 덧셈()은 GF(2)에서 일어난다.Add here ( ) occurs in GF(2).
-다음 L-1개의 정보비트, 즉 들에 대해서는, 하기 수학식 13에서 계산된 패러티 비트 주소들에서 누적한다.-Next L-1 information bits, that is, , accumulate at the parity bit addresses calculated in
[수학식 13][Equation 13]
여기서, x는 첫 번째 비트 에 대응되는 패러티 비트 주소들, 즉 상기 테이블의 수열의 제1행에 표기된 패러티 비트 주소들을 나타내며, Q1 = M1/L, Q2 = M2/L, L = 360이다. 또한, Q1과 Q2는 하기 표 6에 정의된다. 예를 들어, 길이가 16200이며, 부호율이 3/15인 LDPC 부호는 M1 = 1080, Q1 = 3, M2 = 11880, Q2 = 33, L = 360이므로, 두 번째 비트 에 대해서는 상기 수학식 13을 이용하면 다음과 같은 연산이 수행된다.where x is the first bit Parity bit addresses corresponding to , ie, parity bit addresses indicated in the first row of the sequence of the table, are Q 1 = M 1 /L, Q 2 = M 2 /L, and L = 360. In addition, Q 1 and Q 2 are defined in Table 6 below. For example, an LDPC code with a length of 16200 and a code rate of 3/15 is M 1 = 1080, Q 1 = 3, M 2 = 11880, Q 2 = 33, L = 360, so the second bit For , using
표 6은 설계된 QC-LDPC 부호의 M1, M2, Q1, Q2의 크기를 나타낸다.Table 6 shows the sizes of M 1 , M 2 , Q 1 , and Q 2 of the designed QC-LDPC code.
[표 6][Table 6]
-다음의 부터 까지의 새로운 360개의 정보비트들은 상기 수열의 제2행을 이용하여, 상기 수학식 13으로부터 패러티 비트 누적기들의 주소를 계산하고, 누적한다.-the next from For the new 360 information bits up to, the addresses of parity bit accumulators are calculated and accumulated from Equation (13) using the second row of the sequence.
-비슷한 방법으로, 새로운 L개의 정보비트들로 구성된 모든 그룹(group)들에 대해서, 상기 수열들의 새로운 행을 이용하여, 상기 수학식 13으로부터 패러티 비트 누적기들의 주소를 계산하고, 누적한다.- In a similar way, for all groups composed of the new L information bits, the addresses of the parity bit accumulators are calculated and accumulated from Equation (13) using the new row of the sequence.
-에서 까지의 모든 정보비트들이 사용된 후, i = 1부터 시작하여 하기 수학식 14의 연산을 순차적으로 수행한다.- at After all information bits up to , are used, the operation of
[수학식 14][Equation 14]
-다음으로, 하기 수학식 15와 같은 패러티 인터리빙(interleaving)을 수행하면, 이중 대각행렬 B에 대응하는 패러티 생성이 완료된다.- Next, when parity interleaving is performed as in
[수학식 15][Equation 15]
K개의 정보비트()를 이용하여 이중 대각행렬 B에 대응하는 패러티 생성이 완료되면, M1개의 생성된 패러티()을 이용하여, 항등행렬 D에 대응하는 패러티를 생성한다.K information bits ( ), when the parity generation corresponding to the double diagonal matrix B is completed, M 1 generated parity ( ) to generate a parity corresponding to the identity matrix D.
-에서 까지의 L개의 비트들로 구성된 모든 그룹(group)들에 대해서, 상기 수열들의 새로운 행(이중 대각행렬 B에 대응하는 패러티를 생성할 때 이용한 마지막 행의 바로 다음 행부터 시작)과 상기 수학식 13을 이용하여 패러티 비트 누적기들의 주소를 계산하고, 관련 연산을 수행한다.- at For all groups consisting of L bits up to, a new row of the sequence (starting from the row immediately following the last row used to generate the parity corresponding to the double diagonal matrix B) and
-에서 까지의 모든 비트들이 사용된 후, 하기 수학식 16과 같은 패러티 인터리빙을 수행하면, 항등행렬 D에 대응하는 패러티 생성이 완료된다.- at After all bits of up to , are used, parity interleaving as shown in
[수학식 16][Equation 16]
도 6은 도 1에 도시된 제로 패딩부의 동작의 일 예를 나타낸 도면이다.FIG. 6 is a diagram illustrating an example of an operation of the zero padding unit illustrated in FIG. 1 .
도 6을 참조하면, 쇼트닝 패턴 오더가 [4 1 5 2 8 6 0 7 3]인 경우의 제로 패딩 동작을 알 수 있다.Referring to FIG. 6 , a zero padding operation when the shortening pattern order is [4 1 5 2 8 6 0 7 3] can be seen.
도 6에 도시된 예에서, LDPC 정보 비트열의 길이는 3240이고, 따라서 LDPC 정보 비트들은 9개의 360비트들의 그룹들로 구성된다.In the example shown in Fig. 6, the length of the LDPC information bit stream is 3240, so the LDPC information bits are composed of groups of nine 360 bits.
먼저, 상기 수학식 2를 이용하여 모든 비트를 0으로 채울 그룹들의 개수를 결정하면, (3240-368)/360 = 7.9이므로 7개의 그룹들이 0으로 채워질 그룹들로 결정된다.First, if the number of groups in which all bits are filled with 0 is determined using
또한, 쇼트닝 패턴 오더가 [4 1 5 2 8 6 0 7 3]이므로, 4에 의하여 인덱싱되는 5번째 그룹(610), 1에 의하여 인덱싱되는 두 번째 그룹(620), 5에 의하여 인덱싱되는 여섯 번째 그룹(630), 2에 의하여 인덱싱되는 세 번째 그룹(640), 8에 의하여 인덱싱되는 9번째 그룹(650), 6에 의하여 인덱싱되는 7번째 그룹(660), 0에 의하여 인덱싱되는 첫 번째 그룹(670)의 총 7개 그룹들이 선택되어 그룹 내의 모든 비트들이 0으로 채워진다.Also, since the shortening pattern order is [4 1 5 2 8 6 0 7 3], the
또한, 0으로 인덱싱되는 첫 번째 그룹(670)의 다음 순서는 7로 인덱싱되는 8번째 그룹(680)이므로, 7로 인덱싱되는 8번째 그룹(680)의 앞에서부터 (3240 - 368 - (360 x 7)) = 352개의 비트들이 0으로 채워진다.Also, since the next order of the
제로 패딩이 완료된 후, 3으로 인덱싱되는 4번째 그룹(690)의 360비트 및 7로 인덱싱되는 8번째 그룹(680)의 남은 8비트의 총 368비트에 N bch (=368) 비트들의 BCH 인코딩된 비트열이 순차적으로 맵핑된다.After zero padding is completed, BCH encoded of N bch (=368) bits in a total of 368 bits of 360 bits of the
도 7은 도 1에 도시된 패리티 퍼뮤테이션부의 동작의 일 예를 나타낸 도면이다.FIG. 7 is a diagram illustrating an example of an operation of the parity permutator shown in FIG. 1 .
도 7을 참조하면, 그룹-와이즈 인터리빙 오더가 시퀀스 [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17]에 상응하는 경우의 패리티 퍼뮤테이션 동작을 알 수 있다.7 , the group-wise interleaving order sequence [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17 ], the parity permutation operation can be seen.
K ldpc (=3240)개의 정보 비트들은 인터리빙되지 않고, 36개의 360비트들의 그룹들(총 12960비트들)이 인터리빙 대상이 된다. K ldpc (=3240) information bits are not interleaved, and 36 groups of 360 bits (total 12960 bits) are interleaved.
그룹-와이즈 인터리빙 오더가 시퀀스 [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17]에 상응하므로, 패리티 퍼뮤테이션부는 9로 인덱싱되는 10번째 그룹 위치(710)에 20으로 인덱싱되는 21번째 그룹을 위치시키고, 10으로 인덱싱되는 11번째 그룹 위치(720)에 23으로 인덱싱되는 24번째 그룹을 위치시키고, ..., 43으로 인덱싱되는 44번째 그룹 위치(730)에 37로 인덱싱되는 38번째 그룹을 위치시키고, 44로 인덱싱되는 45번째 그룹 위치(740)에 17로 인덱싱되는 18번째 비트 그룹을 위치시킨다.Since the group-wise interleaving order corresponds to the sequence [20 23 25 32 38 41 18 9 10 11 31 24 14 15 26 40 33 19 28 34 16 39 27 30 21 44 43 35 42 36 12 13 29 22 37 17], the parity The permutation unit places the 21st group indexed by 20 in the
패리티 펑처링은 패리티 인터리빙된 패리티 비트들의 뒤쪽(17로 인덱싱되는 18번째 비트그룹쪽)에서 수행될 수 있다.Parity puncturing may be performed on the back side of the parity interleaved parity bits (the 18th bit group indexed to 17).
도 8은 도 1에 도시된 제로 리무빙부의 동작의 일 예를 나타낸 도면이다.FIG. 8 is a diagram illustrating an example of an operation of the zero removing unit illustrated in FIG. 1 .
도 8을 참조하면, 제로 리무빙부는 LDPC 코드워드의 정보 부분에서 제로 패딩된 부분들은 제거하여, 전송을 위한 시그널링 정보를 생성하는 것을 알 수 있다.Referring to FIG. 8 , it can be seen that the zero removing unit removes zero-padded portions from the information portion of the LDPC codeword to generate signaling information for transmission.
도 9는 본 발명의 일실시예에 따른 패리티 펑처링 장치를 나타낸 블록도이다.9 is a block diagram illustrating a parity puncturing apparatus according to an embodiment of the present invention.
도 9를 참조하면, 본 발명의 일실시예에 따른 패리티 펑처링 장치는 프로세서(920) 및 메모리(910)를 포함한다.Referring to FIG. 9 , the parity puncturing apparatus according to an embodiment of the present invention includes a
프로세서(920)는 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들에 대한 패리티 펑처링을 위한, 패리티 비트열의 뒤쪽에서 최종 펑처링 사이즈에 상응하는 개수의 비트들을 펑처링한다.The
이 때, LDPC 부호어는 제로 패딩된 가변 길이 시그널링 정보를 정보 비트들로써 포함할 수 있다.In this case, the LDPC codeword may include zero-padded variable length signaling information as information bits.
이 때, 상기 최종 펑처링 사이즈는 상기 수학식 8과 같이 임시 펑처링 사이즈(temporary puncturing size), 전송 비트수 및 임시 전송 비트수를 이용하여 계산되고, 상기 전송 비트수는 상기 수학식 7과 같이 상기 임시 전송 비트수 및 모듈레이션 오더(modulation order)를 이용하여 계산되고, 상기 임시 전송 비트수는 상기 수학식 6과 같이 BCH 인코딩된 비트열의 길이와 12960의 합과, 상기 임시 펑처링 사이즈의 차를 이용하여 계산되고, 상기 임시 펑처링 사이즈는 상기 수학식 5와 같이 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값을 이용하여 계산될 수 있다.In this case, the final puncturing size is calculated using a temporary puncturing size, the number of transmission bits, and the number of temporary transmission bits as in
이 때, 임시 펑처링 사이즈는 상기 수학식 5와 같이, 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값에 곱해지는 제1 정수(A) 및 상기 제1 정수와 상이한 제2 정수(B)를 이용하여 계산될 수 있다.At this time, as shown in
이 때, 상기 표 4와 같이 상기 제1 정수는 7이고, 상기 제2 정수는 0이고, 상기 모듈레이션 오더는 QPSK에 상응하는 2일 수 있다.In this case, as shown in Table 4, the first integer may be 7, the second integer may be 0, and the modulation order may be 2 corresponding to QPSK.
메모리(910)는 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들에 대한 패리티 펑처링을 위한, 패리티 비트열을 제공한다.The
이 때, 패리티 비트열은 상기 LDPC 부호어의 패리티 비트들을 복수개의 그룹들로 분할하고, 상기 그룹들을 그룹-와이즈 인터리빙 오더를 이용하여 그룹-와이즈 인터리빙하여 생성될 수 있다.In this case, the parity bit stream may be generated by dividing the parity bits of the LDPC codeword into a plurality of groups and group-wise interleaving the groups using a group-wise interleaving order.
이 때, 그룹-와이즈 인터리빙 오더는 시퀀스 [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42]에 상응하는 것일 수 있다.In this case, the group-wise interleaving order corresponds to the sequence [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42] may be doing
도 9에 도시된 패리티 펑처링 장치는 도 1에 도시된 패리티 펑처링부(170)에 상응하는 것일 수 있다.The parity puncturing device shown in FIG. 9 may correspond to the
또한, 도 9에 도시된 구조는 역 패리티 펑처링 장치에 상응하는 것일 수 있다. 이 때, 역 패리티 펑처링 장치는 도 1에 도시된 역 패리티 펑처링부(370)에 상응하는 것일 수 있다.Also, the structure shown in FIG. 9 may correspond to an inverse parity puncturing device. In this case, the inverse parity puncturing device may correspond to the inverse
도 9에 도시된 구조가 역 패리티 펑처링 장치에 상응하는 경우, 프로세서(920)는 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 이용하여 임시 펑처링 사이즈(temporary puncturing size)를 계산하고, 상기 BCH 인코딩된 비트열의 길이와 12960의 합과, 상기 임시 펑처링 사이즈의 차를 이용하여 임시 전송 비트수를 계산하고, 상기 임시 전송 비트수와 모듈레이션 오더를 이용하여 전송 비트수를 계산하고, 상기 임시 전송 비트수, 상기 전송 비트수 및 상기 임시 전송 비트수를 이용하여 최종 펑처링 사이즈를 계산하고, 상기 최종 펑처링 사이즈에 상응하는 역 패리티 펑처링을 수행하여 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트열을 생성한다.When the structure shown in FIG. 9 corresponds to the inverse parity puncturing apparatus, the
이 때, LDPC 부호어는 제로 패딩된 가변 길이 시그널링 정보를 정보 비트들로써 포함할 수 있다.In this case, the LDPC codeword may include zero-padded variable length signaling information as information bits.
이 때, 임시 펑처링 사이즈는 상기 수학식 5와 같이 상기 LDPC 정보 비트열의 길이 및 상기 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값을 이용하여 계산될 수 있다.In this case, the temporary puncturing size may be calculated using a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH-encoded bit string by 2 as shown in
이 때, 임시 펑처링 사이즈는 상기 수학식 5와 같이 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값에 곱해지는 제1 정수(A) 및 상기 제1 정수와 상이한 제2 정수(B)를 이용하여 계산될 수 있다.In this case, the temporary puncturing size is a first integer (A) multiplied by a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH-encoded bit string by 2 as shown in
이 때, 상기 표 4와 같이 상기 제1 정수는 7이고, 상기 제2 정수는 0이고, 상기 모듈레이션 오더는 QPSK에 상응하는 2일 수 있다.In this case, as shown in Table 4, the first integer may be 7, the second integer may be 0, and the modulation order may be 2 corresponding to QPSK.
메모리(910)는 패리티 비트열을 저장한다.The
도 10은 본 발명의 일실시예에 따른 패리티 펑처링 방법을 나타낸 동작 흐름도이다.10 is an operation flowchart illustrating a parity puncturing method according to an embodiment of the present invention.
도 10을 참조하면, 본 발명의 일실시예에 따른 패리티 펑처링 방법은, LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 이용하여 임시 펑처링 사이즈(temporary puncturing size)를 계산한다(S1010).Referring to FIG. 10, in the parity puncturing method according to an embodiment of the present invention, a temporary puncturing size is calculated using a difference between the length of the LDPC information bit string and the length of the BCH encoded bit string ( S1010).
이 때, 임시 펑처링 사이즈는 상기 수학식 5와 같이 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값을 이용하여 계산될 수 있다.In this case, the temporary puncturing size may be calculated using a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH-encoded bit string by 2 as shown in
이 때, 임시 펑처링 사이즈는 상기 수학식 5와 같이 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값에 곱해지는 제1 정수(A) 및 상기 제1 정수와 상이한 제2 정수(B)를 이용하여 계산될 수 있다.In this case, the temporary puncturing size is a first integer (A) multiplied by a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH-encoded bit string by 2 as shown in
이 때, 상기 표 4와 같이 상기 제1 정수는 7이고, 상기 제2 정수는 0이고, 상기 모듈레이션 오더(modulation order)는 QPSK에 상응하는 2일 수 있다.In this case, as shown in Table 4, the first integer may be 7, the second integer may be 0, and the modulation order may be 2 corresponding to QPSK.
또한, 본 발명의 일실시예에 따른 패리티 펑처링 방법은, 상기 BCH 인코딩된 비트열의 길이와 12960의 합과, 상기 임시 펑처링 사이즈의 차를 이용하여 임시 전송 비트수를 계산한다(S1020).Also, in the parity puncturing method according to an embodiment of the present invention, the number of temporary transmission bits is calculated using the difference between the length of the BCH-encoded bit string, the sum of 12960, and the temporary puncturing size (S1020).
또한, 본 발명의 일실시예에 따른 패리티 펑처링 방법은, 상기 임시 전송 비트수와 모듈레이션 오더를 이용하여 전송 비트수를 계산한다(S1030).Also, in the parity puncturing method according to an embodiment of the present invention, the number of transmission bits is calculated using the temporary number of transmission bits and a modulation order (S1030).
또한, 본 발명의 일실시예에 따른 패리티 펑처링 방법은, 상기 임시 전송 비트수, 상기 전송 비트수 및 상기 임시 전송 비트수를 이용하여 최종 펑처링 사이즈를 계산한다(S1040).Also, in the parity puncturing method according to an embodiment of the present invention, a final puncturing size is calculated using the number of temporary transmission bits, the number of transmission bits, and the number of temporary transmission bits ( S1040 ).
또한, 본 발명의 일실시예에 따른 패리티 펑처링 방법은, 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들에 대한 패리티 펑처링을 위한, 패리티 비트열의 뒤쪽에서 상기 최종 펑처링 사이즈에 상응하는 개수의 비트들을 펑처링한다(S1050).In addition, in the parity puncturing method according to an embodiment of the present invention, for parity puncturing of parity bits of an LDPC codeword having a length of 16200 and a code rate of 3/15, the final puncture The number of bits corresponding to the processing size is punctured (S1050).
이 때, LDPC 부호어는 제로 패딩된 가변 길이 시그널링 정보를 정보 비트들로써 포함할 수 있다.In this case, the LDPC codeword may include zero-padded variable length signaling information as information bits.
이 때, 패리티 비트열은 상기 LDPC 부호어의 패리티 비트들을 복수개의 그룹들로 분할하고 상기 그룹들을 그룹-와이즈 인터리빙 오더를 이용하여 그룹-와이즈 인터리빙하여 생성되는 것일 수 있다.In this case, the parity bit stream may be generated by dividing the parity bits of the LDPC codeword into a plurality of groups and group-wise interleaving the groups using a group-wise interleaving order.
이 때, 그룹-와이즈 인터리빙 오더는 시퀀스 [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42]에 상응하는 것일 수 있다.In this case, the group-wise interleaving order corresponds to the sequence [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42] may be doing
이상에서와 같이 본 발명에 따른 패리티 펑처링 장치, 패리티 펑처링 방법 및 역 패리티 펑처링 장치는 상기한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.As described above, in the parity puncturing apparatus, the parity puncturing method, and the inverse parity puncturing apparatus according to the present invention, the configuration and method of the above-described embodiments are not limitedly applicable, but the embodiments are various All or part of each of the embodiments may be selectively combined so that modifications may be made.
910:
메모리
920:
프로세서910: memory
920: processor
Claims (7)
상기 BCH 인코딩된 비트열의 길이와 12960의 합과, 상기 임시 펑처링 사이즈의 차를 이용하여 임시 전송 비트수를 계산하는 단계;
상기 임시 전송 비트수와 모듈레이션 오더를 이용하여 전송 비트수를 계산하는 단계;
상기 임시 전송 비트수, 상기 전송 비트수 및 상기 임시 전송 비트수를 이용하여 최종 펑처링 사이즈를 계산하는 단계; 및
길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들에 대한 패리티 펑처링을 위한, 패리티 비트열의 뒤쪽에서 상기 최종 펑처링 사이즈에 상응하는 개수의 비트들을 펑처링하는 단계
를 포함하는 것을 특징으로 하는 패리티 펑처링 방법.calculating a temporary puncturing size using a difference between the length of the LDPC information bit string and the length of the BCH-encoded bit string;
calculating the number of temporary transmission bits by using the difference between the length of the BCH-encoded bit string, the sum of 12960, and the temporary puncturing size;
calculating the number of transmission bits using the temporary number of transmission bits and a modulation order;
calculating a final puncturing size using the number of temporary transmission bits, the number of transmission bits, and the number of temporary transmission bits; and
For parity puncturing of parity bits of an LDPC codeword having a length of 16200 and a code rate of 3/15, puncturing the number of bits corresponding to the final puncturing size at the back of the parity bit string
Parity puncturing method comprising a.
상기 LDPC 부호어는
제로 패딩된 가변 길이 시그널링 정보를 정보 비트들로써 포함하는 것을 특징으로 하는 패리티 펑처링 방법.The method according to claim 1,
The LDPC codeword is
A parity puncturing method comprising zero-padded variable length signaling information as information bits.
상기 임시 펑처링 사이즈는 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값을 이용하여 계산되는 것을 특징으로 하는 패리티 펑처링 방법.3. The method according to claim 2,
The temporary puncturing size is calculated using a value obtained by dividing a difference between the length of the LDPC information bit string and the length of the BCH-encoded bit string by two.
상기 임시 펑처링 사이즈는 상기 LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 2로 나눈 값에 곱해지는 제1 정수 및 상기 제1 정수와 상이한 제2 정수를 이용하여 계산되는 것을 특징으로 하는 패리티 펑처링 방법.4. The method of claim 3,
The temporary puncturing size is calculated using a first integer multiplied by a value obtained by dividing the difference between the length of the LDPC information bit string and the length of the BCH encoded bit string by 2 and a second integer different from the first integer. How to do parity puncturing.
상기 제1 정수는 7이고, 상기 제2 정수는 0이고,
상기 모듈레이션 오더는 QPSK에 상응하는 2인 것을 특징으로 하는 패리티 펑처링 방법.5. The method according to claim 4,
The first integer is 7, the second integer is 0,
Parity puncturing method, characterized in that the modulation order is 2 corresponding to QPSK.
상기 패리티 비트열은 상기 LDPC 부호어의 패리티 비트들을 복수개의 그룹들로 분할하고, 상기 그룹들을 그룹-와이즈 인터리빙 오더를 이용하여 그룹-와이즈 인터리빙하여 생성되는 것을 특징으로 하는 패리티 펑처링 방법.6. The method of claim 5,
The parity bit stream is generated by dividing the parity bits of the LDPC codeword into a plurality of groups and group-wise interleaving the groups using a group-wise interleaving order.
상기 그룹-와이즈 인터리빙 오더는 시퀀스 [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42]에 상응하는 것을 특징으로 하는 패리티 펑처링 방법.7. The method of claim 6,
The group-wise interleaving order corresponds to the sequence [16 22 27 30 37 44 20 23 25 32 38 41 9 10 17 18 21 33 35 14 28 12 15 19 11 24 29 34 36 13 40 43 31 26 39 42]. Characterized by the parity puncturing method.
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