KR20220138313A - Manufacturing method and application of optical interconnection module - Google Patents
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Abstract
Description
본 발명은 데이터센터 네트워크에서 광송수신 인터페이스 기능을 하는 광인터커넥션 모듈의 제작 방법 및 응용에 관한 것이다.The present invention relates to a manufacturing method and application of an optical interconnection module that functions as an optical transmission/reception interface in a data center network.
광인터커넥션 모듈은 전기 신호를 받아 광신호를 변조하고, 광신호를 수신하여 전기 신호로 바꿔주는 모듈로서 데이터센터, 고성능 컴퓨팅 등의 분야에서 고속 신호 전송을 위한 광연결을 담당하고 있다. 광인터커넥션 모듈을 통해 전송해야 할 데이터 용량이 늘어남에 따라 핵심 블록인 광송신부와 광수신부의 고속화, 소형화, 저가화가 요구시 되고 있다.The optical interconnection module receives electrical signals, modulates optical signals, and receives optical signals and converts them into electrical signals. The optical interconnection module is responsible for optical connection for high-speed signal transmission in data centers and high-performance computing fields. As the data capacity to be transmitted through the optical interconnection module increases, the optical transmitter and optical receiver, which are core blocks, are required to be faster, smaller, and lower in cost.
이를 위해 광인터커넥션 모듈은 광송수신용 광소자 및 전자소자를 제한된 공간에 집적화 시킴으로써 구현될 수 있다. 이러한 광인터커넥션 모듈은 스위칭 전자소자 또는 고속으로 동작하는 전자소자의 입출력부에 최대한 근접하게 광섬유 광결합기를 배치함으로써 광을 통해 연결하려는 기술의 연구가 활발하게 진행되고 있다.To this end, the optical interconnection module can be implemented by integrating optical devices and electronic devices for optical transmission and reception in a limited space. Such an optical interconnection module is actively researched on a technology for connecting through light by arranging an optical fiber optical coupler as close as possible to the input/output part of a switching electronic device or an electronic device operating at high speed.
특히, 데이터센터에서의 스위칭 칩의 용량이 51Tbps/102Tbps 이상으로 진화될 경우 기존의 라인카드의 전면판(Faceplate)에 실장되는 형태인 플러그형 옵틱(Pluggable optics)에서 스위칭 칩에 최근접 배치되어 동일한 스위칭 칩 패키지 기판상에 실장되는 코패키지드 옵틱스(Co-Packaged Optics, CPO) 수준의 광인터커넥션 모듈이 요구될 것으로 전망하고 있다.In particular, when the capacity of the switching chip in the data center evolves to 51Tbps/102Tbps or more, the pluggable optics, which are mounted on the faceplate of the existing line card, are placed closest to the switching chip and the same It is predicted that an optical interconnection module at the level of co-packaged optics (CPO) that is mounted on a switching chip package substrate will be required.
선행기술문헌 : 미국공개특허 제2020/0389968호(2020.12.10.)Prior art literature: US Patent Publication No. 2020/0389968 (2020.12.10.)
본 발명은 팬아웃 웨이퍼 레벨 패키징(Fan-Out Wafer-Level Packaging, FOWLP) 공정을 이용함으로써 광섬유 광결합기가 하부에 배치되는 광인터커넥션 모듈의 제작 방법을 제공한다.The present invention provides a method of manufacturing an optical interconnection module in which an optical fiber optical coupler is disposed at a lower portion by using a Fan-Out Wafer-Level Packaging (FOWLP) process.
또한, 본 발명은 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)에 전자 칩을 실장함으로써 해당 전자 칩에 전기적 그라운드를 제공하고, 방열 경로로 활용 가능한 구조를 제공한다.In addition, the present invention provides an electrical ground to the electronic chip by mounting the electronic chip on an electrical and thermal bench (ETB), and provides a structure that can be used as a heat dissipation path.
본 발명의 일실시예에 따른 팬아웃 웨이퍼 레벨 패키징(Fan-Out Wafer-Level Packaging, FOWLP) 공정을 이용하여 광섬유 광결합기가 하부에 배치되는 광인터커넥션 모듈의 제작 방법은 접착층이 형성된 임시 웨이퍼 상의 제1 영역에 배치된 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)를 이용하여 전자 칩을 실장하는 단계; 상기 임시 페이퍼 상의 제2 영역에 홈(Groove) 영역이 형성된 포토닉스 칩을 실장하는 단계; 상기 임시 페이퍼 상에 실장된 전자 칩과 포토닉스 칩에 대해 에폭시 몰딩(Epoxy Molding Compound, EMC) 공정을 수행하는 단계; 상기 에폭시 몰딩 공정이 수행된 전자 칩 및 포토닉스 칩으로부터 상기 임시 웨이퍼를 제거하고, 제거된 영역에 유전층을 형성한 후 형성된 유전층 상에 재배선층(ReDistribution Layer, RDL)을 형성하는 단계; 상기 포토닉스 칩에 형성된 홈 영역을 이용하여 다이싱(Dicing)을 수행함으로써 상기 에폭시 몰딩 공정이 수행된 포토닉스 칩의 측면을 오픈(Open)하는 단계; 및 상기 오픈된 포토닉스 칩의 측면으로 광섬유 광결합기를 연결하는 단계를 포함할 수 있다.A method of manufacturing an optical interconnection module in which an optical fiber optical coupler is disposed at a lower portion using a Fan-Out Wafer-Level Packaging (FOWLP) process according to an embodiment of the present invention is provided on a temporary wafer with an adhesive layer formed thereon. mounting the electronic chip using an electrical and thermal bench (ETB) disposed in the first area; mounting a photonics chip having a groove area formed thereon in a second area on the temporary paper; performing an epoxy molding compound (EMC) process on the electronic chip and the photonics chip mounted on the temporary paper; removing the temporary wafer from the electronic chip and the photonics chip on which the epoxy molding process has been performed, forming a dielectric layer in the removed area, and then forming a Redistribution Layer (RDL) on the formed dielectric layer; opening a side surface of the photonics chip on which the epoxy molding process is performed by performing dicing using a groove region formed in the photonics chip; and connecting an optical fiber optical coupler to the side of the open photonics chip.
상기 전자 칩을 실장하는 단계는 광송신단에 속하는 전자 칩 및 광수신단에 속하는 전자 칩을 각각 분리된 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)에 구분하여 실장할 수 있다.In the step of mounting the electronic chip, the electronic chip belonging to the optical transmitting end and the electronic chip belonging to the light receiving end may be separately mounted on separate electrical and thermal benches (ETB).
상기 전자 칩이 실장된 전기 및 열적 벤치(ETB)는 상기 재배선층을 통해 상기 전자 칩에 대한 전기적 그라운드를 제공할 수 있다.An electrical and thermal bench (ETB) on which the electronic chip is mounted may provide an electrical ground to the electronic chip through the redistribution layer.
상기 재배선층을 형성하는 단계는 상기 에폭시 몰딩 공정이 수행된 전자 칩 및 포토닉스 칩의 하단 중 상기 포토닉스 칩을 구성하는 에지 커플러 및 홈 영역이 오픈되도록 형성될 수 있다.In the forming of the redistribution layer, an edge coupler and a groove region constituting the photonics chip among the lower ends of the electronic chip and the photonics chip on which the epoxy molding process has been performed may be formed to open.
상기 포토닉스 칩을 실장하는 단계는 상기 포토닉스 칩을 구성하는 에지 커플러의 끝단 영역에 측면이 모두 닫혀 있는 홈 영역을 형성하여 실장할 수 있다.The mounting of the photonics chip may include forming and mounting a groove region in which all sides are closed in an end region of an edge coupler constituting the photonics chip.
상기 포토닉스 칩의 측면을 오픈하는 단계는 상기 측면이 모두 닫혀 있는 홈 영역과 상기 포토닉스 칩을 둘러싼 에폭시 몰딩 사이의 그루브 스탑(Groove stop) 영역을 다이싱하여 제거함으로써 상기 홈 영역의 한쪽 측면이 오픈되는 형상을 가지도록 할 수 있다.In the step of opening the side surface of the photonics chip, one side of the groove area is opened by dicing and removing the groove stop area between the groove area in which the side surfaces are all closed and the epoxy molding surrounding the photonics chip. It can have a shape.
상기 포토닉스 칩을 실장하는 단계는 상기 포토닉스 칩을 구성하는 에지 커플러의 끝단 영역에 한쪽 측면이 오픈된 홈 영역을 형성하는 단계; 및 상기 형성된 홈 영역에 특정 용제에 용해성을 가지는 고분자 물질을 매립하여 실장하는 단계를 포함할 수 있다.The mounting of the photonics chip may include: forming a groove region having one side open in an end region of an edge coupler constituting the photonics chip; and embedding and mounting a polymer material having solubility in a specific solvent in the formed groove region.
상기 포토닉스 칩의 측면을 오픈하는 단계는 상기 재배선층을 형성하는 단계에서 고분자 물질이 제거된 홈영역의 한쪽 측면에 존재하는 에폭시 몰딩을 다이싱하여 제거함으로써 상기 홈 영역의 한쪽 측면이 오픈되는 형상을 가지도록 할 수 있다.In the step of opening the side surface of the photonics chip, one side of the groove area is opened by dicing and removing the epoxy molding existing on one side of the groove area from which the polymer material is removed in the step of forming the redistribution layer. can have it
상기 광섬유 광결합기를 연결하는 단계는 상기 포토닉스 칩에 형성된 홈 영역의 양 측면에 존재하는 광정렬용 V 자 홈(V-groove)을 이용하여 상기 오픈된 포토닉스 칩의 측면에 상기 광섬유 광결합기를 연결할 수 있다.The step of connecting the optical fiber optical coupler is to connect the optical fiber optical coupler to the side of the open photonics chip by using V-groove for optical alignment existing on both sides of the groove region formed in the photonics chip. can
상기 광섬유 광결합기는 복수의 광섬유가 일정한 간격으로 배치되는 광섬유 어레이 블록(Fiber Array Block, FAB) 또는 실리카 기반 평판형 광도파로(Planar Lightwave Circuit, PLC)로 구현될 수 있다.The optical fiber optic coupler may be implemented as a fiber array block (FAB) in which a plurality of optical fibers are arranged at regular intervals or a silica-based planar lightwave circuit (PLC).
상기 광섬유 광결합기가 연결된 광인터커넥션 모듈에 상기 전자 칩의 방열을 위한 열 인터페이스 재료(Thermal Interface Material, TIM) 및 리드(Lid)를 배치하는 단계를 더 포함할 수 있다.The method may further include disposing a thermal interface material (TIM) and a lead (Lid) for heat dissipation of the electronic chip in the optical interconnection module to which the optical fiber optical coupler is connected.
본 발명의 일실시예에 따른 팬아웃 웨이퍼 레벨 패키징(Fan-Out Wafer-Level Packaging, FOWLP) 공정을 이용하여 광섬유 광결합기가 하부에 배치되는 광인터커넥션 모듈의 제작 방법은 접착층이 형성된 임시 웨이퍼 상의 제1 영역에 배치된 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)를 이용하여 전자 칩을 실장하는 단계; 상기 임시 페이퍼 상의 제2 영역에 포토닉스 칩을 실장하는 단계; 상기 임시 페이퍼 상에 실장된 전자 칩과 포토닉스 칩에 대해 에폭시 몰딩(Epoxy Molding Compound, EMC) 공정을 수행하는 단계; 상기 에폭시 몰딩 공정이 수행된 전자 칩 및 포토닉스 칩으로부터 상기 임시 웨이퍼를 제거하고, 제거된 영역에 유전층을 형성한 후 형성된 유전층 상에 재배선층(ReDistribution Layer, RDL)을 형성하는 단계; 상기 포토닉스 칩을 구성하는 표면 커플러를 이용하여 상기 포토닉스 칩의 하부 표면 방향으로 광섬유 광결합기를 연결하는 단계를 포함할 수 있다.A method of manufacturing an optical interconnection module in which an optical fiber optical coupler is disposed at a lower portion using a Fan-Out Wafer-Level Packaging (FOWLP) process according to an embodiment of the present invention is provided on a temporary wafer with an adhesive layer formed thereon. mounting the electronic chip using an electrical and thermal bench (ETB) disposed in the first area; mounting a photonics chip in a second area on the temporary paper; performing an epoxy molding compound (EMC) process on the electronic chip and the photonics chip mounted on the temporary paper; removing the temporary wafer from the electronic chip and the photonics chip on which the epoxy molding process has been performed, forming a dielectric layer in the removed area, and then forming a Redistribution Layer (RDL) on the formed dielectric layer; The method may include connecting an optical fiber optic coupler toward a lower surface of the photonics chip by using a surface coupler constituting the photonics chip.
상기 전자 칩을 실장하는 단계는 광송신단에 속하는 전자 칩 및 광수신단에 속하는 전자 칩을 각각 분리된 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)에 구분하여 실장할 수 있다.In the step of mounting the electronic chip, the electronic chip belonging to the optical transmitting end and the electronic chip belonging to the light receiving end may be separately mounted on separate electrical and thermal benches (ETB).
상기 전자 칩이 실장된 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)는 상기 재배선층을 통해 상기 전자 칩에 대한 전기적 그라운드 및 방열 경로를 제공할 수 있다.An electrical and thermal bench (ETB) on which the electronic chip is mounted may provide an electrical ground and a heat dissipation path to the electronic chip through the redistribution layer.
상기 재배선층을 형성하는 단계는 상기 에폭시 몰딩 공정이 수행된 전자 칩 및 포토닉스 칩의 하단 중 상기 포토닉스 칩을 구성하는 에지 커플러 및 홈 영역이 오픈되도록 형성될 수 있다.In the forming of the redistribution layer, an edge coupler and a groove region constituting the photonics chip among the lower ends of the electronic chip and the photonics chip on which the epoxy molding process has been performed may be formed to open.
상기 광섬유 광결합기는 복수의 광섬유가 일정한 간격으로 배치되는 광섬유 어레이 블록(Fiber Array Block, FAB) 또는 실리카 기반 평판형 광도파로(Planar Lightwave Circuit, PLC)로 구현될 수 있다.The optical fiber optic coupler may be implemented as a fiber array block (FAB) in which a plurality of optical fibers are arranged at regular intervals or a silica-based planar lightwave circuit (PLC).
상기 광섬유 광결합기가 연결된 광인터커넥션 모듈에 상기 전자 칩의 방열을 위한 열 인터페이스 재료(Thermal Interface Material, TIM) 및 리드(Lid)를 배치하는 단계를 더 포함할 수 있다.The method may further include disposing a thermal interface material (TIM) and a lead (Lid) for heat dissipation of the electronic chip in the optical interconnection module to which the optical fiber optical coupler is connected.
본 발명의 일실시예에 따른 광섬유 광결합기가 하부에 배치되는 광인터커넥션 모듈을 위한 패키지 기판은 광섬유 광결합기를 위해 한쪽 측면이 오픈된 형상을 가지며 소켓을 위한 홀; 및 상기 광인터커넥션 모듈의 연결을 위한 신호용 패드(PAD)를 포함하고, 상기 광섬유 광결합기가 하부에 배치되는 광인터커넥션 모듈은 상기 패키지 기판에 형성된 홀을 이용하여 상기 신호용 패드와 연결됨으로써 상기 패키지 기판에 실장된 호스트 칩(Host chip)과 고속 광연결될 수 있다. A package substrate for an optical interconnection module in which an optical fiber optical coupler according to an embodiment of the present invention is disposed has an open shape on one side for the optical fiber optical coupler, and includes a hole for a socket; and a signal pad (PAD) for connection of the optical interconnection module, wherein the optical interconnection module in which the optical fiber optical coupler is disposed is connected to the signal pad using a hole formed in the package substrate, whereby the package A high-speed optical connection to a host chip mounted on the substrate may be performed.
본 발명의 일실시예에 의하면, 팬아웃 웨이퍼 레벨 패키징(Fan-Out Wafer-Level Packaging, FOWLP) 공정을 이용하여 광섬유 광결합기가 하부에 배치되는 광인터커넥션 모듈의 제작 방법을 제공함으로써 해당 광인터커넥션 모듈의 경박단소화, 신호 무결성 보장 및 대량 생산시의 높은 수율 등의 장점을 제공할 수 있다.According to an embodiment of the present invention, by using a Fan-Out Wafer-Level Packaging (FOWLP) process to provide a method of manufacturing an optical interconnection module in which an optical fiber optical coupler is disposed on the lower side, the corresponding optical interconnect It can provide advantages such as lightness, thinness and compactness of the connection module, guarantee of signal integrity, and high yield in mass production.
또한, 본 발명은 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)에 전자 칩을 실장함으로써 해당 전자 칩에 전기적 그라운드를 제공하고, 방열 경로로 활용 가능한 구조를 제공할 수 있다.In addition, the present invention can provide an electrical ground to the corresponding electronic chip by mounting the electronic chip on an electrical and thermal bench (ETB) and provide a structure usable as a heat dissipation path.
도 1은 본 발명에서 이용되는 팬아웃 웨이퍼 레벨 패키징(이하, FOWLP) 공정을 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 광인터커넥션 모듈의 구성도를 나타낸 도면이다.
도 3은 본 발명의 제1 실시예에 따른 광인터커넥션 모듈의 평면도를 나타낸 도면이다.
도 4는 본 발명의 제1 실시예에 따른 도 3의 A-A’ 단면을 나타낸 도면이다.
도 5는 본 발명의 제1실시예에 따른 도 3의 B-B’ 단면을 나타낸 도면이다.
도 6은 본 발명의 제1실시예에 따른 FOWLP 공정에 적용되는 광인터커넥션 모듈의 핵심 구성 부품에 대한 구조 및 형상을 나타낸 도면이다.
도 7은 본 발명의 제1실시예에 따른 다이싱 공정 후의 광인터커넥션 모듈의 핵심 구성 부품에 대한 구조 및 형상을 나타낸 도면이다.
도 8은 본 발명의 제1실시예에 따른 다이싱 공정 후 광섬유 광결합기가 연결된 형상을 나타낸 도면이다.
도 9는 본 발명의 제1 실시예에 따른 실리카 기반 평판형 광도파로가 적용된 광섬유 광결합기의 구조를 나타낸 도면이다.
도 10은 본 발명의 제1 실시예에 따른 광인터커넥션 모듈의 최종 형상을 나타낸 도면이다.
도 11은 본 발명의 제2실시예에 따른 광인터커넥션 모듈의 구조 및 형상을 나타낸 도면이다.
도 12는 본 발명의 제2 실시예에 따른 광인터커넥션 모듈의 최종 형상을 나타낸 도면이다.
도 13은 본 발명의 제3 실시예에 따른 고집적 광인터커넥션 모듈의 응용 예를 나타낸 도면이다.1 is a diagram illustrating a fan-out wafer level packaging (hereinafter referred to as FOWLP) process used in the present invention.
2 is a diagram showing the configuration of an optical interconnection module according to an embodiment of the present invention.
3 is a view showing a plan view of an optical interconnection module according to a first embodiment of the present invention.
4 is a view showing a cross-section taken along line A-A' of FIG. 3 according to the first embodiment of the present invention.
5 is a view showing a cross section B-B' of FIG. 3 according to the first embodiment of the present invention.
6 is a view showing the structure and shape of the core components of the optical interconnection module applied to the FOWLP process according to the first embodiment of the present invention.
7 is a view showing the structure and shape of the core components of the optical interconnection module after the dicing process according to the first embodiment of the present invention.
8 is a view showing a shape in which an optical fiber optical coupler is connected after the dicing process according to the first embodiment of the present invention.
9 is a view showing the structure of an optical fiber optical coupler to which a silica-based planar optical waveguide is applied according to the first embodiment of the present invention.
10 is a view showing the final shape of the optical interconnection module according to the first embodiment of the present invention.
11 is a view showing the structure and shape of an optical interconnection module according to a second embodiment of the present invention.
12 is a view showing the final shape of the optical interconnection module according to the second embodiment of the present invention.
13 is a view showing an application example of a high-integration optical interconnection module according to a third embodiment of the present invention.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에서 이용되는 팬아웃 웨이퍼 레벨 패키징(이하, FOWLP) 공정을 나타낸 도면이다.1 is a diagram illustrating a fan-out wafer level packaging (hereinafter referred to as FOWLP) process used in the present invention.
본 발명은 실리콘 포토닉스 기반 광인터커넥션 모듈의 제작 방법 및 응용에 관한 것이다. 보다 구체적으로 본 발명은 반도체 패키징 기술 분야에서 부상하고 있는 패키징 기술인 FOWLP 공정을 적용하여 전자소자 및 광소자(실리콘 포토닉스 기반 광송수신 소자)가 패키징되는 광인터커넥션 모듈의 구조를 제공할 수 있다.The present invention relates to a manufacturing method and application of a silicon photonics-based optical interconnection module. More specifically, the present invention can provide a structure of an optical interconnection module in which an electronic device and an optical device (a silicon photonics-based optical transceiver device) are packaged by applying the FOWLP process, which is a packaging technology emerging in the semiconductor packaging technology field.
이와 같은 FOWLP 공정은 성능이 검증된 소자(Known-Good Die, KGD)를 사용하며 인터포저(Interposer)나 기판(Substrate)이 사용되지 않음으로써 높은 수율, 소형화, 비용 절감 등의 장점을 가질 수 있다. 또한, FOWLP 공정은 기존의 와이어 본딩에 의한 전기적 연결이 아닌 폴리머층과 구리 배선층 형성을 통해 전기적 연결이 이루어짐에 따라 신뢰성, 신호 무결성에 유리한 장점을 가질 수 있다.This FOWLP process uses a known-good die (KGD) with proven performance and does not use an interposer or substrate, so it can have advantages such as high yield, miniaturization, and cost reduction. . In addition, the FOWLP process may have advantages in reliability and signal integrity as electrical connection is made through formation of a polymer layer and a copper wiring layer instead of electrical connection by conventional wire bonding.
이와 같은 장점을 가지는 FOWLP 공정을 광인터커넥션 모듈에 적용하기 위해서는 FOWLP 공정에 적합하도록 실장되는 소자 및 부품의 구조가 필요할 수 있다. FOWLP 공정에서는 소자 및 부품의 전기적, 기계적 안정성을 보장하기 위해 플라스틱 재질의 에폭시(Epoxy) 물질을 녹인 후 경화시켜 봉합(Sealing)하는 에폭시 몰딩하는 공정이 있다. 이를 EMC(Epoxy Molding Compound) 공정이라 한다.In order to apply the FOWLP process having such an advantage to the optical interconnection module, it may be necessary to have a structure of devices and components mounted to suit the FOWLP process. In the FOWLP process, there is an epoxy molding process in which a plastic epoxy material is melted and then cured and sealed to ensure electrical and mechanical stability of devices and parts. This is called EMC (Epoxy Molding Compound) process.
도 1은 일반적인 FOWLP 패키징 공정을 보여주고 있다. 제시된 공정은 Chip-first and die face-down 형태의 FOWLP 공정이며 간략히 공정 단계를 설명하면 다음과 같다. 1 shows a typical FOWLP packaging process. The presented process is a chip-first and die face-down type FOWLP process, and the process steps are briefly described as follows.
단계1) 성능이 검증된 전자소자 및 광소자를 접착층(Adhesive layer)이 형성된 임시 웨이퍼(Temporary wafer, carrier)의 정해진 위치 상에 픽 앤 플레이스(Pick and place) 장비를 이용하여 배치Step 1) Place the electronic and optical devices whose performance has been verified using pick and place equipment on a fixed location on a temporary wafer (carrier) on which an adhesive layer is formed.
단계2) 접착층의 큐어링(Curing)을 통해 고정된 전자소자 및 광소자를 대상으로 에폭시 몰딩 공정을 수행Step 2) Epoxy molding process is performed on fixed electronic devices and optical devices through curing of the adhesive layer
단계3) 에폭시 몰딩 공정이 수행된 전자소자 및 광소자로부터 임시 웨이퍼를 제거하고, 제거된 영역에 유전층을 형성한 후 형성된 유전층 상에 재배선층(ReDistribution Layer, RDL)을 형성Step 3) The temporary wafer is removed from the electronic device and the optical device on which the epoxy molding process has been performed, a dielectric layer is formed in the removed area, and a Redistribution Layer (RDL) is formed on the formed dielectric layer.
단계4) 개별 패키지 형태로 나누는 다이싱(Dicing) 수행Step 4) Perform dicing by dividing into individual package types
이와 같은 FOWLP 공정 과정에서 알 수 있듯이, 본딩 와이어 과정 없이 폴리머 유전체 및 구리 배선 과정을 통해 칩간 전기적 연결이 이루어질 수 있으며, 이를 통해 광인터커넥션 모듈을 구현할 경우 칩의 경박단소화, 신호 무결성 보장 및 대량 생산시 높은 수율 등을 보장할 수 있다.As can be seen from this FOWLP process, electrical connection between chips can be made through the polymer dielectric and copper wiring process without the bonding wire process. A high yield can be guaranteed during production.
한편, 본 발명에서 제공하는 광인터커넥션 모듈은 칩간 전기적 연결 뿐만 아니라 광신호의 입출력(광결합)이 필요하다. 이때, 광결합을 위한 광인터커넥션 모듈의 광송수신용 포토닉스 칩 영역은 FOWLP 공정 과정에서 오염이 되지 않아야 한다.On the other hand, the optical interconnection module provided in the present invention requires not only the electrical connection between chips, but also input/output (optical coupling) of optical signals. In this case, the photonics chip area for optical transmission and reception of the optical interconnection module for optical coupling should not be contaminated during the FOWLP process.
앞에 언급한 FOWLP 공정 과정 중 에폭시 몰딩 과정에서 액체 상태의 에폭시가 실리콘 포토닉스 기반 광송수신용 포토닉스 칩의 광결합되는 영역에 침투되어 오염 될 수 있다. 또한, 일반적으로 FOWLP 공정에서 EMC가 광인터커넥션 모듈 전체를 둘러싸는 형태이므로 측면에 광신호의 입출력(광결합) 포트가 배치되기 어려운 점이 있다. During the epoxy molding process of the aforementioned FOWLP process, the liquid epoxy may penetrate into the optical bonding area of the silicon photonics-based photonics chip for optical transmission and reception and may be contaminated. Also, in general, in the FOWLP process, since the EMC surrounds the entire optical interconnection module, it is difficult to arrange the optical signal input/output (optical coupling) port on the side.
그리고, FOWLP 공정 중 First-chip and die face-down 형태의 패키징 공정이 적용되며, 전자소자 및 광소자의 전기적 연결 부분인 패드(Pad)가 바닥을 향하게 되다. 이때 사용되는 전자소자의 바닥면은 전기적 그라운드(ground)로 연결되는 경우가 많으며, 전자소자에서 발생되는 열을 방출하는 경로로 활용될 수 있다. In addition, a packaging process of a first-chip and die face-down type is applied during the FOWLP process, and a pad, which is an electrical connection part of an electronic device and an optical device, faces the floor. In this case, the bottom surface of the electronic device used is often connected to an electrical ground, and may be utilized as a path for dissipating heat generated from the electronic device.
따라서, 본 발명은 이와 같은 FOWLP 공정을 광인터커넥션 모듈에 적용할 경우 예상되는 전기적, 광학적, 열적 이슈를 해결하기 위해 능동소자 및 수동소자로 구성된 전자 칩 및 실리콘 포토닉스 기반 광소자로 구성된 포토닉스 칩의 구조를 제공할 수 있으며, 광인터커넥션 모듈의 구조에 따라 적용 가능한 패키지 기판의 구조를 제공할 수 있다.Therefore, in order to solve the electrical, optical, and thermal issues expected when such a FOWLP process is applied to an optical interconnection module, the present invention provides an electronic chip composed of an active element and a passive element and a photonics chip structure composed of a silicon photonics-based optical element. can be provided, and it is possible to provide a structure of an applicable package substrate according to the structure of the optical interconnection module.
도 2는 본 발명의 일실시예에 따른 광인터커넥션 모듈의 구성도를 나타낸 도면이다.2 is a diagram showing the configuration of an optical interconnection module according to an embodiment of the present invention.
도 2를 참고하면, 광인터커넥션 모듈(100)은 능동소자 및 수동소자로 구성된 전자 칩(110), 실리콘 포토닉스 기반 광소자로 구성된 포토닉스 칩(120), 광원 블록(130) 및 광송수신을 위한 광섬유 광결합기(140)로 구성될 수 있다.Referring to FIG. 2 , the optical interconnection module 100 includes an
광송신부는 광송신용 전자소자(111), 광송신용 포토닉스 집적회로(121) 및 광원 블록(130) 등으로 구성될 수 있다. 이때, 광송신용 전자소자(111)는 광인터커넥션 모듈(100)의 구성에 따라 구동증폭기(Driver IC), 클록 및 데이터 복원 회로(Clock and Data Recovery, CDR), 디지털 신호 처리 장치(Digital Signal Processor, DSP) 등의 칩으로 구성될 수 있다.The optical transmitter may include an electronic device 111 for optical transmission, a photonics integrated
그리고, 광송신용 포토닉스 집적회로(121)는 실리콘 포토닉스 기반으로 구현되며 광변조기, 광다중화기 및 그외 다양한 수동소자 등이 포함될 수 있다.In addition, the photonics integrated
광원 블록(130)은 광인터커넥션 모듈(100)의 구성 및 기능에 따라 연속 광원, 펄스 광원 및 그외 특정 기능(예를 들면, 주기적인 광신호를 발생하는 펄스 광신호 생성 기능)을 가지는 광원 공급원을 통해 광신호를 공급할 수 있다. 이와 같은 광원 블록(130)은 포토닉스 칩(120)에 이종 집적화 되거나 또는 외부에 독립적인 광원 모듈 형태로 구현되어 광신호를 공급할 수 있다.The light source block 130 is a light source source having a continuous light source, a pulsed light source, and other specific functions (eg, a pulsed light signal generating function for generating a periodic optical signal) according to the configuration and function of the optical interconnection module 100 . An optical signal can be supplied through Such a light source block 130 may be heterogeneously integrated in the
광수신부는 광수신용 전자소자(112) 및 광수신용 포토닉스 집적회로(122)로 구성될 수 있다. 된다. 이때, 광수신용 전자소자(112)는 광인터커넥션 모듈(100)의 구성에 따라 트랜스임피던스 증폭기(Transimpedance Amplifier, TIA), 클록 및 데이터 복원 회로(Clock and Data Recovery, CDR) 및 디지털 신호 처리 장치(Digital Signal Processor, DSP) 등의 칩으로 구성될 수 있다. The light receiving unit may include an electronic device 112 for receiving light and a photonics integrated
그리고, 광수신용 포토닉스 집적회로(122) 또한 실리콘 포토닉스 기반으로 구현되며 포토다이오드와 같은 수광소자, 광역다중화기 및 그외 다양한 수동소자 등이 포함될 수 있다.In addition, the photonics integrated
마지막으로 광섬유 광결합기(140)는 광송신부와 광수신부를 위한 다수개의 광섬유로 구성될 수 있다. 이때, 광섬유 광결합기(140)는 광송신부에 외부 연속 광원이 필요한 구조의 경우 외부 연속 광원 연결을 위한 광섬유도 포함될 수 있다. Finally, the optical fiber
도 3은 본 발명의 제1 실시예에 따른 광인터커넥션 모듈의 평면도를 나타낸 도면이다.3 is a view showing a plan view of an optical interconnection module according to a first embodiment of the present invention.
광인터커넥션 모듈(200)은 앞에 언급한 FOWLP 공정을 통해 제작될 수 있는데, 이러한 FOWLP 공정은 전자소자의 전기적 그라운드 및 열 방출 경로 확보가 어려울 수 있다. 또한, 광인터커넥션 모듈(200)의 측면을 통해 광섬유 광결합기가 연결되는 구조가 적용될 경우 모듈 사면을 둘러싸여 있는 EMC에 의해 광섬유 광결합기의 실장이 어려운 점도 있다.The
본 발명은 이러한 기술적 이슈를 해결하기 위해 도 3과 같이 능동소자 및 수동소자로 구성된 전자 칩 및 기타 전기 수동소자(예를 들어, 디커플링 커패시터(Decoupling capacitor)) 등을 특정 형태의 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)에 실장할 수 있다. 이때 실장되는 전자소자의 패드 부분은 광인터커넥션 모듈(200)의 하부 방향(재배선층이 배치되는 방향)을 향하도록 실장될 수 있으며, 전기 수동소자인 디커플링 커패시터는 단층 커패시터(Single Layer Capacitor, SLC)로 구현될 수 있다. In order to solve this technical issue, the present invention provides an electronic chip and other electro-passive devices (for example, decoupling capacitors) composed of active and passive devices as shown in FIG. 3 in a specific form of electrical and thermal benches ( Electrical and Thermal Bench, ETB) can be mounted. At this time, the pad portion of the mounted electronic device may be mounted to face the lower direction (the direction in which the redistribution layer is disposed) of the
본 발명에서 제공하는 전기 및 열적 벤치는 예를 들면, 구리-텅스텐 합금(CuW) 재질로 형성되어 최외곽 표면이 금(Au, gold)로 표면 처리될 수 있으며, 단층 커패시터의 양면도 금으로 표면 처리될 수 있다. 이와 같은 전기 및 열적 벤치의 재질은 FOWLP 공정(재배선층 공정에서 구리 배선을 사용함)이 가능하며, CuW 재질 이외에 전기적으로 또는 열적으로 우수한 재질의 금속도 사용 가능할 수 있다.The electrical and thermal bench provided in the present invention is formed of, for example, a copper-tungsten alloy (CuW) material, and the outermost surface may be surface-treated with gold (Au, gold), and both sides of the single-layer capacitor are also surfaced with gold. can be processed. The material of such an electrical and thermal bench may be a FOWLP process (a copper wire is used in the redistribution layer process), and in addition to the CuW material, a metal having an electrically or thermally superior material may also be used.
또한, 본 발명에서 제공하는 전기 및 열적 벤치는 상기의 금속 구조물이외에 열전도성이 우수한 세라믹 계열 소재 또는 실리콘 소재를 가지는 구조물 또한 적용 가능할 수 있다. 이와 더불어 전기 및 열적 벤치는 상기 소재에 전기적 연결을 위한 금속 패턴을 형성함으로써 전기적 그라운드의 연결을 제공하고, 추가적인 방열 효과를 높이기 위해 열적 비아(Thermal via)을 가지는 구조물을 포함할 수 있다.In addition, the electrical and thermal bench provided in the present invention may be applied to a structure having a ceramic-based material or a silicon material having excellent thermal conductivity in addition to the above-described metal structure. In addition, the electrical and thermal bench may include a structure having a thermal via in order to provide an electrical ground connection by forming a metal pattern for electrical connection to the material and to increase an additional heat dissipation effect.
도 3에서는 광송수신용 전자소자가 하나의 전기 및 열적 벤치에 실장되는 구성을 제공하지만, 이와 같은 구성은 하나의 예시일 뿐 광송신용 전자소자 및 광수신용 전자소자를 각각 분리된 전기 및 열적 벤치에 구분하여 실장하는 형태 또는 가능할 수 있다. 이와 같이 광송신용 전자소자 및 광수신용 전자소자가 분리된 전기 및 열적 벤치에 실장되는 경우, 송신측과 수신측의 전기적 그라운드를 분리할 수 있는 장점을 제공할 수 있다.3 provides a configuration in which the electronic device for optical transmission and reception is mounted on one electrical and thermal bench, but such a configuration is only an example. It may be in the form of separately mounted or possible. As described above, when the electronic device for optical transmission and the electronic device for optical reception are mounted on separate electrical and thermal benches, it is possible to provide an advantage in that the electrical ground of the transmission side and the reception side can be separated.
도 3에서 제공하는 실리콘 포토닉스 기반 광소자로 구성된 포토닉스 칩은 전자 칩과 최대한 근접하도록 배치되고 측면을 통해 광섬유 광결합기가 접속 가능하도록 홈(Groove)이 형성될 수 있다. 본 발명의 광인터커넥션 모듈(200)은 포토닉스 칩에 형성된 에지 커플러(Edge coupler)를 통해 광섬유 광결합기가 광결합되는 구조를 제공하고 있으나, 이와 같은 구조는 하나의 예시일뿐 수직 광결합이 가능한 표면 커플러(Surface coupling)를 통해 광섬유 광결합기가 광결합되는 구조도 적용 가능할 수 있다.The photonics chip composed of the silicon photonics-based optical device provided in FIG. 3 may be disposed as close to the electronic chip as possible, and a groove may be formed so that the optical fiber optic coupler can be connected through the side. Although the
한편, 도 3에서는 포토닉스 칩이 단일 칩의 구조로 제공되었으나, 이와 같은 구조는 하나의 예시일뿐 광송신 및 광수신으로 분리된 포토닉스 칩으로도 사용 가능할 수 있다.Meanwhile, although the photonics chip is provided in the structure of a single chip in FIG. 3 , such a structure is only an example and may be used as a photonics chip separated into optical transmission and reception.
광섬유 광결합기는 복수의 광섬유를 일정한 간격으로 배치시키기 위한 광섬유 어레이 블록(Fiber Array Block, FAB)의 형태로 구현될 수 있다. 이와 같은 광섬유 광결합기는 포토닉스 칩에 복수의 광섬유가 직접 연결되는 구조로 구현되거나, 실리카 기반 평판형 광도파로(Planar Lightwave Circuit, PLC)를 이용하여 복수의 광섬유가 포토닉스 칩에 연결되는 구조로 구현될 수 있다. The optical fiber optical coupler may be implemented in the form of a fiber array block (FAB) for arranging a plurality of optical fibers at regular intervals. Such an optical fiber optic coupler may be implemented in a structure in which a plurality of optical fibers are directly connected to a photonics chip, or in a structure in which a plurality of optical fibers are connected to a photonics chip using a silica-based planar lightwave circuit (PLC). can
도 4는 본 발명의 제1 실시예에 따른 도 3의 A-A’ 단면을 나타낸 도면이다.4 is a view showing a cross section A-A' of FIG. 3 according to the first embodiment of the present invention.
도 4를 참고하면, 본 발명의 광인터커넥션 모듈(200)은 전기 및 열적 벤치를 이용하여 재배선층을 통해 전자 칩에 대한 전기적 그라운드의 연결이 가능할 수 있다. 또한, 광인터커넥션 모듈(200)은 전기 및 열적 벤치의 상부면에 열 인터페이스 재료(Thermal Interface Material, TIM)를 배치하여 리드(Lid)로의 열 저항을 최소화함으로써 열 방출 경로를 제공할 수 있다. Referring to FIG. 4 , the
재배선층(RDL)은 FOWLP 공정에서 식각(Etching) 공정을 통해 패턴닝(Patterning)이 가능할 수 있다. 이와 같은 재배선층은 전기적으로 절연성을 가지는 유전층인 폴리머(Polymer) 재질과 금속층으로서 도금(plating) 공정을 통해 형성되며 전기적 연결 역할을 하는 구리(Copper)계 재질을 이용함으로써 광인터커넥션 모듈(200) 내에서 전기적 배선 연결 역할을 수행할 수 있다.The redistribution layer RDL may be patterned through an etching process in the FOWLP process. Such a redistribution layer is formed through a plating process as a metal layer and a polymer material, which is a dielectric layer having electrical insulating properties, and uses a copper-based material that serves as an electrical connection to the
따라서, 광인터커넥션 모듈(200)은 추가적으로 본드 와이어 공정이 필요하지 않으며, 재배선층(RDL)의 총 높이는 2개층의 금속(구리) 배선일 경우 일반적으로 대략 50um 이하를 가지므로 수직 방향의 전기적 연결 거리가 상당히 짧아짐에 따라 고속 전기 신호에 대한 신호 손실이 작은 장점을 가진다.Therefore, the
한편, 광인터커넥션 모듈(200)의 열 인터페이스 재료(TIM)는 열저항을 최소화할 수 있는 물질이 적용되며, 금속 재질의 리드(Lid)와는 전기적으로 절연성을 가지는 물질로 구성될 수 있다. 이는 광인터커넥션 모듈(200)의 그라운드와 외부 시스템의 그라운드와 분리하기 위함이며, 도 4와 같이 광인터커넥션 모듈(200)의 외곽은 EMC라는 경화된 에폭시로 둘러싸여 있어 봉합(Sealing)될 수 있다.Meanwhile, a material capable of minimizing thermal resistance is applied to the thermal interface material TIM of the
도 5는 본 발명의 제1실시예에 따른 도 3의 B-B’ 단면을 나타낸 도면이다.5 is a view showing a cross section B-B' of FIG. 3 according to the first embodiment of the present invention.
도 5를 참고하면, 본 발명의 광인터커넥션 모듈(200)의 포토닉스 칩은 전기 및 열적 벤치에 실장되는 전자 칩과 최대한 근접하게 배치될 수 있다. 이때, 광인터커넥션 모듈(200)의 포토닉스 칩은 FOWLP 공정에 적합하도록 홈(Groove)이 형성될 수 있으며, EMC 공정 및 재배선층(RDL) 공정이 완료되면 광인터커넥션 모듈(200) 단위로 다이싱(Dicing) 공정이 수행될 수 있다.Referring to FIG. 5 , the photonics chip of the
광인터커넥션 모듈(200)은 포토닉스 칩에 형성된 홈의 한쪽 측면, 즉, 광섬유 광결합기가 연결되는 측면이 오픈(Open) 되도록 다이싱 공정이 수행될 수 있으며, 이러한 다이싱 공정을 통해 EMC 공정에서 액체 상태의 에폭시가 침투하지 못하도록 하는 포토닉스 칩의 일부분이 제거될 수 있다. The
이후 광인터커넥션 모듈(200)은 다이싱 공정 후 도 5와 같이 포토닉스 칩의 오픈된 측면을 통해 광섬유 광결합기가 연결될 수 있다. Thereafter, the
도 6은 본 발명의 제1실시예에 따른 FOWLP 공정에 적용되는 광인터커넥션 모듈의 핵심 구성 부품에 대한 구조 및 형상을 나타낸 도면이다.6 is a view showing the structure and shape of the core components of the optical interconnection module applied to the FOWLP process according to the first embodiment of the present invention.
도 6을 참고하면, 본 발명의 광인터커넥션 모듈(200)은 전기 및 열적 벤치에 광송수신 전자소자들로 구성된 전자 칩 및 전자소자들에 사용되는 디커플링 커패시터 등이 실장될 수 있다. 도 6에서 이와 같은 전기 및 열적 벤치의 형상은 ‘⊂’자 형상을 가지며 양측면의 높이는 실장된 전자소자 및 커패시터의 높이와 동일할 수 있다. 그러나 이러한 전기 및 열적 벤치의 형상은 하나의 예시일뿐 실장되는 전자소자에 따라 단순히 평판형으로 구현될 수 있으며, 디커플링 커패시터 역시 SLC가 아닌 표면 실장 부품(Surface Mount Device, SMD)이 사용될 수 있다.Referring to FIG. 6 , in the
이때, 광송수신 전자소자들로 구성된 전자 칩, 전자소자들에 사용되는 디커플링 커패시터 및 기타 수동 전자소자의 하부면에 도전성을 가지는 물질(예를 들면, 실버 에폭시)이 배치되어 전기 및 열적 벤치에 실장될 수 있다. 이는 광송수신 전자소자들로 구성된 전자 칩, 전자소자들에 사용되는 디커플링 커패시터 및 기타 수동 전자소자의 전기적 그라운드 연결과 열 방출 경로를 제공하기 위함일 수 있다.At this time, a conductive material (eg, silver epoxy) is disposed on the lower surface of an electronic chip composed of optical transmission/reception electronic devices, a decoupling capacitor used in electronic devices, and other passive electronic devices, and is mounted on an electrical and thermal bench. can be This may be to provide an electrical ground connection and heat dissipation path for an electronic chip composed of optical transmission/reception electronic devices, a decoupling capacitor used in the electronic devices, and other passive electronic devices.
여기서, 도 6과 같이 전기 및 열적 벤치에 실장되는 전자 칩의 패드 부분은 광인터커넥션 모듈(200)의 하부 방향(재배선층이 배치되는 방향)을 향하도록 실장될 수 있다. 이때, 전기 및 열적 벤치는 도 6에 도시한 바와 같이 금속 소재 이외에 세라믹 계열 소재 또는 실리콘 소재 등과 같은 우수한 열전도성을 가진 전기적 절연 소재가 사용될 수 있다. 전기 및 열적 벤치는 이와 같은 전기적 절연 소재에 금속 패턴닝을 하여 전기적 연결(그라운드 등)을 제공하고, 추가적인 열방출 경로 확보를 위한 열적 비아(thermal via)가 형성될 수도 있다.Here, as shown in FIG. 6 , the pad portion of the electronic chip mounted on the electrical and thermal bench may be mounted to face the lower direction (the direction in which the redistribution layer is disposed) of the
포토닉스 칩은 광송수신용 포토닉스 집적회로를 포함할 수 있으며, 포토닉스 집적회로를 외부와 광연결하기 위해 에지 커플러가 배치될 수 있다. 이와 같은 에지 커플러는 광인터커넥션 모듈(200)의 측면에서 광결합하기 위해 필요한 광커플러의 한 종류이다.The photonics chip may include a photonics integrated circuit for optical transmission/reception, and an edge coupler may be disposed to optically connect the photonics integrated circuit to the outside. Such an edge coupler is a kind of optocoupler required for optical coupling from the side of the
본 발명에서 제공하는 FOWLP 공정 중 EMC 공정 과정에서 액체상태의 에폭시가 에지 커플러 부분으로 침투하여 오염될 수 있는데, 광인터커넥션 모듈(200)의 측면에 광섬유 광결합기를 배치하기 위해서는 에지 커플러의 끝단 영역(홈 영역)이 오염이 없이 명확하게 확보되어야 한다.During the EMC process of the FOWLP process provided by the present invention, the liquid epoxy may penetrate into the edge coupler and become contaminated. (Home area) must be clearly secured without contamination.
이를 위해 본 발명은 포토닉스 칩의 에지 커플러 끝단 영역에 네 측면이 닫혀 있는 홈을 형성할 수 있다. 이때, 본 발명은 도 6과 같이 포토닉스 칩의 홈 영역과 에폭시 몰딩 사이의 그루브 스탑(Groove stop) 영역이 존재하여 액체 상태의 에폭시가 에지 커플러 부분으로 침투되는 것을 방지할 수 있다.To this end, according to the present invention, a groove having four sides closed may be formed in the edge coupler end region of the photonics chip. At this time, in the present invention, as shown in FIG. 6 , there is a groove stop region between the groove region of the photonics chip and the epoxy molding, thereby preventing the liquid epoxy from penetrating into the edge coupler part.
본 발명은 상기의 전기 및 열적 벤치 및 포토닉스 칩 구조를 적용하여 EMC 공정이 완료되면, 전기적 배선 연결 공정인 재배선층(RDL) 공정이 진행될 수 있다. 이때, 본 발명은 재배선층(RDL) 공정에서 에지 커플러 및 홈 영역이 다른 물질에 의해 오염되지 않도록 오픈(Open) 처리를 통해 해당 영역을 명확하게 확보할 수 있다.In the present invention, when the EMC process is completed by applying the above-described electrical and thermal bench and photonics chip structures, a redistribution layer (RDL) process, which is an electrical wiring connection process, may be performed. In this case, in the present invention, the corresponding region may be clearly secured through an open process so that the edge coupler and the groove region are not contaminated by other materials in the redistribution layer (RDL) process.
본 발명에서 제공하는 FOWLP 공정의 마지막 공정으로써 다이싱(Dicing) 공정이 수행될 수 있다. 다이싱 공정은 광인터커넥션 모듈(200) 별로 나누는 공정으로 포토닉스 칩의 그루브 스탑 영역이 다이싱 위치로 결정될 수 있다.As the last process of the FOWLP process provided in the present invention, a dicing process may be performed. The dicing process is a process divided for each
도 7은 본 발명의 제1실시예에 따른 다이싱 공정 후의 광인터커넥션 모듈의 핵심 구성 부품에 대한 구조 및 형상을 나타낸 도면이다.7 is a view showing the structure and shape of the core components of the optical interconnection module after the dicing process according to the first embodiment of the present invention.
다이싱 공정을 통해 그루브 스탑 영역이 제거된 본 발명의 광인터커넥션 모듈(200)은 포토닉스 칩을 구성하는 홈의 한쪽 측면이 오픈되는 형상을 가질 수 있다. 즉, 본 발명은 다이싱 공정에 의해 광섬유 광결합기가 연결되는 측면의 에폭시 몰딩이 제거된 형상을 가질 수 있다.The
이후 본 발명은 오픈된 포토닉스 칩의 측면을 통해 광섬유 광결합기가 연결될 수 있다. 이때, 포토닉스 칩은 복수 채널 광섬유를 연결하기 위한 하나의 큰 홈의 양측면으로 광정렬용 V 자 홈(V-groove)이 배치될 수 있으며, 이와 같은 이와 같은 광정렬용 V 자 홈을 이용하여 오픈된 포토닉스 칩의 측면에 광섬유 광결합기가 연결될 수 있다.Then, according to the present invention, the optical fiber optical coupler can be connected through the open side of the photonics chip. At this time, in the photonics chip, V-groove for optical alignment may be disposed on both sides of one large groove for connecting multiple channel optical fibers, and it is opened using such a V-groove for optical alignment. A fiber optic optical coupler may be connected to the side of the photonics chip.
한편, 도 7에는 도시되지 않았지만, 본 발명은 포토닉스 칩의 홈 제작시 한쪽 측면을 오픈 처리한 형상으로 제작하고 홈 부분에 포토레지스트(Photoresist)와 같은 특정 용제에 용해성을 가지는 고분자 물질을 매립한 후 EMC 공정을 수행할 수 있다. 이후 본 발명은 재배선층(RDL) 공정에서 홈에 매립된 포토레지스트를 용해하여 깨끗하게 제거한 후 포토닉스 칩의 한쪽 측면에 존재하는 에폭시 몰딩이 제거될 수 있는 수준으로 다이싱 공정을 수행함으로써 포토닉스 칩의 한쪽 측면이 오픈되는 형상을 가지도록 처리할 수 있다.On the other hand, although not shown in FIG. 7, in the present invention, when a groove of a photonics chip is manufactured, one side is made in an open shape, and a polymer material having solubility in a specific solvent such as a photoresist is embedded in the groove portion. EMC process can be performed. Thereafter, the present invention dissolves and cleanly removes the photoresist buried in the groove in the redistribution layer (RDL) process, and then performs a dicing process to a level at which the epoxy molding present on one side of the photonics chip can be removed. It can be processed so that the side has an open shape.
도 8은 본 발명의 제1실시예에 따른 다이싱 공정 후 광섬유 광결합기가 연결된 형상을 나타낸 도면이다.8 is a view showing a shape in which an optical fiber optical coupler is connected after the dicing process according to the first embodiment of the present invention.
도 8을 참고하면, 다이싱 공정을 통해 오픈 처리된 포토닉스 칩의 한쪽 측면에 광섬유 광결합기를 구성하는 광섬유 어레이 블록(Fiber Array Block, FAB)을 연결함으로써 고집적 광인터커넥션 모듈(200)이 완성될 수 있다. 이때, 본 발명은 광섬유 광결합기의 쿼츠(Quartz) 또는 실리콘(Silicon)에 형성된 광정렬용 V 자 홈(V-groove)를 통해 정해진 위치에 광섬유를 배치할 수 있다.Referring to FIG. 8, a high-integration
본 발명에서 양측면에 배치되는 광정렬용 V 자 홈에 대응하는 채널 이외의 채널은 포토닉스 칩에 넓게 형성된 딥 트렌치(Deep trench) 형태의 홈을 이용하여 실장될 수 있다. 이때, 본 발명에서 사용되는 광섬유는 포토닉스 칩에 적용된 에지 커플러의 특성에 맞도록 선정하여 사용될 수 있다.In the present invention, channels other than the channels corresponding to the V-shaped grooves for optical alignment disposed on both sides of the photonics chip may be mounted using a deep trench type groove formed widely in the photonics chip. In this case, the optical fiber used in the present invention may be selected and used to match the characteristics of the edge coupler applied to the photonics chip.
도 9는 본 발명의 제1 실시예에 따른 실리카 기반 평판형 광도파로가 적용된 광섬유 광결합기의 구조를 나타낸 도면이다.9 is a view showing the structure of an optical fiber optical coupler to which a silica-based planar optical waveguide is applied according to the first embodiment of the present invention.
본 발명에서 제공하는 실리카 기반 PLC 구조의 광섬유 광결합기는 매우 정확한 위치를 가지는 복수 채널의 광도파로 형성할 수 있는 장점을 가지고 있다. 포토닉스 칩은 도 6과 같이 그루브 스탑 영역이 존재하며, 도 7과 같이 다이싱 공정을 통해 한쪽 측면이 오픈처리 될 수 있다.The optical fiber optical coupler of the silica-based PLC structure provided in the present invention has the advantage of being able to form a plurality of optical waveguides having very accurate positions. The photonics chip has a groove stop region as shown in FIG. 6 , and one side of the photonics chip may be opened through a dicing process as shown in FIG. 7 .
이때, 본발명은 수직 방향 정렬을 위한 기준점을 위해 포토닉스 칩 상에 스토퍼(Stopper)을 형성하여 실리카 기반 PLC 구조의 광섬유 광결합기와 용이한 광정렬 패키징 공정을 제공할 수 있다.In this case, the present invention can provide an optical fiber optical coupler having a silica-based PLC structure and an easy optical alignment packaging process by forming a stopper on the photonics chip for a reference point for vertical alignment.
도 10은 본 발명의 제1 실시예에 따른 광인터커넥션 모듈의 최종 형상을 나타낸 도면이다.10 is a view showing the final shape of the optical interconnection module according to the first embodiment of the present invention.
도 10은 본 발명의 제1 실시예에 따른 FOWLP 공정을 통해 포토닉스 칩의 오픈된 측면으로 광섬유 광결합기가 연결된 후 전자소자 방열을 위한 열 인터페이스 재료(TIM)와 리드(Lid)을 배치함으로써 완성된 고집적 광인터커넥션 모듈(200)을 보여주고 있다. 이때, 광인터커넥션 모듈(200)의 하부면에는 패키지 기판과 전기적 연결을 위한 패드(Land 또는 Ball)가 형성될 수 있다.10 is completed by disposing a thermal interface material (TIM) and a lead (Lid) for heat dissipation of an electronic device after the optical fiber optical coupler is connected to the open side of the photonics chip through the FOWLP process according to the first embodiment of the present invention. The highly integrated
도 10을 참고하면, 본 발명은 광섬유 광결합기가 연결되는 광인터커넥션 모듈(200)(200)의 측면에 존재하는 에폭시 몰딩이 제거되어 포토닉스 칩의 단면이 노출될 수 있다. 또한, 본 발명은 FOWLP 공정을 이용한 광인터커넥션 모듈(200)의 고속 전기신호 경로를 최단거리화 하기 위해 재배선층(RDL)을 통해 바로 패키지 기판으로 연결되는 구조를 적용하였으며, 이에 따라 광섬유 광결합기가 광인터커넥션 모듈(200)의 하부에 배치되는 형상을 가질 수 있다.Referring to FIG. 10 , in the present invention, the epoxy molding present on the side surfaces of the
이와 같은 형상의 고집적 광인터커넥션 모듈(200)이 적용되는 패키지 기판은 광섬유 광결합기의 배치를 고려하여 물리적 간섭이 일어나지 않도록 외곽 형상이 구현될 수 있다.The package substrate to which the highly integrated
도 11은 본 발명의 제2실시예에 따른 광인터커넥션 모듈의 구조 및 형상을 나타낸 도면이다.11 is a view showing the structure and shape of an optical interconnection module according to a second embodiment of the present invention.
본 발명에서 제공하는 제2 실시예에 따른 광인터커넥션 모듈(300)은 제1실시예와는 달리 광섬유 광결합기가 포토닉스 칩의 일측 표면(재배선층이 배치되는 방향)에 연결되는 구조를 제공한다. 따라서, 제1실시예에서 제시된 포토닉스 칩의 홈 영역 등은 필요하지 않으며 또한 다이싱 공정에 의해 포토닉스 칩의 한쪽 측면을 제거할 필요가 없다.Unlike the first embodiment, the
보다 구체적으로 광섬유 광결합기는 포토닉스 칩 상에 구현되는 표면 커플러(예를 들어, 격자 커플러(Grating coupler))에 의해 포토닉스 칩의 표면 상부 방향으로 광결합되는 구조가 적용될 수 있다. 이때, 광섬유 광결합기는 실리카 기반 PLC 구조의 광도파로에 광섬유가 연결되어 있는 형태를 가지거나 다채널 광섬유 어레이로만으로 구성될 수 있다.More specifically, the optical fiber optical coupler may have a structure in which optical coupling is performed in the upper surface direction of the photonics chip by a surface coupler (eg, a grating coupler) implemented on the photonics chip. In this case, the optical fiber optic coupler may have a form in which an optical fiber is connected to an optical waveguide of a silica-based PLC structure or may be composed of only a multi-channel optical fiber array.
실리카 기반 PLC 구조의 광섬유 광결합기는 광도파로의 채널간 위치 오차가 상당히 작은 수준(~0.1um 오차 수준, 공정 조건에 따라 다를 수 있음)이며 광도파로의 채널간 거리를 수십 
이때, 광섬유 광결합기의 반사되는 입출력각은 포토닉스 칩에 구현되는 표면 커플러의 광결합 조건을 만족하도록 대략 8o~11o가 되도록 반사면을 형성해야 한다. 다채널 광섬유 어레이로만으로 구성된 광섬유 광결합기도 상기와 동일한 수준으로 반사면이 형성되어야 한다.In this case, the reflected input/output angle of the optical fiber optical coupler should form a reflective surface to be approximately 8 o ~ 11 o to satisfy the optical coupling condition of the surface coupler implemented in the photonics chip. An optical fiber optical coupler composed only of a multi-channel optical fiber array must have a reflective surface formed at the same level as above.
도 12는 본 발명의 제2 실시예에 따른 광인터커넥션 모듈의 최종 형상을 나타낸 도면이다.12 is a view showing the final shape of the optical interconnection module according to the second embodiment of the present invention.
도 12은 본 발명의 제2 실시예에 따른 FOWLP 공정을 통해 포토닉스 칩의 일측 표면(재배선층이 배치되는 방향)으로 광섬유 광결합기가 연결된 후 전자소자 방열을 위한 열 인터페이스 재료(TIM)와 리드(Lid)을 배치함으로써 완성된 고집적 광인터커넥션 모듈(300)을 보여주고 있다.12 is a thermal interface material (TIM) and a lead (TIM) for heat dissipation of an electronic device after an optical fiber optical coupler is connected to one surface (a direction in which a redistribution layer is disposed) of a photonics chip through a FOWLP process according to a second embodiment of the present invention; Lid), the completed high-integration
도 12와 같이 광섬유 광결합기가 포토닉스 칩의 표면으로 연결됨에 따라 다이싱 공정을 통해 에폭시 몰딩으로 둘러싸여 있는 광인터커넥션 모듈(300)의 한쪽 측면을 제거할 필요가 없다. 따라서, 제1 실시예와 달리 광인터커넥션 모듈(300)의 네 개의 면은 에폭시 몰딩으로 둘러싸여져 있어 포토닉스 칩의 한쪽 측면이 노출되지 않는 특징을 가질 수 있다.As the optical fiber optical coupler is connected to the surface of the photonics chip as shown in FIG. 12 , there is no need to remove one side of the
또한, 본 발명은 FOWLP 공정을 이용한 광인터커넥션 모듈(300)의 고속 전기신호 경로를 최단거리화 하기 위해 재배선층(RDL)을 통해 바로 패키지 기판으로 연결되는 구조를 적용하였으며, 이에 따라 제1 실시예와 유사하게 광섬유 광결합기가 광인터커넥션 모듈(300)의 하부에 배치되는 형상을 가질 수 있다.In addition, in the present invention, a structure in which the high-speed electrical signal path of the
제1 실시예와 마찬가지로, 이와 같은 형상의 고집적 광인터커넥션 모듈(300)이 적용되는 패키지 기판은 광섬유 광결합기의 배치를 고려하여 물리적 간섭이 일어나지 않도록 외곽 형상 ('⊂'형 홈)이 구현될 수 있다.As in the first embodiment, the package substrate to which the high-integration
도 13은 본 발명의 제3 실시예에 따른 고집적 광인터커넥션 모듈의 응용 예를 나타낸 도면이다.13 is a view showing an application example of a high-integration optical interconnection module according to a third embodiment of the present invention.
본 발명의 제1 실시예 및 제2 실시예를 통해 구현되는 고집적 광인터커넥션 모듈(200, 300)은 호스트(Host chip)이 실장된 패키지 기판(Package substrate)에 실장되어 칩과 칩, 보드와 보드 사이의 고속 광연결을 구성할 수 있다. 이때, 호스트 칩은 고속 대용량 스위칭 칩 또는 이에 준하는 고속 입출력 신호를 다루는 전자 칩이 될 수 있다.The high-integration
도 13을 참고하면, 고집적 광인터커넥션 모듈(200, 300)이 Land Grid Array(LGA) 형태라면, 소켓(Socket)을 통해 패키지 기판과 전기적 연결이 이루어질 수 있다. 이는 물리적 접촉(physical contact)에 의한 전기적 연결 방법이다. 따라서, 도 13에는 도시되어 있지 않지만 광인터커넥션 모듈(200, 300)의 상부 측면에 수직방향의 물리적 힘을 가할 수 있는 소켓 리드(socket lid)를 통해 전기적으로 연결될 수 있다. 이와는 달리 고집적 광인터커넥션 모듈(200, 300)이 Ball grid array(BGA) 형태라면 패키지 기판에 솔더링에 의해 직접 연결되는 구조가 적용될 수 있다.Referring to FIG. 13 , if the highly integrated
패키지 기판은 소켓을 위한 홀 및 신호용 패드(PAD)가 형성될 수 있으며, 고집적 광인터커넥션 모듈(200, 300)의 광섬유 광결합기가 기판 아래 방향에 배치됨에 따라 물리적 간섭이 일어나지 않도록 외곽 형상이 ‘⊂’ 자 형태로 외형 가공될 수 있다.The package substrate may have a hole for a socket and a signal pad (PAD) formed therein. As the optical fiber optic coupler of the high-integration
또한, 패키지 보드의 바닥 시점(Bottom view)에서 보는 바와 같이 패키지 기판의 외형을 움푹 들어가도록 가공함으로써 광섬유 광결합기와의 물리적 간섭 없이 고집적 광인터커넥션 모듈(200, 300)이 실장될 수 있다. 즉, 도 13에서 제공하는 패키지 보드는 본 발명에서 제공하는 광인터커넥션 모듈(200, 300)과 같이 광섬유 광결합기가 하단부에 배치는 경우에 유리한 패키지 기판 구조이다.In addition, as seen from the bottom view of the package board, the highly integrated
한편, 본 발명에 따른 방법은 컴퓨터에서 실행될 수 있는 프로그램으로 작성되어 마그네틱 저장매체, 광학적 판독매체, 디지털 저장매체 등 다양한 기록 매체로도 구현될 수 있다.Meanwhile, the method according to the present invention is written as a program that can be executed on a computer and can be implemented in various recording media such as magnetic storage media, optical reading media, and digital storage media.
본 명세서에 설명된 각종 기술들의 구현들은 디지털 전자 회로조직으로, 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어로, 또는 그들의 조합들로 구현될 수 있다. 구현들은 데이터 처리 장치, 예를 들어 프로그램가능 프로세서, 컴퓨터, 또는 다수의 컴퓨터들의 동작에 의한 처리를 위해, 또는 이 동작을 제어하기 위해, 컴퓨터 프로그램 제품, 즉 정보 캐리어, 예를 들어 기계 판독가능 저장 장치(컴퓨터 판독가능 매체) 또는 전파 신호에서 유형적으로 구체화된 컴퓨터 프로그램으로서 구현될 수 있다. 상술한 컴퓨터 프로그램(들)과 같은 컴퓨터 프로그램은 컴파일된 또는 인터프리트된 언어들을 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 독립형 프로그램으로서 또는 모듈, 구성요소, 서브루틴, 또는 컴퓨팅 환경에서의 사용에 적절한 다른 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 사이트에서 하나의 컴퓨터 또는 다수의 컴퓨터들 상에서 처리되도록 또는 다수의 사이트들에 걸쳐 분배되고 통신 네트워크에 의해 상호 연결되도록 전개될 수 있다.Implementations of the various techniques described herein may be implemented in digital electronic circuitry, or in computer hardware, firmware, software, or combinations thereof. Implementations may be implemented for processing by, or for controlling the operation of, a data processing device, eg, a programmable processor, computer, or number of computers, a computer program product, ie an information carrier, eg, a machine readable storage It may be embodied as a computer program tangibly embodied in an apparatus (computer readable medium) or a radio signal. A computer program, such as the computer program(s) described above, may be written in any form of programming language, including compiled or interpreted languages, and may be written as a standalone program or in a module, component, subroutine, or computing environment. may be deployed in any form, including as other units suitable for use in A computer program may be deployed to be processed on one computer or multiple computers at one site or to be distributed across multiple sites and interconnected by a communications network.
컴퓨터 프로그램의 처리에 적절한 프로세서들은 예로서, 범용 및 특수 목적 마이크로프로세서들 둘 다, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서들을 포함한다. 일반적으로, 프로세서는 판독 전용 메모리 또는 랜덤 액세스 메모리 또는 둘 다로부터 명령어들 및 데이터를 수신할 것이다. 컴퓨터의 요소들은 명령어들을 실행하는 적어도 하나의 프로세서 및 명령어들 및 데이터를 저장하는 하나 이상의 메모리 장치들을 포함할 수 있다. 일반적으로, 컴퓨터는 데이터를 저장하는 하나 이상의 대량 저장 장치들, 예를 들어 자기, 자기-광 디스크들, 또는 광 디스크들을 포함할 수 있거나, 이것들로부터 데이터를 수신하거나 이것들에 데이터를 송신하거나 또는 양쪽으로 되도록 결합될 수도 있다. 컴퓨터 프로그램 명령어들 및 데이터를 구체화하는데 적절한 정보 캐리어들은 예로서 반도체 메모리 장치들, 예를 들어, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(Magnetic Media), CD-ROM(Compact Disk Read Only Memory), DVD(Digital Video Disk)와 같은 광 기록 매체(Optical Media), 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media), 롬(ROM, Read Only Memory), 램(RAM, Random Access Memory), 플래시 메모리, EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 등을 포함한다. 프로세서 및 메모리는 특수 목적 논리 회로조직에 의해 보충되거나, 이에 포함될 수 있다.Processors suitable for processing a computer program include, by way of example, both general and special purpose microprocessors, and any one or more processors of any kind of digital computer. Generally, a processor will receive instructions and data from either read-only memory or random access memory or both. Elements of a computer may include at least one processor that executes instructions and one or more memory devices that store instructions and data. In general, a computer may include one or more mass storage devices for storing data, for example magnetic, magneto-optical disks, or optical disks, receiving data from, sending data to, or both. may be combined to become Information carriers suitable for embodying computer program instructions and data are, for example, semiconductor memory devices, for example, magnetic media such as hard disks, floppy disks and magnetic tapes, Compact Disk Read Only Memory (CD-ROM). ), an optical recording medium such as a DVD (Digital Video Disk), a magneto-optical medium such as a floppy disk, a ROM (Read Only Memory), a RAM , Random Access Memory), flash memory, EPROM (Erasable Programmable ROM), EEPROM (Electrically Erasable Programmable ROM), and the like. Processors and memories may be supplemented by, or included in, special purpose logic circuitry.
또한, 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용매체일 수 있고, 컴퓨터 저장매체 및 전송매체를 모두 포함할 수 있다.In addition, the computer-readable medium may be any available medium that can be accessed by a computer, and may include both computer storage media and transmission media.
본 명세서는 다수의 특정한 구현물의 세부사항들을 포함하지만, 이들은 어떠한 발명이나 청구 가능한 것의 범위에 대해서도 제한적인 것으로서 이해되어서는 안되며, 오히려 특정한 발명의 특정한 실시형태에 특유할 수 있는 특징들에 대한 설명으로서 이해되어야 한다. 개별적인 실시형태의 문맥에서 본 명세서에 기술된 특정한 특징들은 단일 실시형태에서 조합하여 구현될 수도 있다. 반대로, 단일 실시형태의 문맥에서 기술한 다양한 특징들 역시 개별적으로 혹은 어떠한 적절한 하위 조합으로도 복수의 실시형태에서 구현 가능하다. 나아가, 특징들이 특정한 조합으로 동작하고 초기에 그와 같이 청구된 바와 같이 묘사될 수 있지만, 청구된 조합으로부터의 하나 이상의 특징들은 일부 경우에 그 조합으로부터 배제될 수 있으며, 그 청구된 조합은 하위 조합이나 하위 조합의 변형물로 변경될 수 있다.While this specification contains numerous specific implementation details, these should not be construed as limitations on the scope of any invention or claim, but rather as descriptions of features that may be specific to particular embodiments of particular inventions. should be understood Certain features that are described herein in the context of separate embodiments may be implemented in combination in a single embodiment. Conversely, various features that are described in the context of a single embodiment may also be implemented in multiple embodiments, either individually or in any suitable subcombination. Furthermore, although features operate in a particular combination and may be initially depicted as claimed as such, one or more features from a claimed combination may in some cases be excluded from the combination, the claimed combination being a sub-combination. or a variant of a sub-combination.
마찬가지로, 특정한 순서로 도면에서 동작들을 묘사하고 있지만, 이는 바람직한 결과를 얻기 위하여 도시된 그 특정한 순서나 순차적인 순서대로 그러한 동작들을 수행하여야 한다거나 모든 도시된 동작들이 수행되어야 하는 것으로 이해되어서는 안 된다. 특정한 경우, 멀티태스킹과 병렬 프로세싱이 유리할 수 있다. 또한, 상술한 실시형태의 다양한 장치 컴포넌트의 분리는 그러한 분리를 모든 실시형태에서 요구하는 것으로 이해되어서는 안되며, 설명한 프로그램 컴포넌트와 장치들은 일반적으로 단일의 소프트웨어 제품으로 함께 통합되거나 다중 소프트웨어 제품에 패키징 될 수 있다는 점을 이해하여야 한다.Likewise, although acts are depicted in the figures in a particular order, it should not be understood that such acts must be performed in the specific order or sequential order shown or that all depicted acts must be performed in order to obtain desirable results. In certain cases, multitasking and parallel processing may be advantageous. Further, the separation of the various device components of the above-described embodiments should not be construed as requiring such separation in all embodiments, and the program components and devices described may generally be integrated together into a single software product or packaged into multiple software products. You have to understand that you can.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the present specification and drawings are merely presented as specific examples to aid understanding, and are not intended to limit the scope of the present invention. It will be apparent to those of ordinary skill in the art to which the present invention pertains that other modifications based on the technical spirit of the present invention can be implemented in addition to the embodiments disclosed herein.
100 : 광인터커넥션 모듈
110 : 전자칩
111 : 광송신용 전자소자
112 : 광수신용 전자소자
120 : 포토닉스 칩
121 : 광송신용 포토닉스 집적회로
122 : 광수신용 포토닉스 집적회로
130 : 광원 블록
140 : 광섬유 광결합기100: optical interconnection module
110: electronic chip
111: electronic device for optical transmission
112: light receiving electronic device
120: photonics chip
121: photonics integrated circuit for optical transmission
122: photonics integrated circuit for light reception
130: light block
140: optical fiber optical coupler
Claims (18)
접착층이 형성된 임시 웨이퍼 상의 제1 영역에 배치된 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)를 이용하여 전자 칩을 실장하는 단계;
상기 임시 페이퍼 상의 제2 영역에 홈(Groove) 영역이 형성된 포토닉스 칩을 실장하는 단계;
상기 임시 페이퍼 상에 실장된 전자 칩과 포토닉스 칩에 대해 에폭시 몰딩(Epoxy Molding Compound, EMC) 공정을 수행하는 단계;
상기 에폭시 몰딩 공정이 수행된 전자 칩 및 포토닉스 칩으로부터 상기 임시 웨이퍼를 제거하고, 제거된 영역에 유전층을 형성한 후 형성된 유전층 상에 재배선층(ReDistribution Layer, RDL)을 형성하는 단계;
상기 포토닉스 칩에 형성된 홈 영역을 이용하여 다이싱(Dicing)을 수행함으로써 상기 에폭시 몰딩 공정이 수행된 포토닉스 칩의 측면을 오픈(Open)하는 단계; 및
상기 오픈된 포토닉스 칩의 측면으로 광섬유 광결합기를 연결하는 단계
를 포함하는 광인터커넥션 모듈 제작 방법.A method of manufacturing an optical interconnection module in which an optical fiber optical coupler is disposed at a lower portion using a Fan-Out Wafer-Level Packaging (FOWLP) process,
mounting the electronic chip using an electrical and thermal bench (ETB) disposed in a first area on the temporary wafer on which the adhesive layer is formed;
mounting a photonics chip having a groove area formed thereon in a second area on the temporary paper;
performing an epoxy molding compound (EMC) process on the electronic chip and the photonics chip mounted on the temporary paper;
removing the temporary wafer from the electronic chip and the photonics chip on which the epoxy molding process has been performed, forming a dielectric layer in the removed area, and then forming a Redistribution Layer (RDL) on the formed dielectric layer;
opening a side surface of the photonics chip on which the epoxy molding process is performed by performing dicing using a groove region formed in the photonics chip; and
Connecting the optical fiber optical coupler to the side of the open photonics chip
Optical interconnection module manufacturing method comprising a.
상기 전자 칩을 실장하는 단계는,
광송신단에 속하는 전자 칩 및 광수신단에 속하는 전자 칩을 각각 분리된 전기 및 열적 벤치에 구분하여 실장하는 광인터커넥션 모듈 제작 방법.According to claim 1,
The step of mounting the electronic chip,
An optical interconnection module manufacturing method in which an electronic chip belonging to an optical transmitting end and an electronic chip belonging to an optical receiving end are separately mounted on separate electrical and thermal benches, respectively.
상기 전자 칩이 실장된 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)는,
상기 재배선층을 통해 상기 전자 칩에 대한 전기적 그라운드 및 방열 경로를 제공하는 광인터커넥션 모듈 제작 방법.According to claim 1,
An electrical and thermal bench (ETB) on which the electronic chip is mounted,
An optical interconnection module manufacturing method for providing an electrical ground and a heat dissipation path to the electronic chip through the redistribution layer.
상기 재배선층을 형성하는 단계는,
상기 에폭시 몰딩 공정이 수행된 전자 칩 및 포토닉스 칩의 하단 중 상기 포토닉스 칩을 구성하는 에지 커플러 및 홈 영역이 오픈되도록 형성되는 광인터커넥션 모듈 제작 방법.According to claim 1,
Forming the redistribution layer comprises:
An optical interconnection module manufacturing method in which an edge coupler and a groove region constituting the photonics chip among the lower ends of the electronic chip and the photonics chip on which the epoxy molding process is performed are opened.
상기 포토닉스 칩을 실장하는 단계는,
상기 포토닉스 칩을 구성하는 에지 커플러의 끝단 영역에 측면이 모두 닫혀 있는 홈 영역을 형성하여 실장하는 광인터커넥션 모듈 제작 방법.According to claim 1,
The step of mounting the photonics chip,
A method of manufacturing an optical interconnection module for mounting by forming a groove region in which all sides are closed in an end region of an edge coupler constituting the photonics chip.
상기 포토닉스 칩의 측면을 오픈하는 단계는,
상기 측면이 모두 닫혀 있는 홈 영역과 상기 포토닉스 칩을 둘러싼 에폭시 몰딩 사이의 그루브 스탑(Groove stop) 영역을 다이싱하여 제거함으로써 상기 홈 영역의 한쪽 측면이 오픈되는 형상을 가지도록 하는 광인터커넥션 모듈 제작 방법.6. The method of claim 5,
The step of opening the side of the photonics chip,
Manufacture of an optical interconnection module to have a shape in which one side of the groove area is opened by dicing and removing a groove stop area between the groove area in which all the sides are closed and the epoxy molding surrounding the photonics chip Way.
상기 포토닉스 칩을 실장하는 단계는,
상기 포토닉스 칩을 구성하는 에지 커플러의 끝단 영역에 한쪽 측면이 오픈된 홈 영역을 형성하는 단계; 및
상기 형성된 홈 영역에 특정 용제에 용해성을 가지는 고분자 물질을 매립하여 실장하는 단계
를 포함하는 광인터커넥션 모듈 제작 방법.According to claim 1,
The step of mounting the photonics chip,
forming a groove region having one side open in an end region of an edge coupler constituting the photonics chip; and
Mounting by embedding a polymer material having solubility in a specific solvent in the formed groove area
Optical interconnection module manufacturing method comprising a.
상기 포토닉스 칩의 측면을 오픈하는 단계는,
상기 재배선층을 형성하는 단계에서 고분자 물질이 제거된 홈영역의 한쪽 측면에 존재하는 에폭시 몰딩을 다이싱하여 제거함으로써 상기 홈 영역의 한쪽 측면이 오픈되는 형상을 가지도록 하는 광인터커넥션 모듈 제작 방법.8. The method of claim 7,
The step of opening the side of the photonics chip,
A method of manufacturing an optical interconnection module to have a shape in which one side of the groove region is opened by dicing and removing the epoxy molding existing on one side of the groove region from which the polymer material is removed in the step of forming the redistribution layer.
상기 광섬유 광결합기를 연결하는 단계는,
상기 포토닉스 칩에 형성된 홈 영역의 양 측면에 존재하는 광정렬용 V 자 홈(V-groove)을 이용하여 상기 오픈된 포토닉스 칩의 측면에 상기 광섬유 광결합기를 연결하는 광인터커넥션 모듈 제작 방법.According to claim 1,
Connecting the optical fiber optical coupler comprises:
A method of manufacturing an optical interconnection module for connecting the optical fiber optical coupler to the side of the open photonics chip by using V-groove for optical alignment existing on both sides of the groove region formed in the photonics chip.
상기 광섬유 광결합기는,
복수의 광섬유가 일정한 간격으로 배치되는 광섬유 어레이 블록(Fiber Array Block, FAB) 또는 실리카 기반 평판형 광도파로(Planar Lightwave Circuit, PLC)로 구현되는 광인터커넥션 모듈 제작 방법.According to claim 1,
The optical fiber optical coupler,
A method of manufacturing an optical interconnection module implemented with a fiber array block (FAB) or silica-based planar lightwave circuit (PLC) in which a plurality of optical fibers are arranged at regular intervals.
상기 광섬유 광결합기가 연결된 광인터커넥션 모듈에 상기 전자 칩의 방열을 위한 열 인터페이스 재료(Thermal Interface Material, TIM) 및 리드(Lid)를 배치하는 단계
를 더 포함하는 광인터커넥션 모듈 제작 방법.According to claim 1,
disposing a thermal interface material (TIM) and a lead (Lid) for heat dissipation of the electronic chip in an optical interconnection module to which the optical fiber optical coupler is connected
A method of manufacturing an optical interconnection module further comprising a.
접착층이 형성된 임시 웨이퍼 상의 제1 영역에 배치된 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)를 이용하여 전자 칩을 실장하는 단계;
상기 임시 페이퍼 상의 제2 영역에 포토닉스 칩을 실장하는 단계;
상기 임시 페이퍼 상에 실장된 전자 칩과 포토닉스 칩에 대해 에폭시 몰딩(Epoxy Molding Compound, EMC) 공정을 수행하는 단계;
상기 에폭시 몰딩 공정이 수행된 전자 칩 및 포토닉스 칩으로부터 상기 임시 웨이퍼를 제거하고, 제거된 영역에 유전층을 형성한 후 형성된 유전층 상에 재배선층(ReDistribution Layer, RDL)을 형성하는 단계;
상기 포토닉스 칩을 구성하는 표면 커플러를 이용하여 상기 포토닉스 칩의 하부 표면 방향으로 광섬유 광결합기를 연결하는 단계
를 포함하는 광인터커넥션 모듈 제작 방법.A method of manufacturing an optical interconnection module in which an optical fiber optical coupler is disposed at a lower portion using a Fan-Out Wafer-Level Packaging (FOWLP) process,
mounting the electronic chip using an electrical and thermal bench (ETB) disposed in a first area on the temporary wafer on which the adhesive layer is formed;
mounting a photonics chip in a second area on the temporary paper;
performing an epoxy molding compound (EMC) process on the electronic chip and the photonics chip mounted on the temporary paper;
removing the temporary wafer from the electronic chip and the photonics chip on which the epoxy molding process has been performed, forming a dielectric layer in the removed area, and then forming a Redistribution Layer (RDL) on the formed dielectric layer;
Connecting an optical fiber optical coupler toward the lower surface of the photonics chip using a surface coupler constituting the photonics chip
Optical interconnection module manufacturing method comprising a.
상기 전자 칩을 실장하는 단계는,
광송신단에 속하는 전자 칩 및 광수신단에 속하는 전자 칩을 각각 분리된 전기 및 열적 벤치에 구분하여 실장하는 광인터커넥션 모듈 제작 방법.13. The method of claim 12,
The step of mounting the electronic chip,
An optical interconnection module manufacturing method in which an electronic chip belonging to an optical transmitting end and an electronic chip belonging to an optical receiving end are separately mounted on separate electrical and thermal benches, respectively.
상기 전자 칩이 실장된 전기 및 열적 벤치(Electrical and Thermal Bench, ETB)는,
상기 재배선층을 통해 상기 전자 칩에 대한 전기적 그라운드 및 방열 경로를 제공하는 광인터커넥션 모듈 제작 방법.13. The method of claim 12,
An electrical and thermal bench (ETB) on which the electronic chip is mounted,
An optical interconnection module manufacturing method for providing an electrical ground and a heat dissipation path to the electronic chip through the redistribution layer.
상기 재배선층을 형성하는 단계는,
상기 에폭시 몰딩 공정이 수행된 전자 칩 및 포토닉스 칩의 하단 중 상기 포토닉스 칩을 구성하는 에지 커플러 및 홈 영역이 오픈되도록 형성되는 광인터커넥션 모듈 제작 방법.13. The method of claim 12,
Forming the redistribution layer comprises:
An optical interconnection module manufacturing method in which an edge coupler and a groove region constituting the photonics chip among the lower ends of the electronic chip and the photonics chip on which the epoxy molding process is performed are opened.
상기 광섬유 광결합기는,
복수의 광섬유가 일정한 간격으로 배치되는 광섬유 어레이 블록(Fiber Array Block, FAB) 또는 실리카 기반 평판형 광도파로(Planar Lightwave Circuit, PLC)로 구현되는 광인터커넥션 모듈 제작 방법.13. The method of claim 12,
The optical fiber optical coupler,
A method of manufacturing an optical interconnection module implemented with a fiber array block (FAB) or silica-based planar lightwave circuit (PLC) in which a plurality of optical fibers are arranged at regular intervals.
상기 광섬유 광결합기가 연결된 광인터커넥션 모듈에 상기 전자 칩의 방열을 위한 열 인터페이스 재료(Thermal Interface Material, TIM) 및 리드(Lid)를 배치하는 단계
를 더 포함하는 광인터커넥션 모듈 제작 방법.13. The method of claim 12,
disposing a thermal interface material (TIM) and a lead (Lid) for heat dissipation of the electronic chip in an optical interconnection module to which the optical fiber optical coupler is connected
A method of manufacturing an optical interconnection module further comprising a.
상기 패키지 기판은,
광섬유 광결합기를 위해 한쪽 측면이 오픈된 형상을 가지며 소켓을 위한 홀; 및
상기 광인터커넥션 모듈의 연결을 위한 신호용 패드(PAD)
를 포함하고,
상기 광섬유 광결합기가 하부에 배치되는 광인터커넥션 모듈은,
상기 패키지 기판에 형성된 홀을 이용하여 상기 신호용 패드와 연결됨으로써 상기 패키지 기판에 실장된 호스트 칩(Host chip)과 고속 광연결되는 패키지 기판.
A package substrate for an optical interconnection module in which an optical fiber optical coupler is disposed on the lower side,
The package substrate,
a hole for a socket having an open shape on one side for an optical fiber optic coupler; and
Signal pad (PAD) for connection of the optical interconnection module
including,
The optical interconnection module in which the optical fiber optical coupler is disposed below,
A package substrate that is connected to the signal pad using a hole formed in the package substrate to be connected to a host chip mounted on the package substrate by high-speed optical connection.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/575,981 US20220317395A1 (en) | 2021-04-05 | 2022-01-14 | Manufacturing method and application of optical interconnection module |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20210043861 | 2021-04-05 | ||
| KR1020210043861 | 2021-04-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220138313A true KR20220138313A (en) | 2022-10-12 |
Family
ID=83597898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210091086A KR20220138313A (en) | 2021-04-05 | 2021-07-12 | Manufacturing method and application of optical interconnection module |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20220138313A (en) |
-
2021
- 2021-07-12 KR KR1020210091086A patent/KR20220138313A/en not_active Application Discontinuation
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