KR20220137913A - 디코딩된 픽처 버퍼 관리를 위한 동적 범위 조정 파라미터들 및 동적 범위의 시그널링 - Google Patents

Abstract

예시의 디바이스는 비디오 데이터를 저장하도록 구성된 메모리 및 회로부로 구현되고 메모리에 통신가능하게 커플링된 하나 이상의 프로세서를 포함한다. 하나 이상의 프로세서들은, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하고, 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하도록 구성된다. 하나 이상의 프로세서들은, 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하고, 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하도록 구성된다. 하나 이상의 프로세서들은, 제 1 DRA APS ID 및 제 2 DRA APS ID 가 동일한 경우, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하도록 구성된다.

Description

디코딩된 픽처 버퍼 관리를 위한 동적 범위 조정 파라미터들 및 동적 범위의 시그널링

본 출원은 2021 년 2 월 18 일자로 출원된 미국 출원 제 17/179,145 호 및 2020 년 2 월 21 일자로 출원된 미국 가출원 제 62/980,062 호를 우선권 주장하고, 이들 각각의 전체 내용은 본원에 참조에 의해 통합된다. 미국 출원 제 17/179,145 호는 2020 년 2 월 21 일자로 출원된 미국 가출원 제 62/980,062 호의 이익을 주장한다.

기술 분야

본 개시는 비디오 인코딩 및 비디오 디코딩에 관한 것이다.

디지털 비디오 능력들은 디지털 텔레비전들, 디지털 직접 브로드캐스트 시스템들, 무선 브로드캐스트 시스템들, 개인용 디지털 보조기들 (PDA들), 랩톱 또는 데스크톱 컴퓨터들, 태블릿 컴퓨터들, e-북 리더들, 디지털 카메라들, 디지털 레코딩 디바이스들, 디지털 미디어 플레이어들, 비디오 게이밍 디바이스들, 비디오 게임 콘솔들, 셀룰러 또는 위성 무선 전화기들, 소위 "스마트 폰들", 비디오 텔레컨퍼런싱 디바이스들, 비디오 스트리밍 디바이스들 등을 포함한, 광범위한 디바이스들에 통합될 수도 있다. 디지털 비디오 디바이스들은, MPEG-2, MPEG-4, ITU-T H.263 또는 ITU-T H.264/MPEG-4, Part 10, AVC (Advanced Video Coding), ITU-T H.265, HEVC (High Efficiency Video Coding) 에 의해 정의되는 표준들, 및 그러한 표준들의 확장들에서 설명된 것들과 같은 비디오 코딩 기법들을 구현한다. 비디오 디바이스들은 그러한 비디오 코딩 기법들을 구현함으로써 디지털 비디오 정보를 더 효율적으로 송신, 수신, 인코딩, 디코딩, 및/또는 저장할 수도 있다.

비디오 코딩 기법들은 비디오 시퀀스들에 내재하는 리던던시를 감소 또는 제거하기 위해 공간 (인트라 픽처) 예측 및/또는 시간 (인터 픽처) 예측을 포함한다. 블록 기반 비디오 코딩에 대해, 비디오 슬라이스 (예를 들어, 비디오 픽처 또는 비디오 픽처의 부분) 는 비디오 블록들로 파티셔닝될 수도 있으며, 이 비디오 블록들은 또한 코딩 트리 유닛들 (CTU들), 코딩 유닛들 (CU들) 및/또는 코딩 노드들로 지칭될 수도 있다. 픽처의 인트라-코딩된 (I) 슬라이스에서의 비디오 블록들은 동일 픽처의 이웃하는 블록들에서의 참조 샘플들에 대한 공간 예측을 이용하여 인코딩된다. 픽처의 인터-코딩된 (P 또는 B) 슬라이스에서의 비디오 블록들은 동일한 픽처의 이웃하는 블록들에서의 참조 샘플들에 대한 공간 예측, 또는 다른 참조 픽처들에서의 참조 샘플들에 대한 시간 예측을 사용할 수도 있다. 픽처들은 프레임들로 지칭될 수도 있고, 참조 픽처들은 참조 프레임들로 지칭될 수도 있다.

일반적으로, 본 개시는 높은 동적 범위 (HDR) 및 광 색역 (WCG) 표현들을 갖는 비디오 신호들의 코딩을 위한 기법에 관한 것이다. 보다 구체적으로, 본 개시는 HDR 및 WCG 비디오 데이터의 보다 정확한 재생을 가능하게 하기 위해 특정 컬러 공간에서 비디오 데이터에 적용되는 시그널링 및 동작들을 설명한다. 본 개시의 기법은 상이한 데이터를 갖는 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 에서 데이터의 중복기록을 방지하는 것에 의해 HDR & WCG 비디오 데이터를 코딩하기 위해 활용되는 하이브리드-기반 비디오 코딩 시스템들의 디코딩 정확도를 개선할 수도 있는 인코딩 및 디코딩 동작들을 정의한다.

하나의 예에서, 방법은 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하는 단계; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하는 단계; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하는 단계; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하는 단계; 비트스트림에서, 제 1 DRA APS 를 시그널링하는 단계; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하는 단계; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하는 단계; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하는 단계; 및 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하는 단계를 포함할 수도 있다.

다른 예에서, 디바이스는 비디오 데이터를 저장하도록 구성되는 메모리, 및 회로부로 구현되고 메모리에 통신적으로 커플링된 하나 이상의 프로세서들을 포함하고, 하나 이상의 프로세서들은: 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하고; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하고; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하고; 비트스트림에서, 제 1 DRA APS 를 시그널링하고; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하고; 그리고 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하도록 구성된다.

다른 예에서, 컴퓨터 판독가능 저장 매체는 명령들로 인코딩되고, 명령들은 실행될 때, 하나 이상의 프로세서들로 하여금, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하게 하고; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하게 하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하게 하고; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하게 하고; 비트스트림에서, 제 1 DRA APS 를 시그널링하게 하고; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하게 하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하게 하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하게 하고; 그리고 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하게 한다.

다른 예에서, 디바이스는 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하기 위한 수단; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하기 위한 수단; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하기 위한 수단; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하기 위한 수단; 비트스트림에서, 제 1 DRA APS 를 시그널링하기 위한 수단; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하기 위한 수단; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하기 위한 수단; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하기 위한 수단; 및 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하기 위한 수단을 포함한다.

다른 예에서, 방법은 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하는 단계; 제 1 픽처에 대한 DRA APS 를 결정하는 단계; APS 버퍼에 DRA APS 를 저장하는 단계, 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하는 단계; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하는 단계; 및 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하는 단계를 포함한다.

다른 예에서, 디바이스는 비디오 데이터를 저장하도록 구성되는 메모리, 및 회로부로 구현되고 메모리에 통신적으로 커플링된 하나 이상의 프로세서들을 포함하고, 하나 이상의 프로세서들은: 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하고; 제 1 픽처에 대한 DRA APS 를 결정하고; APS 버퍼에 DRA APS 를 저장하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하고; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하고; 그리고 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하도록 구성된다.

다른 예에서, 비일시적 컴퓨터 판독가능 저장 매체는 명령들을 포함하고, 명령들은 실행될 때 하나 이상의 프로세서들로 하여금, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하게 하고; 제 1 픽처에 대한 DRA APS 를 결정하게 하고; APS 버퍼에 DRA APS 를 저장하게 하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하게 하고; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하게 하고; 그리고 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하게 한다.

다른 예에서, 디바이스는 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하기 위한 수단; 제 1 픽처에 대한 DRA APS 를 결정하기 위한 수단; APS 버퍼에 DRA APS 를 저장하기 위한 수단; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하기 위한 수단; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하기 위한 수단; 및 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하기 위한 수단을 포함한다.

하나 이상의 예의 상세들이 첨부 도면들 및 하기의 설명에서 제시된다. 다른 피처들, 목적들, 및 이점들은 설명들, 도면들, 및 청구항들로부터 명백할 것이다.

도 1 은 본 개시의 기법들을 수행할 수도 있는 예시적인 비디오 인코딩 및 디코딩 시스템을 예시하는 블록도이다.
도 2a 및 도 2b 는 예시적인 쿼드트리 이진 트리 (QTBT) 구조, 및 대응하는 코딩 트리 유닛 (CTU) 을 예시하는 개념도이다.
도 3 은 본 개시의 기법들을 수행할 수도 있는 일 예의 비디오 인코더를 예시하는 블록도이다.
도 4 는 본 개시의 기법들을 수행할 수도 있는 일 예의 비디오 디코더를 예시하는 블록도이다.
도 5 는 인간의 시각 및 디스플레이 능력들을 예시하기 위한 개념 다이어그램이다.
도 6 은 예시적인 색역들을 나타내는 개념 다이어그램이다.
도 7 은 HDR/WCG 변환의 일 예를 나타내는 블록 다이어그램이다.
도 8 은 역 HDR/WCG 변환의 일 예를 나타내는 블록 다이어그램이다.
도 9 는 전자-광학 전달 함수(EOTFs) 의 일 예의 개념 다이어그램이다.
도 10 은 지각 양자화기 (PQ) 전달 함수 (TF)(ST2084 EOTF) 의 시각화의 일 예의 개념 다이어그램이다.
도 11 은 루마 구동된 크로마 스케일링 (LCS) 함수의 일 예의 개념도이다.
도 12 는 HEVC 사양의 테이블 8-10 을 예시하는 개념 다이어그램이다.
도 13 은 HDR 버퍼 모델의 개념 다이어그램이다.
도 14 는 DRA 유닛들을 포함하는 비디오 인코더 및 비디오 디코더 시스템의 블록 다이어그램이다.
도 15 는 본 개시에 따른 일 예의 DRA APS 인코딩 기법들을 예시하는 플로우차트이다.
도 16 은 본 개시에 따른 일 예의 DRA APS 디코딩 기법들을 예시하는 플로우차트이다.
도 17 은 비디오 인코딩의 일 예를 예시한 플로우차트이다.
도 18 은 비디오 디코딩의 일 예를 예시한 플로우차트이다.

비디오 인코더는 별개의 네트워크 적응 계층 (NAL) 유닛으로서 동적 범위 조정 (DRA) 데이터를 시그널링할 수도 있고, 모든 픽처들에 대한 픽처 파라미터 세트 (PPS) 에서 특정 적용가능한 적응 파라미터 세트 (APS) 식별자 (ID) 는 그 PPS 를 참조한다. 비디오 디코더는 예를 들어, 랜덤 액세스 (RA) 코딩 시나리오에서 디코딩 프로세스로부터 시간적으로 디커플링될 수도 있는 출력 프로세스 동안에 역 DRA 프로세스를 적용할 수도 있다. 디코딩 프로세스 및 출력 프로세스의 이러한 점재적 디커플링은, ID 에 의해 규정될 수도 있는 APS 버퍼에서의 DRA APS 가 디코딩 프로세스 동안에 신규 DRA APS 에 의해 중복기록되었을 수도 있는 상황을 초래할 수도 있다.

출력 프로세스 동안에 (대응하는 APS ID 로부터) DRA 가 적용될 때까지 APS 버퍼에서의 DRA APS 데이터가 디코딩 프로세스 동안에 중복기록되지 않는 것을 보장하기 위해, 본 개시의 기법들은 디코딩 프로세스 동안에 상이한 데이터로 APS 버퍼를 중복기록하는 것을 방지한다. 이들 기법은 특정 ID 넘버의 모든 DRA APS 가 동일한 컨텐츠로 구성되도록 비트스트림을 제약한다. 이러한 방식으로, 디스플레이로의 비디오 출력의 품질을 개선할 수도 있는 DRA 가 적절하게 적용될 수도 있다.

도 1 은 본 개시의 기법들을 수행할 수도 있는 예시적인 비디오 인코딩 및 디코딩 시스템 (100) 을 예시하는 블록도이다. 본 개시의 기법들은 일반적으로 비디오 데이터를 코딩 (인코딩 및/또는 디코딩) 하는 것에 관련된다. 일반적으로, 비디오 데이터는 비디오를 프로세싱하기 위한 임의의 데이터를 포함한다. 따라서, 비디오 데이터는 원시, 인코딩되지 않은 비디오, 인코딩된 비디오, 디코딩된 (예를 들어, 복원된) 비디오, 및 비디오 메타데이터, 이를 테면 시그널링 데이터를 포함할 수도 있다.

도 1 에 도시된 바와 같이, 비디오 인코딩 및 디코딩 시스템 (100) 은, 이 예에서 목적지 디바이스 (116) 에 의해 디코딩 및 디스플레이될 인코딩된 비디오 데이터를 제공하는 소스 디바이스 (102) 를 포함한다. 특히, 소스 디바이스 (102) 는 비디오 데이터를 컴퓨터 판독가능 매체 (110) 를 통해 목적지 디바이스 (116) 에 제공한다. 소스 디바이스 (102) 및 목적지 디바이스 (116) 는, 데스크탑 컴퓨터들, 노트북 (즉, 랩탑) 컴퓨터들, 태블릿 컴퓨터들, 셋탑 박스들, 전화기 핸드셋들 (예를 들어, 모바일 디바이스), 이를 테면, 스마트폰들, 텔레비전들, 카메라들, 디스플레이 디바이스들, 디지털 미디어 플레이어들, 비디오 게이밍 콘솔들, 비디오 스트리밍 디바이스, 브로드캐스트 수신기 등을 포함하여, 광범위한 디바이스들 중 임의의 것을 포함할 수도 있다. 일부 경우들에서, 소스 디바이스 (102) 및 목적지 디바이스 (116) 는 무선 통신을 위해 장비될 수도 있고, 따라서 무선 통신 디바이스들로 지칭될 수도 있다.

도 1 의 예에서, 소스 디바이스 (102) 는 비디오 소스 (104), 메모리 (106), 비디오 인코더 (200), 및 출력 인터페이스 (108) 를 포함한다. 목적지 디바이스 (116) 는 입력 인터페이스 (122), 비디오 디코더 (300), 메모리 (120), 및 디스플레이 디바이스 (118) 를 포함한다. 본 개시에 따르면, 소스 디바이스 (102) 의 비디오 인코더 (200) 및 목적지 디바이스 (116) 의 비디오 디코더 (300) 는 특정 컬러 공간에서의 비디오 데이터에 적용되는 시그널링 및 동작들을 위한 기법들을 적용하도록 구성될 수도 있다. 따라서, 소스 디바이스 (102) 는 비디오 인코딩 디바이스의 예를 나타내는 한편, 목적지 디바이스 (116) 는 비디오 디코딩 디바이스의 예를 나타낸다. 다른 예들에서, 소스 디바이스 및 목적지 디바이스는 다른 컴포넌트들 또는 배열들을 포함할 수도 있다. 예를 들어, 소스 디바이스 (102) 는 외부 카메라와 같은 외부 비디오 소스로부터 비디오 데이터를 수신할 수도 있다. 마찬가지로, 목적지 디바이스 (116) 는 통합된 디스플레이 디바이스를 포함하기 보다는, 외부 디스플레이 디바이스와 인터페이스할 수도 있다.

도 1 에 도시된 바와 같이, 비디오 인코딩 및 디코딩 시스템 (100) 은 단지 하나의 예에 불과하다. 일반적으로, 임의의 디지털 비디오 인코딩 및/또는 디코딩 디바이스는 특정 컬러 공간에서 비디오 데이터에 적용되는 시그널링 및 동작들을 위한 기법들을 수행할 수도 있다. 소스 디바이스 (102) 및 목적지 디바이스 (116) 는 소스 디바이스 (102) 가 목적지 디바이스 (116) 로의 송신을 위해 코딩된 비디오 데이터를 생성하는 그러한 코딩 디바이스들의 예들에 불과하다. 본 개시물은 데이터의 코딩 (인코딩 및/또는 디코딩) 을 수행하는 디바이스로서 "코딩" 디바이스를 지칭한다. 따라서, 비디오 인코더 (200) 및 비디오 디코더 (300) 는 코딩 디바이스, 특히 각각 비디오 인코더 및 비디오 디코더의 예들을 나타낸다. 일부 예들에서, 소스 디바이스 (102) 및 목적지 디바이스 (116) 는, 소스 디바이스 (102) 및 목적지 디바이스 (116) 의 각각이 비디오 인코딩 및 디코딩 컴포넌트들을 포함하도록 실질적으로 대칭적인 방식으로 동작할 수도 있다. 따라서, 비디오 인코딩 및 디코딩 시스템 (100) 은 예를 들어, 비디오 스트리밍, 비디오 플레이백, 비디오 브로드캐스팅, 또는 비디오 전화를 위해, 소스 디바이스 (102) 와 목적지 디바이스 (116) 사이의 일방향 또는 양방향 비디오 송신을 지원할 수도 있다.

일반적으로, 비디오 소스 (104) 는 비디오 데이터 (즉, 원시, 인코딩되지 않은 비디오 데이터) 의 소스를 나타내며 픽처들에 대한 데이터를 인코딩하는 비디오 인코더 (200) 에 비디오 데이터의 순차적인 일련의 픽처들 (또한 "프레임들" 로서 지칭됨) 을 제공한다. 소스 디바이스 (102) 의 비디오 소스 (104) 는 비디오 카메라와 같은 비디오 캡처 디바이스, 이전에 캡처된 비디오를 포함하는 비디오 아카이브 (video archive), 및/또는 비디오 콘텐츠 제공자로부터 비디오를 수신하기 위한 비디오 피드 인터페이스 (video feed interface) 를 포함할 수도 있다. 추가적인 대안으로서, 비디오 소스 (104) 는 컴퓨터 그래픽스 기반 데이터를 소스 비디오로서, 또는 라이브 비디오, 아카이브된 비디오, 및 컴퓨터 생성된 비디오의 조합으로서 생성할 수도 있다. 각각의 경우에, 비디오 인코더 (200) 는 캡처된, 사전-캡처된, 또는 컴퓨터 생성된 비디오 데이터를 인코딩한다. 비디오 인코더 (200) 는 픽처들을 수신된 순서 (종종 "디스플레이 순서" 로 지칭됨) 로부터 코딩을 위한 코딩 순서로 재배열할 수도 있다. 비디오 인코더 (200) 는 인코딩된 비디오 데이터를 포함하는 비트스트림을 생성할 수도 있다. 그 후, 소스 디바이스 (102) 는 예를 들어, 목적지 디바이스 (116) 의 입력 인터페이스 (122) 에 의한 수신 및/또는 취출을 위해 인코딩된 비디오 데이터를 출력 인터페이스 (108) 를 통해 컴퓨터 판독가능 매체 (110) 상으로 출력할 수도 있다.

소스 디바이스 (102) 의 메모리 (106) 및 목적지 디바이스 (116) 의 메모리 (120) 는 범용 메모리들을 나타낸다. 일부 예들에서, 메모리 (106) 및 메모리 (120) 는 원시 비디오 데이터, 예를 들어 비디오 소스 (104) 로부터의 원시 비디오, 및 비디오 디코더 (300) 로부터의 원시, 디코딩된 비디오 데이터를 저장할 수도 있다. 부가적으로 또는 대안적으로, 메모리 (106) 및 메모리 (120) 는 예를 들어 비디오 인코더 (200) 및 비디오 디코더 (300) 에 의해 각각 실행가능한 소프트웨어 명령들을 저장할 수도 있다. 메모리 (106) 및 메모리 (120) 는 이 예에서 비디오 인코더 (200) 및 비디오 디코더 (300) 와 별도로 도시되지만, 비디오 인코더 (200) 및 비디오 디코더 (300) 는 또한 기능적으로 유사하거나 또는 동등한 목적들을 위한 내부 메모리들을 포함할 수도 있음이 이해되어야 한다. 또한, 메모리 (106) 및 메모리 (120) 는 예를 들어, 비디오 인코더 (200) 로부터 출력되고 비디오 디코더 (300) 에 입력되는 인코딩된 비디오 데이터를 저장할 수도 있다. 일부 예들에서, 메모리 (106) 및 메모리 (120) 의 부분들은 예를 들어, 원시, 디코딩된 및/또는 인코딩된 비디오 데이터를 저장하기 위해 하나 이상의 비디오 버퍼로서 할당될 수도 있다.

컴퓨터 판독가능 매체 (110) 는 인코딩된 비디오 데이터를 소스 디바이스 (102) 로부터 목적지 디바이스 (116) 로 전송할 수 있는 임의의 유형의 매체 또는 디바이스를 나타낼 수도 있다. 하나의 예에서, 컴퓨터 판독가능 매체 (110) 는, 소스 디바이스 (102) 로 하여금, 실시간으로, 예를 들어, 라디오 주파수 네트워크 또는 컴퓨터 기반 네트워크를 통해 직접 목적지 디바이스 (116) 로 인코딩된 비디오 데이터를 송신할 수 있게 하기 위한 통신 매체를 나타낸다. 무선 통신 프로토콜과 같은 통신 표준에 따라, 출력 인터페이스 (108) 는 인코딩된 비디오 데이터를 포함하는 송신 신호를 변조할 수도 있고, 입력 인터페이스 (122) 는 수신된 송신 신호를 복조할 수도 있다. 통신 매체는 무선 주파수 (radio frequency; RF) 스펙트럼 또는 하나 이상의 물리적 송신 라인들과 같은 임의의 무선 또는 유선 통신 매체를 포함할 수도 있다. 통신 매체는 패킷 기반 네트워크, 예를 들어 로컬 영역 네트워크, 광역 네트워크, 또는 인터넷과 같은 글로벌 네트워크의 부분을 형성할 수도 있다. 통신 매체는 라우터들, 스위치들, 기지국들, 또는 소스 디바이스 (102) 로부터 목적지 디바이스 (116) 로의 통신을 가능하게 하는데 유용할 수도 있는 임의의 다른 장비를 포함할 수도 있다.

일부 예에서, 소스 디바이스 (102) 는 출력 인터페이스 (108) 로부터 저장 디바이스 (112) 로 인코딩된 데이터를 출력할 수도 있다. 유사하게, 목적지 디바이스 (116) 는 입력 인터페이스 (122) 를 통해 저장 디바이스 (112) 로부터의 인코딩된 데이터에 액세스할 수도 있다. 저장 디바이스 (112) 는 하드 드라이브, 블루-레이 디스크들, DVD들, CD-ROM들, 플래시 메모리, 휘발성 또는 비휘발성 메모리, 또는 인코딩된 비디오 데이터를 저장하기 위한 임의의 다른 적합한 디지털 저장 매체들과 같은 다양한 분산된 또는 로컬로 액세스 데이터 저장 매체들 중 임의의 것을 포함할 수도 있다.

일부 예들에서, 소스 디바이스 (102) 는, 소스 디바이스 (102) 에 의해 생성된 인코딩된 비디오를 저장할 수도 있는 파일 서버 (114) 또는 다른 중간 저장 디바이스로 인코딩된 비디오 데이터를 출력할 수도 있다. 목적지 디바이스 (116) 는 파일 서버 (114) 로부터의 저장된 비디오 데이터에 스트리밍 또는 다운로드를 통해 액세스할 수도 있다. 파일 서버 (114) 는 인코딩된 비디오 데이터를 저장하고 그 인코딩된 비디오 데이터를 목적지 디바이스 (116) 에 송신할 수도 있는 임의의 유형의 서버 디바이스일 수도 있다. 파일 서버 (114) 는 (예를 들어, 웹 사이트를 위한) 웹 서버, 파일 전송 프로토콜 (FTP) 서버, 콘텐츠 전달 네트워크 디바이스, 또는 NAS (network attached storage) 디바이스를 나타낼 수도 있다. 목적지 디바이스 (116) 는 인터넷 커넥션을 포함한, 임의의 표준 데이터 커넥션을 통해 파일 서버 (114) 로부터의 인코딩된 비디오 데이터에 액세스할 수도 있다. 이것은 파일 서버 (114) 상에 저장된 인코딩된 비디오 데이터에 액세스하기에 적합한, 무선 채널 (예를 들어, Wi-Fi 접속), 유선 접속 (예를 들어, 디지털 가입자 라인 (digital subscriber line; DSL), 케이블 모뎀 등), 또는 양자의 조합을 포함할 수도 있다. 파일 서버 (114) 및 입력 인터페이스 (122) 는 스트리밍 송신 프로토콜, 다운로드 송신 프로토콜, 또는 이들의 조합에 따라 동작하도록 구성될 수도 있다.

출력 인터페이스 (108) 및 입력 인터페이스 (122) 는 무선 송신기/수신기, 모뎀, 유선 네트워킹 컴포넌트 (예를 들어, 이더넷 카드), 다양한 IEEE 802.11 표준 중 임의의 것에 따라 동작하는 무선 통신 컴포넌트, 또는 다른 물리적 컴포넌트를 나타낼 수도 있다. 출력 인터페이스 (108) 및 입력 인터페이스 (122) 가 무선 컴포넌트를 포함하는 예들에서, 출력 인터페이스 (108) 및 입력 인터페이스 (122) 는 4G, 4G-LTE (Long-Term Evolution), LTE 어드밴스드, 5G 등과 같은 셀룰러 통신 표준에 따라, 인코딩된 비디오 데이터와 같은 데이터를 전송하도록 구성될 수도 있다. 출력 인터페이스 (108) 가 무선 송신기를 포함하는 일부 예들에서, 출력 인터페이스 (108) 및 입력 인터페이스 (122) 는 IEEE 802.11 사양, IEEE 802.15 사양 (예를 들어, ZigBee™), Bluetooth™ 표준 등과 같은 다른 무선 표준들에 따라, 인코딩된 비디오 데이터와 같은 데이터를 전송하도록 구성될 수도 있다. 일부 예들에서, 소스 디바이스 (102) 및/또는 목적지 디바이스 (116) 는 개별의 시스템-온-칩 (system-on-a-chip; SoC) 디바이스들을 포함할 수도 있다. 예를 들어, 소스 디바이스 (102) 는 비디오 인코더 (200) 및/또는 출력 인터페이스 (108) 에 기인한 기능을 수행하기 위한 SoC 디바이스를 포함할 수도 있고, 목적지 디바이스 (116) 는 비디오 디코더 (300) 및/또는 입력 인터페이스 (122) 에 기인한 기능을 수행하기 위한 SoC 디바이스를 포함할 수도 있다.

본 개시의 기법들은 오버-디-에어 (over-the-air) 텔레비전 브로드캐스트, 케이블 텔레비전 송신, 위성 텔레비전 송신, 인터넷 스트리밍 비디오 송신, 예를 들어 DASH (dynamic adaptive streaming over HTTP), 데이터 저장 매체 상으로 인코딩되는 디지털 비디오, 데이터 저장 매체에 저장된 디지털 비디오의 디코딩, 또는 다른 애플리케이션들 같은 다양한 멀티미디어 애플리케이션들 중 임의의 것을 지원하는 비디오 코딩에 적용될 수도 있다.

목적지 디바이스 (116) 의 입력 인터페이스 (122) 는 컴퓨터 판독가능 매체 (110)(예를 들어, 통신 매체, 저장 디바이스 (112), 파일 서버 (114) 등) 로부터 인코딩된 비디오 비트스트림을 수신한다. 인코딩된 비디오 비트스트림은 비디오 블록들 또는 다른 코딩된 유닛들 (예를 들어, 슬라이스들, 픽처들, 픽처들의 그룹들, 시퀀스들 등) 의 프로세싱 및/또는 특징들을 기술하는 값들을 갖는 신택스 엘리먼트들과 같은, 비디오 디코더 (300) 에 의해 또한 사용되는, 비디오 인코더 (200) 에 의해 정의된 시그널링 정보를 포함할 수도 있다. 디스플레이 디바이스 (118) 는 디코딩된 비디오 데이터의 디코딩된 픽처들을 사용자에게 디스플레이한다. 디스플레이 디바이스 (118) 는 음극선관 (CRT), 액정 디스플레이 (LCD), 플라즈마 디스플레이, 유기 발광 다이오드 (OLED) 디스플레이, 또는 다른 유형의 디스플레이 디바이스와 같은 다양한 디스플레이 디바이스들 중 임의의 것을 포함할 수도 있다.

도 1 에 도시되지는 않았지만, 일부 예들에서, 비디오 인코더 (200) 및 비디오 디코더 (300) 는 각각 오디오 인코더 및/또는 오디오 디코더와 통합될 수도 있고, 공통 데이터 스트림에서 오디오 및 비디오 양자 모두를 포함하는 멀티플렉싱된 스트림들을 핸들링하기 위해, 적절한 MUX-DEMUX 유닛들, 또는 다른 하드웨어 및/또는 소프트웨어를 포함할 수도 있다. 적용가능한 경우, MUX-DEMUX 유닛들은 ITU H.223 멀티플렉서 프로토콜, 또는 다른 프로토콜들, 예를 들어 사용자 데이터그램 프로토콜 (UDP) 에 따를 수도 있다.

비디오 인코더 (200) 및 비디오 디코더 (300) 는 각각 다양한 적합한 인코더 및/또는 디코더 회로부, 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적회로 (ASIC), 필드 프로그램가능 게이트 어레이 (FPGA), 이산 로직, 소프트웨어, 하드웨어, 펌웨어 또는 이들의 임의의 조합들으로서 구현될 수도 있다. 기법들이 부분적으로 소프트웨어로 구현되는 경우, 디바이스는 적합한 비일시적 컴퓨터 판독가능 매체에 소프트웨어에 대한 명령들을 저장하고, 본 개시의 기법들을 수행하기 위해 하나 이상의 프로세서들을 사용하는 하드웨어에서 그 명령들을 실행할 수도 있다. 비디오 인코더 (200) 및 비디오 디코더 (300) 의 각각은 하나 이상의 인코더들 또는 디코더들에 포함될 수도 있는데, 이들 중 어느 하나는 각각의 디바이스에서 결합된 인코더/디코더 (CODEC) 의 부분으로서 통합될 수도 있다. 비디오 인코더 (200) 및/또는 비디오 디코더 (300) 를 포함하는 디바이스는 집적 회로, 마이크로프로세서, 및/또는 무선 통신 디바이스, 예를 들어 셀룰러 전화기를 포함할 수도 있다.

비디오 인코더 (200) 및 비디오 디코더 (300) 는 고 효율 비디오 코딩 (HEVC) 으로서 또한 지칭되는 ITU-T H.265 와 같은 비디오 코딩 표준, 또는 그에 대한 확장들, 이를 테면 멀티-뷰 및/또는 스케일러블 비디오 코딩 확장들에 따라 동작할 수도 있다. 대안적으로, 비디오 인코더 (200) 및 비디오 디코더 (300) 는, VVC (Versatile Video Coding) 로서도 또한 지칭되는 ITU-T H.266 과 같은 다른 독점 또는 산업 표준들에 따라 동작할 수도 있다. VVC 표준의 최신 드래프트는 Bross 등의, "Versatile Video Coding (Draft 8)"(Joint Video Experts Team (JVET) of ITU-T SG 16 WP 3 and ISO/IEC JTC 1/SC 29/WG 11, 17th Meeting: Brussels, BE, 7-17 Jan. 2020, JVET-Q2001-vC) (이하 "VVC Draft 8" 라 함) 에 설명되어 있다. 그러나, 본 개시의 기법들은 임의의 코딩 표준에 한정되지 않는다.

일반적으로, 비디오 인코더 (200) 및 비디오 디코더 (300) 는 픽처들의 블록 기반 코딩을 수행할 수도 있다. 용어 "블록" 은 일반적으로 프로세싱될 (예를 들어, 인코딩될, 디코딩될, 또는 다르게는 인코딩 및/또는 디코딩 프로세스에서 사용될) 데이터를 포함하는 구조를 지칭한다. 예를 들어, 블록은 루미넌스 및/또는 크로미넌스 데이터의 샘플들의 2차원 행렬을 포함할 수도 있다. 일반적으로, 비디오 인코더 (200) 및 비디오 디코더 (300) 는 YUV (예를 들어, Y, Cb, Cr) 포맷으로 표현된 비디오 데이터를 코딩할 수도 있다. 즉, 픽처의 샘플들에 대한 적색, 녹색, 및 청색 (RGB) 을 코딩하기 보다, 비디오 인코더 (200) 및 비디오 디코더 (300) 는 루미넌스 및 크로미넌스 컴포넌트들을 코딩할 수도 있으며, 여기서 크로미넌스 컴포넌트들은 적색 색조 및 청색 색조 크로미넌스 컴포넌트들 양자 모두를 포함할 수도 있다. 일부 예들에서, 비디오 인코더 (200) 는 인코딩 이전에 수신된 RGB 포맷팅된 데이터를 YUV 표현으로 변환하고, 비디오 디코더 (300) 는 YUV 표현을 RGB 포맷으로 변환한다. 대안적으로는, 프리- 및 포스트-프로세싱 유닛들 (도시되지 않음) 이 이들 변환들을 수행할 수도 있다.

본 개시는 일반적으로 픽처의 데이터를 인코딩 또는 디코딩하는 프로세스를 포함하는 픽처들의 코딩 (예를 들어, 인코딩 및 디코딩) 을 언급할 수도 있다. 유사하게, 본 개시는, 블록들에 대한 데이터를 인코딩하거나 또는 디코딩하는 프로세스, 예를 들어, 예측 및/또는 잔차 코딩을 포함하도록 픽처의 블록들의 코딩을 참조할 수도 있다. 인코딩된 비디오 비트스트림은 일반적으로 픽처들의 블록들로의 파티셔닝 및 코딩 판정들 (예를 들어, 코딩 모드들) 을 나타내는 신택스 엘리먼트들에 대한 일련의 값들을 포함한다. 따라서, 픽처 또는 블록을 코딩하는 것에 대한 언급들은 일반적으로 픽처 또는 블록을 형성하는 신택스 엘리먼트들에 대한 코딩 값들로서 이해되어야 한다.

HEVC 는 코딩 유닛들 (CU들), 예측 유닛들 (PU들), 및 변환 유닛들 (TU들) 을 포함하는 다양한 블록들을 정의한다. HEVC 에 따르면, 비디오 코더 (예를 들어 비디오 인코더 (200)) 는 쿼드트리 구조에 따라 코딩 트리 유닛 (CTU) 을 CU들로 파티셔닝한다. 즉, 비디오 코더는 CTU들 및 CU들을 4개의 동등한, 오버랩하지 않는 정사각형으로 파티셔닝하고, 쿼드트리의 각 노드는 0 또는 4개의 자식 노드를 갖는다. 자식 노드가 없는 노드들은 "리프 노드들" 로서 지칭될 수도 있으며, 이러한 리프 노드들의 CU들은 하나 이상의 PU 및/또는 하나 이상의 TU 를 포함할 수도 있다. 비디오 코더는 PU들 및 TU들을 추가로 분할할 수도 있다. 예를 들어, HEVC 에서, 잔차 쿼드트리 (RQT) 는 TU들의 분할을 나타낸다. HEVC 에서, PU들은 인터 예측 데이터를 나타내는 한편, TU들은 잔차 데이터 (residual data) 를 나타낸다. 인트라-예측되는 CU들은 인트라-예측 정보, 이를 테면, 인트라-모드 표시를 포함한다.

다른 예로서, 비디오 인코더 (200) 및 비디오 디코더 (300) 는 VVC 에 따라 동작하도록 구성될 수도 있다. VVC 에 따라, 비디오 코더 (예를 들어 비디오 인코더 (200)) 는 픽처를 복수의 코딩 트리 유닛 (CTU) 으로 파티셔닝한다. 비디오 인코더 (200) 는 쿼드트리 이진 트리 (QTBT) 구조 또는 멀티-타입 트리 (MTT) 구조와 같은 트리 구조에 따라 CTU 를 파티셔닝할 수도 있다. QTBT 구조는 HEVC 의 CU들, PU들, 및 TU들 사이의 분리와 같은 다중 파티션 타입들의 개념들을 제거한다. QTBT 구조는 2개의 레벨: 쿼드트리 파티셔닝에 따라 파티셔닝된 제 1 레벨, 및 이진 트리 파티셔닝에 따라 파티셔닝된 제 2 레벨을 포함한다. QTBT 구조의 루트 노드는 CTU 에 대응한다. 바이너리 트리들의 리프 노드들은 코딩 유닛들 (CU들) 에 대응한다.

MTT 파티셔닝 구조에서, 블록들은 쿼드트리 (QT) 파티션, 이진 트리 (BT) 파티션, 및 하나 이상의 유형들의 트리플 트리 (TT) (삼진 트리 (TT) 로도 칭함) 파티션들을 사용하여 파티셔닝될 수도 있다. 트리플 또는 삼진 트리 파티션은 블록이 3개의 서브-블록으로 스플릿되는 파티션이다. 일부 예들에서, 트리플 또는 삼진 트리 파티션은 중심을 통해 원래 블록을 나누지 않으면서 블록을 3개의 서브-블록으로 나눈다. MTT 에서의 파티셔닝 유형들 (예를 들어, QT, BT, 및 TT) 은 대칭적 또는 비대칭적일 수도 있다.

일부 예들에서, 비디오 인코더 (200) 및 비디오 디코더 (300) 는 루미넌스 및 크로미넌스 컴포넌트들의 각각을 나타내기 위해 단일 QTBT 또는 MTT 구조를 사용할 수도 있는 한편, 다른 예들에서, 비디오 인코더 (200) 및 비디오 디코더 (300) 는 루미넌스 컴포넌트에 대한 하나의 QTBT/MTT 구조 및 양자 모두의 크로미넌스 컴포넌트들에 대한 다른 QTBT/MTT 구조 (또는 개별의 크로미넌스 컴포넌트들에 대한 2 개의 QTBT/MTT 구조들) 와 같은 2 이상의 QTBT 또는 MTT 구조들을 사용할 수도 있다.

비디오 인코더 (200) 및 비디오 디코더 (300) 는 HEVC 마다의 쿼드트리 파티셔닝, QTBT 파티셔닝, MTT 파티셔닝, 또는 다른 파티셔닝 구조들을 사용하도록 구성될 수도 있다. 설명의 목적들을 위해, 본 개시의 기법들의 설명은 QTBT 파티셔닝에 관하여 제시된다. 하지만, 본 개시의 기법들은 또한, 쿼드트리 파티셔닝, 또는 다른 유형들의 파티셔닝도 물론 사용하도록 구성된 비디오 코더들에 적용될 수도 있음이 이해되어야 한다.

블록들 (예를 들어, CTU들 또는 CU들) 은 픽처에서 다양한 방식들로 그룹핑될 수도 있다. 일 예로서, 브릭은 픽처에서의 특정 타일 내에서 CTU 로우들의 직사각형 영역을 지칭할 수도 있다. 타일은 픽처에서의 특정 타일 행 및 특정 타일 열 내에서 CTU들의 직사각형 영역일 수도 있다. 타일 열은, 픽처의 높이와 동일한 높이 및 (예를 들어, 픽처 파라미터 세트에서와 같이) 신택스 엘리먼트들에 의해 명시된 폭을 갖는 CTU들의 직사각형 영역을 지칭한다. 타일 로우는 (예를 들어, 픽처 파라미터 세트에서와 같은) 신택스 엘리먼트들에 의해 특정된 높이 및 픽처의 폭과 동일한 폭을 갖는 CTU들의 직사각형 영역을 지칭한다.

일부 예들에서, 타일은 다수의 브릭들로 파티셔닝될 수도 있으며, 그 각각은 타일 내의 하나 이상의 CTU 행들을 포함할 수도 있다. 다수의 브릭들로 파티셔닝되지 않은 타일이 또한, 브릭으로서 지칭될 수도 있다. 그러나, 타일의 진정한 서브세트인 브릭은 타일로 지칭되지 않을 수도 있다.

픽처에서의 브릭들은 또한 슬라이스에서 배열될 수도 있다. 슬라이스는 단일의 네트워크 추상화 계층 (NAL) 유닛에 배타적으로 포함될 수도 있는 픽처의 정수 개의 브릭들일 수도 있다. 일부 예들에서, 슬라이스는 다수의 완전한 타일들 또는 하나의 타일의 완전한 브릭들의 연속적인 시퀀스만을 포함한다.

본 개시는 수직 및 수평 치수들의 관점에서 (CU 또는 다른 비디오 블록과 같은) 블록의 샘플 치수들을 지칭하기 위해 상호교환가능하게 "NxN" 및 "N 바이 N" 을 사용할 수도 있다, 예를 들어, 16x16 샘플들 또는 16 바이 16 샘플들. 일반적으로, 16×16 CU 는 수직 방향에서 16 개의 샘플들 (y = 16) 및 수평 방향에서 16 개의 샘플들 (x = 16) 을 갖는다. 마찬가지로, N×N CU 는 일반적으로 수직 방향에서 N 개의 샘플들 및 수평 방향에서 N 개의 샘플들을 갖고, 여기서 N 은 음이 아닌 정수 값을 나타낸다. CU 에서의 샘플들은 로우들 및 컬럼들로 배열될 수도 있다. 또한, CU들은 수직 방향에서와 동일한 수의 샘플들을 수평 방향에서 반드시 가질 필요가 있는 것은 아니다. 예를 들어, CU들은 NxM 샘플들을 포함할 수도 있고, 여기서 M 은 N 과 반드시 동일한 것은 아니다.

비디오 인코더 (200) 는 예측 및/또는 잔차 정보를 나타내는 CU들에 대한 비디오 데이터, 및 다른 정보를 인코딩한다. 예측 정보는 CU 에 대한 예측 블록을 형성하기 위하여 CU 가 예측될 방법을 나타낸다. 잔차 정보는 일반적으로, 인코딩 이전의 CU 의 샘플들과 예측 블록 사이의 샘플 별 차이들을 나타낸다.

CU 를 예측하기 위해, 비디오 인코더 (200) 는 일반적으로, 인터-예측 또는 인트라-예측을 통해 CU 에 대한 예측 블록을 형성할 수도 있다. 인터-예측은 일반적으로 이전에 코딩된 픽처의 데이터로부터 CU 를 예측하는 것을 지칭하는 반면, 인트라-예측은 일반적으로 동일한 픽처의 이전에 코딩된 데이터로부터 CU 를 예측하는 것을 지칭한다. 인터-예측을 수행하기 위해, 비디오 인코더 (200) 는 하나 이상의 모션 벡터를 사용하여 예측 블록을 생성할 수도 있다. 비디오 인코더 (200) 는 일반적으로, 예를 들어 CU 와 참조 블록 사이의 차이들의 관점에서, CU 와 근접하게 매칭하는 참조 블록을 식별하기 위해 모션 탐색을 수행할 수도 있다. 비디오 인코더 (200) 는 참조 블록이 현재 CU 와 근접하게 매칭하는지 여부를 결정하기 위해 절대 차이의 합 (SAD), 제곱 차이들의 합 (SSD), 평균 절대 차이 (MAD), 평균 제곱 차이들 (MSD), 또는 다른 그러한 차이 계산들을 사용하여 차이 메트릭을 계산할 수도 있다. 일부 예들에서, 비디오 인코더 (200) 는 단방향 예측 또는 양방향 예측을 사용하여 현재 CU 를 예측할 수도 있다.

VVC 의 일부 예들은 또한, 인터 예측 모드로 고려될 수도 있는 아핀 모션 보상 모드를 제공한다. 아핀 모션 보상 모드에서, 비디오 인코더 (200) 는 줌 인 또는 아웃, 회전, 원근 모션, 또는 다른 불규칙한 모션 유형들과 같은 비-병진 모션을 나타내는 2 개 이상의 모션 벡터들을 결정할 수도 있다.

인트라 예측을 수행하기 위해, 비디오 인코더 (200) 는 예측 블록을 생성하기 위해 인트라 예측 모드를 선택할 수도 있다. VVC 의 일부 예들은 평면 모드 및 DC 모드 뿐만 아니라, 다양한 방향성 모드들을 포함한, 67 개의 인트라-예측 모드들을 제공한다. 일반적으로, 비디오 인코더 (200) 는, 현재 블록의 샘플들을 예측할 현재 블록 (예를 들어, CU 의 블록) 에 대한 이웃하는 샘플들을 기술하는 인트라-예측 모드를 선택한다. 그러한 샘플들은 일반적으로, 비디오 인코더 (200) 가 래스터 스캔 순서로 (좌측에서 우측으로, 상부에서 하부로) CTU들 및 CU들을 코딩하는 것을 가정하여, 현재 블록과 동일한 픽처에서 현재 블록의 상부, 상부 및 좌측에, 또는 좌측에 있을 수도 있다.

비디오 인코더 (200) 는 현재 블록을 위한 예측 모드를 나타내는 데이터를 인코딩한다. 예를 들어, 인터-예측 모드의 경우, 비디오 인코더 (200) 는 다양한 이용가능한 인터-예측 모드들 중 어느 것이 사용되는지를 나타내는 데이터 뿐만 아니라, 대응하는 모드를 위한 모션 정보를 인코딩할 수도 있다. 단방향 또는 양방향 인터 예측을 위해, 예를 들어, 비디오 인코더 (200) 는 어드밴스드 모션 벡터 예측 (AMVP) 또는 병합 모드(merge mode)를 사용하여 모션 벡터들을 인코딩할 수도 있다. 비디오 인코더 (200) 는 유사한 모드들을 사용하여 아핀 모션 보상 모드에 대한 모션 벡터들을 인코딩할 수도 있다.

블록의 인트라-예측 또는 인터-예측과 같은 예측에 후속하여, 비디오 인코더 (200) 는 블록을 위한 잔차 데이터를 계산할 수도 있다. 잔차 데이터, 이를 테면, 잔차 블록은 대응하는 예측 모드를 사용하여 형성되는, 블록과 블록에 대한 예측 블록 사이의 샘플 별 차이들을 나타낸다. 비디오 인코더 (200) 는 샘플 도메인 대신 변환 도메인에서 변환된 데이터를 생성하기 위해, 잔차 블록에 하나 이상의 변환들을 적용할 수도 있다. 예를 들어, 비디오 인코더 (200) 는 이산 코사인 변환 (DCT), 정수 변환, 웨이브릿 변환, 또는 개념적으로 유사한 변환을 잔차 비디오 데이터에 적용할 수도 있다. 추가적으로, 비디오 인코더 (200) 는 모드 의존적 비분리가능한 2 차 변환 (MDNSST), 신호 의존적 변환, Karhunen-Loeve 변환 (KLT) 등과 같은, 제 1 변환에 후속하는 2 차 변환을 적용할 수도 있다. 비디오 인코더 (200) 는 하나 이상의 변환의 적용에 후속하여 변환 계수들을 생성한다.

위에 주지된 바와 같이, 변환 계수들을 생성하기 위한 임의의 변환들에 후속하여, 비디오 인코더 (200) 는 변환 계수들의 양자화를 수행할 수도 있다. 일반적으로 양자화는 변환 계수들이 그 변환 계수들을 나타내는데 사용되는 데이터의 양을 가능하게는 감소시키도록 양자화되어 추가 압축을 제공하는 프로세스를 지칭한다. 양자화 프로세스를 수행함으로써, 비디오 인코더 (200) 는 변환 계수들의 일부 또는 모두와 연관된 비트 깊이를 감소시킬 수도 있다. 예를 들어, 비디오 인코더 (200) 는 양자화 동안 n-비트 값을 m-비트 값으로 라운딩 다운할 수도 있으며, 여기서 n 은 m 보다 크다. 일부 예들에서, 양자화를 수행하기 위해, 비디오 인코더 (200) 는 양자화될 값의 비트단위 (bitwise) 우측-시프트를 수행할 수도 있다.

양자화에 이어, 비디오 인코더 (200) 는 변환 계수들을 스캔하여, 양자화된 변환 계수들을 포함한 2-차원 매트릭스로부터 1-차원 벡터를 생성할 수도 있다. 스캔은 더 높은 에너지 (및 따라서 더 낮은 주파수) 변환 계수들을 벡터의 전방에 배치하고 그리고 더 낮은 에너지 (및 따라서 더 높은 주파수) 변환 계수들을 벡터의 후방에 배치하도록 설계될 수도 있다. 일부 예들에서, 비디오 인코더 (200) 는 양자화된 변환 계수들을 스캔하기 위해 미리정의된 스캔 순서를 활용하여 직렬화된 벡터를 생성하고, 그 다음, 벡터의 양자화된 변환 계수들을 엔트로피 인코딩할 수도 있다. 다른 예들에서, 비디오 인코더 (200) 는 적응 스캔을 수행할 수도 있다. 1-차원 벡터를 형성하기 위해 양자화된 변환 계수들을 스캔한 후, 비디오 인코더 (200) 는, 예를 들어, 컨텍스트 적응 이진 산술 코딩 (CABAC) 에 따라, 1-차원 벡터를 엔트로피 인코딩할 수도 있다. 비디오 인코더 (200) 는 또한, 비디오 데이터를 디코딩하는 데 있어서 비디오 디코더 (300) 에 의한 사용을 위해 인코딩된 비디오 데이터와 연관된 메타데이터를 기술하는 신택스 엘리먼트를 위한 값들을 엔트로피 인코딩할 수도 있다.

CABAC 을 수행하기 위해, 비디오 인코더 (200) 는 컨텍스트 모델 내의 컨텍스트를, 송신될 심볼에 할당할 수도 있다. 컨텍스트는 예를 들어, 심볼의 이웃 값들이 제로 값으로 된 것인지 여부와 관련될 수도 있다. 확률 결정은 심볼에 배정된 컨텍스트에 기초할 수도 있다.

비디오 인코더 (200) 는 신택스 데이터, 이를 테면 블록 기반 신택스 데이터, 픽처 기반 신택스 데이터, 및 시퀀스 기반 신택스 데이터를, 비디오 디코더 (300) 에, 예를 들어, 픽처 헤더, 블록 헤더, 슬라이스 헤더, 또는 다른 신택스 데이터, 이를 테면 시퀀스 파라미터 세트 (SPS), 픽처 파라미터 세트 (PPS), 또는 비디오 파라미터 세트 (VPS) 에서 추가로 생성할 수도 있다. 마찬가지로, 비디오 디코더 (300) 는 대응하는 비디오 데이터를 디코딩하는 방법을 결정하기 위해 그러한 신택스 데이터를 디코딩할 수도 있다.

이러한 방식으로, 비디오 인코더 (200) 는 인코딩된 비디오 데이터, 예를 들어 픽처의 블록들 (예를 들어, CU들) 로의 분할을 기술하는 신택스 엘리먼트들 및 블록들에 대한 예측 및/또는 잔차 정보를 포함하는 비트스트림을 생성할 수도 있다. 궁극적으로, 비디오 디코더 (300) 는 비트스트림을 수신하고, 인코딩된 비디오 데이터를 디코딩할 수도 있다.

일반적으로, 비디오 디코더 (300) 는 비트스트림의 인코딩된 비디오 데이터를 디코딩하기 위해 비디오 인코더 (200) 에 의해 수행되는 것과 상호적인 프로세스를 수행한다. 예를 들어, 비디오 디코더 (300) 는 비디오 인코더 (200) 의 CABAC 인코딩 프로세스와 실질적으로 유사하지만, 상호역의 방식으로 CABAC 을 사용하여 비트스트림의 신택스 엘리먼트들에 대한 값들을 디코딩할 수도 있다. 신택스 엘리먼트들은 픽처의 CTU들로의 파티셔닝을 위한 파티셔닝 정보, 및 QTBT 구조와 같은 대응하는 파티션 구조에 따른 각각의 CTU 의 파티셔닝을 정의하여, CTU 의 CU들을 정의할 수도 있다. 신택스 엘리먼트들은 비디오 데이터의 블록들 (예를 들어, CU들) 에 대한 예측 및 잔차 정보를 추가로 정의할 수도 있다.

잔차 정보는, 예를 들어, 양자화된 변환 계수들에 의해 표현될 수도 있다. 비디오 디코더 (300) 는 블록에 대한 잔차 블록을 재생성하기 위해 블록의 양자화된 변환 계수들을 역 양자화 및 역 변환할 수도 있다. 비디오 디코더 (300) 는 시그널링된 예측 모드 (인트라- 또는 인터-예측) 및 관련된 예측 정보 (예를 들어, 인터-예측을 위한 모션 정보) 를 사용하여 블록에 대한 예측 블록을 형성한다. 비디오 디코더 (300) 는 그 후 예측 블록과 잔차 블록을 (샘플 별 기준으로) 결합하여 원래의 블록을 재생성할 수도 있다. 비디오 디코더 (300) 는 블록의 경계들을 따라 시각적 아티팩트들을 감소시키기 위해 디블록킹 프로세스를 수행하는 것과 같은 추가적인 프로세싱을 수행할 수도 있다.

본 개시의 기법에 따르면, 방법은 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하는 단계; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하는 단계; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하는 단계; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하는 단계; 비트스트림에서, 제 1 DRA APS 를 시그널링하는 단계; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하는 단계; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하는 단계; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하는 단계; 및 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하는 단계를 포함한다.

본 개시의 기법에 따르면, 디바이스는 비디오 데이터를 저장하도록 구성되는 메모리, 및 회로부로 구현되고 메모리에 통신적으로 커플링된 하나 이상의 프로세서들을 포함하고, 하나 이상의 프로세서들은: 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하고; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하고; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하고; 비트스트림에서, 제 1 DRA APS 를 시그널링하고; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하고; 그리고 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하도록 구성된다.

본 개시의 기법에 따르면, 디바이스는 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하기 위한 수단; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하기 위한 수단; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하기 위한 수단; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하기 위한 수단; 비트스트림에서, 제 1 DRA APS 를 시그널링하기 위한 수단; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하기 위한 수단; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하기 위한 수단; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하기 위한 수단; 및 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하기 위한 수단을 포함한다.

본 개시의 기법에 따르면, 컴퓨터 판독가능 저장 매체는 명령들로 인코딩되고, 명령들은 실행될 때 하나 이상의 프로세서들로 하여금, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하게 하고; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하게 하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하게 하고; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하게 하고; 비트스트림에서, 제 1 DRA APS 를 시그널링하게 하고; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하게 하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하게 하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하게 하고; 그리고 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하게 한다.

본 개시의 기법에 따르면, 방법은 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하는 단계; 제 1 픽처에 대한 DRA APS 를 결정하는 단계; APS 버퍼에 DRA APS 를 저장하는 단계, 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하는 단계; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하는 단계; 및 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하는 단계를 포함한다.

본 개시의 기법에 따르면, 디바이스는 비디오 데이터를 저장하도록 구성되는 메모리, 및 회로부로 구현되고 메모리에 통신적으로 커플링된 하나 이상의 프로세서들을 포함하고, 하나 이상의 프로세서들은: 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하고; 제 1 픽처에 대한 DRA APS 를 결정하고; APS 버퍼에 DRA APS 를 저장하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하고; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하고; 그리고 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하도록 구성된다.

본 개시의 기법에 따르면, 비일시적 컴퓨터 판독가능 저장 매체는 명령들을 저장하고, 명령들은 실행될 때 하나 이상의 프로세서들로 하여금, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하게 하고; 제 1 픽처에 대한 DRA APS 를 결정하게 하고; APS 버퍼에 DRA APS 를 저장하게 하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하게 하고; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하게 하고; 그리고 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하도록 구성된다.

본 개시의 기법에 따르면, 디바이스는 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하기 위한 수단; 제 1 픽처에 대한 DRA APS 를 결정하기 위한 수단; APS 버퍼에 DRA APS 를 저장하기 위한 수단; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하기 위한 수단; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하기 위한 수단; 및 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하기 위한 수단을 포함한다.

본 개시는 일반적으로 신택스 엘리먼트들과 같은, 소정 정보의 "시그널링" 을 언급할 수도 있다. 용어 "시그널링" 은 인코딩된 비디오 데이터를 디코딩하는데 사용되는 신택스 엘리먼트들에 대한 값들 및/또는 다른 데이터의 통신을 지칭할 수도 있다. 즉, 비디오 인코더 (200) 는 비트스트림에서 신택스 엘리먼트들에 대한 값들을 시그널링할 수도 있다. 일반적으로, 시그널링은 비트스트림에서 값을 생성하는 것을 지칭한다. 위에 언급된 바와 같이, 소스 디바이스 (102) 는 목적지 디바이스 (116) 에 의한 추후 취출을 위해 저장 디바이스 (112) 에 신택스 엘리먼트들을 저장할 때 발생할 수도 있는 바와 같이, 비실시간으로 또는 실질적으로 실시간으로 비트스트림을 목적지 디바이스 (116) 로 전송할 수도 있다.

도 2a 및 도 2b 는 예시적인 쿼드트리 이진 트리 (QTBT) 구조 (130), 및 대응하는 코딩 트리 유닛 (CTU)(132) 을 예시하는 개념도이다. 실선들은 쿼드트리 스플리팅을 나타내고, 점선들은 바이너리 트리 스플리팅을 나타낸다. 이진 트리의 각각의 스플릿된 (즉, 비-리프) 노드에서, 어느 스플릿팅 유형 (즉, 수평 또는 수직) 이 사용되는지를 표시하기 위해 하나의 플래그가 시그널링되며, 여기서 0 은 수평 스플릿팅을 표시하고 1 은 이 예에서 수직 스플릿팅을 표시한다. 쿼드트리 스플릿팅에 대해, 스플릿팅 유형을 표시할 필요는 없는데, 이는 쿼드트리 노드들이 동일한 사이즈를 가진 4 개의 서브-블록으로 수평으로 그리고 수직으로 블록을 스플릿하기 때문이다. 이에 따라, QTBT 구조 (130) 의 영역 트리 레벨 (즉, 실선들) 에 대한 신택스 엘리먼트들 (예를 들어 스플릿팅 정보) 및 QTBT 구조 (130) 의 예측 트리 레벨 (즉, 점선들) 에 대한 신택스 엘리먼트들 (이를 테면 스플릿팅 정보) 을, 비디오 인코더 (200) 가 인코딩할 수도 있고, 비디오 디코더 (300) 가 디코딩할 수도 있다. QTBT 구조 (130) 의 종단 리프 노드들에 의해 표현된 CU들에 대한, 예측 및 변환 데이터와 같은 비디오 데이터를, 비디오 인코더 (200) 가 인코딩할 수도 있고 비디오 디코더 (300) 가 디코딩할 수도 있다.

일반적으로, 도 2b 의 CTU (132) 는 제 1 및 제 2 레벨들에서 QTBT 구조 (130) 의 노드들에 대응하는 블록들의 사이즈들을 정의하는 파라미터들과 연관될 수도 있다. 이들 파라미터들은 CTU 사이즈 (샘플들에서 CTU (132) 의 사이즈를 나타냄), 최소 쿼드트리 사이즈 (MinQTSize, 최소 허용된 쿼드트리 리프 노드 사이즈를 나타냄), 최대 이진 트리 사이즈 (MaxBTSize, 최대 허용된 이진 트리 루트 노드 사이즈를 나타냄), 최대 이진 트리 심도 (MaxBTDepth, 최대 허용된 이진 트리 심도를 나타냄), 및 최소 이진 트리 사이즈 (MinBTSize, 최소 허용된 이진 트리 리프 노드 사이즈를 나타냄) 를 포함할 수도 있다.

CTU 에 대응하는 QTBT 구조의 루트 노드는 QTBT 구조의 제 1 레벨에서 4개의 자식 노드를 가질 수도 있고, 이들의 각각은 쿼드트리 파티셔닝에 따라 파티셔닝될 수도 있다. 즉, 제 1 레벨의 노드들은 리프 노드들 (자식 노드들이 없음) 이거나 또는 4개의 자식 노드를 갖는다. QTBT 구조 (130) 의 예는 그러한 노드들을 브랜치들에 대한 실선들을 갖는 자식 노드들 및 부모 노드를 포함하는 것으로서 나타낸다. 제 1 레벨의 노드들이 최대 허용된 바이너리 트리 루트 노드 사이즈 (MaxBTSize) 보다 크지 않으면, 그 노드들은 개별의 바이너리 트리들에 의해 추가로 파티셔닝될 수 있다. 하나의 노드의 이진 트리 스플릿팅은 스플릿으로부터 발생하는 노드들이 최소 허용된 이진 트리 리프 노드 사이즈 (MinBTSize) 또는 최대 허용된 이진 트리 깊이 (MaxBTDepth) 에 도달할 때까지 반복될 수 있다. QTBT 구조 (130) 의 예는 그러한 노드들을 브랜치들을 위한 점선을 갖는 것으로서 나타낸다. 이진 트리 리프 노드는, 어떠한 추가의 파티셔닝도 없이, 예측 (예를 들어, 인트라-픽처 또는 인터-픽처 예측) 및 변환을 위해 사용되는 코딩 유닛 (CU) 으로서 지칭된다. 위에 논의된 바와 같이, CU들은 또한, "비디오 블록들" 또는 "블록들" 로서 지칭될 수도 있다.

QTBT 파티셔닝 구조의 일 예에서, CTU 사이즈는 128x128 (루마 샘플들 및 2 개의 대응하는 64x64 크로마 샘플들) 로서 설정되고, MinQTSize 는 16x16 으로서 설정되고, MaxBTSize 는 64x64 로서 설정되고, (폭 및 높이 양자 모두에 대한) MinBTSize 는 4 로서 설정되고, 그리고 MaxBTDepth 는 4 로서 설정된다. 쿼드트리 파티셔닝은 쿼드-트리 리프 노드들을 생성하기 위해 먼저 CTU 에 적용된다. 쿼드트리 리프 노드들은 16x16 (즉, MinQTSize) 으로부터 128x128 (즉, CTU 사이즈) 까지의 사이즈를 가질 수도 있다. 쿼드트리 리프 노드가 128x128 이면, 사이즈가 MaxBTSize (즉, 이 예에서 64x64) 를 초과하기 때문에, 리프 쿼드트리 노드는 바이너리 트리에 의해 추가로 스플릿팅되지 않을 것이다. 그렇지 않으면, 쿼드트리 리프 노드는 이진 트리에 의해 추가로 파티셔닝될 것이다. 따라서, 쿼드트리 리프 노드는 또한 이진 트리에 대한 루트 노드이고, 이진 트리 심도를 0 으로서 갖는다. 이진 트리 심도가 MaxBTDepth (이 예에서는 4) 에 도달할 경우, 추가의 스플리팅이 허용되지 않는다. 이진 트리 노드가 MinBTSize (이 예에서는 4) 와 동일한 폭을 가질 때, 그것은 추가의 수직 스플릿이 허용되지 않음을 암시한다. 유사하게, 높이가 MinBTSize 와 동일한 이진 트리 노드는 그 이진 트리 노드에 대해 추가의 수평 스플릿이 허용되지 않음을 암시한다. 위에 언급된 바와 같이, 이진 트리의 리프 노드들은 CU들로 지칭되고, 추가의 파티셔닝 없이 예측 및 변환에 따라 추가로 프로세싱된다.

도 3 은 본 개시의 기법들을 수행할 수도 있는 예시적인 비디오 인코더 (200) 를 예시하는 블록도이다. 도 3 은 설명의 목적들로 제공되며, 본 개시에서 대체로 예시화되고 설명된 바와 같은 기법들의 한정으로서 고려되지 않아야 한다. 설명의 목적으로, 본 개시는 VVC (ITU-T H.266, 개발 중), 및 HEVC (ITU-T H.265) 의 기법들에 따른 비디오 인코더 (200) 를 설명한다. 그러나, 본 개시의 기법들은 다른 비디오 코딩 표준들로 구성되는 비디오 인코딩 디바이스들에 의해 수행될 수도 있다.

도 3 의 예에서, 비디오 인코더 (200) 는 비디오 데이터 메모리 (230), 모드 선택 유닛 (202), 잔차 생성 유닛 (204), 변환 프로세싱 유닛 (206), 양자화 유닛 (208), 역 양자화 유닛 (210), 역 변환 프로세싱 유닛 (212), 복원 유닛 (214), 필터 유닛 (216), 디코딩된 픽처 버퍼 (DPB) (218), 및 엔트로피 인코딩 유닛 (220) 을 포함한다. 비디오 데이터 메모리 (230), 모드 선택 유닛 (202), 잔차 생성 유닛 (204), 변환 프로세싱 유닛 (206), 양자화 유닛 (208), 역 양자화 유닛 (210), 역 변환 프로세싱 유닛 (212), 복원 유닛 (214), 필터 유닛 (216), DPB (218), 및 엔트로피 인코딩 유닛 (220) 중 임의의 것 또는 전부는 하나 이상의 프로세서들에서 또는 프로세싱 회로부로 구현될 수도 있다. 예를 들어, 비디오 인코더 (200) 의 유닛들은 하드웨어 회로부의 일부로서 또는 FPGA 의 프로세서, ASIC 의 일부로서 하나 이상의 회로들 또는 로직 엘리먼트들로서 구현될 수도 있다. 더욱이, 비디오 인코더 (200) 는 이들 및 다른 기능들을 수행하기 위해 추가 또는 대안의 프로세서들 또는 프로세싱 회로를 포함할 수도 있다.

비디오 데이터 메모리 (230) 는 비디오 인코더 (200) 의 컴포넌트들에 의해 인코딩될 비디오 데이터를 저장할 수도 있다. 비디오 인코더 (200) 는 예를 들어, 비디오 소스 (104) (도 1) 로부터 비디오 데이터 메모리 (230) 에 저장된 비디오 데이터를 수신할 수도 있다. DPB (218) 는 비디오 인코더 (200) 에 의한 후속 비디오 데이터의 예측에 사용하기 위한 참조 비디오 데이터를 저장하는 참조 픽처 메모리로서 작용할 수도 있다. 비디오 데이터 메모리 (230) 및 DPB (218) 는 동기식 DRAM (SDRAM) 을 포함한 동적 랜덤 액세스 메모리 (DRAM), 자기저항성 RAM (MRAM), 저항성 RAM (RRAM), 또는 다른 유형들의 메모리 디바이스들과 같은 다양한 메모리 디바이스들 중 임의의 것에 의해 형성될 수도 있다. 비디오 데이터 메모리 (230) 및 DPB (218) 는 동일한 메모리 디바이스 또는 별도의 메모리 디바이스들에 의해 제공될 수도 있다. 다양한 예들에서, 비디오 데이터 메모리 (230) 는, 예시된 바와 같은 비디오 인코더 (200) 의 다른 컴포넌트들과 온-칩이거나 또는 그들 컴포넌트들에 대해 오프-칩일 수도 있다.

본 개시에서, 비디오 데이터 메모리 (230) 에 대한 참조는, 이와 같이 구체적으로 설명되지 않으면 비디오 인코더 (200) 내부의 메모리, 또는 이와 같이 구체적으로 설명되지 않으면 비디오 인코더 (200) 외부의 메모리로 한정되는 것으로 해석되지 않아야 한다. 오히려, 비디오 데이터 메모리 (230) 에 대한 참조는, 비디오 인코더 (200) 가 인코딩을 위해 수신하는 비디오 데이터 (예를 들어, 인코딩될 현재 블록에 대한 비디오 데이터) 를 저장하는 참조 메모리로서 이해되어야 한다. 도 1 의 메모리 (106) 는 또한 비디오 인코더 (200) 의 다양한 유닛들로부터의 출력들의 일시적 저장을 제공할 수도 있다.

도 3 의 여러 유닛들은 비디오 인코더 (200) 에 의해 수행되는 동작들의 이해를 보조하기 위해 예시된다. 유닛들은 고정 기능 회로들, 프로그래밍가능 회로들, 또는 이들의 조합으로서 구현될 수도 있다. 고정 기능 회로들은 특정 기능을 제공하는 회로들을 지칭하고, 수행될 수 있는 동작들에 대해 미리 설정된다. 프로그래밍가능 회로들은 다양한 태스크들을 수행하도록 프로그래밍될 수도 있는 회로들을 지칭하고, 수행될 수도 있는 동작들에서 유연한 기능성을 제공한다. 예를 들어, 프로그래밍가능 회로들은, 프로그래밍가능 회로들로 하여금 소프트웨어 또는 펌웨어의 명령들에 의해 정의된 방식으로 동작하게 하는 소프트웨어 또는 펌웨어를 실행할 수도 있다. 고정 기능 회로들은 (예를 들어, 파라미터들을 수신하거나 또는 파라미터들을 출력하기 위해) 소프트웨어 명령들을 실행할 수도 있지만, 고정 기능 회로들이 수행하는 동작들의 유형들은 일반적으로 불변이다. 일부 예들에서, 유닛들의 하나 이상은 별개의 회로 블록들 (고정 기능 또는 프로그래밍가능) 일 수도 있고, 일부 예들에서, 유닛들의 하나 이상은 집적 회로들일 수도 있다.

비디오 인코더 (200) 는 프로그래밍가능 회로들로부터 형성된, 산술 로직 유닛 (arithmetic logic unit; ALU) 들, EFU (elementary function unit) 들, 디지털 회로들, 아날로그 회로들, 및/또는 프로그래밍가능 코어들을 포함할 수도 있다. 비디오 인코더 (200) 의 동작들이 프로그래밍가능 회로들에 의해 실행되는 소프트웨어를 사용하여 수행되는 예들에서, 메모리 (106) (도 1) 는 비디오 인코더 (200) 가 수신하고 실행하는 소프트웨어의 명령들 (예를 들어, 오브젝트 코드) 를 저장할 수도 있거나, 또는 (도시되지 않은) 비디오 인코더 (200) 내의 다른 메모리가 그러한 명령들을 저장할 수도 있다.

비디오 데이터 메모리 (230) 는 수신된 비디오 데이터를 저장하도록 구성된다. 비디오 인코더 (200) 는 비디오 데이터 메모리 (230) 로부터 비디오 데이터의 픽처을 취출하고, 비디오 데이터를 잔차 생성 유닛 (204) 및 모드 선택 유닛 (202) 에 제공할 수도 있다. 비디오 데이터 메모리 (230) 에서의 비디오 데이터는 인코딩될 원시 비디오 데이터일 수도 있다.

모드 선택 유닛 (202) 은 모션 추정 유닛 (222), 모션 보상 유닛 (224), 및 인트라-예측 유닛 (226) 을 포함한다. 모드 선택 유닛 (202) 은 다른 예측 모드들에 따라 비디오 예측을 수행하기 위해 추가적인 기능 유닛들을 포함할 수도 있다. 예들로서, 모드 선택 유닛 (202) 은 팔레트 유닛, 인트라-블록 카피 유닛 (모션 추정 유닛 (222) 및/또는 모션 보상 유닛 (224) 의 부분일 수도 있음), 아핀 유닛, 선형 모델 (LM) 유닛 등을 포함할 수도 있다.

모드 선택 유닛 (202) 은 일반적으로 인코딩 파라미터들의 조합들 및 그러한 조합들에 대한 결과적인 레이트-왜곡 값들을 테스트하기 위해 다중 인코딩 패스들을 조정한다. 인코딩 파라미터들은 CTU들의 CU들로의 파티셔닝, CU들을 위한 예측 모드들, CU들의 잔차 데이터를 위한 변환 유형들, CU들의 잔차 데이터를 위한 양자화 파라미터들 등을 포함할 수도 있다. 모드 선택 유닛 (202) 은 궁극적으로 다른 테스트된 조합들보다 더 나은 레이트-왜곡 값들을 갖는 인코딩 파라미터들의 조합을 선택할 수도 있다.

비디오 인코더 (200) 는 비디오 데이터 메모리 (230) 로부터 취출된 픽처을 일련의 CTU들로 파티셔닝하고, 슬라이스 내에 하나 이상의 CTU들을 캡슐화할 수도 있다. 모드 선택 유닛 (202) 은 위에 설명된 HEVC 의 쿼드트리 구조 또는 QTBT 구조와 같은, 트리 구조에 따라 픽처의 CTU 를 파티셔닝할 수도 있다. 상술한 바와 같이, 비디오 인코더 (200) 는 트리 구조에 따라 CTU 를 파티셔닝하는 것으로부터 하나 이상의 CU 를 형성할 수도 있다. 그러한 CU 는 일반적으로 "비디오 블록" 또는 "블록" 으로서 또한 지칭될 수도 있다.

일반적으로, 모드 선택 유닛 (202) 은 또한 그것의 컴포넌트들 (예를 들어, 모션 추정 유닛 (222), 모션 보상 유닛 (224), 및 인트라 예측 유닛 (226)) 을 제어하여 현재 블록 (예를 들어, 현재 CU, 또는 HEVC 에서, PU 및 TU 의 오버랩하는 부분) 에 대한 예측 블록을 생성한다. 현재 블록의 인터-예측을 위해, 모션 추정 유닛 (222) 은 하나 이상의 참조 픽처들 (DPB (218) 에 저장된 하나 이상의 이전에 코딩된 픽처들) 에서 하나 이상의 근접하게 매칭하는 참조 블록들을 식별하기 위해 모션 탐색을 수행할 수도 있다. 특히, 모션 추정 유닛 (222) 은, 예를 들어, 절대 차이의 합 (SAD), 제곱 차이들의 합 (SSD), 평균 절대 차이 (MAD), 평균 제곱 차이들 (MSD) 등에 따라, 잠재적 참조 블록이 현재 블록에 얼마나 유사한지를 나타내는 값을 계산할 수도 있다. 모션 추정 유닛 (222) 은 일반적으로 고려되는 참조 블록과 현재 블록 사이의 샘플 별 차이들을 사용하여 이들 계산들을 수행할 수도 있다. 모션 추정 유닛 (222) 은, 현재 블록에 가장 근접하게 매칭하는 참조 블록을 표시하는, 이들 계산들로부터 야기되는 최저 값을 갖는 참조 블록을 식별할 수도 있다.

모션 추정 유닛 (222) 은 현재 픽처에서의 현재 블록의 위치에 대한 참조 픽처들에서의 참조 블록들의 위치들을 정의하는 하나 이상의 모션 벡터들 (MV들) 을 형성할 수도 있다. 그 다음, 모션 추정 유닛 (222) 은 모션 벡터들을 모션 보상 유닛 (224) 에 제공할 수도 있다. 예를 들어, 단방향 인터-예측에 대해, 모션 추정 유닛 (222) 은 단일 모션 벡터를 제공할 수도 있는 반면, 양방향 인터-예측에 대해, 모션 추정 유닛 (222) 은 2개의 모션 벡터를 제공할 수도 있다. 그 후, 모션 보상 유닛 (224) 은 모션 벡터들을 사용하여 예측 블록을 생성할 수도 있다. 예를 들어, 모션 보상 유닛 (224) 은 모션 벡터를 사용하여 레퍼런스 블록의 데이터를 취출 (retrieve) 할 수도 있다. 다른 예로서, 모션 벡터가 분수 샘플 정밀도를 갖는 경우, 모션 보상 유닛 (224) 은 하나 이상의 보간 필터에 따라 예측 블록에 대한 값들을 보간할 수도 있다. 더욱이, 양방향 인터-예측에 대해, 모션 보상 유닛 (224) 은 개별의 모션 벡터들에 의해 식별된 2 개의 참조 블록들에 대한 데이터를 취출하고, 예를 들어, 샘플 별 평균화 또는 가중 평균화를 통해 취출된 데이터를 결합할 수도 있다.

다른 예로서, 인트라-예측 또는 인트라-예측 코딩에 대해, 인트라-예측 유닛 (226) 은 현재 블록에 이웃하는 샘플들로부터 예측 블록을 생성할 수도 있다. 예를 들어, 방향성 모드들에 대해, 인트라-예측 유닛 (226) 은 일반적으로 이웃하는 샘플들의 값들을 수학적으로 결합하고 현재 블록에 걸쳐 정의된 방향에서 이들 계산된 값들을 파퓰레이팅하여 예측 블록을 생성할 수도 있다. 다른 예로서, DC 모드에 대해, 인트라 예측 유닛 (226) 은 현재 블록에 대한 이웃하는 샘플들의 평균을 계산하고 예측 블록을 생성하여 예측 블록의 각각의 샘플에 대해 이러한 결과적인 평균을 포함할 수도 있다.

모드 선택 유닛 (202) 은 예측 블록을 잔차 생성 유닛 (204) 에 제공한다. 잔차 생성 유닛 (204) 은 비디오 데이터 메모리 (230) 로부터의 현재 블록의 원시, 인코딩되지 않은 버전 및 모드 선택 유닛 (202) 으로부터의 예측 블록을 수신한다. 잔차 생성 유닛 (204) 은 현재 블록과 예측 블록 사이의 샘플 별 차이를 계산한다. 결과의 샘플별 차이는 현재 블록에 대한 잔차 블록을 정의한다. 일부 예들에서, 잔차 생성 유닛 (204) 은 또한 RDPCM (residual differential pulse code modulation) 을 사용하여 잔차 블록을 생성하기 위해 잔차 블록에서의 샘플 값들 사이의 차이들을 결정할 수도 있다. 일부 예들에서, 잔차 생성 유닛 (204) 은 바이너리 감산을 수행하는 하나 이상의 감산기 회로들을 사용하여 형성될 수도 있다.

모드 선택 유닛 (202) 이 CU들을 PU들로 파티셔닝하는 예들에서, 각각의 PU 는 루마 예측 유닛 및 대응하는 크로마 예측 유닛들과 연관될 수도 있다. 비디오 인코더 (200) 및 비디오 디코더 (300) 는 다양한 사이즈를 갖는 PU들을 지원할 수도 있다. 상기 나타낸 바와 같이, CU 의 사이즈는 CU 의 루마 코딩 블록의 사이즈를 지칭할 수도 있고 PU 의 사이즈는 PU 의 루마 예측 블록의 사이즈를 지칭할 수도 있다. 특정 CU 의 사이즈가 2Nx2N 임을 가정하면, 비디오 인코더 (200) 는 인트라-예측을 위해 2Nx2N 또는 NxN 의 PU 사이즈들을 지원하고, 인터-예측을 위해 2Nx2N, 2NxN, Nx2N, NxN 등의 대칭적인 PU 사이즈들을 지원할 수도 있다. 비디오 인코더 (200) 및 비디오 디코더 (300) 는 또한, 인터 예측을 위해 2NxnU, 2NxnD, nLx2N, 및 nRx2N 의 PU 크기들에 대한 비대칭적인 파티셔닝을 지원할 수도 있다.

모드 선택 유닛 (202) 이 CU 를 PU들로 추가로 파티셔닝하지 않는 예들에서, 각각의 CU 는 루마 코딩 블록 및 대응하는 크로마 코딩 블록들과 연관될 수도 있다. 위와 같이, CU 의 사이즈는 CU 의 루마 코딩 블록의 사이즈를 지칭할 수도 있다. 비디오 인코더 (200) 및 비디오 디코더 (300) 는 2Nx2N, 2NxN, 또는 Nx2N 의 CU 크기들을 지원할 수도 있다.

인트라 블록 카피 모드 코딩, 아핀 모드 코딩 및 선형 모델 (LM) 모드 코딩과 같은 다른 비디오 코딩 기법들에 대해, 몇몇 예들에서와 같이, 모드 선택 유닛 (202) 은 코딩 기술과 연관된 개개의 유닛들을 통해, 인코딩될 현재 블록에 대한 예측 블록을 생성한다. 팔레트 모드 코딩과 같은 일부 예들에서, 모드 선택 유닛 (202) 은 예측 블록을 생성하지 않을 수도 있고, 대신, 선택된 팔레트에 기초하여 블록을 복원하는 방식을 표시하는 신택스 엘리먼트들을 생성한다. 이러한 모드들에서, 모드 선택 유닛 (202) 은 이들 신택스 엘리먼트들을 인코딩되도록 엔트로피 인코딩 유닛 (220) 에 제공할 수도 있다.

위에 설명된 바와 같이, 잔차 생성 유닛 (204) 은 현재 블록 및 대응하는 예측 블록에 대해 비디오 데이터를 수신한다. 그 다음, 잔차 생성 유닛 (204) 은 현재 블록에 대한 잔차 블록을 생성한다. 잔차 블록을 생성하기 위해, 잔차 생성 유닛 (204) 은 현재 블록과 예측 블록 사이의 샘플 단위 차이들을 계산한다.

변환 프로세싱 유닛 (206) 은 잔차 블록에 하나 이상의 변환들을 적용하여 변환 계수들의 블록 (본 명세서에서 "변환 계수 블록" 으로서 지칭됨) 을 생성한다. 변환 프로세싱 유닛 (206) 은 다양한 변환들을 잔차 블록에 적용하여 변환 계수 블록을 형성할 수도 있다. 예를 들어, 변환 프로세싱 유닛 (206) 은 이산 코사인 변환 (DCT), 방향성 변환, Karhunen-Loeve 변환 (KLT), 또는 개념적으로 유사한 변환을 잔차 블록에 적용할 수도 있다. 일부 예들에서, 변환 프로세싱 유닛 (206) 은 잔차 블록에 대한 다중 변환들, 예를 들어 1 차 변환 및 2 차 변환, 이를 테면 회전 변환을 수행할 수도 있다. 일부 예들에서, 변환 프로세싱 유닛 (206) 은 잔차 블록에 변환들을 적용하지 않는다.

양자화 유닛 (208) 은 양자화된 변환 계수 블록을 생성하기 위해 변환 계수 블록에서의 변환 계수들을 양자화할 수도 있다. 양자화 유닛 (208) 은 현재 블록과 연관된 양자화 파라미터 (QP) 값에 따라 변환 계수 블록의 변환 계수들을 양자화할 수도 있다. 비디오 인코더 (200) 는 (예를 들어, 모드 선택 유닛 (202) 을 통해) CU 와 연관된 QP 값을 조정하는 것에 의해 현재 블록과 연관된 변환 계수 블록들에 적용되는 양자화도를 조정할 수도 있다. 양자화는 정보의 손실을 도입할 수도 있으며, 따라서, 양자화된 변환 계수들은 변환 프로세싱 유닛 (206) 에 의해 생성된 원래 변환 계수들보다 더 낮은 정밀도를 가질 수도 있다.

역 양자화 유닛 (210) 및 역 변환 프로세싱 유닛 (212) 은 각각 양자화된 변환 계수 블록에 역 양자화 및 역 변환들을 적용하여, 변환 계수 블록으로부터 잔차 블록을 복원할 수도 있다. 복원 유닛 (214) 은 모드 선택 유닛 (202) 에 의해 생성된 예측 블록 및 복원된 잔차 블록에 기초하여 (잠재적으로 어느 정도의 왜곡을 가짐에도 불구하고) 현재 블록에 대응하는 복원된 블록을 생성할 수도 있다. 예를 들어, 복원 유닛 (214) 은 복원된 잔차 블록의 샘플들을, 모드 선택 유닛 (202) 에 의해 생성된 예측 블록으로부터의 대응하는 샘플들에 가산하여 복원된 블록을 생성할 수도 있다.

필터 유닛 (216) 은 복원된 블록들에 대해 하나 이상의 필터 동작을 수행할 수도 있다. 예를 들어, 필터 유닛 (216) 은 CU들의 에지들을 따라 블록키니스 아티팩트들을 감소시키기 위해 디블록킹 동작들을 수행할 수도 있다. 필터 유닛 (216) 의 동작들은 일부 예들에서 생략될 수도 있다.

비디오 인코더 (200) 는 DPB (218) 에 복원된 블록들을 저장한다. 예를 들어, 필터 유닛 (216) 의 동작들이 필요하지 않은 예들에서, 복원 유닛 (214) 은 복원된 블록들을 DPB (218) 에 저장할 수도 있다. 필터 유닛 (216) 의 동작들이 필요한 예들에서, 필터 유닛 (216) 은 필터링된 복원된 블록들을 DPB (218) 에 저장할 수도 있다. 모션 추정 유닛 (222) 및 모션 보상 유닛 (224) 은 복원된 (및 잠재적으로 필터링된) 블록들로부터 형성된 DPB (218) 로부터 참조 픽처를 취출하여, 후속 인코딩된 픽처들의 블록들을 인터-예측할 수도 있다. 또한, 인트라-예측 유닛 (226) 은 현재 픽처에서의 다른 블록들을 인트라-예측하기 위해 현재 픽처의 DPB (218) 내의 복원된 블록들을 사용할 수도 있다.

일반적으로, 엔트로피 인코딩 유닛 (220) 은 비디오 인코더 (200) 의 다른 기능 컴포넌트들로부터 수신된 신택스 엘리먼트들을 엔트로피 인코딩할 수도 있다. 예를 들어, 엔트로피 인코딩 유닛 (220) 은 양자화 유닛 (208) 으로부터의 양자화된 변환 계수 블록들을 엔트로피 인코딩할 수도 있다. 다른 예로서, 엔트로피 인코딩 유닛 (220) 은 모드 선택 유닛 (202) 으로부터 예측 신택스 엘리먼트들 (예를 들어, 인트라-예측에 대한 인트라-모드 정보 또는 인터-예측에 대한 모션 정보) 를 엔트로피 인코딩할 수도 있다. 엔트로피 인코딩 유닛 (220) 은 엔트로피 인코딩된 데이터를 생성하기 위해, 비디오 데이터의 다른 예인, 신택스 엘리먼트들에 대해 하나 이상의 엔트로피 인코딩 동작을 수행할 수도 있다. 예를 들어, 엔트로피 인코딩 유닛 (220) 은 컨텍스트 적응 가변 길이 코딩 (CAVLC) 동작, CABAC 동작, V2V (variable-to-variable) 길이 코딩 동작, 신택스 기반 컨텍스트 적응 이진 산술 코딩 (SBAC) 동작, 확률 간격 파티셔닝 엔트로피 (PIPE) 코딩 동작, 지수-골롬 인코딩 동작, 또는 다른 유형의 엔트로피 인코딩 동작을 데이터에 대해 수행할 수도 있다. 일부 예들에서, 엔트로피 인코딩 유닛 (220) 은, 신택스 엘리먼트들이 엔트로피 인코딩되지 않은 바이패스 모드에서 동작할 수도 있다.

비디오 인코더 (200) 는 픽처 또는 슬라이스의 블록들을 복원하는데 필요한 엔트로피 인코딩된 신택스 엘리먼트들을 포함하는 비트스트림을 출력할 수도 있다. 특히, 엔트로피 인코딩 유닛 (220) 은 비트스트림을 출력할 수도 있다.

상기 설명된 동작들은 블록에 관하여 설명된다. 그러한 설명은 루마 코딩 블록 및/또는 크로마 코딩 블록들에 대한 동작들인 것으로서 이해되어야 한다. 상술한 바와 같이, 일부 예들에서, 루마 코딩 블록 및 크로마 코딩 블록들은 CU 의 루마 및 크로마 성분들이다. 일부 예들에서, 루마 코딩 블록 및 크로마 코딩 블록들은 CU의 루마 및 크로마 성분들이다.

일부 예들에서, 루마 코딩 블록에 대해 수행된 동작들은 크로마 코딩 블록들에 대해 반복될 필요가 없다. 일 예로서, 루마 코딩 블록에 대한 모션 벡터 (MV) 및 레퍼런스 픽처를 식별하기 위한 동작들이, 크로마 블록들에 대한 MV 및 레퍼런스 픽처를 식별하기 위해 반복될 필요는 없다. 오히려, 루마 코딩 블록에 대한 MV 는 크로마 블록들에 대한 MV 를 결정하도록 스케일링될 수도 있으며, 레퍼런스 픽처는 동일할 수도 있다. 다른 예로서, 인트라-예측 프로세스는 루마 코딩 블록 및 크로마 코딩 블록들에 대해 동일할 수도 있다.

비디오 인코더 (200) 는 비디오 데이터를 인코딩하도록 구성된 디바이스의 일 예를 나타내고, 이 디바이스는 비디오 데이터를 저장하도록 구성되는 메모리, 및 회로부에서 구현되고 메모리에 통신적으로 커플링된 하나 이상의 프로세서들을 포함하고, 하나 이상의 프로세싱 유닛들은, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하고; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하고; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하고; 비트스트림에서, 제 1 DRA APS 를 시그널링하고; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하고; 그리고 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하도록 구성된다.

도 4 는 이 개시의 기법들을 수행할 수도 있는 이 예의 비디오 디코더 (300) 를 예시하는 블록 다이어그램이다. 도 4 는 설명의 목적들로 제공되며, 본 개시에서 대체로 예시화되고 설명된 바와 같은 기법들의 한정으로서 고려되지 않아야 한다. 설명의 목적으로, 본 개시는 VVC (ITU-T H.266, 개발 중), 및 HEVC (ITU-T H.265) 의 기법들에 따른 비디오 디코더 (300) 를 기재한다. 그러나, 본 개시의 기법들은 다른 비디오 코딩 표준들로 구성되는 비디오 코딩 디바이스들에 의해 수행될 수도 있다.

도 4 의 예에서, 비디오 디코더 (300) 는, 코딩된 픽처 버퍼 (CPB) 메모리 (320), 엔트로피 디코딩 유닛 (302), 예측 프로세싱 유닛 (304), 역 양자화 유닛 (306), 역 변환 프로세싱 유닛 (308), 복원 유닛 (310), 필터 유닛 (312), 및 디코딩된 픽처 버퍼 (DPB) (314) 를 포함한다. CPB 메모리 (320), 엔트로피 디코딩 유닛 (302), 예측 프로세싱 유닛 (304), 역 양자화 유닛 (306), 역 변환 프로세싱 유닛 (308), 복원 유닛 (310), 필터 유닛 (312), 및 DPB (314) 의 어느 것 또는 전부는 하나 이상의 프로세서들에서 또는 프로세싱 회로부로 구현될 수도 있다. 예를 들어, 비디오 디코더 (300) 의 유닛들은 하드웨어 회로의 일부로서 또는 FPGA 의 프로세서, ASIC 의 일부로서 하나 이상의 회로들 또는 로직 엘리먼트들로서 구현될 수도 있다. 더욱이, 비디오 디코더 (300) 는 이들 및 다른 기능들을 수행하기 위해 부가 또는 대안의 프로세서들 또는 프로세싱 회로를 포함할 수도 있다.

예측 프로세싱 유닛 (304) 은 모션 보상 유닛 (316) 및 인트라 예측 프로세싱 유닛 (318) 을 포함한다. 예측 프로세싱 유닛 (304) 은 다른 예측 모드들에 따라 예측을 수행하기 위해 부가 유닛들을 포함할 수도 있다. 예들로서, 예측 프로세싱 유닛 (304) 은 팔레트 유닛, 인트라-블록 카피 유닛 (모션 보상 유닛 (316) 의 부분을 형성할 수도 있음), 아핀 유닛, 선형 모델 (LM) 유닛 등을 포함할 수도 있다. 다른 예들에서, 비디오 디코더 (300) 는 더 많거나, 더 적거나, 또는 상이한 기능 컴포넌트들을 포함할 수도 있다.

CPB 메모리 (320) 는 비디오 디코더 (300) 의 컴포넌트들에 의해 디코딩될 인코딩된 비디오 비트스트림과 같은 비디오 데이터를 저장할 수도 있다. CPB 메모리 (320) 에 저장된 비디오 데이터는, 예를 들어 컴퓨터 판독가능 매체 (110) (도 1) 로부터 획득될 수도 있다. CPB 메모리 (320) 는 인코딩된 비디오 비트스트림으로부터 인코딩된 비디오 데이터 (예를 들어, 신택스 엘리먼트들) 를 저장하는 CPB 를 포함할 수도 있다. 또한, CPB 메모리 (320) 는 비디오 디코더 (300) 의 다양한 유닛들로부터의 출력들을 나타내는 일시적 데이터와 같은, 코딩된 픽처의 신택스 엘리먼트 외의 비디오 데이터를 저장할 수도 있다. DPB (314) 는 일반적으로, 인코딩된 비디오 비트스트림의 후속 데이터 또는 픽처들을 디코딩할 때, 참조 비디오 데이터로서 비디오 디코더 (300) 가 출력 및/또는 사용할 수도 있는 디코딩된 픽처들을 저장한다. CPB 메모리 (320) 및 DPB (314) 는 SDRAM 을 포함한 DRAM, MRAM, RRAM, 또는 다른 유형들의 메모리 디바이스들과 같은 다양한 메모리 디바이스들 중 임의의 것에 의해 형성될 수도 있다. CPB 메모리 (320) 및 DPB (314) 는 동일한 메모리 디바이스 또는 별도의 메모리 디바이스들에 의해 제공될 수도 있다. 다양한 예들에서, CPB 메모리 (320) 는 비디오 디코더 (300) 의 다른 컴포넌트들과 온-칩이거나 또는 그들 컴포넌트들에 대해 오프-칩일 수도 있다.

추가적으로 또는 대안적으로, 일부 예들에서, 비디오 디코더 (300) 는 메모리 (120) (도 1) 로부터 코딩된 비디오 데이터를 취출할 수도 있다. 즉, 메모리 (120) 는 CPB 메모리 (320) 로 상기 논의된 바와 같이 데이터를 저장할 수도 있다. 마찬가지로, 메모리 (120) 는 비디오 디코더 (300) 의 기능의 일부 또는 전부가 비디오 디코더 (300) 의 프로세싱 회로부에 의해 실행될 소프트웨어에서 구현될 때, 비디오 디코더 (300) 에 의해 실행될 명령들을 저장할 수도 있다.

도 4 에 도시된 여러 유닛들은 비디오 디코더 (300) 에 의해 수행되는 동작들의 이해를 보조하기 위해 예시되어 있다. 유닛들은 고정 기능 회로들, 프로그래밍가능 회로들, 또는 이들의 조합으로서 구현될 수도 있다. 도 3 과 유사하게, 고정 기능 회로들은 특정 기능을 제공하는 회로들을 지칭하며, 수행될 수 있는 동작들에 대해 미리설정된다. 프로그래밍가능 회로들은 다양한 태스크들을 수행하도록 프로그래밍될 수도 있는 회로들을 지칭하고, 수행될 수도 있는 동작들에서 유연한 기능성을 제공한다. 예를 들어, 프로그래밍가능 회로들은, 프로그래밍가능 회로들로 하여금 소프트웨어 또는 펌웨어의 명령들에 의해 정의된 방식으로 동작하게 하는 소프트웨어 또는 펌웨어를 실행할 수도 있다. 고정 기능 회로들은 (예를 들어, 파라미터들을 수신하거나 또는 파라미터들을 출력하기 위해) 소프트웨어 명령들을 실행할 수도 있지만, 고정 기능 회로들이 수행하는 동작들의 유형들은 일반적으로 불변이다. 일부 예들에서, 유닛들의 하나 이상은 별개의 회로 블록들 (고정 기능 또는 프로그래밍가능) 일 수도 있고, 일부 예들에서, 유닛들의 하나 이상은 집적 회로들일 수도 있다.

비디오 디코더 (300) 는 프로그래밍가능 회로들로부터 형성된, ALU 들, EFU들, 디지털 회로들, 아날로그 회로들, 및/또는 프로그래밍가능 코어들을 포함할 수도 있다. 비디오 디코더 (300) 의 동작들이 프로그래밍가능 회로들 상에서 실행하는 소프트웨어에 의해 수행되는 예들에서, 온-칩 또는 오프-칩 메모리는, 비디오 디코더 (300) 가 수신 및 실행하는 소프트웨어의 명령들 (예를 들어, 오브젝트 코드) 을 저장할 수도 있다.

엔트로피 디코딩 유닛 (302) 은 인코딩된 비디오 데이터를 CPB 로부터 수신하고, 비디오 데이터를 엔트로피 디코딩하여 신택스 엘리먼트들을 재생성할 수도 있다. 예측 프로세싱 유닛 (304), 역 양자화 유닛 (306), 역 변환 프로세싱 유닛 (308), 복원 유닛 (310), 및 필터 유닛 (312) 은 비트스트림으로부터 추출된 신택스 엘리먼트들에 기초하여 디코딩된 비디오 데이터를 생성할 수도 있다.

일반적으로, 비디오 디코더 (300) 는 블록 별 기반으로 픽처를 복원한다. 비디오 디코더 (300) 는 개별적으로 각각의 블록에 대해 복원 동작을 수행할 수도 있다 (여기서 현재 복원되는, 즉 디코딩되는 블록은 "현재 블록" 으로서 지칭될 수도 있음).

엔트로피 디코딩 유닛 (302) 은, 양자화 파라미터 (QP) 및/또는 변환 모드 표시(들)와 같은 변환 정보 뿐만 아니라, 양자화된 변환 계수 블록의 양자화된 변환 계수들을 정의하는 신택스 엘리먼트들을 엔트로피 디코딩할 수도 있다. 역 양자화 유닛 (306) 은 양자화된 변환 계수 블록과 연관된 QP 를 사용하여, 양자화도 및 마찬가지로, 역 양자화 유닛 (306) 이 적용할 역 양자화도를 결정할 수도 있다. 역 양자화 유닛 (306) 은, 예를 들어, 양자화된 변환 계수들을 역 양자화하기 위해 비트단위 좌측-시프트 연산을 수행할 수도 있다. 이로써 역 양자화 유닛 (306) 은 변환 계수들을 포함하는 변환 계수 블록을 형성할 수도 있다.

역 양자화 유닛 (306) 이 변환 계수 블록을 형성한 후, 역 변환 프로세싱 유닛 (308) 은 현재 블록과 연관된 잔차 블록을 생성하기 위해 변환 계수 블록에 하나 이상의 역 변환을 적용할 수도 있다. 예를 들어, 역변환 프로세싱 유닛 (308) 은 역 DCT, 역 정수 변환, 역 Karhunen-Loeve 변환 (KLT), 역 회전 변환, 역 방향성 변환, 또는 다른 역 변환을 변환 계수 블록에 적용할 수도 있다.

더욱이, 예측 프로세싱 유닛 (304) 은, 엔트로피 디코딩 유닛 (302) 에 의해 엔트로피 디코딩된 예측 정보 신택스 엘리먼트들에 따라 예측 블록을 생성한다. 예를 들어, 예측 정보 신택스 엘리먼트들이 현재 블록이 인터-예측됨을 표시하면, 모션 보상 유닛 (316) 은 예측 블록을 생성할 수도 있다. 이 경우, 예측 정보 신택스 엘리먼트들은 참조 블록을 취출할 DPB (314) 에서의 참조 픽처 뿐만 아니라 현재 픽처에서의 현재 블록의 로케이션에 대한 참조 픽처에서의 참조 블록의 로케이션을 식별하는 모션 벡터를 표시할 수도 있다. 모션 보상 유닛 (316) 은 일반적으로 모션 보상 유닛 (224) (도 3) 에 대하여 설명된 것과 실질적으로 유사한 방식으로 인터-예측 프로세스를 수행할 수도 있다.

다른 예로서, 예측 정보 신택스 엘리먼트가 현재 블록이 인트라-예측되는 것을 표시하면, 인트라-예측 유닛 (318) 은 예측 정보 신택스 엘리먼트들에 의해 표시된 인트라-예측 모드에 따라 예측 블록을 생성할 수도 있다. 다시, 인트라-예측 유닛 (318) 은 일반적으로 인트라-예측 유닛 (226) (도 3) 에 대하여 설명된 것과 실질적으로 유사한 방식으로 인트라-예측 프로세스를 수행할 수도 있다. 인트라-예측 유닛 (318) 은 DPB (314) 로부터 현재 블록에 대한 이웃하는 샘플들의 데이터를 취출할 수도 있다.

복원 유닛 (310) 은 예측 블록 및 잔차 블록을 사용하여 현재 블록을 복원할 수도 있다. 예를 들어, 복원 유닛 (310) 은 잔차 픽셀 블록의 샘플들을 예측 블록의 대응하는 샘플들에 가산하여 현재 블록을 복원할 수도 있다.

필터 유닛 (312) 은 복원된 블록들에 대해 하나 이상의 필터 동작을 수행할 수도 있다. 예를 들어, 필터 유닛 (312) 은 복원된 블록들의 에지들을 따라 블록크니스 아티팩트들을 감소시키기 위해 디블록킹 동작들을 수행할 수도 있다. 필터 유닛 (312) 의 동작들은 모든 예들에서 반드시 수행되는 것은 아니다.

비디오 디코더 (300) 는 DPB (314) 에 복원된 블록들을 저장할 수도 있다. 예를 들어, 필터 유닛 (312) 의 동작들이 수행되지 않은 예들에서, 복원 유닛 (310) 이, 복원된 블록들을 DPB (314) 에 저장할 수도 있다. 필터 유닛 (312) 의 동작들이 수행되는 않은 예들에서, 복원 유닛 (312) 은 필터링되는 복원된 블록들을 DPB (314) 에 저장할 수도 있다. 위에 논의된 바와 같이, DPB (314) 는 예측 프로세싱 유닛 (304) 에 인트라-예측을 위한 현재 픽처의 샘플들 및 후속 모션 보상을 위해 이전에 디코딩된 픽처들과 같은 참조 정보를 제공할 수도 있다. 더욱이, 비디오 디코더 (300) 는 도 1 의 디스플레이 디바이스 (118) 와 같은 디스플레이 디바이스 상에의 후속 프리젠테이션을 위해 DPB (314) 로부터 디코딩된 픽처들 (예를 들어, 디코딩된 비디오) 을 출력할 수도 있다.

비디오 디코더 (300) 는 비디오 데이터를 디코딩하도록 구성된 디바이스를 나타내고, 이 디바이스는 비디오 데이터를 저장하도록 구성되는 메모리, 및 회로부에서 구현되고 메모리에 통신적으로 커플링된 하나 이상의 프로세서들을 포함하고, 하나 이상의 프로세서들은, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하고; 제 1 픽처에 대한 DRA APS 를 결정하고; APS 버퍼에 DRA APS 를 저장하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하고; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하고; 그리고 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하도록 구성된다.

차세대 비디오 애플리케이션들은 높은 동적 범위 (HDR) 및 광 색역 (WCG) 을 가진 캡처된 배경 (scenery) 을 나타내는 비디오 데이터로 동작할 수도 있다. 활용된 동적 범위 및 색역의 파라미터들은 비디오 컨텐츠의 2 개의 독립적인 속성들이며, 디지털 텔레비전 및 멀티미디어 서비스들의 목적들을 위한 그들의 사양들은 여러 국제 표준들에 의해 정의된다. 예를 들어, ITU-R Rec. 709 는 HDTV (high definition television) 이를 테면, SDR (Standard Dynamic Range) 및 SCG (standard color gamut) 에 대한 파라미터들을 정의하고, ITU-R Rec.2020 는 UHDTV (ultra-high definition television) 파라미터들, 이를 테면, HDR 및 WCG 를 규정한다. 또한, 다른 시스템들에서, 이들 속성을 규정하는 SDO (standards development organization documents) 문서들이 존재하며, 예를 들어, P3 색역은 SMPTE-231-2 에서 정의되고 HDR 의 일부 파라미터들은 SMPTE-2084 에서 정의된다. 비디오 데이터에 대한 동적 범위 및 색역의 간단한 설명은 다음과 같다.

동적 범위는 통상적으로, 비디오 신호의 최소 및 최대 밝기 간의 비율로 정의된다. 동적 범위는 또한, 'f-stop' 의 관점에서 측정될 수도 있고, 여기서 하나의 f-stop 은 신호의 동적 범위의 배가 (doubling) 에 대응한다. MPEG 의 정의에서, HDR 컨텐츠는 MPEG16 초과 f-stop들로 밝기 변화를 특징짓게 하는 그러한 컨텐츠이다. 일부 정의들에서, 10 및 16 f-stop들 간의 레벨들은 중간 동적 범위로 고려되지만, 다른 정의들에서 HDR 로 고려된다. 동시에, 인간 시각 시스템 (HVS) 은 훨씬 더 큰 다이내믹 레인지를 지각 가능하지만 그러나 HVS 는 소위 동시적 레인지를 좁히기 위한 적응 메커니즘 (adaptation mechanism) 을 포함한다.

비디오 애플리케이션 및 서비스들은 Rec.709 에 의해 규정될 수도 있어, SDR, (종종 "니트 (nits)" 로 지칭되는) m2 당 약 0.1 내지 100 칸델라 (cd) 의 밝기 (또는 루미넌스) 의 범위를 통상적으로 지원하여, 10 미만의 f-stop 들을 초래하는 SDR 을 제공한다. 차세대 비디오 서비스들은 16 f-stop 까지의 다이내믹 레인지를 제공할 것으로 예상되고, 일부 파라미터들은 SMPTE-2084 및 Rec.2020 에서 명시되어 있다.

도 5 는 인간의 시각 및 디스플레이 능력들을 예시하기 위한 개념 다이어그램이다. 도 5 는 HDTV 의 SDR, UHDTV의 예상 HDR, 및 HVS 의 동적 범위에 의해 제공되는 동적 범위의 시각화를 도시하지만, 정확한 범위는 각각의 개인 및 디스플레이에 기초하여 변할 수 있다.

도 6 은 예시적인 색역 그래프를 나타내는 개념 다이어그램이다. HDR 외의 보다 실제적인 비디오 경험을 위한 일 양태는 컬러 디멘젼이고, 이는 통상적으로 색역에 의해 정의된다. 도 6 의 예에서, SDR 색역의 시각적 표현 (BT.709 컬러 적, 녹, 및 청 컬러 프라이머리들에 기초한 삼각형 (400)), 및 UHDTV 에 대해서보다 더 넓은 색역 (BT.2020 컬러 적, 녹, 및 청 컬러프라이머리들에 기초한 삼각형 (402)) 을 나타낸다. 도 6 은 또한, 천연색들의 한계들을 나타내는 이른바 스펙트럼 궤적 (혀-형상의 영역 (404) 으로 구분됨) 을 도시한다. 도 6 에 예시된 것과 같이, BT.709 (삼각형 (400)) 컬러 프라이머리으로부터 BT.2020 (삼각형 (402)) 컬러 프라이머리로 이동하는 것은 약 70% 이상의 컬러들을 UHDTV 서비스에 제공하는 것을 목적으로 한다. D65 는 BT.709 및/또는 BT.2020 사양들에 대한 백색을 명시한다.

DCI-P3, BT.709, 및 BT.2020 컬러 공간들에 대한 색역 사양들의 몇몇 예들이 테이블 1 에 도시된다.

테이블 1 --선택된 컬러 공간들에 대한 색측정 파라미터들

HDR 비디오 데이터의 압축이 이하 논의된다. HDR/WCG 는 통상적으로, 4:4:4 크로마 포맷 및 매우 넓은 컬러 공간 (예를 들어, XYZ) 을 가진, 컴포넌트 당 매우 높은 정밀도 (심지어 부동 소수점 정밀도로 저장될 수도 있음) 로 획득 및 저장된다. 이 표현은 높은 정밀도를 타겟팅하고 (거의) 수학적으로 무손실일 수도 있다. 그러나, 이 포맷은 많은 리던던시들을 피처링하고, 압축 목적들을 위해서 최적이 아니다. HVS 기반 가정들을 가진 더 낮은 정밀도 포맷은 통상적으로 최신의 비디오 애플리케이션들을 위해 활용된다.

도 7 은 예시의 포맷 변환 기법을 예시하는 블록 다이어그램이다. 비디오 인코더 (200) 는 선형 RGB (410) 를 HDR' 데이터 (418) 로 변환하는 포맷 변환 기법들을 수행할 수도 있다. 이들 기법들은 도 7 에 도시된 바와 같이 3 개의 주요 엘리먼트들을 포함할 수도 있다. 이들 3 개의 엘리먼트들은: 1) 동적 범위 압축을 위한 비선형 전달 함수 (TF)(412); 2) 보다 콤팩트하거나 견고한 컬러 공간으로의 컬러 변환 (414); 및 3) 부동 소수점-대-정수 표현 변환 유닛 (양자화 (416)) 을 포함한다.

도 7 의 기법은 (비디오 인코더 (200) 의 일 예일 수도 있는) 소스 디바이스 (12) 에 의해 수행될 수도 있다. 선형 RGB 데이터 (410) 는 HDR/WCG 비디오 데이터일 수도 있고 부동 소수점 표현으로 저장될 수도 있다. 선형 RGB 데이터 (410) 는 동적 범위 압축을 위해 TF (412) 를 사용하여 압축될 수도 있다. TF (412) 는 임의의 수의 비선형 전달 함수들, 예를 들어, SMPTE-2084 에서 정의된 바와 같은 PQ (perceptual quantizer) TF 를 사용하여 선형 RGB 데이터 (410) 를 압축할 수도 있다. 일부 예들에서, 컬러 변환 프로세스 (414) 는 압축된 데이터를, 하이브리드 비디오 인코더에 의한 압축에 더 적합한 더 콤팩트한 또는 강건한 컬러 공간 (예를 들어, YUV 또는 YCrCb 컬러 공간) 으로 변환한다. 하이브리드 비디오 인코더는 비디오 데이터를 인코딩할 때 예측을 이용하는 비디오 인코더이다. 이 보다 콤팩트한 데이터는 변환된 HDR' 데이터 (418) 를 생성하기 위해 부동 소수점-대-정수 표현 양자화 유닛 (416) 을 사용하여 양자화될 수도 있다. 이 예에서, HDR' 데이터 (418) 는 정수 표현이다. HDR' 데이터 (418) 는 이제 하이브리드 비디오 인코더 (예를 들어, 비디오 인코더 (200)) 에 의한 압축을 위해 더 적합한 포맷에 있다. 도 7 에 예시된 프로세스들의 순서는 일 예로서 주어진 것이고 다른 적용에서 달라질 수도 있다. 예를 들어, 컬러 변환은 TF 프로세스를 선행할 수도 있다. 추가로, 추가적인 프로세싱, 예를 들어, 공간 서브샘플링이 컬러 성분들에 적용될 수도 있다.

도 8 은 예시의 역 포맷 변환 기법을 예시하는 블록 다이어그램이다. 비디오 디코더 (300) 는 HDR' 데이터 (420) 를 선형 RGB (428) 로 역변환하기 위해 역 양자화 (422), 역 컬러 변환 프로세스 (424), 및 역 전달 함수 (426) 를 포함하는 도 8 의 역 변환 기법들을 수행할 수도 있다.

도 8 의 기법은 (비디오 디코더 (300) 의 일 예일 수도 있는) 목적지 디바이스 (14) 에 의해 수행될 수도 있다. 변환된 HDR' 데이터 (420) 는 하이브리드 비디오 디코더 (예를 들어, HEVC 기법들을 적용하는 비디오 디코더 (300)) 를 사용하여 비디오 데이터를 디코딩하는 것을 통해 목적지 디바이스 (14) 에서 획득될 수도 있다. 하이브리드 비디오 디코더는 비디오 데이터를 디코딩할 때 예측을 이용하는 비디오 디코더이다. 목적지 디바이스 (14) 는 역 양자화 유닛을 통해 HDR' 데이터 (420) 를 역 양자화할 수도 있다. 그 후, 역 컬러 변환 프로세스 (424) 가 역 양자화된 HDR' 데이터에 적용될 수도 있다. 역 컬러 변환 프로세스 (424) 는 컬러 변환 프로세스 (414) 의 역일 수도 있다. 예를 들어, 역 컬러 변환 프로세스 (424) 는 YCrCb 포맷으로부터 다시 RGB 포맷으로 HDR' 데이터를 변환할 수도 있다. 역 전달 함수 (426) 가 그 데이터에 적용되어 선형 RGB 데이터 (428) 를 재생성하기 위해 TF (412) 에 의해 압축되었던 다이내믹 레인지를 다시 부가할 수도 있다.

선형 및 부동 소수점 표현에서의 입력 RGB 데이터의 높은 동적 범위는 활용된 TF, 예를 들어, SMPTE-2084에 정의된 바와 같은 PQ TF 로 압축될 수 있다. 압축 후에, 비디오 인코더 (200) 는 압축된 데이터를 YCbCr 과 같은 압축에 더 적합한 타겟 컬러 공간으로 변환할 수도 있다. 비디오 인코더 (200) 는 정수 표현을 실현하기 위해 컬러 변환된 데이터를 양자화할 수도 있다. 도 7 및 도 8 의 기법들의 순서는 일 예로서 제공된 것이고, 순서는 실세계 애플리케이션들에서 변화할 수도 있으며, 예를 들어, 컬러 변환은 TF 모듈에 선행할 수도 있을 뿐만 아니라, 추가적인 프로세싱, 예를 들어, 공간적 서브샘플링이 컬러 컴포넌트들에 적용될 수도 있다.

TF 는 데이터의 다이내믹 레인지를 콤팩팅하기 위해 데이터에 적용되고, 그 데이터를 제한된 수의 비트들로 표현하는 것을 가능하게 한다. 예를 들어, 비디오 인코더 (200) 는 비디오 데이터의 동적 범위를 압축하기 위해 TF 를 적용할 수도 있다. 이 함수는 통상적으로, Rec.709 에서 SDR 을 위해 규정된 바와 같이 최종 사용자 디스플레이의 전기 광학적 전달 함수 (electro-optical transfer function; EOTF) 의 역을 반영하거나, 또는 아니면, HDR 을 위해 SMPTE-2084 에서 규정된 PQ (Perceptual Quantizer) TF 에 대해서와 같이 밝기 변화들에 HVS 지각을 근사화하는, 1-차원 (1D) 비선형 함수이다. OETF (optical-electro transfer function) 의 역 프로세스는, 코드 레벨들을 다시 루미넌스에 맵핑하는 EOTF (electro-optical transfer function) 이다. 도 9 는 TF 들의 몇몇 예들을 나타낸다.

ST2084 의 사양은 다음과 같은 EOTF 적용을 정의하였다. TF 는 R'G'B' 의 비선형 표현을 초래하는 정규화된 선형 R, G, B 값들에 적용된다. ST2084 는 10000 니트 (cd/m2) 의 피크 밝기와 연관되는 NORM=10000 에 의한 정규화를 정의한다.

여기서,

도 10 은 정규화된 선형 입력 값들에 기초한 예시적인 정규화된 출력 비선형 값들을 예시하는 그래픽 다이어그램이다. 도 10 은 PQ EOTF 를 사용한, 범위 0..1 로 정규화된 입력 값들 (선형 컬러 값) 및 정규화된 출력 값들 (비선형 컬러 값) 을 예시한다. 도 10 에 도시된 바와 같이, 입력 신호의 동적 범위의 1 퍼센트 (저 조도 (low illumination)) 는 출력 신호의 동적 범위의 50 % 로 변환된다.

통상적으로, EOTF 는 부동 소수점 정확도를 가진 함수로서 정의되어, 역 TF (예를 들어, 소위 OETF) 가 적용되면 이 비선형성을 가진 신호에는 어떤 에러도 도입되지 않는다. ST2084 에서 명시된 역 TF (OETF) 는 inversePQ 함수로서 다음과 같이 정의된다:

여기서,

부동 소수점 정확도로, EOTF 및 OETF 의 순차적 적용은 에러 없는 완벽한 복원을 제공할 수도 있다. 그러나, 이 표현은 스트리밍 또는 브로드캐스팅 서비스들에 최적은 아니다. 비선형 R'G'B' 데이터의 고정 비트 정확도를 갖는 보다 콤팩트한 표현이 다음 섹션들에서 설명된다.

EOTF 및 OETF 는 현재 매우 활발한 연구 대상이며, 일부 HDR 비디오 코딩 시스템들에서 활용되는 TF들은 ST2084 와 상이할 수도 있음에 주목한다.

컬러 변환 기법들이 이제 설명된다. RGB 데이터는 통상적으로 이미지 캡처링 센서들에 의해 생성되기 때문에, RGB 데이터는 통상적으로 입력으로 활용된다. 그러나, RGB 컬러 공간은 RGB 컴포넌트들 중에서 높은 리던던시를 갖고 콤팩트한 표현을 위해 최적이 아닐 수도 있다. 보다 콤팩트한 그리고 보다 강건한 표현을 달성하기 위해, RGB 컴포넌트들은 통상적으로, 압축에 더 적합한 더 상관되지 않은 컬러 공간, 예를 들어, YCbCr 로 변환된다. 이 컬러 공간은 상이한 거의 상관되지 않은 컴포넌트들에서 휘도 및 컬러 정보의 형태로 밝기를 분리한다.

현대의 비디오 코딩 시스템들에 대해, 통상적으로, ITU-R BT.709 또는 ITU-R BT.709 에서 명시된 바와 같이, YCbCr 컬러 공간이 사용된다. BT.709 표준에서의 YCbCr 컬러 공간은 R'G'B' 로부터 Y'CbCr (비-상수 루미넌스 표현) 로의 다음의 변환 프로세스를 명시한다:

상기는 또한, Cb 및 Cr 성분들에 대한 분할을 회피하는 다음의 근사 변환을 사용하여 구현될 수 있다:

ITU-R BT.2020 표준은 R'G'B' 로부터 Y'CbCr (비-상수 루미넌스 표현) 로의 다음의 변환 프로세스를 명시한다:

상기는 또한, Cb 및 Cr 성분들에 대한 분할을 회피하는 다음의 근사 변환을 사용하여 구현될 수 있다:

양쪽 컬러 공간들은 정규화 상태로 유지됨에 주목해야 한다. 따라서, 범위 0...1 에서 정규화된 입력 값들에 대해, 결과의 값들은 범위 0..1 로 맵핑된다. 일반적으로, 부동 소수점 정확도로 구현된 컬러 변환들은 완벽한 복원을 제공하고, 따라서 이 프로세스는 무손실일 수도 있다.

이제 양자화 (또는 고정 소수점 변환) 가 보다 자세하게 설명된다. 위에 설명된 모든 프로세싱 스테이지들은 통상적으로 부동 소수점 정확도 표현으로 구현될 수도 있고, 따라서, 무손실로 간주될 수도 있다. 그러나, 부동 소수점 정확도는 대부분의 가전 제품 애플리케이션들에서 고가인 것으로 간주될 수 있다. 따라서, 타겟 색 공간의 입력 데이터를 타겟 비트-깊이 고정 소수점 정확도로 변환함으로써 대역폭 및 메모리를 절약할 수 있다. 소정의 연구들은 PQ TF 와 결합한 10-12 비트 정확도가 JND (Just-Noticeable Difference) 미만의 왜곡을 가진 16 개의 f-stop들의 HDR 데이터를 제공하는데 충분하다는 것을 보여준다. 일반적으로, JND 는 차이가 (예를 들어, HVS 에 의해) 뚜렷하도록 하기 위해 변경되어야 하는 어떤 것 (예를 들어, 비디오 데이터) 의 양이다. 10 비트 정확도로 표현된 데이터는 대부분의 최신 비디오 코딩 솔루션들로 추가로 코딩될 수 있다. 이 변환 프로세스는 신호 양자화를 포함하고 손실 코딩의 엘리먼트이고 변환된 데이터에 도입된 부정확도의 소스이다.

타겟 컬러 공간 (예를 들어, YCbCr) 에서 코드 워드들에 적용되는 이러한 양자화의 일례가 이하에서 나타난다. 부동 소수점 정확도로 표현된 입력 값들 YCbCr 은 고정 비트 심도 (Y 값에 대한 BitDepthY 및 크로마 값들 (Cb, Cr) 에 대한 BitDepthC) 의 신호로 변환될 수도 있다. 예를 들어, 비디오 인코더 (200) 는 부동 소수점 정확도로부터 고정된 비트 심도의 신호로 입력 값들을 변환할 수도 있다.

여기서,

Round( x ) = Sign( x ) * Floor( Abs( x ) + 0.5 )

Sign ( x ) = -1 (x < 0 이면), 0 (x=0 이면), 1 (x > 0 이면)

Floor( x ) x 이하인 최대 정수

Abs( x ) = x (x>=0이면), -x (x<0이면)

Clip1_Y( x ) = Clip3( 0, ( 1 << BitDepth_Y ) - 1, x )

Clip1_C( x ) = Clip3( 0, ( 1 << BitDepth_C ) - 1, x )

Clip3( x,y,z ) = x (z<x 이면), y (z>y 이면), z (그렇지 않은 경우)

D. Rusanovskyy, A. K. Ramasubramonian, D. Bugdayci, S. Lee, J. Sole, M. Karczewicz 의 문헌 (Dynamic Range Adjustment SEI to enable High Dynamic Range video coding with Backward-Compatible Capability), VCEG document COM16-C 1027-E, Sep. 2015 에서, 저자들은 입력 값 x 의 비오버랩된 동적 범위 파티션들 (범위들) {Ri} 의 그룹에 대해 정의되는 피스단위 선형 함수 f(x) 로서 DRA 를 구현할 것을 제안하였고, 여기서 i 는 0 부터 N-1 까지의 범위를 갖는 범위의 인덱스이고, N 은 DRA 함수를 정의하기 위해 활용되는 범위들 {Ri} 의 총 수이다. DRA 의 범위들은 범위 Ri, 예를 들어,

에 속하는 최소 및 최대 x 값에 의해 정의되고, 여기서, x_i 및 x_i+1 은 각각 범위들 R_i 및 R_i+1 의 최소 값을 나타낸다고 가정하자. 비디오의 Y 컬러 컴포넌트 (루마) 에 적용될 때, A DRA 함수 Sy 는 모든

에 적용되는 스케일 S_y,i 및 오프셋 O_y,i 을 통해 정의되며, 따라서

이다.

이것으로, 임의의 Ri, 및 모든

에 대해, 출력 값 X 는 다음과 같이 계산된다:

디코더 (예를 들어, 비디오 디코더 (300)) 에서 수행된 루마 성분 Y 에 대한 역 DRA 맵핑 프로세스에 대해, DRA 함수 Sy 는 모든 X ∈[X_i,X_(i+1)-1] 에 적용되는 스케일 S_(y,i) 및 오프셋 O_(y,i) 값들의 역에 의해 정의된다.

따라서, 임의의 Ri, 및 모든

에 대해, 복원된 값 x 는 다음과 같이 계산된다:

크로마 컴포넌트들 (Cb 및 Cr) 에 대한 (예를 들어, 비디오 인코더 (200) 에 의해 수행된) 포워드 DRA 맵핑 프로세스는 다음과 같이 정의된다: 일 예는 범위 (Ri) 에 속하는 Cb 컬러 컴포넌트의 샘플을 나타내는 항 "u" 가

로 주어지고, 따라서

:

여기서, 2^(bitdepth-1) 와 동일한 Offset 은 바이-폴라 Cb, Cr 신호 오프셋을 나타낸다.

크로마 컴포넌트들 (Cb 및 Cr) 에 대한 디코더에서 (예를 들어, 비디오 인코더 (300) 에 의해) 수행된 역 DRA 맵핑 프로세스는 다음과 같이 정의된다: 일 예는 범위 (Ri) 에 속하는 재맵핑된 Cb 컬러 컴포넌트의 샘플을 나타내는 항 U 가

:

로 주어지며, 여기서, 2^(bitdepth-1) 와 동일한 Offset 은 바이-폴라 Cb, Cr 신호 오프셋을 나타낸다.

루마-구동된 크로마 스케일링 (LCS) 이 이제 설명된다. LCS 는 JCTVC-W0101 HDR CE2: Report on CE2.a-1 LCS (A.K. Ramasubramonian, J. Sole, D. Rusanovskyy, D. Bugdayci, M. Karczewicz) 에서 처음 제안되었다. 그 논문에서, 프로세싱된 크로마 샘플과 연관된 밝기 정보를 이용함으로써 크로마 정보, 예를 들어, Cb 및 Cr 을 조정하기 위한 기법들이 개시되어 있다. 위에 논의된 DRA 접근법과 유사하게, LCS 제안은 크로마 샘플에, 스케일 팩터인 Cb 에 대한 S_u 및 Cr 에 대한 S_(v,i) 를 적용하는 것이였다. 그러나, 식들 (8) 및 (9) 에서처럼 크로마 값 u 또는 v 에 의해 액세스가능한 범위들의 세트 {R_i} 에 대한 피스-와이즈 선형 함수 S_u={S_(u,i),O_(u,i) } 로서 DRA 함수를 정의하는 대신에, LCS 접근법은 루마 값 Y 를 활용하여 크로마 샘플에 대한 스케일 팩터를 도출하는 것을 제안하였다. 비디오 인코더 (200) 는 다음 식을 통하여 크로마 샘플 u (또는 v) 의 포워드 LCS 맵핑을 수행할 수도 있다:

비디오 디코더 (300) 는 다음 식을 통하여 수행되었던 역 LCS 프로세스를 수행할 수도 있다:

더욱 상세히, (x, y) 에 위치된 주어진 픽셀에 대해, 크로마 샘플들 Cb(x, y) 또는 Cr(x, y) 은 그 루마 값 Y'(x, y) 에 의해 액세스된 그 LCS 함수 SCb (또는 SCr) 로부터 도출된 팩터로 스케일링될 수도 있다.

크로마 샘플들에 대한 순방향 LCS 에서, Cb (또는 Cr) 값들 및 그들의 연관된 루마 값 Y' 는 크로마 스케일 함수 S_Cb (또는 S_Cr) 에 대한 입력으로서 될 수도 있고, Cb 또는 Cr 은 식 (14) 에 나타낸 바와 같이 Cb' 및 Cr' 로 변환될 수도 있다. 비디오 디코더 (300) 는 역 LCS 를 적용할 수도 있고, 복원된 Cb' 또는 Cr' 는 식 (15) 에 나타낸 바와 같이 Cb, 또는 Cr 로 변환될 수도 있다.

도 11 은 LCS 함수의 일 예를 나타내는 그래픽 다이어그램이다. 도 11 의 예에서의 LCS 함수 (450) 에서, 루마의 보다 작은 값을 갖는 픽셀들의 크로마 성분들은 더 작은 스케일링 팩터들과 곱해질 수도 있다.

비디오 코덱의 DRA 샘플 스케일링과 양자화 파라미터들 사이의 관계가 이하 논의된다. 인코더들에서 (예를 들어, 비디오 인코더 (200) 에 의해) 압축 비율을 조정하기 위해, HEVC 와 같은 블록 변환 기반 비디오 코딩 방식들은 변환 계수들의 블록에 적용되는 스칼라 양자화기를 활용한다.

Xq = X/scalerQP

여기서 Xq 는 QP 파라미터로부터 도출된 스케일러 scalerQP 를 적용하는 것에 의해 생성된 변환 계수 X 의 양자화된 코드값이다. 대부분의 코덱들에서, 양자화된 코드값은 (예를 들어, 라운딩에 의해) 정수 값으로 근사화될 것이다. 일부 코덱들에서, 양자화는 QP 뿐만 아니라 코덱의 다른 파라미터들에도 의존하는 상이한 함수일 수도 있다.

스케일러 값 scalerQP 는 다음과 같이 정의되는 QP 와 스칼라 양자화기 사이의 관계를 갖는 QP 로 제어되며 여기서 k 는 알려진 상수이다:

(비디오 디코더 (300)가 적용할 수도 있는) 역함수는 다음과 같이 HEVC 의 QP 와 변환 계수들에 적용된 스칼라 양자화기 사이의 관계를 정의한다:

각각, QP 값의 덧셈 변화 (additive change), 예를 들어, deltaQP 는 변환 계수들에 적용된 scalerQP 값의 곱셈 변화 (multiplicative change) 를 초래할 것이다.

DRA 는 픽셀 샘플 값들에 caleDRA 값을 효과적으로 적용하고 있고, 변환 특성들을 고려하여, 다음과 같이 scalerQP 값들과 결합될 수 있다:

Xq = T(scaleDRA*x)/scaleQP

여기서 Xq 는 스케일링된 x 샘플 값들의 변환 T 에 의해 생성되고 변환 도메인에서 적용된 scaleQP 로 스케일링된 양자화된 변환 계수들이다. 따라서, 픽셀 도메인에서 곱셈기 scaleDRA 를 적용하는 것은 변환 도메인에서 적용되는 스케일러 양자화기 scaleQP 의 유효 변화를 초래한다. 이는 결국 데이터의 현재 프로세싱된 블록에 적용된 QP 파라미터들의 추가 변화에서 해석될 수 있으며:

여기서 dQP 는 입력 데이터에 대해 DRA 를 전개함으로써 HEVC 에 의해 도입된 근사 QP 오프셋이다.

루마 QP 값에 대한 크로마 QP 의존성이 이제 논의될 것이다. HEVC 및 더 새로운 설계들과 같은 최신 비디오 코딩 설계들 중 일부는, 현재 코딩된 크로마 블록 Cb 를 프로세싱하는데 효과적으로 적용되는 루마 및 크로마 QP 값들 사이의 사전 정의된 의존성을 활용할 수도 있다. 그러한 의존성은 루마 및 크로마 성분들 사이의 최적의 (또는 상대적으로 최적의) 비트레이트 할당을 달성하는데 활용될 수도 있다.

이러한 의존성의 예는 위에서 논의된 "Dynamic Range Adjustment SEI to enable High Dynamic Range video coding with Backward-Compatible Capability"라는 제목의 논문으로부터 HEVC 사양의 테이블 8-10 에 의해 표현되며, 여기서 크로마 샘플들의 디코딩을 위해 적용된 QP 값들은 루마 샘플들을 디코딩하기 위해 이용된 QP 값들로부터 도출된다. 크로마 QP 값이 대응하는 루마 샘플의 QP 값 (예를 들어, 대응하는 루마 샘플이 속하는 블록 또는 TU 에 적용된 QP 값), 및 HEVC 사양의 크로마 QP 오프셋들에 기초하여 도출되는 관련 섹션들이 이하에 재생된다:

ChromaArrayType 이 0 과 동일하지 않을 때, 다음이 적용된다:

- 변수 qP_Cb 및 qP_Cr 은 다음과 같이 도출된다:

- tu_residual_act_flag[ xTbY ][ yTbY ] 가 0 과 동일하면, 다음이 적용된다:

- 그렇지 않으면 (tu_residual_act_flag[ xTbY ][ yTbY ] 가 1 과 동일하면), 다음이 적용된다:

- ChromaArrayType 이 1 과 동일하면, 변수들 qP_Cb 및 qP_Cr 은 각각 qPi_Cb 및 qPi_Cr 과 동일한 인덱스 qPi 에 기초하여 테이블 8-10 에서 명시된 바와 같이 Qp_C 의 값과 동일하게 설정된다.

- 그렇지 않으면, 변수들 qP_Cb 및 qP_Cr 은 각각 qPi_Cb 및 qPi_Cr 과 동일한 인덱스 qPi 에 기초하여, Min( qPi, 51 ) 과 동일하게 설정된다.

- Cb 및 Cr 성분들에 대한 크로마 양자화 파라미터들, Qp'_Cb 및 Qp'_Cr 은 다음과 같이 도출된다:

도 12 는 HEVC 사양의 테이블 8-10 을 예시하는 개념 다이어그램이다. 테이블 8-10 은 1 과 동일한 ChromaArrayType 에 대한 qPi 의 함수로서 Qp_C 의 사양을 상세화한다.

DRA 에 대한 크로마 스케일의 도출이 이하 논의된다. 변환 도메인에서의 균일한 스칼라 양자화 및 DRA 에 의한 픽셀 도메인 스케일링 양쪽 모두를 채택하는 픽셀 비디오 코딩 시스템들 (이를 테면, 비디오 인코더 (200) 또는 비디오 디코더 (300)) 에서, 크로마 샘플 (Sx) 에 적용된 스케일 DRA 값의 도출은 다음에 의존할 수 있다:

S_Y: 연관된 루마 샘플의 루마 스케일 값

S_CX: 컨텐츠의 색역으로부터 도출된 스케일, 여기서 CX 는 적용가능한 경우 Cb 또는 Cr 을 의미한다.

S_corr: 예를 들어, HEVC 의 테이블 8-10 에 의해 도입된 의존성을 보상하기 위해 변환 코딩 및 DRA 스케일링에서의 미스매치를 고려하는 것에 기초한 수정 스케일 항

S_X = fun(S_Y, S_CX, S_corr).

하나의 예는 다음과 같이 정의된 분리 가능한 함수이다: S_X = f1(S_Y) * f2( S_CX) * f3 (S_corrr)

범핑 동작이 이하 설명된다. 디코딩된 픽처 버퍼 (DPB), 예를 들어, DPB (218) 또는 DPB (314) 는 코덱, 예를 들어, 비디오 인코더 (200) 또는 비디오 디코더 (300) 의 코딩 루프에서의 인터-픽처 예측을 위한 참조(들)로서 사용될 수 있는 픽처들/프레임들의 세트를 유지한다. 코딩 상태에 의존하여, 하나 이상의 픽처들은 외부 적용에 의한 소비를 위해 출력될 수도 또는 외부 적용에 의해 판독될 수도 있다. 코딩 순서, DPB 사이즈 또는 다른 조건에 의존하여, 코딩 루프에서 더 이상 사용되지 않았고 외부 출원에 의해 소모되었던 픽처는 더 신규의 참조 픽처에 의해 대체되거나 또는 DPB 로부터 제거될 수도 있다. DPB 로부터의 픽처들의 출력 및 DPB 로부터의 픽처들의 잠재적인 제거는 범핑 프로세스로서 지칭된다. HEVC 에 대해 정의된 범핑 프로세스의 일 예는 아래 인용된다:

C.5.2.4 "범핑" 프로세스

"범핑" 프로세스는 다음 순서로 된 단계들로 구성된다:

1. 먼저 출력을 위한 픽처가 "출력에 필요한" 것으로서 마킹된 DPB 에서 모든 픽처의 PicOrderCntVal 의 최소 값을 갖는 픽처로서 선택된다.

2. 픽처가 크롭핑되고, 픽처에 대한 활성 SPS 에 규정된 부합성 크롭핑 윈도우를 이용하여, 크롭핑된 픽처가 출력되고, 그 픽처는 "출력에 필요없는" 것으로서 마킹된다.

3. 크롭핑되고 출력되었던 픽처를 포함한 픽처 저장 버퍼가 "레퍼런스를 위해 사용되지 않은" 것으로 마킹된 픽처를 포함할 때, 픽처 저장 버퍼는 비게 된다.

주　-　동일한 CVS 에 속하고 "범핑 프로세스"에 의해 출력되는 임의의 두 개의 픽처들 picA 및 picB 에 대해, picA 가 picB 보다 더 먼저 출력될 때, picA 의 PicOrderCntVal 의 값은 picB 의 PicOrderCntVal 의 값 미만이다.

DRA 와의 범핑 동작이 이하 설명된다. DRA 표준 포스트프로세싱이, 수정된 범핑 프로세스의 형태로 MPEG5 EVC 사양의 드래프트 텍스트에서 채택되었다. 범핑 프로세스를 커버하는 사양 텍스트 조항들의 추출은 아래 표시된다. 변경의 시작은 <CHANGE> 로 마킹되고 변경의 끝은 </CHANGE> 로 마킹된다. 아래 언급된 도 C 2 는 본 개시에서 도 13 이고, 변경은 또한 도 13 에 마킹된다.

부록 C 가설적 참조 디코더

HRD 는 도 C 2 에 도시된 바와 같이, 코딩된 픽처 버퍼 (CPB), 순간 디코딩 프로세스, 디코딩된 픽처 버퍼 (DPB), 출력 DRA 및 크로핑을 포함한다. [가설적 참조 디코더 (460) 이 도 13 에 도시된다].

DPB 의 동작은 하위조항 C.3 에 규정된다. 출력 DRA 프로세스 및 크로핑은 하위조항들 C.3.3 및 C.5.2.4 에 규정된다.

C.3.3 픽처 디코딩 및 출력

픽처 n 은 디코딩되고 그 DPB 출력 시간 (t_o,dpb(　n　)) 은 하기에 의해 도출된다:

현재 픽처의 출력은 다음과 같이 규정된다.

- t_o,dpb(n)　=　t_r(n) 이면, 현재 픽처가 출력된다.

- 그렇지 않으면 ( t_o,dpb(n)　>　t_r(n) ), 현재 픽처가 (하위조항 C.2.4 에 규정된 바와 같이) 나중에 출력되고 DPB 에 저장되며, t_o,dpb(n) 에 선행하는 시간에서 1 과 동일한 no_output_of_prior_pics_flag 의 디코딩 또는 추론에 의해 출력되지 않음을 나타내지 않으면 시간 (t_o,dpb(n)) 에서 출력된다.

<CHANGE> 출력 픽처는 하위 조항 8.9.2 에서 규정되고, 시퀀스에 대한 SPS 에서 규정된 크로핑 직사각형을 사용하여 크로핑된 DRA 프로세스를 인보크하는 것에 의해 도출될 것이다. </CHANGE>

픽처 n 이 출력되는 픽처이고 출력되는 비트스트림의 마지막 픽처일 때, Dt_o,dpb(　n　) 의 값은 다음과 같이 정의된다:

n_n 은 출력 순서에서 픽처 n 뒤를 뒤따르는 픽처를 나타낸다.

디코딩된 픽처는 DPB 에 저장된다.

C.5.2.4 "범핑" 프로세스

"범핑" 프로세스는 다음 경우들에 인보크된다.

- C.5.2.2 에 규정된 바와 같이, 현재의 픽처는 IDR 픽처이고 no_output_of_prior_pics_flag 는 1 과 동일하지 않고 1 과 동일한 것으로 추론되지 않는다.

- 하위 조항에 규정된 바와 같이, 비어있는 픽처 저장 버퍼가 없고 (즉, DPB 풀리스가 DPB 사이즈와 동일하고), 비어있는 픽처 저장 버퍼가 디코딩된 픽처의 저장을 위해 필요하다.

"범핑" 프로세스는 다음 순서로 된 단계들로 구성된다: <CHANGE>

4. 먼저 출력을 위한 픽처가 "출력에 필요한" 것으로서 마킹된 DPB 에서 모든 픽처의 PicOrderCntVal 의 최소 값을 갖는 픽처로서 선택된다.

선택된 픽처는 루마 샘플들 currPicL 의 pic_width_in_luma_samples 바이 pic_height_in_luma_samples 어레이 및 크로마 샘플 currPicCb 및 currPicCr 의 2 개의 PicWidthInSamplesC 바이 PicHeightInSamplesC 어레이들로 구성된다. 샘플 어레이들, currPicL, currPicCb 및 currPicCr 은 디코딩된 샘플 어레이들 S_L, S_Cb 및 S_Cr 에 대응한다.

5. 조항 8.9 에서 규정된 dra_table_present_flag 가 1 과 동일할 때, DRA 도출 프로세스는 입력으로서 선택된 픽처 및 출력으로서 출력 픽처로 인보크되고 그렇지 않으면 출력 픽처의 샘플 어레이들은 선택된 픽처의 샘플 어레이들에 의해 초기화된다. </CHANGE>

6. 출력 픽처가 크롭핑되고, 픽처에 대한 활성 SPS 에 규정된 부합성 크롭핑 윈도우를 이용하여, 크롭핑된 픽처가 출력되고, 그 픽처는 "출력에 필요없는" 것으로서 마킹된다.

7. <CHANGE>맵핑되고, </CHANGE> 크롭핑되고 출력되었던 픽처를 포함한 픽처 저장 버퍼가 "참조를 위해 사용되지 않은" 것으로 마킹된 픽처를 포함할 때, 픽처 저장 버퍼는 비게 된다.

DRA 데이터의 적응 파라미터 세트 (APS) 시그널링이 이하 논의된다. MPEG5 EVC 사양은 DRA 파라미터들이 APS 에서 시그널링됨을 정의한다. DRA 파라미터들의 신택스 및 시맨틱은 아래 제공된다:

DRA 데이터 신택스

1 과 동일한 sps_dra_flag 는 출력 샘플들에 맵핑하는 동적 범위 조정이 사용됨을 규정한다. 0 과 동일한 sps_dra_flag 는 출력 샘플들에 맵핑하는 동적 범위 조정이 사용되지 않음을 규정한다.

1과 동일한 pic_dra_enabled_present_flag 는 pic_dra_enabled_flag 가 PPS 에 존재함을 규정한다. 0과 동일한 pic_dra_enabled_present_flag 는 pic_dra_enabled_flag 가 PPS 에 존재하지 않음을 규정한다. pic_dra_enabled_present_flag 가 존재하지 않을 때, 이는 0 과 동일하지 않은 것으로 추론된다.

1 과 동일한 pic_dra_enabled_flag 는 DRA 가 PPS 를 참조하는 모든 디코딩된 픽처에 대해 인에이블됨을 규정한다. 0 과 동일한 pic_dra_enabled_flag 는 DRA 가 PPS 를 참조하는 모든 디코딩된 픽처에 대해 인에이블되는 것은 아님을 규정한다. 존재하지 않을 때, pic_dra_enabled_flag 는 0 과 동일한 것으로 추론된다.

pic_dra_aps_id 는 PPS 를 참조하는 디코딩된 픽처들에 대해 인에이블되는 DRA APS 의 adaptation_parameter_set_id 를 규정한다.

adaptation_parameter_set_id 는 다른 신텍스 엘리먼트들에 의한 참조를 위한 APS 에 대한 식별자를 제공한다.

aps_params_type 은 테이블 2 에서 규정된 바와 같이 APS 에서 반송되는 APS 파라미터들의 타입을 규정한다.

테이블 2 - APS 파라미터들 타입 코드들 및 APS 파라미터들의 타입들

dra_descriptor1 은 0 내지 15 (양쪽 값 포함) 의 범위에 있을 것이다. 사양의 현재 버전에서, 신택스 엘리먼트 dra_descriptor1 의 값은 4 로 제한되고 다른 값들은 향후의 사용을 위해 예약된다.

dra_descriptor2 는 DRA 스캐일 파라미터 시그널링의 분수 부분 및 복원 프로세스의 정확도를 규정한다. dra_descriptor2 의 값은 0 내지 15 (양쪽 값 포함) 의 범위에 있을 것이다. 사양의 현재 버전에서, 신택스 엘리먼트 dra_descriptor2 의 값은 9 로 제한되고 다른 값들은 향후의 사용을 위해 예약된다.

변수 numBitsDraScale 는 다음과 같이 도출된다:

numBitsDraScale = dra_descriptor1 + dra_descriptor2

dra_number_ranges_minus1 plus 1 은 DRA 테이블을 기술하기 위해 시그널링되는 복수의 범위들을 규정한다. dra_number_ranges_minus1 의 값은 0 내지 31 (양쪽 값 포함) 의 범위에 있을 것이다.

1 과 동일한 dra_equal_ranges_flag 는 DRA 테이블이 동일-사이징된 범위들을 사용하여 도출되고, 여기서 사이즈는 신택스 엘리먼트 dra_delta_range[　0　] 에 의해 규정된다. 0 과 동일한 dra_equal_ranges_flag 는 DRA 테이블이 dra_number_ranges 을 사용하여 도출되고, 여기서 각각의 범위들의 사이즈는 신택스 엘리먼트 dra_delta_range[　j　] 에 의해 규정된다.

dra_global_offset 은 시작 코드워드 위치가 DRA 테이블을 도출하는데 활용되고 변수 inDraRange[　0　] 를 다음과 같이 초기화함을 규정한다:

inDraRange [　0　]　=　dra_global_offset

dra_global_offset 을 시그널링하는데 사용되는 비트들의 수는 BitDepth_Y 비트들이다.

dra_delta_range[　j　] 는 DRA 테이블을 도출하는데 활용되는 코드워드들에서 j-번째 범위의 사이즈를 규정한다. dra_delta_range[　j　] 의 값은 1 내지 (　1　<<　BitDepth_Y　)-1 의 범위에 있을 것이다.

1 내지 dra_number_ranges_minus1 (양쪽 값 포함함) 의 범위에서의 j 에 대한 변수 inDraRange[　j　] 는 다음과 같이 도출된다:

비트스트림 적합성의 요건은 inDraRange[ j ] 가 0 내지 (　1　<<　BitDepth_Y　)　-　1 의 범위에 있다는 것이다.

dra_scale_value[　j　] 는 DRA 테이블의 j-번째 범위와 연관된 DRA 스케일 값을 규정한다. dra_scale_value[　j　] 를 시그널링하는데 사용되는 비트들의 수는 numBitsDraScale 와 동일하다.

dra_cb_scale_value 은 DRA 테이블을 도출하는데 활용된 Cb 컴포넌트의 크로마 샘플들에 대한 스케일 값을 규정한다. dra_cb_scale_value 를 시그널링하는데 사용되는 비트들의 수는 numBitsDraScale 와 동일하다. 사양의 현재 버전에서, 신택스 엘리먼트 dra_cb_scale_value 의 값은 4 << dra_descriptor2 미만이어야 하며, 다른 값들은 향후의 사용을 위해 예약된다.

dra_cr_scale_value 은 DRA 테이블을 도출하는데 활용된 Cr 컴포넌트의 크로마 샘플들에 대한 스케일 값을 규정한다. dra_cb_scale_value 를 시그널링하는데 사용되는 비트들의 수는 numBitsDraScale 과 동일하다. 사양의 현재 버전에서, 신택스 엘리먼트 dra_cb_scale_value 의 값은 4 << dra_descriptor2 미만이어야 하며, 다른 값들은 향후의 사용을 위해 예약된다.

dra_scale_value[　j　], dra_cb_scale_value 및 dra_cr_scale_value 의 값은 0 과 동일하지 않을 것이다.

dra_table_idx 는 크로마 스케일 값들을 도출하는데 활용되는 ChromaQpTable 의 액세스 엔트리를 규정한다. dra_table_idx 의 값은 0 내지 57 (양쪽 값 포함) 의 범위에 있을 것이다.

일부 비디오 인코더는 별개의 네트워크 적응 계층 (NAL) 유닛으로서 DRA 데이터를 시그널링하고, 모든 픽처들에 대한 픽처 파라미터 세트 (PPS) 에서 시그널링되는 특정 적용가능한 APS 식별자는 그 PPS 를 참조한다. 비디오 디코더 (300) 는 예를 들어, 랜덤 액세스 코딩 시나리오에서 디코딩 프로세스로부터 시간적으로 디커플링될 수도 있는 출력 프로세스에서 역 DRA 프로세스를 적용할 수도 있다.

그러나, 잠재적으로 디코딩 프로세스 및 출력 프로세스를 디커플링하는 것은, 출력 프로세스 및 이에 따라 DRA 적용이, 디코딩 프로세스 동안 새로운 DRA APS 로 DRA APS 버퍼에서 이미 중복기록되었을 수도 있는 DRA APS에 의해 특정될 수도 있다.

출력 프로세스 동안에 DRA 가 비디오 디코더, 이를 테면, 비디오 디코더 (300) 에 의해 적용될 때까지 APS 버퍼에서의 DRA APS 데이터가 디코딩 프로세스 동안에 상이한 DRA APS 데이터로 중복기록되지 않는 것을 보장하기 위하여, 코덱, 이를 테면, 비디오 인코더 (200) 는 특정 ID 넘버의 모든 DRA APS 가 동일한 컨텐츠로 구성되도록 (또는 대안적으로 이들을 포함하도록) 비트스트림을 제약하는 것에 의해 디코딩 프로세스 동안에 DRA APS 버퍼 엔트리를 상이한 데이터로 중복기록하는 것을 방지할 수도 있다. 이는 N 의 정적 APS 버퍼 사이즈를 효과적으로 구현하며, 예를 들어, N 은 MPEG5 EVC 에서와 같이 32 개의 엔트리들과 동일하다.

예를 들어, 비디오 인코더 (200) 는 비디오 데이터의 제 1 픽처에 대한 제 1 DRA APS ID 를 결정하고 제 1 픽처에 대한 제 1 DRA APS 를 결정할 수도 있다. 비디오 인코더 (200) 는 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하고 제 2 픽처에 대한 제 2 DRA APS 를 결정할 수도 있다. 비디오 인코더 (200) 는 제 1 DRA APS 에 따라 제 1 픽처를 그리고 제 2 DRA APS에 따라 제 2 픽처를 프로세싱할 수도 있다. 일부 예들에서, 비디오 인코더 (200) 는 제 1 DRA APS 가 제 2 DRA APS 와는 상이할 때 제 2 DRA APS ID 가 제 1 DRA APS ID 와는 상이하도록 제 2 DRA APS ID 를 배정할 수도 있다. 일부 예들에서, 비디오 인코더 (200) 는 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일할 때 제 2 DRA APS 가 제 1 DRA APS 와 동일한 것으로 결정할 수도 있다. 예를 들어, 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 는 제 2 DRA APS 와 동일하다.

예를 들어, 비디오 디코더 (300) 는 비디오 데이터의 제 1 픽처에 대한 제 1 DRA APS ID 를 결정할 수도 있다. 비디오 디코더 (300) 는 제 1 픽처에 대한 DRA APS 를 결정할 수도 있다. 비디오 디코더 (300) 는 APS 버퍼에 DRA APS 를 저장할 수도 있다. 비디오 디코더 (300) 는 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정할 수도 있다. 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 비디오 디코더 (300) 는 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지할 수도 있다. 예를 들어, 비디오 디코더 (300) 는 저장된 DRA APS 를 중복기록하는 것을 금지할 수도 있거나 비디오 디코더 (300) 는 저장된 DRA APS 를 동일한 DRA APS 로 중복기록할 수도 있다.

본 개시의 기법들에 따른 APS 원시 바이트 시퀀스 페이로드 (RBSP) 시멘틱들이 이하 설명된다.

adaptation_parameter_set_id 는 다른 신텍스 엘리먼트들에 의한 참조를 위한 APS 에 대한 식별자를 제공한다.

DRA_APS 와 동일한 aps_param_type 및 코딩된 비디오 시퀀스 (CVS) 내의 adaptation_parameter_set_id 의 특정 값을 갖는 모든 APS NAL 유닛들은 동일한 컨텐츠를 가질 것이다.

본 개시의 기법들에 따르면, 비트스트림 적합성을 위하여 다음의 조건이 적용된다:

- 동일한 값의 adaptation_parameter_set_id 를 갖는 DRA_APS 타입의 다수의 APS 는 CVS 내의 둘 이상의 픽처들에 의해 참조될 때, 동일한 값의 adaptation_parameter_set_id 를 갖는 타입 DRA_APS 의 다수의 APS들이 동일한 컨텐츠를 갖게 된다.

도 14 는 DRA 유닛들을 포함하는 비디오 인코더 및 비디오 디코더 시스템의 블록 다이어그램이다. 비디오 인코더, 이를 테면, 비디오 인코더 (200) 는 포워드 DRA 유닛 (240) 및 코딩 코어 (242) 를 포함할 수도 있다. 일부 예들에서, 코딩 코어 (242) 는 도 3 에 설명된 유닛들을 포함할 수도 있고 도 3 에 대하여 위에 설명된 바와 같이 기능할 수도 있다. 비디오 인코더 (200) 는 또한 포워드 DRA 유닛 (240) 으로부터의 정보를 포함할 수도 있는 복수의 APS들 (244) 및 복수의 PPS들 (246) 을 결정할 수도 있다.

본 개시의 기법들에 따르면, 포워드 DRA 유닛 (240) 은 비디오 데이터의 제 1 픽처에 대한 (APS들 (244) 의) 제 1 DRA APS 를 결정할 수도 있다. 포워드 DRA 유닛 (240) 은 제 1 DRA APS ID 를 제 1 DRA APS 에 배정할 수도 있다. 포워드 DRA 유닛 (240) 은 비디오 데이터의 제 2 픽처에 대한 (APS들 (244) 의) 제 2 DRA APS 를 결정하고; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정할 수도 있다. 코딩 코어 (242) 는 비트스트림 (250) 에서, 제 1 DRA APS 를 시그널링할 수도 있다. 포워드 DRA 유닛 (240) 은 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱할 수도 있다. 포워드 DRA 유닛 (240) 은 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정할 수도 있다. 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 포워드 DRA 유닛 (240) 은 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱할 수도 있다. 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면, 코딩 코어 (242) 는 비트스트림에서, 제 2 DRA APS 를 시그널링할 수도 있고 포워드 DRA 유닛 (240) 은 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱할 수도 있다.

비디오 디코더, 이를 테면, 비디오 디코더 (300) 는 코딩 코어 (340) 및 출력 DRA 유닛 (342) 을 포함할 수도 있다. 일부 예들에서, 코딩 코어 (342) 는 도 4 에 설명된 유닛들을 포함할 수도 있고 도 4 에 대하여 위에 설명된 바와 같이 기능할 수도 있다. 비디오 디코더 (300) 는 또한 출력 DRA 유닛 (342) 에 의해 사용될 정보를 포함할 수도 있는 복수의 APS들 (344) 및 복수의 PPS들 (346) 을 결정할 수도 있다.

본 개시의 기법들에 따르면, 출력 DRA 유닛 (342) 은 비디오 데이터의 제 1 픽처에 대한 제 1 DRA APS ID 를 결정할 수도 있다. 출력 DRA 유닛 (342) 은 제 1 픽처에 대한 DRA APS 를 결정할 수도 있다. 출력 DRA 유닛 (342) 은 APS 버퍼 (APSB) (348) 에 DRA APS 를 저장할 수도 있다. 출력 DRA 유닛 (342) 은 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정할 수도 있다. 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일하는 것에 기초하여, 출력 DRA 유닛 (342) 은 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하고, DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱할 수도 있다.

도 15 는 본 개시에 따른 일 예의 DRA APS 인코딩 기법들을 예시하는 플로우차트이다. 비디오 디코더 (200) 는 비디오 데이터의 제 1 픽처에 대한 제 1 DRA APS 를 결정할 수도 있다 (470). 예를 들어, 비디오 인코더 (200) 는 비디오 데이터의 제 1 픽처에 적용될 DRA 파라미터들을 결정하고 이들 DRA 파라미터들을 제 1 DRA APS 에 포함할 수도 있다. 비디오 인코더 (200) 는 제 1 DRA APS ID 를 제 1 DRA APS 에 배정할 수도 있다 (471). 예를 들어, 비디오 인코더 (200) 는 제 1 DRA APS ID 를 결정하여 제 1 DRA APS 를 식별할 수도 있다. 비디오 인코더 (200) 는 제 1 픽처와 연관된 PPS 에서 이 제 1 DRA APS ID 를 시그널링할 수도 있다. 비디오 인코더 (200) 는 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정할 수도 있다 (472). 예를 들어, 비디오 인코더 (200) 는 비디오 데이터의 제 2 픽처에 적용될 DRA 파라미터들을 결정하고 결정된 DRA 파라미터들에 기초하여 제 2 DRA APS 를 시그널링할 수도 있다.

비디오 인코더 (200) 는 제 2 DRA APS ID 를 제 2 DRA APS 에 배정할 수도 있다 (473). 예를 들어, 비디오 인코더 (200) 는 제 2 DRA APS ID 를 배정하여 제 2 DRA APS 를 식별할 수도 있다. 비디오 인코더 (200) 는 제 2 픽처와 연관된 PPS 에서 이 제 2 DRA APS ID 를 시그널링할 수도 있다.

비디오 인코더 (200) 는 비트스트림 (250) 에서, 제 1 DRA APS 를 시그널링할 수도 있다 (474). 예를 들어, 비디오 인코더 (200) 는 APS 버퍼에의 저장을 위하여 제 1 DRA APS 를 비디오 디코더 (300) 로 시그널링할 수도 있다.

비디오 인코더 (200) 는 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱할 수도 있다 (475). 예를 들어, 비디오 인코더 (200) 는 비디오 인코더 (200) 가 제 1 DRA APS 에서 코딩하고 APS 버퍼에의 저장을 위하여 제 1 DRA APS 를 비디오 디코더 (300) 로 시그널링할 수도 있는 파라미터들에 기초하여 제 1 DRA 를 제 1 픽처에 적용할 수도 있다.

비디오 인코더 (200) 는 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정할 수도 있다 (476). 예를 들어, 비디오 인코더 (200) 는 제 1 DRA APS ID 를 제 2 DRA APS ID 에 비교할 수도 있다. 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면 (도 15 의 "예" 경로), 비디오 인코더 (200) 는 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱할 수도 있다 (477). 예를 들어, 비디오 인코더 (200) 는 제 1 DRA APS 에 따라 DRA 를 제 2 픽처에 적용할 수도 있다. 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 (도 15 의 "아니오" 경로), 비디오 인코더 (200) 는 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱할 수도 있다 (478). 예를 들어, 비디오 인코더 (200) 는 제 2 DRA APS 에 따라 제 2 픽처에 DRA 를 적용하고 APS 버퍼에의 저장을 위하여 제 2 DRA APS 를 비디오 디코더 (300) 로 시그널링할 수도 있다. 이 방식으로, 비디오 인코더 (200) 는 비디오 디코더 (300) 에서 APS 버퍼에서의 상이한 데이터에 의한 데이터의 중복기록을 방지할 수도 있다.

일부 예들에서, 비디오 인코더 (200) 는 DRA APS 에서의 비트들의 수를 N 으로 제한할 수도 있고 여기서, N 은 정수, 이를 테면, 32 이다. 일부 예들에서, 비디오 인코더 (200) 는 비트스트림에서 제 1 DRA APS ID 를 시그널링하고 비트스트림에서 제 2 DRA APS ID 를 시그널링할 수도 있다.

일부 예들에서, 비디오 인코더 (200) 는 제 1 DRA APS가 제 2 DRA APS 와 동일하지 않을 때 제 2 DRA APS ID 의 값을 제 1 DRA APS ID 의 값과 동일하게 배정하는 것을 금지할 수도 있다. 예를 들어, 제 1 DRA APS 및 제 2 DRA APS 가 상이하거나 또는 상이한 데이터를 포함할 때, 비디오 인코더 (200) 는 비디오 인코더 (200) 가 제 1 픽처에 대해 배정할 수 있는 것과는 상이한 제 2 픽처에 대한 상이한 DRA APS ID 를 배정할 수도 있다. 일부 예들에서, 비디오 인코더는 제 1 DRA APS 가 제 2 DRA APS 와 동일한지의 여부를 결정할 수도 있다. 일부 예들에서, 제 1 DRA APS ID 의 값과 동일하게 제 2 DRA APS ID 의 값을 배정하는 것을 금지하는 것의 부분으로서, 비디오 인코더 (200) 는 제 1 DRA APS ID 의 값과는 상이한 값을 제 2 DRA APS ID 에 배정할 수도 있다. 일부 예들에서, 비디오 인코더 (200) 는 제 1 DRA APS 가 제 2 DRA APS 와 동일한지의 여부를 결정할 수도 있고 제 1 DRA APS 가 제 2 DRA APS 와 동일한 것에 기초하여, 비디오 인코더 (200) 는 제 2 DRA APS ID 를 제 1 DRA APS ID 와 동일한 것으로 결정할 수도 있다.

일부 예들에서, APS 버퍼는 정적 사이즈이다. 일부 예들에서, APS 버퍼는 32 개의 엔트리들을 저장하도록 구성된다. 일부 예들에서, 비디오 인코더 (200) 는 제 2 DRA APS 가 제 1 DRA APS 와 동일한 것에 기초한 비디오 디코더 (300) 에서의 APS 버퍼의 중복기록에 기인한 데이터의 손실을 방지한다.

도 16 은 본 개시에 따른 일 예의 DRA APS 디코딩 기법들을 예시하는 플로우차트이다. 비디오 디코더 (300) 는 비디오 데이터의 제 1 픽처에 대한 제 1 DRA APS ID 를 결정할 수도 있다 (480). 예를 들어, 비디오 디코더 (300) 는 제 1 DRA APS ID 를 결정하기 위해, 신택스 엘리먼트, 이를 테면 adaptation_parameter_set_id 를 파싱할 수도 있고, 이 신택스는 비트스트림에서 제 1 픽처와 연관된 PPS 에 있을 수도 있다. 비디오 디코더 (300) 는 제 1 픽처에 대한 DRA APS 를 결정할 수도 있다 (482). 예를 들어, 비디오 디코더 (300) 는 제 1 픽처에 대한 DRA APS 를 결정하기 위해 비트스트림에서 제 1 픽처와 연관된 DRA APS 를 파싱할 수도 있다. 비디오 디코더 (300) 는 APS 버퍼에 DRA APS 를 저장할 수도 있다 (484). 예를 들어, 비디오 디코더 (300) 는 APS 버퍼 (348)(도 14) 에 DRA APS 를 저장할 수도 있다.

비디오 디코더 (300) 는 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정할 수도 있다 (486). 예를 들어, 비디오 디코더 (300) 는 제 2 DRA APS ID 를 결정하기 위해, 신택스 엘리먼트, 이를 테면 adaptation_parameter_set_id 를 파싱할 수도 있고, 이 신택스는 비트스트림에서 제 2 픽처와 연관된 PPS 에 있을 수도 있다. 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 비디오 디코더 (300) 는 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지할 수도 있다 (488). 예를 들어, 상이한 데이터로 저장된 DRA APS 를 중복기록하는 것을 방지하는 부분으로서, 비디오 디코더 (300) 는 저장된 DRA APS 를 중복기록하는 것을 금지할 수도 있다. 예를 들어, 상이한 데이터로 저장된 DRA APS 를 중복기록하는 것을 방지하는 부분으로서, 비디오 디코더 (300) 는 저장된 DRA APS 를 동일한 DRA APS 로 중복기록할 수도 있다.

비디오 디코더 (300) 는 저장된 제 1 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱할 수도 있다 (490). 예를 들어, 비디오 디코더 (300) 는 DRA 조정된 제 1 픽처 및 DRA 조정된 제 2 픽처를 생성하기 위해 제 1 픽처 및 제 2 픽처에 대해 DRA 를 수행하도록 저장된 DRA APS 에서의 파라미터들을 사용할 수도 있다. 일부 예들에서, 비디오 디코더 (300) 는 DRA 조정된 제 1 픽처 및 DRA 조정된 제 2 픽처를 출력할 수도 있다. 예를 들어, 비디오 디코더 (300) 는 디스플레이, 이를 테면, 도 1 의 디스플레이 디바이스 (118) 상의 디스플레이를 위하여 DRA 조정된 제 1 픽처 및 DRA 조정된 제 2 픽처를 출력할 수도 있다.

도 17 은 현재 블록을 인코딩하기 위한 일 예의 방법을 예시한 플로우차트이다. 현재 블록은 현재 CU 를 포함할 수도 있다. 비디오 인코더 (200) (도 1 및 도 3) 에 대하여 설명되어 있지만, 다른 디바이스들이 도 17 의 것과 유사한 방식으로 수행하도록 구성될 수도 있음을 이해해야 한다.

이 예에서, 비디오 인코더 (200) 는 초기에 현재 블록을 예측한다 (350). 예를 들어, 비디오 인코더 (200) 는 현재 블록에 대한 예측 블록을 형성할 수도 있다. 비디오 인코더 (200) 는 블록에 대한 잔차 블록을 계산할 수도 있다 (352). 잔차 블록을 계산하기 위해, 비디오 인코더 (200) 는 현재 블록에 대한 예측 블록과 원래의 인코딩되지 않은 블록 사이의 차이를 계산할 수도 있다. 비디오 인코더 (200) 는 그 후, 잔차 블록을 변환하고 잔차 블록의 변환 계수들을 양자화할 수도 있다 (354). 다음으로, 비디오 인코더 (200) 는 잔차 블록의 양자화된 변환 계수들을 스캔할 수도 있다 (356). 스캔 동안, 또는 스캔에 후속하여, 비디오 인코더 (200) 는 변환 계수들을 엔트로피 인코딩할 수도 있다 (358). 예를 들어, 비디오 인코더 (200) 는 CAVLC 또는 CABAC 를 사용하여 변환 계수들을 인코딩할 수도 있다. 그 다음, 비디오 인코더 (200) 는 블록의 엔트로피 인코딩된 데이터를 출력할 수도 있다 (360). 비디오 인코더 (200) 는 도 15 의 DRA 기법을 수행할 수도 있다.

도 18 은 비디오 데이터의 현재 블록을 디코딩하기 위한 일 예의 방법을 예시하는 플로우차트이다. 현재 블록은 현재 CU 를 포함할 수도 있다. 비디오 디코더 (300) (도 1 및 도 4) 에 대하여 설명되어 있지만, 다른 디바이스들이 도 18 의 것과 유사한 방법을 수행하도록 구성될 수도 있음을 이해해야 한다.

비디오 디코더 (300) 는 현재 블록에 대한 엔트로피 인코딩된 데이터, 예를 들어 현재 블록에 대응하는 잔차 블록의 변환 계수들에 대한 엔트로피 인코딩된 데이터 및 엔트로피 인코딩된 예측 정보를 수신할 수도 있다 (370). 비디오 디코더 (300) 는 현재 블록에 대한 예측 정보를 결정하고 잔차 블록의 변환 계수들을 재생하기 위해 엔트로피 인코딩된 데이터를 엔트로피 디코딩할 수도 있다 (372). 비디오 디코더 (300) 는 현재 블록에 대한 예측 블록을 계산하기 위해, 예를 들어, 현재 블록에 대한 예측 정보에 의해 표시된 바와 같은 인트라- 또는 인터-예측 모드를 사용하여 현재 블록을 예측할 수도 있다 (374). 그 다음, 비디오 디코더 (300) 는 양자화된 변환 계수들의 블록을 생성하기 위해, 재생된 변환 계수들을 역 스캔할 수도 있다 (376). 그 다음, 비디오 디코더 (300) 는 잔차 블록을 생성하기 위해 변환 계수들을 역양자화하고 역변환할 수도 있다 (378). 비디오 디코더 (300) 는 궁극적으로 예측 블록과 잔차 블록을 결합함으로써 현재 블록을 디코딩할 수도 있다 (380). 비디오 디코더 (300) 는 또한, 도 16 에 대해 설명된 바와 같이, 디코딩된 픽처들에 DRA 를 적용할 수도 있다.

본 개시는 다음의 예들을 포함한다.

조항 1A. 비디오 데이터를 코딩하는 방법으로서, 방법은: 비디오 데이터의 제 1 픽처에 대한 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하는 단계; 비디오 데이터의 제 1 픽처에 대한 DRA APS 식별자 (ID) 를 결정하는 단계; 비디오 데이터의 제 2 픽처에 대한 DRA APS ID 가 비디오 데이터의 제 1 픽처에 대한 DRA APS ID 와 동일한지의 여부를 결정하는 단계; 비디오 데이터의 제 2 픽처에 대한 DRA APS ID 가 비디오 데이터의 제 1 픽처에 대한 DRA APS ID 와 동일한 것에 기초하여, 비디오 데이터의 제 2 픽처에 대한 DRA APS 가 비디오 데이터의 제 1 픽처에 대한 DRA APS 와 동일한 것으로 결정하는 단계; 및 비디오 데이터의 제 2 픽처에 대한 DRA APS에 기초하여 비디오 데이터의 제 2 픽처를 프로세싱하는 단계를 포함한다.

조항 2A. 조항 1A 의 방법은, 비디오 데이터의 제 1 픽처에 대한 DRA APS 를 APS 버퍼에 저장하는 단계를 더 포함한다.

조항 3A. 조항 2A 의 방법에서, APS 버퍼는 정적 사이즈이다.

조항 4A. 조항 3A 의 방법에서, APS 버퍼는 32 개의 엔트리들을 저장하도록 구성된다.

조항 5A. 조항들 2A-4A 의 어느 것의 방법은, 비디오 데이터의 제 2 픽처에 대한 DRA APS ID 가 비디오 데이터의 제 1 픽처에 대한 DRA APS ID 와 동일한 것에 기초하여 APS 버퍼의 중복기록하는 것을 방지하는 단계를 더 포함한다.

조항 6A. 조항들 1A-5A 의 어느 것의 방법에서, 코딩은 디코딩을 포함한다.

조항 7A. 조항들 1A-6A 의 어느 것의 방법에서, 코딩은 인코딩을 포함한다.

조항 8A. 비디오 데이터를 코딩하는 디바이스로서, 디바이스는 조항 1A-7A 의 어느 것의 방법을 수행하기 위한 하나 이상의 수단을 포함한다.

조항 9A. 조항 8A 의 디바이스에서, 하나 이상의 수단은 회로부로 구현되는 하나 이상의 프로세서들을 포함한다.

조항 10A. 조항들 8A 및 9A 의 어느 것의 디바이스는, 비디오 데이터를 저장하도록 메모리를 더 포함한다.

조항 11A. 조항들 8A-10A 의 어느 것의 디바이스는, 디코딩된 비디오 데이터를 디스플레이하도록 구성된 디스플레이를 더 포함한다.

조항 12A. 조항들 8A-11A 의 어느 것의 디바이스에서, 디바이스는 카메라, 컴퓨터, 모바일 디바이스, 브로드캐스트 수신기 디바이스 또는 셋-톱 박스 중 하나 이상을 포함한다.

조항 13A. 조항들 8A-12A 의 어느 것의 디바이스에서, 디바이스는 비디오 디코더를 포함한다.

조항 14A. 조항들 8A-13A 의 어느 것의 디바이스에서, 디바이스는 비디오 인코더를 포함한다.

조항 15A. 컴퓨터 판독가능 저장 매체는 실행될 때 하나 이상의 프로세서들로 하여금 조항들 1A-7A 의 어느 것의 방법을 수행하게 하는 명령들이 저장된다.

조항 16A. 비디오 데이터를 인코딩하는 디바이스로서, 디바이스는:

비디오 데이터의 제 1 픽처에 대한 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하기 위한 수단; 비디오 데이터의 제 1 픽처에 대한 DRA APS 식별자 (ID) 를 결정하기 위한 수단; 비디오 데이터의 제 2 픽처에 대한 DRA APS ID 가 비디오 데이터의 제 1 픽처에 대한 DRA APS ID 와 동일한지의 여부를 결정하기 위한 수단; 비디오 데이터의 제 2 픽처에 대한 DRA APS ID 가 비디오 데이터의 제 1 픽처에 대한 DRA APS ID 와 동일한 것에 기초하여, 비디오 데이터의 제 2 픽처에 대한 DRA APS 가 비디오 데이터의 제 1 픽처에 대한 DRA APS 와 동일한 것으로 결정하기 위한 수단; 및 비디오 데이터의 제 2 픽처에 대한 DRA APS에 기초하여 비디오 데이터의 제 2 픽처를 프로세싱하기 위한 수단을 포함한다.

조항 1B. 비디오 데이터를 인코딩하는 방법으로서, 본 방법은, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하는 단계; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하는 단계; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하는 단계; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하는 단계; 비트스트림에서, 제 1 DRA APS 를 시그널링하는 단계; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하는 단계; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하는 단계; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하는 단계; 및 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하는 단계를 포함한다.

조항 2B. 조항 1B 의 방법은, DRA APS 에서의 비트들의 수를 N 으로 제한하는 단계를 더 포함하고, 여기서, N 은 정수이다.

조항 3B. 조항 1B 또는 2B 의 방법은, 비트스트림에서 제 1 DRA APS ID 를 시그널링하는 단계; 및 비트스트림에서 제 2 DRA APS ID 를 시그널링하는 단계를 더 포함한다.

조항 4B. 조항들 1B-3B 의 어느 조합의 방법은, 제 1 DRA APS가 제 2 DRA APS 와 동일하지 않을 때 제 2 DRA APS ID 의 값을 제 1 DRA APS ID 의 값과 동일하게 배정하는 것을 금지하는 단계를 더 포함한다.

조항 5B. 조항 4B 의 방법에서, 제 2 DRA APS ID 의 값을 제 1 DRA APS ID 의 값과 동일하게 배정하는 것을 금지하는 단계는 제 1 DRA APS ID 의 값과는 상이한 값을 제 2 DRA APS ID 에 배정하는 단계를 포함한다.

조항 6B. 조항들 1B-5B 의 어느 조합의 방법은, 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일할 때 비트스트림에서 제 2 DRA APS 를 시그널링하는 것을 억제하는 단계를 더 포함한다.

조항 7B. 조항들 1B-6B 의 어느 조합의 방법에서, 제 1 DRA APS 는 APS 버퍼에서의 저장을 위해 비디오 디코더에 시그널링된다.

조항 8B. 조항 7B 의 방법에서, APS 버퍼는 정적 사이즈이다.

조항 9B. 조항 8B 의 방법에서, APS 버퍼는 32 개의 엔트리들을 저장하도록 구성된다.

조항 10B. 비디오 데이터를 인코딩하는 디바이스로서, 디바이스는: 비디오 데이터를 저장하도록 구성되는 메모리, 및 회로부로 구현되고 메모리에 통신적으로 커플링된 하나 이상의 프로세서들을 포함하고, 하나 이상의 프로세서들은: 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하고; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하고; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하고; 비트스트림에서, 제 1 DRA APS 를 시그널링하고; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하고; 그리고 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하도록 구성된다.

조항 11B. 조항 10B 의 디바이스에서, 하나 이상의 프로세서들은 또한 DRA APS 에서의 비트들의 수를 N 으로 제한하도록 구성되고, 여기서, N 은 정수이다.

조항 12B. 조항 10B 또는 11B 의 디바이스에서, 하나 이상의 프로세서들은 또한 비트스트림에서 제 1 DRA APS ID 를 시그널링하고; 그리고 비트스트림에서 제 2 DRA APS ID 를 시그널링하도록 구성된다.

조항 13B. 조항들 10B-12B 의 어느 조합의 디바이스에서, 하나 이상의 프로세서들은 또한 제 1 DRA APS가 제 2 DRA APS 와 동일하지 않을 때 제 2 DRA APS ID 의 값을 제 1 DRA APS ID 의 값과 동일하게 배정하는 것을 금지하도록 구성된다.

조항 14B. 조항 13B 의 디바이스에서, 제 2 DRA APS ID 의 값을 제 1 DRA APS ID 의 값과 동일하게 배정하는 것을 금지하는 부분으로서, 하나 이상의 프로세서들은 제 1 DRA APS ID 의 값과는 상이한 값을 제 2 DRA APS ID 에 배정하도록 구성된다.

조항 15B. 조항들 10B-14B 의 어느 조합의 디바이스에서, 하나 이상의 프로세서들은 또한, 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일할 때 비트스트림에서 제 2 DRA APS 를 시그널링하는 것을 억제하도록 구성된다.

조항 16B. 조항들 10B-15B 의 어느 조합의 디바이스에서, 제 1 DRA APS 는 APS 버퍼에서의 저장을 위해 비디오 디코더에 시그널링된다.

조항 17B. 조항 16B 의 디바이스에서, APS 버퍼는 정적 사이즈이다.

조항 18B. 조항 17B 의 디바이스에서, APS 버퍼는 32 개의 엔트리들을 저장하도록 구성된다.

조항 19B. 조항들 10B-18B 의 어느 조합의 디바이스는, 비디오 데이터를 캡처하도록 구성된 카메라를 더 포함한다.

조항 20B. 비일시적 컴퓨터 판독가능 저장 매체는 명령들을 저장하고, 명령들은 실행될 때 하나 이상의 프로세서들로 하여금, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하게 하고; 제 1 DRA APS ID 를 제 1 DRA APS 에 배정하게 하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하게 하고; 제 2 DRA APS ID 를 제 2 DRA APS 에 배정하게 하고; 비트스트림에서, 제 1 DRA APS 를 시그널링하게 하고; 제 1 DRA APS 에 따라 제 1 픽처를 프로세싱하게 하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일한지의 여부를 결정하게 하고; 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하게 하고; 그리고 제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하지 않으면 비트스트림에서, 제 2 DRA APS 를 시그널링하고 제 2 DRA APS 에 따라 제 2 픽처를 프로세싱하게 한다.

조항 21B. 비디오 데이터를 디코딩하는 방법으로서, 본 방법은: 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하는 단계; 제 1 픽처에 대한 DRA APS 를 결정하고; APS 버퍼에 DRA APS 를 저장하는 단계; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하는 단계; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하는 단계; 및 저장된 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하는 단계를 포함한다.

조항 22B. 조항 21B 의 방법에서, 상이한 데이터로 저장된 DRA APS 를 중복기록하는 것을 방지하는 단계는, 저장된 DRA APS 를 중복기록하는 것을 금지하는 단계를 포함한다.

조항 23B. 조항 21B 또는 22B 의 방법에서, 상이한 데이터로 저장된 DRA APS 를 중복기록하는 것을 방지하는 단계는 저장된 DRA APS 를 동일한 DRA APS 로 중복기록하는 단계를 포함한다.

조항 24B. 조항들 21B-23B 의 어느 조합의 방법에서, 제 1 픽처 및 제 2 픽처를 프로세싱하는 단계는 DRA 조정된 제 1 픽처 및 DRA 조정된 제 2 픽처를 생성하고, 본 방법은, DRA 조정된 제 1 픽처 및 DRA 조정된 제 2 픽처를 출력하는 단계를 더 포함한다.

조항 25B. 조항들 21B-24B 의 어느 조합의 방법에서, APS 버퍼는 정적 사이즈이다.

조항 26B. 조항 25B 의 방법에서, APS 버퍼는 32 개의 엔트리들을 저장하도록 구성된다.

조항 27B. 비디오 데이터를 디코딩하기 위한 디바이스로서, 본 디바이스는: 비디오 데이터를 저장하도록 구성되는 메모리, 및 회로부로 구현되고 메모리에 통신적으로 커플링된 하나 이상의 프로세서들을 포함하고, 하나 이상의 프로세서들은: 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하고; 제 1 픽처에 대한 DRA APS 를 결정하고; APS 버퍼에 DRA APS 를 저장하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하고; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하고; 그리고 저장된 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하도록 구성된다.

조항 28B. 조항 27B 의 디바이스에서, 상이한 데이터로 저장된 DRA APS 를 중복기록하는 것을 방지하는 부분으로서, 하나 이상의 프로세서들은 저장된 DRA APS 를 중복기록하는 것을 금지하도록 구성된다.

조항 29B. 조항 27B 또는 28B 의 디바이스에서, 상이한 데이터로 저장된 DRA APS 를 중복기록하는 것을 방지하는 부분으로서, 하나 이상의 프로세서들은 저장된 DRA APS 를 동일한 DRA APS 로 중복기록하도록 구성된다.

조항 30B. 조항들 27B-29B 의 어느 조합의 디바이스에서, 제 1 픽처 및 제 2 픽처를 프로세싱하는 것은 DRA 조정된 제 1 픽처 및 DRA 조정된 제 2 픽처를 생성하고, 하나 이상의 프로세서들은 또한 DRA 조정된 제 1 픽처 및 DRA 조정된 제 2 픽처를 출력하도록 구성된다.

조항 31B. 조항들 27B-30B 의 어느 조합의 디바이스에서, APS 버퍼는 정적 사이즈이다.

조항 32B. 조항 31B 의 디바이스에서, APS 버퍼는 32 개의 엔트리들을 저장하도록 구성된다.

조항 33B. 비일시적 컴퓨터 판독가능 저장 매체는 명령들을 저장하고, 명령들은 실행될 때 하나 이상의 프로세서들로 하여금, 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하게 하고; 제 1 픽처에 대한 DRA APS 를 결정하게 하고; APS 버퍼에 DRA APS 를 저장하게 하고; 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하게 하고; 제 2 DRA APS ID 가 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하게 하고; 그리고 DRA APS 에 따라 제 1 픽처 및 제 2 픽처를 프로세싱하게 한다.

예시에 의존하여, 본 명세서에 설명된 기법들 중 임의의 것의 소정의 액트들 또는 이벤트들은 상이한 시퀀스로 수행될 수 있고, 전체적으로 부가되거나 병합되거나 또는 제거될 수도 있음 (예를 들어, 설명된 모든 액트들 또는 이벤트들이 그 기법들의 실시를 위해 필수적인 것은 아님) 이 인식되어야 한다. 더욱이, 소정의 예들에서, 액트들 또는 이벤트들은 순차적인 것보다는, 예를 들어, 다중-스레딩된 프로세싱, 인터럽트 프로세싱, 또는 다중의 프로세서들을 통해 동시에 수행될 수도 있다.

하나 이상의 예에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합에서 구현될 수도 있다. 소프트웨어에서 구현되면, 기능들은 컴퓨터 판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 또는 이를 통해 송신되고 하드웨어 기반 프로세싱 유닛에 의해 실행될 수도 있다. 컴퓨터 판독가능 매체들은 데이터 저장 매체들과 같은 유형의 매체에 대응하는 컴퓨터 판독가능 저장 매체들, 또는 예를 들어 통신 프로토콜에 따라 일 장소로부터 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체들을 포함할 수도 있다. 이러한 방식으로, 컴퓨터 판독가능 매체들은 일반적으로 (1) 비일시적인 유형의 컴퓨터 판독가능 저장 매체들 또는 (2) 신호 또는 캐리어 파와 같은 통신 매체에 대응할 수도 있다. 데이터 저장 매체들은 본 개시에 설명된 기법들의 구현을 위한 명령들, 코드 및/또는 데이터 구조들을 취출하기 위해 하나 이상의 컴퓨터 또는 하나 이상의 프로세서에 의해 액세스될 수 있는 임의의 가용 매체들일 수도 있다. 컴퓨터 프로그램 제품은 컴퓨터 판독가능 매체를 포함할 수도 있다.

예로서, 그리고 비제한적으로, 이러한 컴퓨터 판독가능 저장 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장, 자기 디스크 저장, 또는 다른 자기 저장 디바이스들, 플래시 메모리, 또는 명령들 또는 데이터 구조들의 형태로 희망하는 프로그램 코드를 저장하기 위해 이용될 수 있으며 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독가능 매체로 적절히 불린다. 예를 들어, 명령들이 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 라인 (DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 하지만, 컴퓨터 판독가능 저장 매체들 및 데이터 저장 매체들은 커넥션들, 캐리어파들, 신호들, 또는 다른 일시적 매체들을 포함하지 않지만 대신 비일시적 유형의 저장 매체들로 지향됨이 이해되어야 한다. 본 명세서에서 사용된 바와 같이, 디스크 (disk) 와 디스크 (disc) 는, 컴팩트 디스크(CD), 레이저 디스크, 광학 디스크, 디지털 다기능 디스크 (DVD), 플로피 디스크, 및 블루레이 디스크를 포함하며, 여기서 디스크(disk)들은 통상 자기적으로 데이터를 재생하는 반면, 디스크(disc) 들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 조합들은 컴퓨터 판독 가능 매체들의 범위 내에 포함되어야 한다.

명령들은 하나 이상의 프로세서들, 이를 테면 하나 이상의 디지털 신호 프로세서들 (DSP들), 범용 마이크로프로세서들, 주문형 집적 회로들 (ASIC들), 필드 프로그래밍가능 게이트 어레이들 (FPGA들), 또는 다른 등가의 집적 또는 이산 로직 회로부에 의해 실행될 수도 있다. 이에 따라, 본원에서 사용된 바와 같은 용어 "프로세서" 및 "프로세싱 회로부"는 본원에서 설명된 기법들의 구현에 적합한 전술한 구조 또는 임의의 다른 구조 중 어느 것을 지칭할 수도 있다. 부가적으로, 일부 양태들에서, 본 명세서에서 설명된 기능성이 인코딩 및 디코딩을 위해 구성되거나 또는 결합된 코덱에서 통합된 전용 하드웨어 및/또는 소프트웨어 모듈들 내에 제공될 수도 있다. 또한, 그 기법들은 하나 이상의 회로들 또는 로직 엘리먼트들에서 완전히 구현될 수도 있을 것이다.

본 개시의 기법들은 무선 핸드셋, 집적 회로 (IC) 또는 IC들의 세트 (예를 들면, 칩 세트) 를 포함하는, 매우 다양한 디바이스들 또는 장치들에서 구현될 수도 있다. 다양한 컴포넌트들, 모듈들, 또는 유닛들은 개시된 기법들을 수행하도록 구성된 디바이스들의 기능적 양태들을 강조하기 위해 본 개시에 설명되지만, 상이한 하드웨어 유닛들에 의한 실현을 반드시 필요로 하는 것은 아니다. 오히려, 상술한 바와 같이, 다양한 유닛들이 코덱 하드웨어 유닛에 결합될 수도 있거나, 또는 적합한 소프트웨어 및/또는 펌웨어와 함께, 상술한 하나 이상의 프로세서를 포함하는 상호동작 하드웨어 유닛들의 집합에 의해 제공될 수도 있다.

다양한 예들이 기술되었다. 이들 및 다른 예들은 다음의 청구항들의 범위 내에 있다.

Claims (33)

1. 비디오 데이터를 인코딩하는 방법으로서,
   비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (dynamic range adjustment; DRA) 적응 파라미터 세트 (adaptation parameter set; APS) 를 결정하는 단계;
   제 1 DRA APS ID 를 상기 제 1 DRA APS 에 배정하는 단계;
   상기 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하는 단계;
   제 2 DRA APS ID 를 상기 제 2 DRA APS 에 배정하는 단계;
   비트스트림에서, 상기 제 1 DRA APS 를 시그널링하는 단계;
   상기 제 1 DRA APS 에 따라 상기 제 1 픽처를 프로세싱하는 단계;
   상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일한지의 여부를 결정하는 단계;
   상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일하면, 상기 제 1 DRA APS 에 따라 상기 제 2 픽처를 프로세싱하는 단계; 및
   상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일하지 않으면, 상기 비트스트림에서, 상기 제 2 DRA APS 를 시그널링하고 상기 제 2 DRA APS 에 따라 상기 제 2 픽처를 프로세싱하는 단계를 포함하는, 비디오 데이터를 인코딩하는 방법.
2. 제 1 항에 있어서,
   DRA APS 에서의 비트들의 수를 N 으로 제한하는 단계를 더 포함하고, N 은 정수인, 비디오 데이터를 인코딩하는 방법.
3. 제 1 항에 있어서,
   상기 비트스트림에서, 상기 제 1 DRA APS ID 를 시그널링하는 단계; 및
   상기 비트스트림에서, 상기 제 2 DRA APS ID 를 시그널링하는 단계를 더 포함하는, 비디오 데이터를 인코딩하는 방법.
4. 제 1 항에 있어서,
   상기 제 1 DRA APS 가 상기 제 2 DRA APS 와 동일하지 않을 때 제 2 DRA APS ID 의 값을 제 1 DRA APS ID 의 값과 동일하게 배정하는 것을 금지하는 단계를 더 포함하는, 비디오 데이터를 인코딩하는 방법.
5. 제 4 항에 있어서,
   상기 제 2 DRA APS ID 의 값을 제 1 DRA APS ID 의 값과 동일하게 배정하는 것을 금지하는 단계는 상기 제 1 DRA APS ID 의 값과는 상이한 값을 상기 제 2 DRA APS ID 에 배정하는 단계를 포함하는, 비디오 데이터를 인코딩하는 방법.
6. 제 1 항에 있어서,
   상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일할 때 상기 비트스트림에서 상기 제 2 DRA APS 를 시그널링하는 것을 억제하는 단계를 더 포함하는, 비디오 데이터를 인코딩하는 방법.
7. 제 1 항에 있어서,
   상기 제 1 DRA APS 는 APS 버퍼에서의 저장을 위해 비디오 디코더에 시그널링되는, 비디오 데이터를 인코딩하는 방법.
8. 제 7 항에 있어서,
   상기 APS 버퍼는 정적 사이즈인, 비디오 데이터를 인코딩하는 방법.
9. 제 8 항에 있어서,
   상기 APS 버퍼는 32 개의 엔트리들을 저장하도록 구성되는, 비디오 데이터를 인코딩하는 방법.
10. 비디오 데이터를 인코딩하는 디바이스로서,
    상기 비디오 데이터를 저장하도록 구성된 메모리; 및
    회로부로 구현되고 상기 메모리에 통신적으로 커플링된 하나 이상의 프로세서들을 포함하고,
    상기 하나 이상의 프로세서들은:
    상기 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하고;
    제 1 DRA APS ID 를 상기 제 1 DRA APS 에 배정하고;
    상기 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하고;
    제 2 DRA APS ID 를 상기 제 2 DRA APS 에 배정하고;
    비트스트림에서, 상기 제 1 DRA APS 를 시그널링하고;
    상기 제 1 DRA APS 에 따라 상기 제 1 픽처를 프로세싱하고;
    상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일한지의 여부를 결정하고;
    상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일하면, 상기 제 1 DRA APS 에 따라 상기 제 2 픽처를 프로세싱하고; 그리고
    상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일하지 않으면, 상기 비트스트림에서, 상기 제 2 DRA APS 를 시그널링하고, 상기 제 2 DRA APS 에 따라 상기 제 2 픽처를 프로세싱하도록 구성되는, 비디오 데이터를 인코딩하는 디바이스.
11. 제 10 항에 있어서,
    상기 하나 이상의 프로세서들은 또한 DRA APS 에서의 비트들의 수를 N 으로 제한하도록 구성되고, N 은 정수인, 비디오 데이터를 인코딩하는 디바이스.
12. 제 10 항에 있어서,
    상기 하나 이상의 프로세서들은 또한:
    상기 비트스트림에서, 상기 제 1 DRA APS ID 를 시그널링하고; 그리고
    상기 비트스트림에서, 상기 제 2 DRA APS ID 를 시그널링하도록 구성되는, 비디오 데이터를 인코딩하는 디바이스.
13. 제 10 항에 있어서,
    상기 하나 이상의 프로세서들은 또한:
    상기 제 1 DRA APS 가 상기 제 2 DRA APS 와 동일하지 않을 때 제 2 DRA APS ID 의 값을 제 1 DRA APS ID 의 값과 동일하게 배정하는 것을 금지하도록 구성되는, 비디오 데이터를 인코딩하는 디바이스.
14. 제 13 항에 있어서,
    상기 제 2 DRA APS ID 의 값을 상기 제 1 DRA APS ID 의 값과 동일하게 배정하는 것을 금지하는 부분으로서, 상기 하나 이상의 프로세서들은 상기 제 1 DRA APS ID 의 값과는 상이한 값을 상기 제 2 DRA APS ID 에 배정하도록 구성되는, 비디오 데이터를 인코딩하는 디바이스.
15. 제 10 항에 있어서,
    상기 하나 이상의 프로세서들은 또한:
    상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일할 때 상기 비트스트림에서 상기 제 2 DRA APS 를 시그널링하는 것을 억제하도록 구성되는, 비디오 데이터를 인코딩하는 디바이스.
16. 제 10 항에 있어서,
    상기 제 1 DRA APS 는 APS 버퍼에서의 저장을 위해 비디오 디코더에 시그널링되는, 비디오 데이터를 인코딩하는 디바이스.
17. 제 16 항에 있어서,
    상기 APS 버퍼는 정적 사이즈인, 비디오 데이터를 인코딩하는 디바이스.
18. 제 17 항에 있어서,
    상기 APS 버퍼는 32 개의 엔트리들을 저장하도록 구성되는, 비디오 데이터를 인코딩하는 디바이스.
19. 제 10 항에 있어서,
    비디오 데이터를 캡처하도록 구성된 카메라를 더 포함하는, 비디오 데이터를 인코딩하는 디바이스.
20. 명령들을 저장한 비일시적 컴퓨터 판독가능 저장 매체로서,
    상기 명령들은 실행될 때 하나 이상의 프로세서들로 하여금:
    비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 를 결정하게 하고;
    제 1 DRA APS ID 를 상기 제 1 DRA APS 에 배정하게 하고;
    상기 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS 를 결정하게 하고;
    제 2 DRA APS ID 를 상기 제 2 DRA APS 에 배정하게 하고;
    비트스트림에서, 상기 제 1 DRA APS 를 시그널링하게 하고;
    상기 제 1 DRA APS 에 따라 상기 제 1 픽처를 프로세싱하게 하고;
    상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일한지의 여부를 결정하게 하고;
    제 1 DRA APS ID 가 제 2 DRA APS ID 와 동일하면, 제 1 DRA APS 에 따라 제 2 픽처를 프로세싱하게 하고; 그리고
    상기 제 1 DRA APS ID 가 상기 제 2 DRA APS ID 와 동일하지 않으면, 상기 비트스트림에서, 상기 제 2 DRA APS 를 시그널링하고, 상기 제 2 DRA APS 에 따라 상기 제 2 픽처를 프로세싱하게 하는, 비일시적 컴퓨터 판독가능 저장 매체.
21. 비디오 데이터를 디코딩하는 방법으로서,
    상기 비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하는 단계;
    상기 제 1 픽처에 대한 DRA APS 를 결정하는 단계;
    APS 버퍼에 상기 DRA APS 를 저장하는 단계;
    상기 비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하는 단계;
    상기 제 2 DRA APS ID 가 상기 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 상기 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하는 단계; 및
    상기 저장된 DRA APS 에 따라 상기 제 1 픽처 및 상기 제 2 픽처를 프로세싱하는 단계를 포함하는, 비디오 데이터를 디코딩하는 방법.
22. 제 21 항에 있어서,
    상기 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하는 단계는, 저장된 DRA APS 를 중복기록하는 것을 금지하는 단계를 포함하는, 비디오 데이터를 디코딩하는 방법.
23. 제 21 항에 있어서,
    상기 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하는 단계는 상기 저장된 DRA APS 를 동일한 DRA APS 로 중복기록하는 단계를 포함하는, 비디오 데이터를 디코딩하는 방법.
24. 제 21 항에 있어서,
    제 1 픽처 및 제 2 픽처를 프로세싱하는 단계는 DRA 조정된 제 1 픽처 및 DRA 조정된 제 2 픽처를 생성하고, 상기 방법은:
    상기 DRA 조정된 제 1 픽처 및 상기 DRA 조정된 제 2 픽처를 출력하는 단계를 더 포함하는, 비디오 데이터를 디코딩하는 방법.
25. 제 21 항에 있어서,
    상기 APS 버퍼는 정적 사이즈인, 비디오 데이터를 디코딩하는 방법.
26. 제 25 항에 있어서,
    상기 APS 버퍼는 32 개의 엔트리들을 저장하도록 구성되는, 비디오 데이터를 디코딩하는 방법.
27. 비디오 데이터를 디코딩하기 위한 디바이스로서,
    상기 비디오 데이터를 저장하도록 구성된 메모리; 및
    회로부로 구현되고 상기 메모리에 통신가능하게 커플링된 하나 이상의 프로세서들을 포함하고,
    상기 하나 이상의 프로세서들은,
    비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하고;
    상기 제 1 픽처에 대한 DRA APS 를 결정하고;
    APS 버퍼에 상기 DRA APS 를 저장하고;
    비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하고;
    상기 제 2 DRA APS ID 가 상기 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 상기 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하고; 그리고
    상기 저장된 DRA APS 에 따라 상기 제 1 픽처 및 상기 제 2 픽처를 프로세싱하도록 구성되는, 비디오 데이터를 디코딩하기 위한 디바이스.
28. 제 27 항에 있어서,
    상기 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하는 부분으로서, 상기 하나 이상의 프로세서들은 저장된 DRA APS 를 중복기록하는 것을 금지하도록 구성되는, 비디오 데이터를 디코딩하기 위한 디바이스.
29. 제 27 항에 있어서,
    상기 저장된 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하는 부분으로서, 상기 하나 이상의 프로세서들은 저장된 DRA APS 를 동일한 DRA APS 로 중복기록하도록 구성되는, 비디오 데이터를 디코딩하기 위한 디바이스.
30. 제 27 항에 있어서,
    제 1 픽처 및 제 2 픽처를 프로세싱하는 것은 DRA 조정된 제 1 픽처 및 DRA 조정된 제 2 픽처를 생성하고, 상기 하나 이상의 프로세서들은 또한:
    상기 DRA 조정된 제 1 픽처 및 상기 DRA 조정된 제 2 픽처를 출력하도록 구성되는, 비디오 데이터를 디코딩하기 위한 디바이스.
31. 제 27 항에 있어서,
    상기 APS 버퍼는 정적 사이즈인, 비디오 데이터를 디코딩하기 위한 디바이스.
32. 제 31 항에 있어서,
    상기 APS 버퍼는 32 개의 엔트리들을 저장하도록 구성되는, 비디오 데이터를 디코딩하기 위한 디바이스.
33. 명령들을 저장한 비일시적 컴퓨터 판독가능 저장 매체로서,
    상기 명령들은 실행될 때 하나 이상의 프로세서들로 하여금:
    비디오 데이터의 제 1 픽처에 대한 제 1 동적 범위 조정 (DRA) 적응 파라미터 세트 (APS) 식별자 (ID) 를 결정하게 하고;
    상기 제 1 픽처에 대한 DRA APS 를 결정하게 하고;
    APS 버퍼에 상기 DRA APS 를 저장하게 하고;
    비디오 데이터의 제 2 픽처에 대한 제 2 DRA APS ID 를 결정하게 하고;
    상기 제 2 DRA APS ID 가 상기 제 1 DRA APS ID 와 동일한 것에 기초하여, 저장된 상기 DRA APS 를 상이한 데이터로 중복기록하는 것을 방지하게 하고; 그리고
    상기 저장된 DRA APS 에 따라 상기 제 1 픽처 및 상기 제 2 픽처를 프로세싱하게 하는, 비일시적 컴퓨터 판독가능 저장 매체.

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