KR20220134801A

KR20220134801A - Display device

Info

Publication number: KR20220134801A
Application number: KR1020210038738A
Authority: KR
Inventors: 이현범; 조정현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2021-03-25
Filing date: 2021-03-25
Publication date: 2022-10-06

Abstract

The present disclosure relates to a display device. A display device according to an embodiment includes: a substrate including a display area and a non-display area; a transistor located in the display area of the substrate; a light emitting element connected to the transistor; an encapsulation layer located on the light emitting element; a sensing electrode positioned on the encapsulation layer; a first insulating layer located on the sensing electrode and including an opening part; a second insulating layer located on the first insulating layer and in the opening part and having a higher refractive index than the first insulating layer; a first dam and a second dam located in the non-display area of the substrate; and a light blocking member located on the second dam.

Description

display device {DISPLAY DEVICE}

본 개시는 표시 장치에 관한 것이다.The present disclosure relates to a display device.

표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.A display device is a device that displays a screen, and includes a liquid crystal display (LCD), an organic light emitting diode (OLED), and the like. Such a display device is used in various electronic devices such as a mobile phone, a navigation system, a digital camera, an electronic book, a portable game machine, or various terminals.

표시 장치는 다층 구조로 이루어진다. 예를 들면, 표시 장치는 기판 위에 발광 소자, 터치 센서 등이 적층되어 있는 다층 구조로 이루어질 수 있다. 발광 소자에서 발생한 광이 이러한 여러 층을 통과하여 표시 장치의 외부로 방출됨으로써 화면이 표시될 수 있다. 그러나, 발광 소자에서 발생한 광의 일부는 층간 계면에서 반사되는 등 외부로 방출되지 못하고 소멸될 수 있다. 이로 인해 표시 장치의 정면 출광 효율 및 표시 품질이 저하되는 문제점이 있다.The display device has a multi-layered structure. For example, the display device may have a multilayer structure in which a light emitting element, a touch sensor, etc. are stacked on a substrate. The light generated from the light emitting device may pass through these layers and be emitted to the outside of the display device, so that a screen may be displayed. However, some of the light generated from the light emitting device may be lost without being emitted to the outside, such as being reflected at the interlayer interface. As a result, there is a problem in that the front light output efficiency and display quality of the display device are deteriorated.

실시예들은 출광 효율 및 표시 품질을 향상시킬 수 있는 표시 장치를 제공하기 위한 것이다.Embodiments are provided to provide a display device capable of improving light output efficiency and display quality.

또한, 표시 장치의 가장자리에서 빛샘 현상이 발생하는 것을 방지할 수 있는 표시 장치를 제공하기 위한 것이다.Another object of the present invention is to provide a display device capable of preventing a light leakage phenomenon from occurring at an edge of the display device.

일 실시예에 의한 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판의 표시 영역에 위치하는 트랜지스터, 상기 트랜지스터에 연결되어 있는 발광 소자, 상기 발광 소자 위에 위치하는 봉지층, 상기 봉지층 위에 위치하는 감지 전극, 상기 감지 전극 위에 위치하고, 개구부를 포함하는 제1 절연층, 상기 제1 절연층 위와 상기 개구부 내에 위치하고, 상기 제1 절연층보다 높은 굴절률을 가지는 제2 절연층, 상기 기판의 비표시 영역에 위치하는 제1 댐 및 제2 댐, 및 상기 제2 댐 위에 위치하는 차광 부재를 포함한다.A display device according to an exemplary embodiment includes a substrate including a display area and a non-display area, a transistor disposed in the display area of the substrate, a light emitting device connected to the transistor, an encapsulation layer disposed on the light emitting device, and the encapsulation layer a sensing electrode positioned on the sensing electrode, a first insulating layer positioned on the sensing electrode and including an opening, a second insulating layer positioned on the first insulating layer and in the opening, and having a higher refractive index than the first insulating layer, of the substrate and a first dam and a second dam positioned in the non-display area, and a light blocking member positioned on the second dam.

상기 제2 댐은 상기 제1 절연층과 동일한 물질을 포함할 수 있다.The second dam may include the same material as the first insulating layer.

상기 제2 댐은 상기 제1 절연층과 동일한 층에 위치하고, 상기 제1 절연층과 동일한 공정에서 형성될 수 있다.The second dam may be positioned on the same layer as the first insulating layer and formed in the same process as the first insulating layer.

일 실시예에 의한 표시 장치는 상기 제1 절연층 위에 위치하는 블랙 매트릭스를 더 포함하고, 상기 차광 부재는 상기 블랙 매트릭스와 동일한 물질을 포함할 수 있다.The display device according to an embodiment may further include a black matrix disposed on the first insulating layer, and the light blocking member may include the same material as the black matrix.

상기 차광 부재는 상기 블랙 매트릭스와 동일한 층에 위치하고, 상기 블랙 매트릭스와 동일한 공정에서 형성될 수 있다.The light blocking member may be positioned on the same layer as the black matrix and formed in the same process as the black matrix.

상기 제2 절연층은 상기 표시 영역 및 상기 비표시 영역에 위치하고, 상기 비표시 영역에서 상기 제2 절연층은 상기 표시 영역과 상기 비표시 영역 사이의 경계로부터 상기 제2 댐에 이르기까지 위치할 수 있다.The second insulating layer may be located in the display area and the non-display area, and in the non-display area, the second insulating layer may be located from a boundary between the display area and the non-display area to the second dam. have.

상기 제2 절연층은 상기 제2 댐과 적어도 일부 중첩할 수 있다.The second insulating layer may at least partially overlap the second dam.

상기 제2 절연층은 상기 차광 부재의 상부면을 덮을 수 있다.The second insulating layer may cover an upper surface of the light blocking member.

상기 제1 댐은 제1 층, 및 상기 제1 층 위에 위치하는 제2 층을 포함할 수 있다.The first dam may include a first layer and a second layer positioned on the first layer.

일 실시예에 의한 표시 장치는 상기 기판의 표시 영역 위에 위치하는 제1 층간 절연막, 및 상기 제1 층간 절연막 위에 위치하는 뱅크층을 더 포함하고, 상기 제1 층은 상기 제1 층간 절연막과 동일한 물질을 포함하고, 상기 제2 층은 상기 뱅크층과 동일한 물질을 포함할 수 있다.The display device according to an embodiment further includes a first interlayer insulating layer disposed on the display area of the substrate, and a bank layer disposed on the first interlayer insulating layer, wherein the first layer is made of the same material as the first interlayer insulating layer. and, the second layer may include the same material as the bank layer.

상기 제1 층은 상기 제1 층간 절연막과 동일한 층에 위치하고, 상기 제1 층간 절연막과 동일한 공정에서 형성되고, 상기 제2 층은 상기 뱅크층과 동일한 층에 위치하고, 상기 뱅크층과 동일한 공정에서 형성될 수 있다.The first layer is located on the same layer as the first interlayer insulating film, is formed in the same process as the first interlayer insulating film, and the second layer is located in the same layer as the bank layer, and is formed in the same process as the bank layer. can be

상기 봉지층은 상기 표시 영역 및 상기 비표시 영역에 위치할 수 있다.The encapsulation layer may be positioned in the display area and the non-display area.

상기 봉지층은 제1 무기 봉지층, 상기 제1 무기 봉지층 위에 위치하는 유기 봉지층, 및 상기 유기 봉지층 위에 위치하는 제2 무기 봉지층을 포함하고, 상기 비표시 영역에서 상기 유기 봉지층은 상기 표시 영역과 상기 비표시 영역 사이의 경계로부터 상기 제1 댐에 이르기까지 위치할 수 있다.The encapsulation layer includes a first inorganic encapsulation layer, an organic encapsulation layer positioned on the first inorganic encapsulation layer, and a second inorganic encapsulation layer positioned on the organic encapsulation layer, wherein the organic encapsulation layer in the non-display area includes: It may be positioned from a boundary between the display area and the non-display area to the first dam.

상기 제1 무기 봉지층 및 상기 제2 무기 봉지층은 상기 제1 댐과 중첩하고, 상기 유기 봉지층은 상기 제1 댐과 중첩하지 않을 수 있다.The first inorganic encapsulation layer and the second inorganic encapsulation layer may overlap the first dam, and the organic encapsulation layer may not overlap the first dam.

상기 차광 부재의 폭은 94.75㎛ 이상일 수 있다.A width of the light blocking member may be 94.75 μm or more.

상기 제2 절연층은 상기 표시 영역 및 상기 비표시 영역에 위치하고, 상기 차광 부재는 상기 제2 절연층 위에 위치할 수 있다.The second insulating layer may be positioned in the display area and the non-display area, and the light blocking member may be positioned on the second insulating layer.

일 실시예에 의한 표시 장치는 상기 제2 절연층과 상기 차광 부재 사이에 위치하는 제3 절연층을 더 포함할 수 있다.The display device according to an embodiment may further include a third insulating layer positioned between the second insulating layer and the light blocking member.

일 실시예에 의한 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판의 표시 영역에 위치하는 트랜지스터, 상기 트랜지스터에 연결되어 있는 화소 전극, 상기 화소 전극 위에 위치하는 발광층, 상기 발광층 위에 위치하는 공통 전극, 상기 공통 전극 위에 위치하는 봉지층, 상기 봉지층 위에 위치하는 감지 전극, 상기 감지 전극 위에 위치하고, 개구부를 포함하는 제1 절연층, 상기 제1 절연층 위와 상기 개구부 내에 위치하고, 상기 제1 절연층보다 높은 굴절률을 가지는 제2 절연층, 및 상기 기판의 비표시 영역에 위치하는 제1 댐 및 제2 댐을 포함하고, 상기 제1 댐 및 상기 제2 댐은 차광성 물질을 포함한다.A display device according to an exemplary embodiment includes a substrate including a display area and a non-display area, a transistor located in the display area of the substrate, a pixel electrode connected to the transistor, a light emitting layer located on the pixel electrode, and a light emitting layer located on the light emitting layer a common electrode, an encapsulation layer positioned on the common electrode, a sensing electrode positioned on the encapsulation layer, a first insulating layer positioned on the sensing electrode and including an opening, positioned on the first insulating layer and in the opening, and a second insulating layer having a refractive index higher than that of the first insulating layer, and first and second dams positioned in a non-display area of the substrate, wherein the first dam and the second dam include a light blocking material .

일 실시예에 의한 표시 장치는 상기 기판의 표시 영역 위에 위치하는 제1 층간 절연막, 및 상기 제1 층간 절연막 위에 위치하는 뱅크층을 더 포함하고, 상기 제1 댐은 상기 제1 층간 절연막 및 상기 뱅크층과 동일한 물질을 포함하고, 상기 제2 댐은 상기 뱅크층과 동일한 물질을 포함할 수 있다.The display device according to an embodiment further includes a first interlayer insulating layer disposed on the display area of the substrate, and a bank layer disposed on the first interlayer insulating layer, wherein the first dam includes the first interlayer insulating layer and the bank. It may include the same material as the layer, and the second dam may include the same material as the bank layer.

실시예들에 따르면, 표시 장치의 출광 효율 및 표시 품질을 향상시킬 수 있다.According to example embodiments, light output efficiency and display quality of a display device may be improved.

또한, 표시 장치의 가장자리에서 빛샘 현상이 발생하는 것을 방지할 수 있다.In addition, it is possible to prevent light leakage from occurring at the edge of the display device.

도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에서 감지부를 포함하는 부분의 평면도이다.
도 3은 일 실시예에 따른 표시 장치에서 표시 영역의 일 부분을 도시한 단면도이다.
도 4 및 도 5는 일 실시예에 따른 표시 장치의 표시 영역과 비표시 영역의 경계 및 그 주변을 도시한 단면도이다.
도 6은 비교예에 의한 표시 장치의 일부 층에서의 광 경로를 나타낸 도면이다.
도 7은 일 실시예에 의한 표시 장치의 일부 층에서의 광 경로를 나타낸 도면이다.
도 8 및 도 9는 일 실시예에 의한 표시 장치의 표시 영역과 비표시 영역의 경계 및 그 주변을 도시한 단면도이다.
도 10 및 도 11은 일 실시예에 의한 표시 장치의 표시 영역과 비표시 영역의 경계 및 그 주변을 도시한 단면도이다.1 is a schematic plan view of a display device according to an exemplary embodiment.
2 is a plan view of a portion including a sensing unit in a display device according to an exemplary embodiment.
3 is a cross-sectional view illustrating a portion of a display area in a display device according to an exemplary embodiment.
4 and 5 are cross-sectional views illustrating a boundary between a display area and a non-display area and a periphery thereof of a display device according to an exemplary embodiment.
6 is a diagram illustrating an optical path in some layers of a display device according to a comparative example.
7 is a diagram illustrating an optical path in some layers of a display device according to an exemplary embodiment.
8 and 9 are cross-sectional views illustrating a boundary between a display area and a non-display area and a periphery thereof of a display device according to an exemplary embodiment.
10 and 11 are cross-sectional views illustrating a boundary between a display area and a non-display area of a display device and a periphery thereof according to an exemplary embodiment.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, with reference to the accompanying drawings, various embodiments of the present invention will be described in detail so that those of ordinary skill in the art can easily carry out the present invention. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly describe the present invention, parts irrelevant to the description are omitted, and the same reference numerals are assigned to the same or similar elements throughout the specification.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.In addition, since the size and thickness of each component shown in the drawings are arbitrarily indicated for convenience of description, the present invention is not necessarily limited to the illustrated bar. In order to clearly express various layers and regions in the drawings, the thicknesses are enlarged. And in the drawings, for convenience of explanation, the thickness of some layers and regions is exaggerated.

또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.Also, when a part of a layer, film, region, plate, etc. is said to be “on” or “on” another part, it includes not only cases where it is “directly on” another part, but also cases where there is another part in between. . Conversely, when we say that a part is "just above" another part, we mean that there is no other part in the middle. In addition, to be "on" or "on" the reference portion is to be located above or below the reference portion, and does not necessarily mean to be located "on" or "on" the opposite direction of gravity. .

또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, throughout the specification, when a part "includes" a certain component, this means that other components may be further included rather than excluding other components unless otherwise stated.

또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.In addition, throughout the specification, when it is referred to as "planar view", it means when the target part is viewed from above, and when it is referred to as "cross-section", it means when the cross-section obtained by cutting the target part vertically is viewed from the side.

이하에서 도 1 및 도 2를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.Hereinafter, a display device according to an exemplary embodiment will be described with reference to FIGS. 1 and 2 .

도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이고, 도 2는 일 실시예에 따른 표시 장치에서 감지부를 포함하는 부분의 평면도이다.1 is a schematic plan view of a display device according to an exemplary embodiment, and FIG. 2 is a plan view of a portion including a sensing unit in the display device according to an exemplary embodiment.

도 1에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 기판(100) 및 패드부(30)를 포함한다.1 , a display device according to an exemplary embodiment includes a substrate 100 and a pad unit 30 .

기판(100)은 표시 영역(DA) 및 비표시 영역(NA)을 포함한다. 표시 영역(DA)은 발광 다이오드 및 트랜지스터를 포함하는 화소가 형성되어 이미지를 표시하는 영역이고, 비표시 영역(NA)은 이미지가 표시되지 않는 영역이다. 비표시 영역(NA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NA)은 화소에 구동 신호를 인가하는 패드(PAD)가 형성되어 있는 패드부(30)를 포함하는 영역이다.The substrate 100 includes a display area DA and a non-display area NA. The display area DA is an area in which pixels including light emitting diodes and transistors are formed to display an image, and the non-display area NA is an area in which an image is not displayed. The non-display area NA may surround the display area DA. The non-display area NA is an area including the pad part 30 in which the pad PAD for applying a driving signal to the pixel is formed.

표시 영역(DA)에는 트랜지스터(Transistor), 발광 다이오드(light emitting diode) 등을 포함하는 복수의 화소(미도시)가 위치할 수 있다. 복수의 화소는 다양한 형태로 배열될 수 있으며, 예를 들면 매트릭스 형태로 배열될 수 있다. 표시 영역(DA)의 상부에는 터치를 인식할 수 있도록 복수의 감지 전극(도 2의 520, 540)을 포함하는 감지 영역(TA)이 더 위치할 수 있다.A plurality of pixels (not shown) including a transistor and a light emitting diode may be positioned in the display area DA. The plurality of pixels may be arranged in various forms, for example, may be arranged in a matrix form. A sensing area TA including a plurality of sensing electrodes 520 and 540 of FIG. 2 may be further positioned above the display area DA to recognize a touch.

비표시 영역(NA)에는 표시 영역(DA)에 형성된 화소에 전압, 신호 등의 구동 신호를 전달하기 위한 구동 전압선(미도시), 구동 저전압선(미도시), 패드부(30) 등이 위치할 수 있다. 또한, 비표시 영역(NA)에는 복수의 감지 배선(도 2의 512, 522)이 더 위치할 수 있다. 복수의 감지 배선(512, 522)은 복수의 감지 전극(520, 540)에 연결될 수 있다. 복수의 감지 배선(512, 522) 및 감지 전극(520, 540)에 대해서는 이하 도 2에서 더욱 설명한다.In the non-display area NA, a driving voltage line (not shown), a driving low voltage line (not shown), a pad unit 30, etc. for transmitting a driving signal such as a voltage or a signal to the pixels formed in the display area DA are positioned. can do. Also, a plurality of sensing wires ( 512 and 522 of FIG. 2 ) may be further positioned in the non-display area NA. The plurality of sensing wires 512 and 522 may be connected to the plurality of sensing electrodes 520 and 540 . The plurality of sensing wires 512 and 522 and the sensing electrodes 520 and 540 will be further described with reference to FIG. 2 below.

패드부(30)는 비표시 영역(NA)의 일 부분에 위치하며, 복수의 패드(PAD)를 포함한다. 복수의 패드(PAD)를 통해 표시 영역(DA)에 연결된 복수의 전압선(미도시), 복수의 감지 배선(도 2의 512, 522) 등에 전압, 신호 등이 인가될 수 있다. 비표시 영역(NA)에는 연성 인쇄 회로 기판(Flexible Printed Circuit Board(FPCB), 미도시)이 부착될 수 있다. 연성 인쇄 회로 기판(FPCB)은 패드부(30)와 전기적으로 연결될 수 있다. 연성 인쇄 회로 기판(FPCB)과 패드부(30)는 이방성 도전 필름에 의하여 전기적으로 연결될 수 있다. 연성 인쇄 회로 기판(FPCB)은 구동 집적회로(Intergrated Chip, 미도시)를 포함할 수 있으며, 구동 집적회로에서 출력된 구동 신호는 패드부(30)의 복수의 패드(PAD)를 통하여 각 화소로 공급될 수 있다.The pad unit 30 is positioned at a portion of the non-display area NA and includes a plurality of pads PAD. Voltages, signals, etc. may be applied to a plurality of voltage lines (not shown) and a plurality of sensing wires ( 512 and 522 of FIG. 2 ) connected to the display area DA through the plurality of pads PAD. A flexible printed circuit board (FPCB) (not shown) may be attached to the non-display area NA. The flexible printed circuit board FPCB may be electrically connected to the pad unit 30 . The flexible printed circuit board (FPCB) and the pad part 30 may be electrically connected to each other by an anisotropic conductive film. The flexible printed circuit board (FPCB) may include a driving integrated circuit (Integrated Chip, not shown), and a driving signal output from the driving integrated circuit is transmitted to each pixel through a plurality of pads PAD of the pad unit 30 . can be supplied.

도 2에 도시된 바와 같이, 기판(100)은 표시 영역(DA)의 상부에 복수의 감지 전극(520, 540)이 형성된 감지 영역(TA) 및 감지 영역(TA)을 둘러싸는 주변 영역(PA)을 더 포함한다. 실시예에 따라, 감지 영역(TA)은 도 1의 표시 영역(DA) 및 비표시 영역(NA)의 일부를 포함할 수 있고, 주변 영역(PA)은 도 1의 비표시 영역(NA)에서 감지 영역(TA)을 제외한 영역을 포함할 수 있다. 다만, 이는 하나의 예시에 불과하며 감지 영역(TA)과 주변 영역(PA)의 위치는 다양하게 변경될 수 있다. 예를 들면, 감지 영역(TA)이 표시 영역(DA)의 일부를 포함할 수 있고, 주변 영역(PA)은 표시 영역(DA)에서 감지 영역(TA)을 제외한 영역 및 비표시 영역(NA)을 포함할 수 있다. 또는, 감지 영역(TA)이 표시 영역(DA) 및 비표시 영역(NA)을 포함할 수도 있다.As shown in FIG. 2 , the substrate 100 includes a sensing area TA in which a plurality of sensing electrodes 520 and 540 are formed on the display area DA and a peripheral area PA surrounding the sensing area TA. ) is further included. According to an embodiment, the sensing area TA may include a portion of the display area DA and the non-display area NA of FIG. 1 , and the peripheral area PA is in the non-display area NA of FIG. 1 . An area other than the sensing area TA may be included. However, this is only an example, and the positions of the sensing area TA and the peripheral area PA may be variously changed. For example, the sensing area TA may include a portion of the display area DA, and the peripheral area PA includes an area excluding the sensing area TA from the display area DA and the non-display area NA. may include. Alternatively, the sensing area TA may include a display area DA and a non-display area NA.

감지 영역(TA)은 복수의 감지 전극(520, 540)을 포함할 수 있다. 복수의 감지 전극(520, 540)은 복수의 제1 감지 전극(520) 및 복수의 제2 감지 전극(540)을 포함할 수 있다. 감지 전극(520, 540)은 복수의 화소가 형성되어 있는 기판(100)과 동일한 기판(100) 위에 형성될 수 있다. 즉, 복수의 화소와 감지 전극(520, 540)은 단일의 패널 내에 위치할 수 있다.The sensing area TA may include a plurality of sensing electrodes 520 and 540 . The plurality of sensing electrodes 520 and 540 may include a plurality of first sensing electrodes 520 and a plurality of second sensing electrodes 540 . The sensing electrodes 520 and 540 may be formed on the same substrate 100 as the substrate 100 on which the plurality of pixels are formed. That is, the plurality of pixels and the sensing electrodes 520 and 540 may be located in a single panel.

제1 감지 전극(520)과 제2 감지 전극(540)은 전기적으로 서로 분리될 수 있다. 실시예에 따라, 제1 감지 전극(520)은 감지 입력 전극이고, 제2 감지 전극(540)은 감지 출력 전극일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 감지 전극(520)이 감지 출력 전극이고, 제2 감지 전극(540)이 감지 입력 전극일 수도 있다.The first sensing electrode 520 and the second sensing electrode 540 may be electrically separated from each other. According to an embodiment, the first sensing electrode 520 may be a sensing input electrode, and the second sensing electrode 540 may be a sensing output electrode. However, the present invention is not limited thereto, and the first sensing electrode 520 may be a sensing output electrode and the second sensing electrode 540 may be a sensing input electrode.

복수의 제1 감지 전극(520) 및 복수의 제2 감지 전극(540)은 감지 영역(TA)에서 서로 중첩되지 않도록 교호적으로 분산되어 메쉬(Mesh) 형태로 배치될 수 있다. 복수의 제1 감지 전극(520)은 열 방향 및 행 방향을 따라 각각 복수 개씩 배치될 수 있고, 복수의 제2 감지 전극(540)도 열 방향 및 행 방향을 따라 각각 복수 개씩 배치될 수 있다. 복수의 제1 감지 전극(520)은 복수의 제1 감지 전극 연결부(521)에 의해 열 방향으로 서로 연결될 수 있고, 복수의 제2 감지 전극(540)은 제2 감지 전극 연결부(541)에 의해 행 방향으로 서로 연결될 수 있다.The plurality of first sensing electrodes 520 and the plurality of second sensing electrodes 540 may be alternately dispersed so as not to overlap each other in the sensing area TA and disposed in a mesh shape. A plurality of first sensing electrodes 520 may be respectively disposed in a column direction and a row direction, and a plurality of second sensing electrodes 540 may also be disposed in plurality in a column direction and a row direction. The plurality of first sensing electrodes 520 may be connected to each other in a column direction by a plurality of first sensing electrode connecting units 521 , and the plurality of second sensing electrodes 540 may be connected to each other by a second sensing electrode connecting unit 541 . They may be connected to each other in the row direction.

제1 감지 전극(520)과 제2 감지 전극(540)은 서로 동일한 층에 위치할 수 있다. 실시예에 따라, 제1 감지 전극(520)과 제2 감지 전극(540)은 서로 다른 층에 위치할 수도 있다. 제1 감지 전극(520)과 제2 감지 전극(540)은 마름모 형상일 수 있으나, 이에 한정되는 것은 아니다. 제1 감지 전극(520)과 제2 감지 전극(540)은 사각형, 육각형 등의 다각형이나 원형, 타원형일 수 있고, 감지 센서의 감도 향상을 위해 돌출부를 가지는 등 다양한 형상으로 구현될 수 있다. 제1 감지 전극(520) 및 제2 감지 전극(540)은 투명 도전체 또는 불투명 도전체로 형성될 수도 있다. 예를 들면, 제1 감지 전극(520) 및 제2 감지 전극(540)은 투명 전도성 산화물(Transparent Conductive Oxide, TCO)을 포함할 수 있으며, 투명 전도성 산화물(TCO)은 인듐-주석 산화물(Indium Tin Oxide, ITO), 인듐-아연 산화물(Indium Zinc Oxide, IZO), 산화 아연(ZnO), CNT(carbon nanotube), 및 그래핀(graphene) 중 적어도 어느 하나를 포함할 수 있다. 또한, 제1 감지 전극(520) 및 제2 감지 전극(540)은 복수의 개구부를 포함할 수 있다. 감지 전극(520, 540)에 형성된 개구부는 발광 다이오드에서 방출되는 빛이 간섭 없이 전면으로 방출될 수 있도록 하는 역할을 한다.The first sensing electrode 520 and the second sensing electrode 540 may be located on the same layer. According to an embodiment, the first sensing electrode 520 and the second sensing electrode 540 may be located on different layers. The first sensing electrode 520 and the second sensing electrode 540 may have a diamond shape, but are not limited thereto. The first sensing electrode 520 and the second sensing electrode 540 may have a polygonal shape such as a square or a hexagon, a circular shape, or an oval shape, and may be implemented in various shapes, such as having a protrusion to improve the sensitivity of the detection sensor. The first sensing electrode 520 and the second sensing electrode 540 may be formed of a transparent conductor or an opaque conductor. For example, the first sensing electrode 520 and the second sensing electrode 540 may include a transparent conductive oxide (TCO), and the transparent conductive oxide (TCO) may include indium-tin oxide (Indium Tin). Oxide, ITO), indium-zinc oxide (Indium Zinc Oxide, IZO), zinc oxide (ZnO), CNT (carbon nanotube), and may include at least one of graphene (graphene). Also, the first sensing electrode 520 and the second sensing electrode 540 may include a plurality of openings. The openings formed in the sensing electrodes 520 and 540 serve to allow light emitted from the light emitting diode to be emitted to the front without interference.

복수의 제1 감지 전극(520)은 제1 감지 전극 연결부(521; 브릿지라고도 함)에 의하여 서로 전기적으로 연결될 수 있고, 복수의 제2 감지 전극(540)은 제2 감지 전극 연결부(541)에 의하여 서로 전기적으로 연결될 수 있다. 복수의 제1 감지 전극(520)이 제1 방향으로 연결되어 있는 경우 복수의 제2 감지 전극(540)은 이와 교차하는 제2 방향으로 연결되어 있을 수 있다. 제1 감지 전극(520)과 제2 감지 전극(540)이 동일한 층에 위치하는 경우에는 제1 감지 전극 연결부(521) 및 제2 감지 전극 연결부(541) 중 하나는 제1 감지 전극(520) 및 제2 감지 전극(540)과 동일한 층에 위치할 수 있고, 나머지 하나는 제1 감지 전극(520) 및 제2 감지 전극(540)과 다른 층에 위치할 수 있다. 그 결과 복수의 제1 감지 전극(520)과 복수의 제2 감지 전극(540)은 전기적으로 분리되어 있을 수 있다. 다른 층에 위치하는 감지 전극 연결부는 제1 감지 전극(520) 및 제2 감지 전극(540)의 상부 또는 하부 층에 위치할 수 있으며, 이하 기술하는 실시예에서는 하부층, 즉, 기판에 더 가까운 층에 감지 전극 연결부가 위치하는 실시예를 중심으로 기술한다.The plurality of first sensing electrodes 520 may be electrically connected to each other by a first sensing electrode connection part 521 (also referred to as a bridge), and the plurality of second sensing electrodes 540 are connected to the second sensing electrode connection part 541 . can be electrically connected to each other. When the plurality of first sensing electrodes 520 are connected in a first direction, the plurality of second sensing electrodes 540 may be connected in a second direction crossing the same. When the first sensing electrode 520 and the second sensing electrode 540 are positioned on the same layer, one of the first sensing electrode connection part 521 and the second sensing electrode connection part 541 is the first sensing electrode 520 . and the second sensing electrode 540 may be located on the same layer, and the other one may be located on a different layer from the first sensing electrode 520 and the second sensing electrode 540 . As a result, the plurality of first sensing electrodes 520 and the plurality of second sensing electrodes 540 may be electrically separated. The sensing electrode connection portions located in different layers may be located in upper or lower layers of the first sensing electrode 520 and the second sensing electrode 540 , and in the embodiment described below, the lower layer, that is, a layer closer to the substrate. An embodiment in which the sensing electrode connection part is located in the

주변 영역(PA)에는 복수의 제1 감지 전극(520) 및 복수의 제2 감지 전극(540)에 각각 연결되어 있는 복수의 감지 배선(512, 522)이 위치한다. 복수의 감지 배선(512, 522)은 복수의 제1 감지 배선(512)과 복수의 제2 감지 배선(522)을 포함할 수 있다. 제1 감지 배선(512)은 행 방향으로 배치된 복수의 제2 감지 전극(540)과 연결될 수 있고, 제2 감지 배선(522)은 열 방향으로 배치된 복수의 제1 감지 전극(520)과 연결될 수 있다. 실시예에 따라, 제1 감지 배선(512) 및 제2 감지 배선(522)은 도 1의 패드부(30)에 포함된 패드(PAD) 중 일부와 전기적으로 연결될 수도 있다.A plurality of sensing wires 512 and 522 respectively connected to the plurality of first sensing electrodes 520 and the plurality of second sensing electrodes 540 are positioned in the peripheral area PA. The plurality of sensing lines 512 and 522 may include a plurality of first sensing lines 512 and a plurality of second sensing lines 522 . The first sensing wiring 512 may be connected to a plurality of second sensing electrodes 540 arranged in a row direction, and the second sensing wiring 522 may be connected to a plurality of first sensing electrodes 520 arranged in a column direction. can be connected According to an exemplary embodiment, the first sensing line 512 and the second sensing line 522 may be electrically connected to some of the pads PAD included in the pad unit 30 of FIG. 1 .

도 2에서는 두 개의 감지 전극(520, 540)을 사용하여 터치를 감지하는 뮤츄얼 캡(mutual-cap) 방식의 감지부를 도시하였다. 하지만 실시예에 따라서는 하나의 감지 전극만을 사용하여 터치를 감지하는 셀프 캡(self-cap) 방식의 감지부로 형성할 수도 있다.FIG. 2 illustrates a mutual-cap type sensing unit for sensing a touch using two sensing electrodes 520 and 540 . However, according to an embodiment, the sensing unit may be formed as a self-cap type sensing unit that senses a touch using only one sensing electrode.

이하에서는 도 3을 참조하여, 표시 영역(DA)에서의 단면도를 중심으로 일 실시예에 의한 표시 장치에 대해 더욱 설명한다.Hereinafter, a display device according to an exemplary embodiment will be further described with reference to FIG. 3 , focusing on a cross-sectional view in the display area DA.

도 3은 일 실시예에 따른 표시 장치에서 표시 영역의 일 부분을 도시한 단면도이다.3 is a cross-sectional view illustrating a portion of a display area in a display device according to an exemplary embodiment.

도 3에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 기판(100)의 표시 영역(DA) 위에는 반도체(131), 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)을 포함하는 트랜지스터(TFT), 게이트 절연막(120), 제1 층간 절연막(160), 제2 층간 절연막(180), 화소 전극(191), 발광층(370), 뱅크층(350), 공통 전극(270) 및 봉지층(400)이 위치할 수 있다. 여기서, 화소 전극(191), 발광층(370) 및 공통 전극(270)은 발광 소자(LED)를 구성할 수 있다. 또한, 표시 장치는 표시 영역(DA)의 상부에 위치하는 감지 영역(TA)을 더 포함하며, 감지 영역(TA)은 제1 감지 절연층(510), 제2 감지 절연층(530), 복수의 감지 전극(520, 540), 감지 전극 연결부(541)를 포함할 수 있다. 또한, 표시 장치는 감지 영역(TA)의 상부에 위치하는 제1 절연층(550) 및 제2 절연층(560)을 더 포함할 수 있다.3 , a semiconductor 131 , a gate electrode 124 , a source electrode 173 , and a drain electrode 175 are formed on the display area DA of the substrate 100 of the display device according to an exemplary embodiment. including a transistor TFT, a gate insulating layer 120 , a first interlayer insulating layer 160 , a second interlayer insulating layer 180 , a pixel electrode 191 , a light emitting layer 370 , a bank layer 350 , and a common electrode 270 . ) and the encapsulation layer 400 may be located. Here, the pixel electrode 191 , the emission layer 370 , and the common electrode 270 may constitute a light emitting device LED. In addition, the display device further includes a sensing area TA positioned above the display area DA, wherein the sensing area TA includes a first sensing insulating layer 510 , a second sensing insulating layer 530 , and a plurality of sensing areas TA. It may include sensing electrodes 520 and 540 and a sensing electrode connection part 541 of the . Also, the display device may further include a first insulating layer 550 and a second insulating layer 560 positioned on the sensing area TA.

기판(100)은 유리 등과 같이 리지드(rigid)한 특성을 가지는 물질 또는 플라스틱, 폴리이미드(Polyimid) 등과 같이 휘어질 수 있는 플렉서블한 물질을 포함할 수 있다. 기판(100) 위에는 기판(100)의 표면을 평탄하게 하고 불순 원소의 침투를 차단하기 위한 버퍼층(111)이 더 위치할 수 있다. 버퍼층(111)은 무기 물질을 포함할 수 있으며, 일례로 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 버퍼층(111)은 상기 물질의 단일층 혹은 다층구조일 수 있다. 기판(100) 위에는 베리어층(미도시)이 더 위치할 수 있다. 이때, 베리어층은 기판(100)과 버퍼층(111) 사이에 위치할 수 있다. 베리어층은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 배리어층(BA)은 상기 물질의 단일층 또는 다층구조일 수 있다.The substrate 100 may include a material having a rigid property, such as glass, or a flexible material, such as plastic, polyimide, or the like. A buffer layer 111 for leveling the surface of the substrate 100 and blocking the penetration of impurity elements may be further positioned on the substrate 100 . The buffer layer 111 may include an inorganic material, for example, an inorganic insulating material such as silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxynitride (SiOxNy). The buffer layer 111 may have a single-layer or multi-layer structure of the above material. A barrier layer (not shown) may be further positioned on the substrate 100 . In this case, the barrier layer may be positioned between the substrate 100 and the buffer layer 111 . The barrier layer may include an inorganic insulating material such as silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxynitride (SiOxNy). The barrier layer BA may have a single-layer or multi-layer structure of the above material.

반도체(131)는 기판(100) 위에 위치할 수 있다. 반도체(131)는 비정질 실리콘, 다결정 실리콘 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 일례로, 반도체(131)는 저온폴리실리콘(LTPS)을 포함하거나 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물 반도체 물질을 포함할 수 있다. 일례로, 반도체(131)는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 반도체(131)는 불순물 도핑 여부에 따라 구분되는 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역 및 드레인 영역은 도전체에 상응하는 도전 특성을 가질 수 있다.The semiconductor 131 may be positioned on the substrate 100 . The semiconductor 131 may include any one of amorphous silicon, polycrystalline silicon, and an oxide semiconductor. For example, the semiconductor 131 is an oxide semiconductor material including low-temperature polysilicon (LTPS) or at least one of zinc (Zn), indium (In), gallium (Ga), tin (Sn), and mixtures thereof. may include. For example, the semiconductor 131 may include Indium-Gallium-Zinc Oxide (IGZO). The semiconductor 131 may include a channel region, a source region, and a drain region that are classified according to whether or not doping with impurities is present. The source region and the drain region may have conductivity characteristics corresponding to conductors.

게이트 절연막(120)은 반도체(131) 및 기판(100)을 덮을 수 있다. 게이트 절연막(120)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 게이트 절연막(120)은 상기 물질의 단일층 또는 다층구조일 수 있다.The gate insulating layer 120 may cover the semiconductor 131 and the substrate 100 . The gate insulating layer 120 may include an inorganic insulating material such as silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxynitride (SiOxNy). The gate insulating layer 120 may have a single-layer or multi-layer structure of the above material.

게이트 전극(124)은 게이트 절연막(120) 위에 위치할 수 있다. 게이트 전극(124)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있다. 게이트 전극(124)은 단일층 또는 다중층으로 구성될 수 있다. 반도체(131) 중 평면상 게이트 전극(124)과 중첩하는 영역이 채널 영역일 수 있다.The gate electrode 124 may be positioned on the gate insulating layer 120 . The gate electrode 124 may include a metal or a metal alloy such as copper (Cu), molybdenum (Mo), aluminum (Al), silver (Ag), chromium (Cr), tantalum (Ta), or titanium (Ti). have. The gate electrode 124 may be formed of a single layer or multiple layers. A region of the semiconductor 131 that overlaps the gate electrode 124 on a plane may be a channel region.

제1 층간 절연막(160)은 게이트 전극(124) 및 게이트 절연막(120)을 덮을 수 있다. 제1 층간 절연막(160)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 제1 층간 절연막(160)은 상기 물질의 단일층 또는 다층구조일 수 있다.The first interlayer insulating layer 160 may cover the gate electrode 124 and the gate insulating layer 120 . The first interlayer insulating layer 160 may include an inorganic insulating material such as silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxynitride (SiOxNy). The first interlayer insulating layer 160 may have a single layer or a multilayer structure of the above material.

소스 전극(173) 및 드레인 전극(175)은 제1 층간 절연막(160) 위에 위치할 수 있다. 소스 전극(173) 및 드레인 전극(175)은 제1 층간 절연막(160) 및 게이트 절연막(120)에 형성된 개구부에 의해 반도체(131)의 소스 영역 및 드레인 영역에 각각 연결되어 있다. 이에 따라, 전술한 반도체(131), 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 하나의 트랜지스터(TFT)를 구성한다. 실시예에 따라서는 트랜지스터(TFT)가 소스 전극(173) 및 드레인 전극(175) 대신 반도체(131)의 소스 영역 및 드레인 영역만을 포함할 수도 있다.The source electrode 173 and the drain electrode 175 may be positioned on the first interlayer insulating layer 160 . The source electrode 173 and the drain electrode 175 are respectively connected to the source region and the drain region of the semiconductor 131 through openings formed in the first interlayer insulating layer 160 and the gate insulating layer 120 . Accordingly, the aforementioned semiconductor 131 , the gate electrode 124 , the source electrode 173 , and the drain electrode 175 constitute one transistor TFT. In some embodiments, the transistor TFT may include only the source region and the drain region of the semiconductor 131 instead of the source electrode 173 and the drain electrode 175 .

소스 전극(173) 및 드레인 전극(175)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있다. 소스 전극(173) 및 드레인 전극(175)은 단일층 또는 다중층으로 구성될 수 있다. 일 실시예에 따른 소스 전극(173) 및 드레인 전극(175)은 상부층, 중간층 및 하부층을 포함하는 삼중층으로 구성될 수 있으며, 상부층 및 하부층은 티타늄(Ti)을 포함할 수 있고, 중간층은 알루미늄(Al)을 포함할 수 있다.The source electrode 173 and the drain electrode 175 may include aluminum (Al), copper (Cu), silver (Ag), gold (Au), platinum (Pt), palladium (Pd), nickel (Ni), and molybdenum (Mo). ), tungsten (W), titanium (Ti), chromium (Cr), may include a metal or a metal alloy such as tantalum (Ta). The source electrode 173 and the drain electrode 175 may be formed of a single layer or multiple layers. The source electrode 173 and the drain electrode 175 according to an embodiment may include a triple layer including an upper layer, an intermediate layer, and a lower layer, the upper and lower layers may include titanium (Ti), and the intermediate layer may include aluminum. (Al) may be included.

제2 층간 절연막(180)은 소스 전극(173) 및 드레인 전극(175) 위에 위치할 수 있다. 제2 층간 절연막(180)은 소스 전극(173), 드레인 전극(175) 및 제1 층간 절연막(160)을 덮는다. 제2 층간 절연막(180)은 트랜지스터(TFT)가 구비된 기판(100)의 표면을 평탄화하기 위한 것으로, 유기 절연막일 수 있으며, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.The second interlayer insulating layer 180 may be positioned on the source electrode 173 and the drain electrode 175 . The second interlayer insulating layer 180 covers the source electrode 173 , the drain electrode 175 , and the first interlayer insulating layer 160 . The second interlayer insulating layer 180 is for planarizing the surface of the substrate 100 provided with the transistor TFT, and may be an organic insulating layer, and is made of polyimide, polyamide, acrylic resin, benzocyclobutene, and phenol resin. It may include one or more substances selected from the group.

화소 전극(191)은 제2 층간 절연막(180) 위에 위치할 수 있다. 화소 전극(191)은 애노드 전극이라고도 하며, 투명 전도성 산화막 또는 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다. 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다.The pixel electrode 191 may be positioned on the second interlayer insulating layer 180 . The pixel electrode 191 is also referred to as an anode electrode, and may be formed of a single layer including a transparent conductive oxide film or a metal material, or a multi-layer including the same. The transparent conductive oxide layer may include indium tin oxide (ITO), poly-ITO, indium zinc oxide (IZO), indium gallium zinc oxide (IGZO), and indium tin zinc oxide (ITZO). The metal material may include silver (Ag), molybdenum (Mo), copper (Cu), gold (Au), and aluminum (Al).

제2 층간 절연막(180)은 드레인 전극(175)을 노출시키는 비아홀(81)을 포함할 수 있다. 제2 층간 절연막(180)의 비아홀(81)을 통해 드레인 전극(175)과 화소 전극(191)은 물리적, 전기적으로 연결될 수 있다. 이에 따라, 화소 전극(191)은 드레인 전극(175)으로부터 발광층(370)으로 전달할 출력 전류를 인가 받을 수 있다.The second interlayer insulating layer 180 may include a via hole 81 exposing the drain electrode 175 . The drain electrode 175 and the pixel electrode 191 may be physically and electrically connected through the via hole 81 of the second interlayer insulating layer 180 . Accordingly, the pixel electrode 191 may receive an output current to be transferred from the drain electrode 175 to the emission layer 370 .

화소 전극(191) 및 제2 층간 절연막(180) 위에는 뱅크층(350)이 위치할 수 있다. 뱅크층(350)은 화소 정의층(Pixel Defining Layer; PDL)이라고도 하며, 화소 전극(191)의 적어도 일부와 중첩하는 화소 개구부(351)를 포함한다. 이때, 화소 개구부(351)는 화소 전극(191)의 중심부와 중첩할 수 있고, 화소 전극(191)의 가장자리부와는 중첩하지 않을 수 있다. 따라서, 화소 개구부(351)의 크기는 화소 전극(191)의 크기보다 작을 수 있다. 뱅크층(350)은 화소 전극(191)의 상부면이 노출된 부분 위에 발광층(370)이 위치할 수 있도록, 발광층(370)의 형성 위치를 구획할 수 있다. 뱅크층(350)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함하는 유기 절연막일 수 있다. 실시예에 따라 뱅크층(350)은 검은색 안료를 포함하는 검정 화소 정의층(Black Pixel Define Layer; BPDL)으로 형성될 수 있다.A bank layer 350 may be positioned on the pixel electrode 191 and the second interlayer insulating layer 180 . The bank layer 350 is also referred to as a pixel defining layer (PDL) and includes a pixel opening 351 overlapping at least a portion of the pixel electrode 191 . In this case, the pixel opening 351 may overlap a central portion of the pixel electrode 191 and may not overlap an edge portion of the pixel electrode 191 . Accordingly, the size of the pixel opening 351 may be smaller than the size of the pixel electrode 191 . The bank layer 350 may partition a formation position of the emission layer 370 so that the emission layer 370 may be located on the portion where the upper surface of the pixel electrode 191 is exposed. The bank layer 350 may be an organic insulating layer including at least one material selected from the group consisting of polyimide, polyamide, acrylic resin, benzocyclobutene, and phenol resin. In some embodiments, the bank layer 350 may be formed of a Black Pixel Define Layer (BPDL) including a black pigment.

발광층(370)은 뱅크층(350)에 의해 구획된 화소 개구부(351) 내에 위치할 수 있다. 발광층(370)은 적색, 녹색, 청색 등의 빛을 방출하는 유기물을 포함할 수 있다. 적색, 녹색, 청색의 빛을 방출하는 발광층(370)은 저분자 또는 고분자 유기물을 포함할 수 있다. 도 3에서는 발광층(370)을 단일층으로 도시하고 있지만, 실제로는 발광층(370)의 상하에 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층도 포함될 수 있으며, 발광층(370)의 하부에 정공 주입층 및 정공 전달층이 위치하고, 발광층(370)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.The emission layer 370 may be located in the pixel opening 351 partitioned by the bank layer 350 . The emission layer 370 may include an organic material that emits light such as red, green, or blue. The light emitting layer 370 emitting red, green, and blue light may include a low molecular weight or high molecular weight organic material. Although the light emitting layer 370 is illustrated as a single layer in FIG. 3 , in reality, auxiliary layers such as an electron injection layer, an electron transport layer, a hole transport layer, and a hole injection layer may be included above and below the light emitting layer 370 , and the light emitting layer A hole injection layer and a hole transport layer may be positioned under the 370 , and an electron transport layer and an electron injection layer may be positioned on the light emitting layer 370 .

뱅크층(350) 위에는 스페이서(411)가 더 위치할 수 있다. 스페이서(411)는 뱅크층(350)과 동일한 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 스페이서(411)가 뱅크층(350)과 상이한 물질로 이루어질 수도 있다. 스페이서(411)는 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함하는 유기 절연막일 수 있다.A spacer 411 may be further positioned on the bank layer 350 . The spacer 411 may include the same material as the bank layer 350 . However, the present invention is not limited thereto, and the spacer 411 may be formed of a material different from that of the bank layer 350 . The spacer 411 may be an organic insulating layer including at least one material selected from the group consisting of polyimide, polyamide, acrylic resin, benzocyclobutene, and phenol resin.

공통 전극(270)은 뱅크층(350), 스페이서(411) 및 발광층(370) 위에 위치할 수 있다. 공통 전극(270)은 캐소드 전극이라고도 하며, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함하는 투명 도전층으로 형성될 수 있다. 또한, 공통 전극(270)은 반투명 특성을 가질 수 있으며, 이 때에는 화소 전극(191)과 함께 마이크로 캐비티를 구성할 수 있다. 마이크로 캐비티 구조에 의하면, 양 전극 사이의 간격 및 특성에 의하여, 특정 파장의 빛이 상부로 방출되도록 하며, 그 결과 적색, 녹색 또는 청색을 표시할 수 있다.The common electrode 270 may be positioned on the bank layer 350 , the spacer 411 , and the emission layer 370 . The common electrode 270 is also referred to as a cathode electrode, and may be formed of a transparent conductive layer including indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium zinc oxide (IGZO), and indium tin zinc oxide (ITZO). can Also, the common electrode 270 may have a translucent characteristic, and in this case, a microcavity may be formed together with the pixel electrode 191 . According to the microcavity structure, light of a specific wavelength is emitted upward by the spacing and characteristics between the electrodes, and as a result, red, green, or blue can be displayed.

봉지층(400)은 공통 전극(270) 위에 위치할 수 있다. 봉지층(400)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 본 실시예에서 봉지층(400)은 제1 무기 봉지층(410), 유기 봉지층(420) 및 제2 무기 봉지층(430)을 포함할 수 있다. 다만, 이는 하나의 예시에 불과하며, 봉지층(400)을 구성하는 무기막과 유기막의 수는 다양하게 변경될 수 있다. 제1 무기 봉지층(410), 유기 봉지층(420) 및 제2 무기 봉지층(430)은 표시 영역(DA) 및 비표시 영역(NA)의 일부에 위치할 수 있다. 실시예에 따라서는 유기 봉지층(420)은 표시 영역(DA)을 중심으로 형성되며, 제1 무기 봉지층(410) 및 제2 무기 봉지층(430)은 비표시 영역(NA)까지 형성될 수 있다. 봉지층(400)은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광 소자(LED)를 보호하기 위한 것으로, 제1 무기 봉지층(410) 및 제2 무기 봉지층(430)의 일측 단부는 직접적으로 접촉하도록 형성할 수 있다.The encapsulation layer 400 may be positioned on the common electrode 270 . The encapsulation layer 400 may include at least one inorganic layer and at least one organic layer. In this embodiment, the encapsulation layer 400 may include a first inorganic encapsulation layer 410 , an organic encapsulation layer 420 , and a second inorganic encapsulation layer 430 . However, this is only an example, and the number of inorganic and organic layers constituting the encapsulation layer 400 may be variously changed. The first inorganic encapsulation layer 410 , the organic encapsulation layer 420 , and the second inorganic encapsulation layer 430 may be positioned in portions of the display area DA and the non-display area NA. In some embodiments, the organic encapsulation layer 420 is formed around the display area DA, and the first inorganic encapsulation layer 410 and the second inorganic encapsulation layer 430 are formed up to the non-display area NA. can The encapsulation layer 400 is to protect the light emitting device (LED) from moisture or oxygen that may be introduced from the outside, and one end of the first inorganic encapsulation layer 410 and the second inorganic encapsulation layer 430 is directly It can be formed to be in contact with

봉지층(400) 위에는 버퍼층(501)이 위치할 수 있다. 버퍼층(501)은 무기 절연막으로 형성될 수 있으며, 무기 절연막에 포함되는 무기 물질은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 또는 실리콘 산화질화물 중 적어도 어느 하나일 수 있다. 실시예에 따라, 버퍼층(501)은 생략될 수 있다.A buffer layer 501 may be positioned on the encapsulation layer 400 . The buffer layer 501 may be formed of an inorganic insulating layer, and inorganic materials included in the inorganic insulating layer include silicon nitride, aluminum nitride, zirconium nitride, titanium nitride, hafnium nitride, tantalum nitride, silicon oxide, aluminum oxide, titanium oxide, and tin oxide. , it may be at least one of cerium oxide or silicon oxynitride. In some embodiments, the buffer layer 501 may be omitted.

버퍼층(501) 위에는 감지 전극 연결부(541), 제1 감지 절연층(510) 및 복수의 감지 전극(520, 540)이 위치할 수 있다. 제1 감지 전극 연결부(521) 및 제2 감지 전극 연결부(541) 중 어느 하나는 복수의 감지 전극(520, 540)과 동일한 층에 위치할 수 있고, 다른 하나는 복수의 감지 전극(520, 540)과 다른 층에 위치할 수 있다. 이하에서는, 제2 감지 전극 연결부(541)가 복수의 감지 전극(520, 540)과 다른 층에 위치하는 것을 예로 들어 설명한다.A sensing electrode connection part 541 , a first sensing insulating layer 510 , and a plurality of sensing electrodes 520 and 540 may be positioned on the buffer layer 501 . One of the first sensing electrode connection part 521 and the second sensing electrode connection part 541 may be located on the same layer as the plurality of sensing electrodes 520 and 540 , and the other of the plurality of sensing electrodes 520 and 540 may be located on the same layer. ) and may be located on a different floor. Hereinafter, an example in which the second sensing electrode connection part 541 is positioned on a layer different from that of the plurality of sensing electrodes 520 and 540 will be described as an example.

감지 전극 연결부(541), 제1 감지 절연층(510) 및 복수의 감지 전극(520, 540)은 감지 센서를 구성할 수 있다. 감지 센서는 저항막 방식(resistive type), 정전용량 방식(capacitive type), 전자기 유도 방식(electro-magnetic type), 광 감지 방식(optical type) 등의 방식으로 분류될 수 있다. 일 실시예에 따른 감지 센서는 정전 용량 방식의 센서를 사용할 수 있다.The sensing electrode connection part 541 , the first sensing insulating layer 510 , and the plurality of sensing electrodes 520 and 540 may constitute a sensing sensor. The detection sensor may be classified into a resistive type, a capacitive type, an electromagnetic induction type, an optical type, and the like. The detection sensor according to an embodiment may use a capacitive sensor.

버퍼층(501)의 위에는 감지 전극 연결부(541)가 위치할 수 있고, 제1 감지 절연층(510)은 버퍼층(501) 및 제2 감지 전극 연결부(541) 위에 위치할 수 있다. 제1 감지 절연층(510)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 무기 절연 물질은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 또는 실리콘 산화질화물 중 적어도 어느 하나를 포함할 수 있다. 유기 절연 물질은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.The sensing electrode connection part 541 may be positioned on the buffer layer 501 , and the first sensing insulating layer 510 may be positioned on the buffer layer 501 and the second sensing electrode connection part 541 . The first sensing insulating layer 510 may include an inorganic insulating material or an organic insulating material. The inorganic insulating material may include at least one of silicon nitride, aluminum nitride, zirconium nitride, titanium nitride, hafnium nitride, tantalum nitride, silicon oxide, aluminum oxide, titanium oxide, tin oxide, cerium oxide, or silicon oxynitride. The organic insulating material may include at least one of an acrylic resin, a methacrylic resin, a polyisoprene, a vinyl-based resin, an epoxy-based resin, a urethane-based resin, a cellulose-based resin, and a perylene-based resin.

제1 감지 절연층(510) 위에는 복수의 감지 전극(520, 540)이 위치할 수 있다. 복수의 감지 전극(520, 540)은 복수의 제1 감지 전극(520)과 복수의 제2 감지 전극(540)을 포함할 수 있다. 제1 감지 전극(520) 및 제2 감지 전극(540)은 전기적으로 절연될 수 있다. 제1 감지 절연층(510)은 제2 감지 전극 연결부(541)의 상면을 노출시키는 개구부를 포함하고, 제1 감지 절연층(510)의 개구부를 통해 제2 감지 전극 연결부(541)는 제2 감지 전극(540)과 연결되어 인접하는 두 개의 제2 감지 전극(540)을 전기적으로 연결시킬 수 있다. 한편, 제1 감지 전극(520)을 연결시키는 제1 감지 전극 연결부(521)는 제1 감지 전극(520) 및 제2 감지 전극(540)과 동일한 층에 형성될 수 있다.A plurality of sensing electrodes 520 and 540 may be positioned on the first sensing insulating layer 510 . The plurality of sensing electrodes 520 and 540 may include a plurality of first sensing electrodes 520 and a plurality of second sensing electrodes 540 . The first sensing electrode 520 and the second sensing electrode 540 may be electrically insulated. The first sensing insulating layer 510 includes an opening exposing the upper surface of the second sensing electrode connection part 541 , and the second sensing electrode connection part 541 is connected to the second sensing electrode connection part 541 through the opening of the first sensing insulating layer 510 . It may be connected to the sensing electrode 540 to electrically connect two adjacent second sensing electrodes 540 . Meanwhile, the first sensing electrode connection part 521 connecting the first sensing electrode 520 may be formed on the same layer as the first sensing electrode 520 and the second sensing electrode 540 .

복수의 감지 전극(520, 540)은 전도성이 좋은 도전 물질을 포함할 수 있다. 예를 들면, 복수의 감지 전극(520, 540)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있다. 복수의 감지 전극(520, 540)은 단일층 또는 다중층으로 구성될 수 있다. 이때, 복수의 감지 전극(520, 540)은 개구부를 포함하여 발광 다이오드에서 방출되는 빛이 간섭 없이 상부로 방출되도록 할 수 있다. 실시예에 따라서 복수의 감지 전극(520, 540)은 상부층, 중간층 및 하부층을 포함하는 삼중층으로 구성될 수 있으며, 상부층 및 하부층은 티타늄(Ti)을 포함할 수 있고, 중간층은 알루미늄(Al)을 포함할 수 있다.The plurality of sensing electrodes 520 and 540 may include a conductive material having good conductivity. For example, the plurality of sensing electrodes 520 and 540 may include aluminum (Al), copper (Cu), silver (Ag), gold (Au), platinum (Pt), palladium (Pd), nickel (Ni), and molybdenum. (Mo), tungsten (W), titanium (Ti), chromium (Cr), may include a metal or a metal alloy such as tantalum (Ta). The plurality of sensing electrodes 520 and 540 may be configured as a single layer or multiple layers. In this case, the plurality of sensing electrodes 520 and 540 may include openings so that light emitted from the light emitting diodes may be emitted upwards without interference. According to an embodiment, the plurality of sensing electrodes 520 and 540 may be configured as a triple layer including an upper layer, an intermediate layer, and a lower layer, the upper and lower layers may include titanium (Ti), and the middle layer may include aluminum (Al). may include.

복수의 감지 전극(520, 540) 및 제1 감지 절연층(510) 위에는 제2 감지 절연층(530)이 위치할 수 있다. 제2 감지 절연층(530)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 무기 절연 물질은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 또는 실리콘 산화질화물 중 적어도 어느 하나를 포함할 수 있다. 유기 절연 물질은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.A second sensing insulating layer 530 may be positioned on the plurality of sensing electrodes 520 and 540 and the first sensing insulating layer 510 . The second sensing insulating layer 530 may include an inorganic insulating material or an organic insulating material. The inorganic insulating material may include at least one of silicon nitride, aluminum nitride, zirconium nitride, titanium nitride, hafnium nitride, tantalum nitride, silicon oxide, aluminum oxide, titanium oxide, tin oxide, cerium oxide, or silicon oxynitride. The organic insulating material may include at least one of an acrylic resin, a methacrylic resin, a polyisoprene, a vinyl-based resin, an epoxy-based resin, a urethane-based resin, a cellulose-based resin, and a perylene-based resin.

제2 감지 절연층(530) 위에는 제1 절연층(550)이 위치한다. 제1 절연층(550)은 저굴절률을 가지는 광투과성 유기 절연 물질을 포함할 수 있다. 예를 들면, 제1 절연층(550)은 아크릴(acrylic) 수지, 폴리이미드(polyimide) 수지, 폴리아미드(polyamide) 수지 및 Alq3[Tris(8-hydroxyquinolinato)aluminium] 중 적어도 하나를 포함할 수 있다. 제1 절연층(550)은 후술할 제2 절연층(560)보다 상대적으로 작은 굴절률을 가질 수 있다. 예를 들면, 제1 절연층(550)은 1.40 내지 1.59의 굴절률을 가질 수 있다.A first insulating layer 550 is positioned on the second sensing insulating layer 530 . The first insulating layer 550 may include a light-transmitting organic insulating material having a low refractive index. For example, the first insulating layer 550 may include at least one of an acrylic resin, a polyimide resin, a polyamide resin, and Alq3 (Tris(8-hydroxyquinolinato)aluminium]. . The first insulating layer 550 may have a relatively smaller refractive index than a second insulating layer 560 , which will be described later. For example, the first insulating layer 550 may have a refractive index of 1.40 to 1.59.

제1 절연층(550)은 개구부(551)를 포함한다. 개구부(551)는 제2 감지 절연층(530)이 제1 절연층(550)에 의해 덮여 있지 않은 부분을 의미한다. 제1 절연층(550)의 개구부(551)는 화소 개구부(351)와 중첩할 수 있다. 제1 절연층(550)의 개구부(551)는 화소 개구부(351)보다 클 수 있으며, 화소 개구부(351)를 둘러싸는 형태로 이루어질 수 있다.The first insulating layer 550 includes an opening 551 . The opening 551 refers to a portion where the second sensing insulating layer 530 is not covered by the first insulating layer 550 . The opening 551 of the first insulating layer 550 may overlap the pixel opening 351 . The opening 551 of the first insulating layer 550 may be larger than the pixel opening 351 and may be formed to surround the pixel opening 351 .

화소 개구부(351)와 제1 절연층(550)의 개구부(551) 사이의 이격거리는 화소 개구부(351)의 가장자리와 개구부(551)의 가장자리 사이의 최단 거리를 의미한다. 화소 개구부(351)의 가장자리는 뱅크층(350)의 가장자리가 화소 전극(191)과 접하는 지점을 의미한다. 개구부(551)의 가장자리는 제1 절연층(550)의 가장자리가 제2 감지 절연층(530)과 접하는 지점을 의미한다.The distance between the pixel opening 351 and the opening 551 of the first insulating layer 550 is the shortest distance between the edge of the pixel opening 351 and the edge of the opening 551 . The edge of the pixel opening 351 refers to a point where the edge of the bank layer 350 contacts the pixel electrode 191 . The edge of the opening 551 refers to a point where the edge of the first insulating layer 550 contacts the second sensing insulating layer 530 .

제1 절연층(550) 위에는 블랙 매트릭스(555)가 위치할 수 있다. 블랙 매트릭스(555)는 제1 절연층(550)과 중첩할 수 있다. 제1 절연층(550)의 개구부(551) 내에는 블랙 매트릭스(555)가 위치하지 않을 수 있다. 블랙 매트릭스(555)는 제1 절연층(550)의 상부면을 덮을 수 있고, 제1 절연층(550)의 측면을 덮지 않을 수 있다. 즉, 블랙 매트릭스(555)의 폭이 제1 절연층(550)의 폭보다 좁을 수 있다. 다만, 이는 하나의 예시에 불과하며, 블랙 매트릭스(555)와 제1 절연층(550)의 위치 관계는 일부 변형될 수 있다. 블랙 매트릭스(555)는 검은색 안료를 포함하는 유기 물질 또는 검은색 안료를 포함하는 유기 물질과 무기 물질의 혼합물을 포함할 수 있다.A black matrix 555 may be positioned on the first insulating layer 550 . The black matrix 555 may overlap the first insulating layer 550 . The black matrix 555 may not be positioned in the opening 551 of the first insulating layer 550 . The black matrix 555 may cover the upper surface of the first insulating layer 550 and may not cover the side surface of the first insulating layer 550 . That is, the width of the black matrix 555 may be narrower than the width of the first insulating layer 550 . However, this is only an example, and the positional relationship between the black matrix 555 and the first insulating layer 550 may be partially modified. The black matrix 555 may include an organic material including a black pigment or a mixture of an organic material and an inorganic material including a black pigment.

제2 감지 절연층(530), 제1 절연층(550) 및 블랙 매트릭스(555) 위에는 제2 절연층(560)이 위치할 수 있다. 제2 절연층(560)은 고굴절률을 갖는 광투과성 유기 절연 물질을 포함할 수 있다. 제2 절연층(560)은 제1 절연층(550)보다 상대적으로 큰 굴절률을 가질 수 있다. 예를 들면, 제2 절연층(560)은 1.60 내지 1.80의 굴절률을 가질 수 있다.A second insulating layer 560 may be positioned on the second sensing insulating layer 530 , the first insulating layer 550 , and the black matrix 555 . The second insulating layer 560 may include a light-transmitting organic insulating material having a high refractive index. The second insulating layer 560 may have a relatively larger refractive index than that of the first insulating layer 550 . For example, the second insulating layer 560 may have a refractive index of 1.60 to 1.80.

제2 절연층(560)은 제1 절연층(550)의 개구부(551) 내에 위치할 수 있다. 이때, 제2 절연층(560)은 제1 절연층(550)의 측면과 접할 수 있다. 나아가 제2 절연층(560)은 블랙 매트릭스(555)의 상부면과 접하도록 블랙 매트릭스(555)의 상부면 위에도 위치할 수 있다.The second insulating layer 560 may be located in the opening 551 of the first insulating layer 550 . In this case, the second insulating layer 560 may be in contact with the side surface of the first insulating layer 550 . Furthermore, the second insulating layer 560 may also be positioned on the upper surface of the black matrix 555 so as to be in contact with the upper surface of the black matrix 555 .

제2 절연층(560) 위에는 편광층(600)이 더 위치할 수 있다. 편광층(600)은 감지 영역(TA)에 위치할 수 있고, 선편광판, 위상차판 등을 포함할 수 있다.A polarization layer 600 may be further positioned on the second insulating layer 560 . The polarization layer 600 may be located in the sensing area TA, and may include a linear polarizing plate, a retardation plate, and the like.

도시는 생략하였으나, 감지 영역(TA) 위에는 감지 영역(TA) 및 표시 영역(DA)을 보호하는 커버 윈도우가 더 위치할 수 있다. 이때, 편광층(600)과 커버 윈도우 사이에는 접착층이 더 위치할 수 있다.Although not illustrated, a cover window protecting the sensing area TA and the display area DA may be further positioned on the sensing area TA. In this case, an adhesive layer may be further positioned between the polarization layer 600 and the cover window.

감지 영역(TA)은 개구부(551)를 포함하는 제1 절연층(550) 및 제1 절연층(550)의 개구부(551) 내에 위치하는 제2 절연층(560)을 포함함으로써, 표시 장치의 정면 시인성 및 출광 효율을 향상시킬 수 있다. 즉, 발광 소자(LED)에서 발생한 빛의 적어도 일부가 제1 절연층(550)과 제2 절연층(560) 사이의 계면에서 전반사됨으로써, 정면으로 빛이 집광될 수 있다.The sensing area TA includes a first insulating layer 550 including an opening 551 and a second insulating layer 560 positioned within the opening 551 of the first insulating layer 550 , Front visibility and light output efficiency can be improved. That is, at least a portion of the light generated by the light emitting device LED is totally reflected at the interface between the first insulating layer 550 and the second insulating layer 560 , so that the light may be condensed to the front.

발광층(370)에서 발생한 빛(L)은 다양한 방향으로 발광할 수 있으며, 감지 영역(TA)에 다양한 입사각을 가지고 입사하게 된다. 이때, 감지 영역(TA)의 제2 절연층(560)으로 입사된 빛(L)의 적어도 일부가 제1 절연층(550)과 제2 절연층(560) 사이의 계면에서 반사된다. 특히, 제2 절연층(560)으로 입사된 빛(L)의 입사각이 임계각보다 큰 경우, 입사된 빛(L)은 제1 절연층(550)과 제2 절연층(560)의 계면에서 전반사될 수 있다. 즉, 상대적으로 큰 굴절률을 갖는 제2 절연층(560)으로 입사된 빛(L)이 상대적으로 작은 굴절률을 갖는 제1 절연층(550)으로 진행하면서 제1 절연층(550)과 제2 절연층(560) 사이의 계면에서 전반사가 일어날 수 있다.The light L generated from the light emitting layer 370 may emit light in various directions, and is incident on the sensing area TA at various angles of incidence. In this case, at least a portion of the light L incident on the second insulating layer 560 of the sensing area TA is reflected at the interface between the first insulating layer 550 and the second insulating layer 560 . In particular, when the incident angle of the light L incident on the second insulating layer 560 is greater than the critical angle, the incident light L is totally reflected at the interface between the first insulating layer 550 and the second insulating layer 560 . can be That is, the light L incident on the second insulating layer 560 having a relatively large refractive index travels to the first insulating layer 550 having a relatively small refractive index while the first insulating layer 550 and the second insulating layer 550 are separated. Total reflection may occur at the interface between the layers 560 .

이때, 제1 절연층(550)과 제2 절연층(560) 사이의 계면은 기판(100)에 평행한 직선과 소정의 각도를 이룰 수 있다. 제1 절연층(550)과 제2 절연층(560) 사이의 계면은 제1 절연층(550)의 측면일 수 있다. 따라서, 제1 절연층(550)의 측면은 제2 감지 절연층(530)의 상부면에 대하여 소정의 경사각을 가지고 기울어져 있을 수 있다.In this case, the interface between the first insulating layer 550 and the second insulating layer 560 may form a predetermined angle with a straight line parallel to the substrate 100 . An interface between the first insulating layer 550 and the second insulating layer 560 may be a side surface of the first insulating layer 550 . Accordingly, the side surface of the first insulating layer 550 may be inclined with a predetermined inclination angle with respect to the upper surface of the second sensing insulating layer 530 .

이하에서는 도 4 및 도 5를 참조하여, 일 실시예에 의한 표시 장치의 가장자리부에 대해 설명하면 다음과 같다.Hereinafter, an edge portion of a display device according to an exemplary embodiment will be described with reference to FIGS. 4 and 5 .

도 4 및 도 5는 일 실시예에 따른 표시 장치의 표시 영역과 비표시 영역의 경계 및 그 주변을 도시한 단면도이다. 도 4는 일 실시예에 따른 표시 장치의 패드부(도 1의 30)가 위치하지 않는 비표시 영역 및 그와 인접한 표시 영역을 도시하고 있다. 예를 들면, 일 실시예에 따른 표시 장치의 평면도 상에서 좌측, 상측 또는 우측 가장자리부에 위치하는 표시 영역과 비표시 영역의 경계부일 수 있다. 도 5는 일 실시예에 따른 표시 장치의 패드부(도 1의 30)가 위치하는 비표시 영역 및 그와 인접한 표시 영역을 도시하고 있다. 예를 들면, 일 실시예에 따른 표시 장치의 평면도 상에서 하측 가장자리부에 위치하는 표시 영역과 비표시 영역의 경계부일 수 있다. 도 4 및 도 5는 도 3에 도시되어 있는 층들 중 일부 층을 생략하고 도시하였다. 예를 들면, 반도체(131), 게이트 절연막(120), 발광층(370), 공통 전극(270) 등을 생략하고 있다.4 and 5 are cross-sectional views illustrating a boundary between a display area and a non-display area and a periphery thereof of a display device according to an exemplary embodiment. 4 illustrates a non-display area in which the pad part ( 30 of FIG. 1 ) is not located and a display area adjacent thereto of the display device according to an exemplary embodiment. For example, it may be a boundary between the display area and the non-display area positioned on the left, upper, or right edge of the plan view of the display device according to the exemplary embodiment. FIG. 5 illustrates a non-display area in which the pad part ( 30 of FIG. 1 ) is positioned and a display area adjacent thereto of the display device according to an exemplary embodiment. For example, it may be a boundary between the display area and the non-display area positioned at the lower edge in a plan view of the display device according to an exemplary embodiment. 4 and 5 omit and show some of the layers shown in FIG. 3 . For example, the semiconductor 131 , the gate insulating layer 120 , the light emitting layer 370 , the common electrode 270 , and the like are omitted.

도 4 및 도 5에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 기판(100)의 비표시 영역(NA) 위에는 댐(D1, D2a, D2b) 및 패드(PAD)가 위치할 수 있다.4 and 5 , dams D1 , D2a , and D2b and a pad PAD may be positioned on the non-display area NA of the substrate 100 of the display device according to an exemplary embodiment.

댐(D1, D2a, D2b)은 제1 댐(D1) 및 제2 댐(D2a, D2b)을 포함할 수 있다. 도 4 및 도 5에서 2개의 제1 댐(D1)과 2개의 제2 댐(D2a, D2b)이 형성되는 것으로 도시되어 있으나, 이는 하나의 예시에 불과하며, 제1 댐(D1)의 개수 및 제2 댐(D2a, D2b)의 개수는 다양하게 변경될 수 있다. 즉, 비표시 영역(NA)에는 적어도 하나의 제1 댐(D1)과 적어도 하나의 제2 댐(D2a, D2b)이 위치할 수 있으며, 2개 이상의 제1 댐(D1)과 2개 이상의 제2 댐(D2a, D2b)이 위치할 수 있다.The dams D1, D2a, and D2b may include a first dam D1 and a second dam D2a, D2b. Although it is illustrated that two first dams D1 and two second dams D2a and D2b are formed in FIGS. 4 and 5 , this is only an example, and the number of first dams D1 and The number of the second dams D2a and D2b may be variously changed. That is, at least one first dam D1 and at least one second dam D2a and D2b may be positioned in the non-display area NA, and two or more first dams D1 and two or more second dams may be located. Two dams D2a and D2b may be located.

제1 댐(D1)은 제2 댐(D2a, D2b)의 내측에 위치할 수 있다. 제1 댐(D1)은 제2 댐(D2a, D2b)보다 표시 영역(DA)에 더 가깝게 배치될 수 있다. 제1 댐(D1) 및 제2 댐(D2a, D2b)은 버퍼층(111) 위에 위치할 수 있다.The first dam D1 may be located inside the second dams D2a and D2b. The first dam D1 may be disposed closer to the display area DA than the second dams D2a and D2b. The first dam D1 and the second dams D2a and D2b may be positioned on the buffer layer 111 .

제1 댐(D1)은 다중층으로 이루어질 수 있다. 제1 댐(D1)은 제1 층간 절연막(160)과 동일한 물질로 이루어진 제1 층(160a) 및 뱅크층(350)과 동일한 물질로 이루어진 제2 층(350a)을 포함할 수 있다. 제1 댐(D1)의 제1 층(160a)은 제1 층간 절연막(160)과 동일한 층에 위치할 수 있으며, 제1 층간 절연막(160)을 형성하는 공정에서 함께 형성될 수 있다. 제1 댐(D1)의 제2 층(350a)은 뱅크층(350) 및 스페이서(411) 중 적어도 어느 하나와 동일한 층에 위치할 수 있으며, 뱅크층(350) 및 스페이서(411) 중 적어도 어느 하나를 형성하는 공정에서 함께 형성될 수 있다. 제1 댐(D1)의 제2 층(350a)은 제1 층(160a) 위에 위치할 수 있다. 이때, 제2 층(350a)은 제1 층(160a)보다 넓은 폭을 가질 수 있다. 제2 층(350a)은 제1 층(160a)의 상부면 및 측면을 덮도록 형성될 수 있다. 다만, 이는 하나의 예시에 불과하며, 제1 층(160a)과 제2 층(350a)의 위치, 중첩 관계, 폭, 재료 등은 다양하게 변경될 수 있다.The first dam D1 may be formed of multiple layers. The first dam D1 may include a first layer 160a made of the same material as the first interlayer insulating layer 160 and a second layer 350a made of the same material as the bank layer 350 . The first layer 160a of the first dam D1 may be located on the same layer as the first interlayer insulating layer 160 , and may be formed together in the process of forming the first interlayer insulating layer 160 . The second layer 350a of the first dam D1 may be positioned on the same layer as at least one of the bank layer 350 and the spacer 411 , and at least any one of the bank layer 350 and the spacer 411 . They may be formed together in the process of forming one. The second layer 350a of the first dam D1 may be positioned on the first layer 160a. In this case, the second layer 350a may have a wider width than the first layer 160a. The second layer 350a may be formed to cover an upper surface and a side surface of the first layer 160a. However, this is only an example, and the position, overlapping relationship, width, material, etc. of the first layer 160a and the second layer 350a may be variously changed.

제1 댐(D1) 위에는 봉지층(400)이 위치할 수 있다. 봉지층(400)은 표시 영역(DA)으로부터 연장되어 비표시 영역(NA)에까지 이를 수 있다. 봉지층(400)의 제1 무기 봉지층(410) 및 제2 무기 봉지층(430)은 제1 댐(D1) 위에 위치할 수 있다. 유기 봉지층(420)은 제1 댐(D1)의 일측 측면(표시 영역(DA)과 가까운 쪽의 측면)에까지 이를 수 있다. 유기 봉지층(420)은 제1 댐(D1)의 상부면, 타측 측면에까지 이르지 않을 수 있다. 즉, 제1 무기 봉지층(410) 및 제2 무기 봉지층(430)은 제1 댐(D1)과 중첩할 수 있고, 유기 봉지층(420)은 제1 댐(D1)과 중첩하지 않을 수 있다. 다만, 이에 한정되는 것은 아니며, 유기 봉지층(420)의 적어도 일부가 제1 댐(D1)과 중첩할 수도 있다. 제1 댐(D1)은 유기 봉지층(420)을 형성하는 공정에서 물질의 퍼짐을 제어할 수 있다. 유기 봉지층(420)은 표시 영역(DA)의 단부와 제1 댐(D1) 사이의 공간을 채우는 형태를 가질 수 있다.The encapsulation layer 400 may be positioned on the first dam D1 . The encapsulation layer 400 may extend from the display area DA to the non-display area NA. The first inorganic encapsulation layer 410 and the second inorganic encapsulation layer 430 of the encapsulation layer 400 may be positioned on the first dam D1 . The organic encapsulation layer 420 may extend to one side of the first dam D1 (a side close to the display area DA). The organic encapsulation layer 420 may not reach the upper surface and the other side of the first dam D1 . That is, the first inorganic encapsulation layer 410 and the second inorganic encapsulation layer 430 may overlap the first dam D1 , and the organic encapsulation layer 420 may not overlap the first dam D1 . have. However, the present invention is not limited thereto, and at least a portion of the organic encapsulation layer 420 may overlap the first dam D1 . The first dam D1 may control the spread of a material in the process of forming the organic encapsulation layer 420 . The organic encapsulation layer 420 may have a shape that fills a space between the end of the display area DA and the first dam D1 .

제2 댐(D2a, D2b)은 제1 절연층(550)과 동일한 물질로 이루어질 수 있다. 제2 댐(D2a, D2b) 위에는 차광 부재(555a)가 위치할 수 있다. 차광 부재(700)는 블랙 매트릭스(555)와 동일한 물질로 이루어질 수 있다. 제2 댐(D2a, D2b)은 제1 절연층(550)과 동일한 층에 위치할 수 있으며, 제1 절연층(550)을 형성하는 공정에서 함께 형성될 수 있다. 차광 부재(555a)는 블랙 매트릭스(555)와 동일한 층에 위치할 수 있으며, 블랙 매트릭스(555)를 형성하는 공정에서 함께 형성될 수 있다. 차광 부재(555a)는 제2 댐(D2a, D2b)과 중첩할 수 있다. 이때, 차광 부재(555a)는 제2 댐(D2a, D2b)보다 넓은 폭을 가질 수 있다. 차광 부재(555a)는 제2 댐(D2a, D2b)의 상부면 및 측면을 덮도록 형성될 수 있다. 다만, 이는 하나의 예시에 불과하며, 제2 댐(D2a, D2b)과 차광 부재(555a)의 위치, 중첩 관계, 폭, 재료 등은 다양하게 변경될 수 있다.The second dams D2a and D2b may be formed of the same material as the first insulating layer 550 . A light blocking member 555a may be positioned on the second dams D2a and D2b. The light blocking member 700 may be made of the same material as the black matrix 555 . The second dams D2a and D2b may be located on the same layer as the first insulating layer 550 , and may be formed together in the process of forming the first insulating layer 550 . The light blocking member 555a may be disposed on the same layer as the black matrix 555 , and may be formed together in the process of forming the black matrix 555 . The light blocking member 555a may overlap the second dams D2a and D2b. In this case, the light blocking member 555a may have a wider width than the second dams D2a and D2b. The light blocking member 555a may be formed to cover upper surfaces and side surfaces of the second dams D2a and D2b. However, this is only an example, and positions, overlapping relationships, widths, materials, etc. of the second dams D2a and D2b and the light blocking member 555a may be variously changed.

차광 부재(555a) 위에는 제2 절연층(560)이 위치할 수 있다. 제2 절연층(560)은 표시 영역(DA)으로부터 연장되어 비표시 영역(NA)에까지 이를 수 있다. 제2 절연층(560)은 차광 부재(555a)를 덮을 수 있으며, 복수의 제2 댐(D2a, D2b) 및 차광 부재(555a)와 중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 절연층(560)이 복수의 제2 댐(D2a, D2b) 중 일부와 중첩하고, 다른 일부와는 중첩하지 않을 수 있다. 예를 들면, 제2 절연층(560)이 복수의 제2 댐(D2a, D2b) 중 표시 영역(DA)에 가까운 쪽에 위치하는 것과는 중첩하고, 표시 영역(DA)으로부터 먼 쪽에 위치하는 것과는 중첩하지 않을 수 있다. 제2 댐(D2a, D2b)은 제2 절연층(560)을 형성하는 공정에서 물질의 퍼짐을 제어할 수 있다. 제2 절연층(560)은 표시 영역(DA)의 단부와 제2 댐(D2a, D2b) 사이의 공간을 채우는 형태를 가질 수 있다.A second insulating layer 560 may be positioned on the light blocking member 555a. The second insulating layer 560 may extend from the display area DA to the non-display area NA. The second insulating layer 560 may cover the light blocking member 555a and may overlap the plurality of second dams D2a and D2b and the light blocking member 555a. However, the present invention is not limited thereto, and the second insulating layer 560 may overlap some of the plurality of second dams D2a and D2b and may not overlap other portions. For example, the second insulating layer 560 overlaps with the one positioned closer to the display area DA among the plurality of second dams D2a and D2b and does not overlap with the one positioned farther from the display area DA. it may not be The second dams D2a and D2b may control the spread of a material in the process of forming the second insulating layer 560 . The second insulating layer 560 may have a shape to fill a space between the end of the display area DA and the second dams D2a and D2b.

제2 절연층(560) 위에는 편광층(600)이 위치할 수 있다. 편광층(600)은 표시 영역(DA)으로부터 연장되어 비표시 영역(NA)의 일부 영역에까지 이를 수 있다.A polarization layer 600 may be positioned on the second insulating layer 560 . The polarization layer 600 may extend from the display area DA to a partial area of the non-display area NA.

비표시 영역(NA)은 패드(PAD)가 형성되어 있는 패드부(30)를 포함할 수 있다. 비표시 영역(NA)은 기판(100)이 구부러지는 영역인 벤딩부(BA)를 더 포함할 수 있다. 벤딩부(BA)에는 표시 영역(DA)에 위치하는 소자와 패드부(30)에 위치하는 패드(PAD)를 연결하기 위한 배선 등이 위치할 수 있다.The non-display area NA may include the pad part 30 in which the pad PAD is formed. The non-display area NA may further include a bending portion BA that is an area in which the substrate 100 is bent. A wiring for connecting the device positioned in the display area DA and the pad PAD positioned in the pad part 30 may be positioned in the bending part BA.

일 실시예에 의한 표시 장치에서 제2 댐(D2a, D2b) 위에는 블랙 매트릭스(555)와 동일한 물질로 이루어진 차광 부재(555a)가 위치할 수 있으며, 이러한 차광 부재(555a)에 의해 표시 장치의 가장자리부에서 빛샘이 발생하는 것을 방지할 수 있다. 이하에서는 도 6 및 도 7을 참조하여 일 실시예에 의한 표시 장치의 가장자리에서의 빛샘을 방지하기 위한 차광 부재(555a)의 폭에 대해 설명한다.In the display device according to an exemplary embodiment, a light blocking member 555a made of the same material as the black matrix 555 may be positioned on the second dams D2a and D2b, and an edge of the display device is formed by the light blocking member 555a. It is possible to prevent light leakage from occurring. Hereinafter, a width of the light blocking member 555a for preventing light leakage at an edge of the display device according to an exemplary embodiment will be described with reference to FIGS. 6 and 7 .

도 6은 비교예에 의한 표시 장치의 일부 층에서의 광 경로를 나타낸 도면이고, 도 7은 일 실시예에 의한 표시 장치의 일부 층에서의 광 경로를 나타낸 도면이다. 비교예에 의한 표시 장치에서는 일 실시예에 의한 표시 장치에서 차광 부재를 생략한 구조를 가질 수 있다.6 is a diagram illustrating an optical path in some layers of a display device according to a comparative example, and FIG. 7 is a diagram illustrating an optical path in some layers of a display device according to an exemplary embodiment. The display device according to the comparative example may have a structure in which the light blocking member is omitted from the display device according to the embodiment.

도 6에 도시된 바와 같이, 비교예에 의한 표시 장치의 발광 소자에서 발생한 광이 유기 봉지층(420), 제2 무기 봉지층(430), 버퍼층(501), 제1 감지 절연층(510), 제1 절연층(550), 제2 절연층(560) 및 편광층(600)을 순차적으로 지나가면서 굴절될 수 있다.As shown in FIG. 6 , light generated from the light emitting device of the display device according to the comparative example is emitted from the organic encapsulation layer 420 , the second inorganic encapsulation layer 430 , the buffer layer 501 , and the first sensing insulating layer 510 . , may be refracted while sequentially passing through the first insulating layer 550 , the second insulating layer 560 , and the polarization layer 600 .

이때, 제2 절연층(560) 내로 입사된 광의 일부는 제2 절연층(560)과 편광층(600) 사이의 계면에서 전반사되고, 제2 절연층(560)과 제1 감지 절연층(510) 사이의 계면에서 전반사되어 표시 장치의 가장자리에까지 이르게 된다. 표시 장치의 가장자리까지 이동한 광이 전면(front surface)으로 출광할 경우 빛샘 현상이 나타날 수 있다.In this case, a portion of the light incident into the second insulating layer 560 is totally reflected at the interface between the second insulating layer 560 and the polarization layer 600 , and the second insulating layer 560 and the first sensing insulating layer 510 are ) is totally reflected at the interface between ) and reaches the edge of the display device. When the light that has moved to the edge of the display device exits to the front surface, a light leakage phenomenon may occur.

이하에서는 수학식1을 참조하여 제2 절연층(560)과 편광층(600) 사이의 계면에서 광이 전반사되는 조건에 대해 설명한다.Hereinafter, a condition in which light is totally reflected at the interface between the second insulating layer 560 and the polarization layer 600 will be described with reference to Equation 1 below.

(n_HRF: 제2 절연층의 굴절률, θ_c: 전반사각, n_pol: 편광층의 굴절률)(n _HRF : refractive index of the second insulating layer, θ _c : total reflection angle, n _pol : refractive index of the polarizing layer)

예를 들면, 제2 절연층(560)의 굴절률은 약 1.696이고, 편광층(600)의 굴절률은 약 1.50일 수 있다. 이때, 전반사각인 θ_c는 약 62.18도일 수 있다. 즉, 제2 절연층(560)과 편광층(600) 사이의 계면에서의 광의 입사각인 θ₄가 약 62.18도 이상이면 전반사될 수 있다.For example, the refractive index of the second insulating layer 560 may be about 1.696, and the refractive index of the polarization layer 600 may be about 1.50. In this case, the total reflection angle θ _c may be about 62.18 degrees. That is, when the incident angle θ ₄ of light at the interface between the second insulating layer 560 and the polarization layer 600 is about 62.18 degrees or more, total reflection may be achieved.

이하에서는 수학식2를 참조하여 발광 소자에서 발생한 광이 전반사되는 조건에 대해 설명한다.Hereinafter, a condition in which light generated from the light emitting device is totally reflected with reference to Equation 2 will be described.

→

(n_HRF: 제2 절연층의 굴절률, θ₄: 제2 절연층과 편광층 사이의 계면에서의 광의 입사각, n_YPVX: 제1 절연층의 굴절률, θ₃: 제1 절연층과 제2 절연층 사이의 계면에서의 광의 입사각, n_SiNx: 제1 감지 절연층의 굴절률, θ₂: 제1 감지 절연층과 제1 절연층 사이의 계면에서의 광의 입사각, n_MN: 유기 봉지층의 굴절률, θ₁: 유기 봉지층과 제2 무기 봉지층 사이의 계면에서의 광의 입사각, n_pol: 편광층의 굴절률)(n _HRF : refractive index of the second insulating layer, θ ₄ : incident angle of light at the interface between the second insulating layer and the polarizing layer, n _YPVX : refractive index of the first insulating layer, θ ₃ : the first insulating layer and the second insulating layer angle of incidence of light at the interface between the layers, n _SiNx : refractive index of the first sensing insulating layer, θ ₂ : angle of incidence of light at the interface between the first sensing insulating layer and the first insulating layer, n _MN : refractive index of the organic encapsulation layer, θ ₁ : incident angle of light at the interface between the organic encapsulation layer and the second inorganic encapsulation layer, n _pol : refractive index of the polarizing layer)

예를 들면, 제2 절연층(560)의 굴절률은 약 1.696이고, 제1 절연층(550)의 굴절률은 약 1.538일 수 있다. 또한, 제1 감지 절연층(510), 버퍼층(501) 및 제2 무기 봉지층(430)은 질화 규소(SiNx)로 이루어질 수 있고, 이들의 굴절률은 약 1.89일 수 있다. 또한, 유기 봉지층(420)의 굴절률은 약 1.51이고, 제1 무기 봉지층(410)의 굴절률은 약 1.89이며, 뱅크층(350)의 굴절률은 약 1.5일 수 있다. 이때, 유기 봉지층과 제2 무기 봉지층 사이의 계면에서의 광의 입사각이 약 80.7도 이상일 때 제2 절연층(560)과 편광층(600) 사이의 계면에서 광이 전반사될 수 있다. 즉, 발광 소자에서 발생한 광이 정면으로 즉, 기판에 수직한 방향으로 나오지 않고, 기판에 수직한 방향에 대해 약 80도 이상 기울어져 비스듬하게 나온 광은 제2 절연층(560)을 통과하지 못하고, 전반사될 수 있다.For example, the refractive index of the second insulating layer 560 may be about 1.696, and the refractive index of the first insulating layer 550 may be about 1.538. In addition, the first sensing insulating layer 510 , the buffer layer 501 , and the second inorganic encapsulation layer 430 may be made of silicon nitride (SiNx), and their refractive index may be about 1.89. In addition, the refractive index of the organic encapsulation layer 420 may be about 1.51, the refractive index of the first inorganic encapsulation layer 410 may be about 1.89, and the refractive index of the bank layer 350 may be about 1.5. In this case, when the incident angle of light at the interface between the organic encapsulation layer and the second inorganic encapsulation layer is about 80.7 degrees or more, the light may be totally reflected at the interface between the second insulating layer 560 and the polarization layer 600 . That is, the light generated from the light emitting device does not come out in the front, that is, in a direction perpendicular to the substrate, and the light emitted obliquely at an angle of about 80 degrees or more with respect to the direction perpendicular to the substrate does not pass through the second insulating layer 560 . , can be totally reflected.

일 실시예에 의한 표시 장치에서는 차광 부재(555a)가 제2 절연층(560)과 편광층(600) 사이의 계면에서 전반사되어 표시 장치의 가장자리부에 이르게 된 광을 흡수할 수 있다. 이하에서는 수학식 3을 참조하여 전반사된 광을 흡수하기 위한 차광 부재(555a)의 최소 폭(W_BM)에 대해 설명한다.In the display device according to the exemplary embodiment, the light blocking member 555a may absorb light that is totally reflected at the interface between the second insulating layer 560 and the polarization layer 600 and reaches the edge of the display device. Hereinafter, the minimum width W _BM of the light blocking member 555a for absorbing the totally reflected light will be described with reference to Equation 3 .

*

(θ4_min: 제2 절연층과 편광층 사이의 계면에서의 광의 입사각의 최소값, W_BM: 차광 부재의 폭, t_HRF: 제2 절연층의 두께)(θ4_min: the minimum value of the incident angle of light at the interface between the second insulating layer and the polarizing layer, W _BM : the width of the light blocking member, t _HRF : the thickness of the second insulating layer)

제2 절연층(560)의 두께가 약 25㎛인 경우, 차광 부재(555a)의 최소 폭은 약 94.75㎛ 이상일 수 있다. 즉, 차광 부재(555a)의 폭이 약 94.75㎛ 이상인 경우 차광 부재(555a)가 제2 절연층(560)과 편광층(600) 사이의 계면에서 전반사되어 표시 장치의 가장자리부에 이르게 된 광을 흡수하여 외부로 방출되지 않도록 함으로써, 빛샘을 방지할 수 있다. 이때, 차광 부재(555a)의 두께는 약 1.5㎛ 이상이고, 2.5㎛ 이하일 수 있다.When the thickness of the second insulating layer 560 is about 25 μm, the minimum width of the light blocking member 555a may be about 94.75 μm or more. That is, when the width of the light blocking member 555a is about 94.75 μm or more, the light blocking member 555a is totally reflected at the interface between the second insulating layer 560 and the polarizing layer 600 and reaches the edge of the display device. By absorbing and not emitting to the outside, light leakage can be prevented. In this case, the thickness of the light blocking member 555a may be greater than or equal to about 1.5 µm and less than or equal to 2.5 µm.

다음으로, 도 8 및 도 9를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.Next, a display device according to an exemplary embodiment will be described with reference to FIGS. 8 and 9 .

도 8 및 도 9에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 5에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 차광 부재의 위치가 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.The display device according to the embodiment shown in FIGS. 8 and 9 has substantially the same parts as the display device according to the embodiment shown in FIGS. 1 to 5 , and thus descriptions of the same parts will be omitted. In this embodiment, the position of the light blocking member is different from that of the previous embodiment, which will be further described below.

도 8 및 도 9는 일 실시예에 의한 표시 장치의 표시 영역과 비표시 영역의 경계 및 그 주변을 도시한 단면도이다. 도 8은 일 실시예에 따른 표시 장치의 패드부가 위치하지 않는 비표시 영역 및 그와 인접한 표시 영역을 도시하고 있다. 예를 들면, 일 실시예에 따른 표시 장치의 평면도 상에서 좌측, 상측 또는 우측 가장자리부에 위치하는 표시 영역과 비표시 영역의 경계부일 수 있다. 도 9는 일 실시예에 따른 표시 장치의 패드부가 위치하는 비표시 영역 및 그와 인접한 표시 영역을 도시하고 있다. 예를 들면, 일 실시예에 따른 표시 장치의 평면도 상에서 하측 가장자리부에 위치하는 표시 영역과 비표시 영역의 경계부일 수 있다.8 and 9 are cross-sectional views illustrating a boundary between a display area and a non-display area and a periphery thereof of a display device according to an exemplary embodiment. 8 illustrates a non-display area in which a pad part is not located and a display area adjacent thereto of the display device according to an exemplary embodiment. For example, it may be a boundary between the display area and the non-display area positioned on the left, upper, or right edge of the plan view of the display device according to the exemplary embodiment. 9 illustrates a non-display area in which a pad part of the display device is positioned and a display area adjacent thereto, according to an exemplary embodiment. For example, it may be a boundary between the display area and the non-display area positioned at the lower edge in a plan view of the display device according to an exemplary embodiment.

도 8 및 도 9에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 기판(100)의 비표시 영역(NA) 위에는 댐(D1, D2a, D2b) 및 패드(PAD)가 위치할 수 있다.8 and 9 , dams D1 , D2a , and D2b and a pad PAD may be positioned on the non-display area NA of the substrate 100 of the display device according to an exemplary embodiment.

댐(D1, D2a, D2b)은 제1 댐(D1) 및 제2 댐(D2a, D2b)을 포함할 수 있다. 비표시 영역(NA)에는 적어도 하나의 제1 댐(D1)과 적어도 하나의 제2 댐(D2a, D2b)이 위치할 수 있으며, 2개 이상의 제1 댐(D1)과 2개 이상의 제2 댐(D2a, D2b)이 위치할 수 있다. 제1 댐(D1)은 제2 댐(D2a, D2b)의 내측에 위치할 수 있다. 제1 댐(D1)은 제2 댐(D2a, D2b)보다 표시 영역(DA)에 더 가깝게 배치될 수 있다.The dams D1, D2a, and D2b may include a first dam D1 and a second dam D2a, D2b. At least one first dam D1 and at least one second dam D2a and D2b may be positioned in the non-display area NA, and two or more first dams D1 and two or more second dams may be located. (D2a, D2b) may be located. The first dam D1 may be located inside the second dams D2a and D2b. The first dam D1 may be disposed closer to the display area DA than the second dams D2a and D2b.

앞선 실시예에서 제1 절연층(550) 위에는 블랙 매트릭스(555)가 위치하고, 제2 댐(D2a, D2b) 위에는 차광 부재(555a)가 위치할 수 있고, 본 실시예에서 제1 절연층(550) 위에는 블랙 매트릭스(555)가 위치하지 않을 수 있다.In the previous embodiment, the black matrix 555 may be positioned on the first insulating layer 550 , the light blocking member 555a may be positioned on the second dams D2a and D2b , and in the present embodiment, the first insulating layer 550 may be positioned ), the black matrix 555 may not be located.

본 실시예에서 제2 댐(D2a, D2b) 위에는 제2 절연층(560)이 위치할 수 있고, 제2 절연층(560) 위에는 제3 절연층(570)이 위치할 수 있으며, 제3 절연층(570) 위에 차광 부재(700)가 위치할 수 있다.In this embodiment, the second insulating layer 560 may be positioned on the second dams D2a and D2b, and the third insulating layer 570 may be positioned on the second insulating layer 560, and the third insulating layer 560 may be positioned on the second insulating layer 560 . A light blocking member 700 may be positioned on the layer 570 .

제2 절연층(560)은 표시 영역(DA)으로부터 연장되어 비표시 영역(NA)에까지 이를 수 있다. 제2 절연층(560)은 제2 댐(D2a, D2b)을 덮을 수 있으며, 복수의 제2 댐(D2a, D2b) 및 차광 부재(555a)와 중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 절연층(560)이 복수의 제2 댐(D2a, D2b) 중 일부와 중첩하고, 다른 일부와는 중첩하지 않을 수 있다. 예를 들면, 제2 절연층(560)이 복수의 제2 댐(D2a, D2b) 중 표시 영역(DA)에 가까운 쪽에 위치하는 것과는 중첩하고, 표시 영역(DA)으로부터 먼 쪽에 위치하는 것과는 중첩하지 않을 수 있다. 제2 댐(D2a, D2b)은 제2 절연층(560)을 형성하는 공정에서 물질의 퍼짐을 제어할 수 있다. 제2 절연층(560)은 표시 영역(DA)의 단부와 제2 댐(D2a, D2b) 사이의 공간을 채우는 형태를 가질 수 있다.The second insulating layer 560 may extend from the display area DA to the non-display area NA. The second insulating layer 560 may cover the second dams D2a and D2b and may overlap the plurality of second dams D2a and D2b and the light blocking member 555a. However, the present invention is not limited thereto, and the second insulating layer 560 may overlap some of the plurality of second dams D2a and D2b and may not overlap other portions. For example, the second insulating layer 560 overlaps with the one positioned closer to the display area DA among the plurality of second dams D2a and D2b and does not overlap with the one positioned farther from the display area DA. may not be The second dams D2a and D2b may control the spread of a material in the process of forming the second insulating layer 560 . The second insulating layer 560 may have a shape to fill a space between the end of the display area DA and the second dams D2a and D2b.

제3 절연층(570)은 표시 영역(DA) 및 비표시 영역(NA)에 위치할 수 있다. 제3 절연층(570)은 제2 절연층(560)의 상부면 및 측면을 전체적으로 덮을 수 있으며, 제2 절연층(560)과 중첩할 수 있다. 제3 절연층(570)은 무기 물질을 포함할 수 있으며, 일례로 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.The third insulating layer 570 may be positioned in the display area DA and the non-display area NA. The third insulating layer 570 may entirely cover the upper surface and side surfaces of the second insulating layer 560 , and may overlap the second insulating layer 560 . The third insulating layer 570 may include an inorganic material, for example, an inorganic insulating material such as silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxynitride (SiOxNy).

차광 부재(700)는 비표시 영역(NA)에 위치할 수 있으며, 제2 댐(D2a, D2b)과 중첩할 수 있다. 앞선 실시예에서는 제2 댐(D2a, D2b)의 바로 위에 차광 부재(555a)가 위치할 수 있고, 본 실시예에서는 제2 댐(D2a, D2b)의 바로 위에 차광 부재(700)가 위치하지 않는다. 본 실시예에서 차광 부재(700)는 제2 댐(D2a, D2b) 위에 위치하되, 차광 부재(700)와 제2 댐(D2a, D2b) 사이에는 다른 구성 요소가 더 위치할 수 있다. 즉, 차광 부재(700)와 제2 댐(D2a, D2b) 사이에는 제2 절연층(560) 및 제3 절연층(570)이 위치할 수 있다.The light blocking member 700 may be positioned in the non-display area NA and may overlap the second dams D2a and D2b. In the previous embodiment, the light blocking member 555a may be located directly above the second dams D2a and D2b, and in the present embodiment, the light blocking member 700 is not located directly above the second dams D2a and D2b. . In the present embodiment, the light blocking member 700 is located on the second dams D2a and D2b, but other components may be further located between the light blocking member 700 and the second dams D2a and D2b. That is, the second insulating layer 560 and the third insulating layer 570 may be positioned between the light blocking member 700 and the second dams D2a and D2b.

제3 절연층(570) 및 차광 부재(700) 위에는 편광층(600)이 위치할 수 있다. 편광층(600)은 표시 영역(DA)으로부터 연장되어 비표시 영역(NA)의 일부 영역에까지 이를 수 있다. 본 실시예에서는 경우에 따라 편광층(600)이 생략될 수도 있다.A polarization layer 600 may be positioned on the third insulating layer 570 and the light blocking member 700 . The polarization layer 600 may extend from the display area DA to a partial area of the non-display area NA. In this embodiment, the polarization layer 600 may be omitted in some cases.

일 실시예에 의한 표시 장치에서 제2 댐(D2a, D2b) 위에는 차광 부재(700)가 위치할 수 있으며, 이러한 차광 부재(700)에 의해 표시 장치의 가장자리부에서 빛샘이 발생하는 것을 방지할 수 있다.In the display device according to an embodiment, the light blocking member 700 may be positioned on the second dams D2a and D2b, and the light blocking member 700 may prevent light leakage at the edge of the display device. have.

다음으로, 도 10 및 도 11을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.Next, a display device according to an exemplary embodiment will be described with reference to FIGS. 10 and 11 .

도 10 및 도 11에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 5에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제2 댐이 차광성 물질을 포함한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.The display device according to the embodiment illustrated in FIGS. 10 and 11 has substantially the same parts as the display device according to the embodiment illustrated in FIGS. 1 to 5 , and thus descriptions of the same parts will be omitted. This embodiment is different from the previous embodiment in that the second dam includes a light-blocking material, which will be further described below.

도 10 및 도 11은 일 실시예에 의한 표시 장치의 표시 영역과 비표시 영역의 경계 및 그 주변을 도시한 단면도이다. 도 10은 일 실시예에 따른 표시 장치의 패드부가 위치하지 않는 비표시 영역 및 그와 인접한 표시 영역을 도시하고 있다. 예를 들면, 일 실시예에 따른 표시 장치의 평면도 상에서 좌측, 상측 또는 우측 가장자리부에 위치하는 표시 영역과 비표시 영역의 경계부일 수 있다. 도 11은 일 실시예에 따른 표시 장치의 패드부가 위치하는 비표시 영역 및 그와 인접한 표시 영역을 도시하고 있다. 예를 들면, 일 실시예에 따른 표시 장치의 평면도 상에서 하측 가장자리부에 위치하는 표시 영역과 비표시 영역의 경계부일 수 있다.10 and 11 are cross-sectional views illustrating a boundary between a display area and a non-display area of a display device and a periphery thereof according to an exemplary embodiment. 10 illustrates a non-display area in which a pad part is not located and a display area adjacent thereto of the display device according to an exemplary embodiment. For example, it may be a boundary between the display area and the non-display area positioned on the left, upper, or right edge of the plan view of the display device according to the exemplary embodiment. 11 illustrates a non-display area in which a pad part of the display device is positioned and a display area adjacent thereto, according to an exemplary embodiment. For example, it may be a boundary between the display area and the non-display area positioned at the lower edge in a plan view of the display device according to an exemplary embodiment.

도 10 및 도 11에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 기판(100)의 비표시 영역(NA) 위에는 댐(D1, D2a, D2b) 및 패드(PAD)가 위치할 수 있다.10 and 11 , dams D1 , D2a , and D2b and a pad PAD may be positioned on the non-display area NA of the substrate 100 of the display device according to an exemplary embodiment.

댐(D1, D2a, D2b)은 제1 댐(D1) 및 제2 댐(D2a, D2b)을 포함할 수 있다. 비표시 영역(NA)에는 적어도 하나의 제1 댐(D1)과 적어도 하나의 제2 댐(D2a, D2b)이 위치할 수 있으며, 2개 이상의 제1 댐(D1)과 2개 이상의 제2 댐(D2a, D2b)이 위치할 수 있다. 제1 댐(D1)은 제2 댐(D2a, D2b)의 내측에 위치할 수 있다. 제1 댐(D1)은 제2 댐(D2a, D2b)보다 표시 영역(DA)에 더 가깝게 배치될 수 있다. The dams D1, D2a, and D2b may include a first dam D1 and a second dam D2a, D2b. At least one first dam D1 and at least one second dam D2a and D2b may be positioned in the non-display area NA, and two or more first dams D1 and two or more second dams may be located. (D2a, D2b) may be located. The first dam D1 may be located inside the second dams D2a and D2b. The first dam D1 may be disposed closer to the display area DA than the second dams D2a and D2b.

앞선 실시예에서 제1 댐(D1) 및 제2 댐(D2a, D2b)은 차광성 물질을 포함하지 않을 수 있고, 본 실시예에서 제1 댐(D1) 및 제2 댐(D2a, D2b)은 차광성 물질을 포함할 수 있다. 앞선 실시예에서 제1 절연층(550) 위에는 블랙 매트릭스(555)가 위치하고, 제2 댐(D2a, D2b) 위에는 차광 부재(555a)가 위치할 수 있고, 본 실시예에서 제1 절연층(550) 위에 블랙 매트릭스가 위치하지 않고, 제2 댐(D2a, D2b) 위에 차광 부재가 위치하지 않을 수 있다.In the previous embodiment, the first dam D1 and the second dams D2a and D2b may not include a light blocking material, and in the present embodiment, the first dam D1 and the second dams D2a and D2b are It may include a light-blocking material. In the previous embodiment, the black matrix 555 may be positioned on the first insulating layer 550 , the light blocking member 555a may be positioned on the second dams D2a and D2b , and in the present embodiment, the first insulating layer 550 may be positioned ), the black matrix may not be positioned, and the light blocking member may not be positioned on the second dams D2a and D2b.

제1 댐(D1)은 제1 층간 절연막(160)과 동일한 물질로 이루어진 제1 층(160a), 및 뱅크층(350) 및 스페이서(411) 중 적어도 어느 하나와 동일한 물질로 이루어진 제2 층(350a)을 포함할 수 있다. 뱅크층(350) 및 스페이서(411)는 차광성 물질을 포함할 수 있으며, 제1 댐(D1)의 제2 층(350a) 역시 차광성 물질을 포함할 수 있다. 제1 댐(D1)의 제1 층(160a)은 제1 층간 절연막(160)과 동일한 층에 위치할 수 있으며, 제1 층간 절연막(160)을 형성하는 공정에서 함께 형성될 수 있다. 제1 댐(D1)의 제2 층(350a)은 뱅크층(350) 및 스페이서(411) 중 적어도 어느 하나와 동일한 층에 위치할 수 있으며, 뱅크층(350) 및 스페이서(411) 중 적어도 어느 하나를 형성하는 공정에서 함께 형성될 수 있다. 제1 댐(D1)의 제2 층(350a)은 제1 층(160a) 위에 위치할 수 있다.The first dam D1 includes a first layer 160a made of the same material as the first interlayer insulating layer 160, and a second layer 160a made of the same material as at least one of the bank layer 350 and the spacer 411. 350a). The bank layer 350 and the spacer 411 may include a light blocking material, and the second layer 350a of the first dam D1 may also include a light blocking material. The first layer 160a of the first dam D1 may be located on the same layer as the first interlayer insulating layer 160 , and may be formed together in the process of forming the first interlayer insulating layer 160 . The second layer 350a of the first dam D1 may be positioned on the same layer as at least one of the bank layer 350 and the spacer 411 , and at least any one of the bank layer 350 and the spacer 411 . They may be formed together in the process of forming one. The second layer 350a of the first dam D1 may be positioned on the first layer 160a.

제2 댐(D2a, D2b)은 뱅크층(350)과 동일한 물질로 이루어질 수 있다. 뱅크층(350)은 차광성 물질을 포함할 수 있으며, 제2 댐(D2a, D2b) 역시 차광성 물질을 포함할 수 있다. 제2 댐(D2a, D2b)은 뱅크층(350)과 동일한 층에 위치할 수 있으며, 뱅크층(350)을 형성하는 공정에서 함께 형성될 수 있다.The second dams D2a and D2b may be formed of the same material as the bank layer 350 . The bank layer 350 may include a light blocking material, and the second dams D2a and D2b may also include a light blocking material. The second dams D2a and D2b may be located on the same layer as the bank layer 350 , and may be formed together in the process of forming the bank layer 350 .

제2 댐(D2a, D2b) 위에는 제2 절연층(560)이 위치할 수 있다. 제2 절연층(560)은 표시 영역(DA)으로부터 연장되어 비표시 영역(NA)에까지 이를 수 있다. 제2 절연층(560)은 제2 댐(D2a, D2b)을 덮을 수 있으며, 복수의 제2 댐(D2a, D2b)과 중첩할 수 있다. 제2 댐(D2a, D2b)은 제2 절연층(560)을 형성하는 공정에서 물질의 퍼짐을 제어할 수 있다. 제2 절연층(560)은 표시 영역(DA)의 단부와 제2 댐(D2a, D2b) 사이의 공간을 채우는 형태를 가질 수 있다.A second insulating layer 560 may be positioned on the second dams D2a and D2b. The second insulating layer 560 may extend from the display area DA to the non-display area NA. The second insulating layer 560 may cover the second dams D2a and D2b and may overlap the plurality of second dams D2a and D2b. The second dams D2a and D2b may control the spread of a material in the process of forming the second insulating layer 560 . The second insulating layer 560 may have a shape to fill a space between the end of the display area DA and the second dams D2a and D2b.

일 실시예에 의한 표시 장치에서 제2 댐(D2a, D2b)이 차광성 물질을 포함함으로써, 표시 장치의 가장자리부에서 빛샘이 발생하는 것을 방지할 수 있다.In the display device according to an exemplary embodiment, since the second dams D2a and D2b include the light blocking material, light leakage at the edge of the display device may be prevented.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improved forms of the present invention are also provided by those skilled in the art using the basic concept of the present invention as defined in the following claims. is within the scope of the right.

30: 패드부
100: 기판
111: 버퍼층
160: 제1 층간 절연막
160a: 제1 댐의 제1 층
191: 화소 전극
270: 공통 전극
350: 뱅크층
350a: 제1 댐의 제2 층
370: 발광층
400: 봉지층
410: 제1 무기 봉지층
420: 유기 봉지층
430: 제2 무기 봉지층
501: 버퍼층
510: 제1 감지 절연층
520, 540: 감지 전극
550: 제1 절연층
551: 제1 절연층의 개구부
555: 블랙 매트릭스
555a, 700: 차광 부재
560: 제2 절연층
570: 제3 절연층
600: 편광층
D1: 제1 댐
D2a, D2b: 제2 댐30: pad part
100: substrate
111: buffer layer
160: first interlayer insulating film
160a: the first floor of the first dam
191: pixel electrode
270: common electrode
350: bank layer
350a: second layer of first dam
370: light emitting layer
400: encapsulation layer
410: first inorganic encapsulation layer
420: organic encapsulation layer
430: second inorganic encapsulation layer
501: buffer layer
510: first sensing insulating layer
520, 540: sensing electrode
550: first insulating layer
551: opening of the first insulating layer
555: Black Matrix
555a, 700: light blocking member
560: second insulating layer
570: third insulating layer
600: polarizing layer
D1: first dam
D2a, D2b: second dam

Claims

a substrate including a display area and a non-display area;
a transistor positioned in the display area of the substrate;
a light emitting device connected to the transistor;
an encapsulation layer positioned on the light emitting device;
a sensing electrode positioned on the encapsulation layer;
a first insulating layer positioned on the sensing electrode and including an opening;
a second insulating layer positioned above the first insulating layer and within the opening, the second insulating layer having a higher refractive index than the first insulating layer;
first dams and second dams positioned in the non-display area of the substrate; and
and a light blocking member positioned on the second dam.

In claim 1,
The second dam includes the same material as the first insulating layer.

In claim 2,
The second dam is positioned on the same layer as the first insulating layer and is formed in the same process as the first insulating layer.

In claim 1,
Further comprising a black matrix positioned on the first insulating layer,
The light blocking member includes the same material as the black matrix.

In claim 4,
The light blocking member is positioned on the same layer as the black matrix, and is formed in the same process as the black matrix.

In claim 1,
the second insulating layer is located in the display area and the non-display area;
In the non-display area, the second insulating layer is positioned from a boundary between the display area and the non-display area to the second dam.

In claim 6,
The second insulating layer at least partially overlaps the second dam.

In claim 7,
The second insulating layer covers an upper surface of the light blocking member.

In claim 1,
the first dam
a first layer, and
and a second layer positioned on the first layer.

In claim 9,
a first interlayer insulating film positioned on the display area of the substrate; and
Further comprising a bank layer positioned on the first interlayer insulating film,
The first layer includes the same material as the first interlayer insulating film,
and the second layer includes the same material as the bank layer.

In claim 10,
the first layer is located on the same layer as the first interlayer insulating film and is formed in the same process as the first interlayer insulating film;
The second layer is positioned on the same layer as the bank layer, and is formed in the same process as the bank layer.

In claim 1,
The encapsulation layer is positioned in the display area and the non-display area.

In claim 12,
The encapsulation layer is
a first inorganic encapsulation layer;
an organic encapsulation layer positioned on the first inorganic encapsulation layer, and
a second inorganic encapsulation layer positioned on the organic encapsulation layer;
In the non-display area, the organic encapsulation layer is positioned from a boundary between the display area and the non-display area to the first dam.

In claim 13,
The first inorganic encapsulation layer and the second inorganic encapsulation layer overlap the first dam, and the organic encapsulation layer does not overlap the first dam.

In claim 1,
A width of the light blocking member is 94.75 μm or more.

In claim 1,
the second insulating layer is located in the display area and the non-display area;
The light blocking member is positioned on the second insulating layer.

17. In claim 16,
The display device further comprising a third insulating layer positioned between the second insulating layer and the light blocking member.

a substrate including a display area and a non-display area;
a transistor positioned in the display area of the substrate;
a pixel electrode connected to the transistor;
a light emitting layer positioned on the pixel electrode;
a common electrode positioned on the light emitting layer;
an encapsulation layer positioned on the common electrode;
a sensing electrode positioned on the encapsulation layer;
a first insulating layer positioned on the sensing electrode and including an opening;
a second insulating layer positioned above the first insulating layer and in the opening, and having a refractive index higher than that of the first insulating layer; and
a first dam and a second dam positioned in a non-display area of the substrate;
The first dam and the second dam include a light blocking material.

In claim 18,
a first interlayer insulating film positioned on the display area of the substrate; and
Further comprising a bank layer positioned on the first interlayer insulating film,
The first dam includes the same material as the first interlayer insulating film and the bank layer,
The second dam includes the same material as the bank layer.

In paragraph 19,
the second insulating layer is located in the display area and the non-display area;
In the non-display area, the second insulating layer is positioned from a boundary between the display area and the non-display area to the second dam.