KR20220127762A - 어드레싱 가능한 마스터-슬레이브 시스템 및 슬레이브 유닛 어드레싱 방법 - Google Patents

어드레싱 가능한 마스터-슬레이브 시스템 및 슬레이브 유닛 어드레싱 방법 Download PDF

Info

Publication number
KR20220127762A
KR20220127762A KR1020220029933A KR20220029933A KR20220127762A KR 20220127762 A KR20220127762 A KR 20220127762A KR 1020220029933 A KR1020220029933 A KR 1020220029933A KR 20220029933 A KR20220029933 A KR 20220029933A KR 20220127762 A KR20220127762 A KR 20220127762A
Authority
KR
South Korea
Prior art keywords
slave
master
address
control
output
Prior art date
Application number
KR1020220029933A
Other languages
English (en)
Inventor
마르쿠스 험
안드레아스 페셀
Original Assignee
에베엠-펩스트 물핑겐 게엠베하 운트 코. 카게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에베엠-펩스트 물핑겐 게엠베하 운트 코. 카게 filed Critical 에베엠-펩스트 물핑겐 게엠베하 운트 코. 카게
Publication of KR20220127762A publication Critical patent/KR20220127762A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L61/00Network arrangements, protocols or services for addressing or naming
    • H04L61/50Address allocation
    • H04L61/5038Address allocation for local use, e.g. in LAN or USB networks, or in a controller area network [CAN]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4247Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/37Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks
    • H04L12/28Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40Bus networks
    • H04L12/40006Architecture of a communication node
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks
    • H04L12/28Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40Bus networks
    • H04L12/407Bus networks with decentralised control
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L67/00Network arrangements or protocols for supporting network services or applications
    • H04L67/01Protocols
    • H04L67/12Protocols specially adapted for proprietary or special-purpose networking environments, e.g. medical networks, sensor networks, networks in vehicles or remote metering networks
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks
    • H04L12/28Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40Bus networks
    • H04L2012/40208Bus networks characterized by the use of a particular bus standard
    • H04L2012/40228Modbus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Software Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Health & Medical Sciences (AREA)
  • Computing Systems (AREA)
  • General Health & Medical Sciences (AREA)
  • Medical Informatics (AREA)
  • Small-Scale Networks (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
  • Circuits Of Receivers In General (AREA)

Abstract

본 발명은 시리즈에서 선행하는 슬레이브 유닛(20, 20', 20")의 출력으로부터 입력측 신호를 수신하기 위한 제어 입력(22) 및 출력측 신호를 n개의 슬레이브 유닛(20, 20', 20")의 시리즈에서 각각의 후속하는 슬레이브 유닛(20, 20', 20")으로 송신하기 위한 제어 출력(23)을 각각 갖는, 버스 라인(3)을 통해 직렬로 연결된 n개의 슬레이브 유닛(20, 20', 20")을 갖는 마스터-슬레이브 시스템(1)에 관한 것으로서,
제 1 슬레이브 유닛의 상기 제어 입력(22)은 시그널링되지 않고;
각 슬레이브 유닛(20, 20', 20")의 어드레스 메모리가 집합 브로드캐스트 어드레스 및/또는 개별 단위 어드레스를 저장하도록 설계되고;
또한, 2개의 직렬로 연속하는 슬레이브 유닛(20, 20', 20") 사이에, 각각의 제어 라인(32)이 제공되며, 상기 제어 라인은, 제어 출력(23)에서의 출력 신호가 동시에 각각의 후속하는 슬레이브 유닛의 제어 입력(22)에서의 입력 신호인 방식으로, 시리즈에서 선행하는 슬레이브 유닛의 제어 출력(22)을 후속하는 슬레이브 유닛의 제어 입력(22)에 각각 연결한다.

Description

어드레싱 가능한 마스터-슬레이브 시스템 및 슬레이브 유닛 어드레싱 방법 {ADDRESSABLE MASTER-SLAVE SYSTEM AND METHOD FOR ADDRESSING SLAVE UNITS}
본 발명은 어드레싱 가능한 마스터-슬레이브 시스템 및 슬레이브 유닛을 어드레싱하는 방법에 관한 것이다.
종래 기술에서, 그 구성요소를 갖는 다양한 버스 시스템 및 구성요소를 어드레싱하는 방법은 매우 오랫동안 알려져 왔다.
여기서, 원칙적으로, 마스터-슬레이브 기반 버스 시스템에서는, 마스터 유닛 또는 마스터 및 적어도 하나의 슬레이브 또는 슬레이브 유닛이 있지만, 바람직하게는 마스터에 의해 어드레싱될 수 있는, 즉, 제어될 수 있는 복수의 슬레이브 또는 슬레이브 유닛이 있다. 여기서, 마스터의 명령이나 메시지는 적어도 반이중 가능한 버스 시스템과 이 버스 시스템의 버스 라인을 통해 전송되며, 여기서 마스터의 명령은 제어할 슬레이브의 어드레스와 함께 시스템의 모든 슬레이브 유닛으로 전송된다. 모든 슬레이브가 명령을 수신하거나 "듣지만", 명령과 함께 전송된 어드레스를 가진 슬레이브만이 명령을 수락하거나 실행한다.
버스 시스템에 따라, 버스 라인은 연결 플러그가 제공될 수 있으며, 마스터에서 제1 슬레이브로 그리고 슬레이브에서 슬레이브로 직렬로 연결될 수 있다. 대안적으로, 슬레이브를 통한 루핑이 또한 가능하며, 여기서 각각의 경우 버스 라인은 마스터에서 제1 슬레이브로 이어진 다음 슬레이브에서 슬레이브로 연결되며, 이는 마찬가지로 슬레이브 또는 버스 토폴로지의 직렬 연결을 발생시킨다.
버스 라인을 통해 마스터에서 모든 슬레이브로 명령이 전송되기 때문에, 모든 슬레이브는 명령을 "듣거나" 수신하지만, 실제로 작동된 슬레이브만이 반응하는 것으로 추정된다. 이로부터, 제어될 모든 슬레이브의 어드레스는 마스터가 알아야 하고, 각 슬레이브는 버스 시스템 내에서 고유한 개별 어드레스를 소유해야 한다.
이러한 어드레스를 할당하기 위해, 종래 기술에서는 수동, 반자동 또는 자동 방법이 사용되며, 이는 예를 들어, 슬레이브의 어드레스는 시리즈의 마지막 슬레이브가 어드레싱될 때까지 서로 연결되어 확립된 순서대로 점진적으로 증가한다는 사실에 기초한다.
그러나, 이는 할당되는 어드레스가 미리 정해져 있고 고정된 패턴에 종속된다는 단점이 있다. 여기서, 미리 정해진 고정 패턴에서 벗어나는 "임의의" 어드레스를 슬레이브에 할당하는 것은 불가능하다.
각 슬레이브에서 수동으로 수행된 매개변수화에 의해 슬레이브의 어드레스가 메모리에 기록된 다음, 각 슬레이브에 대해 반복되어야 하는 프로세스인 어드레스 할당 변형도 존재하고, 여기서 어드레스는 또한 마스터와 통신해야 하므로, 비용이 많이 든다.
또한, 어드레싱 동안 슬레이브를 제어하는 슬레이브에서 슬레이브로 이어지는 제어 라인을 기반으로 하는 솔루션도 알려져 있고, 여기서 제어 라인 또는 제어 라인을 통해 전송된 신호가 예를 들어 스위치를 통해 제어되는 슬레이브에서 루프를 통해 전달되는 경우가 종종 있다. 그러나, 이러한 설계는 모든 슬레이브가 반드시 제어 라인에 의해 연결되어야 하는 단점이 있으며, 이는 서로 떨어져 있는 슬레이브의 경우 문제가 될 수 있고, 일반적으로 복잡한 명령 또는 복잡한 신호 시퀀스는 어드레싱을 제어하기 위해 제어 라인 또는 관련 버스 시스템을 통해 전송되어야 하므로 이러한 방법은 전반적으로 매우 복잡하다는 단점이 있다.
DE 103 36 301 A1은 자동 어드레싱 프로세스를 제안한다. 어드레싱 프로세스는 버스 라인이 있는 마스터-슬레이브 버스 시스템에 대해 마찬가지로 제공되며, 버스 라인의 시작 및 끝은 마스터 유닛에 연결된다. 이 방법에서, 어드레스 할당 과정 동안, 시스템의 버스 라인이 중단되므로, 마스터 유닛은 클럭 입력을 통해 슬레이브 유닛을 어드레싱해야 한다. 또한, 이 방법은 링 모양의 버스 라인이 있는 시스템에만 사용할 수 있다. 본 방법은 이러한 어드레싱 방법을 설명한다.
EP 2 287 689 EP에서 슬레이브 유닛에 대한 추가 버스 기반 어드레싱 방법이 알려져 있다. 이를 위해, 각 경우에 슬레이브 유닛에는 사용된 버스 시스템에 적합한 버스 인터페이스가 있어야 하며, 이를 통해 마스터-슬레이브 버스 시스템의 하나 이상의 버스 라인에 연결된다.
이러한 배경에서, 본 발명의 목적은 전술한 단점을 개선하고, 어드레스 할당을 위해 버스 아키텍처에 의존하고 구현, 처리 및 작동 중 간단하고 신뢰할 수 있는 슬레이브 유닛의 어드레싱을 위한 개선된 버스 기반 방법 및 대응하는 어드레싱 가능한 마스터-슬레이브 시스템을 제공하는 것이다.
이러한 목적은 청구항 제1항의 특징을 갖는 슬레이브 유닛을 어드레싱하기 위한 버스 기반 방법 및 청구항 제6항의 특징을 갖는 마스터-슬레이브 시스템으로 달성된다.
본 발명에 따른 솔루션은 케이블링 순서로 고유한 어드레스를 할당할 수 있다. 그럼에도 불구하고, 시프트 레지스터 방식과 달리, 오름차순 또는 내림차순으로 어드레스를 할당할 필요가 없기 때문에, 어드레스 공간 내에서 어드레스가 유연하게 할당될 수 있다.
또한, 일련 번호 자동 어드레싱과 관련된 이점(예를 들어, EP 2503763 B1에서 알려짐)은 슬레이브를 찾는 순서가 케이블링 순서로 엄격하게 발생하고 결과적으로 슬레이브 유닛의 위치가 케이블 계획에 따라 정확히 알려진다는 것이다.
알려진 어드레싱 방법에 대한 추가적인 이점은 2개의 인에이블 신호 중에서 선택하는 릴레이 및 스위치가 있는 인에이블 회로가 필요하지 않다는 것이다. 본 발명에 따른 방법은 인에이블링을 위한 단 하나의 제어 라인으로 이루어진다. 본 발명에 따른 회로 토폴로지에서, 하나의 슬레이브 유닛에서 다음 슬레이브 유닛으로 제어 신호를 전달하기 위해, 스위치가 필요하지 않다. 따라서 입력 및 출력 신호는 서로 완전히 분리된다.
여기서 본 발명의 기본 사상은 다음과 같은 개념이다. 본 발명에 따른 마스터-슬레이브 기반 버스 시스템에서, 마스터가 있고, 어드레싱될 n개의 슬레이브 유닛이 있다. 상기 슬레이브 유닛은 모두 버스 라인을 통해 반이중 가능 버스 시스템을 통해 상호 연결된다. 여기에서, 각 슬레이브에서, 버스는 다음 슬레이브로 루핑-스루되어, 각 경우에 모든 가입자의 모든 버스 신호가 버스 시스템에 연결된 다른 모든 가입자에게도 동시에 인가되는 효과가 있다.
본 발명에 따르면, 각각의 슬레이브는 또한 어드레싱을 위한 적어도 하나의 제어 출력(DCI-out)(디지털 또는 아날로그 출력)뿐만 아니라 적어도 하나의 제어 입력(DCI-in)(디지털 또는 아날로그 입력)도 갖는다. 제1 (초기) 슬레이브의 출력은 제2 슬레이브의 입력에 연결되고, 제2 출력은 제3 슬레이브에 연결되는 등이고, 마지막 슬레이브 유닛의 출력은 선택적으로 마스터의 입력에 연결되어 어드레싱 프로세스의 종료를 마스터에 알릴 수 있다.
본 발명에 따른 어드레싱 프로세스의 시작에서, 모든 슬레이브 유닛은 동일한 어드레스, 예를 들어 어드레스 "1"을 갖는다. 그러나, 이것은 선택한 버스 시스템 및 어드레스 공간에 따라 다르다. MODBUS-RTU를 사용하는 경우, 어드레스 공간의 범위는 1 내지 247이며, 여기서 어드레스 "0"은 모든 슬레이브에 대한 브로드캐스트 어드레스로 사용된다.
그러나, 알려진 버스 시스템의 브로드캐스트는 슬레이브 측에서 마스터에 대한 응답으로 이어지지 않는다. 이러한 초기 위치의 확립은 슬레이브 어드레스를 1로 변경하도록 MODBUS-RTU 브로드캐스트 어드레스 0에 대한 버스 명령을 통해 발생할 수 있다. 그러나, 모든 슬레이브가 팩토리에서 어드레스 1로 이미 제공되어 전달된 경우에는 필요하지 않다.
본 발명에 따른 방법이 수행된 후, 각 슬레이브 유닛은 버스 시스템에서 고유하게 할당된 슬레이브 어드레스를 가지므로, 마스터로부터의 통신 요청이 처리되고 단 하나의 슬레이브에 의해 응답된다. 버스에서 통신이 가능하도록 어드레스 할당이 필요하다. 본 발명에 따르면, 이러한 어드레싱은 자동으로 수행된다. 제1 슬레이브의 DCI-in이 연결되어 있지 않다. 어드레스 1에 대한 브로드캐스트 명령을 통해, 모든 슬레이브는 먼저 각각의 DCI-out에서 신호를 출력한다. 이 신호는 예를 들어 포지티브 또는 네거티브일 수 있는데, 즉, 접지 전위로 연결되는 브리지이기도 한다. 원칙적으로, 본 발명에 따른 개념은, 어드레싱된 어드레스를 갖고 입력 DCI-in에서 신호가 인가되지 않는 슬레이브 유닛만이 명령에 반응하는 것을 제공한다.
여전히 초기 어드레스가 1이고 DCI-in에 신호가 인가된 버스 시스템의 모든 가입자는 이 초기 어드레스에 대한 명령에 반응하지 않는다. 원칙적으로, 체인의 제1 가입자는 입력이 전혀 연결되어 있지 않기 때문에 DCI-in에 신호가 없다. 개념적으로, 따라서, 슬레이브 유닛은 이 슬레이브 유닛에 대해 다음 두 가지 조건이 충족되는 경우 명령을 실행하도록 제공된다.
(1) 제어 입력(DCI-in)에 인가된 신호가 없고,
(2) 어드레스는 마스터가 명령에 사용하는 어드레스와 일치한다.
그런 다음 버스 명령이 어드레스 1을 가진 가입자에게 보내지며, 이는 이 가입자에게 새 어드레스, 예를 들어 어드레스 2를 할당하며, 여기서 어드레스 공간의 임의의 다른 어드레스도 고려할 수 있다. 이때 슬레이브 체인의 제1 슬레이브만이 입력에 신호가 없으므로, 이 제1 슬레이브만이 이러한 명령에 반응한다. 그 후, 출력에서 신호를 비활성화하라는 명령이 이 새로운 어드레스 2로 전송된다. 따라서, 처음 2 개의 슬레이브는 더 이상 DCI-in에서 신호를 갖지 않지만, 제3, 제4 등은 계속 신호를 갖는다.
이 프로세스(어드레스 1로 리어드레스하는 명령을 전송, 등)는 어드레스 변경 요청에 대한 추가 확인이 복귀되지 않을 때까지 계속된다. 슬레이브 어드레스 1은 브로드캐스트 어드레스가 아니므로, 이 어드레스로 전송된 명령은 응답 텔레그램을 통해 슬레이브에 의해 확인된다. 선택적으로, 슬레이브는 신호 LED를 가질 수 있다. 이것은 신호가 DCI-in에 인가되거나 또는 이것이 접지에 연결되어 있는 동안 켜진다(이는 본 발명의 용어에서 시그널링된 입력으로 간주됨). 이에 따라, 어드레싱이 이미 얼마나 진행되었는지 슬레이브에서 감지하는 것도 가능하고, 다음 DCI-in에 대한 DCI-out의 잘못된 연결이 감지될 수 있다. 이 LED가 켜지지 않는 것은 체인의 제1 슬레이브에서만 그러한데, 이 슬레이브는 DCI-in 신호를 수신하지 않거나 또는 시그널링된 입력이 없기 때문이다.
즉, 방법은 다음과 같이 요약할 수 있다:
a) 모든 슬레이브 유닛이 동일한 어드레스를 수신하도록, 대응하는 브로드캐스트 명령에 의해 모든 가입자에게 슬레이브 어드레스 1 또는 다른 임의의 시작 어드레스를 선택적으로 할당하는 단계.
b) 그런 다음, 슬레이브 유닛의 각 출력에서 DCI-out의 출력 신호를 활성화하도록 모든 가입자에게 브로드캐스트 명령이 발생하거나 또는 연속적인 브로드캐스트 명령이 발생하는 단계.
c) 후속적으로, DCI-in 입력에 인가된 신호는 없지만(또는 시그널링된 상태가 없음) 시작 어드레스가 있는 슬레이브의 어드레스를 변경하는 것을 목표로, 공통 시작 어드레스로 리어드레싱 명령을 송신하는 단계가 발생한다. 각각의 변경된 어드레스는 어드레스 공간의 마스터가 자유롭게 결정할 수 있다.
d) 그런 다음, DCI-out 신호를 "비활성화"하도록 새로 할당된 슬레이브 어드레스에 명령을 연속적으로 전송하는 단계가 발생한다. 이것이 발생하자마자, 체인의 다음 연속 슬레이브에서, 신호는 더 이상 입력 DCI-in에 인가되지 않는다.
e) 원래 할당된 초기 어드레스를 가진 슬레이브의 어드레스 변경에 대한 명령의 승인이 더 이상 발생하지 않을 때까지 c) 및 d) 단계를 연속적으로 반복하는 단계가 발생한다. 여기에서, 마스터에 의한 승인의 수신이 없는 경우, 브로드캐스트로 전송되지 않은 텔레그램이 여러 번 반복된다는 점, 즉, 여러 번 전송된다는 점이 고려되어야 한다.
f) 선택적으로, 버스 체인의 마지막 슬레이브의 DCI-out은 마스터의 입력에 연결될 수 있고, 신호가 더 이상 인가되지 않으면 어드레싱 프로세스가 중단될 수 있으므로, 체인의 마지막 슬레이브가 출력 DCI-out에서 출력 신호를 비활성화한다.
위에 개시된 특징은 기술적으로 가능하고 상호 모순되지 않는 경우 원하는 대로 결합될 수 있다.
본 발명의 다른 유리한 개선 사항은 종속항에 특징이 나타나거나 도면을 참조하여 본 발명의 바람직한 실시예의 설명과 함께 더욱 상세하게 표시된다.
도 1은 마스터-슬레이브 버스 시스템의 예시적인 도식적 표현을 도시한다.
아래에서, 본 발명은 도 1에 따른 실시예를 참조하여 예로서 설명된다.
도 1에 도시된 마스터-슬레이브 버스 시스템(1)의 슬레이브 유닛(20, 20', 20")은 각각 제어 입력(22)(DCI-in 이라고도 함) 및 (DCI-out 이라고도 함)을 갖는다. 제1 유닛(20)의 제어 출력(23)은 제어 라인(32)을 통해 제2 유닛(20')의 제어 입력(22)에 연결되고, 제2 유닛(20')의 제어 출력(23)은 제3 및 여기서 마지막 유닛(20")의 제어 입력(22)에 각각의 경우 그 사이에 위치한 제어 라인(32)을 통해 연결된다.
체인에 슬레이브 유닛을 추가로 사용하면, 앞서 설명한 개념이 이러한 방식으로 계속해서 추가로 설계된다.
마지막 유닛(20")의 제어 출력(23)은 피드백 라인이라고도 하는 점선으로 표시된 제어 라인(33)을 통해 마스터(10)의 제어 입력(11)에 선택적으로 연결될 수 있어, 마스터(10)에게 어드레싱 프로세스의 종료를 알릴 수 있고, 이는 즉 제어 출력(23)이 마지막 슬레이브에 대한 마스터의 명령에 의해 비-시그널링된 상태가 된 경우, 마지막 유닛(20")에서 마스터(10)로의 신호 전송에 의해 구현된다.
또한, 각 유닛(20, 20', 20")은 마이크로 제어기에 의해 구현되는 상위 레벨 제어 로직(21)을 가지며, 이는 입력 회로에 의해 처리된 입력 측 신호를 사용하거나 처리하고, 출력 측 신호를 생성하기 위한 출력 회로를 제어하도록 설계된다. 유닛(20, 20', 20")은 마스터-슬레이브 버스 시스템(1)의 슬레이브로 제공되므로, 이들은 이하에서 슬레이브 유닛 또는 슬레이브로 지칭한다.
본 발명에 따른 방법의 시작에서, 미리 결정된 시작 어드레스는 모든 슬레이브(20, 20', 20")(예를 들어, 어드레스 1)에 할당된다.
마스터(10)가 시작 어드레스로 전송한 메시지는 모든 슬레이브(20, 20', 20")에 의해 수신 또는 처리되지만 슬레이브(20, 20', 20")의 응답으로 이어지지는 않는다(메시지가 브로드캐스트 어드레스 0으로 전송된 경우).
마스터-슬레이브 버스 시스템(1)의 올바른 작동을 위해, 각 슬레이브 유닛(20, 20', 20")은 버스 시스템 내에서 고유한 장치 어드레스를 가져야 하므로, 마스터(10)에 의한 통신 요청 또는 버스 라인(30)을 통해 마스터(10)에 의해 전송된 메시지는 오직 하나의 슬레이브(20, 20', 20")에 의해 특히 어드레스 변경 요청으로 인해 출력을 비-시그널링된 상태로 변경하는 슬레이브에 의해 처리되고 응답되므로, 다음(후속하는) 슬레이브의 입력에서 입력 신호가 더 이상 존재하지 않는다. 그러나, 이는 어드레싱된 슬레이브가 어드레스 변경 요청을 처리하기 위한 조건이다. 방법 시작 시, 제1 슬레이브에만 시그널링된 입력이 없으므로, 이 슬레이브는 또한 마스터의 명령에 따라 어드레싱만을 변경한다.
이 경우, 이 새로운 어드레스를 방금 수신한 슬레이브 유닛으로, 어드레스 변경 요구와 함께 마스터(10)에 의해 변경된 새로운 어드레스로의 명령의 송신이 발생한다. 명령은 이 슬레이브 유닛의 DCI-out 신호의 "비활성화"를 포함한다. 이것이 발생하자마자, 체인의 후속하는 연속 슬레이브에서, 신호는 더 이상 입력 DCI-in에 인가되지 않는다.
이 과정은 원래 할당된 초기 어드레스를 가진 슬레이브의 어드레스 변경에 대한 마스터(10)의 명령의 승인이 더 이상 발생하지 않을 때까지 연속적으로 반복된다. 선택적으로, 승인은 각 슬레이브(20, 20', 20")의 LED(4)를 통해 시각적으로 가시적인 방식으로 표시될 수 있다.
또한, 선택적으로, 이 방법의 종료는 마스터(10)가 어드레스 변경 명령을 마지막 슬레이브에 전송하고 상기 마지막 슬레이브가 선택적 제어 라인(33)을 통해 종료 조건을 마스터(10)에 전송할 때 발생할 수 있다.
따라서 모든 슬레이브(20, 20', 20")에 어드레스가 할당되었을 때, 즉, 방법을 종료하기 위한 조건 중 하나가 충족되었을 때, 슬레이브(20, 20', 20")는 어드레싱 모드에서 작동 모드로 전환될 수 있으며, 이는 마스터(10)의 메시지를 통해 새로 할당된 어드레스로 시작될 수 있다.
본 발명은 그 실시예와 관련하여 전술한 바람직한 실시예로 제한되지 않는다. 대신에, 근본적으로 다른 유형의 실시예에서도 표현된 솔루션을 사용하는 다수의 변형을 생각할 수 있다. 기술적으로 가능한 경우 모든 개시된 기능을 원하는 조합으로 사용할 수 있다.

Claims (7)

  1. 시리즈에서 선행하는 슬레이브 유닛(20, 20', 20")의 출력으로부터 입력측 신호를 수신하기 위한 제어 입력(22) 및 출력측 신호를 n개의 슬레이브 유닛(20, 20', 20")의 시리즈에서 각각의 후속하는 슬레이브 유닛(20, 20', 20")으로 송신하기 위한 제어 출력(23)을 각각 갖는, 버스 라인(3)을 통해 직렬로 연결된 n개의 슬레이브 유닛(20, 20', 20")을 갖는 마스터-슬레이브 시스템(1)으로서,
    제 1 슬레이브 유닛의 상기 제어 입력(22)은 시그널링되지 않고;
    각 슬레이브 유닛(20, 20', 20")의 어드레스 메모리가 집합 브로드캐스트 어드레스 및/또는 개별 단위 어드레스를 저장하도록 설계되고;
    또한, 2개의 직렬로 연속하는 슬레이브 유닛(20, 20', 20") 사이에, 각각의 제어 라인(32)이 제공되며, 상기 제어 라인은, 제어 출력(23)에서의 출력 신호가 동시에 각각의 후속하는 슬레이브 유닛의 제어 입력(22)에서의 입력 신호인 방식으로, 시리즈에서 선행하는 슬레이브 유닛의 제어 출력(23)을 후속하는 슬레이브 유닛의 제어 입력(22)에 각각 연결하는, 마스터-슬레이브 시스템(1).
  2. 제1항에 있어서, 상기 입력 회로 및 출력 회로 그리고 상기 제어 입력(22) 및 제어 출력(23)은 이들의 회로에 대해 서로 분리되고 및/또는 각각의 유닛(20, 20', 20")의 상위 레벨 제어 로직(21)에 의해서만 서로 연결되는 것을 특징으로 하는 마스터-슬레이브 시스템(1).
  3. 제1항 또는 제2항에 있어서, 각 슬레이브 유닛(20, 20', 20")은 내부 마이크로 제어기(21)를 갖는 것을 특징으로 하는 마스터-슬레이브 시스템(1).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 마스터(10)는 하나 이상의 슬레이브 유닛(20, 20', 20")에 어드레스 변경 명령을 보내도록 설계되고, 제어 입력(22)이 시그널링되지 않고 마스터(10)에 의해 어드레싱된 어드레스를 갖는 슬레이브 유닛(20, 20', 20")만이 어드레스 변경 명령을 실행하는 것을 특징으로 하는 마스터-슬레이브 시스템(1).
  5. 제4항에 있어서, 상기 마스터(10)는 이러한 명령을, 제어 출력(23)을 바람직하게는 후속하는 제어 입력(22)의 상태를 직접 결정하는 비-시그널링된 상태로 변환하도록 특정 어드레스를 갖는 슬레이브 유닛(20, 20', 20")으로 보내도록 설계되는 것을 특징으로 하는 마스터-슬레이브 시스템(1).
  6. 마스터-슬레이브 시스템(1), 특히 제1항 내지 제5항 중 어느 한 항에 따른 마스터-슬레이브 시스템(1)의 n개의 슬레이브 유닛(20, 20', 20")을 어드레싱하기 위한 방법으로서,
    a) 모든 슬레이브 유닛이 동일한 시작 어드레스를 갖도록, 바람직하게는 브로드캐스트 명령(들) 또는 팩토리 설정에 의해, 모든 n개의 슬레이브 유닛(20, 20', 20")에서 공통 시작 어드레스를 설정하는 단계,
    b) 해당 슬레이브 유닛의 각각의 제어 출력(23)에서 제어 출력(23)의 출력 신호를 활성화하도록 마스터(10)로부터 모든 슬레이브 유닛(20, 20', 20")으로 브로드캐스트 명령을 연속으로 송신하는 단계,
    c) 제어 입력(22)에 인가된 신호가 없거나 또는 시그널링된 상태가 없는 각각의 슬레이브 유닛의 어드레스를 변경하는 목표를 가지고 공통 시작 어드레스를 갖는 슬레이브 유닛(20, 20', 20")에 리어드레싱 명령을 송신하는 단계,
    d) 체인에서 연속적으로 이어지는 슬레이브 유닛(20, 20', 20")에서 신호가 더 이상 제어 입력(22)에 인가되지 않도록, 해당 슬레이브 유닛(20, 20', 20")의 제어 출력(23)에서 신호를 "비활성화"하기 위해 새로 할당된 각각의 슬레이브 어드레스에 명령을 송신하는 단계,
    e) 모든 슬레이브 유닛(20, 20', 20")이 리어드레싱될 때까지, 특히, 원래 할당된 초기 어드레스를 가진 슬레이브 유닛의 어드레스 변경을 위한 명령의 승인이 더 이상 발생하지 않을 때까지, c) 및 d) 단계를 연속적으로 반복하는 단계를 포함하는, 방법.
  7. 제6항에 있어서, 슬레이브 유닛의 체인의 마지막 슬레이브 유닛의 제어 출력(23)은 제어 라인(33)을 통해 마스터(10)의 입력에 연결되고, 신호가 마지막 슬레이브 유닛의 제어 출력(23)에 더 이상 인가되지 않고 따라서 체인의 마지막 슬레이브가 제6항의 단계 d)에 따른 지시로 인해 제어 출력(23)에서 출력 신호를 비활성화한 경우 어드레싱 프로세스가 중단되는, 방법.
KR1020220029933A 2021-03-11 2022-03-10 어드레싱 가능한 마스터-슬레이브 시스템 및 슬레이브 유닛 어드레싱 방법 KR20220127762A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102021105919.4A DE102021105919A1 (de) 2021-03-11 2021-03-11 Adressierbares Master-Slave-System sowie Verfahren zum Adressieren von Slave-Einheiten
DE102021105919.4 2021-03-11

Publications (1)

Publication Number Publication Date
KR20220127762A true KR20220127762A (ko) 2022-09-20

Family

ID=80775063

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220029933A KR20220127762A (ko) 2021-03-11 2022-03-10 어드레싱 가능한 마스터-슬레이브 시스템 및 슬레이브 유닛 어드레싱 방법

Country Status (5)

Country Link
US (1) US20220292034A1 (ko)
EP (1) EP4057596A1 (ko)
KR (1) KR20220127762A (ko)
CN (1) CN115080465A (ko)
DE (1) DE102021105919A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116032451B (zh) * 2023-01-11 2023-06-06 深圳市深视智能科技有限公司 一种三线半双工多机通信系统及三线半双工多机通信方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663924A (en) * 1995-12-14 1997-09-02 International Business Machines Corporation Boundary independent bit decode for a SDRAM
US5914957A (en) 1996-12-19 1999-06-22 Otis Elevator Company Automatic node configuration with identical nodes
DE10336301A1 (de) 2003-07-31 2005-03-10 Ego Elektro Geraetebau Gmbh Verfahren zur dynamischen Vergabe von Adressen sowie zugehörige Verwendung für Heizeinrichtungen
DE102004037227A1 (de) * 2004-07-30 2006-02-16 Sick Maihak Gmbh Verfahren und Vorrichtung zur Adressierung von Teilnehmern eines Bussystems
US7565470B2 (en) * 2007-12-04 2009-07-21 Holylite Microelectronics Corp. Serial bus device with address assignment by master device
US8594110B2 (en) * 2008-01-11 2013-11-26 Mosaid Technologies Incorporated Ring-of-clusters network topologies
EP2287689B1 (de) 2009-07-27 2012-11-14 Ziehl-Abegg AG Vorrichtung und Verfahren zur Adressierung einer Slave-Einheit
JP5045797B2 (ja) * 2010-02-24 2012-10-10 株式会社デンソー 通信用スレーブ
EP2503763B1 (de) 2011-03-18 2019-07-24 ebm-papst Mulfingen GmbH & Co. KG Verfahren zur vergabe von netzwerkadressen für ventilatoren
US10311010B2 (en) * 2011-10-05 2019-06-04 Analog Devices, Inc. Two-wire communication systems and applications
US9672182B2 (en) * 2014-08-21 2017-06-06 Infineon Technologies Ag High-speed serial ring
DE102014117797A1 (de) * 2014-10-10 2016-04-14 Ebm-Papst Mulfingen Gmbh & Co. Kg Dynamisch adressierbares Master-Slave-System sowie Verfahren zum dynamischen Adressieren von Slave-Einheiten
DE102015113491A1 (de) 2015-08-14 2017-02-16 Ebm-Papst Mulfingen Gmbh & Co. Kg Dynamikadressierung
JP6165286B1 (ja) * 2016-02-29 2017-07-19 株式会社安川電機 モータ制御システム、ロボットシステム、及びモータ制御システムの通信方法

Also Published As

Publication number Publication date
DE102021105919A1 (de) 2022-09-15
CN115080465A (zh) 2022-09-20
US20220292034A1 (en) 2022-09-15
EP4057596A1 (de) 2022-09-14

Similar Documents

Publication Publication Date Title
US10089273B2 (en) Dynamic addressing
US4750168A (en) Channel allocation on a time division multiplex bus
KR20220021425A (ko) 버스 시스템용 유닛, 복수의 유닛들을 갖는 마스터-슬레이브 버스 시스템, 및 버스 시스템의 유닛들을 어드레싱하는 방법
CN101981901B (zh) 借助冲突检查的总线地址自动分配
KR20220127762A (ko) 어드레싱 가능한 마스터-슬레이브 시스템 및 슬레이브 유닛 어드레싱 방법
JPH0141075B2 (ko)
CN105511340A (zh) 用于动态寻址从单元的可动态寻址主从系统和方法
CN106200454B (zh) 一种多mcu的通信系统及方法
JP2020532184A (ja) Dsiプロトコルに基づいて自動車両におけるセンサー構成を作動させるための方法
US11341077B2 (en) Method for the assignment of addresses by a master unit to a number of slave units
US4429387A (en) Special character sequence detection circuit arrangement
CN107734082B (zh) 一种地址分配方法及系统
CN110959141B (zh) 用于工业技术过程的控制方法和控制系统
US20230026273A1 (en) Status signal output
CN110995889A (zh) 地址分配系统和方法
CN113965547A (zh) 一种链路设备及链路设备通信地址配置方法
US4554657A (en) Multiplexed multiplex bus
US9078304B2 (en) Lighting system
US5157658A (en) Method and apparatus for identifying newly installed modem in dial-up network
EP0598297B1 (en) A polled communications network
JP4368478B2 (ja) エレベータのローカル機器ネットワークおよびこれの送信制御方法
US8578077B2 (en) Group master communication system and method for serially transmitting data in automation systems
WO2002101992A1 (ko) Communication apparatus and method for supporting carrier sense multiple access/collision detection
CN109799758B (zh) 一种can总线应用系统及处理节点的编号方法
US4634812A (en) Method of transferring information between microcomputers in a decentralized process control system, particularly for telephone systems