KR20220124905A - 메모리 저장 장치, 메모리 저장 장치의 구동 방법 및 호스트 장치의 구동 방법 - Google Patents

메모리 저장 장치, 메모리 저장 장치의 구동 방법 및 호스트 장치의 구동 방법 Download PDF

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Abstract

메모리 시스템의 신뢰성을 향상시킬 수 있는 메모리 저장 장치가 제공된다. 메모리 저장 장치는 메모리 컨트롤러 및 메모리 컨트롤러에 연결된 비휘발성 메모리를 포함하는 메모리 저장 장치로서, 메모리 컨트롤러는, 외부로부터 메모리 저장 장치의 시스템 셧다운(system shutdown)에 의해 유실된 LBA(logical block address) 정보를 요청하는 커맨드를 제공받고, 커맨드에 대한 응답으로, 메모리 저장 장치의 유실된 LBA 정보를 제공하고, 상기 유실된 LBA 정보에 대한 응답으로, 복구된 데이터를 제공받는다.

Description

메모리 저장 장치, 메모리 저장 장치의 구동 방법 및 호스트 장치의 구동 방법{MEMORY STORAGE DEVICE, METHOD FOR OPERATING THE STORAGE DEVICE AND METHOD FOR OPERATING A HOST DEVICE}
본 발명은 비휘발성 메모리를 포함하는 메모리 저장 장치, 메모리 저장 장치의 구동 방법 및 호스트 장치의 구동 방법에 대한 것이다.
반도체 메모리 장치들은 휘발성 메모리 장치들 및 비휘발성 메모리 장치들을 포함한다. 휘발성 메모리 장치의 리드(Read) 및 라이트(write) 속도는 빠른 반면, 휘발성 메모리 장치는 전원-오프일때, 저장된 내용을 잃을 수 있다. 반대로, 비휘발성 메모리 장치들은 전원-오프인 경우에도, 저장된 내용을 유지하므로, 비휘발성 메모리 장치들은 전원 공급 여부에 관계 없이 유지되어야 하는 컨텐츠를 저장하는 데 이용된다.
예컨대, 휘발성 메모리 장치는 정적 램(SRAM: static RAM), 동적 램(DRAM: dynamic RAM), 동기식 디램(SDRAM: synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치들은 전원-오프인 경우에도, 저장된 내용을 유지한다. 예컨대, 비휘발성 메모리 장치는 롬(ROM: read only memory), 프로그래머블 롬(PROM: programmable ROM), 전기적 프로그래머블 롬(EPROM: electrically programmable ROM), 전기적 소거 및 프로그램 가능 롬(EEPROM: electrically erasable and programmable ROM), 플래시 메모리(flash memory), 상변화 램(PRAM: phase change RAM), 마그네틱 램(MRAM: magnetic RAM), 저항성 램(RRAM: resistive RAM), 강유전체 램(FRAM: ferroelectric RAM) 등을 포함한다. 플래시 메모리는 NOR 타입 플래시 메모리 및 NAND 타입 플래시 메모리로 분류될 수 있다.
특히, 플래시 메모리 장치는 일반적인 EEPROM과 비교할 때, 고-집적화된 보조 대용량 저장 장치와 같은 것으로 구현될 수 있는 장점이 있다.
다양한 메모리 시스템들은 플래시 메모리를 이용하여 생산되고 있다. 메모리 시스템은 프로토콜을 통해 플래시 메모리로 데이터를 저장하거나 플래시 메모리로부터 데이터를 리드할 수 있다.
최근, 플래시 메모리의 멀티 스트림(multi stream) 환경에서 라이트 버퍼에 버퍼링되는 데이터의 양은 증가하는 추세이다. 라이트 버퍼에 버퍼링되는 데이터를 덤핑하는 경우에 데이터가 유실될 수 있어, 메모리 시스템의 신뢰성을 보다 향상시킬 수 있는 방법에 대한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 메모리 시스템의 신뢰성을 향상시킬 수 있는 메모리 저장 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 메모리 시스템의 신뢰성을 향상시킬 수 있는 메모리 저장 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 메모리 시스템의 신뢰성을 향상시킬 수 있는 호스트 장치의 구동 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 저장 장치는 메모리 컨트롤러 및 메모리 컨트롤러에 연결된 비휘발성 메모리를 포함하는 메모리 저장 장치로서, 메모리 컨트롤러는, 외부로부터 메모리 저장 장치의 시스템 셧다운(system shutdown)시스템 셧다운에 의해 유실된 LBA(logical block address) 정보를 요청하는 커맨드를 제공받고, 커맨드에 대한 응답으로, 메모리 저장 장치의 유실된 LBA 정보를 제공하고, 유실된 LBA 정보에 대한 응답으로, 복구된 데이터를 제공받을 수 있다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 호스트 장치의 구동 방법은 메모리 저장 장치에, 메모리 저장 장치의 시스템 셧다운에 의해 유실된 LBA 정보를 요청하는 커맨드를 전송하고, 커맨드에 대한 응답으로, 메모리 저장 장치의 유실된 LBA 정보를 수신하고, 수신한 메모리 저장 장치의 유실된 LBA 정보에 기초하여 복구 데이터를 생성하고, 생성된 복구 데이터를 메모리 저장 장치에 제공하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 저장 장치의 구동 방법은 메모리 저장 장치를 제공하고, 메모리 저장 장치의 시스템 셧다운에 의해 유실된 LBA 정보의 생성 여부를 포함하는 AER 커맨드(Asynchronous Event Request command)를 전송하고, AER 커맨드에 대한 응답으로, 메모리 저장 장치의 유실된 LBA 정보를 요청하는 커맨드를 수신하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 저장 장치의 구동 방법은 메모리 저장 장치를 제공하고, 외부로부터 리드 요청 신호를 제공받고, 리드 요청 신호에 대한 응답으로, 정정 불가(uncorrectable) 에러 신호를 제공하고, 외부로부터 LBA 상태 정보를 요청하는 커맨드를 제공받고, LBA 상태 정보를 요청하는 커맨드에 대한 응답으로, 시스템 셧다운에 의한 유실 상태 정보(lost status information)를 제공하고, 시스템 셧다운에 의한 유실 상태 정보에 대한 응답으로, 복구된 데이터를 제공받는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 3은 도 1의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 4는 도 1의 메모리 컨트롤러와 비휘발성 메모리에 대한 블록도이다.
도 5는 도 1의 메모리 컨트롤러, 메모리 인터페이스 및 비휘발성 메모리에 대한 블록도이다.
도 6은 몇몇 실시예에 따른 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 7은 몇몇 실시예에 따른 비휘발성 메모리 내부를 간략히 도시한 예시적인 도면이다.
도 8은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 9는 몇몇 실시예에 따른 호스트와 메모리 저장 장치의 동작을 설명하기 위한 래더 다이어그램이다.
도 10 및 도 11은 몇몇 실시예에 따른 덤핑 동작을 설명하기 위한 도면이다.
도 12는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 13은 몇몇 실시예에 따른 호스트와 메모리 저장 장치의 동작을 설명하기 위한 래더 다이어그램이다.
도 14 내지 도 17은 도 12 및 도 13의 호스트와 메모리 저장 장치의 동작을 설명하기 위한 도면들이다.
도 18은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 19는 몇몇 실시예에 따른 호스트와 메모리 저장 장치의 동작을 설명하기 위한 래더 다이어그램이다.
도 20은 도 18 및 도 19의 호스트와 메모리 저장 장치의 동작을 설명하기 위한 도면이다.
도 21은 몇몇 실시예에 따른 호스트와 메모리 저장 장치의 동작을 설명하기 위한 래더 다이어그램이다.
도 22는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
이하 도 1 내지 도 3을 참조하여 호스트(100), 메모리 컨트롤러(200) 및 비휘발성 메모리(300)를 포함하는 전자 장치(1)를 설명한다.
도 1은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 블록도이다. 도 3은 도 1의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 1을 참조하면, 전자 장치(1)는 호스트(100) 및 메모리 저장 장치(10)를 포함할 수 있다. 호스트(100)와 메모리 저장 장치(10)는 전기적으로 연결될 수 있다. 호스트(100)는 메모리 저장 장치(10)에 논리 블록 어드레스(LBA)(logical block address) 및 요청 신호(REQ)(request signal)를 제공할 수 있으며, 호스트(100)와 메모리 저장 장치(10)는 데이터(DATA)를 주고받을 수 있다. 예를 들어, 호스트(100)는 메모리 컨트롤러(200)와 연결될 수 있다.
호스트(100)는 예를 들어, PC(personal computer), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC, 서버(server) 등을 포함할 수 있다.
메모리 저장 장치(10)는 메모리 컨트롤러(200) 및 비휘발성 메모리(300)를 포함할 수 있다. 메모리 저장 장치(10)는 하나의 반도체 장치로 집적될 수 있다. 예를 들어, 메모리 저장 장치(10)는 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive) 등을 포함할 수 있다. 또한 예를 들어, 메모리 저장 장치(10)는 탈부착이 가능한 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick) 등을 포함할 수 있다. 메모리 저장 장치(10)가 SSD인 경우, 메모리 저장 장치(10)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다.
비휘발성 메모리(300)는 NAND 플래시 메모리(NAND flash memory)를 포함할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 비휘발성 메모리(300)는 NOR 플래시 메모리(NOR flash memory)를 포함하거나, PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 저항성 메모리를 포함할 수 있다.
메모리 컨트롤러(200)는 비휘발성 메모리(300)에 연결되어, 비휘발성 메모리(300)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(100)로부터 수신한 논리 블록 어드레스(LBA), 요청 신호(REQ) 등에 응답하여 비휘발성 메모리(300)에 어드레스(ADDR), 커맨드(CMD), 제어 신호(CTRL) 등을 제공할 수 있다. 즉, 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 신호들을 제공하여, 비휘발성 메모리(300)에 데이터를 라이트하거나, 비휘발성 메모리(300)로부터 데이터를 독출하도록 제어할 수 있다. 또한, 메모리 컨트롤러(200)와 비휘발성 메모리(300)는 데이터(DATA)를 주고받을 수 있다.
도 2를 참조하면, 메모리 컨트롤러(200)는 프로세서(210), 동작 메모리(220), 버퍼 메모리(230), 호스트 인터페이스(240), 메모리 인터페이스(250) 등을 포함할 수 있다.
프로세서(210)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 프로세서(210)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있다. 프로세서(210)는 동작 메모리(220)에 로딩된 펌웨어를 구동하여 메모리 컨트롤러(200)를 제어할 수 있다.
호스트 인터페이스(240)는 호스트(100)와 패킷(packet)을 송수신할 수 있다. 호스트(100)로부터 호스트 인터페이스(240)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(300)에 라이트될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(240)로부터 호스트(100)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(300)로부터 리드된 데이터 등을 포함할 수 있다.
메모리 인터페이스(250)는 비휘발성 메모리(300)에 라이트될 데이터를 비휘발성 메모리(300)로 송신하거나, 비휘발성 메모리(300)로부터 리드된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(250)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
동작 메모리(220)는 플래시 변환 레이어(flash transition layer)(FTL)를 포함할 수 있다. 플래시 변환 레이어는 비휘발성 메모리(300)의 라이트, 리드 및 이레이즈 동작 등을 관리하는 시스템 소프트웨어를 포함할 수 있다. 예를 들어, 플래시 변환 레이어는 펌웨어를 포함할 수 있다. 플래시 변환 레이어는 동작 메모리(220)에 로딩될 수 있다. 플래시 변환 레이어의 펌웨어는 프로세서(210)에 의해 실행될 수 있다.
동작 메모리(220)의 플래시 변환 레이어는 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(300) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(300) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(300) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
버퍼 메모리(230)는 메모리 저장 장치(10)의 초기 부팅에 필요한 코드 데이터를 저장할 수 있다. 버퍼 메모리(230)는 호스트(100)로부터 전달받은 논리 블록 어드레스(LBA), 요청 신호(REQ), 데이터(DATA), 커맨드 등을 버퍼링할 수 있다. 버퍼 메모리(230)에 버퍼링된 신호들은 메모리 인터페이스(250)를 통해 비휘발성 메모리(300)에 전달되어 이용될 수 있다. 예를 들어, 버퍼 메모리(230)에 버퍼링된 데이터(DATA)는 비휘발성 메모리(300)에 프로그램될 수 있다.
도 3을 참조하면, 비휘발성 메모리(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 전압 발생기(330), 리드 라이트 회로(340) 및 제어 로직 회로(350)(control logic) 등을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인(WL)들을 통해 어드레스 디코더(320)에 연결될 수 있다. 메모리 셀 어레이(310)는 비트 라인(BL)들을 통해 리드 라이트 회로(340)에 연결될 수 있다. 메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 행(row) 방향으로 배열되는 메모리 셀들은 워드 라인(WL)에 연결될 수 있다. 예를 들어, 열(column) 방향으로 배열되는 메모리 셀들은 비트 라인(BL)에 연결될 수 있다.
어드레스 디코더(320)는 워드 라인(WL)을 통해 메모리 셀 어레이(310)에 연결될 수 있다. 어드레스 디코더(320)는 제어 로직 회로(350)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(320)는 메모리 컨트롤러(200)로부터 어드레스(ADDR)를 제공받을 수 있다. 어드레스 디코더(320)는 전압 발생기(330)로부터 프로그램 및 리드 등의 동작에 필요한 전압을 제공받을 수 있다.
어드레스 디코더(320)는 수신한 어드레스(ADDR) 중 행 어드레스를 디코딩할 수 있다. 어드레스 디코더(320)는 디코딩된 행 어드레스를 이용하여 워드 라인(WL)을 선택할 수 있다. 디코딩된 열 어드레스(DCA)는 리드 라이트 회로(340)에 제공될 수 있다. 예를 들어, 어드레스 디코더(320)는 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(330)는 제어 로직 회로(350)의 제어에 따라 액세스 동작에 필요한 전압을 생성할 수 있다. 예를 들어, 전압 발생기(330)는 프로그램 동작을 수행하기 위해 필요한 프로그램 전압과 프로그램 검증 전압을 생성할 수 있다. 예를 들어, 전압 발생기(330)는 리드 동작을 수행하기 위하여 필요한 리드 전압들을 생성하고, 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압과 이레이즈 검증 전압 등을 생성할 수 있다. 또한, 전압 발생기(330)는 각 동작을 수행하기 위해 필요한 전압을 어드레스 디코더(320)에 제공할 수 있다.
리드 라이트 회로(340)는 비트 라인(BL)을 통해 메모리 셀 어레이(310)에 연결될 수 있다. 리드 라이트 회로(340)는 메모리 컨트롤러(200)와 데이터(DATA)를 주고받을 수 있다. 리드 라이트 회로(340)는 제어 로직 회로(350)의 제어에 응답하여 동작할 수 있다. 리드 라이트 회로(340)는 어드레스 디코더(320)로부터 디코딩된 열 어드레스(DCA)를 제공받을 수 있다. 리드 라이트 회로(340)는 디코딩된 열 어드레스(DCA)를 이용하여 비트 라인(BL)을 선택할 수 있다.
예를 들어, 리드 라이트 회로(340)는 수신한 데이터(DATA)를 메모리 셀 어레이(310)에 프로그램할 수 있다. 리드 라이트 회로(340)는 메모리 셀 어레이(310)로부터 데이터를 리드하고, 리드한 데이터를 외부(예를 들어, 메모리 컨트롤러(200))에 제공할 수 있다. 예를 들어, 리드 라이트 회로(340)는 감지 증폭기, 라이트 드라이버, 열 선택 회로 및 페이지 버퍼 등과 같은 구성을 포함할 수 있다.
제어 로직 회로(350)는 어드레스 디코더(320), 전압 발생기(330) 및 리드 라이트 회로(340)와 연결될 수 있다. 제어 로직 회로(350)는 비휘발성 메모리(300)의 동작을 제어할 수 있다. 제어 로직 회로(350)은 메모리 컨트롤러(200)로부터 제공된 제어 신호(CRTL) 및 커맨드(CMD)(예를 들어, 라이트 커맨드 및 리드 커맨드 등)에 응답하여 동작할 수 있다.
도 4는 도 1의 메모리 컨트롤러와 비휘발성 메모리에 대한 블록도이다.
도 4를 참조하면, 메모리 저장 장치(10)는 메모리 컨트롤러(200) 및 비휘발성 메모리(300)를 포함할 수 있다. 메모리 저장 장치(10)는 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 컨트롤러(200) 및 비휘발성 메모리(300)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 저장 장치(10)는 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
비휘발성 메모리(300)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(200)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 비휘발성 메모리(300)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 채널들(CH1~CHm)을 통해 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 비휘발성 메모리(300)로 전송하거나, 비휘발성 메모리(300)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(200)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(200)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(200)는 서로 다른 채널들을 통해 비휘발성 메모리(300)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 비휘발성 메모리(300)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 비휘발성 메모리(300)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 비휘발성 메모리(300)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 비휘발성 메모리(300)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(200)는 비휘발성 메모리(300)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(200)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(200)로 전송할 수 있다.
도 4에는 비휘발성 메모리(300)가 m개의 채널을 통해 메모리 컨트롤러(200)와 통신하고, 비휘발성 메모리(300)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 5는 도 1의 메모리 컨트롤러, 메모리 인터페이스 및 비휘발성 메모리에 대한 블록도이다. 도 1의 메모리 인터페이스(250)는 도 5의 컨트롤러 인터페이스 회로(250a)를 포함할 수 있다.
비휘발성 메모리(300)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(250b), 제어 로직 회로(350), 및 메모리 셀 어레이(310)를 포함할 수 있다. 여기서 제어 로직 회로(350) 및 메모리 셀 어레이(310)는 도 3의 제어 로직 회로(350) 및 메모리 셀 어레이(310)와 동일할 수 있다.
메모리 인터페이스 회로(250b)는 제1 핀(P11)을 통해 메모리 컨트롤러(200)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(250b)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(200)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(250b)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(200)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(250b)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(200)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(250b)는 제7 핀(P17)을 통해 메모리 컨트롤러(200)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(200)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수 개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(250b)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(250b)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
몇몇 실시예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(250b)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(250b)는 제5 핀(P15)을 통해 메모리 컨트롤러(200)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(250b)는 제6 핀(P16)을 통해 메모리 컨트롤러(200)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(200)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리(300)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(250b)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(250b)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(250b)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(250b)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(200)로 전송될 수 있다.
비휘발성 메모리(300)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(200)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)가 수신되는 경우, 메모리 인터페이스 회로(250b)는 메모리 컨트롤러(200)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(250b)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(250b)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(250b)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 메모리 인터페이스 회로(250b)는 레디/비지 출력 신호(nR/B)를 통해 비휘발성 메모리(300)의 상태 정보를 메모리 컨트롤러(200)로 전송할 수 있다. 비휘발성 메모리(300)가 비지 상태인 경우(즉, 비휘발성 메모리(300) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(250b)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 비휘발성 메모리(300)가 레디 상태인 경우(즉, 비휘발성 메모리(300) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(250b)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다.
예를 들어, 비휘발성 메모리(300)가 페이지 리드 명령에 응답하여 메모리 셀 어레이(310)로부터 데이터(DATA)를 리드하는 동안, 메모리 인터페이스 회로(250b)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 예를 들어, 비휘발성 메모리(300)가 프로그램 명령에 응답하여 메모리 셀 어레이(310)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(250b)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다.
제어 로직 회로(350)는 비휘발성 메모리(300)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(350)는 메모리 인터페이스 회로(250b)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(350)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 비휘발성 메모리(300)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(350)는 메모리 셀 어레이(310)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(310)로부터 데이터(DATA)를 리드하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(310)는 제어 로직 회로(350)의 제어에 따라 메모리 인터페이스 회로(250b)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(310)는 제어 로직 회로(350)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(250b)로 출력할 수 있다.
메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(200)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(250a)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 비휘발성 메모리(300)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(250a)는 제1 핀(P21)을 통해 비휘발성 메모리(300)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(250a)는 칩 인에이블 신호(nCE)를 통해 선택한 비휘발성 메모리(300)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(250a)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 비휘발성 메모리(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(250a)는 제7 핀(P27)을 통해 비휘발성 메모리(300)로 데이터 신호(DQ)를 전송하거나, 비휘발성 메모리(300)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(250a)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(250a)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리(300)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(250a)는 제5 핀(P25)을 통해 비휘발성 메모리(300)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(250a)는 제6 핀(P26)을 통해 비휘발성 메모리(300)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 비휘발성 메모리(300)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리(300)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(250a)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 비휘발성 메모리(300)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(250a)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 비휘발성 메모리(300)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(250a)는 비휘발성 메모리(300)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(250a)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
비휘발성 메모리(300)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(250a)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(250a)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(250a)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(250a)는 제8 핀(P28)을 통해 비휘발성 메모리(300)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(250a)는 레디/비지 출력 신호(nR/B)에 기초하여 비휘발성 메모리(300)의 상태 정보를 판별할 수 있다.
도 6은 몇몇 실시예에 따른 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 6를 참조하면, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)이 기판(도시되지 않음) 상에 제1 방향(x) 및 제2 방향(y)으로 배치될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 제3 방향(z)으로 연장된 형태를 가질 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 기판(도시되지 않음) 상에, 또는 기판(도시되지 않음) 내에 형성되는 공통 소스 라인(CSL: Common Source Line)에 공통으로 연결될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있으나, 공통 소스 라인(CSL)은 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 하단에 위치하는 것으로 한정되지 않는다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 3 x 3 배열로 배치되는 것으로 본 도면에 도시되었으나, 메모리 셀 어레이(310)에 배치된 복수의 셀 스트링들의 배치 형태와 수가 이에 제한되는 것은 아니다.
몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 그라운드 선택 라인(GSL: Ground Select Line)(GSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 그라운드 선택 라인(GSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 그라운드 선택 라인 (GSL3)과 연결될 수 있다.
또한, 몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 스트링 선택 라인(SSL: String Select Line)(SSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 스트링 선택 라인(SSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 스트링 선택 라인(SSL3)과 연결될 수 있다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 스트링 선택 라인 각각과 연결되는 스트링 선택 트랜지스터(SST: String Select Transistor)를 포함할 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 라인 각각과 연결되는 그라운드 선택 트랜지스터(GST: Ground Select Transistor)를 포함할 수 있다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 그라운드 선택 트랜지스터의 일단은 공통 소스 라인(CSL)과 연결될 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 복수의 메모리 셀들이 제3 방향(z)으로 차례로 적층될 수 있다. 본 도면엔 도시되지 않았으나, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 더미 셀들이 포함될 수 있다. 또한, 각 스트링에 포함된 스트링 선택 트랜지스터의 개수가 본 도면에 제한되는 것은 아니다.
예를 들어, 셀 스트링(NS11)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST11)와, 그라운드 선택 트랜지스터(GST11) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M11_1 내지 M11_8)과, 최상단 메모리 셀(M11_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST11)를 포함할 수 있다. 또한, 셀 스트링(NS21)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST21)와, 그라운드 선택 트랜지스터(GST21) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M21_1 내지 M21_8)과, 최상단 메모리 셀(M21_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST21)를 포함할 수 있다. 또한, 셀 스트링(NS31)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST31)와, 그라운드 선택 트랜지스터(GST31) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M31_1 내지 M31_8)과, 최상단 메모리 셀(M31_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST31)를 포함할 수 있다. 이하, 다른 스트링의 구성도 이와 유사할 수 있다.
기판(도시되지 않음) 또는 그라운드 선택 트랜지스터로부터 동일한 제3 방향(z)으로의 높이에 위치한 메모리 셀들은 각각의 워드 라인을 통해 전기적으로 공통으로 연결될 수 있다. 예를 들어, 메모리 셀들(M11_1, M21_1, 및 M31_1)이 형성된 높이의 메모리 셀들은 제1 워드 라인(WL1)과 연결될 수 있다. 또한, 메모리 셀들(M11_2, M21_2, 및 M31_2)이 형성된 높이의 메모리 셀들은 제2 워드 라인(WL2)과 연결될 수 있다. 이하, 제3 워드 라인(WL3) 내지 제8 워드 라인(WL8)과 연결되는 메모리 셀들의 배치 및 구조도 이와 유사하므로 설명을 생략한다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 스트링 선택 트랜지스터의 일단은 비트 라인(BL1, BL2, 및 BL3)과 연결될 수 있다. 예를 들어, 스트링 선택 트랜지스터(ST11, SST21, 및 SST31)는 제2 방향(y)으로 연장되는 비트 라인(BL1)과 연결될 수 있다. 비트 라인(BL2, 및 BL3)과 연결되는 다른 스트링 선택 트랜지스터에 대한 설명도 이와 유사하므로 설명을 생략한다.
하나의 스트링(또는 그라운드) 선택 라인 및 하나의 워드 라인에 대응하는 메모리 셀들은 하나의 페이지를 형성할 수 있다. 쓰기 동작 및 읽기 동작은 각 페이지의 단위로 수행될 수 있다. 각 페이지의 각 메모리 셀들은 둘 이상의 비트들을 저장할 수도 있다. 각 페이지의 메모리 셀들에 기입되는 비트들은 논리 페이지들을 형성할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는 기판(도시되지 않음) 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착될 수 있음을 의미한다. 또는, 메모리 셀들의 동작에 연관된 회로가 제3 방향(z)의 최상단의 컨택 부분과 연결될 수도 있다. 이에 대해서 도 7을 통해 자세히 살펴본다.
도 7은 몇몇 실시예에 따른 비휘발성 메모리 내부를 간략히 도시한 예시적인 도면이다.
도 7을 참조하면, 몇몇 실시예들에 따른, 비휘발성 메모리(300)는 C2C(chip to chip) 구조일 수 있다. 본 도면은, 비휘발성 메모리(300)의 셀 영역(CELL)이 도 6의 메모리 셀 어레이(310)에 대응될 수 있다.
C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리(300)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320, 도 6의 CSL에 해당)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 제3 방향(z)을 따라 복수의 워드 라인들(1331-1338; 1330, 도 6의 WL1 내지 WL8에 해당)이 적층될 수 있다. 워드 라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(1330)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트 라인(도 5의 BL1 내지 BL3에 해당)일 수 있다. 일 실시예에서, 비트 라인(1360c)은 제2 기판(1310)의 상면에 평행한 제2 방향(y)을 따라 연장될 수 있다.
도 7에 도시한 일 실시예에서, 채널 구조체(CH)와 비트 라인(1360c) 등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(1360c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트 라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들(1330)은 제2 기판(1310)의 상면에 평행한 제1 방향(x)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 워드 라인들(1330)과 셀 컨택 플러그들(1340)은, 제1 방향(x)을 따라 워드 라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드 라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 7을 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 7을 계속하여 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(z)에서 워드 라인들(1380)과 오버랩되지 않을 수 있다. 도 7을 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 몇몇 실시예들에 따른 비휘발성 메모리(300)는 제1 기판(1201)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1301)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 비휘발성 메모리(300)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리(300)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
이하 도 8 내지 도 11을 참조하여 덤핑 동작을 수행하는 메모리 컨트롤러(200)를 포함하는 전자 장치(1)를 설명한다.
도 8은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 9는 몇몇 실시예에 따른 호스트와 메모리 저장 장치의 동작을 설명하기 위한 래더 다이어그램이다. 도 10 및 도 11은 몇몇 실시예에 따른 덤핑 동작을 설명하기 위한 도면이다.
도 8 및 도 9를 함께 참조하면, 호스트(100)는 어플리케이션 프로세서(110)를 포함할 수 있다. 어플리케이션 프로세서(110)는 호스트(100)의 전체적인 동작을 제어할 수 있다. 어플리케이션 프로세서(110)는 메모리 컨트롤러(200)에 요청 신호(REQ), 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA)를 제공할 수 있다(S410). 여기서 요청 신호(REQ)는 라이트 데이터(WDATA)를 메모리 저장 장치(10)에 프로그램하도록 하는 라이트 요청 신호일 수 있다.
메모리 컨트롤러(200)는 버퍼 메모리(230), 데이터 라이트 모듈(260), 비트맵 생성 모듈(270), 유실 메모리 모듈(280), 커패시터(TC) 등을 포함할 수 있다. 여기서, 버퍼 메모리(230)는 도 2에 도시된 버퍼 메모리(230)에 해당될 수 있다. 또한, 데이터 라이트 모듈(260), 비트맵 생성 모듈(270), 유실 메모리 모듈(280) 등은 도 2에 도시된 프로세서(210)와 동작 메모리(220)에 의해 구현될 수 있으며, 해당 모듈들은 각 동작에 제한되지 않는다. 커패시터(TC)는 전체적으로 메모리 컨트롤러(200)에 연결될 수 있으며, 저장된 전하를 메모리 컨트롤러(200)의 구성들에 제공할 수 있다. 예를 들어, 메모리 컨트롤러(200)의 파워가 오프된 경우에, 메모리 컨트롤러(200)는 커패시터(TC)에 저장된 전하를 이용하여 동작을 수행할 수 있다.
버퍼 메모리(230)는 호스트(100)로부터 수신한 요청 신호(REQ), 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA)를 포함하는 신호를 버퍼링할 수 있다(S411). 즉, 버퍼 메모리(230)는 DRAM 등의 휘발성 메모리에 데이터를 버퍼링할 수 있다. 이에 따라서 비휘발성 메모리(300)에 라이트 데이터(WDATA)가 프로그램되기 전에 버퍼 메모리(230)에 의한 버퍼링이 수행될 수 있다. 버퍼 메모리(230)는 수신한 요청 신호(REQ), 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA)에 대한 응답으로 제1 라이트 완료 신호(WCS1)를 어플리케이션 프로세서(110)에 제공할 수 있다(S412). 여기서 제1 라이트 완료 신호(WCS1)는 호스트 인터페이스(240)를 통해 전달될 수 있다.
데이터 라이트 모듈(260)은 어드레스 매핑 테이블을 포함할 수 있다. 데이터 라이트 모듈(260)은 버퍼 메모리(230)로부터 논리 블록 어드레스(LBA), 라이트 데이터(WDATA) 및 요청 신호(REQ)을 전달받을 수 있다. 데이터 라이트 모듈(260)은 요청 신호(REQ)에 응답하여, 비휘발성 메모리(300)에 라이트 데이터(WDATA)가 라이트되도록 비휘발성 메모리(300)를 제어할 수 있다.
예를 들어, 데이터 라이트 모듈(260)은 어드레스 매핑 테이블에 기초하여 논리 블록 어드레스(LBA)를 어드레스(ADDR)으로 변환할 수 있다. 여기서 어드레스(ADDR)는 물리 블록 어드레스(physical block address)일 수 있다. 어드레스 매핑 테이블은 메모리 컨트롤러(200)의 제어에 의하여 변경될 수도 있다.
비트맵 생성 모듈(270)은 비트맵(BM)을 생성할 수 있다(S413). 예를 들어 비트맵 생성 모듈(270)은 데이터 라이트 모듈(260)로부터 전달받은 논리 블록 어드레스(LBA) 등에 기초하여 비트맵(BM)을 생성할 수 있다. 여기서 비트맵(BM)은 버퍼 메모리(230)에 로드될 수 있고, 논리 블록 어드레스(LBA)에 대응되도록 생성될 수 있다. 버퍼 메모리(230)에 로드된 비트맵(BM)은 비휘발성 메모리(300)에 라이트 데이터(WDATA)가 프로그램되는 경우 삭제될 수 있고, 라이트 데이터(WDATA)가 프로그램되지 않은 주소에 해당되는 비트맵(BM')은 삭제되지 않고 남을 수 있다. 해당 비트맵(BM')은 비휘발성 메모리(300)에 제공되어 프로그램될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
데이터 라이트 모듈(260)은 비휘발성 메모리(300)에 어드레스(ADDR), 커맨드(CMD), 라이트 데이터(WDATA) 및 비트맵(BM')을 제공할 수 있다(S414). 여기서 커맨드(CMD)는 라이트 커맨드에 해당될 수 있다. 비휘발성 메모리(300)는 커맨드(WCMD)에 응답하여 어드레스(ADDR)에 해당되는 메모리 셀 어레이(310)의 블록에 라이트 데이터(WDATA) 또는 비트맵(BM')을 프로그램할 수 있다(S415). 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 비휘발성 메모리(300)는 버퍼 메모리(230)에 로드된 비트맵(BM)이 삭제되는 경우 비트맵(BM')을 프로그램하지 않을 수 있다.
여기서 어드레스(ADDR), 커맨드(CMD) 및 라이트 데이터(WDATA)를 제공받은 비휘발성 메모리(300)는 이에 대한 응답으로 메모리 컨트롤러(200)에 제2 라이트 완료 신호(WCS2)를 제공할 수 있다(S416). 즉, 라이트 데이터(WDATA)에 대한 프로그램이 완료되기 전에도 제2 라이트 완료 신호(WCS2)는 메모리 컨트롤러(200)에 전달될 수 있다.
시스템 셧다운(system shutdown)은 메모리 컨트롤러(S417)에서 발생할 수 있다(S417). 시스템 셧다운은 메모리 저장 장치(10)에 공급되는 전원이 오프되는 것을 의미한다. 예를 들어, 공급 전원이 불시에 오프되는 경우, 시스템 셧다운은 SPO(sudden power off)에 해당될 수 있다. 도 9에서 시스템 셧다운이 S416 단계 후에 발생하는 것으로 도시되었으나, 시스템 셧다운은 S414 단계 또는 S415 단계가 진행되는 중에 발생할 수 있다. 이 때, 메모리 컨트롤러(200)는 커패시터(TC)에 저장된 전하를 이용하여 버퍼 메모리(230)에 버퍼링된 데이터를 덤핑(dumping)할 수 있다. 즉, 메모리 컨트롤러(200)의 덤핑 동작은 시스템 셧다운 발생 후에 커패시터(TC)에 저장된 전하가 소진되는 동안에 수행될 수 있다.
유실 메모리 모듈(280)에 대한 상세한 설명은 후술하도록 한다.
도 10 및 도 11을 참조하면, 0초일 때에 시스템 셧다운이 발생할 수 있다. 시스템 셧다운 발생 후에 커패시터(TC)에 저장된 전하가 소진되는 시간은 덤핑 시간(DT)일 수 있다. 여기서 덤핑 시간(DT)는 t2 초일 수 있다. 메모리 컨트롤러(200)는 비트맵(BM)를 유저 비트맵(BM_UD1)과 유저 비트맵(BM_UD2)으로 구분할 수 있다. 여기서 유저 비트맵(BM_UD1)은 프로그램할 라이트 데이터(WDATA)가 중요한 비트맵에 해당될 수 있고, 유저 비트맵(BM_UD2)은 유저 비트맵(BM_UD1)에 해당되는 라이트 데이터(WDATA)보다 중요하지 않은 비트맵에 해당될 수 있다. 즉, 유저 비트맵(BM_UD1)에 해당되는 유저 데이터(UD1)가 0초로부터 t1 초에 해당되는 제1 덤핑 시간(DT1) 동안 프로그램될 수 있다. 이에 따라서 유저 비트맵(BM_UD1)은 버퍼 메모리(230)로부터 삭제될 수 있다. 여기서 유실되서는 안되는 메타 데이터(MD)는 유저 비트맵(BM_UD1)에 해당될 수 있다.
메타 데이터(MD)는 제1 덤핑 시간(DT1)에 후속되는 제2 덤핑 시간(DT2) 동안에 비휘발성 메모리(300)에 프로그램될 수 있다. 여기서 제2 덤핑 시간(DT2)은 t1 초 내지 t2 초에 해당될 수 있다. 유저 비트맵(BM_UD2)은 버퍼 메모리(230)에 잔존하는 비트맵(BM')에 해당될 수 있다. 즉, 유저 비트맵(BM_UD2)에 해당되는 유저 데이터는 덤핑 시간(D2) 동안에 비휘발성 메모리(300)에 프로그램되지 않을 수 있다. 즉, 유저 비트맵(BM_UD2)은 제1 덤핑 시간(DT1) 동안에 프로그램되지 않은 페이지일 수 있다. 이에 따라서, 시스템 셧다운이 발생하는 경우에도, 비휘발성 메모리(300)는 유저 데이터(UD1)를 저장할 수 있다. 또한, 시스템 셧다운이 발생하면 휘발성 메모리에 해당되는 버퍼 메모리(230)에 로드된 데이터는 모두 소멸될 수 있다.
도 12는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 13은 몇몇 실시예에 따른 호스트와 메모리 저장 장치의 동작을 설명하기 위한 래더 다이어그램이다. 도 14 내지 도 17은 도 12 및 도 13의 호스트와 메모리 저장 장치의 동작을 설명하기 위한 도면들이다.
도 12 및 도 13을 참조하면, 메모리 저장 장치(10)는 파워 온될 수 있다(S420). 즉, 메모리 컨트롤러(200)는 파워 온될 수 있다. 여기서, 메모리 저장 장치(10)는 시스템 셧다운 발생 후에 파워 온된 것에 해당된다.
메모리 컨트롤러(200)는 비휘발성 메모리(300)로부터 비트맵(BM')을 로드할 수 있고(S421), 비휘발성 메모리(300)는 저장된 비트맵(BM')을 메모리 컨트롤러(200)에 제공할 수 있다(S422). 메모리 컨트롤러(200)의 유실 메모리 모듈(280)은 비트맵(BM')을 제공받을 수 있다. 또한, 메모리 컨트롤러(200)는 버퍼 메모리(230)에 비트맵(BM')을 로드할 수 있다. 도 14를 참조하면, 비트맵(BM')은 유저 비트맵(BM_UD2)을 포함할 수 있다. 여기서 비트맵(BM')에 기록된 페이지는 유실된 페이지를 의미할 수 있다.
도 12 내지 도 14를 참조하면, 메모리 컨트롤러(200)는 비트맵(BM')에 기초하여 비휘발성 메모리(300)에 로스트 마크(LM)를 제공하고 UECC 처리를 할 수 있다(S424). 예를 들어, 유실 메모리 모듈(280)은 비트맵(BM')에 기초하여 해당 페이지에 UECC(uncorrectable error correction code) 처리를 할 수 있다. 예를 들어, 비트맵(BM')의 유저 비트맵(BM_UD2)에 해당되는 페이지는 UECC 처리될 수 있다. 해당 페이지에 대한 리드 커맨드가 비휘발성 메모리(300)에 제공되는 경우, 정정불가임을 알리는 신호가 응답으로 제공될 수 있다. 유실 메모리 모듈(280)은 비트맵(BM')에 기초하여 해당 페이지에 로스트 처리를 할 수 있다. 예를 들어, 유실 메모리 모듈(280)은 비트맵(BM')의 유저 비트맵(BM_UD2)에 해당되는 페이지에 로스트 마크(LM)의 플래그를 표시할 수 있다. 로스트 마크(LM)는 비휘발성 메모리(300)의 스페어 영역에 저장될 수 있다. 이를 통해, 메모리 저장 장치(10)의 해당 페이지에 리드 동작이 수행되어도, 해당 데이터가 독출되지 않을 수 있다. 이에 따라서, 메모리 저장 장치(10)의 신뢰성이 향상될 수 있다.
메모리 컨트롤러(200)는 유실 LBA 리스트(L_LBA)를 생성할 수 있다(S425). 여기서 유실 LBA 리스트(L_LBA)는 유실된 LBA에 대한 정보를 포함할 수 있다. 유실 LBA 리스트(L_LBA)는 시스템 셧다운으로 인하여 유실된 LBA에 대한 정보를 포함할 수 있으나, 본 발명의 실시예는 이에 제한되지 않는다. 유실 LBA 리스트(L_LBA)는 복수의 LBA들을 포함할 수 있다. 즉, 비트맵(BM')의 페이지에 해당되는 LBA들은 유실 LBA 리스트(L_LBA)에 포함될 수 있다.
메모리 컨트롤러(200)는 유실 LBA 리스트(L_LBA)가 생성된 후에 호스트(100)에 AER 커맨드(Asynchronous Event Response command)(AER CMD)를 제공할 수 있다. 메모리 컨트롤러(200)는 유실 LBA 리스트(L_LBA)가 생성되지 않은 경우에도 호스트(100)에 AER 커맨드(AER CMD)를 제공할 수 있다. AER 커맨드(AER CMD)는 호스트 인터페이스(240)를 통해 전달될 수 있다.
도 15를 참조하면, 메모리 컨트롤러(200)로부터 호스트(100)에 제공되는 AER 커맨드(AER CMD)는 유실 LBA 리스트(L_LBA)의 생성 여부를 포함할 수 있다. 몇몇 실시예에서, AER 커맨드(AER CMD)의 일부의 값이 04인 경우, AER 커맨드(AER CMD)는 유실 LBA 리스트(L_LBA)가 시스템 셧다운에 의해 생성되었다는 정보를 포함할 수 있다. 다른 실시예에서, AER 커맨드(AER CMD)의 일부의 값이 05인 경우, AER 커맨드(AER CMD)는 이전의 유실 LBA 리스트(L_LBA)가 시스템 셧다운에 의해 삭제되었다는 정보를 포함할 수 있다. 즉, 이는 두번의 시스템 셧다운이 존재하는 동안 이전의 유실 LBA 리스트(L_LBA)가 전달되지 않은 경우에 해당될 수 있다. 다른 실시예에서, AER 커맨드(AER CMD)의 일부의 값이 06인 경우, AER 커맨드(AER CMD)는 유실 LBA 리스트(L_LBA)가 시스템 셧다운에 의해 생성되었다는 정보와 이전의 유실 LBA 리스트(L_LBA)가 시스템 셧다운에 의해 삭제되었다는 정보를 모두 포함할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, AER 커맨드(AER CMD)의 정보는 상기 설명한 것과 다를 수 있다.
다시 도 12 및 도 13을 참조하면, 호스트(100)는 메모리 컨트롤러(200)에 메모리 저장 장치(10)의 유실된 LBA 정보를 요청하는 커맨드를 제공할 수 있다. 예를 들어, 호스트(100)는 메모리 컨트롤러(200)에 Get Lost LBA List 커맨드를 제공할 수 있다(S427). 여기서 호스트(100)는 메모리 컨트롤러(200)로부터 제공받은 AER 커맨드(AER CMD)에 응답하여 메모리 저장 장치(10)의 유실된 LBA 정보를 요청하는 커맨드를 제공할 수 있다. 또한, 해당 유실된 LBA 정보를 요청하는 커맨드는 메모리 저장 장치(10)의 시스템 셧다운에 의해 유실된 LBA 정보를 요청하는 커맨드에 해당될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
도 16을 참조하면, 메모리 저장 장치(10)의 유실된 LBA 정보를 요청하는 커맨드는 Get Log Page 커맨드를 포함할 수 있다. 여기서 Get Log Page 커맨드의 로그 지시자(Log Identifier)는 C0 내지 FF 중 어느 하나일 수 있다. 호스트(100)가 로그 지시자를 C0 내지 FF 중 어느 하나로 지정하여 메모리 저장 장치(10)에 Get Log Page 커맨드를 제공함으로써, 호스트(100)는 메모리 저장 장치(10)에 메모리 저장 장치(10)의 유실된 LBA 정보를 요청할 수 있다.
여기서 Get Lost LBA List 커맨드는 Get Log Page 커맨드에 포함될 수 있다. 예를 들어, Get Lost LBA List 커맨드의 로그 지시자는 C0 내지 FF 중 어느 하나일 수 있다. 즉, 호스트(100)는 로그 지시자를 C0 내지 FF 중 어느 하나로 지정하여 메모리 저장 장치(10)에 Get Lost LBA List 커맨드를 제공함으로써, 메모리 저장 장치(10)의 유실된 LBA 정보를 요청할 수 있다.
다시 도 12 및 도 13을 참조하면, 메모리 컨트롤러(200)는 유실된 LBA 정보를 요청하는 커맨드에 응답하여 호스트(100)에 유실된 LBA 정보를 제공할 수 있다. 즉, 메모리 컨트롤러(200)는 호스트(100)에 유실 LBA 리스트(L_LBA)를 제공할 수 있다(S428).
도 17을 참조하면, 호스트(100)에 제공되는 유실 LBA 리스트(L_LBA)는 여러 정보를 포함할 수 있다. 예를 들어, 유실 LBA 리스트(L_LBA)는 유실된 LBA의 개수, 유실된 LBA 리스트, 유실된 이전의 LBA 리스트의 삭제 여부 등을 포함할 수 있다. 여기서, 본 발명의 실시예는 이에 제한되지 않고, 유실 LBA 리스트(L_LBA)는 시스템 셧다운에 의해 유실된 LBA의 개수, 시스템 셧다운에 의해 유실된 LBA 리스트, 시스템 셧다운에 의해 유실된 이전의 LBA 리스트의 삭제 여부 등을 포함할 수 있다.
다시 도 12 및 도 13을 참조하면, 호스트(100)는 수신한 유실 LBA 리스트(L_LBA)에 기초하여 데이터를 복구할 수 있다(S429). 유실 LBA 리스트(L_LBA)는 비트맵(BM')에 기초하여 생성되고, 유실된 LBA를 포함하므로, 해당 LBA에 대한 데이터를 복구할 수 있다. 예를 들어, 호스트(100)가 레플리카 데이터 등을 포함하는 경우, 해당하는 유실 LBA 리스트(L_LBA)에 기초하여 데이터를 복구할 수 있다. 즉 복구 데이터(DATA_R)가 생성될 수 있다.
호스트(100)는 복구 데이터(DATA_R)를 메모리 컨트롤러(200)에 제공할 수 있다(S430). 메모리 컨트롤러(200)는 복구 데이터(DATA_R)를 이용하여 유실된 데이터를 복구할 수 있다. 이에 따라서, 메모리 저장 장치(10)의 신뢰성이 보다 향상될 수 있다.
이하, 도 18 내지 도 20을 참조하여 리드 동작을 수행하는 호스트(100)를 포함하는 전자 장치(1)에 대하여 설명한다.
도 18은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 19는 몇몇 실시예에 따른 호스트와 메모리 저장 장치의 동작을 설명하기 위한 래더 다이어그램이다. 도 20은 도 18 및 도 19의 호스트와 메모리 저장 장치의 동작을 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18 및 도 19를 참조하면, 메모리 컨트롤러(200)는 유실 LBA 리스트(L_LBA)를 생성할 수 있다(S425). 여기서, 해당 동작은 도 1 내지 도 17을 참조하여 설명한 유실 LBA 리스트(L_LBA)의 생성에 해당된다. 즉, 시스템 셧다운에 의하여 유실된 LBA 리스트가 생성될 수 있다. 도 1 내지 도 17을 참조하여 설명한 것과 달리, 유실 LBA 리스트(L_LBA)가 호스트(100)에 제공되기 전에, 호스트(100)는 메모리 저장 장치(10)에 리드 요청 신호(RREQ) 및 LBA를 제공할 수 있다(S440). 메모리 컨트롤러(200)는 해당 신호를 버퍼링할 수 있고(S441), 해당되는 리드 커맨드(RCMD) 및 어드레스(ADDR)를 비휘발성 메모리(300)에 제공할 수 있다(S442).
여기서, 비휘발성 메모리(300)는 메모리 컨트롤러(200)에 의해 UECC 처리 및 로스트 처리되어 있을 수 있다. 즉, 도 13을 참조하여 설명한 것과 같이, 메모리 컨트롤러(200)는 해당 페이지를 UECC 처리 및 로스트 처리할 수 있다. 따라서, 메모리 저장 장치(10)는 리드 요청 신호(RREQ)에 대한 응답으로 호스트(100)에 정정불가 에러 신호(ERR_UNC)를 제공할 수 있다(S443). 여기서 정정불가 에러 신호(ERR_UNC)는 해당 페이지를 리드할 수 없다는 상태를 나타낼 수 있다.
호스트(100)는 정정불가 에러 신호(ERR_UNC)에 대한 응답으로 LBA 상태 정보를 요청하는 커맨드를 제공할 수 있다. 예를 들어, 호스트(100)는 Get LBA Status 커맨드를 메모리 저장 장치(10)에 제공할 수 있다(S444). 메모리 저장 장치(10)는 Get LBA Status 커맨드에 대한 응답으로 시스템 셧다운에 의한 유실 상태 정보를 제공할 수 있다. 예를 들어, 메모리 저장 장치(10)는 Get LBA Status 커맨드에 대한 응답으로 Lost Status를 호스트(100)에 제공할 수 있다(S445). 도 20을 참조하면, 메모리 저장 장치(10)로부터 호스트(100)에 제공되는 LBA Status의 일부의 값이 03인 경우, 해당 응답은 시스템 셧다운에 의한 유실 상태 정보를 포함할 수 있다. 즉, 호스트(100)는 Lost Status를 제공받아 메모리 저장 장치(10)의 해당 페이지가 유실 상태임을 확인할 수 있다. 따라서, 메모리 저장 장치(10) 및 호스트(100)를 포함하는 전자 장치(1)의 신뢰성이 보다 향상될 수 있다.
이하, 도 21을 참조하여 복구 동작을 수행하는 호스트(100)를 포함하는 전자 장치(1)에 대하여 설명한다.
도 21은 몇몇 실시예에 따른 호스트와 메모리 저장 장치의 동작을 설명하기 위한 래더 다이어그램이다. 설명의 편의를 위해, 도 1 내지 도 20을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 21을 참조하면, 메모리 컨트롤러(200)는 유실 LBA 리스트(L_LBA)를 생성할 수 있다(S425). 또한, 메모리 컨트롤러(200)와 호스트(100) 간의 신호 송수신에 의하여 호스트(100)는 유실 LBA 리스트(L_LBA)를 제공받을 수 있다. 이어서, 호스트(100)는 메모리 저장 장치(10)에 리드 요청 신호(RREQ) 및 LBA를 제공할 수 있다(S440). 도 18 내지 도 20을 참조하여 설명한 것과 같이, 호스트(100)는 Get LBA Status 커맨드에 대한 응답으로 Lost Status를 제공받을 수 있다(S445).
호스트(100)는 시스템 셧다운에 의한 유실 상태 정보를 제공받아, 유실 상태에 해당되는 경우 유실 LBA 리스트(L_LBA)에 기초하여 데이터를 복구할 수 있다(S446). 즉, 호스트(100)는 기존에 제공받은 유실 LBA 리스트(L_LBA)를 이용하여 데이터를 복구할 수 있다. 이어서, 호스트(100)는 복구 데이터(DATA_R)를 메모리 저장 장치(10)에 제공할 수 있다(S447). 메모리 컨트롤러(200)는 복구 데이터(DATA_R)를 이용하여 유실된 데이터를 복구할 수 있다. 이에 따라서, 메모리 저장 장치(10)의 신뢰성이 보다 향상될 수 있다.
이하, 도 22를 참조하여 복수의 비휘발성 메모리(301, 302, 303)을 포함하는 전자 장치(2)에 대하여 설명한다.
도 22는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 22를 참조하면, 메모리 저장 장치(10)는 메모리 컨트롤러(200)와 연결된 복수의 비휘발성 메모리(301, 302, 303)를 포함할 수 있다.
각각의 비휘발성 메모리(301, 302, 303)는 도 1 내지 도 21을 참조하여 설명한 비휘발성 메모리(300)와 실질적으로 동일할 수 있다. 예를 들어, 각각의 비휘발성 메모리(301, 302, 303)는 메모리 셀 어레이(310), 어드레스 디코더(320), 전압 발생기(330), 리드 라이트 회로(340) 및 제어 로직 회로(350) 등을 포함할 수 있다.
메모리 컨트롤러(200)와 비휘발성 메모리(301)는 제1 채널(Channel 1)을 통해 연결될 수 있다. 메모리 컨트롤러(200)와 비휘발성 메모리(302)는 제2 채널(Channel 2)을 통해 연결될 수 있다. 메모리 컨트롤러(200)와 비휘발성 메모리(303)는 제3 채널(Channel 3)을 통해 연결될 수 있다.
도 1 내지 도 21을 참조하여 설명한 호스트(100) 및 메모리 저장 장치(10)의 구동 동작은 전자 장치(2)에 의하여 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 장치 100: 호스트
200: 메모리 컨트롤러 210: 프로세서
220: 동작 메모리 230: 버퍼 메모리
240: 호스트 인터페이스 250: 메모리 인터페이스
260: 데이터 라이트 모듈 270: 비트맵 생성 모듈
280: 유실 메모리 모듈 300: 비휘발성 메모리

Claims (20)

  1. 메모리 컨트롤러; 및
    상기 메모리 컨트롤러에 연결된 비휘발성 메모리를 포함하는 메모리 저장 장치로서,
    상기 메모리 컨트롤러는,
    외부로부터 상기 메모리 저장 장치의 시스템 셧다운(system shutdown)에 의해 유실된 LBA(logical block address) 정보를 요청하는 커맨드를 제공받고,
    상기 커맨드에 대한 응답으로, 상기 메모리 저장 장치의 유실된 LBA 정보를 제공하고,
    상기 유실된 LBA 정보에 대한 응답으로, 복구된 데이터를 제공받는 메모리 저장 장치.
  2. 제 1항에 있어서,
    상기 메모리 저장 장치의 시스템 셧다운에 의해 유실된 LBA 정보를 요청하는 커맨드는 호스트 장치로부터 제공된 Get Log Page 커맨드를 포함하는 메모리 저장 장치.
  3. 제 2항에 있어서,
    상기 Get Log Page 커맨드의 로그 지시자(log identifier)는 C0 내지 FF 중 어느 하나인 메모리 저장 장치.
  4. 제 3항에 있어서,
    상기 Get Log Page 커맨드는 Get Lost LBA List 커맨드인 메모리 저장 장치.
  5. 제 1항에 있어서,
    상기 유실된 LBA 정보는 시스템 셧다운에 의해 유실된 LBA의 개수, 시스템 셧다운에 의해 유실된 LBA 리스트 및 상기 시스템 셧다운에 의해 유실된 이전의 LBA 리스트의 삭제 여부를 포함하는 메모리 저장 장치.
  6. 제 1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 외부로부터 라이트 데이터 및 LBA를 수신하여 버퍼링하고,
    상기 버퍼링된 라이트 데이터 및 LBA에 기초하여 비트맵을 생성하고,
    상기 시스템 셧다운에 의한 덤프 시간(dumping time) 동안에, 상기 LBA에 기초하여 상기 버퍼링된 라이트 데이터 및 상기 비트맵을 상기 비휘발성 메모리에 프로그램하는 메모리 저장 장치.
  7. 제 6항에 있어서,
    상기 메모리 컨트롤러는,
    상기 비휘발성 메모리로부터 상기 프로그램된 비트맵을 로드하고,
    상기 로드된 비트맵에 기초하여 상기 비휘발성 메모리에 유실된 페이지를 표시하는 메모리 저장 장치.
  8. 제 7항에 있어서,
    상기 메모리 컨트롤러는 상기 로드된 비트맵에 기초하여 상기 유실된 LBA 정보를 생성하는 메모리 저장 장치.
  9. 제 1항에 있어서,
    상기 복구된 데이터는 상기 유실된 LBA 정보에 대응되는 메모리 저장 장치.
  10. 제 1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 외부로부터 리드 요청 신호를 제공받고,
    상기 리드 요청 신호에 대한 응답으로, 정정 불가(uncorrectable) 에러 신호를 제공하고,
    상기 외부로부터 LBA 상태 정보를 요청하는 커맨드를 제공받고,
    상기 LBA 상태 정보를 요청하는 커맨드에 대한 응답으로, 시스템 셧다운에 의한 유실 상태 정보를 제공하는 메모리 저장 장치.
  11. 제 10항에 있어서,
    상기 메모리 컨트롤러는 상기 시스템 셧다운에 의한 유실 상태 정보에 대한 응답으로, 복구된 데이터를 제공받는 메모리 저장 장치.
  12. 메모리 저장 장치에, 상기 메모리 저장 장치의 시스템 셧다운에 의해 유실된 LBA 정보를 요청하는 커맨드를 전송하고,
    상기 커맨드에 대한 응답으로, 상기 메모리 저장 장치의 유실된 LBA 정보를 수신하고,
    상기 수신한 메모리 저장 장치의 유실된 LBA 정보에 기초하여 복구 데이터를 생성하고,
    상기 생성된 복구 데이터를 상기 메모리 저장 장치에 제공하는 것을 포함하는 호스트 장치의 구동 방법.
  13. 제 12항에 있어서,
    상기 복구된 데이터는 상기 유실된 LBA 정보에 대응되는 호스트 장치의 데이터를 포함하는 호스트 장치의 구동 방법.
  14. 제 12항에 있어서,
    상기 메모리 저장 장치의 시스템 셧다운에 의해 유실된 LBA 정보를 요청하는 커맨드는 Get Log Page 커맨드를 포함하는 호스트 장치의 구동 방법.
  15. 제 14항에 있어서,
    상기 Get Log Page 커맨드는 Get Lost LBA List 커맨드인 호스트 장치의 구동 방법.
  16. 메모리 저장 장치를 제공하고,
    상기 메모리 저장 장치의 시스템 셧다운에 의해 유실된 LBA 정보의 생성 여부를 포함하는 AER 커맨드(Asynchronous Event Request command)를 전송하고,
    상기 AER 커맨드에 대한 응답으로, 상기 메모리 저장 장치의 유실된 LBA 정보를 요청하는 커맨드를 수신하는 것을 포함하는 메모리 저장 장치의 구동 방법.
  17. 제 16항에 있어서,
    상기 메모리 저장 장치의 유실된 LBA 정보를 요청하는 커맨드에 대한 응답으로, 상기 메모리 저장 장치의 유실된 LBA 정보를 제공하는 메모리 저장 장치의 구동 방법.
  18. 제 17항에 있어서,
    상기 유실된 LBA 정보에 대한 응답으로, 복구된 데이터를 제공받는 메모리 저장 장치의 구동 방법.
  19. 제 16항에 있어서,
    상기 AER 커맨드는 시스템 셧다운에 의해 이전 유실된 LBA 정보가 삭제되었는지 여부를 더 포함하는 메모리 저장 장치의 구동 방법.
  20. 제 16항에 있어서,
    상기 AER 커맨드는 상기 시스템 셧다운에 의해 유실된 LBA 정보가 생성되는 경우 전송되는 메모리 저장 장치의 구동 방법.
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