KR20220115065A - 반도체 전력 장치 및 그 제조 방법 - Google Patents

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KR20220115065A
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조츠나 반다리
제럴드 패터러
맥시밀란 로에슈
베르너 슈스터더
스타니슬라브 비타노프
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

본 출원은 게이트 영역(4), 게이트 영역(4) 옆에 있는 채널 영역(5)을 갖는 트랜지스터 장치(3)가 형성된 반도체 본체(20)를 포함하는 반도체 전력 장치(1)에 관한 것으로서, 게이트 영역(4)은 채널 영역(5)에서 채널 형성을 제어하기 위한 게이트 전극(6), 및 채널 영역(5)과 게이트 전극(5) 사이에 횡방향으로 위치한 게이트 유전체(7)를 포함하며, 게이트 전극(6)은 게이트 전극 벌크 영역(8) 및 게이트 유전체(7)와 게이트 전극 벌크 영역(8) 사이에 횡방향으로 게이트 전극층(9)을 포함하고, 게이트 전극층(9)은 도핑된 금속 전도성 재료(90)로 제조된다.

Description

반도체 전력 장치 및 그 제조 방법{SEMICONDUCTOR POWER DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 트랜지스터 장치가 형성된 반도체 본체를 구비한 반도체 전력 장치에 관한 것이다.
본 명세서에 개시된 트랜지스터 장치는 채널 영역 및 횡방향으로 옆으로 형성된 게이트 전극(예를 들어, 수직 게이트 트렌치 내)을 포함한다. 게이트 전극은 게이트 전극과 채널 영역 사이에 횡방향으로 배열된 게이트 유전체를 통해 채널 영역에 용량적으로 결합된다. 게이트 전극에 전압을 인가함으로써 채널 영역의 채널 경로 형성이 제어될 수 있다.
본 발명의 목적은 특성이 개선된 전력 장치 및 그러한 장치의 제조 방법을 제공하는 것이다.
이러한 목적은 청구항 제1항의 전력 장치에 의해 달성된다. 또한, 이는 청구항 제12항의 방법에 의해 달성된다. 이 장치의 게이트 전극은 게이트 전극 벌크 영역 및 게이트 전극층을 포함하며, 이는 게이트 유전체 및 게이트 전극 벌크 영역 사이에 횡방향으로 배열된다. 게이트 전극층은 도핑된 금속 전도성 재료로 만들어지며, 이는 예를 들어 일함수 적응을 허용할 수 있다.
도핑된 금속 전도성 재료로 얻어진 일함수는 예를 들어, 순수 금속 게이트에 비해 더 낮을 수 있다. 더 높은 일함수는 역으로 목표 임계 전압을 충족하기 위해 더 낮은 본체 도핑을 필요로 할 수 있으며, 그 결과 예를 들어 더 높은 측면 본체 저항과 기생 바이폴라의 조기 스위칭이 발생한다. 게이트 전극층은 게이트 전극의 전체 저항률을 감소시키는 동시에 밴드 구조의 과도한 변화를 피할 수 있다. 감소된 저항은 트랜지스터 장치의 축소 및/또는 스위칭 속도의 증가를 가능하게 할 수 있다.
특정 실시예 및 특징은 본 개시 내용 전체에 걸쳐 그리고 특히 종속항에 제공된다. 여기서, 개별 기능은 특정 청구 카테고리와 독립적으로 공개되어야 하며, 본 개시 내용은 기구 및 장치 측면뿐만 아니라 방법 및 용도 측면과도 관련이 있다. 예를 들어, 특정 방식으로 제조된 장치가 설명되어 있는 경우 이는 각 제조 공정에 대한 개시이기도 하며 그 반대의 경우도 마찬가이다.
일반적으로, 본 출원의 접근 방식은 채널 영역 한편에(예를 들어, 게이트 유전체에 인접하게) 게이트 전극층 및 게이트 전극 벌크 영역을 포함하는 게이트 전극을 형성하는 것이다. 게이트 전극층과 벌크 영역의 재료를 선택하거나 조정하면 일함수와 게이트 저항률 모두를 최적화할 수 있다.
"게이트 전극"은 게이트 영역의 전기 전도성 부분이다. 수직 단면에서 볼 때, 게이트 전극층은 예를 들어, 게이트 전극의 전체 측벽을 형성할 수 있고, 예를 들면, 게이트 전극의 상단에서 하단으로 연장된다. 특히, 게이트 전극층은 게이트 유전체에 바로 인접하게 놓이는 게이트 전극의 외부 측벽을 형성할 수 있다. 상세한 실시예에 따라, 동일한 재료의 추가 층이 게이트 전극의 바닥 및/또는 게이트 전극의 횡방향으로 맞은편 측벽에 배열될 수 있다. 후자의 측벽에서, 예를 들어, 추가 트랜지스터 장치가 (예를 들면, 제 1 트랜지스터 장치에 대칭으로) 형성될 수 있다.
제1 도전형의 소스 및 드레인 영역을 참조하면, 채널 영역은 제1 도전형과 반대되는 제2 도전형의 본체 영역에 형성될 수 있다. 특히, 소스 영역은 장치의 전면에 형성되고 드레인 영역은 후면에 형성될 수 있으며, 채널 영역은 그 사이에 수직으로 배열된다. 전력 장치로서, 트랜지스터는 본체/채널 영역과 드레인 영역 사이에 형성된 드리프트 영역을 추가로 포함할 수 있다. 드리프트 영역도 제1 도전형이며, 이의 도펀트 농도는 드레인 영역에 비해 낮다. 전력 장치로서, 트랜지스터는 예를 들어, 적어도 10V, 20V, 30V, 40V 또는 50V의 항복 전압을 가질 수 있으며, 가능한 상한은 예를 들어 800V, 600V, 400V 이하 또는 200V 이내이다.
게이트 전극층은, 예를 들어 적어도 5 nm 또는 10 nm의 횡방향 두께를 가질 수 있고, 가능한 상한은 예를 들어 50 nm, 40 nm, 30 nm 또는 20 nm이다. 게이트 전극 전체의 단면적을 참조하면, 게이트 전극 벌크 영역은 예를 들어, 적어도 60%, 70% 또는 80%의 지분(share)을 가질 수 있다(가능한 상한은 예를 들어, 99% 또는 95%). 게이트 전극층의 "금속 전도성 재료"은 예를 들어 5Ω mm²/m, 3Ω mm²/m, 2Ω mm²/m, 1Ω mm²/m 또는 0.5Ω mm²/m 이하의 전기 저항을 가질 수 있다. 상한과 독립적으로 공개되어야 하는 가능한 하한은 예를 들어 0.01Ω mm²/m 또는 0.03Ω mm²/m일 수 있다. 하한과 상한은 모두 금속 전도성 재료의 도핑되지 않은 상태를 나타낸다. 금속 전도성 재료의 사용은 예를 들어 전체 저항을 감소시킬 수 있는 반면, 일함수 적응(work function adaption)은 도핑에 의해 달성될 수 있어, 예를 들어 밴드 구조의 과도한 변화를 방지할 수 있다.
게이트 전극은 반도체 본체 내로 수직으로 연장되는 수직 게이트 트렌치에 형성될 수 있다. "수직 방향"은 장치의 표면(예, 반도체 본체의 전면)에 수직으로 놓여 있고, "횡"방향은 수직 방향에 직각이다. 횡방향으로, 게이트 트렌치는 길이 방향 확장을 가질 수 있고, 이와 함께, 복수의 게이트 트렌치는 그리드(예, 그리드의 각 셀에 바늘 모양의 필드 전극)를 형성할 수 있다. 특히, 필드 전극은 게이트 전극 아래 수직으로 게이트 트렌치에 형성될 수 있고, 예를 들면 산화막에 의해 그로부터 전기적으로 절연될 수 있다. 평면도에서 볼 때, 필드 전극을 갖는 이러한 게이트 트렌치는 예를 들어 직선 확장부가 있는 스트립과 같은 모양을 가질 수 있다. 장치를 가로질러 복수의 이러한 트렌치가 평행 스트라이프로 배열될 수 있다.
일 실시예에서, 게이트 전극층의 금속 전도성 재료는 질화 티타늄(TiN)이다. 일반적으로, 가능한 대안은 티타늄(Ti), 티타늄 텅스텐(TiW), 텅스텐(W) 또는 코발트(Co)일 수 있다. 특정 게이트 전극층 재료와 별도로, 게이트 전극은 일반적으로, 게이트 전극층과 게이트 전극 벌크 영역 사이에 횡방향으로 추가 게이트 전극층을 포함할 수 있으며, 추가층은 예를 들어 다른 금속 전도성 재료로 형성된다. 게이트 전극층은 예를 들어 일함수와 저항률을 조정하는 데 사용될 수 있고, 결합된 층 저항률의 추가 조정을 위한 추가 층이 사용될 수 있다. 그러나, 특히, 게이트 전극 벌크 영역은 게이트 전극층에 바로 인접하게 형성될 수 있다.
일 실시예에서, 게이트 전극층은 불소(F) 및/또는 질소(N) 및/또는 탄소(C) 및/또는 알루미늄(Al)을 포함하는 도핑제로 도핑된다. 대안적으로 또는 추가로, 도핑제는 산소(O) 및/또는 수소(H)를 포함할 수 있다. 특정 실시예에서, 게이트 전극층은 특히 채널 영역을 포함하는 본체 영역이 p-도핑될 때 질소 및/또는 불소로 도핑될 수 있다.
일 실시예에서, 게이트 전극 벌크 영역은 폴리실리콘(특히, 도핑된 폴리실리콘)으로 이루어진다. 폴리실리콘(특히 도핑된 폴리실리콘)으로 이루어진 게이트 전극 벌크 영역과 금속 전도성 재료(특히 질화 티타늄)로 만들어진 게이트 전극층의 조합(전술한 정의 및 대안예 참조)도 게이트 전극층의 도핑과 독립적으로 개시된다. 즉, 이 실시예에서, 게이트 전극층(특히 질화 티타늄 게이트 전극층)은 반드시 도핑될 필요는 없다. 게이트 전극 벌크 영역 및 게이트 전극층의 다른 특정 세부 사항에 관하여(예, 기하학적 세부사항)과 관련하여, 도핑된 게이트 전극층에 관한 개시내용을 참조한다.
대안적인 실시예에서, 게이트 전극 벌크 영역은 금속 재료(예를 들어, 텅스텐)으로 만들어진다. 금속 재료 게이트 전극 벌크 영역은 예를 들어, 폴리실리콘에 비해 약 400mV-500mV 더 높은 일함수를 가질 수 있다. 그러나, 게이트 전극층의 도핑은 일함수의 조정을 허용할 수 있고, 그럼에도 불구하고 금속의 사용을 가능하게 한다. 예를 들어 금속은 전기 저항이 비교적 낮아 수축 및/또는 스위칭 속도 증가를 가능하게 한다.
일 실시예에서, 게이트 전극층의 상단은 반도체 본체의 전면에 대해, 예를 들어, 적어도 20 nm, 30 nm 또는 40 nm 만큼 (수직 방향으로) 리세스되어 배열된다. 가능한 상한은 예를 들어 200nm, 150nm 또는 100nm일 수 있다. 특히, 게이트 전극 전체가 각각 리세스될 수 있어, 예를 들어 소스-게이트 커패시턴스가 감소된다. 일반적으로, "반도체 본체"는 반도체 기판, 및 적용 가능한 경우, 반도체 기판 상에 형성된 하나 이상의 에피택셜 층(들)을 포함할 수 있다. 에피택셜 층(들)에서, 소스 및 본체 영역이 형성될 수 있다. 반도체 본체 상에 절연층이 형성될 수 있고, 절연층 상에 형성된 전면(frontside) 금속화(예를 들어, 소스 금속화)가 형성될 수 있다.
일 실시예에서, 전력 장치는 트랜지스터 장치에 추가하여 MOS 게이트 다이오드(MGD)를 포함한다. MGD 다이오드의 MGD 게이트 영역은 MGD 층간 유전체 및 MGD 게이트 전극을 포함하고, MGD 층간 유전체는 트랜지스터 장치의 게이트 유전체보다 얇을 수 있다. MGD 게이트 전극은 특히, MGD 층간 유전체에 바로 인접하게 형성될 수 있는 MGD 게이트 전극 벌크 영역을 포함한다. 즉, MGD 게이트 전극층은 MGD 게이트 전극 벌크 영역과 MGD 층간 유전체 사이에 형성되며, 특히 금속층이 없다. MGD 게이트 전극은 단독으로 MGD 게이트 전극 벌크 재료로 제조될 수 있으며, 즉 후자로 구성될 수 있다.
트랜지스터 장치의 게이트 전극과 마찬가지로, MGD 게이트 전극은 수직 트렌치에 형성될 수 있다. MGD 채널 영역은 MGD 게이트 영역의 횡방향으로 옆에 배열될 수 있고, 예를 들어 MGD 게이트 트렌치를 따라 수직으로 연장된다. MGD 상호유전체(interdielectric)는 횡방향으로 취해진 게이트 유전체보다 얇을 수 있고, 예를 들어, 수 나노미터(예를 들어, 10nm 이하)의 두께를 가진다. 일 실시예에서, 트랜지스터 장치의 게이트 전극 벌크 영역과 MGD 게이트 전극 벌크 영역은 동일한 재료로 만들어진다. 이러한 게이트 전극 벌크 재료는 특히 폴리실리콘(예를 들어, 도핑된 폴리실리콘)일 수 있다. 일반적으로, 필드 전극은 수직으로 MGD 게이트 전극 아래에 있고 그로부터 전기적으로 절연된 MGD 게이트 트렌치에 형성될 수 있다.
일 실시예에서, 전력 장치는 게이트 전극 및 게이트 유전체를 갖는 게이트 영역을 갖는 추가 트랜지스터 장치를 포함한다. 추가 트랜지스터 장치의 게이트 전극은 게이트 전극 벌크 영역 및 게이트 전극층을 포함하거나 이들로 구성될 수 있으며, 게이트 전극층은 추가 트랜지스터 장치의 게이트 유전체와 그 게이트 전극 벌크 영역 사이에 횡방향으로 형성된다. 특히, 지금까지 논의된 트랜지스터 장치의 그리고 추가 트랜지스터 장치의 게이트 전극은 상이한 재료 속성을 가질 수 있다. "상이한 재료 속성"은 예를 들어 상이한 금속 전도성 재료(예: 티타늄 대 질화 티타늄) 및/또는 상이한 도핑제(또는 상이한 도핑제 위치/밀도)일 수 있다. 이것은 예를 들면, 장치 전체 걸쳐 조정(adaption)의 가능성을 높일 수 있다.
일 실시예에서, 전력 장치는 게이트 전극 및 게이트 유전체를 구비하는 게이트 영역을 갖는 추가 트랜지스터 장치를 포함한다. 지금까지 논의된 트랜지스터 장치(들)와 대조적으로, 이러한 추가 트랜지스터 장치의 게이트 전극 벌크 영역은 게이트 유전체에 바로 인접하여 형성될 수 있다. 특히, 추가 트랜지스터 장치의 게이트 전극은 게이트 전극 벌크 영역만으로 구성될 수 있다. 위에서 논의된 바와 같이, 벌크 영역 재료는 예를 들어, (도핑된) 폴리실리콘 또는 금속(예, 텅스텐)일 수 있다.
요약하면, 반도체 기판에 형성된 트랜지스터 장치는 상이한 재료 속성을 갖는 게이트 전극층을 가질 수 있고/있거나 일부는 게이트 전극층이 전혀 없이 형성될 수 있다. 예를 들어, 이러한 변형을 통해 장치 전반에 걸쳐 서로 다른 스위칭 속성이 조정될 수 있으며, 스위칭 동작은 (예를 들면, 핫스팟 형성에 대응하기 위해) 예를 들어, 장치의 가장자리와 중앙에서 다를 수 있다. 지금까지 논의된 바와 같이, 이러한 변형은 동일한 반도체 본체에서 (예를 들어, 동일한 다이에서) 형성된 다른 트랜지스터 장치에 관한 것이다.
대안적으로 또는 추가로, 상이한 전력 장치에 형성된 트랜지스터 장치는 상이한 특성, 즉 상이한 다이에 형성된 트랜지스터 장치를 가질 수 있다. 거기에서, 각각의 장치는 게이트 전극 벌크 영역 및 게이트 전극층을 구비한 게이트 전극을 갖는 트랜지스터 장치를 포함한다. 특히, 상이한 반도체 전력 장치의 게이트 전극 벌크 영역은 동일한 게이트 전극 벌크 재료(예를 들어, (도핑된) 폴리실리콘 또는 금속)로 형성될 수 있다. 더욱이, 서로 다른 장치의 게이트 전극 벌크 영역, 또는 전체로서 게이트 전극조차도 예를 들어 기하학적 속성(예를 들면, 측면 너비 및 수직 깊이)과 관련하여 동일할 수 있다.
그러나, 상이한 장치의 게이트 전극 벌크 영역에 사용된 동일한 전극 벌크 재료에도 불구하고, 이의 게이트 전극층은 도핑제 및/또는 도핑제 위치 및/또는 도핑제 밀도에서 상이할 수 있다. 세트의 한 장치에서, 게이트 전극층은 예를 들어 p형 도핑될 수 있는 반면, 세트의 다른 장치에서는 n-도핑된다. 가능한 도핑제와 관련하여, 상이한 도핑제가 적어도 하나의 도펀트에서 상이한 상기 설명을 참조한다. 상이한 도핑제 위치는 예를 들어 상이한 주입 에너지에 의해 달성될 수 있고 상이한 밀도는 주입량의 변화에 의해 달성될 수 있다.
본 명세서에 개시된 전력 장치를 제조하는 방법은 다음을 포함한다:
i) 트랜지스터 장치의 게이트 영역의 게이트 유전체를 형성하는 단계와,
ii) 도핑된 금속 전도성 재료의 게이트 전극층을 형성하는 단계와,
iii) 게이트 전극 벌크 재료의 게이트 전극 벌크 영역을 형성하는 단계.
게이트 전극층은 금속 전도성 재료(예를 들어, 후속 도핑 및/또는 인시츄 도핑(in-situ doping)과 결합됨)를 증착함으로써 형성될 수 있다.
MGD 다이오드를 추가로 포함하는 장치의 제조와 관련된 실시예에서, MGD 층간 유전체의 측벽은 MGD 채널 영역에 횡방향으로 맞은편에 놓이며 게이트 전극층의 형성 동안 덮인다. 일반적으로, 게이트 전극층을 형성하기 위해 증착된 전기 전도성 재료는 또한 MGD 층간 유전체의 상기 측벽 상에 증착되고 나중에 제거될 수 있거나, 또는 MGD 층간 유전체가 게이트 전극층의 형성 후에 형성될 수도 있다. 그러나, 상기 측벽을 덮고 보호하는 것은 특정 프로세스 통합을 가능하게 할 수 있다.
일반적으로 측벽은 게이트 전극층 형성 후 제거된 더미 또는 스페이서에 의해 보호될 수 있다. 그러나, 특히, MGD 게이트 전극은 단계 ii) 이전에 형성될 수 있고, MGD 층간 유전체의 측벽은 결과적으로 MGD 게이트 전극에 의해 덮인다.
일 실시예에서, 금속 전도성 재료의 층이 이전에 형성된 MGD 게이트 전극 상에 형성되며, 이는 단계 ii)에서 형성 또는 증착 동안 동시에 형성된다. 이 금속 전도성 재료는 게이트 전극 벌크 재료의 리세스 에칭 동안 MGD 게이트 전극을 덮고 보호할 수 있다. 마찬가지로, 예를 들어, 함몰된 게이트 전극이 형성될 수 있으며(위 참조), 금속 전도성 재료 층이 하드 마스크로서 재사용된다.
이전에, 트랜지스터 장치의 게이트 유전체가 예를 들어 산화에 의해 형성될 때, 산화물 층이 MGD 게이트 전극(예를 들어, 폴리실리콘 산화물)의 상부에 동시에 형성될 수 있다. 이 경우, 이 산화물 층은 금속 전도성 재료의 층 아래에 예를 들면 후자 층과 MGD 게이트 전극 벌크 영역 사이에 배열될 것이다. 트랜지스터 장치의 게이트 트렌치에서 리세스 에칭 후, 금속 전도성 재료의 층 및 존재하는 경우 산화물 층이 제거될 수 있다.
이하, 본 발명의 실시예를 통하여 전력 장치 및 그 제조에 대하여 더욱 상세하게 설명한다. 본 명세서에서 개별 특징은 또한 다른 조합에서 관련될 수 있다.
도 1은 반도체 본체에 형성된 트랜지스터 장치를 갖는 전력 장치를 도시한다.
도 2는 반도체 본체에 형성된 트랜지스터 장치 및 MGD 다이오드를 포함하는 전력 장치를 도시한다.
도 3a 내지 도 3h는 도 2의 전력 장치를 제조하기 위한 여러 공정 단계를 도시한다.
도 4는 상세도에서 게이트 전극층을 주입하는 공정 단계를 도시한다.
도 5는 게이트 전극층의 도핑을 조정하기 위한 가능성을 개략도에 요약한 것이다.
도 6은 흐름도의 일부 프로세스 단계를 요약한다.
도 1은 트랜지스터 장치(3)가 형성된 반도체 본체(20)를 갖는 전력 장치(1)를 도시한다. 트랜지스터 장치(3)는 게이트 전극(6) 및 게이트 유전체(7)를 갖는 게이트 영역(4)을 포함한다. 후자는 게이트 전극(6)을 횡방향으로 옆에 배열된 채널 영역(5)에 용량성으로 결합한다. 채널 영역(5)은 이 예시적인 실시예에서 p-도핑된 본체 영역(25)에 형성된다. 본체 영역(25)은 n-도핑된 소스 영역(26) 아래에 형성되고, 드레인 영역(27)은 반도체 본체(20)의 후면에 형성된다. 본체 영역(25)과 드레인 영역(27) 사이에 수직으로, 드리프트 영역(28)이 형성된다. 후자는 드레인 영역(27)과 같이 n-도핑되지만 더 낮은 도핑 농도를 갖는다.
게이트 전극(6)은 중앙 게이트 전극 벌크 영역(8) 및, 게이트 유전체(7)와 게이트 전극 벌크 영역(8) 사이에 횡방향으로 배열된 게이트 전극층(9)을 포함한다. 게이트 전극층(9)은 도핑된 금속 전도성 재료(즉, 본 예에서 도핑된 질화 티타늄)로 제조된다. 도시된 실시예에서, 게이트 전극 벌크 영역(8)은 폴리실리콘으로 제조된다. 도면에 도시된 바와 같이, 게이트 전극층(9)은 반도체 본체(20)의 전면(15)으로부터 거리(29)를 두고 상단부(12)가 배치된 리세스(13)를 형성한다. 도면 부호 14는 게이트 전극층의 하단부 나타낸다.
게이트 전극(6)을 갖는 게이트 영역(4)은 드리프트 영역(28)을 향해 아래로 연장되는 게이트 트렌치(11)에 배열된다. 게이트 영역(4) 아래에는, 필드 전극(42) 및 필드 유전체(43)를 포함하는 필드 플레이트 영역(41)이 형성된다. 이 예에서, 필드 전극(42)은 폴리실리콘으로 만들어진다.
반도체 본체(20) 상에, 예를 들어 실리콘 산화물 또는 BPSG와 같은 절연층(45)이 형성된다. 절연층(45) 위에는, 수직 배선(47)에 의해 소스 영역(26)과 본체 영역(25)에 연결된 전면 금속 배선(46)이 배치된다. 게이트 전극(6)과 필드 전극(42)의 연결부는 도면 외부에 형성된다.
도 2는 MOS 게이트 다이오드(30)가 반도체 본체(20)에 추가로 형성된, 도 1에 도시된 트랜지스터 장치(3)를 도시한다. MOS 게이트 다이오드(30)는 MGD 층간 유전체(32) 및 MGD 게이트 전극(33)을 갖는 MGD 게이트 영역(31)을 포함한다. MGD 게이트 전극(33)은 MGD 층간 유전체(32)에 바로 인접하게 놓인 MGD 게이트 전극 벌크 영역(34)으로 형성된다. 즉, MGD 게이트 전극(33)은 전극층을 포함하지 않는다. MGD 게이트 전극 벌크 영역(34)은 MGD 채널 영역(36)으로부터 먼 방향을 향하는 MGD 층간 유전체(32)의 내부 측벽(35)과 접촉한다. 게이트 유전체(7)의 두께(d1)와 비교하여, MGD 층간 유전체(32)는 더 작은 두께(d2)를 갖는다.
도 3a는 MOS 게이트 다이오드(30) 및 트랜지스터 장치(3), 특히 그 게이트 영역(4)을 제조하기 위한 공정 단계를 도시한다. 도 3a에 도시된 단계 이전에, 수직 트렌치(111)가 반도체 본체(20)로 에칭되었고, 필드 전극(42) 및 필드 유전체(43)는 각각의 수직 트렌치(111)의 바닥에 형성되었다. 필드 전극(42) 위에서, 두 수직 트렌치(111)는 예를 들어 실리콘 산화물과 같은 절연 재료(50)로 완전히 채워진다. 반도체 본체(20)의 전면(15)에는 트랜지스터(3)용 수직 트렌치(111)를 덮고 MOS 게이트 다이오드(30)용 수직 트렌치(111)를 노출시키는, 레지스트 층(51)이 형성된다.
후속 에칭 단계에서, 절연 재료(50)는 MOS 게이트 다이오드(30)를 위한 수직 트렌치(111)에서 다시 에칭된다. 이것은 예를 들어, 습식 에칭에 의해 행해질 수 있다. 이어서, 도 3b에 도시된 바와 같이 레지스트 층(51)을 제거한다. 그 후, MGD 층간 유전체(32)가 예를 들면, 산화 단계에서 형성된다. 이것은 또한 도 3c에 도시된 바와 같이 반도체 본체(20)의 전면(15) 상에 유전 재료의 층(55)이 형성되게 한다. 게이트 전극 재료(57)가 과잉 증착되어, 수직 트렌치(111)를 채우고 반도체 본체(미도시)의 전면(15)을 덮는다. 도 3d는 후속 에치백 단계 후의 장치, 예를 들어 게이트 전극 재료(57)로 사용되는 폴리실리콘의 경우 플라즈마 리세스를 도시한다. 마찬가지로, MGD 게이트 전극 벌크 영역(34), 즉 MGD 게이트 전극(33)이 형성된다.
도 3e의 공정 단계에서, MGD 게이트 전극(33)이 있는 수직 트렌치(111)는 트랜지스터 장치(3)의 게이트 영역(4)을 형성하기 위한 수직 트렌치(111)를 노출시키는 레지스트 층(60)으로 덮인다. 트렌치는 예를 들어 습식 에칭에 의해 다시 에칭된다. 노출된 영역에서, 이것은 또한 유전 재료의 층(55)을 제거할 수 있다.
도 3f는 예를 들어, 산화에 의해 게이트 유전체(7)를 형성한 후의 장치를 도시한다. 이것은 예를 들어 약 900°C의 증가된 온도에서 수행될 수 있다. 도 3f에 개략적으로 도시된 바와 같이, MGD 게이트 전극(33)의 게이트 전극 재료도 산화될 수 있고, 그 결과 예를 들어, 폴리실리콘으로 만들어진 MGD 게이트 전극(33) 위에 폴리실리콘 산화물의 영역(65)이 생긴다.
게이트 유전체(7)의 형성 후에, 게이트 전극층(9)이 전기 전도성 재료(90)( 예를 들어 질화 티타늄)를 증착함으로써 형성된다. 이것은 또한 반도체 본체(20)의 전면(15) 상에 형성된 금속 전도성 재료(90)의 층(70)을 생성한다(도 3g 참조). 게이트 전극층(9)은 증착 동안 또는 별도의 단계에서 인시츄 도핑될 수 있다(예시를 위해, 도 4 참조). MGD 층간 유전체(32)의 측벽(10)은 이미 MGD 게이트 전극(33)에 의해 덮여 있다.
게이트 전극층(9)의 형성 후에, 게이트 전극 벌크 영역(8)이 도 3h에 도시된 바와 같이 형성된다. 이를 위해, 게이트 전극 벌크 재료(80)가 과잉으로 증착되어 반도체 본체(20)(미도시)의 전면(15)을 덮는다. 후속 에치백 단계에서, 반도체 본체(20)의 전면(15) 상에 배열된 금속 전도성 재료(90)의 층(70)은 하드 마스크의 역할을 하고 수직 트렌치(111)에 형성된 MGD 게이트 전극(33)을 보호한다. 도 3h에 도시된 공정 단계에서, 층(70)은 전술한 에치백 단계 후에 에칭되어 제거되었다. 층(70)을 제거하기 위한 에칭 단계로, 리세스(13)가 적용될 수 있다(또한, 도 1 참조).
도 4는 도 3g와 도 3h의 단계 사이에 도입될 수 있는 공정 단계, 즉 도핑제(85)에 의한 게이트 전극층(9)의 도핑을 상세도로 도시한다. 전반적 설명에서 상세히 논의한 것과 같이, 이는 일함수의 조정(adaption)을 가능하게 할 수 있다.
도 5는 도핑을 통해 일함수를 조정하기 위한 몇 가지 변수를 개략적으로 요약한 것이다. 도핑제(85), 즉 도핑에 사용되는 종(species)(예, 불소 및/또는 질소 등)에 추가하여, 도핑제(85)의 위치(86) 및 밀도(87)는 일함수 조정을 위해 사용될 수 있다.
도 6은 장치를 제조하기 위한 일부 공정 단계를 요약한 흐름도(100)를 도시한다. MGD 층간 절연막(32)을 형성한 후(101), MGD 게이트 전극(33)이 형성된다. 그 후, 트랜지스터 장치(3)의 게이트 절연체(7)가 형성되며, 이어서 게이트 전극층(9)이 형성된다(105). 이후에, 게이트 벌크 영역(8)이 형성된다(105).

Claims (15)

  1. 트랜지스터 장치(3)가 형성된 반도체 본체(20)를 포함하는 반도체 전력 장치(1)로서,
    상기 트랜지스터 장치(3)는,
    게이트 영역(4)과,
    상기 게이트 영역(4)에 횡방향으로 옆에 위치한 채널 영역(5)을 포함하고,
    상기 게이트 영역(4)은,
    상기 채널 영역(5)에서 채널 형성을 제어하기 위한 게이트 전극(6)과,
    상기 채널 영역(5)과 상기 게이트 전극(6) 사이에 횡방향으로 위치한 게이트 유전체(7)를 포함하며,
    상기 게이트 전극(6)은,
    게이트 전극 벌크 영역(8)과,
    상기 게이트 유전체(7)와 상기 게이트 전극 벌크 영역(8) 사이에 횡방향으로 위치한 게이트 전극층(9)을 포함하고,
    상기 게이트 전극층(9)은 도핑된 금속 전도성 재료(90)로 만들어지는,
    반도체 전력 장치(1).
  2. 제1항에 있어서,
    상기 게이트 전극층(9)의 금속 전도성 재료(90)는 질화 티타늄인,
    반도체 전력 장치(1).
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 전극층(9)의 도핑제(85)는 불소, 질소, 탄소 및 알루미늄 중 적어도 하나를 포함하는,
    반도체 전력 장치(1).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 게이트 전극 벌크 영역(8)은 폴리실리콘으로 제조되는,
    반도체 전력 장치(1).
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 게이트 전극 벌크 영역(8)은 금속 재료로 제조되는,
    반도체 전력 장치(1).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 게이트 전극층(9)은 하단부(14)와 상단부(12) 사이에서 수직으로 연장되며, 상기 게이트 전극층(9)의 상단부(12)는 상기 반도체 본체(20)의 전면(15)에 대해 리세스(13)되어 배열되는,
    반도체 전력 장치(1).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 본체(20)에 형성된 MOS 게이트 다이오드(30)를 더 포함하고, 상기 MOS 게이트 다이오드(30)의 MGD 게이트 영역(31)은 MGD 층간 유전체(32) 및 MGD 게이트 전극(33)을 포함하며, 상기 MGD 게이트 전극(33)은 상기 MGD 층간 유전체(32)에 바로 인접하여 형성된 MGD 게이트 전극 벌크 영역(34)을 가지는,
    반도체 전력 장치(1).
  8. 제7항에 있어서,
    상기 트랜지스터 장치(3)의 상기 게이트 전극 벌크 영역(8)과 상기 MGD 게이트 전극 벌크 영역(34)은 동일한 재료로 제조되는,
    반도체 전력 장치(1).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    게이트 전극 및 게이트 유전체를 갖는 게이트 영역을 포함하고, 상기 반도체 본체(20)에 형성된 추가 트랜지스터 장치(3)를 갖고,
    상기 추가 트랜지스터 장치(3)의 게이트 전극은 게이트 전극 벌크 영역 및, 상기 게이트 유전체와 상기 게이트 전극 벌크 영역 사이에 횡방향으로 위치한 게이트 전극층을 가지며,
    상기 추가 트랜지스터 장치(3)의 게이트 전극층은 상기 트랜지스터 장치(3)의 상기 게이트 전극층(9)과 다른 재료 특성을 갖는,
    반도체 전력 장치(1).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    게이트 전극 및 게이트 유전체를 갖는 게이트 영역을 포함하고, 상기 반도체 본체(20)에 형성된 추가 트랜지스터 장치(3)를 갖고,
    상기 추가 트랜지스터 장치의 게이트 전극은 상기 게이트 유전체에 바로 인접하여 형성된 게이트 전극 벌크 영역을 갖는,
    반도체 전력 장치(1).
  11. 제1항 내지 제10항 중 어느 한 항에 따른 복수의 반도체 전력 장치(1)를 포함하는 세트로서,
    상기 세트의 상이한 반도체 전력 장치(1)의 상기 게이트 전극 벌크 영역(8)은 동일한 게이트 전극 벌크 재료(80)로 형성되고,
    상기 상이한 반도체 전력 장치(1)의 게이트 전극층(9)은 도핑제(85), 도핑제 위치(86) 및 도핑제 밀도(87) 중 적어도 하나가 상이한,
    복수의 반도체 전력 장치(1)를 포함하는 세트.
  12. 제1항 내지 제10항 중 어느 한 항의 반도체 전력 장치(1)를 제조하는 방법으로서,
    i) 트랜지스터 장치(3)의 게이트 영역(4)의 게이트 유전체(7)를 형성하는 단계(103)와,
    ii) 도핑된 금속 전도성 재료(90)의 게이트 전극층(9)을 형성하는 단계(104)와,
    iii) 게이트 전극 벌크 재료(80)의 게이트 전극 벌크 영역(8)을 형성하는 단계(105)를 포함하는,
    제조 방법.
  13. 제12항에 있어서,
    상기 제조 방법은 제7항 또는 제8항의 반도체 전력 장치(1)를 제조하고,
    상기 MOS 게이트 다이오드(30)의 MGD 채널 영역(36)에 횡방향으로 맞은편에 놓인 상기 MGD 층간 유전체(32)의 측벽(10)은, 단계 ii)에서 상기 트랜지스터 장치(3)의 상기 게이트 전극층(9)이 형성될 때 덮이는,
    제조 방법.
  14. 제13항에 있어서,
    상기 트랜지스터 장치(3)의 게이트 전극층(9)이 단계 ii)에서 형성될 때, 상기 MGD 층간 유전체(32)는 이전에 형성된 상기 MGD 게이트 전극(33)에 의해 덮이는,
    제조 방법.
  15. 제14항에 있어서,
    상기 금속 전도성 재료(90)가 상기 트랜지스터 장치(3)의 상기 게이트 전극층(9)을 형성하기 위해 증착되고, 상기 금속 전도성 재료(90)의 층이 동시에 형성되어, 이전에 형성된 상기 MGD 게이트 전극(33)을 덮으며,
    상기 금속 전도성 재료(90)의 층은 상기 게이트 전극 벌크 재료(80)의 리세스 에칭 동안 상기 MGD 게이트 전극(33)을 보호하는,
    제조 방법.
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