KR20220110033A - Two-dimensional (2d) material for oxide semiconductor (os) ferroelectric field-effect transistor (fefet) device - Google Patents
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Abstract
Description
관련출원에 대한 참조REFERENCE TO RELATED APPLICATIONS
본 출원은, 2021년 1월 29일에 출원된 미국 특허 가출원 제63/143,056호에 대해 우선권을 주장하며, 이 출원의 전체 내용은 본 명세서에 참고로 포함된다.This application claims priority to U.S. Provisional Patent Application No. 63/143,056, filed on January 29, 2021, the entire contents of which are incorporated herein by reference.
강유전체 전계 효과 트랜지스터 (FeFET)는 디바이스의 게이트 전극과 소스-드레인 전도 영역 사이 (채널)에 끼워진 강유전체 재료를 포함하는 전계 효과 트랜지스터의 일종이다. 강유전체 내의 영구 전기장 분극은 이러한 유형의 디바이스가 임의의 전기적 바이어스가 없는 상태에서 트랜지스터의 상태 (켜짐 또는 꺼짐)를 유지하도록 야기하여 비휘발성 메모리로 이용될 수 있다.A ferroelectric field effect transistor (FeFET) is a type of field effect transistor comprising a ferroelectric material sandwiched between the gate electrode and the source-drain conducting region (channel) of a device. Permanent electric field polarization in a ferroelectric causes this type of device to hold the state of the transistor (on or off) in the absence of any electrical bias, which can be used as a non-volatile memory.
본 개시내용의 양상들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 축척대로 그려지지 않았다는 점을 강조한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1은 산화물 반도체 (OS) 채널 층을 따라 배치된 2 차원 (2D) 접촉 층을 갖는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스의 일부 실시예들의 단면도를 도시한다.
도 2는 OS 채널 층을 따라 배치된 2D 접촉 층을 갖는 FeFET 디바이스의 일부 추가적인 실시예들의 단면도들을 도시한다.
도 3 내지 6은 OS 채널 층을 따라 배치된 2D 접촉 층을 갖는 FeFET 디바이스의 일부 추가적인 실시예들의 단면도들을 도시한다.
도 7은 FeFET 디바이스에 대한 2D 접촉 층들 및 OS 채널 층들의 스택의 일부 실시예들의 개략도를 도시한다.
도 8a 내지 8c는 OS 채널 층을 따라 배치된 2D 접촉 층을 갖는 FeFET 디바이스의 동작들의 일부 실시예들의 개략도들을 도시한다.
도 9 내지 26은 OS 채널 층을 따라 배치된 2D 접촉 층을 갖는 FeFET 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 실시예들의 단면도들을 도시한다.
도 27은 OS 채널 층을 따라 배치된 2D 접촉 층을 갖는 FeFET 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.Aspects of the present disclosure are best understood from the following detailed description when read in conjunction with the accompanying drawings. It is emphasized that, in accordance with standard industry practice, various features are not drawn to scale. Indeed, the dimensions of the various features may be arbitrarily increased or reduced for clarity of discussion.
1 shows a cross-sectional view of some embodiments of a ferroelectric field effect transistor (FeFET) device having a two-dimensional (2D) contact layer disposed along an oxide semiconductor (OS) channel layer.
2 shows cross-sectional views of some additional embodiments of a FeFET device having a 2D contact layer disposed along an OS channel layer.
3-6 show cross-sectional views of some additional embodiments of a FeFET device having a 2D contact layer disposed along an OS channel layer.
7 shows a schematic diagram of some embodiments of a stack of 2D contact layers and OS channel layers for a FeFET device.
8A-8C show schematic diagrams of some embodiments of operations of a FeFET device having a 2D contact layer disposed along an OS channel layer.
9-26 show cross-sectional views of some embodiments of a method of forming an integrated chip including a FeFET device having a 2D contact layer disposed along an OS channel layer.
27 shows a flow diagram of some embodiments of a method of forming an integrated chip including a FeFET device having a 2D contact layer disposed along an OS channel layer.
다음의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화 하기 위해 구성요소들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1및 제2 피처들이 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 참조 번호들 및/또는 문자들을 다양한 예들에서 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위함이고, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다. 그러나, 하나의 도면에 설명된 피처들은 적용 가능한 경우 추가적인 실시예들로서 또 다른 도면과 관련하여 설명된 실시예들에 통합될 수 있으며, 단순성 이유로 반복되지 않을 수 있다.The following disclosure provides a number of different embodiments or examples for implementing different features of the presented subject matter. Specific examples of components and arrangements are described below to simplify the present disclosure. These are, of course, merely examples and are not intended to be limiting. For example, in the description that follows, the formation of a first feature on or on a second feature may include embodiments in which the first and second features are formed in direct contact, wherein the first and second features are in direct contact. It may also include embodiments in which additional features may be formed between the first and second features to avoid this. Additionally, this disclosure may repeat reference numbers and/or letters in various examples. This repetition is for the purpose of simplicity and clarity, and in itself does not indicate a relationship between the various embodiments and/or configurations discussed. However, features described in one figure may be incorporated in embodiments described in connection with another figure as additional embodiments where applicable and may not be repeated for reasons of simplicity.
추가적으로, “아래 있는”, “아래”, “하위”, “위에 있는”, “상위” 등과 같은 공간적으로 관련된 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 나타내어진 바와 같은 하나의 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)에 대한 관계를 설명하는 데 이용될 수 있다. 공간적으로 관련된 용어들은, 도면들에 도시된 배향에 부가하여, 이용 중인 디바이스나 동작의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 또는 기타 배향들로 회전)될 수 있고, 본원에서 이용되는 공간적으로 관련된 기술어들은 마찬가지로 상응하게 해석될 수 있다. Additionally, spatially related terms such as “below”, “below”, “lower”, “above”, “super”, etc. are used herein for ease of description as an element or feature as shown in the figures. and may be used to describe a relationship to another element(s) or feature(s). Spatially related terms are intended to encompass different orientations of the device or operation in use, in addition to the orientation shown in the figures. The device may be otherwise oriented (rotated 90 degrees or at other orientations), and spatially related descriptors used herein may likewise be interpreted accordingly.
강유전체 전계 효과 트랜지스터들 (FeFET)은 그것의 낮은 동작 전력으로 인해 로직 및 메모리 구성요소들을 포함하는 첨단 전자 디바이스들에 이용된다. FeFET 디바이스의 동작 동안, 게이트 전극에 게이트 전압을 인가하는 것은 강유전체 재료 내에서 쌍극자 모멘트가 형성되도록 야기하는 전기장을 생성할 것이다. 게이트 전압의 값에 따라, 쌍극자 모멘트의 방향 (즉, 분극)은 두 개의 반대 방향들 중 하나일 수 있다. FeFET 디바이스의 문턱값 전압 (예를 들어, 소스 영역과 드레인 영역 사이에 전도성 경로를 형성하는 최소 게이트-소스 전압)은 강유전체 재료 내의 분극에 의존하기 때문에, 상이한 분극들은 FeFET 디바이스의 문턱값 전압을 상이한 데이터 상태들에 해당하는 두 개의 별개의 값들로 효과적으로 분할한다.Ferroelectric field effect transistors (FeFETs) are used in advanced electronic devices including logic and memory components due to their low operating power. During operation of the FeFET device, applying a gate voltage to the gate electrode will create an electric field that causes a dipole moment to form within the ferroelectric material. Depending on the value of the gate voltage, the direction (ie, polarization) of the dipole moment can be one of two opposite directions. Because the threshold voltage of an FeFET device (e.g., the minimum gate-to-source voltage that forms a conductive path between the source and drain regions) depends on the polarization in the ferroelectric material, different polarizations can cause the threshold voltage of the FeFET device to be different. It effectively splits it into two distinct values corresponding to data states.
예를 들어, p형 FeFET (예를 들어, 소스 영역과 드레인 영역 사이에서 정공들을 다수 캐리어들로 이용하고 n형 도핑의 채널/기판 영역을 갖는 FeFET 디바이스)에서 양의 게이트 전압은 강유전체 재료에 채널 영역을 향한 제1 분극을 제공하고 채널 영역 내에 전자들이 축적되도록하는 전기장을 형성할 것이다. 전자들은 강유전체 재료 내에서 제1 분극을 강화할 것이고 FeFET 디바이스에 제1 데이터 상태 (예를 들어, 논리 "1")에 해당하는 제1 문턱값 전압을 제공할 것이다. 대안적으로, 음의 게이트 전압은 강유전체 재료에 게이트 전극을 향한 제2 분극을 제공하고 정공들이 채널 영역 내에 축적되도록하는 전기장을 형성할 것이다. 정공들은 강유전체 재료 내의 제2 분극을 강화할 것이고 FeFET 디바이스에 제2 데이터 상태 (예를 들어, 논리 "0")에 해당하는 제2 문턱값 전압을 제공할 것이다. 제1 문턱값과 제2 문턱값 사이의 차이는 FeFET 디바이스의 메모리 윈도우를 정의한다 (예를 들어, 제1 및 제2 데이터 상태들의 문턱값 전압들의 차이에 대응함). 강유전체 재료 내의 영구 전기장 분극은 임의의 전기적 바이어스가 없을 때에도 FeFET 디바이스가 데이터 상태들을 유지하도록한다. 따라서, FeFET 디바이스는 랜덤 액세스 비휘발성 메모리의 단위 셀로 이용될 수 있다.For example, in a p-type FeFET (e.g., a FeFET device that uses holes as majority carriers between the source and drain regions and has a channel/substrate region of n-type doping), the positive gate voltage is the channel to the ferroelectric material. It will form an electric field that provides a first polarization towards the region and causes electrons to accumulate within the channel region. The electrons will enhance a first polarization within the ferroelectric material and provide the FeFET device with a first threshold voltage corresponding to a first data state (eg, logic “1”). Alternatively, the negative gate voltage will create an electric field that provides the ferroelectric material with a second polarization towards the gate electrode and causes holes to accumulate in the channel region. The holes will enhance a second polarization in the ferroelectric material and provide the FeFET device with a second threshold voltage corresponding to a second data state (eg, logic “0”). The difference between the first threshold and the second threshold defines a memory window of the FeFET device (eg, corresponding to the difference in threshold voltages of the first and second data states). The permanent electric field polarization in the ferroelectric material allows the FeFET device to retain data states even in the absence of any electrical bias. Thus, the FeFET device can be used as a unit cell of a random access non-volatile memory.
보다 유연한 통합 체계들을 발전시키기 위한 한 가지 방향은 비휘발성 메모리-내-로직 솔루션들 (non-volatile memory-in-logic solutions)에 대한 어플리케이션을 확장하기 위해 백-엔드-오프-라인 (BEOL; Back-end-of-line)과 같은 상호연결 구조 안으로 메모리를 삽입하는 것이다. 이 경우, FeFET 비휘발성 메모리의 채널 영역에 저누설 산화물 반도체(OS) 재료가 이용될 수 있다. 그러나, OS 재료는 많은 수들의 상이한 유형들의 전하 캐리어들 (정공들 및 전자들)이 부족하다. 예를 들어, n형 OS 채널 층을 포함하는 채널 영역은 게이트 전극에 양의 게이트 전압이 가해졌을 때 강유전체 재료 내에서 제1 분극을 강화하기 위해 전자들을 축적할 수 있는 반면, n형 OS 채널 층은 양 전하들을 거의 갖지 않으므로 게이트 전극에 음의 게이트 전압이 가해질 때 강유전체 재료 내의 제1 분극과 반대인 제2 분극을 강화하기 위한 정공들을 축적할 수 없다. 음의 게이트 전압이 제거되는 경우, 강유전체 재료가 나머지 분극으로 되돌아갈 것이고 데이터 스위칭 및 상태 유지에 실패하는 결과가 될 것이다.One direction to develop more flexible integration schemes is to extend the application to non-volatile memory-in-logic solutions (BEOL) -end-of-line) to insert memory into an interconnect structure. In this case, a low-leakage oxide semiconductor (OS) material may be used for the channel region of the FeFET non-volatile memory. However, the OS material lacks a large number of different types of charge carriers (holes and electrons). For example, a channel region comprising an n-type OS channel layer can accumulate electrons to enhance the first polarization within the ferroelectric material when a positive gate voltage is applied to the gate electrode, whereas the n-type OS channel layer Since silver has few positive charges, it cannot accumulate holes to enhance the second polarization opposite the first polarization in the ferroelectric material when a negative gate voltage is applied to the gate electrode. If the negative gate voltage is removed, the ferroelectric material will revert to the remaining polarization and result in data switching and state retention failing.
상기 관점에서, 본 개시내용은, 일부 실시예들에서, OS 채널 층을 따라 배치된 2차원 (2D) 접촉 층을 포함하는 FeFET 디바이스 및 관련된 제조 방법들과 관련 있다. FeFET 디바이스는 비휘발성 메모리의 단위 셀로 이용될 수 있다. OS 채널 층은 강유전체 재료의 제1 분극 상태를 강화한다. 2D 접촉 층은 보조적인 전하 캐리어들을 제공하여 강유전체 재료의 제2 분극 상태를 강화한다. 따라서 FeFET 디바이스는 OS 채널 층과 2D 접촉 층의 강화에 의해 두 데이터 상태들에 대한 성공적인 데이터 스위칭과 상태 유지를 가질 수 있다. 일부 실시예들에서, FeFET 디바이스는 강유전체 층의 제1 면을 따라 배열된 게이트 전극과 제1 면의 반대편의 강유전체 층의 제2 면을 따라 배치된 OS 채널 층을 포함한다. OS 채널 층은 제1 도핑 유형 (예를 들어, n형 반도체)을 갖는다. 한 쌍의 소스/드레인 영역들이 OS 채널 층의 반대편에 배치된다. 2D 접촉 층은 OS 채널 층을 따라 배치되며 제1 도핑 유형과는 다른 제2 도핑 유형 (예를 들어, p형 반도체)을 갖는다. 동작 중에, 강유전체 층을 분극시키는 전기장을 생성하기 위해 쓰기 전압이 게이트 전극에 인가된다. 전기장이 강유전체 층이 제1 방향으로 제1 분극을 갖도록 만드는 경우, 전하 캐리어들의 제1 유형은 OS 채널 층 내에 축적되고 제1 분극을 높이고 및/또는 강화한다. 전기장이 강유전체 층이 제2 방향으로 제2 분극을 갖도록 만드는 경우, 2D 접촉 층 내의 전하 캐리어들의 제2 유형은 제2 분극을 높이고 및/또는 강화하기 위해 동작할 것이다. 따라서, OS 채널 층을 따라 배치된 2D 접촉 층을 갖음으로써, 상이한 데이터 상태들 사이의 강유전체 층의 분극 스위칭은 더욱 높아지고 및/또는 강화된다. 일부 실시예들에서, 2D 접촉 층은 적어도 부분적으로 더 많이 도핑되어 소스/드레인 영역들과 OS 채널 층 사이에 배치되고 따라서 소스/드레인 영역들의 접촉 저항을 줄이는데 또한 도움이 된다.In view of the above, the present disclosure relates, in some embodiments, to an FeFET device and related fabrication methods comprising a two-dimensional (2D) contact layer disposed along an OS channel layer. The FeFET device can be used as a unit cell of a non-volatile memory. The OS channel layer enhances the first polarization state of the ferroelectric material. The 2D contact layer provides auxiliary charge carriers to enhance the second polarization state of the ferroelectric material. Thus, the FeFET device can have successful data switching and state maintenance for both data states by strengthening the OS channel layer and the 2D contact layer. In some embodiments, the FeFET device includes a gate electrode arranged along a first side of the ferroelectric layer and an OS channel layer arranged along a second side of the ferroelectric layer opposite the first side. The OS channel layer has a first doping type (eg, n-type semiconductor). A pair of source/drain regions are disposed opposite the OS channel layer. The 2D contact layer is disposed along the OS channel layer and has a second doping type (eg, p-type semiconductor) different from the first doping type. In operation, a write voltage is applied to the gate electrode to create an electric field that polarizes the ferroelectric layer. When the electric field causes the ferroelectric layer to have a first polarization in a first direction, a first type of charge carriers accumulate in the OS channel layer and enhance and/or enhance the first polarization. If the electric field causes the ferroelectric layer to have a second polarization in the second direction, the second type of charge carriers in the 2D contact layer will act to enhance and/or enhance the second polarization. Thus, by having a 2D contact layer disposed along the OS channel layer, the polarization switching of the ferroelectric layer between different data states is higher and/or enhanced. In some embodiments, the 2D contact layer is at least partially more doped to be disposed between the source/drain regions and the OS channel layer and thus also helps to reduce the contact resistance of the source/drain regions.
도 1은 일부 실시예들에 따른 FeFET 디바이스 (100)의 단면도를 도시한다. FeFET 디바이스 (100)는 기판 (122) 위에 배치되며 상호연결 구조 (120)내에 통합될 수 있다. FeFET 디바이스 (100)는 제1 면 (104a)과 제2 면 (104b)을 갖는 강유전체 층 (104)을 포함한다. OS 채널 층 (106)은 강유전체 층 (104)의 제1 면 (104a)을 따라 배열된다. 게이트 전극 (102)은 강유전체 층 (104)의 제2 면 (104b)을 따라 배열된다. 한 쌍의 소스/드레인 영역들 (108, 110)은 OS 채널 층 (106)의 반대편 말단들 상에 배열된다. 2D 접촉 층 (112)은 OS 채널 층 (106)을 따라 배치된다. 일부 실시예들에서, OS 채널 층 (106)은 제1 도핑 유형 (예를 들어, n형)인 반면, 2D 접촉 층 (112)은 제2 도핑 유형 (예를 들어, p형)이다. OS 채널 층 (106)은 제1 데이터 상태 (예를 들어, 데이터 상태 "1")의 성공적인 데이터 프로그래밍과 상태 유지 달성을 돕기 위해 강유전체 층 (104)의 제1 분극 상태를 강화하기 위해 제1 유형 (예를 들어, 전자들)의 캐리어 전하들을 제공한다. 2D 접촉 층 (112)은 OS 채널 층 (106)에 의해 제공되는 것들을 보완하는 제2 유형 (예를 들어, 정공들)의 캐리어 전하들을 제공하며, 따라서 제2 데이터 상태 (예를 들어, 데이터 상태 "0")의 성공적인 데이터 프로그래밍과 상태 유지 달성을 돕기 위해 강유전체 층 (104)의 제2 분극 상태를 강화한다. 아래의 도 8a 내지 8c와 관련된 더 자세한 동작의 예가 아래에 제시된다.1 shows a cross-sectional view of an
일부 실시예들에서, 2D 접촉 층 (112)이 OS 채널 층 (106)의 상위 표면 상에 배치된다. 일부 실시예들에서, 2D 접촉 층 (112)은 한 쌍의 소스/드레인 영역들 (108, 110)의 하단 표면들과 OS 채널 층 (106)의 상위 표면 사이에 및 그들에 접촉하게 배치된다. 따라서, 2D 접촉 층 (112)은 또한 소스/드레인 영역들 (108, 110)과 OS 채널 층 (106) 사이의 접촉 저항을 낮춘다. 일부 실시예들에서, 2D 접촉 층 (112)은 한 쌍의 소스/드레인 영역들 (108, 110)의 하단 및 측면 표면들을 덮고 한 쌍의 소스/드레인 영역들 (108, 110) 사이의 OS 채널 층 (106)의 중간 영역에는 부재한다.In some embodiments, the
일부 실시예들에서, 강유전체 층 (104)은 전기장에 의해 제어될 수 있는 방향을 가진 전기 분극을 보이는 유전체 결정들을 가진 재료이거나 재료로 구성된다. 예를 들어, 일부 실시예들에서, 강유전체 층 (104)은 하프늄-산화물(HfO2), 하프늄 아연 산화물(HfZnO2) 등을 포함할 수 있다. 일부 실시예들에서, OS 채널 층 (106)은 자유 전자들이 정공들보다 많은 인듐 갈륨 아연 산화물 (IGZO) 또는 갈륨 산화물 (Ga2O3)과 같은 n형 산화물 반도체 재료이거나 재료를 포함한다. 일부 실시예들에서, 2D 접촉 층 (112)은 원자들의 단일 층으로 구성된 결정체의 고체들인 단층 또는 다층 2차원 재료이거나 재료를 포함한다. 2차원 재료는 단일 요소 또는 둘 이상 요소들의 화합물들로부터 파생된다. 예를 들어, 2D 접촉 층 (112)은 그래핀, 보로핀과 같은 p형 단일 요소 2차원 재료 또는 몰리브덴 이황화물 (MoS2), 몰리브덴 이셀렌화물 (Molybdenum diselenide, MoSe2), 몰리브덴 이텔루르화물 (Molybdenum ditelluride, MoTe2), 또는 정공들보다 자유 전자들의 수가 많은 기타 전이 금속 칼코겐화합물들 (TMDs)과 같은 화합물 2차원 재료를 포함할 수 있다. 다른 실시예들에서, OS 채널 층 (106)은 p형 도핑된 반도체 또는 산화물 반도체이거나 이를 포함하는 반면, 2D 접촉 층 (112)은 n형 도핑된 재료이거나 이를 포함한다. 2D 접촉 층 (112)에 2차원 재료들을 이용하는 것은 2차원 재료들의 일 함수들이 원하는 n 또는 p형 재료를 얻기 위해 정밀하게 설계될 수 있고 특정 조건들로 직접 성장과 주입 공정들 중 하나에 의해 얻어질 수 있기 때문에 유익하다.In some embodiments, the
일부 실시예들에서, OS 채널 층 (106)은 약 1×1016 at/cm3 내지 약 1×1018 at/cm3 범위내에서 도핑 농도를 가질 수 있다. 2D 접촉 층 (112)은 약 1×1018 at/cm3 과 약 1×1021 at/cm3사이의 범위내에서 도핑 농도들을 가질 수 있다. 소스/드레인 영역들 (108, 110) 은 약 1×1018 at/cm3과 약 1×1020 at/cm3사이의 범위내에 있는 도핑 농도들을 가질 수 있다. 일부 실시예들에서, 강유전체 층 (104)은 약 1나노미터 (nm)와 약 15nm 사이의 범위내에 있는 두께를 가질 수 있다. 소스/드레인 영역들 (108, 110)은 각각 약 10 nm와 약 50 nm 사이의 범위내에 있는 두께를 가질 수 있다. 일부 실시예들에서, OS 채널 계층 (106)은 약 3nm와 약 20nm 사이의 범위내에 있는 두께를 가질 수 있다. 일부 실시예들에서, 2D 접촉 층(112)은 약 0.1nm와 약 5nm 사이의 범위내에 있는 두께를 가질 수 있다. 2D 접촉 층 (112) 및/또는 OS 채널 층 (106)의 두께 및/또는 도핑 농도는 FeFET 디바이스의 양호한 온-오프 변조를 제공하고 채널 전류가 2D 접촉 층 (112)을 통해 흐르는 것을 완화한다.In some embodiments,
일부 실시예들에서, 상호연결 구조 (120)는 FeFET 디바이스 (100) 아래에 배치된 하위 금속 층 (124)과, FeFET 디바이스 (100) 위에 배치된 상위 금속 층 (128), 및 FeFET 디바이스 (100)를 둘러싼 유전체 층 (126)을 포함한다. 일부 실시예들에서, 게이트 전극 (102)은 하위 금속 층 (124)의 금속 라인에 직접적으로 접촉하거나 전기적으로 결합된다. 게이트 전극 (102)은 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 금, 아연, 알루미늄 등과 같은 전도성 재료이거나 재료를 포함한다. 강유전체 층 (104)은 게이트 전극 (102) 위에 또는 직접적으로 상에 배치될 수 있다. OS 채널 층 (106)은 강유전체 층 (104) 위에 또는 직접적으로 상에 배치될 수 있다. 일부 실시예들에서, 소스/드레인 영역들 (108, 110)은 콘택들, 비아들 및/또는 기타 중간 금속 라인들을 통해 상위 금속 층 (128)의 각 금속 라인에 직접적으로 접촉하거나 전기적으로 결합된다. 소스/드레인 영역들 (108, 110)은 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 금, 아연, 알루미늄 등과 같은 금속이거나 금속을 포함한다. 소스/드레인 영역들 (108, 110)의 측벽들은 2D 접촉 층 (112)에 의해 유전체 층 (126)으로부터 분리될 수 있다. 유전체 층 (126)은 산화물 (예를 들어, 실리콘 산화물, 실리콘 이산화물 등), 질화물 (예를 들어, 실리콘 질화물), 탄화물 (예를 들어, 실리콘 탄화물) 등과 같은 하나 이상의 유전체 재료들의 스택이거나 스택을 포함한다. 대안적으로, FeFET 디바이스 (100)는 기판 (122) 상에 배치된 프론트-엔드-오브-라인 (FEOL; Front-end-of-line) 트랜지스터 또는 메모리 셀일 수 있다. 소스/드레인 영역들 (108, 110)은 메모리 어레이의 비트 라인과 소스 라인에 전기적으로 결합될 수 있으며, 게이트 전극 (102)은 메모리 어레이의 워드 라인에 전기적으로 결합될 수 있다.In some embodiments,
도 2는 일부 추가적인 실시예들에 따른 FeFET 디바이스 (100)의 단면도를 도시한다. 도 1에 도시된 FeFET 디바이스 (100)와 유사한 FeFET 디바이스 (100)의 일부 피처들은 본 명세서에 통합되며 반복되지 않는다. 도 2에 추가로 도시된 바와 같이, 일부 실시예들에서, 2D 접촉 층 (112)은 OS 채널 층 (106)의 측면 표면들과 소스/드레인 영역들 (108, 110) 사이에 배치되고 접촉한다. 2D 접촉 층 (112)은 OS 채널 층 (106)의 상단 표면을 덮을 수 있다. 2D 접촉 층 (112)은 소스/드레인 영역들 (108, 110)의 측면들에 부재할 수 있다. 일부 실시예들에서, 소스/드레인 영역들 (108, 110)의 하부에 놓인 2D 접촉 층 (112)의 말단 부분들 (112e)은 소스/드레인 영역들 (108, 110) 사이의 2D 접촉 층 (112)의 중간 부분 (112m) 보다 더 많이 도핑된다. 따라서, 2D 접촉 층 (112)의 말단 부분들 (112e)은 소스/드레인 접촉 저항을 낮추는데 도움이 되는 반면, 2D 접촉 층의 중간 부분 (112m)은 저항성이 있고 OS 채널 층 (106)을 단락시키지 않는다. 예를 들어, 2D 접촉 층 (112)의 말단 부분들 (112e)은 약 1×1018 at/cm3 내지 약 1×1021 at/cm3 사이의 범위내에 있는 도핑 농도들을 가질 수 있는 반면, 2D 접촉 층의 중간 부분 (112m)은 약 1×1016 at/cm3 내지 약 1×1018 at/cm3 사이의 범위내에 있는 도핑 농도들을 가질 수 있다.2 shows a cross-sectional view of an
도면들에 도시되지 않은 일부 대안적인 실시예들에서, 2D 접촉 층 (112)은 OS 채널 층 (106)과 강유전체 층 (104) 사이에 배치된다. 이 경우, 예시로써, 2D 접촉 층 (112)은 약 1×1016 at/cm3 내지 약 1×1018 at/cm3 사이의 범위내에 있는 도핑 농도를 가질 수 있다.In some alternative embodiments not shown in the figures, the
도 1 및 도 2가 OS 채널 층 (106)을 따라 배치된 2D 접촉 층 (112)을 포함하는 FeFET 디바이스 (100)의 일부 실시예들을 제공하지만, FeFET 디바이스 구조들은 게이트 전극 (102) 및 소스/드레인 영역들 (108, 110)의 위치에 관한 도 1 및 도2에 도시된 것들에 제한되지 않는다는 것이 인지된다. 도 3 내지 6은 게이트 전극 (102) 및 소스/드레인 영역들 (108, 110)의 상이한 위치들을 갖는 다양한 디바이스 구조들의 추가적인 예들을 제공한다. 게이트 전극 및 소스/드레인 영역들 (예를 들어, FinFET, GAA (게이트-올-어라운드), 나노구조들, 나노시트, 나노 와이어 등)의 다양한 형상들 및 위치들을 갖는 기타 디바이스 구조들도 또한 가능하다. 간단성의 이유로, 콘택들 및 상호연결 구조들은 도 3 내지 6에 도시되지 않지만, FeFET 디바이스 (100)는 기판 (122) 상에 배치된 프론트-엔드-오브-라인 (FEOL; front-end-of-line) 트랜지스터 또는 메모리 셀, 또는 백-엔드-오브-라인 (BEOL; back-end-of-line) 상호연결 구조 내에 삽입된 랜덤 액세스 메모리의 트랜지스터 또는 메모리 셀일 수 있다.Although FIGS. 1 and 2 provide some embodiments of a
도 3에 도시된 바와 같이, FeFET 디바이스 (100)는 게이트 전극 (102)이 소스/드레인 영역들 (108, 110) 사이에서 적어도 부분적으로 측면에있는 상단 게이트 디바이스일 수 있다. 일부 실시예들에서, 강유전체 층 (104)은 소스/드레인 영역들 (108, 110)의 반대편 측벽들 사이에 배열된다. 일부 실시예들에서, 강유전체 층 (104)은 소스/드레인 영역들 (108, 110)의 반대편 측벽들과 직접적으로 접촉할 수 있다. 일부 실시예들에서, 2D 접촉 층 (112)은 강유전체 층 (104) 및 OS 채널 층 (106) 사이에 및 그들과 접촉하여 배치된다. 2D 접촉 층 (112)은 강유전체 층 (104) 및 OS 채널 층 (106)의 측면들을 덮을 수 있다. 소스/드레인 영역들 (108, 110)은 2D 접촉 층 (112)에 의해 덮여지는 하단 표면들을 가질 수있다. 일부 실시예들에서, 소스/드레인 영역들 (108, 110) 하부에 놓인 2D 접촉 층 (112)의 말단 부분들 (112e)은 소스/드레인 영역들 (108, 110) 사이의 2D 접촉 층 (112)의 중간 부분 (112m) 보다 더 많이 도핑된다. 따라서, 2D 접촉 층 (112)의 말단 부분 (112e)은 소스/드레인 접촉 저항을 낮추는데 도움이되는 반면, 2D 접촉 층의 중간 부분 (112m)은 저항성이고 OS 채널 층 (106)을 단락시키지 않는다. 일부 실시예들에서, 소스/드레인 영역들 (108, 110) 하부에 놓인 2D 접촉 층 (112)의 말단 부분들 (112e)은 강유전체 층 (104) 하부에 놓인 2D 접촉 층 (112)의 중간 부분 (112m)보다 더 많이 도핑된다. 따라서, 2D 접촉 층 (112)의 끝 부분들 (112e)은 소스/드레인 접촉 저항을 낮추는 것을 돕는 반면 2D 접촉 층의 중간 부분 (112m)은 저항성이고 OS 채널 층 (106)을 단락시키지 않는다. 예를 들어, 2D 접촉 층 (112)의 말단 부분들 (112e)은 약 1×1018 at/cm3 내지 약 1×1021 at/cm3 사이의 범위내에 있는 도핑 농도들을 가질 수 있는 반면 2D 접촉 층의 중간 부분 (112m)은 약 1×1016 at/cm3 내지 약 1×1018 at/cm3 사이의 범위내에 있는 도핑 농도들을 가질 수 있다.As shown in FIG. 3 ,
도 4에 도시된 바와 같이, FeFET 디바이스 (100)는 수직 부분에 의해 연결된 하위 측면 부분 및 상위 측면 부분을 포함하는 소스/드레인 영역들 (108, 110)을 가질 수 있다. 소스/드레인 영역들 (108, 110)의 수직 부분은 OS 채널 층 (106)의 측벽을 따라 배치될 수 있고, 소스/드레인 영역들 (108, 110)의 상위 부분은 OS 채널 층의 상위 표면을 따라 배치될 수 있다. 2D 접촉 층 (112)은 소스/드레인 영역들 (108, 110)의 하위 표면과 OS 채널 층 (106)의 측벽 및 상위 표면 사이에 및 그들과 접촉하게 균일하게(conformally) 배열될 수 있다. 강유전체 층 (104)은 2D 접촉 층 (112) 및/또는 소스/드레인 영역들 (108, 110)에 의해 덮이지 않은 OS 채널 층 (106)의 상위 표면의 중간 부분 상에 배열될 수 있다. 강유전체 층 (104)은 2D 접촉 층 (112) 및 소스/드레인 영역들 (108, 110)의 측벽들과 접촉할 수 있다. 게이트 전극 (102)은 강유전체 층 (104) 위에 배치될 수 있고 또한 소스/드레인 영역들 (108, 110) 위에 있는 측 방향으로 연장될 수 있다.As shown in FIG. 4 , the
도 5에 도시된 바와 같이, 2D 접촉 층 (112)은 강유전체 층 (104)의 수직 측벽에 의해 연결된 강유전체 층 (104)의 하위 측면 및 상위 측면을 따라 및 그들과 접촉하여 균일하게 배치될 수 있다. OS 채널 층 (106)은 강유전체 층 (104) 상에 배치될 수 있고 2D 접촉 층 (112) 및 소스/드레인 영역들 (108, 110)의 측벽들과 접촉하는 측벽들을 가질 수 있다. OS 채널 층 (106)은 소스/드레인 영역들 (108, 110)의 상위 표면 위로 더 연장될 수있다.5 , the
도 6에 도시된 바와 같이, FeFET 디바이스 (100)는 OS 채널 층 (106)의 반대편들에 배치된 이중 게이트 전극들 (102-1, 102-2)과 같은 추가적인 디바이스 피처들을 가질 수 있다. 제1 강유전체 층 (104-1) 및 제2 강유전체 층 (104-2)은 OS 채널 층 (106)과 이중 게이트 전극들 (102-1, 102-2) 사이에 각각 배치되고 이들을 분리할 수 있다. 2D 접촉 층 (112)은 제1 강유전체 층 (104-1)의 하위 측면 및 OS 채널 층 (106)의 수직 측벽에 의해 연결된 OS 채널 층 (106)의 상위 측면을 따라 균일하게 배치되고 이들과 접촉할 수 있다.As shown in FIG. 6 , the
도 7은 일부 실시예들에 따른 FeFET 디바이스에 대한 2D 접촉 층 (112a, 112b, ..., 112n) 및 OS 채널 층 (106a, 106b, ..., 106n)의 스택의 개략도를 도시한다. OS 채널 층의 일 측면을 따라 배치된 2D 접촉 층을 갖는 대신에, 하나 이상의 2D 접촉 층들이 OS 채널 층의 양 측면들에 배열되거나 OS 채널 층들의 스택 내에 삽입될 수 있다. 2D 접촉 층들은 두 데이터 상태들 (예를 들어, 데이터 상태 "0" 및 데이터 상태 "1")의 성공적인 데이터 프로그래밍 및 상태 유지를 달성하는 데 도움이되기 위해 OS 채널 층들의 다수 캐리어 전하들 (예를 들어, 전자들)과 다른 보조 캐리어 전하들 (예를 들어, 정공들)을 제공한다. 7 shows a schematic diagram of a stack of
도 8a 내지 8b는 일부 실시예들에 따른 OS 채널 층 (106)을 따라 배치된 2D 접촉 층 (112)을 포함하는 p형 FeFET 디바이스의 동작들의 개략도들을 도시한다. P형 FeFET 디바이스는 소스/드레인 영역들 (108, 110) 사이에 흐르는 다수 캐리어로서 정공들을 이용하고 n형 도핑 채널/기판 영역을 포함한다. p형 FeFET 디바이스는 게이트 전극 (102)과 n형 산화물 반도체의 OS 채널 층 (106) 사이에 배열된 강유전체 층 (104)을 포함한다. 소스/드레인 영역들 (108, 110)은 OS 채널 층 (106)의 반대편 말단들 상에 배열된다. 2D 접촉 층 (112)은 OS 채널 층 (106)을 따라 배열되고 p형 2차원 재료를 포함한다. 또한 소스/드레인 영역들 (108, 110)의 하단 및 측벽 표면들을 덮는 2D 접촉 층의 백-게이트 FeFET 구조의 디바이스 구조 (도 1과 유사한 구조)가 도 8a 내지 8b의 도시를 위해 이용되지만, 도 2 내지 6과 유사한 FeFET 구조와 같은 기타 FeFET 구조들도 비슷한 방식으로 동작할 수 있음이 인지된다. 또한 n형 FeFET 구조도 유사한 동작 원리를 가지지만 반대의 전하 유형들을 가짐이 인지된다.8A-8B show schematic diagrams of operations of a p-type FeFET device including a
도 8a의 단면도에 도시된 바와 같이, 양의 게이트 전압 (V G )이 게이트 전극 (102)에 인가된다. 양의 게이트 전압 (V G )은 양 전하 캐리어들 (202) (즉, 정공들)이 강유전체 층 (104)을 향하는 게이트 전극 (102)의 표면 위에 축적되게한다. 양 전하 캐리어들 (202)은 강유전체 층 (104)이 제1 분극 (204)으로 분극되도록하는 전기장을 형성한다. 전기장은 또한 OS 채널 층 (106) 내에 음 전하 캐리어들 (206)의 축적을 야기한다. 음 전하 캐리어들 (206)은 강유전체 층 (104) 내의 제1 분극 (204)을 강화하여, FeFET 디바이스에 제1 문턱값 전압을 제공한다. 제1 분극 (204)은 양의 게이트 전압 (V G )이 제거되는 경우에도 강유전체 층 (104) 내에 유지되며, 제1 문턱값 전압도 마찬가지이다. 따라서, p형 FeFET 디바이스는 제1 데이터 상태 (예를 들어, 논리 "1")로 프로그래밍된다.As shown in the cross-sectional view of FIG. 8A , a positive gate voltage V G is applied to the
도 8b의 단면도에 도시된 바와 같이, 음의 게이트 전압 -V G 이 게이트 전극 (102)에 인가된다. 음의 게이트 전압 -V G 은 음 전하 캐리어들 (216)이 강유전체 층 (104)을 향하는 게이트 전극 (102)의 표면을 따라 축적되게한다. 음 전하 캐리어들 (216)은 강유전체 층 (104)이 제2 분극 (218)으로 분극되도록하는 전기장을 형성한다. OS 채널 층 (106)의 n형 산화물 반도체 재료는 양 전하 캐리어들이 부족하므로 강유전체 층 (104) 내의 제2 분극 (218)을 충분히 강화할 수 없다. 만약 2D 접촉 층 (112)이 부재하면, 제2 분극 (218)은 음의 게이트 전압 -V G 이 제거될 때 효과적으로 유지될 수 없다.As shown in the cross-sectional view of FIG. 8B , a negative gate voltage - V G is applied to the
제2 분극 (218)에 대응하여, 2D 접촉 층 (112)은 OS 채널 층 (106)을 향하는 2D 접촉 층 (112)의 하단을 따라 축적되는 양 전하 캐리어들 (220)을 제공한다. 양 전하 캐리어들 (220)은 강유전체 내의 제2 분극 (218)을 강화하며, 그렇게 함으로써 음의 게이트 전압 -V G 이 제거될 때에도 FeFET 디바이스에 대한 제2 문턱값 전압을 유지하는 것을 돕는다. 따라서, p형 FeFET 디바이스는 제2 데이터 상태 (예를 들어, 논리적 "0")로 프로그래밍된다.Corresponding to the
강유전체 층 (104)의 분극 상태는 p형 FeFET 디바이스 채널내의 컨덕턴스에 의해 측정될 수있다. 판독 동작 동안, 소스/드레인 영역들 (108, 110) 사이에 드레인 전압이 인가된다. 판독 게이트 전압이 게이트 전극 (102)에 인가된다. 판독 게이트 전압은 제1 데이터 상태의 제1 문턱값 전압과 제2 데이터 상태의 제2 문턱값 전압 사이에 있을 수 있으며, 판독 게이트 전압이 데이터 상태 중 하나에서 p형 FeFET를 켜고 다른 상태에서는 켜지지 않도록한다. 따라서, 데이터 상태는 소스/드레인 영역들 (108, 110) 사이에 흐르는 드레인 전류를 통해 판독될 수 있다.The polarization state of the
도 8c는 FeFET 디바이스의 예시적인 Id-Vg 프로그래밍 곡선을 도시하는 개략도를 도시한다. 라인 (238)에 의해 도시된 것은 도 8a와 관련하여 상술한 바와 같은 제1 프로그래밍 공정의 양의 게이트 전압 V G 에 대한 드레인 전류이다. FeFET 디바이스의 강유전체 층이 제1 분극을 가질 때 FeFET 디바이스는 제1 문턱값 전압을 갖을 것이다. OS 채널 층 내의 음 전하 캐리어들은 양의 게이트 전압 V G 이 제거되더라도 강유전체 층 내의 제1 분극을 강화한다. 따라서, FeFET 디바이스는 제1 데이터 상태 (예를 들어, 논리 "1")를 저장하고 있다. 라인 (236)으로 도시된 것은 도 8b와 관련하여 상술한 바와 같은 제2 프로그래밍 공정의 음의 게이트 전압 -V G 또는 제1 프로그래밍 공정의 소거 공정에 대한 드레인 전류이다. FeFET 디바이스의 강유전체 층이 제2 분극을 가질 때 FeFET 디바이스는 제2 문턱값 전압을 갖을 것이다. 2D 접촉 층 내의 양 전하 캐리어들은 음의 게이트 전압 -V G 이 제거된 경우에도 강유전체 층 내의 제2 분극을 강화한다. 따라서, FeFET 디바이스는 제1 데이터 상태로부터 소거되거나 제2 데이터 상태 (예를 들어, 논리 "0")와 함께 저장된다. 라인 (234)에 의해 도시된 바와 같이, 비교를 위해, OS 채널 층을 따라 배치된 2D 접촉 층이 부재하는 FeFET 디바이스의 경우, 음의 게이트 전압 -V G 에 대한 드레인 전류는 강유전체 층 내에서 제2 분극을 달성하거나 유지하지 못할 수 있다. 따라서, FeFET 디바이스는 제1 상태를 소거하거나 제2 상태를 프로그래밍하는데 실패할 수 있다.8C shows a schematic diagram illustrating an exemplary Id-Vg programming curve of a FeFET device. Shown by
도 9 내지 16은 OS 채널 층을 따라 배치된 2D 접촉 층을 갖는 백-게이트 FeFET 디바이스를 형성하는 방법의 일부 실시예들의 단면도들 (900 내지 1600)을 도시한다. 비록 도 9 내지 16은 방법과 관련하여 설명되지만, 도 9 내지 16에 개시된 구조들은 이러한 방법에 국한되지 않고, 대신 방법과 독립적인 구조들로써 독립할 수 있다.9-16 show cross-sectional views 900 - 1600 of some embodiments of a method of forming a back-gate FeFET device having a 2D contact layer disposed along an OS channel layer. Although FIGS. 9 to 16 are described in connection with a method, the structures disclosed in FIGS. 9 to 16 are not limited to this method, and may instead stand as structures independent of the method.
도 9의 단면도 (900)에 도시된 바와 같이, 기판 (122)이 제공된다. 다양한 실시예들에서, 기판 (122)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디 (예를 들어, 실리콘, SiGe, SOI 등) 일 수 있을 뿐만 아니라, 임의의 다른 유형의 그들과 관련된 반도체 및/또는 에피택셜 층들 일 수 있다. 일부 실시예들에서, 다양한 FEOL 디바이스들이 기판 (122)내에 형성되고 이어서 미들-오브-라인 (MOL; middle-of-line) 콘택들 및 BEOL 상호연결 구조의 하나 이상의 금속 층들이 형성된다. 예를 들어, M0, M1, M2 ... 등으로 알려진 금속 층들은 기판 (122)상의 FEOL 디바이스들 상부에 놓이게 형성될 수 있다. 일부 실시예들에서, 하위 금속 층 (124) 및 하위 금속층 (124)을 둘러싸는 제1 유전체 층 (126a)이 기판 (122) 위에 형성된다. 일부 실시예들에서, 하위 금속 층 (124)은 다마신 (damascene) 공정 (예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)에 의해 형성될 수 있으며, 여기서 제1 유전체 층 (126a)내에 트렌치들 및/또는 비아 정공들을 형성하기 위한 패터닝 공정이 수행되고 뒤이어 금속 충전 공정이 이어진다. 하위 금속 층 (124)은 BEOL 상호연결 구조의 금속 층들 중 하나일 수 있다.As shown in
도 10의 단면도 (1000)에 도시된 바와 같이, 게이트 전극 (102) 및 게이트 전극 (102)을 둘러싸는 제2 유전체 층 (126b)이 기판 (122) 위에 형성된다. 일부 실시예들에서, 게이트 전극 (102)은 하위 금속 층 (124)의 금속 라인 상에 직접적으로 형성된다. 다양한 실시예들에서, 게이트 전극 (102)은 하나 이상의 성막 공정들 (예를 들어, ALD 공정들, CVD 공정들, PE-CVD 공정들, PVD 공정들 등)에 의해 형성될 수 있고 뒤이어 패터닝 공정이 이어진다. 게이트 전극 (102)은 하나 이상의 전도성 재료들을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 전도성 재료들은 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 금, 아연, 알루미늄 등과 같은 금속을 포함하고/하거나 금속일 수 있다. 그 후 제2 유전체 층 (126b)을 형성하기 위한 성막 공정이 수행되고 뒤이어 게이트 전극 (102) 위에 있는 제2 유전체 층 (126b)의 과도한 부분을 제거하기 위한 평탄화 공정이 이어진다. 대안적으로, 게이트 전극 (102)은 또한 다마신 공정 (예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)에 의해 형성될 수 있으며, 여기서 패터닝 공정이 수행되어 제2 유전체 층 (126b) 내에 트렌치들 및/또는 비아 정공들을 형성한 후 금속 충전 공정이 수행된다.As shown in
도 11의 단면도 (1100)에 도시된 바와 같이, 디바이스 층들의 스택이 게이트 전극 (102) 상에 형성된다. 일부 실시예들에서, 강유전체 층 (104)이 게이트 전극 (102) 위에 형성될 수 있고, OS 채널 층 (106)은 강유전체 층 (104) 위에 형성될 수 있다. 강유전체 층 (104) 및 OS 채널 층 (106)은 성막 공정들에 의해 형성될 수 있고 뒤이어 패터닝 공정들이 이어진다. 강유전체 층 (104) 및 OS 채널 층 (106)은 측벽들이 서로 정렬되고 게이트 전극 (102)의 측벽과 더 정렬되도록 형성될 수 있다. 일부 실시예들에서, 강유전체 층 (104)은 하프늄 산화물, 하프늄 아연 산화물 등과 같은 하나 이상의 강유전체 재료들로 형성될 수 있다. 다양한 실시예들에서, 강유전체 층 (104)은 하나 이상의 성막 공정들 (예를 들어, ALD 공정들, CVD 공정들, PE-CVD 공정들, PVD 공정들 등)에 의해 형성될 수 있다. OS 채널 층 (106)은 제1 유형의 반도체를 갖는 하나 이상의 산화물 반도체 재료들 (예를 들어, 다수 캐리어로서 전자들을 갖는 n형 반도체 또는 다수 캐리어로서 정공들을 갖는 p형 반도체)로 형성될 수 있다. 일부 실시예들에서, 하나 이상의 산화물 반도체 재료들은 인듐 갈륨 아연 산화물 (IGZO), 인듐 갈륨 아연 주석 산화물 (IGZTO), 인듐 텅스텐 산화물 (IWO), 인듐 텅스텐 아연 산화물 (IWZO), 인듐 아연 산화물 (IZO), 아연 산화물 (ZnO) 등과 같은 하나 이상의 n형 산화물 반도체들을 포함할 수 있다. 다른 실시예들에서, 하나 이상의 산화물 반도체 재료들은 주석 산화물 (SnO), 니켈 산화물 (NiO), 구리 산화물 (Cu2O), NaNbO2등과 같은 하나 이상의 p형 산화물 반도체들을 포함할 수 있다. 다양한 실시예들에서, OS 채널 층 (106)은 하나 이상의 성막 공정들 (예를 들어, ALD 공정들, CVD 공정들, PE-CVD 공정들, PVD 공정들 등)에 의해 형성될 수 있다. 일부 실시예들에서, 강유전체 층 (104), OS 채널 층 (106), 및 게이트 전극 (102)은 강유전체 층 (104) 및 OS 채널 층 (106)이 게이트 전극 (102)의 형성 후에 형성된 것으로 도시되는 도 10 및 도 11에 도시된 것과 다르게 차례로 성막된 다음 한 번에 패터닝된다. As shown in
도 12의 단면도 (1200)에 도시된 바와 같이, 제3 유전체층 (126c)이 디바이스 층들의 스택 위에 형성된다. 예를 들어, 제3 유전체 층 (126c)은 제2 유전체 층 (126b) 위에 형성되고 디바이스 층들의 스택의 상위 표면 및 측벽들을 따라 연장된다. 다양한 실시예들에서, 제3 유전체 층 (126c)은 하나 이상의 성막 공정들 (예를 들어, ALD 공정들, CVD 공정들, PE-CVD 공정들, PVD 공정들 등)에 의해 형성될 수 있고 뒤이어 평탄화 공정이 이어진다. 도면에는 도시되지 않았지만, 디바이스 층들의 스택을 둘러싸는 제3 유전체 층 (126c)을 형성하기 전에 추가적인 격리 공정들이 수행될 수 있다.As shown in
도 13의 단면도 (1300)에 도시된 바와 같이, 소스/드레인 콘택 구멍들 (1302a, 1302b)이 디바이스 층의 스택 상에 도달하는 제3 유전체 층 (126c)을 통해 형성된다. 일부 실시예들에서, 소스/드레인 콘택 구멍들 (1302a, 1302b)은 OS 채널 층 (106)의 상위 표면을 노출시킨다. 소스/드레인 콘택 구멍들 (1302a, 1302b)은 마스킹 층 (1304)에 따라 제3 유전체 층 (126c)을 에천트에 선택적으로 노출시킴으로써 제3 유전체 층 (126c)을 패터닝하기 위해 수행되는 패터닝 공정에 의해 형성될 수 있다. 에천트는 건식 에천트 (예를 들어, 불소 화학물, 염소 화학물 등을 갖는)를 포함할 수 있다.As shown in
도 14의 단면도 (1400)에 도시된 바와 같이, 일부 실시예들에서, 2D 접촉 층 (112)이 디바이스 층의 스택의 노출된 표면들 상에 형성된다. 일부 실시예들에서, 2D 접촉 층 (112)은 OS 채널 층 (106)의 상위 표면을 따라 균일하게 형성되고, 제3 유전체 층 (126c)의 측벽 및 측면 표면들을 따라 연장된다. 2D 접촉 층 (112)은 원자들의 단일 층으로 구성된 결정질 고체들인 단층 또는 다층 2차원 재료로 형성될 수 있다. 2차원 재료는 단일 요소 또는 두 개 이상의 요소들의 화합물들로부터 파생된다. 2D 접촉 층 (112)은 OS 채널 층 (106)의 제1 도핑 유형과 상이한 제2 도핑 유형을 갖는다. 예를 들어, 2D 접촉 층 (112)은 그래핀, 보로핀과 같은 p형 단일 요소 2차원 재료, 또는 MoS2, MoSe2, MoTe2, 또는 자유 전자들보다 많은 수의 정공들을 갖는 기타 전이 금속 칼코겐화합물들 (TMDs)과 같은 화합물 2차원 재료를 포함할 수 있다. 다른 실시예들에서, OS 채널 층 (106)은 p형 도핑된 반도체 또는 산화물 반도체로 형성되는 반면 2D 접촉 층 (112)은 n형 도핑된 재료로 형성된다. 일부 실시예들에서, 2D 접촉 층 (112)은 성막 기술 (예를 들어, ALD 공정들, CVD 공정들, PE-CVD 공정들 등)을 이용하여 디바이스 층의 스택의 노출된 표면들 상에 균일하게 형성된다. 대안적으로, 2D 접촉 층 (112)은 희생 기판 상에 형성될 수 있고 뒤이어 디바이스 층의 스택의 노출된 표면들로 전사될 수 있다. 일부 실시예들에서, 2D 접촉 층 (112)은 선천적으로 도핑될 수 있는 반면, 다른 실시예들에서 2D 접촉 층 (112)은 주입 공정을 통해 도핑될 수 있다.As shown in
일부 실시예들에서, 도 13 내지 14에 도시된 바와 같이, 2D 접촉 층 (112)을 소스/드레인 콘택 구멍들 (1302a, 1302b) 내에 형성하는 것의 대안으로, 2D 접촉 층 (112)은 제3 유전체 층 (126c)의 형성 전에 OS 채널 층 (106) 상에 형성될 수 있다. 2D 접촉 층 (112)은 OS 채널 층 (106)의 성막 후 및 OS 채널 층 (106)의 패터닝 공정 전에 OS 채널 층 (106) 상에 희생 기판으로부터 성막되거나 전사될 수 있다. 2D 접촉 층 (112)은 그 후 디바이스 층들의 스택과 함께 패터닝 될 수 있다. 도 2에 도시된 바와 같이, 2D 접촉 층 (112)은 OS 채널 층 (106)의 전체 상단 표면을 덮도록 형성될 수 있다.In some embodiments, as shown in FIGS. 13-14 , as an alternative to forming the
도 15의 단면도 (1500)에 도시된 바와 같이, 전도성 재료가 소스/드레인 콘택 구멍들 (1302a, 1302b) 내에 형성된다 (도 14 참조). 일부 실시예들에서, 전도성 재료는 구리, 텅스텐, 코발트 등과 같은 금속을 포함할 수 있다. 일부 실시예들에서 전도성 재료는 성막 공정 및 도금 공정 중 하나 이상에 의해 성막될 수 있다. 일부 실시예들에서, 성막 공정이 전도성 재료의 시드 층을 형성하기위해 이용될 수 있고 뒤이어 소스/드레인 콘택 구멍들 (1302a, 1302b)을 채우기 위한 도금 공정이 이용될 수 있다. 일부 실시예들에서, 전도성 재료의 형성 후에, 제3 유전체 층 (126c) 위로부터 전도성 재료의 과잉을 제거하고 소스/드레인 영역들 (108, 110)을 정의하기 위해 평탄화 공정이 수행될 수 있다.As shown in
도 16의 단면도 (1600)에 도시된 바와 같이, 제4 유전체 층 (126d) 및 상위 금속 층 (128)이 디바이스 층들의 스택 위에 형성된다. 금속 층들 (124, 128) 및 유전체 층들 (126a, 126b, 126c, 126d)은 상호연결 구조 (120)로서 집합적으로 형성된다. 유전체 층들 (126a, 126b, 126c, 126d)은 각각 하나 이상의 실리콘 이산화물, 실리콘 질화물, 탄소 도핑된 실리콘 이산화물, 실리콘 산질화물, 붕소 규산염 유리 (BSG), 인 규산염 유리 (PSG), 붕소 인 규산염 유리 (BPSG), 불화 규산염 유리 (FSG), 도핑되지 않은 규산염 유리 (USG), 다공성 유전체 재료 등으로 형성될 수 있다. 비록 도면들에 도시되지 않았지만, 유전체 층들 (126a, 126b, 126c, 126d)은 하나 이상의 에칭 정지 층들에 의해 분리될 수 있다. 하나 이상의 에칭 정지 층들은 탄화물 (예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등), 질화물 (예를 들어, 실리콘 질화물, 실리콘 산질화물 등) 등으로 형성될 수 있다. 유전체 층들 (126a, 126b, 126c, 126d)은 예들로서 도시되고 더 적거나 더 많은 유전체 층들로 형성될 수 있다. 일부 실시예들에서, 상위 금속 층 (128)은 전도성 접촉들 및/또는 추가적인 금속 층들을 통해 소스/드레인 영역들 (108, 110)에 직접 접촉하거나 전기적으로 결합되도록 형성된다. 일부 실시예들에서, 상위 금속 층 (128)은 다마신 공정 (예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)에 의해 형성될 수 있다.As shown in
도 17 내지 26은 OS 채널 층을 따라 배치된 2D 접촉 층을 갖는 FeFET 디바이스를 형성하는 방법의 일부 실시예들의 단면도들 (1700 내지 2600)을 도시한다. 비록 도 17 내지 26은 방법과 관련하여 설명되지만, 도 17 내지 26에 개시된 구조들은 이러한 방법으로 제한되지 않고, 대신 방법과 독립적인 구조들로 독립할 수 있다. 17-26 show cross-sectional views 1700-2600 of some embodiments of a method of forming a FeFET device having a 2D contact layer disposed along an OS channel layer. Although FIGS. 17-26 are described in the context of a method, the structures disclosed in FIGS. 17-26 are not limited in this way, but may instead stand as structures independent of the method.
도 17의 단면도 (1700)에 도시된 바와 같이, 기판 (122)이 제공된다. 다양한 실시예들에서, 기판 (122)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디 (예를 들어, 실리콘, SiGe, SOI 등) 일 수 있을뿐만 아니라, 그들과 관련된 임의의 기타 유형의 반도체 및/또는 에피택셜 층들일 수 있다. 일부 실시예들에서, 다양한 FEOL 디바이스들이 기판 (122) 내에 형성되고 뒤이어 미들-오브-라인 (MOL; middle-of-line) 콘택들 및 BEOL 상호연결 구조의 하나 이상의 금속 층들이 형성된다. 예를 들어, M0, M1, M2 ... 등으로 알려진 금속 층들은 기판 (122) 상의 FEOL 디바이스들 위에 놓이도록 형성될 수 있다. 일부 실시예들에서, 하위 금속 층 (124) 및 하위 금속 층 (124)을 둘러싸는 제1 유전체 층 (126a)이 기판 (122) 위에 형성된다. 일부 실시예들에서, 하위 금속 층 (124)은 다마신 공정 (예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)에 의해 형성될 수 있으며, 여기서 패터닝 공정이 수행되어 제1 유전체 층 (126a) 내에 트렌치들 및/또는 비아 구멍들을 형성하며 뒤이어 금속 충전 공정이 이어진다. 하위 금속층 (124)은 BEOL 상호연결 구조의 금속 층들 중 하나일 수 있다.As shown in
도 18 내지 23의 단면도들 (1800 내지 2300)에 도시된 바와 같이, 디바이스 층들의 스택이 일련의 성막 및 패터닝 공정들을 통해 하위 금속 층 (124) 위에 형성된다. 디바이스 층들의 스택은 OS 채널 층 (106), 2D 접촉 층 (112), 및 강유전체 층 (104)을 포함할 수 있다. 성막 및 패터닝 공정들은 다양한 방식들로 수행될 수 있으며, 예시가 아래에 더 상세하게 설명된다.As shown in the cross-sectional views 1800-2300 of FIGS. 18-23 , a stack of device layers is formed over the
도 18에 도시된 바와 같이, 일부 실시예들에서, OS 채널 전구체 층 (106')은 하위 금속 층 (124) 위에 형성된다. OS 채널 전구체 층 (106')은 인듐 갈륨 아연 산화물 (IGZO), 인듐 갈륨 아연 주석 산화물 (IGZTO), 인듐 텅스텐 산화물 (IWO), 인듐 텅스텐 아연 산화물 (IWZO), 인듐 아연 산화물 (IZO), 아연 산화물 (ZnO) 등과 같은 제1 유형의 반도체 (예를 들어, 전자들을 다수 캐리어로 갖는 n형 반도체)를 갖는 하나 이상의 산화물 반도체 재료들로 하나 이상의 성막 공정들 (예를 들어, ALD 공정들, CVD 공정들, PE-CVD 공정들, PVD 공정들 등)에 의해 형성될 수 있다.18 , in some embodiments, an OS
도 19에 도시된 바와 같이, 일부 실시예들에서, 전구체 층 (112')과 접촉하는 2D 재료는 OS 채널 전구체 층 (106') 위에 또는 직접적으로 그 상에 형성된다. 일부 실시예들에서, 전구체 층 (112')과 접촉하는 2D 재료는 OS 채널 전구체 층 (106')의 전체 상단 표면 상에 원자들의 단일 층으로 구성된 결정질 고체들인 단층 또는 다층 2차원 재료로 균일하게 형성된다. 일부 실시예들에서, 2D 재료 접촉 전구체 층 (112')은 성막 기술 (예를 들어, ALD 공정들, CVD 공정들, PE-CVD 공정들, MBE 공정들 등)을 이용하여 형성된다. 2D 재료 접촉 전구체 층 (112')은 대안적으로 희생 기판 상에 형성된 다음 OS 채널 전구체 층 (106')으로 전사된다. 일부 실시예들에서, 2D 재료 접촉 전구체 층 (112')은 선천적으로 도핑되는 반면, 다른 실시예들에서 2D 재료 접촉 전구체 층 (112')은 주입에 의해 도핑된다. 2차원 재료는 단일 요소 또는 두 개 이상의 요소들의 화합물들로부터 파생된다. 2D 재료 접촉 전구체 층 (112')은 OS 채널 전구체 층 (106')의 제1 도핑 유형과 상이한 제2 도핑 유형을 갖는다. 예를 들어, 2D 접촉 층 (112)은 그래핀, 보로핀과 같은 p형 단일 요소 2차원 재료 또는 MoS2, MoSe2, MoTe2, 또는 자유 전자들보다 많은 수의 정공들을 갖는 기타 전이 금속 칼코겐화합물들 (TMDs)과 같은 화합물 2차원 재료를 포함할 수 있다. 다른 실시예들에서, OS 채널 전구체 층 (106')은 p형 도핑된 반도체 또는 산화물 반도체로 형성되는 반면, 2D 재료 접촉 전구체 층 (112')은 n형 도핑된 재료로 형성된다. 공정.19 , in some embodiments, the 2D material in contact with the
도 20에 도시된 바와 같이, 일부 실시예들에서, 강유전체 전구체 층 (104')은 2D 재료 접촉 전구체 층 (112') 위에 또는 직접적으로 그 상에 형성된다. 강유전체 전구체 층 (104')은 하프늄 산화물, 하프늄 산화 아연 등과 같은 하나 이상의 강유전체 재료들로 하나 이상의 성막 공정들 (예를 들어, ALD 공정들, CVD 공정들, PE-CVD 공정들, PVD 공정들 등)에 의해 형성될 수 있다.20 , in some embodiments, the
도 21에 도시된 바와 같이, 일부 실시예들에서, 강유전체 전구체 층 (104'), 2D 재료 접촉 전구체 층 (112'), 및 OS 채널 전구체 층 (106')은 서로 정렬된 측벽들을 갖는 강유전체 층 (104), 2D 접촉 층 (112), 및 OS 채널 층 (106)을 형성하기 위해 마스킹 층 (2102)에 따른 제1 패터닝 공정에 의해 패터닝된다. 제1 패터닝 공정은 마스킹 층 (2102)에 의해 덮이지 않은 강유전체 전구체 층 (104'), 2D 재료 접촉 전구체 층 (112'), 및 OS 채널 전구체 층 (106') (도 20 참조)의 과도한 부분들을 제거하는 일련의 건식 및/또는 습식 에칭 공정을 포함할 수 있다.21 , in some embodiments, the
도 22에 도시된 바와 같이, 일부 실시예들에서, 제2 유전층 (126b)이 제1 유전체 층 (126a) 위에 형성되고 강유전체 층 (104), 2D 접촉 층 (112), 및 OS 채널 층 (106)을 둘러싸고 위에 형성된다. 다양한 실시예들에서, 제2 유전체 층 (126b)은 하나 이상의 성막 공정들 (예를 들어, ALD 공정들, CVD 공정들, PE-CVD 공정들, PVD 공정들 등)에 의해 형성될 수 있고 뒤이어 평탄화 공정이 이어진다. 강유전체 층 (104), 2D 접촉 층 (112), 및 OS 채널 층 (106)을 둘러싸고 위에 제2 유전체 층 (126b)을 형성하기 전에 추가적인 격리 공정들이 수행될 수 있다.22 , in some embodiments, a
도 23에 도시된 바와 같이, 일부 실시예들에서, 소스/드레인 콘택 구멍들 (2302a, 2302b)은 제2 유전체 층 (126b)을 통해 형성된다. 일부 실시예들에서, 소스/드레인 콘택 구멍들 (2302a, 2302b)은 강유전체 층 (104)을 통해 더 연장되고 강유전체 층 (104)의 반대편 측벽들에 노출된다. 소스/드레인 콘택 구멍들 (2302a, 2302b)은 건식 및/또는 습식 에칭 공정들에 의해 마스킹 층 (2304)에 따라 제2 유전체 층 (126b) 및 강유전체 층 (104)을 패터닝하기 위해 수행되는 패터닝 공정에 의해 형성될 수 있다. 소스/드레인 콘택 구멍들 (2302a, 2302b)은 2D 접촉 층 (112)에 도달할 수 있다. 일부 실시예들에서, 도핑 공정 및/또는 어닐링 공정은 소스/드레인 콘택 구멍들 (2302a, 2302b) 내에서 2D 접촉 층 (112)의 노출된 부분에 수행되며 2D 접촉 층 (112)의 도핑 농도를 국부적으로 증가시켜, 소스/드레인 콘택 구멍들 (2302a, 2302b) 내의 2D 접촉 층 (112)이 강유전체 층 (104) 아래의 중간 영역보다 소스/드레인 접촉 저항을 낮추기 위해 더 많이 도핑되도록 한다. 예를 들어, 질소 어닐링 공정이 소스/드레인 콘택 구멍들 (2302a, 2302b) 내의 2D 접촉 층 (112)에 수행될 수 있다.23 , in some embodiments, source/
도 24의 단면도 (2400)에 도시된 바와 같이, 전도성 재료는 소스/드레인 콘택 구멍들 (2302a, 2302b) 내에 형성된다 (도 23 참조). 일부 실시예들에서, 전도성 재료는 구리, 텅스텐, 코발트 등과 같은 금속을 포함할 수 있다. 일부 실시예들에서 전도성 재료는 하나 이상의 성막 공정 및 도금 공정에 의해 성막될 수 있다. 일부 실시예들에서, 성막 공정은 전도성 재료의 시드 층을 형성하기 위해 이용될 수 있으며, 뒤이어 소스/드레인 콘택 구멍들 (2302a, 2302b)을 채우기 위한 도금 공정이 이용될 수 있다. 일부 실시예들에서, 전도성 재료의 형성 후에, 제2 유전체층 (126b) 위로부터 전도성 재료의 과잉을 제거하고 소스/드레인 영역들 (108, 110)을 정의하기 위해 평탄화 공정이 수행될 수 있다.As shown in
도 25의 단면도 (2500)에 도시된 바와 같이, 게이트 전극 (102)은 강유전체 층 (104)의 상위 표면 상에 도달하는 제2 유전체 층 (126b) 내에 형성된다. 게이트 전극 (102)은 제2 유전체 층 (126b) 내에 게이트 콘택 구멍을 정의하기 위해 패터닝 공정에 의해 형성될 수 있으며 뒤이어 전도성 재료의 충전 공정이 이어진다. 전도성 재료는 구리, 텅스텐, 코발트 등과 같은 금속을 포함할 수 있다. 일부 실시예들에서 전도성 재료는 하나 이상의 성막 공정 및 도금 공정에 의해 성막될 수 있다. 일부 실시예들에서, 성막 공정은 전도성 재료의 시드 층을 형성하기 위해 이용될 수 있고 뒤이어 도금 공정이 뒤따를 수 있다. 일부 실시예들에서, 전도성 재료의 형성 후에, 평탄화 공정이 제2 유전체 층 (126b) 위로부터 전도성 재료의 과잉을 제거하기 위해 수행될 수 있다.As shown in
일부 대안적인 실시예들에서 (도시되지 않음), 소스/드레인 영역들 (108, 110) 및 게이트 전극 (102)은 소스/드레인 콘택 구멍들 및 게이트 콘택 구멍의 동시 패터닝 후에 하나의 충전 공정을 이용하여 형성될 수 있다.In some alternative embodiments (not shown), the source/
도 26의 단면도 (2600)에 도시된 바와 같이, 제3 유전체 층 (126c) 및 상위 금속 층 (128)이 디바이스 층들의 스택 위에 형성된다. 금속 층들 (124, 128) 및 유전체 층들 (126a, 126b, 126c)은 상호연결 구조 (120)로서 집합적으로 형성된다. 유전체 층들 (126a, 126b, 126c)은 각각 하나 이상의 실리콘 이산화물, 실리콘 질화물, 탄소 도핑된 실리콘 이산화 물, 실리콘 산질화물, 붕소 규산염 유리 (BSG), 인 규산염 유리 (PSG), 붕소 인 규산염 유리 (BPSG), 불소 규산염 유리 (FSG), 도핑되지 않은 규산염 유리 (USG), 다공성 유전체 재료 등으로 형성될 수 있다. 비록 도면들에 도시되지 않았지만, 유전체 층들 (126a, 126b, 126c)은 하나 이상의 에칭 정지 층들에 의해 분리될 수 있다. 하나 이상의 에칭 정지 층들은 탄화물 (예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등), 질화물 (예를 들어, 실리콘 질화물, 실리콘 산질화물 등) 등으로 형성될 수 있다. 유전체 층들 (126a, 126b, 126c)은 예로서 도시되고 더 적거나 더 많은 유전체의 층들로 형성될 수 있다. 일부 실시예들에서, 상위 금속 층 (128)은 전도성 콘택들 및/또는 추가 금속 층들을 통해 소스/드레인 영역들 (108, 110) 및 게이트 전극 (102)에 직접적으로 접촉하거나 전기적으로 결합되는 금속 라인들 또는 금속 비아들을 갖도록 형성된다. 일부 실시예들에서, 상위 금속 층 (128)은 다마신 공정 (예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)에 의해 형성될 수 있다.As shown in
도 27은 OS 채널 층을 따라 배치된 2D 접촉 층을 갖는 FeFET 디바이스를 포함하는 집적 칩을 형성하는 방법 (2700)의 일부 실시예들의 흐름도를 도시한다.27 shows a flow diagram of some embodiments of a
개시된 방법 (2700)이 본 명세서에서 일련의 행위들 또는 사건들로 도시되고 설명되었지만, 그러한 행위들 또는 사건들의 도시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것이 인지될 것이다. 예를 들어, 일부 행위들은 본 명세서에 도시된 및/또는 설명된 것들과는 별개의 상이한 순서들로 및/또는 기타 행위들 또는 사건들과 동시에 발생할 수 있다. 추가적으로, 본 명세서 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 모든 행위들이 요구되는 것은 아니다. 또한, 본 명세서에 묘사된 하나 이상의 행위들은 하나 이상의 분리된 행위들 및/또는 단계들에서 수행될 수 있다.Although the disclosed
행위 (2702)에서, 상호연결 구조의 하위 금속 층이 기판 위에 형성된다. 도 9 또는 도 17은 행위 (2702)에 대응하는 일부 실시예들의 단면도 (900 또는 1700)를 도시한다.At
행위 (2704)에서, 하위 금속 층 상에 형성된 게이트 전극, 강유전체 층, 및 OS 채널 층을 포함하는 디바이스 층들의 스택이 형성된다. 디바이스 층들의 스택은 일련의 성막 및 패터닝 공정들에 의해 형성될 수 있다. OS 채널 층은 제1 도핑 유형 (예를 들어, 전자들을 다수 캐리어로 갖는 n유형)이다. 일부 실시예들에서, 게이트 전극은 백-게이트 FeFET 디바이스를 형성하기 위해 강유전체 층과 하위 금속 층 사이에 형성된다. 일부 대안적인 실시예들에서, OS 채널 층은 하위 금속 층에 더 가깝게 형성되고, 이어서 프론트 게이트 FeFET 디바이스를 형성하기 위해 강유전체 층 및 게이트 전극이 OS 채널 층 위에 있게 형성된다. 도 10 내지 11은 행위 (2704)에 대응하는 일부 실시예들의 단면도들 (1000 내지 1100)을 도시한다. 도 18 내지 21 및 25는 행위 (2704)에 대응하는 일부 대안적인 실시예들의 단면도들 (1800 내지 2100 및 2500)을 도시한다.At
행위 (2706)에서, 2D 접촉 층이 OS 채널 층을 따라 형성된다. 2D 접촉 층은 제1 도핑 유형과 상이한 제2 도핑 유형 (예를 들어, 다수 캐리어로서 정공들을 갖는 p형)이다. 2D 접촉 층은 희생 기판으로부터 성막되거나 전사될 수 있다. 2D 접촉 층은 OS 채널 층 상에 형성될 수 있다. 일부 실시예들에서, 2D 접촉 층은 OS 채널 층의 상위 표면의 일부와 접촉하고 소스/드레인 콘택 구멍들의 하단 및 측벽 표면들을 따라서 균일하게 및 그들을 덮도록 형성된다. 일부 대안적인 실시예들에서, 2D 접촉 층은 OS 채널 층의 전체 상단 표면을 덮도록 형성된다. 일부 실시예들에서, 도핑 공정 및/또는 어닐링 공정은 2D 접촉 층의 말단 부분들에 수행되어 2D 접촉 층의 도핑 농도를 국부적으로 증가시켜, 2D 접촉 층의 말단 부분들이 중간 영역보다 더 많이 도핑되도록한다. 따라서, 소스/드레인 접촉 저항은 낮아질 수 있는 반면 OS 채널 층은 단락되지 않는다. 도 14 내지 15는 행위 (2706)에 대응하는 일부 실시예들의 단면도들 (1400 내지 1500)을 도시한다. 도 19 내지 21은 행위 (2706)에 대응하는 일부 대안적인 실시예들의 단면도들 (1900 내지 2100)을 도시한다.At
행위 (2708)에서, 소스/드레인 영역들은 2D 접촉 층과 접촉하는 OS 채널 층의 반대편 면들 상에 형성된다. 소스/드레인 영역들은 층간 유전체 내의 소스/드레인 콘택 구멍들을 에칭하고 뒤이어 소스/드레인 콘택 구멍들 내의 전도성 재료를 충전함으로써 형성될 수 있다. 도 15 또는 도 24는 행위 (2708)에 대응하는 일부 실시예들의 단면도 (1500 또는 2400)를 도시한다.In
행위 (2710)에서, 상호연결 구조의 하나 이상의 추가 금속 층들이 디바이스 층들의 스택 위에 형성된다. 하나 이상의 추가 금속 층들은 소스/드레인 영역들 및/또는 게이트 전극에 대한 추가 전도성 콘택들을 통해 직접적으로 접촉하거나 전기적으로 결합되는 금속 라인들 또는 비아들로 형성될 수 있다. 도 16 또는 도 26은 행위 (2708)에 대응하는 일부 실시예들의 단면도 (1600 또는 2600)를 도시한다.At
따라서, 일부 실시예들에서, 본 개시내용은 채널 (OS 채널 층)로 작용하도록 구성된 산화물 반도체 층을 따라 배치된 2D 접촉 층을 갖는 FeFET 디바이스를 포함하는 집적 칩에 관한 것이다. 2D 접촉 층은 OS 채널 층의 제1 도핑 유형 (예를 들어, n형 또는 p형)과 상이한 제2 도핑 유형 (예를 들어, p형 또는 n형)을 갖는다. 일부 실시예들에서, 2D 접촉 층은 FeFET 디바이스의 소스/드레인 영역들과 OS 채널 층 사이에 배치되고 접촉하므로, FeFET 디바이스의 데이터 프로그래밍을 강화하기 위해 보조 캐리어 전하들을 제공할 뿐만 아니라, 소스/드레인 영역들과 OS 채널 층 사이의 접촉 저항을 감소시키는 역할도 한다.Accordingly, in some embodiments, the present disclosure relates to an integrated chip comprising a FeFET device having a 2D contact layer disposed along an oxide semiconductor layer configured to act as a channel (OS channel layer). The 2D contact layer has a second doping type (eg, p-type or n-type) that is different from the first doping type (eg, n-type or p-type) of the OS channel layer. In some embodiments, the 2D contact layer is disposed and in contact between the source/drain regions and the OS channel layer of the FeFET device, thereby providing auxiliary carrier charges to enhance data programming of the FeFET device, as well as the source/drain. It also serves to reduce the contact resistance between the regions and the OS channel layer.
일부 실시예들에서, 본 개시내용은 FeFET 디바이스에 관한 것이다. FeFET 디바이스는 제1 면 및 제1 면과 반대편의 제2 면을 갖는 강유전체 층 및 강유전체 층의 제1 면을 따라 배치된 게이트 전극을 포함한다. FeFET 디바이스는 제1 면의 반대편의 강유전체 층의 제2 면을 따라 배치된 OS 채널 층 및 OS 채널 층의 반대편 면들 상에 배치된 한 쌍의 소스/드레인 영역들을 더 포함한다. FeFET 디바이스는 OS 채널 층을 따라 배치된 2D 접촉 층을 더 포함한다. OS 채널 층은 제1 도핑 유형을 갖고, 2D 접촉 층은 제1 도핑 유형과 상이한 제2 도핑 유형을 갖는다.In some embodiments, the present disclosure relates to a FeFET device. The FeFET device includes a ferroelectric layer having a first face and a second face opposite the first face and a gate electrode disposed along the first face of the ferroelectric layer. The FeFET device further includes an OS channel layer disposed along a second side of the ferroelectric layer opposite the first side and a pair of source/drain regions disposed on opposite sides of the OS channel layer. The FeFET device further includes a 2D contact layer disposed along the OS channel layer. The OS channel layer has a first doping type, and the 2D contact layer has a second doping type different from the first doping type.
다른 실시예들에서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은 기판 위에 배치된 상호연결 구조를 포함한다. 상호연결 구조는 하위 금속 층 및 하위 금속 층 위에 적층된 상위 금속 층을 포함한다. FeFET 디바이스는 하위 금속 층과 상위 금속 층 사이에 삽입된다. FeFET 디바이스는 하위 금속층 위에 배치된 게이트 전극, 게이트 전극 위에 배치된 강유전체 층, 및 강유전체 층 위에 배치된 산화물 반도체 (OS) 채널 층을 포함한다. FeFET 디바이스는 OS 채널 층의 반대편 면들 상에 배치된 한 쌍의 소스/드레인 영역들 및 OS 채널 층을 따라 배치된 2D 접촉 층을 더 포함한다. OS 채널 층은 제1 도핑 유형을 갖고, 2D 접촉 층은 제1 도핑 유형과 상이한 제2 도핑 유형을 갖는다.In other embodiments, the present disclosure relates to an integrated chip. An integrated chip includes an interconnect structure disposed over a substrate. The interconnect structure includes a lower metal layer and an upper metal layer laminated over the lower metal layer. The FeFET device is sandwiched between the lower and upper metal layers. The FeFET device includes a gate electrode disposed over an underlying metal layer, a ferroelectric layer disposed over the gate electrode, and an oxide semiconductor (OS) channel layer disposed over the ferroelectric layer. The FeFET device further includes a pair of source/drain regions disposed on opposite sides of the OS channel layer and a 2D contact layer disposed along the OS channel layer. The OS channel layer has a first doping type, and the 2D contact layer has a second doping type different from the first doping type.
다른 실시예들에서, 본 개시내용은 FeFET 디바이스를 형성하는 방법에 관한 것이다. 방법은 기판 위에 상호연결 구조의 하위 금속 층을 형성하고 게이트 전극, 강유전체 층, 및 산화물 반도체 (OS) 채널 층이 하위 금속층 위에 한 층씩 적층되는 스택을 형성하는 단계를 포함한다. 방법은 OS 채널 층을 따라 2D 접촉 층을 형성하는 것을 더 포함한다. OS 채널 층은 제1 도핑 유형을 갖고, 2D 접촉 층은 제1 도핑 유형과 상이한 제2 도핑 유형을 갖는다. 방법은 OS 채널 층의 반대편 면들에 한 쌍의 소스/드레인 영역들을 형성하는 것 및 한 쌍의 소스/드레인 영역들과 접촉하는 금속 비아들을 갖는 상호연결 구조의 상위 금속 층을 형성하는 것을 더 포함한다.In other embodiments, the present disclosure relates to a method of forming a FeFET device. The method includes forming a lower metal layer of an interconnect structure over a substrate and forming a stack in which a gate electrode, a ferroelectric layer, and an oxide semiconductor (OS) channel layer are stacked on the lower metal layer layer by layer. The method further includes forming a 2D contact layer along the OS channel layer. The OS channel layer has a first doping type, and the 2D contact layer has a second doping type different from the first doping type. The method further includes forming a pair of source/drain regions on opposite sides of the OS channel layer and forming an upper metal layer of the interconnect structure having metal vias contacting the pair of source/drain regions. .
전술한 내용은 당업자들이 본 개시내용의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술하였다. 당업자들은 이들이 본 개시내용에서 소개된 실시예들 또는 예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 공정들 및 구조들을 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 행할 수 있다는 것을 깨달아야 한다.The foregoing has outlined features of several embodiments so that those skilled in the art may better understand aspects of the present disclosure. Those skilled in the art will appreciate that they may readily use the present disclosure as a basis for designing or modifying other processes and structures for carrying out the same purpose and/or achieving the same advantages of the embodiments or examples introduced herein. should be aware that Those skilled in the art should also appreciate that these equivalent structures do not depart from the spirit and scope of the present disclosure, and that they can make various changes, substitutions, and modifications herein without departing from the spirit and scope of the present disclosure.
<부기><bookkeeping>
1. 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스에 있어서,1. A ferroelectric field effect transistor (FeFET) device, comprising:
제1 면 및 상기 제1 면의 반대편의 제2 면을 갖는 강유전체 층;a ferroelectric layer having a first face and a second face opposite the first face;
상기 강유전체 층의 상기 제1 면을 따라 배치된 게이트 전극;a gate electrode disposed along the first side of the ferroelectric layer;
상기 제1 면의 반대편의 상기 강유전체 층의 상기 제2 면을 따라 배치된 산화물 반도체 (OS) 채널 층 - 상기 OS 채널 층은 제1 도핑 유형을 갖음 - ;an oxide semiconductor (OS) channel layer disposed along the second side of the ferroelectric layer opposite the first side, the OS channel layer having a first doping type;
상기 OS 채널 층의 반대편 면들 상에 배치된 한 쌍의 소스/드레인 영역들; 및a pair of source/drain regions disposed on opposite sides of the OS channel layer; and
상기 OS 채널 층을 따라 배치된 2차원 (2D) 접촉 층 - 상기 2D 접촉 층은 상기 제1 도핑 유형과 상이한 제2 도핑 유형을 갖음 - ;a two-dimensional (2D) contact layer disposed along the OS channel layer, the 2D contact layer having a second doping type different from the first doping type;
을 포함하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.A ferroelectric field effect transistor (FeFET) device comprising a.
2. 제 1항에 있어서,2. The method of
상기 2D 접촉 층은 그래핀, 몰리브덴 이황화물 (MoS2), 몰리브덴 이셀렌화물 (MoSe2), 또는 몰리브덴 텔루르화물 (MoTe2) 중 하나 이상을 포함하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.wherein the 2D contact layer comprises one or more of graphene, molybdenum disulfide (MoS 2 ), molybdenum diselenide (MoSe 2 ), or molybdenum telluride (MoTe 2 ).
3. 제 1항에 있어서, 3. according to
상기 2D 접촉 층은 상기 한 쌍의 소스/드레인 영역들과 상기 OS 채널 층 사이에 배치되어 접촉하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.and the 2D contact layer is disposed between and in contact with the pair of source/drain regions and the OS channel layer.
4. 제 1항에 있어서,4.
상기 2D 접촉 층은 상기 한 쌍의 소스/드레인 영역들의 하단 및 측벽 표면들을 덮는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.and the 2D contact layer covers the bottom and sidewall surfaces of the pair of source/drain regions.
5. 제 1항에 있어서,5.
상기 2D 접촉 층은 상기 OS 채널 층의 상단 표면을 덮는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.and the 2D contact layer covers a top surface of the OS channel layer.
6. 제 5항에 있어서,6. according to claim 5,
상기 2D 접촉 층은 상기 소스/드레인 영역들 사이의 중간 부분보다 더 많이 도핑된 상기 소스/드레인 영역들 하부에 놓인 말단 부분들을 갖는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.wherein said 2D contact layer has distal portions underlying said source/drain regions that are more doped than an intermediate portion between said source/drain regions.
7. 제 1항에 있어서,7. according to
상기 2D 접촉 층은 상기 OS 채널 층과 상기 강유전체 층 사이에 배치되고 접촉하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.and the 2D contact layer is disposed between and in contact with the OS channel layer and the ferroelectric layer.
8. 제 7항에 있어서,8.
상기 2D 접촉 층은 상기 소스/드레인 영역들의 하단 표면을 덮는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.and the 2D contact layer covers a bottom surface of the source/drain regions.
9. 제 1항에 있어서,9.
상기 제1 도핑 유형은 n형이고 상기 제2 도핑 유형은 p형인 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.wherein the first doping type is n-type and the second doping type is p-type.
10. 제 1항에 있어서,10.
상기 OS 채널 층은 인듐 갈륨 아연 산화물, 인듐 갈륨 아연 주석 산화물, 인듐 텅스텐 산화물, 인듐 텅스텐 아연 산화물, 인듐 아연 산화물, 및 아연 산화물 중 하나 이상을 포함하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.wherein the OS channel layer comprises at least one of indium gallium zinc oxide, indium gallium zinc tin oxide, indium tungsten oxide, indium tungsten zinc oxide, indium zinc oxide, and zinc oxide.
11. 집적 칩으로서,11. An integrated chip comprising:
기판 위에 배치되고, 하위 금속 층 및 상기 하위 금속 층 위에 적층된 상위 금속 층을 포함하는 상호연결 구조; 및an interconnect structure disposed over a substrate and comprising a lower metal layer and an upper metal layer laminated over the lower metal layer; and
상기 하위 금속 층과 상기 상위 금속 층 사이에 삽입된 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스 - 상기 디바이스는:A ferroelectric field effect transistor (FeFET) device interposed between the lower metal layer and the upper metal layer, the device comprising:
상기 하위 금속 층 상에 배치된 게이트 전극; a gate electrode disposed on the lower metal layer;
상기 게이트 전극 상에 배치된 강유전체 층; a ferroelectric layer disposed on the gate electrode;
상기 강유전체 층 위에 배치된 산화물 반도체 (OS) 채널 층 - 상기 OS 채널 층은 제1 도핑 유형을 갖음 - ; an oxide semiconductor (OS) channel layer disposed over the ferroelectric layer, the OS channel layer having a first doping type;
상기 OS 채널 층의 반대편 면들 상에 배치된 한 쌍의 소스/드레인 영역들; 및 a pair of source/drain regions disposed on opposite sides of the OS channel layer; and
상기 OS 채널 층을 따라 배치되고 상기 제1 도핑 유형과 상이한 제2 도핑 유형을 갖는 2 차원 (2D) 접촉 층 a two-dimensional (2D) contact layer disposed along the OS channel layer and having a second doping type different from the first doping type
을 포함함 - including -
를 포함하는 집적 칩.An integrated chip comprising a.
12. 제 11항에 있어서,12. Clause 11,
상기 2D 접촉 층은 상기 OS 채널 층의 상위 표면 상에 배치되는 집적 칩.and the 2D contact layer is disposed on an upper surface of the OS channel layer.
13. 제 11항에 있어서,13. Clause 11,
상기 2D 접촉 층은 상기 한 쌍의 소스/드레인 영역들의 하단 및 측벽 표면들을 덮는 집적 칩.and the 2D contact layer covers the bottom and sidewall surfaces of the pair of source/drain regions.
14. 제 11항에 있어서,14. Clause 11,
상기 한 쌍의 소스/드레인 영역들은 각각 소스-라인과 비트-라인에 결합되고, 상기 게이트 전극은 워드-라인에 결합되는 집적 칩.wherein the pair of source/drain regions are coupled to a source-line and a bit-line, respectively, and the gate electrode is coupled to a word-line.
15. 제 11항에 있어서,15. Clause 11,
상기 2D 접촉 층은 그래핀 또는 몰리브덴 이황화물 (MoS2), 몰리브덴 이셀렌화물 (MoSe2), 또는 몰리브덴 텔루르화물 (MoTe2) 중 하나 이상을 포함하는 집적 칩.wherein the 2D contact layer comprises graphene or at least one of molybdenum disulfide (MoS 2 ), molybdenum diselenide (MoSe 2 ), or molybdenum telluride (MoTe 2 ).
16. 제 11항에 있어서,16. Clause 11,
상기 2D 접촉 층은 상기 강유전체 층과 상기 OS 채널 층 사이에 배치되고 분리하는 집적 칩.wherein the 2D contact layer is disposed between and separates the ferroelectric layer and the OS channel layer.
17. 제 11항에 있어서,17. Clause 11,
상기 2D 접촉 층은 상기 소스/드레인 영역들 사이의 중간 부분보다 더 많이 도핑된 상기 소스/드레인 영역들 하부에 놓인 말단 부분들을 갖는 집적 칩.wherein said 2D contact layer has distal portions underlying said source/drain regions that are more doped than an intermediate portion between said source/drain regions.
18. 제 11항에 있어서,18. Clause 11,
상기 제1 도핑 유형은 n형이고, 상기 제2 도핑 유형은 p형인 집적 칩.wherein the first doping type is n-type and the second doping type is p-type.
19. 제 11항에 있어서,19. Clause 11,
상기 OS 채널 층은 인듐 갈륨 아연 산화물, 인듐 갈륨 아연 주석 산화물, 인듐 텅스텐 산화물, 인듐 텅스텐 아연 산화물, 인듐 아연 산화물, 및 아연 산화물 중 하나 이상을 포함하는 집적 칩.wherein the OS channel layer comprises one or more of indium gallium zinc oxide, indium gallium zinc tin oxide, indium tungsten oxide, indium tungsten zinc oxide, indium zinc oxide, and zinc oxide.
20. FeFET 디바이스를 형성하는 방법으로서,20. A method of forming a FeFET device, comprising:
기판 위에 상호연결 구조의 하위 금속 층을 형성하는 단계;forming a lower metal layer of the interconnect structure over the substrate;
게이트 전극, 강유전체 층, 및 산화물 반도체 (OS) 채널 층이 상기 하위 금속 층 위에 한 층씩 적층되는 스택을 형성하는 단계 - 상기 OS 채널 층은 제1 도핑 유형을 가짐 -;forming a stack in which a gate electrode, a ferroelectric layer, and an oxide semiconductor (OS) channel layer are stacked layer by layer over the lower metal layer, the OS channel layer having a first doping type;
상기 OS 채널 층을 따라 2 차원 (2D) 접촉 층을 형성하는 단계 - 상기 2D 접촉 층은 상기 제1 도핑 유형과 상이한 제2 도핑 유형을 갖음 - ;forming a two-dimensional (2D) contact layer along the OS channel layer, the 2D contact layer having a second doping type different from the first doping type;
상기 OS 채널 층의 반대편 면들에 한 쌍의 소스/드레인 영역들을 형성하는 단계; 및forming a pair of source/drain regions on opposite sides of the OS channel layer; and
상기 한 쌍의 소스/드레인 영역들과 접촉하는 금속 비아들을 갖는 상기 상호연결 구조의 상위 금속 층을 형성하는 단계forming a top metal layer of the interconnect structure having metal vias in contact with the pair of source/drain regions;
를 포함하는 FeFET 디바이스를 형성하는 방법.A method of forming a FeFET device comprising:
Claims (10)
제1 면 및 상기 제1 면의 반대편의 제2 면을 갖는 강유전체 층;
상기 강유전체 층의 상기 제1 면을 따라 배치된 게이트 전극;
상기 제1 면의 반대편의 상기 강유전체 층의 상기 제2 면을 따라 배치된 산화물 반도체 (OS) 채널 층 - 상기 OS 채널 층은 제1 도핑 유형을 갖음 - ;
상기 OS 채널 층의 반대편 면들 상에 배치된 한 쌍의 소스/드레인 영역들; 및
상기 OS 채널 층을 따라 배치된 2차원 (2D) 접촉 층 - 상기 2D 접촉 층은 상기 제1 도핑 유형과 상이한 제2 도핑 유형을 갖음 - ;
을 포함하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.A ferroelectric field effect transistor (FeFET) device comprising:
a ferroelectric layer having a first face and a second face opposite the first face;
a gate electrode disposed along the first side of the ferroelectric layer;
an oxide semiconductor (OS) channel layer disposed along the second side of the ferroelectric layer opposite the first side, the OS channel layer having a first doping type;
a pair of source/drain regions disposed on opposite sides of the OS channel layer; and
a two-dimensional (2D) contact layer disposed along the OS channel layer, the 2D contact layer having a second doping type different from the first doping type;
A ferroelectric field effect transistor (FeFET) device comprising a.
상기 2D 접촉 층은 그래핀, 몰리브덴 이황화물 (MoS2), 몰리브덴 이셀렌화물 (MoSe2), 또는 몰리브덴 텔루르화물 (MoTe2) 중 하나 이상을 포함하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.The method of claim 1,
wherein the 2D contact layer comprises one or more of graphene, molybdenum disulfide (MoS 2 ), molybdenum diselenide (MoSe 2 ), or molybdenum telluride (MoTe 2 ).
상기 2D 접촉 층은 상기 한 쌍의 소스/드레인 영역들과 상기 OS 채널 층 사이에 배치되어 접촉하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.The method of claim 1,
and the 2D contact layer is disposed between and in contact with the pair of source/drain regions and the OS channel layer.
상기 2D 접촉 층은 상기 한 쌍의 소스/드레인 영역들의 하단 및 측벽 표면들을 덮는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.The method of claim 1,
and the 2D contact layer covers the bottom and sidewall surfaces of the pair of source/drain regions.
상기 2D 접촉 층은 상기 OS 채널 층의 상단 표면을 덮는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.The method of claim 1,
and the 2D contact layer covers a top surface of the OS channel layer.
상기 2D 접촉 층은 상기 소스/드레인 영역들 사이의 중간 부분보다 더 많이 도핑된 상기 소스/드레인 영역들 하부에 놓인 말단 부분들을 갖는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.6. The method of claim 5,
wherein said 2D contact layer has distal portions underlying said source/drain regions that are more doped than an intermediate portion between said source/drain regions.
상기 2D 접촉 층은 상기 OS 채널 층과 상기 강유전체 층 사이에 배치되고 접촉하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.The method of claim 1,
and the 2D contact layer is disposed between and in contact with the OS channel layer and the ferroelectric layer.
상기 OS 채널 층은 인듐 갈륨 아연 산화물, 인듐 갈륨 아연 주석 산화물, 인듐 텅스텐 산화물, 인듐 텅스텐 아연 산화물, 인듐 아연 산화물, 및 아연 산화물 중 하나 이상을 포함하는 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스.The method of claim 1,
wherein the OS channel layer comprises at least one of indium gallium zinc oxide, indium gallium zinc tin oxide, indium tungsten oxide, indium tungsten zinc oxide, indium zinc oxide, and zinc oxide.
기판 위에 배치되고, 하위 금속 층 및 상기 하위 금속 층 위에 적층된 상위 금속 층을 포함하는 상호연결 구조; 및
상기 하위 금속 층과 상기 상위 금속 층 사이에 삽입된 강유전체 전계 효과 트랜지스터 (FeFET) 디바이스 - 상기 디바이스는:
상기 하위 금속 층 상에 배치된 게이트 전극;
상기 게이트 전극 상에 배치된 강유전체 층;
상기 강유전체 층 위에 배치된 산화물 반도체 (OS) 채널 층 - 상기 OS 채널 층은 제1 도핑 유형을 갖음 - ;
상기 OS 채널 층의 반대편 면들 상에 배치된 한 쌍의 소스/드레인 영역들; 및
상기 OS 채널 층을 따라 배치되고 상기 제1 도핑 유형과 상이한 제2 도핑 유형을 갖는 2 차원 (2D) 접촉 층
을 포함함 -
를 포함하는 집적 칩.An integrated chip comprising:
an interconnect structure disposed over a substrate and comprising a lower metal layer and an upper metal layer laminated over the lower metal layer; and
A ferroelectric field effect transistor (FeFET) device interposed between the lower metal layer and the upper metal layer, the device comprising:
a gate electrode disposed on the lower metal layer;
a ferroelectric layer disposed on the gate electrode;
an oxide semiconductor (OS) channel layer disposed over the ferroelectric layer, the OS channel layer having a first doping type;
a pair of source/drain regions disposed on opposite sides of the OS channel layer; and
a two-dimensional (2D) contact layer disposed along the OS channel layer and having a second doping type different from the first doping type
including -
An integrated chip comprising a.
기판 위에 상호연결 구조의 하위 금속 층을 형성하는 단계;
게이트 전극, 강유전체 층, 및 산화물 반도체 (OS) 채널 층이 상기 하위 금속 층 위에 한 층씩 적층되는 스택을 형성하는 단계 - 상기 OS 채널 층은 제1 도핑 유형을 가짐 -;
상기 OS 채널 층을 따라 2 차원 (2D) 접촉 층을 형성하는 단계 - 상기 2D 접촉 층은 상기 제1 도핑 유형과 상이한 제2 도핑 유형을 갖음 - ;
상기 OS 채널 층의 반대편 면들에 한 쌍의 소스/드레인 영역들을 형성하는 단계; 및
상기 한 쌍의 소스/드레인 영역들과 접촉하는 금속 비아들을 갖는 상기 상호연결 구조의 상위 금속 층을 형성하는 단계
를 포함하는 FeFET 디바이스를 형성하는 방법.A method of forming a FeFET device, comprising:
forming a lower metal layer of the interconnect structure over the substrate;
forming a stack in which a gate electrode, a ferroelectric layer, and an oxide semiconductor (OS) channel layer are stacked layer by layer over the lower metal layer, the OS channel layer having a first doping type;
forming a two-dimensional (2D) contact layer along the OS channel layer, the 2D contact layer having a second doping type different from the first doping type;
forming a pair of source/drain regions on opposite sides of the OS channel layer; and
forming a top metal layer of the interconnect structure having metal vias in contact with the pair of source/drain regions;
A method of forming an FeFET device comprising:
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