KR20220107239A - 전자 디스플레이들을 위한 스트레처블 캡슐화를 형성하는 방법 - Google Patents

전자 디스플레이들을 위한 스트레처블 캡슐화를 형성하는 방법 Download PDF

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KR20220107239A
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규일 조
병 성 곽.
로버트 잔 비저
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

유기 발광 다이오드 디스플레이를 캡슐화하는 방법은, 복수의 제1 폴리머 돌출부들이 복수의 제1 폴리머 돌출부들 사이에, 하부 표면을 노출시키는 공간들을 갖도록, 복수의 OLED(organic light-emitting diode)들을 갖는 디스플레이 층의 발광 면 상에 복수의 제1 폴리머 돌출부들을 증착하는 단계, 및 제1 유전체 층이 제1 폴리머 돌출부들의 측면들을 따라 측벽들을 갖고 그리고 측벽들 사이의 공간들에 웰(well)들을 정의하도록, 제1 폴리머 돌출부들 및 제1 폴리머 돌출부들 사이의 공간들을 제1 유전체 층으로 등각성으로 코팅하는 단계를 포함한다.

Description

전자 디스플레이들을 위한 스트레처블 캡슐화를 형성하는 방법
본 개시내용은 전자 디스플레이들에 관한 것으로, 더 구체적으로는 전자 디스플레이에서 컴포넌트들, 특히 유기 발광 다이오드들을 보호하기 위한 캡슐화 층들에 관한 것이다.
전자 디스플레이는 전형적으로, 기판 상에 증착된 다수의 층들을 포함한다. 예컨대, OLED(organic light-emitting diode) 디스플레이는, 기판 상에, 백-플레인(back-plane)(예컨대, 박막 트랜지스터들과 같은 전기 제어 엘리먼트들을 포함하는 것), 프론트-플레인(front-plane), 캡슐화, 및 다양한 구성들(인-셀, 온-셀)의 다른 기능 엘리먼트들(예컨대, 터치-감응 컴포넌트들, 하드 코트, 편광기)을 포함한다. 프론트-플레인은 애노드 층, 전도성 층, 발광 층, 및 캐소드 층을 포함한다. 전형적인 OLED 디스플레이는 또한, 예컨대 주변 산화제들(예컨대, 수분, 산소), 먼지, 및 다른 대기 조건들로부터 디스플레이의 층들을 보호하기 위한 캡슐화를 포함할 수 있다. 전형적으로, 캡슐화는 유리 덮개 또는 하나 이상의 배리어 층들에 의해 제공된다. 플렉서블 캡슐화를 위해, OLED 디스플레이는, 2개의 일반적으로 평면형의 연속적인 층들: 유기 층 및 무기 층의 스택을 포함하는 배리어 이중층(barrier bi-layer)에 의해 코팅될 수 있다.
일 양상에서, 디스플레이 디바이스는 복수의 OLED(organic light-emitting diode)들을 갖는 디스플레이 층 및 디스플레이 층의 발광 면을 커버하는 캡슐화 층을 포함한다. 캡슐화 층은, 디스플레이 층 상의 복수의 제1 폴리머 돌출부들 ― 복수의 제1 폴리머 돌출부들은 복수의 제1 폴리머 돌출부들 사이에 공간들을 가짐 ―, 및 복수의 제1 폴리머 돌출부들 및 제1 폴리머 돌출부들 사이의 공간들의 임의의 노출된 하부 표면을 등각성으로 커버하는 제1 유전체 층 ― 유전체 층은 제1 폴리머 돌출부들의 측면들을 따라 측벽들을 형성하고 그리고 측벽들 사이의 공간들에 웰(well)들을 정의함 ― 을 포함한다.
다른 양상에서, 제1 폴리머 돌출부들 사이의 공간들은 하부 표면을 노출시킨다.
다른 양상에서, 복수의 제1 폴리머 돌출부들은 하부 유전체 층 상의 복수의 만곡된 볼록 폴리머 돌출부들이다.
다른 양상에서, 복수의 제1 폴리머 돌출부들은 디스플레이 층의 최상부 표면에 실질적으로 수직인 측면들 및 최상부 표면에 실질적으로 평행한 상부 표면을 갖는다.
다른 양상에서, 복수의 제2 폴리머 돌출부들이 제1 유전체 층 상에 배치되고, 복수의 제2 폴리머 돌출부들은 복수의 제2 폴리머 돌출부들 사이에, 제1 유전체 층을 노출시키는 공간들을 갖고, 제2 유전체 층은 복수의 제2 폴리머 돌출부들 및 복수의 제2 폴리머 돌출부들 사이의 공간들의 제1 유전체 층을 등각성으로 커버하고, 제2 유전체 층은 복수의 제2 폴리머 돌출부의 측면들을 따라 측벽들을 형성하고 제2 유전체 층의 측벽들 사이의 공간들에 웰들을 정의한다.
다른 양상에서, 캡슐화 층은 복수의 이중층들을 포함하며, 각각의 이중층은 복수의 폴리머 돌출부들 및 유전체 층을 포함한다.
다른 양상에서, 측벽들은 OLED들 사이의 갭들과 정렬된다.
다른 양상에서, 측벽들은 OLED들, 복수의 OLED들을 포함하는 픽셀들, 또는 픽셀들의 그룹들에 대해 균일한 측방향 포지션들에 포지셔닝된다.
다른 양상에서, 유기 발광 다이오드 디스플레이를 캡슐화하는 방법은, 복수의 제1 폴리머 돌출부들이 복수의 제1 폴리머 돌출부들 사이에, 하부 표면을 노출시키는 공간들을 갖도록, 복수의 OLED(organic light-emitting diode)들을 갖는 디스플레이 층의 발광 면 상에 복수의 제1 폴리머 돌출부들을 증착하는 단계, 및 제1 유전체 층이 제1 폴리머 돌출부들의 측면들을 따라 측벽들을 갖고 그리고 측벽들 사이의 공간들에 웰(well)들을 정의하도록, 제1 폴리머 돌출부들 및 제1 폴리머 돌출부들 사이의 공간들을 제1 유전체 층으로 등각성으로 코팅하는 단계를 포함한다.
구현들은 다음의 특징들 중 하나 이상을 포함할 수 있다.
디스플레이 층은 복수의 유기 발광 다이오드들을 커버하는 캡핑 층을 가질 수 있다. 디스플레이 층은 비-평면형 최상부 표면을 가질 수 있다. 하부 표면은 디스플레이 층의 최상부 표면일 수 있다.
캡슐화 층은, 디스플레이 층과 접촉하고 그리고 디스플레이 층을 등각성으로 커버하는 하부 유전체 층을 포함할 수 있고, 하부 표면은 하부 유전체 층의 최상부 표면일 수 있다. 하부 유전체 층은 제1 유전체 층과 동일한 재료일 수 있다.
제1 유전체 층은 무기 산화물 또는 무기 산화물들의 혼합물일 수 있다. 제1 폴리머 돌출부들은 포토레지스트일 수 있다.
복수의 제1 폴리머 돌출부들은 복수의 이산 돌출부들에 의해 제공될 수 있다. 적어도 하나의 제1 폴리머 돌출부의 측면들의 적어도 일부분은 하부 표면에 대해 비스듬한 각도를 가질 수 있다. 제1 폴리머 돌출부들은 만곡된 볼록 돌출부들, 예컨대 반구형 돌출부들일 수 있다. 적어도 하나의 제1 폴리머 돌출부의 측면들은 하부 표면에 대해 직각들을 가질 수 있다. 복수의 제1 폴리머 돌출부들은 하나 이상의 측벽들을 갖는 복수의 환형 돌출부들을 포함할 수 있고, 폴리머 돌출부들 사이의 공간들은 환형 돌출부들의 하나 이상의 측벽들에 의해 둘러싸인 애퍼처를 포함할 수 있다. 복수의 환형 돌출부들은 육각형일 수 있다.
복수의 제1 폴리머 돌출부들은 복수의 애퍼처들을 갖는 상호연결된 구조에 의해 제공될 수 있고, 제1 폴리머 돌출부들 사이의 공간들은 복수의 애퍼처들에 의해 제공될 수 있다. 상호연결된 구조는 벌집(honeycomb)-형상 구조일 수 있다.
폴리머 필러(polymer filler)는 웰들을 부분적으로 또는 완전히 채울 수 있다. 폴리머 필러는 제1 유전체 층을 커버할 수 있다.
제1 폴리머 돌출부들과 제2 폴리머 돌출부들은 동일한 폴리머 재료일 수 있고, 제1 유전체 재료와 제2 유전체 재료는 동일한 유전체 재료일 수 있다.
제2 유전체 층은 제1 유전체 층과 접촉할 수 있다. 제2 유전체 층은, 인접한 폴리머 돌출부들의 측면들 사이의 구역들에서 제1 유전체 층과 접촉할 수 있다. 제2 유전체 층은 제1 복수의 폴리머 돌출부들 위의 구역들에서 폴리머에 의해 제1 유전체 층으로부터 분리될 수 있다.
제2 폴리머 돌출부들은 제1 폴리머 돌출부들 위에 정렬될 수 있다. 제2 폴리머 돌출부들은 제1 폴리머 돌출부들로부터 측방향으로 오프셋될 수 있다. 제1 폴리머 돌출부들은 육각형 밀집 패킹될(hexagonal close packed) 수 있고, 제2 폴리머 돌출부들은 육각형 밀집 패킹되고 제1 복수의 폴리머 돌출부들에 대해 오프셋될 수 있다.
복수의 제3 폴리머 돌출부들이 제2 유전체 층 상에 배치될 수 있다. 제3 폴리머 돌출부들은 제3 폴리머 돌출부들 사이에, 제2 유전체 층을 노출시키는 공간들을 가질 수 있다. 제3 유전체 층은 제3 폴리머 돌출부들 및 제3 폴리머 돌출부들 사이의 공간들의 제2 유전체 층을 등각성으로 커버할 수 있다. 제3 유전체 층은 제3 폴리머 돌출부들의 측면들을 따라 측벽들을 형성하고 제3 유전체 층의 측벽들 사이의 공간들에 웰들을 정의할 수 있다. 폴리머 필러는 제2 유전체 층의 측벽들 사이의 공간들의 웰들을 완전히 채울 수 있다. 폴리머 필러는 제3 유전체 층을 커버할 수 있다.
폴리머 필러 층은 복수의 이중층들 중 최외측의 이중층의 유전체 층을 커버할 수 있다.
폴리머 돌출부들 중 적어도 2개는 복수의 OLED들에 걸쳐 있을 수 있다. 복수의 OLED(organic light-emitting diode)들은 상이한 컬러들의 OLED 튜플(tuple)들을 포함할 수 있고, 폴리머 돌출부들 중 적어도 2개는 OLED 튜플들에 걸쳐 있을 수 있다. 복수의 유기 발광 다이오드들은 복수의 픽셀들을 포함할 수 있고, 각각의 픽셀은 상이한 컬러들의 OLED 튜플을 포함하고, 측벽들은 픽셀들 사이의 갭들과 정렬될 수 있다. 픽셀들은 스트라이프 픽셀 기하학적 구조 또는 펜타일(PenTile) 픽셀 기하학적 구조로 배열될 수 있다. 폴리머 돌출부들 중 적어도 2개는 복수의 픽셀들에 걸쳐 있을 수 있다.
하부 유전체 층은, 디스플레이 층과 접촉하도록 그리고 디스플레이 층을 등각성으로 커버하도록 증착될 수 있고, 제1 폴리머 돌출부들은 하부 유전체 층 상에 증착될 수 있다.
복수의 제1 폴리머 돌출부들을 증착하는 단계는 하부 표면 상으로의 액체 폴리머 전구체의 액적 토출을 포함할 수 있다. 액체 폴리머 전구체는 제1 폴리머 돌출부들로부터 경화될 수 있다. 액적 토출은 일련의 액적들을 토출하는 것을 포함할 수 있으며, 각각의 액적은 복수의 제1 폴리머 돌출부들로부터 단일 돌출부를 형성할 수 있다. 액적은 하부 표면 상에 만곡된 볼록 돌출부를 형성할 수 있다.
복수의 폴리머 돌출부들을 증착하는 단계는 마이크로-임프린트 또는 나노-임프린트 리소그래피를 포함할 수 있다.
본 명세서에서 설명되는 청구 대상은 다음의 장점들 중 하나 이상(그러나 이에 제한되지 않음)을 제공하도록 구현될 수 있다. 전자 디스플레이들, 예컨대 OLED 디스플레이들은 종래의 캡슐화들과 비교하여 증가된 내구성을 특징으로 하는 캡슐화에 의해 보호될 수 있다. 전자 디바이스는, 손상 또는 고장의 위험을 감소시키면서 구부러지거나(bent), 플렉스되거나(flexed), 스트레칭될(stretched) 수 있다. 캡슐화는 상업적으로 실행가능한 비용으로 제작될 수 있다.
하나 이상의 실시예들의 세부사항들은 첨부 도면들 및 아래의 설명에서 제시된다. 다른 특징들, 양상들, 및 장점들은 설명, 도면들, 및 청구항들로부터 명백해질 것이다.
도 1a는 OLED 디바이스의 층들의 개략도이다.
도 1b는, 다수의 OLED들을 갖고, 층을 통해 연장되는 애퍼처들을 갖는 서브픽셀 정의 층 및 애퍼처들 내의 OLED들을 포함하는 OLED 디스플레이의 개략도이다.
도 2a는 서브픽셀 정의 층을 포함하는 OLED 디바이스의 개략적인 단면도이다.
도 2b는 OLED 디바이스의 개략적인 단면도이다.
도 3a는 OLED 디바이스의 프론트-플레인 상의 초기 등각성 코팅의 단면도를 예시하며, 초기 폴리머 층은 등각성 코팅 상에 증착된다.
도 3b는 초기 등각성 코팅 상에 형성된 제1 캡슐화 서브층을 갖는, 도 3a의 디바이스의 단면도를 예시한다.
도 3c는 초기 등각성 코팅 상에 형성된 제1 캡슐화 서브층을 갖는, 도 3a의 디바이스의 단면도를 예시한다.
도 3d는 제1 캡슐화 서브층 상에 형성된 제2 캡슐화 서브층을 갖는, 도 3b의 디바이스의 단면도를 예시한다.
도 4는 기판 상에 피처들을 증착하기 위한 열적 NIL 프로세스 및 UV NIL 프로세스를 예시한다.
도 5a 및 도 5b는 도 2c의 플렉서블 폴리머 층들의 평면도들을 예시한다.
도 6a는 OLED 디스플레이의 프론트-플레인의 최상부 상에 증착될 수 있는 폴리머 서브유닛의 사시도를 예시한다.
도 6b는 캡슐화 셀을 형성하기 위해 등각성 코팅에 의해 코팅된, 도 6a의 폴리머 서브유닛의 사시도를 예시한다.
도 6c는 제1 캡슐화 서브층을 형성하기 위해 서로 나란히 포지셔닝된 다수의 캡슐화 셀들의 사시도를 예시한다.
도 7a는 도 6c의 제1 캡슐화 서브층에 의해 커버될 때의 프론트-플레인 및 기판의 단면도를 예시한다.
도 7b는 정렬된 구성으로 3개의 캡슐화 서브층들을 포함하는 캡슐화에 의해 커버될 때의 프론트-플레인 및 기판의 단면도를 예시한다.
도 7c는 정렬되지 않은 구성으로 3개의 캡슐화 서브층들을 포함하는 캡슐화에 의해 커버될 때의 프론트-플레인 및 기판의 단면도를 예시한다.
도 8은 육각형 폴리머 서브유닛들을 포함하는 캡슐화 층의 평면도를 예시한다.
도 9a는 OLED 디바이스에 대한 예시적인 스트라이프 픽셀 기하학적 구조를 예시한다.
도 9b는 도 9a의 스트라이프 픽셀 기하학적 구조의 부분의 개략적인 단면도이다.
도 10은 OLED 디바이스에 대한 예시적인 펜타일 픽셀 기하학적 구조를 예시한다.
다양한 도면들에서 유사한 참조 부호들 및 지정들은 유사한 엘리먼트들을 표시한다.
일부 디스플레이 애플리케이션들, 예컨대 텔레비전 디스플레이들 또는 모바일 폰 디스플레이들에 대해 스트레처블(stretchable) 플렉서블(flexible) 전자 디스플레이가 바람직하다. 그러나, 종래의 스트레처블 디스플레이들, 및 이들을 제조하기 위한 기법들은 다수의 문제들에 취약하다. 많은 종래의 스트레처블 디스플레이들은, 디스플레이가 구부러지거나 스트레칭될 때 깨지기 쉽고 크랙(crack)에 취약한 무기 재료들을 포함한다. 예컨대, 무기 재료들은 캡슐화 층 및 전자 디스플레이의 다른 서브컴포넌트들(예컨대, 발광 엘리먼트들을 구동하기 위해 전자 회로, 예컨대 TFT(thin-film transistor)들을 포함하는 디스플레이의 백-플레인)에서 발견될 수 있다.
종래의 디스플레이를 구부리거나 스트레칭하는 것은 디스플레이의 깊이를 따라 층들 사이에서 변하는 응력의 분포를 초래할 수 있다. 예컨대, 디스플레이를 구부리면 디스플레이의 하나의 면이 압축 응력을 받고 반대편 면은 인장 응력을 받는다. 따라서, 디스플레이의 2개의 면들 사이의 구역은, 응력 분포가 디스플레이의 깊이를 통해 압축 응력으로부터 인장 응력으로 전환될 때 응력-중립적일 수 있다. 스트레처블 디스플레이들에 대한 종래의 접근법은 디스플레이의 층들을 "응력-중립" 평면에 포지셔닝하려고 시도하는 것이다. 그러나, 소정의 디스플레이 엘리먼트들, 예컨대, 백-플레인, 프론트플레인, 및 TFE(thin-film encapsulation)의 유한한 두께는, 임계 층들이 응력-중립 평면 외부에 포지셔닝되게 할 수 있다. 결과적으로, 이러한 층들은 고장들을 겪는다.
본원에서 설명되는 청구 대상은, 구부러짐, 플렉싱, 및 스트레칭 동안 더 견고한 박막 캡슐화에 관한 것이다. 종래의 스트레처블 디스플레이들과 달리, 본원에서 설명되는 디스플레이들은 응력-중립 평면에 있는 백-플레인 및 프론트-플레인을 포함할 수 있는 한편, TFE는 응력-중립 평면 외부에 포지셔닝될 수 있고, 그에 따라, 디스플레이를 더 견고하게 만든다.
캡슐화 층의 크랙들은 수분 및 다른 산화제들이 발광 층에 도달할 수 있게 하여, 디스플레이 수명을 감소시키거나 시각적 결함들을 도입한다. 더욱이, 캡슐화 층의 크랙들은 그 자체로 시각적 결함들, 예컨대 디스플레이 상의 흑색 스폿들 또는 비정상적인 광 경로들을 야기하여, 화질(picture quality)을 저하시킬 수 있다.
본원에서 논의되는 캡슐화 기법들은 전자 디스플레이들에 대한 증가된 플렉서빌러티(flexibility) 및 스트레처빌러티(stretchability)뿐만 아니라 플렉서블 및/또는 스트레처블 전자 디스플레이들에 대한 증가된 내구성을 제공할 수 있다. 하나의 그러한 기법은 등각성 유전체 층들이 산재되어 있는 폴리머 도트들의 층들을 포함한다. 다른 기법은 등각성 유전체 층들이 산재되어 있는 하나 이상의 폴리머 격자들을 포함한다. 그러한 구조들은 캡슐화에 상당한 손상을 입히지 않으면서 매우 플렉서블하고 스트레처블해야 한다. 임의의 특정 이론에 제한되지 않고서, 디바이스가 수평으로 스트레칭될 때, 등각성 배리어 층의 수직 연장 부분들은 폴리머 재료가 압축되는 동안 외측으로 벌어질 수 있다. 이는, 그렇지 않으면 취성인 배리어 층이, 크랙 또는 다른 결함들을 야기할 위험을 감소시키면서 구부러지거나 스트레칭되는 것을 가능하게 한다. 예컨대, 폴리머 도트들 또는 격자들의 층은, 디스플레이가 구부러지거나 스트레칭되는 형상에 부합할 수 있는 한편, 등각성 유전체 층들의 총 길이(이 경우, 수직 편위(vertical excursion)들을 포함함)는 대략 일정하게 유지된다.
캡슐화 층들은, 예컨대 폴리머 재료를 위한 잉크젯 프린터를 사용하여, 재료들의 층들의 순차적인 증착에 의해 형성될 수 있다. 캡슐화 층의 폴리머 재료는 또한, 나노- 또는 마이크로-임프린트 리소그래피(NIL 또는 MIL) 프로세스, 예컨대 열적 NIL/MIL 또는 UV NIL/MIL 프로세스를 사용하여 증착될 수 있다. 등각성 배리어 층은 기상 증착, 예컨대, 물리 기상 증착, 화학 기상 증착, 또는 원자 층 증착에 의해 증착될 수 있다.
도 1a 및 도 1b는 OLED 디바이스(100), 및 다수의 OLED 디바이스들(100)을 포함하는 OLED 디스플레이(100')의 개략적인 단면도들을 예시한다. OLED 디바이스(100) 및 OLED 디스플레이(100')는 프론트-플레인(110) 위에 배치된 캡슐화(102)를 포함한다. 참조의 용이함을 위해 데카르트 좌표계가 제공된다. OLED 디바이스(100) 및 OLED 디스플레이(100')는 기판(112)을 포함하며, 그 기판(112) 상에는 전자 회로, 예컨대 TFT(thin-film transistor)들의 어레이를 제공하여 프론트-플레인(110)의 발광 엘리먼트들을 구동하는 백-플레인(113)이 형성된다.
기판(112)은 프론트-플레인(110)의 다른 컴포넌트들에 대한 지지를 제공한다. 즉, 기판(112)은 베이스 층일 수 있으며, 제조 동안 OLED 디바이스(100)의 다른 컴포넌트들이 베이스 층의 최상부에 순차적으로 증착된다. 예컨대, 기판(112)은 플라스틱 또는 유리일 수 있다.
일부 구현들에서, 프론트-플레인, 예컨대 프론트-플레인(110) 및 캡슐화(102)의 일부에 대한 지지를 제공하기 위해 제조 동안 희생 기판이 사용되지만, 기판은 최종 디바이스를 위해 제거된다. 예컨대, 백-플레인(113), 프론트-플레인(110), 및 캡슐화(102)는 플라스틱 또는 유리 기판으로부터 제거될 수 있고, 선택적으로, 예컨대, 플렉서블 디스플레이에서 최종 사용 디바이스에 대해 충분히 플렉서블한 기판, 이를테면, 플렉서블 폴리머 층 상에 배치될 수 있다. 요컨대, OLED 디바이스들의 제작을 위해 사용되는 기판(112)은 최종 사용 디바이스를 구축하기 위해 OLED 디바이스들이 이송되는 기판보다 덜 플렉서블할 수 있다. 대안적으로, 기판(112)은 최종 사용을 위해 충분히 플렉서블할 수 있다.
프론트-플레인(110)은 애노드로서의 역할을 할 수 있는 하부 전도성 층(114a), 발광 층(126)을 포함하는 유기 층 스택(116), 및 캐소드로서의 역할을 할 수 있는 상부 전도성 층(114b)을 포함한다. 애노드로서, 하부 전도성 층(114a)은, 동작 동안, 유기 층 스택(116)에 양으로 대전된 전기 접촉을 제공하는 패터닝된 층이다. 하부 전도성 층(114a)은 선택적으로, 반사성 재료, 예컨대 금속 및 인듐 주석 산화물(ITO)과 같은 재료들의 스택일 수 있으며, 금속은 Ag와 같은 전도성 금속, 또는 Ag 및 다른 금속, 이를테면, Mg를 함유하는 합금이다. 상부 전도성 층(114b)은 프론트-플레인(110)에 의해 생성된 광의 투과를 허용하도록 투명하다. 상부 전도성 층(114b)은, 예컨대, ITO, 또는 Ag와 같은 금속 또는 합금, 또는 Ag 및 다른 금속, 이를테면, Mg를 함유하는 합금의 얇은 층일 수 있다. 일부 구현들에서, AgMg 합금은 대략 9:1 Ag 대 Mg의 비를 가질 수 있다.
서브픽셀 정의 층(115)이 하부 전도성 층(114a) 상에 증착될 수 있다. 서브픽셀 정의 층(115)은 유전체 재료, 예컨대 폴리머, 이를테면, 포토레지스트 재료로 형성될 수 있다. 애퍼처들은 서브픽셀 정의 층(115)을 통해 연장되고, OLED 디바이스들이 형성되는 웰들을 제공한다. 특히, 유기 층 스택(116)은 웰의 최하부 표면 위에 증착될 수 있다. 예컨대, 유기 층 스택(116)은, 예컨대 FMM(fine metal mask)을 사용하여 애퍼처들에 의해 형성된 공간들에 배치될 수 있다. 하부 전도성 층(114a)은 OLED 디바이스들의 개별적인 제어를 제공하도록 패터닝된다. 애퍼처는 유기 층 스택(116)이 하부 전도성 층(114a), 또는 백-플레인(113)의 구동 전극들과 접촉할 수 있게 한다.
도 2a는 개별 OLED 디바이스들(100A)에 대한 웰들을 정의하는 애퍼처들을 갖는 서브픽셀 정의 층(115)을 포함하는 OLED 디스플레이(100A')의 부분을 예시한다. 웰들은 비스듬한 측벽들을 가질 수 있고, 웰의 최하부에 그리고 웰의 측벽을 따라 부분적으로 또는 전체적으로 미러 층이 형성될 수 있다. 미러 층은 OLED 디바이스들(100A)로부터의 광의 아웃커플링을 향상시키기 위해 추가될 수 있다. 일부 실시예들에서, OLED 디바이스의 애노드는 서브픽셀 정의 층 사이에 형성된 웰의 최하부에 포지셔닝되고, 인접한 서브픽셀들의 애노드들에 연결되지 않고 서브픽셀 정의 층 아래로 연장된다. 다른 실시예들에서, 서브픽셀 정의 층 아래로 연장되는 애노드 층의 최상부 상에 추가적인 애노드 층이 패터닝된다.
하부 전도성 층(114a)은 백 플레인(113)의 구동 전극들과 접촉하도록 적어도 웰의 최하부에 증착된다. 미러를 제공하기 위해, 하부 전도성 층(114a)은 반사 층일 수 있거나, 하부 전도성 층(114a)은 반사 층으로 코팅될 수 있거나, 또는 하부 전도성 층(114a)은 반사 층 위에 형성된 투명 전도성 층일 수 있다. 하부 전도성 층은 또한, 서브픽셀 정의 층(115)의 애퍼처들에 의해 제공되는 측벽들 중 일부 또는 전부 상에 증착될 수 있다. 위에서 언급된 바와 같이, 하부 전도성 층(114a)은 개별적인 OLED 디바이스들(100A)의 독립적인 제어를 제공하는 이산 애노드들 내로 패터닝된 층이다.
유기 층 스택(116)은 하부 전도성 층(114a), 및 하부 전도성 층(114a)에 의해 커버되지 않는 서브픽셀 정의 층의 부분 위에, 예컨대, 서브픽셀 정의 층(115)에 의해 제공되는 웰들 사이의 플래토(plateau)들의 최상부 및 측벽들 상에 증착될 수 있다. 유기 층 스택(116)의 일부 층들은 다수의 OLED 디바이스들에 걸쳐 있을 수 있다. 상부 전도성 층(114b)은 유기 층 스택(116) 위에 증착되고, 다수의 OLED 디바이스들에 걸쳐 있는 연속적인 층으로서 증착될 수 있다. 광 향상 층(120), 예컨대 광의 방출을 개선하기 위한 인덱스 매칭 재료가 상부 전도성 층(114b) 위에 배치되고 각각의 웰을 적어도 부분적으로 채운다.
따라서, 하부 전도성 층(114a)의 개별적인 애노드들 위의 애퍼처들 내의 유기 층 스택(116)의 부분들은 OLED 디스플레이(100A')의 픽셀들 또는 서브픽셀들을 제공한다. 즉, 일부 구현들에서, 각각의 OLED 디바이스(100A)는 특정 컬러의 광, 예컨대 적색, 녹색 또는 청색을 제공할 수 있다. 도 2b는 OLED 디바이스들(100B)이 백플레인(113) 바로 위에 형성되는 OLED 디스플레이(100B')의 부분을 예시한다. 공통 캐소드와 다른 층들, 예컨대 백플레인(110) 상의 애노드 또는 금속화부 사이의 단락을 방지하기 위해 다양한 전기 절연 층들(예시되지 않음)이 사용될 수 있다. 일부 구현들에서, OLED 디바이스들은 서브픽셀 정의 층(115)의 사용 없이 형성된다. 도 2b가 하부 전도성 층(114a)과 동일한 치수들로 패터닝된 유기 층 스택(116) 및 상부 전도성 층(114b)을 예시하지만, 이는 반드시 필요한 것은 아니다. 상부 전도성 층(114b) 및 백플레인(113)의 나머지 부분 위에 캡핑 층(117)이 배치된다. 상부 전도성 층(114b)과 같이, 캡핑 층(117)은 다수의 OLED 디바이스들에 걸쳐 있는 연속적인 층으로서 증착될 수 있다.
도 1a를 다시 참조하면, 유기 층 스택(116)은 EIL(electron injection layer)(120), ETL(electron transport layer)(122), HBL(hole blocking layer)(124), EML(light emissive layer)(126), EBL(electron blocking layer)(128), HTL(hole transport layer)(130), 및 HIL(hole injection layer)(132)을 포함할 수 있다. 광은, 예컨대 하부 전도성 층(114a)으로부터 EML로 이동하는 양으로 대전된 홀들과 상부 전도성 층(114b)으로부터 EML로 이동하는 음으로 대전된 전자들의 재결합을 통해, EML(126)에서 생성된다.
유기 층 스택(116)은 프론트-플레인에서 사용될 수 있는 유기 재료들의 다층 스택의 일 예일 뿐이다. 일부 구현들에서, 프론트-플레인에 대한 유기 층 스택은 유기 층 스택(116)에 포함된 층들보다 더 적은 층들, 또는 유기 층 스택에 포함된 층들보다 더 많은 층들을 포함할 수 있다. 예컨대, 하나 이상의 추가적인 층들, 유기 층 스택은 1개 초과의 HTL들, 1개 초과의 HBL들, 1개 초과의 EBL들, 및/또는 1개 초과의 ETL들을 포함할 수 있다.
EML(126)을 포함하는 유기 층 스택(116)은 각각 적합한 유기 재료로 형성될 수 있다. 예컨대, EML(126)을 위한 유기 재료는 발광 폴리머들, 예컨대 폴리페닐렌 비닐렌 또는 폴리플루오렌을 포함할 수 있다. 유기 재료는 발광 폴리머들보다 더 작은 분자들, 예컨대 Alq3을 포함할 수 있다. EML(126)은 또한, 퀀텀 도트(quantum dot)들 또는 다른 발광 재료들을 포함할 수 있다.
유기 층일 수 있는 캡핑 층(117)은 (도 2a에 도시된 바와 같이) 상부 전도성 층(114b) 상에, 또는 (도 2b에 도시된 바와 같이) 유기 층 구조 및/또는 백플레인(113)의 노출된 부분들 및 상부 전도성 층(114b) 위에 증착될 수 있다. 일부 실시예들에서, 캡핑 층(117)은 유전체 층인 반면, 다른 실시예들에서, 캡핑 층은 하나 이상의 유기 반도체 재료들로 형성된다. 캡핑 층(117)은 프론트-플레인(110)의 최상부 층을 형성할 수 있다. 일부 구현들에서, 캡핑 층(117)은 평탄화 층으로서의 역할을 할 수 있다. 일부 구현들에서, 캡핑 층(117)은, 예컨대 OLED들로부터의 광의 아웃커플링을 개선하기 위해 인덱스 매칭을 수행하는 광-향상 층으로서의 역할을 할 수 있다. 일부 구현들에서, 캡핑 층(117)은 서브픽셀 정의 층(115)에 의해 형성된 애퍼처들을 부분적으로 채울 수 있다(도 2a 참조). 일부 구현들에서, 캡핑 층(117)은 OLED들 사이의 갭들을 부분적으로 또는 완전히 채울 수 있는데, 예컨대, 유기 층 스택(116), 하부 전도성 층(114a), 및 상부 전도성 층(114b) 또는 인접한 OLED들 사이의 공간들을 부분적으로 또는 부분적으로 채울 수 있다(도 2b 참조).
캡슐화(102)는 캡핑 층(117) 위에 형성될 수 있다. 캡슐화(102)는, 하나가 다른 하나의 최상부 상에 놓이는 식으로 연속적으로 증착되는 재료들의 다수의 층들을 포함할 수 있다. 예컨대, 캡슐화(102)는 다수의 캡슐화 서브층들을 포함할 수 있다. 캡슐화 서브층들 중 적어도 일부는, 예컨대, 폴리머 도트들의 폴리머 층, 및 폴리머 층 위에 형성된 배리어 층으로서 작용하는 등각성 코팅을 포함하는 이중층들(때로는 다이애드(dyad)들로 지칭됨)일 수 있다. 예컨대, 캡슐화는 2개 이상의 이중층들을 포함할 수 있고, 이어서 등각성 무기 유전체 코팅이 뒤따른다.
등각성 코팅은 유전체 재료, 예컨대 무기 재료, 이를테면, SiO2, SiOxNy, 또는 Al2O3일 수 있다. 등각성 코팅은, 예컨대, 화학 기상 증착(ALD, CVD, PECVD, 등) 프로세스 또는 PVD(physical vapor deposition) 프로세스를 사용하여, 재료들의 등각성 박막 층들을 증착하는 데 적합한 임의의 방법을 사용하여 증착될 수 있다. 유전체 층의 두께는 대략 1 ㎛ 이하(예컨대, 0.8 ㎛ 이하, 0.6 ㎛ 이하, 0.4 ㎛ 이하, 0.2 ㎛ 이하, 0.1 ㎛ 이하, 0.05 ㎛ 이하, 0.02 ㎛ 이상, 0.05 ㎛ 이상)이다. 예컨대, 두께는 CVD에 의해 증착된 층의 경우 0.05 내지 1 ㎛, 또는 ALD에 의해 증착된 층의 경우 20 내지 50 ㎚일 수 있다.
폴리머 층은, 액체 포토폴리머 접착제, 예컨대 NOA63(Norland Optical Adhesive 63)으로 형성되거나, 폴리카보네이트(PC), 폴리페닐렌 설파이드(PPS), 폴리에테르이미드(PEI), 폴리에테르설폰(PES), 폴리에틸렌 테레프탈레이트(PET), 폴리디메틸실록산(PDMS), 폴리이미드(PI), 또는 실리콘으로 형성되거나, 포토레지스트, 예컨대, KMPR 포토레지스트로 형성되거나, 또는 파릴렌 C, D, 또는 N과 같은 파릴렌 또는 크실렌을 갖는 폴리스티렌(PS)과 같은 PS 어레이로 형성될 수 있다.
특히, 캡핑 층(117) 다음에 무기 유전체 재료의 선택적인 초기 등각성 코팅(102a)이 있을 수 있다. 예컨대, 도 2b를 참조하면, 초기 등각성 코팅(212)이 캡핑 층(117) 상에 증착된다.
초기 등각성 코팅(102a)(도 1b 참조) 또는 캡핑 층(117)(도 2a 참조) 상에는, 예컨대, 폴리머 도트들의 제1 폴리머 층(102b) 및 제1 폴리머 층(102b) 상에 증착된 제1 등각성 코팅(102c)을 포함하는 이중층인 캡슐화 서브층(때때로 제1 다이애드로 지칭됨)이 있다. 일부 구현들에서, 제1 폴리머 층(102a)은, 프론트-플레인(110)의 서브픽셀들에 의해 형성된 임의의 갭들을 채우는 층을 생성하기 위해, 평탄화 층으로서도 기능할 수 있다. 등각성 코팅들 및 폴리머의 추가적인 층들이 제1 캡슐화 서브층의 최상부 상에 추가될 수 있다.
일부 실시예들에서, 서브픽셀 정의 층(115) 사이에 형성된 웰들의 평탄화는, 폴리머 층이 웰들을 넘어 오버플로우되지 않으면서 폴리머 층이 웰들에서 채워지도록 폴리머 층을 증착함으로써 수행될 수 있다. 예컨대, 그러한 실시예에서, 폴리머 평탄화 층은, 이 층이 xy 평면에 평행한 상부 전도성 층(114b)의 부분들과 실질적으로 동일 평면 상에 있도록 증착될 수 있다.
다른 실시예들에서, 폴리머 평탄화 층은, 폴리머 평탄화 층의 부분들이 xy 평면에 평행한, 상부 전도성 층(114b)의 부분들 위로 연장되거나 벌지(bulge)되도록, 서브픽셀 정의 층(115) 사이에 형성된 웰들을 넘어 오버플로될 수 있다. 그러한 실시예들에서, 후속 층들, 예컨대, 등각성 코팅들 및/또는 추가적인 폴리머 층들은 폴리머 평탄화 층에 의해 형성된 벌지들에 대해 평탄화를 수행할 수 있다.
예를 들어, 예컨대, 폴리머 도트들의 제2 폴리머 층(102d), 및 예컨대 무기 유전체 재료의 제2 등각성 코팅(102e)을 포함하는 이중층인 제2 캡슐화 서브층이 제1 캡슐화 서브층의 최상부 상에 증착될 수 있다. 유사하게, 예컨대, 폴리머 도트들의 제3 폴리머 층, 및 예컨대 무기 유전체 재료의 제3 등각성 코팅을 포함하는 이중층인 제3 캡슐화 서브층이 제2 캡슐화 서브층의 최상부에 증착될 수 있는 식이다.
도 2a 및 도 2b를 참조하면, 제1 캡슐화 서브층(210)이 초기 등각성 코팅(212)(도 2b 참조) 또는 캡핑 층(117)(도 2a 참조) 상에 증착된다. 제1 캡슐화 서브층은 제1 폴리머 층(214), 및 제1 폴리머 층(214) 상에 증착된 제1 등각성 코팅(216)을 포함한다. 이러한 구조의 제작은 도 3a - 도 3d와 관련하여 아래에서 더 상세히 설명된다.
도 1a를 다시 참조하면, 선택적으로, 추가적인 기능 엘리먼트들(111), 예컨대 편광 필름들, 터치-감응 컴포넌트들, 하드 코팅 등이 캡슐화(102) 상에 증착될 수 있다. 일부 구현들에서, 등각성 코팅들 중 하나 이상은 하드 코팅으로서의 역할을 하여, 기능 엘리먼트들(111)의 일부로서의 하드 코팅의 생략을 허용할 수 있다.
캡슐화(102)의 층들이 연속적인 평면형 층들로서 도 1a에서 예시되지만, 아래에서 설명되는 바와 같이, 폴리머 층들 중 적어도 일부는 패터닝된다. 결과적으로, 등각성 층들 중 적어도 일부, 즉, 패터닝된 폴리머 층 위에 배치된 그러한 등각성 층들은 수직 연장 부분들을 갖는다. 임의의 특정 이론에 제한되지 않고서, 디바이스가 스트레칭될 때, 등각성 층의 수직 연장 부분들은 폴리머 재료가 압축되는 동안 외측으로 벌어질 수 있다.
도 3a를 참조하면, OLED 디스플레이, 예컨대 도 1b의 디스플레이(100)의 제조에서, 캡슐화(102)는 프론트-플레인(110) 상에 증착된다.
도 3a는 프론트-플레인(110)의 단면도를 예시하며, 프론트-플레인(110) 상에 초기 등각성 코팅(212)이 증착되고, 초기 등각성 코팅 상에 제1 폴리머 층(214)이 증착된다. 기판(112) 및 백-플레인(113)은 간략화를 위해 도 3a로부터 생략된다.
등각성 코팅(212)은, 프론트-플레이트(110)의 최상부 상에 증착되는, 예컨대, 프론트-플레인의 캡핑 층(117)의 최상부 상에 증착되는 유전체 재료의 층일 수 있다. 제1 등각성 코팅(212)은 x 및 y 방향들로 연장되고, 화학 기상 증착 프로세스(예컨대, CVD, PECVD, ALD) 또는 PVD(physical vapor deposition) 프로세스를 사용하여 증착될 수 있다.
파선들에 의해 둘러싸인 제1 폴리머 층(214)은 초기 등각성 코팅(212)의 최상부 상에 놓이는 층에서 x 및 y 방향들로 연장된다. 제1 폴리머 층(214)은 폴리머 도트들(214a)을 포함할 수 있다. OLED 디스플레이(100)의 이전 층들, 예컨대 광 향상 층, 다른 폴리머 평탄화 층, 또는 프론트-플레인(110)의 발광 엘리먼트들의 다른 층이 평탄화를 제공할 수 있기 때문에, 폴리머 도트들(214a)은 x 및 y 방향들로 연장되는 평면을 형성한다.
도 3a에 도시된 바와 같이, 폴리머 도트들(214a)은 실질적으로 반구형일 수 있지만, 다른 형상들, 예컨대 사다리꼴 또는 직사각형이 가능하다. 각각의 폴리머 도트(214a)의 평평한 면은 초기 등각성 코팅(212)과 접촉한다. 대안적으로, 일부 구현들에서, 각각의 폴리머 도트(214a)의 평평한 면은 프론트-플레인(110)과 접촉한다.
폴리머 도트들(214a)을 갖는 제1 폴리머 층(214)은, 예컨대 폴리머 도트들의 어레이가 구조의 최상부 표면 상에 증착되어 x 및 y 방향들로 연장되도록, 프론트-플레인(110)의 표면에 걸쳐 연장될 수 있다. 인접한 폴리머 도트들(214a)은 일정 갭만큼 이격된다. 따라서, 폴리머 도트들(214a)은 서로 접촉하지 않는다. 폴리머 도트들은, 예컨대 전체 워크피스에 걸쳐 디스플레이를 제공할, 적어도 프론트-플레인(110)의 구역들에 걸쳐 균일한 간격으로 분포될 수 있다. 폴리머 도트들(214a)은 육각형 패턴으로 분포될 수 있지만, 다른 패턴들, 이를테면, 직사각형 패턴들이 가능하다.
폴리머 도트들(214a)은 제어기(242)에 커플링된, 잉크젯 프린터와 유사한 액적 토출 프린터(240)에 의해 증착될 수 있다. 특히, 액적들(244)은 원하는 패턴으로 하나 이상의 노즐들로부터 초기 등각성 코팅(212) 상으로 제어가능하게 토출될 수 있다. 그런 다음, 액적은, 예컨대, UV 광 소스로부터의 UV 방사에 의해 경화될 수 있다. 액적 토출 프린팅의 장점은, 프린트헤드가 하나 이상의 행들로 다수의 노즐들을 포함할 수 있고, 그 하나 이상의 행들은 워크피스의 폭에 걸쳐 있으며, 프린트헤드는 액적들이 제어가능하게 토출되는 동안 워크피스의 길이를 따라 구동될 수 있다는 것이다. 이는 폴리머 층(214)의 신속한 제작을 가능하게 한다.
대안적으로, 폴리머 층(214)은 다른 적절한 프로세스들, 예컨대 폴리머 피처들을 증착하는 나노- 또는 마이크로-임프린트 리소그래피(NIL 또는 MIL) 프로세스에 의해 증착될 수 있다. 설명된 프로세스들은, 예컨대 피처들의 반복된 구조를 형성하기 위한 다수의 임프린팅, 및 예컨대 서로에 대한 피처들의 일관된 간격을 보장하기 위한 피처들의 정렬에 대한 제어를 수반할 수 있다. 도 4를 참조하면, 이러한 NIL/MIL 프로세스들 둘 모두에서, 기판(412), 즉, 프론트-플레인(110) 및 백-플레인(113)이 상부에 있는 기판(112)은 레지스트(402), 예컨대 프로세스의 타입에 따라, 열가소성 폴리머 레지스트 또는 포토폴리머 레지스트로 코팅된다. 몰드 또는 마스크(404)가 레지스트(402)에 적용되고, 그런 다음 몰드 및 레지스트는 열(열적 NIL/MIL의 경우) 또는 자외선 광(UV NIL/MIL의 경우)에 노출된다. 일부 구현들에서, 열적 NIL/MIL 프로세스들의 경우, 레지스트(402) 및 마스크(404)가 가열되는 온도는 포토레지스트의 유리 전이 온도를 초과할 수 있다. 일부 구현들에서, 열적 NIL/MIL 프로세스들의 경우, 온도는 약 80℃ 내지 약 100℃의 범위일 수 있다. UV NIL/MIL 프로세스들의 경우, 레지스트(402) 및 마스크(404)는 실온에 있는 동안 UV 광에 노출될 수 있다. 다른 구현들에서, UV NIL/MIL 프로세스들에 대한 온도 범위는 약 80℃ 내지 약 100℃일 수 있다. 레지스트(402)를 열 또는 광에 노출시키는 것은 레지스트가 경화 및 응고되게 한다. 몰드(404)가 제거될 때, 레지스트(402)의 최상부 표면은 몰드의 네거티브 임프린트를 갖는다. 따라서, 레지스트(402)는 폴리머 층(214)을 제공한다.
NIL/MIL은 다른 프로세스들, 예컨대 액적 주입 프린터를 포함하는 프로세스들에 비해 소정의 장점들을 제공할 수 있다. 예컨대, NIL/MIL 프로세스들은 다른 피처 증착 프로세스들보다 더 빠를 수 있다. 다른 장점으로서, NIL/MIL 프로세스들은 다른 프로세스들과 비교하여 더 넓은 범위의 패턴들을 생성할 수 있다. 예컨대, NIL/MIL 프로세스들은 수직으로 연장되는 측벽들의 제작을 가능하게 할 수 있다.
도 3a를 다시 참조하면, 폴리머 층들을 증착하기 위해 액적 토출이 사용되는 경우, 제어기(242)는 액적 토출 프린터(240)에 통신가능하게 커플링되고 증착 프로세스의 양상들을 제어한다. 예컨대, 제어기(242)는, 예컨대, 토출되는 액적들(242)의 크기 또는 수, 증착되는 피처들의 배치, 즉, 피처들의 x, y, 또는 z 로케이션들을 제어함으로써, 예컨대, 프린트헤드가 워크피스에 걸쳐 스캔할 때, 액적들의 토출의 타이밍을 제어함으로써, 또는 제어기에 의해 증착되는 재료의 타입을 제어함으로써, 예컨대, 어느 프린트헤드가 토출을 수행하는지를 제어함으로써, 액적 토출 프린터(240)에 의해 증착되는 피처들의 크기를 제어할 수 있다.
도 3b에 도시된 바와 같이, 제1 등각성 코팅(216)은 제1 폴리머 층(214), 및 초기 등각성 코팅의 노출된 부분들(또는 캡핑 층(117) 또는 프론트-플레인(110), 예컨대, 광 향상 층 또는 프론트-플레인의 발광 엘리먼트들의 다른 층의 노출된 부분들) 위에 증착된다. 제1 폴리머 층(214)과 제1 등각성 코팅(216)의 조합은 제1 다이애드(210)를 제공한다.
도 3c는 제2 폴리머 층(224)의 추가와 함께, 프론트-플레인(110) 및 제1 캡슐화 서브층(210)의 단면도를 예시한다. 제2 폴리머 층(224)은 등각성 코팅(216)의 최상부 상에 증착되는 폴리머 도트들(224a)을 포함한다.
제2 폴리머 층(224)의 각각의 폴리머 도트(224a)는 볼록한 최상부 표면을 갖는 상부 부분을 가질 수 있는데, 예컨대, 각각의 폴리머 도트(224a)는 실질적으로 반구형의 최상부 부분을 가질 수 있다. 도 3c에 예시된 구현에서, 각각의 폴리머 도트(224a)는 또한, 하부 다이애드(210)의 폴리머 도트들(214a) 사이의 갭을 채우는 최하부 부분을 포함할 수 있다. 그러나, 아래에서 설명되는 바와 같이, 다른 구성들이 가능하다. 제2 폴리머 층(224)의 폴리머 도트(224a)의 볼록한 최상부 표면은 등각성 코팅(216)의 최상부 표면 위로 돌출될 수 있다. 제2 폴리머 층(224)은 액적 토출 또는 NIL/MIL 프로세스에 의해 증착될 수 있다.
도 3d에 도시된 바와 같이, 제2 등각성 코팅(226)이 제2 폴리머 층(224) 위에 증착된다. 제2 폴리머 층(224)과 제2 등각성 코팅(226)의 조합은 제2 다이애드(220)를 제공한다. 제1 캡슐화 서브층(210)과 유사하게, 제2 캡슐화 서브층(220)은 제1 등각성 코팅(212)의 최상부 상에 제2 폴리머 층(222)을 증착하고, 이어서 제2 폴리머 층(222)의 최상부 상에 제2 등각성 코팅(224)을 증착함으로써 형성된다. 도 3d가 폴리머 도트들의 2개의 층들을 예시하지만, 일부 실시예들에서, 폴리머 도트들의 추가적인 층들이 증착될 수 있다. 예컨대, 제2 등각성 코팅(224)의 최상부 상에 추가적인 폴리머 층이 증착될 수 있고, 추가적인 폴리머 층의 최상부 상에 추가적인 등각성 코팅이 증착될 수 있다. 일부 실시예들에서, 그러한 추가적인 폴리머 층 및 추가적인 등각성 코팅은 기판을 완전히 커버하기 위해 필요할 수 있다.
일부 구현들에서, 추가적인 폴리머 층(250)이 최외측 등각성 코팅을 커버한다. 추가적인 폴리머 층(250)은 캡슐화 서브층들의 폴리머 층들 및/또는 등각성 코팅들보다 더 두꺼울 수 있다. 일부 구현들에서, 추가적인 폴리머 층(250)은 등각성으로 증착될 수 있는 한편, 다른 구현들에서, 추가적인 폴리머 층(250)은, 예컨대 추가적인 폴리머 층이 실질적으로 평평한 외측 표면을 갖도록 비-등각성으로 증착될 수 있다. 기능 엘리먼트들(111)은 추가적인 폴리머 층 상에 형성될 수 있다. 제1 또는 제2 폴리머 층들(214 또는 224) 중 임의의 하나의 폴리머 층의 폴리머 도트들은 개개의 등각성 코팅들에 의해 분리된다. 등각성 코팅(216)의 부분은 아래의 제1 캡슐화 서브층(210)의 초기 등각성 코팅(212)의 부분과 접촉한다. 유사하게, 제2 캡슐화 서브층(220)의 제2 등각성 코팅(226)의 부분은 제1 등각성 코팅(216)의 부분과 접촉한다.
등각성 코팅들(212 및 216)과 각각 접촉하는 등각성 코팅들(216 및 226)의 부분들은, 이들이 일반적으로 수평인 바로 아래에 있는 등각성 코팅의 최상부 표면 위로 연장되기 때문에, 등각성 코팅들의 "수평" 부분들로 지칭될 수 있다. 등각성 코팅들(216 및 226)은 수평 부분들(216a 및 226a)을 각각 포함한다. 다른 등각성 코팅의 부분과 접촉하지 않는 등각성 코팅들(216, 226)의 부분들(216b, 226b)은, 이들이 하부 폴리머 도트들의 측벽들을 따라 연장되고 부분적으로 또는 완전히 수직으로 연장되기 때문에, 등각성 코팅의 "수직 연장" 부분들로 지칭될 수 있다. 일반적으로, 수직 연장 부분들은 프론트-플레인(110)의 최상부 표면에 대해 적어도 45°의 각도를 형성할 수 있다.
등각성 코팅들(216, 226)은 또한, 각각 폴리머 도트들(214a 및 224a)의 측면들을 따라 측벽들을 형성한다. 등각성 코팅들(216 및 226)은, 음영에 의해 강조되는 측벽들(216b 및 226b)을 각각 형성한다. 측벽들(216b 및 226b)은 측벽들 사이의 공간들에 웰들을 정의한다. 폴리머 층(224)은 측벽들(216b)에 의해 정의된 웰들을 완전히 채울 수 있다.
일부 실시예들에서, 측벽들(226b)에 의해 정의된 웰들을 채우기 위해 하나 이상의 추가적인 층들이 추가될 수 있다. 예컨대, 등각성 코팅(226)의 최상부 상에 추가적인 폴리머 층이 증착될 수 있고, 추가적인 폴리머 층의 최상부 상에 추가적인 등각성 코팅이 증착될 수 있다. 추가적인 폴리머 층은 xy 평면과 대략 동일 평면 상에 있는 표면을 형성할 수 있다. 즉, 추가적인 폴리머 층은 평탄화 표면일 수 있다. 추가적인 등각성 코팅은 하부 폴리머 및 등각성 코팅 층들에 대한 투과 차단을 수행할 수 있는 유전체 층일 수 있다.
일부 구현들에서, 측벽들(216b)에 의해 정의된 웰들은 폴리머 층(224)에 의해 부분적으로만 채워진다. 일부 구현들에서, 측벽들(226b)은 등각성 코팅(226) 상에 증착되는 임의의 추가적인 폴리머 층들에 의해 부분적으로만 채워진다.
캡슐화 서브층은 또한 다이애드(dyad)로 지칭될 수 있다. 즉, 다이애드는 폴리머 층 및 무기 유전체 층을 포함할 수 있다. 도 3d에 예시된 OLED 디바이스는 초기 등각성 코팅 및 2개의 완전한 다이애드들, 즉, 제1 및 제2 캡슐화 서브층들(210 및 220)을 포함한다. 따라서, 도 3d에 예시된 OLED 디바이스는 "2.5 다이애드" 디바이스로 지칭될 수 있다. 도 2a에 예시된 OLED 디바이스는 "2 다이애드" 디바이스로 지칭될 수 있고, 도 2b에 예시된 OLED 디바이스는 "1.5 다이애드" 디바이스로 지칭될 수 있다. 캡슐화(102)에 증착된 최종 층으로서 등각성 코팅을 가지면, 예컨대 캡슐화의 폴리머 피처들이, 그들이 증착된 곳에 유지되는 것을 보장하는 소정의 장점들을 제공한다. 따라서, 2.5보다 높은 다이애드 디바이스들이 또한 가능하다.
도 5a는 육각형 밀집-패킹 구조로 폴리머 도트들(214a, 224a)을 갖는 제1 및 제2 폴리머 층들(214 및 224)을 포함하는 캡슐화의 평면도를 예시한다. 폴리머 층들(214 및 224)의 폴리머 도트들(214a 및 224a)은 인접한 층의 폴리머 도트들에 대한, 각각의 폴리머 층의 폴리머 도트들의 포지션들을 도시하기 위해 포함된다. 제2 폴리머 층(224)의 폴리머 도트들은 제1 폴리머 층(214) 내의 폴리머 도트들 사이의 공간들 위에 포지셔닝될 수 있다. 등각성 코팅들(222 및 232)은 제1 및 제2 폴리머 층들(214 및 224)을 더 양호하게 도시하기 위해 도 5a로부터 생략된다.
도 5a는 각각의 도트의 직경인 거리(d 1 )를 도시한다. 직경(d 1 )은 대략 120 ㎛ 이하(예컨대, 115 ㎛ 이하, 110 ㎛ 이하, 105 ㎛ 이하, 100 ㎛ 이하)일 수 있다. 직경(d 1 )은 OLED 디스플레이의 픽셀들의 치수들에 따라 선택될 수 있다. 예컨대, 픽셀의 풋프린트(측방향 치수)를 xy 평면에서 볼 때, xy 평면에서의 도트의 풋프린트가 픽셀의 풋프린트에 대략적으로 대응하도록 d 1 이 선택될 수 있다. 폴리머 도트들 사이의 피치는 픽셀들 사이의 피치와 대략 동일할 수 있다. 폴리머 도트들의 에지들은 서브픽셀들 사이의 갭들과 정렬될 수 있지만, 이것이 요구되지는 않는다.
도 5a는 또한, x 방향으로 측정된 거리(D x1 )를 도시하며, 이는 이웃하는 폴리머 도트들의 중심들을 통과하는 라인을 따라 측정될 때 제1 또는 제2 폴리머 층들(214 및 224)의 이웃하는 폴리머 도트들의 에지들 사이의 거리이다. 거리(D x1 )는 대략 90 ㎛ 이하(예컨대, 80 ㎛ 이하, 70 ㎛ 이하, 60 ㎛ 이하)일 수 있다. 일부 구현들에서, 거리(D x1 )는
Figure pct00001
미만, 예컨대 대략 0.73d 1 이하일 수 있다.
도 5a는 또한, 제1 또는 제2 폴리머 층들(214 및 224)의 이웃 폴리머 도트들의 중심들 사이의, 대각선으로 측정된 거리(D d1 )를 도시한다. 거리(D d1 )는 대략 210 ㎛ 이하(예컨대, 190 ㎛ 이하, 170 ㎛ 이하, 150 ㎛ 이하, 130 ㎛ 이하, 110 ㎛ 이하, 90 ㎛ 이하, 70 ㎛ 이하, 50 ㎛ 이하)일 수 있다. 일부 구현들에서, 거리(D d1 )는 대략
Figure pct00002
, 예컨대 대략 1.73d 1 일 수 있다.
일부 구현들에서, 제3 폴리머 층이 제2 폴리머 층(224)의 최상부 상에 증착될 수 있다. 예컨대, 제1 및 제2 폴리머 층들(214 및 224)의 구성과 마찬가지로, 제3 폴리머 층은 동일한 육각형-패킹 구성을 형성할 수 있다. 제1 및 제2 폴리머 층들(214 및 224)의 폴리머 도트들 및 제3 폴리머 층의 폴리머 도트들의 구성의 결과로서, 제1 폴리머 층(214)의 3개의 폴리머 도트들 사이의 빈 공간들 각각은 그 빈 공간 위에 포지셔닝된 제3 폴리머 층의 대응하는 폴리머 도트를 갖는다. 즉, 위에서 볼 때, 도 5a의 평면도에서와 같이, 각각의 폴리머 도트가 증착될 때, 제1 폴리머 층(214)의 폴리머 도트들 사이의 빈 공간들이 보이지 않을 수 있다. 따라서, 제3 폴리머 층의 각각의 폴리머 도트가 증착될 때, 등각성 층(212)의 대부분 또는 전부는 3개의 폴리머 층들에 의해 가려지거나 캡슐화된다.
일부 구현들에서, 도 5a에 도시된 바와 같이 육각형 구성으로 구성되는 대신에, 폴리머 층들의 폴리머 도트들은 직사각형 구성, 예컨대 폴리머 도트들의 직교 행들 및 열들을 갖는 구성으로 구성된다. 도 5b는 등각성 코팅(212), 제1 폴리머 층(514), 및 제2 폴리머 층(524)을 포함하는 예시적인 직사각형으로-패킹된 캡슐화의 평면도를 예시한다. 폴리머 층들(514 및 524)의 폴리머 도트들(514a 및 524a)은 인접한 층의 폴리머 도트들에 대한, 각각의 폴리머 층의 폴리머 도트들의 포지션들을 도시하기 위해 포함된다. 제2 폴리머 층(524)의 폴리머 도트들은 제1 폴리머 층(514)의 폴리머 도트들 사이의 공간들 위에 포지셔닝된다. 별개의 등각성 코팅이 제1 및 제2 폴리머 층들(514 및 524) 각각을 커버하지만, 제1 및 제2 폴리머 층들(514 및 524)을 더 양호하게 도시하기 위해 등각성 코팅들이 도 5b로부터 생략된다.
도 5b는 각각의 도트의 직경인 거리(d 2 )를 도시한다. 직경(d 2 )은 직경(d 1 )과 대략 동일할 수 있다. d 1 과 같이, d 2 는 OLED 디스플레이의 픽셀들의 치수들에 따라 선택될 수 있다.
도 5b는 또한, x 방향으로 측정된 거리(D x2 )를 도시하며, 이는 이웃하는 폴리머 도트들의 중심들을 통과하는 라인을 따라 측정될 때 제1 또는 제2 폴리머 층들(514 및 524)의 이웃하는 폴리머 도트들의 에지들 사이의 거리이다. 거리(D x2 )는 대략 50 ㎛ 이하(예컨대, 40 ㎛ 이하, 30 ㎛ 이하)일 수 있다. 일부 구현들에서, 거리(D x2 )는
Figure pct00003
미만, 예컨대 대략 0.4d 2 이하일 수 있다.
도 5b는 또한, 거리(D d2 )를 도시하며, 이는 동일한 폴리머 층의 그리고 동일한 행 또는 열의 폴리머 도트들의 중심들 사이의 거리이다. 거리(D d2 )는 대략 170 ㎛ 이하(예컨대, 160 ㎛ 이하, 150 ㎛ 이하, 140 ㎛ 이하, 130 ㎛ 이하)일 수 있다. 일부 구현들에서, 거리(D d2 )는
Figure pct00004
미만, 예컨대 대략 1.4d 2 이하일 수 있다.
도 5a 및 도 5b에 도시된 바와 같은 동일한 폴리머 층(214, 224, 514, 또는 524)의 폴리머 도트들은 서로 터치하지 않지만, 일부 구현들에서, 동일한 폴리머 층의 폴리머 도트들은 서로 터치할 수 있다. 예컨대, 폴리머 도트들이 육각형의 터치 구성으로 배열될 때, 단일 폴리머 도트는 동일한 폴리머 층의 최대 6개의 도트들을 터치할 수 있다. 일부 구현들에서, 동일한 폴리머 층의 폴리머 도트들은 직사각형의 터치 구성으로 배열된다. 폴리머 도트들이 직사각형의 터치 구성으로 부착될 때, 단일 폴리머 도트는 동일한 폴리머 층의 최대 4개의 폴리머 도트들을 터치한다. 모든 면들에서 분리되는 이산 도트들의 장점은, 등각성 유전체 코팅이 폴리머 도트의 전체 높이를 따라 수직으로 연장되어, 측벽의 길이를 증가시키고 캡슐화의 플렉서빌러티를 증가시킨다는 것이다.
OLED 디스플레이(100')가 변형될 때, 예컨대 z 방향으로 구부러지거나 x 및/또는 y 방향들로 스트레칭될 때, 프론트-플레인(110), 기능 엘리먼트들(111), 기판(112), 백-플레인(113), 및 캡슐화(102)가 또한 변형된다. 특히, OLED 디스플레이(100')가 변형될 때, 등각성 코팅들(216 및 226)의 수직 부분들(216b 및 226b)은, 예컨대, x 및/또는 y 방향들로 외측으로 벌어질 수 있는 한편, 폴리머 도트들(214a, 224a)은 압축되고 외측으로 압착된다(squished). 이는 등각성 코팅의 무기 재료가 상당한 손상 위험 없이 스트레칭되거나 플렉싱될 수 있게 하는 한편, 등각성 코팅들의 총 길이는 대략 일정하게 유지된다.
게다가, 캡슐화(102)가 변형될 때, 폴리머 도트들 사이의 거리가 증가될 수 있다. 각각의 폴리머 도트 사이의 거리가 증가될 때, 제2 폴리머 층(224)의 폴리머 도트들의 z 방향들에서의 포지션들이 변할 수 있다. 그러나, 등각성 코팅(212)이 프론트-플레인(110)을 코팅하기 때문에, OLED 디바이스(100A)가 구부러지거나 스트레칭될 때, 프론트-플레인은 노출되지 않는다.
OLED 디스플레이(100')가 z 방향으로 구부러질 때, 기판(112), 프론트-플레인(110), 및 캡슐화(102)가 또한 변형된다. 폴리머 도트들 사이의 거리의 변화는 위에서 설명된 거리의 변화와 유사하게 증가될 수 있다. 캡슐화 서브층들(210 및 220)의 변형은, 폴리머 층(224)의 폴리머 도트가 폴리머 층(214)의 임의의 3개의 폴리머 도트들 사이의 빈 공간 위에 유지되도록 한다.
감소된 손상 위험에도 불구하고, 충분히 강렬한 또는 반복적인 스트레칭 또는 구부러짐은 등각성 코팅들(212, 216, 및 226) 중 하나 이상에서 균열(fracture)들을 야기할 수 있다. OLED 디스플레이(100')가 스트레칭되거나 구부러질 때 수직 부분들이 스트레칭되거나 구부러지는 방식 때문에, 균열들에 가장 민감한 등각성 코팅들의 영역들은 수직 부분들(216b, 226b)일 수 있다. 그러한 균열은 드물게 발생할 수 있지만, 등각성 코팅(212)은 수직 부분들(216b, 226b)에서 균열될 수 있다. 그러나, 캡슐화(102)의 구조는 균열과 프론트-플레인 사이에 추가적인 등각성 코팅이 존재하는 것을 보장한다. 더욱이, 다수의 균열들이 발생하더라도, 폴리머 도트들의 스태거 구성(staggered configuration)은 프론트-플레인에 대한 증가된 경로 길이를 제공한다.
도 6a - 도 6c는 프론트-플레인(110)을 보호하는 데 사용될 수 있는 다른 예시적인 캡슐화 방법 및 구조를 예시한다. 다른 예시적인 캡슐화는 제1 패터닝된 폴리머 층을 형성하기 위해 프론트-플레인(110)의 최상부 상에 폴리머 서브-유닛들의 패턴을 증착함으로써 형성될 수 있다. 패터닝된 폴리머 층 다음에, 등각성 코팅이 증착될 수 있고, 패터닝된 폴리머 층과 등각성 코팅은 함께 제1 캡슐화 서브층을 형성한다. 제1 등각성 코팅의 최상부 상에 제2 패터닝된 폴리머 층을 증착하고, 이어서 제2 패터닝된 폴리머 층의 최상부 상에 제2 등각성 코팅을 증착함으로써, 제2 캡슐화 서브층이 형성될 수 있다. 제3 패터닝된 폴리머 층 및 제3 등각성 코팅을 포함하는 제3 캡슐화 서브층이 제2 캡슐화 서브층의 최상부 상에 증착될 수 있다. 제1 패터닝된 폴리머 층은 프론트-플레인(110)의 표면을 평탄화할 수 있다. 후속 패터닝된 폴리머 층들, 예컨대, 제2 및 제3 패터닝된 폴리머 층들은 또한, 추가적인 층들, 예컨대, 등각성 층들 또는 기능 엘리먼트들의 증착 전에 평탄화 층들로서의 역할을 할 수 있다.
도 6a는 프론트-플레인(110)의 최상부 상에 증착될 수 있는 폴리머 서브유닛(602)의 사시도를 예시한다. 폴리머 서브유닛(602)은 환형일 수 있는데, 즉, 폴리머 서브유닛(602)을 관통하는 애퍼처를 갖는다. 환형체의 폭은 일반적으로 균일할 수 있다.
도 6a의 예에서, 폴리머 서브유닛(602)은, 위에서 볼 때, 즉, 뷰잉 방향이 z 축을 따를 때, 실질적으로 육각형 형상을 갖는 3차원 서브유닛이다. 폴리머 서브유닛(602)은 6개의 측벽들을 형성하는 육각형 서브유닛의 6개의 면들을 갖는 환형 형상을 형성한다. 그러나, 다른 환형 형상들, 예컨대, 원형 링들, 정사각형 또는 직사각형 환형 등이 가능하다. 폴리머 서브유닛(602)은 도 3a - 도 3d의 폴리머 도트들을 형성하는 동일한 재료 또는 재료들로 형성될 수 있다. 게다가, 폴리머 서브유닛(602)은 유사한 프로세스, 예컨대, MIL/NIL에 의해 증착될 수 있다.
도 6a는 단일 폴리머 서브유닛(602)을 예시하는 한편, 도 6b는 캡슐화 셀(612)을 형성하기 위해 등각성 코팅(610)에 의해 코팅된 폴리머 서브유닛을 예시한다. 등각성 코팅(610)은 도 3a - 도 3d의 등각성 코팅들을 형성하는 동일한 재료 또는 재료들, 예컨대 유전체 재료로 형성될 수 있다. 게다가, 등각성 코팅(610)은 유사한 프로세스, 예컨대 기상 증착 프로세스에 의해 증착될 수 있다. 등각성 코팅(610)은, x 및 y 방향들로 연장되고 그리고 위에서 볼 때 육각형 형상을 갖는 최하부 표면 층(614)을 형성한다. 따라서, 캡슐화 셀(612)은, 측벽들 및 최하부 표면 층(614)을 포함하는 컵을 형성한다.
도 6b는 단일 캡슐화 셀(612)의 사시도를 예시하는 한편, 도 6c는 제1 캡슐화 서브층(620)을 형성하기 위해 나란히 포지셔닝된 다수의 캡슐화 셀들의 사시도를 예시한다. 제1 캡슐화 서브층(620)은 벌집과 형상이 유사한 구조를 함께 형성하는 캡슐화 셀들의 격자이다. 벌집 격자를 더 양호하게 도시하기 위해 도 6c로부터 생략되었지만, 제1 캡슐화 서브층은 캡슐화 셀들의 격자 위에 배치된 평탄화 폴리머 층을 더 포함한다.
도 6a는 캡슐화 서브층(620)에 대한 단일 셀의 사시도를 예시하는 반면, 도 7a는 2개의 인접한 캡슐화 셀들(612, 712)을 포함하는 제1 캡슐화 서브층의 단면도를 예시한다. 도 7a는 프론트-플레인(110)을 더 포함하며, 초기 등각성 코팅(704)이 프론트-플레인 위에 증착되는데, 예컨대, 캡핑 층의 캡핑 층(117) 위에 증착된다. 등각성 코팅(704)은, 예컨대, 초기 등각성 코팅(212)에 대해 설명된 바와 같은 무기 유전체 층일 수 있다.
각각의 캡슐화 셀(612 및 712)은 폴리머 서브유닛, 등각성 코팅의 부분, 및 평탄화 폴리머 층을 포함한다. 예컨대, 캡슐화 셀(612)을 참조하면, 도 7a는 폴리머 서브유닛(602), 등각성 코팅(610), 및 평탄화 폴리머 층(702a)을 포함한다. 폴리머 층(702a)은 평탄화 층이기 때문에, z 방향으로 측정될 때, 후속하여 증착되는 폴리머 층들보다 더 두꺼울 수 있다. 평탄화 폴리머 층(702a)은, 환형 폴리머 서브유닛(602)에 의해 둘러싸인 내측 리세스를 채울 뿐만 아니라, 인접한 폴리머 서브유닛들(602) 사이의 공간들을 채울 수 있다. 이는 추가적인 캡슐화 서브층들의 증착을 가능하게 한다. 게다가, 선택적인 평탄화 분리 폴리머 층(702b)이 등각성 코팅(610) 및 평탄화 폴리머 층(702a) 위에 배치될 수 있다. 이는 상이한 캡슐화 층들의 등각 코팅들 사이의 분리를 제공한다.
캡슐화 셀(612) 및 캡슐화 셀(712) 둘 모두는 두꺼운 파선들에 의해 강조된다. 각각의 캡슐화 셀은 x 방향으로 측정된 직경을 가지며, 이는 도 7a에서 C d 로 라벨링된다. 각각의 캡슐화 셀은 또한, z 방향으로 측정된 높이를 가지며, 이는 도 7a에서 C h 로 라벨링된다. 각각의 캡슐화 셀 사이의 갭은 C g 로 라벨링된다.
제1, 제2, 또는 제3 캡슐화 서브층들의 캡슐화 셀들에 대한 치수들, 예컨대 직경, 높이, 및 셀 갭은 대략 동일할 수 있다. 직경(C d )은 대략 1000 ㎛ 이하(예컨대, 980 ㎛ 이하, 960 ㎛ 이하, 940 ㎛ 이하, 920 ㎛ 이하, 900 ㎛ 이하)이다. 높이(C h )는 대략 5 ㎛ 이하(예컨대, 4.75 ㎛ 이하, 4.5 ㎛ 이하, 4.25 ㎛ 이하, 4 ㎛ 이하, 3.75 ㎛ 이하)이다. 이웃하는 캡슐화 셀들 사이의 갭(C g )은 대략 90 ㎛ 이하(예컨대, 85 ㎛ 이하, 80 ㎛ 이하, 75 ㎛ 이하, 70 ㎛ 이하)이다. 캡슐화 셀들의 치수들은 픽셀 밀도에 따라 변할 수 있다.
직경(C d )은 OLED 디스플레이의 픽셀들의 치수들에 따라 선택될 수 있다. 일부 구현들에서, 픽셀의 풋프린트를 xy 평면에서 볼 때, C d 는, xy 평면에서의 캡슐화 셀의 풋프린트가 픽셀의 풋프린트에 대략 대응하도록 선택될 수 있다. 즉, C d 는 픽셀의 x 또는 y 치수와 대략 동일할 수 있다. 다른 구현들에서, C d 는 픽셀의 x 또는 y 치수의 정수배이다.
제1 캡슐화 서브층(620)이 프론트-플레인(110)을 캡슐화하는 데 사용될 수 있음과 동시에, 캡슐화에 추가적인 캡슐화 서브층들을 포함하면 보호 및 내구성을 증가시킨다. 도 7b는 정렬된 구성으로 프론트-플레인(110), 기판(112), 및 3개의 캡슐화 서브층들의 단면도를 예시한다. 도 7b는 캡슐화 서브층(620) 및 제3 및 제2 캡슐화 서브층(720a, 720b)을 예시하며, 이들 각각은 점선들에 의해 강조된다. 캡슐화 서브층(620)은 캡슐화 셀(612)을 포함하고, 캡슐화 서브층들(720a 및 720b)은 캡슐화 셀들(712a 및 712b)을 각각 포함한다. 각각의 캡슐화 셀(612, 712a, 및 712b)은 두꺼운 파선들에 의해 강조된다. 도 7b의 캡슐화 서브층들은, 각각의 캡슐화 셀이 상이한 캡슐화 서브층의 다른 캡슐화 셀의 바로 위, 바로 아래, 또는 바로 위와 바로 아래 둘 모두에 정렬되기 때문에, 정렬된 것으로 언급된다. 예컨대, 제2 캡슐화 서브층(720b)의 캡슐화 셀(712b)은 제1 캡슐화 서브층(620)의 캡슐화 셀(612) 바로 위에 정렬되고, 제3 캡슐화 서브층(720a)의 캡슐화 셀(712a) 바로 아래에 정렬된다.
도 7b는 정렬된 구성으로 캡슐화 서브층들(620, 720a, 및 720b)의 3개의 셀들을 포함하는 캡슐화(700B)의 단면도를 예시하는 한편, 도 7c는 3개의 캡슐화 서브층들(620, 720a, 및 720b)의 셀들이 정렬되지 않은 구성으로 있는 캡슐화(700C)의 단면도를 예시한다. 특히, 도 7c는 3개의 캡슐화 서브층들(620, 720a, 및 720b)의 셀들을 스태거 구성으로 예시한다. 도 7b에서와 같이, 각각의 캡슐화 셀이 다른 캡슐화 셀 바로 위, 바로 아래, 또는 바로 위와 바로 아래 둘 모두에 정렬되는 대신에, 일부 캡슐화 셀들만이 다른 캡슐화 셀 위에 정렬되거나 또는 아래에 정렬된다. 예컨대, 캡슐화 셀(612)은 캡슐화 셀(712a) 아래에 정렬되지만, 캡슐화 셀(712b)이 캡슐화 셀들(612 및 712a)을 분리하기 때문에 바로 아래는 아니다.
도 7c의 예에서, 3개의 캡슐화 구조들(620, 720a, 및 720b)이 정렬되지 않은 구성으로 있지만, 제1 및 제3 캡슐화 서브층들(620 및 720a)의 캡슐화 셀들은 대략 정렬된다. 다른 구현들에서, 캡슐화 서브층들(620, 720a, 및 720b)에 의해 캡슐화가 형성될 때, 캡슐화 서브층들은 완전히 정렬되지 않은 구성으로 있다. 캡슐화 서브층들이 완전히 정렬되지 않을 때, 캡슐화 서브층들(620, 720a, 및 720b)의 캡슐화 셀들 중 어느 것도 정렬되지 않는다.
도 7c의 예에서, 제2 캡슐화 서브층(720b)의 이웃하는 캡슐화 셀들 사이의 갭들은 제1 및 제3 캡슐화 서브층들(620 및 720a)의 캡슐화 셀들의 중심들과 대략 정렬되지만, 다른 구현들에서, 제2 캡슐화 서브층(720b)의 이웃하는 캡슐화 셀들 사이의 갭들은 제1 및 제3 캡슐화 서브층들(620 및 720a)의 캡슐화 셀들의 중심들과 정렬되지 않는다.
도 8은 캡슐화 서브층의 육각형 셀들에 대한 가능한 구성을 예시한다. 단면 방향(A-A')은 도 7a - 도 7b에 예시된 단면 방향에 대략 대응한다.
(예컨대, 도 7b에 도시된 바와 같은) 정렬된 구성에 비해 (예컨대, 도 7c에 도시된 바와 같은) 정렬되지 않은 구성의 하나의 장점은, 제3 및 제2 캡슐화 서브층들(720a 및 720b)을 증착하는 데 사용되는 기계장치가 층들을 제1 캡슐화 서브층(620)에 대해 정렬하는 것을 고려할 필요가 없기 때문에, 정렬되지 않은 구성이 정렬된 구성보다 제조하기가 더 쉽고 그리고/또는 더 빠를 수 있다는 것이다.
도 2a 및 도 2b를 다시 참조하면, 일부 구현들에서, 캡슐화는 프론트-플레인의 픽셀들 또는 서브픽셀들에 대해 정렬된다. 특히, 폴리머 층들 중 하나 이상에서의 폴리머 아일랜드들(214a)의 측벽들은 인접한 서브픽셀들 사이의 갭 위에 수직으로 포지셔닝될 수 있다. 유사하게, 등각성 층(216)의 수직 연장 부분들(216a)은 또한, 인접한 서브픽셀들 사이의 갭 위에 수직으로 포지셔닝될 수 있다. 예컨대, 폴리머 아일랜드들(214a) 및 수직 연장 부분들(216a)의 측벽들은 PDL(115)(도 2a 참조)의 플래토 위에, 또는 인접한 OLED 디바이스들(도 2b 참조)의 애노드들(114a) 사이의 갭 위에 포지셔닝될 수 있다. 이러한 구성은 원하지 않는 반사들의 가능성을 감소시켜서, 투과율을 증가시키고 시각적 결함들의 가능성을 감소시킨다.
일부 구현들에서, 캡슐화(102)의 치수들은 프론트-플레인(110)의 픽셀 기하학적 구조와 상관될 수 있다. 예컨대, 캡슐화(102)의 셀들의 피치는 서브픽셀들의 피치의 정수배일 수 있다. 도 2a 및 도 2b는 캡슐화(102)의 셀들(130)의 피치가 서브픽셀들의 피치와 동일한 시스템들을 예시하지만, 이는 요구되지 않는다.
프론트-플레인(110)의 예시적인 RGB 픽셀 기하학적 구조들은 삼각형, 대각선, 스트라이프, 및 펜타일을 포함한다. 도 9a는 스트라이프 픽셀 기하학적 구조(800A)를 예시하는 한편, 도 9b는 스트라이프 픽셀 기하학적 구조의 부분의 개략적인 단면도를 예시한다.
도 9a를 참조하면, 스트라이프 픽셀 기하학적 구조(800A)는 적색 서브픽셀들(804)의 열들(804a), 녹색 서브픽셀들(806)의 열들(806a), 및 청색 서브픽셀들(808)의 열들(808a)을 포함한다. 예시적인 픽셀(802)은 각각의 컬러의 하나의 서브-픽셀, 예컨대 행을 따른 순차적인 서브-픽셀들을 포함한다. 그러나, 다른 구성들이 가능하며, 예컨대, 픽셀은 각각의 컬러 서브픽셀 중 4개를 포함할 수 있다. 도 9b는 인접한 서브픽셀들 사이의 공간(908)을 추가로 예시한다.
하나 이상의 캡슐화 서브층들의 셀들(830)은 다수의 서브픽셀들에 걸쳐 있을 수 있다. 예컨대, 각각의 셀(830)은 픽셀 내의 서브픽셀들의 수의 배수인 정수(n)에 대응하는 다수의 서브픽셀들에 걸쳐 있을 수 있는데, 예컨대, 셀(830)은 각각의 컬러의 하나의 서브픽셀을 포함하지만, 더 큰 셀은 각각의 서브픽셀의 정수배를 포함할 수 있다. 예컨대, 도 9a는 각각의 컬러의 4개의 서브픽셀들을 포함하는 셀(840)을 포함하여, 정수배 n = 4가 되게 한다.
일부 구현들에서, 예컨대, 도 9a 및 도 9b에 도시된 바와 같이, 하나 이상의 캡슐화 서브층들 내의 셀들(830)의 에지들은 픽셀들의 에지들과 정렬된다. 예컨대, 셀들의 에지들, 즉, 등각성 층(116)의 수직 연장 부분들(216a)은 (셀들이 픽셀들과 정렬되는지 또는 상이한 픽셀들로부터의 서브픽셀들에 걸쳐 있는지 여부에 관계 없이) 인접한 서브픽셀들 사이의 공간들과 정렬될 수 있다. 그러나, 셀들(830)은 픽셀들에 대해 오프셋될 수 있다.
OLED 디스플레이, 이를테면, OLED 디스플레이(100A')가 픽셀 기하학적 구조(800A)를 포함할 때, 캡슐화(102)의 폴리머 피처들의 치수들은 픽셀 밀도 및 픽셀 크기에 따라 변할 수 있다. 예컨대, 200 ppi의 픽셀 밀도를 갖는 디스플레이를 위한 픽셀들(802)을 포함하는 캡슐화의 경우, 캡슐화 셀의 직경(C d )은 약 120 ㎛ 내지 약 135 ㎛(예컨대, 약 124 ㎛ 내지 약 130 ㎛)일 수 있다. 대신에, 캡슐화가 200 ppi의 픽셀 밀도에서 셀(803)의 정수배인 셀들을 포함하면, C d 는 전술한 범위들의 정수배들, 예컨대 약 240 ㎛ 내지 약 270 ㎛일 수 있다. 200 ppi의 픽셀 밀도들의 경우, 캡슐화 셀들은 1 ㎛ 내지 약 20 ㎛의 높이를 가질 수 있다.
다른 예로서, 동일한 컬러의 다수의 서브픽셀들에 걸쳐 있는 셀들(840)을 포함하는 캡슐화의 경우, 400 ppi의 픽셀 밀도를 갖는 디스플레이의 경우, 캡슐화 셀(예컨대, 캡슐화 셀(612))의 직경(C d )은 약 60 ㎛ 내지 약 70 ㎛(예컨대, 약 60 ㎛ 내지 약 65 ㎛)일 수 있다. 대신에, 캡슐화가 400 ppi의 픽셀 밀도에서 셀(840)의 정수배인 셀들을 포함하면, C d 는 전술한 범위들의 정수배들일 수 있다. 예컨대, 셀(840)은 셀(830)의 동일한 컬러의 서브픽셀들의 수와 비교하여 소정의 컬러의 서브픽셀들의 4배를 갖지만, 셀들(840)을 포함하는 캡슐화에 대한 C d 는 셀들(830)을 포함하는 캡슐화에 대한 C d 의 2배일 수 있다. 400 ppi의 픽셀 밀도들의 경우, 각각의 예시적인 픽셀(802)은 약 1 ㎛ 내지 약 10 ㎛의 높이(C h )를 갖는 캡슐화 셀들을 포함할 수 있다.
인접한 픽셀들 사이에서 x 또는 y 방향들로 측정된 바와 같은 간격은 OLED 디바이스의 애퍼처 비에 따라 변할 수 있다. 예컨대, 70%의 애퍼처 비들의 경우, 인접한 픽셀들 사이의 거리는 약 8㎛ 내지 약 14㎛일 수 있는 한편, 90%의 애퍼처 비들의 경우, 인접한 픽셀들 사이의 거리는 약 2㎛ 내지 약 5㎛일 수 있다.
이제 도 10을 참조하면, 펜타일 픽셀 기하학적 구조(800B)는 녹색 서브픽셀들의 열들(822a) 및 녹색 서브픽셀들의 행들(822b)을 포함한다. 펜타일 픽셀 기하학적 구조(800B)는 또한, 교번하는 적색 및 청색 서브픽셀들의 열들(824a) 및 교번하는 적색 및 청색 서브픽셀들의 행들(824b)을 포함한다. 펜타일 픽셀 기하학적 구조는 2개의 예시적인 픽셀 크기들(828 및 830)을 더 포함하며, 이들 각각은 실선에 의해 윤곽이 드러난다.
일부 구현들에서, 폴리머 아일랜드들(214a)의 측벽들 및 등각성 층(216)의 수직 연장 부분들(216a)은 각각의 픽셀에 대해 대략 동일한 로케이션에, 예컨대, 픽셀의 중심 주위에 수직으로 포지셔닝된다. 일부 구현들에서, d 1 및 d 2 는, 등각성 층들의 수직 연장 부분들이 픽셀들 사이의 공간들과 대략 정렬되도록 선택된다. 일부 구현들에서, C d 는, 캡슐화 셀의 측벽들이 픽셀들 사이의 공간들과 대략 정렬되도록 선택된다.
픽셀(828)은 4개의 상이한 녹색 서브픽셀들의 4개의 절반부들, 4개의 상이한 적색 서브픽셀들의 4개의 쿼터들, 및 하나의 청색 서브픽셀을 포함한다. 일부 구현들에서, 픽셀의 중간에 4개의 적색 쿼터들 및 하나의 청색 서브픽셀을 포함하는 대신에, 픽셀(828)과 동일한 크기의 픽셀은 픽셀의 중간에 4개의 녹색 절반부들, 4개의 청색 쿼터들, 및 하나의 적색 서브픽셀을 포함할 수 있다. 픽셀(830)은 4개의 녹색 서브픽셀들, 2개의 적색 서브픽셀들 및 2개의 청색 서브픽셀들을 포함한다. 펜타일 픽셀 기하학적 구조(800B)의 픽셀 밀도는 대략 575 ppi일 수 있다. 펜타일 픽셀 기하학적 구조(800B)를 포함하는 OLED 디스플레이를 캡슐화하는 데 사용되는 캡슐화, 예컨대 캡슐화(102)의 유전체 컴포넌트의 치수들은 픽셀 크기에 따라 변할 수 있다.
예컨대, 픽셀들(828)을 포함하는 캡슐화에 대해, 캡슐화 셀이 도 10에 예시되지 않았지만, 캡슐화 셀의 직경(C d )은 약 75 ㎛ 내지 약 85 ㎛일 수 있는 반면, 픽셀 크기(830)의 경우, 캡슐화 셀의 직경(C d )은 약 105 ㎛ 내지 약 125 ㎛일 수 있다. 픽셀들(828 및 830) 둘 모두에 대해, 캡슐화 셀들은 1 ㎛ 내지 약 20 ㎛의 높이(C h )를 가질 수 있다.
일부 구현들에서, 확장된 픽셀은, 픽셀들(1002 또는 1004)이 걸쳐 있는 것보다 더 많은 서브픽셀들에 걸쳐 있다. 그러한 구현들에서, 셀의 에지들은, 확장된 픽셀이 걸쳐 있는 서브픽셀들의 에지들과 정렬될 수 있다.
위의 설명이 유기 발광 다이오드들에 초점을 맞추지만, 본원의 기법들은 무기 재료들로 형성된 발광 다이오드들, 또는 다른 타입들의 발광 컴포넌트들, 이를테면, 퀀텀 도트들 또는 광-차단 컴포넌트들, 이를테면, 액정 디스플레이들을 포함하는 전자 디스플레이들에 적용가능할 수 있다. 게다가, 캡슐화는 주변 산화제들로부터의 보호를 필요로 하는 다른 플렉스/스트레처블 전자장치에 적용가능할 수 있다.
반구형 상부 부분을 갖기 보다는, 폴리머 도트들은 사다리꼴 단면과 같은 다른 형상들을 가질 수 있다. 그런 다음, 등각성 코팅은 사다리꼴 폴리머 도트들의 경사진 외측 표면을 따라 경사진 측벽들을 형성할 것이다.
스트레처블하고 플렉서블한 TFE들을 개시하는 것에 추가하여, 본 개시내용의 TFE들은, TFE들의 재료들 및 아키텍처들을 적절하게 선택함으로써 추가적인 기능들을 추가로 구비할 수 있다. 예컨대, 폴리머 층들을 구성하는 하나 이상의 재료들은, 층들이 OLED 스택의 유기 재료들의 굴절률에 근접하거나 또는 그보다 더 큰 굴절률을 갖도록 선택될 수 있으며, 이는 대략적으로 1.8 이상일 수 있다. 그러한 경우, 방출된 광이 OLED 스택을 빠져나와 TFE 층들에 진입할 때, 방출된 광에 대한 내부 전반사 각도는 증가될 것이며, 이로써 TFE 내로의 광 아웃커플링을 향상시킬 것이다. OLED들에 의해 생성된 광이, 그들이 반사되지는 않지만 아웃커플링되도록 더 발산하는 각도들로 방출될 수 있게 함으로써, TFE 내로의 광 아웃커플링이 향상될 수 있다. 예시적인 폴리머 재료들은 TiO2 및 ZrO2와 같은 고 인덱스 산화물들의 고 인덱스 나노입자들의 콜로이드 분산액(colloidal dispersion)들을 포함한다. 그러한 재료들은 폴리머 재료들의 유효 굴절률을 상승시킬 수 있다.
개시된 유전체 층들은 또한, OLED들로부터 방출된 광의 발산을 감소시킬 수 있으며, 이는 전형적으로 램버시안 분산(Lambertian dispersion)에 가깝다. 도 6b 및 도 6c에 예시된 바와 같이, 픽셀 영역 내에 유전체들의 다수의 NIL 또는 MIL 생성 피처들을 배치하고, 픽셀 영역에서 폴리머의 최상부 표면의 곡률을 맞춤화함으로써, 더 높은 각도들로 방출된 광의 재포커싱이 달성될 수 있다. 그러한 더 낮은 발산 입력 광 소스는 이른바 광-필드 기반 3D 디스플레이를 생성하기 위해 광의 제어된 편향을 가능하게 하는 데 사용될 수 있으며, 여기서 광-필드 3D 디스플레이의 "픽셀"은 다수의 정규 픽셀들을 포함하며, 이들 각각은 3D 이미저리(imagery)를 생성하기 위해 주어진 이미지를 다수의 방향들로 렌더링한다.

Claims (20)

  1. 유기 발광 다이오드 디스플레이를 캡슐화하는 방법으로서,
    복수의 제1 폴리머 돌출부들이 상기 복수의 제1 폴리머 돌출부들 사이에, 하부 표면을 노출시키는 공간들을 갖도록, 복수의 OLED(organic light-emitting diode)들을 갖는 디스플레이 층의 발광 면 상에 상기 복수의 제1 폴리머 돌출부들을 증착하는 단계; 및
    제1 유전체 층이 상기 제1 폴리머 돌출부들의 측면들을 따라 측벽들을 갖고 그리고 상기 측벽들 사이의 공간들에 웰(well)들을 정의하도록, 상기 제1 폴리머 돌출부들 및 상기 제1 폴리머 돌출부들 사이의 공간들을 상기 제1 유전체 층으로 등각성으로 코팅하는 단계를 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  2. 제1 항에 있어서,
    상기 디스플레이 층과 접촉하도록 그리고 상기 디스플레이 층을 등각성으로 커버하도록 하부 유전체 층을 증착하는 단계, 및
    상기 하부 유전체 층 상에 상기 제1 폴리머 돌출부들을 증착하는 단계를 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  3. 제2 항에 있어서,
    상기 하부 유전체 층은 상기 제1 유전체 층과 동일한 재료인,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  4. 제1 항에 있어서,
    상기 제1 폴리머 돌출부들을 상기 디스플레이 층 바로 위에 증착하는 단계를 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  5. 제4 항에 있어서,
    상기 디스플레이 층의 캡핑 층 바로 위에 상기 제1 폴리머 돌출부들을 증착하는 단계를 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  6. 제1 항에 있어서,
    상기 복수의 제1 폴리머 돌출부들을 증착하는 단계는 상기 하부 표면 상으로의 액체 폴리머 전구체의 액적 토출을 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  7. 제6 항에 있어서,
    상기 제1 폴리머 돌출부들을 형성하기 위해 상기 액체 폴리머 전구체를 경화시키는 단계를 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  8. 제6 항에 있어서,
    상기 액적 토출은 일련의 액적들을 토출하는 것을 포함하며,
    각각의 액적은 상기 복수의 제1 폴리머 돌출부들로부터 단일 돌출부를 형성하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  9. 제8 항에 있어서,
    상기 액적은 상기 하부 표면 상에 만곡된 볼록 돌출부를 형성하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  10. 제1 항에 있어서,
    상기 복수의 폴리머 돌출부들을 증착하는 단계는 마이크로-임프린트 또는 나노-임프린트 리소그래피를 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  11. 제10 항에 있어서,
    상기 복수의 제1 폴리머 돌출부들은 평평한 최상부 표면을 갖는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  12. 제1 항에 있어서,
    복수의 제2 폴리머 돌출부들이 상기 복수의 제2 폴리머 돌출부들 사이에, 상기 제1 유전체 층을 노출시키는 공간들을 갖도록, 상기 복수의 제2 폴리머 돌출부들을 상기 제1 유전체 층 상에 증착하는 단계; 및
    제2 유전체 층이 상기 제2 폴리머 돌출부들의 측면들을 따라 측벽들을 갖고 그리고 상기 측벽들 사이의 공간들에 웰들을 정의하도록, 상기 제2 폴리머 돌출부들 및 상기 제2 폴리머 돌출부들 사이의 공간들을 상기 제2 유전체 층으로 등각성으로 코팅하는 단계를 더 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  13. 제12 항에 있어서,
    상기 복수의 제1 폴리머 돌출부들과 상기 복수의 제2 폴리머 돌출부들은 동일한 폴리머 재료이고, 그리고 상기 제1 유전체 층과 상기 제2 유전체 층은 동일한 유전체 재료인,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  14. 제13 항에 있어서,
    상기 제2 유전체 층은 상기 제1 유전체 층과 접촉하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  15. 제1 항에 있어서,
    상기 측벽들 사이의 웰들을 적어도 부분적으로 채우기 위해 제1 폴리머 필러(polymer filler)를 증착하는 단계를 더 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  16. 제15 항에 있어서,
    상기 제1 폴리머 필러는 상기 웰들을 충전하고, 그리고 상기 제1 폴리머 돌출부들 위의 구역들에서 상기 제1 유전체 층을 커버하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  17. 제16 항에 있어서,
    복수의 제2 폴리머 돌출부들이 상기 복수의 제2 폴리머 돌출부들 사이에, 상기 제1 폴리머 필러를 노출시키는 공간들을 갖도록, 상기 복수의 제2 폴리머 돌출부들을 상기 제1 폴리머 필러 상에 증착하는 단계; 및
    제2 유전체 층이 상기 제2 폴리머 돌출부들의 측면들을 따라 측벽들을 갖고 그리고 상기 측벽들 사이의 공간들에 웰들을 정의하도록, 상기 제2 폴리머 돌출부들 및 상기 제2 폴리머 돌출부들 사이의 공간들을 상기 제2 유전체 층으로 등각성으로 코팅하는 단계를 더 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  18. 제1 항에 있어서,
    상기 제1 폴리머 돌출부들은, 상기 측벽들이 상기 OLED들 사이의 갭들과 정렬되도록 하는 포지션들에 증착되는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  19. 유기 발광 다이오드 디스플레이를 캡슐화하는 방법으로서,
    복수의 OLED(organic light-emitting diode)들을 갖는 디스플레이 층의 발광 면 상에 복수의 이중층(bilayer)들을 증착하는 단계를 포함하며,
    상기 복수의 이중층들의 각각의 이중층을 증착하는 것은,
    복수의 제1 폴리머 돌출부들이 상기 복수의 제1 폴리머 돌출부들 사이에, 하부 표면을 노출시키는 공간들을 갖도록, 복수의 OLED(organic light-emitting diode)들을 갖는 디스플레이 층의 발광 면 상에 상기 복수의 폴리머 돌출부들을 증착하는 것; 및
    유전체 층이 상기 제1 폴리머 돌출부들의 측면들을 따라 측벽들을 갖고 그리고 상기 측벽들 사이의 공간들에 웰들을 정의하도록, 상기 폴리머 돌출부들 및 상기 폴리머 돌출부들 사이의 공간들을 상기 유전체 층으로 등각성으로 코팅하는 것을 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
  20. 유기 발광 다이오드 디스플레이를 캡슐화하는 방법으로서,
    복수의 제1 폴리머 돌출부들이 상기 복수의 제1 폴리머 돌출부들 사이에, 하부 표면을 노출시키는 공간들을 갖도록 그리고 상기 폴리머 돌출부들의 측면들이 복수의 OLED(organic light-emitting diode)들 사이의 갭들과 정렬되도록, 상기 복수의 OLED들을 갖는 디스플레이 층의 발광 면 상에 상기 복수의 제1 폴리머 돌출부들을 증착하는 단계; 및
    제1 유전체 층이 상기 제1 폴리머 돌출부들의 측면들을 따라 측벽들을 갖고, 그리고 상기 측벽들 사이의 공간들에 웰들을 정의하고, 그리고 상기 측벽들이 상기 OLED들 사이의 갭들과 정렬되도록, 상기 제1 폴리머 돌출부들 및 상기 제1 폴리머 돌출부들 사이의 공간들을 상기 제1 유전체 층으로 등각성으로 코팅하는 단계를 포함하는,
    유기 발광 다이오드 디스플레이를 캡슐화하는 방법.
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