KR20220106648A

KR20220106648A - Analog-to-digital converting circuit receiving reference voltage from an alternatively switched plurality of reference voltage generators and reference capacitors and its operation method

Info

Publication number: KR20220106648A
Application number: KR1020210058820A
Authority: KR
Inventors: 임용; 이재훈
Original assignee: 삼성전자주식회사
Priority date: 2021-01-22
Filing date: 2021-05-06
Publication date: 2022-07-29

Abstract

An analog-to-digital converting circuit for converting an analog signal into a digital signal comprises: a plurality of reference voltage generators for generating reference voltage; a reference voltage decoupling capacitor corresponding to the same; an analog-to-digital converter for generating comparative voltage for each bit based on the reference voltage, and generating a digital signal corresponding to an analog signal based on the result of comparing the comparative voltage for each bit and the analog signal; and a plurality of reference voltage generators and a plurality of reference voltage decoupling capacitors, wherein at least one among different combinations thereof is connected to the analog-to-digital converter to correspond to each of a plurality of conversion sections among the entire conversion sections for converting the analog signal. Therefore, reference voltage to be supplied to an analog-to-digital converter is generated with low power and with a small area.

Description

An analog-to-digital conversion circuit that receives a reference voltage by cross-connecting a plurality of reference voltage generators and reference voltage capacitors and an operation method thereof AND ITS OPERATION METHOD}

본 개시의 기술적 사상은 아날로그-디지털 변환 회로에 관한 것으로, 더욱 구체적으로는 복수의 기준 전압 생성기와 기준 전압 커패시터를 교차 사용하여 기준 전압을 제공받는 아날로그-디지털 변환 회로에 관한 것이다.The technical idea of the present disclosure relates to an analog-to-digital conversion circuit, and more particularly, to an analog-to-digital conversion circuit that receives a reference voltage by using a plurality of reference voltage generators and reference voltage capacitors crosswise.

아날로그 입력 신호로부터 샘플링된 신호를 디지털 신호로 변환하기 위한 기준 전압을 생성하기 위하여 아날로그-디지털 변환 회로는 적어도 하나의 기준 전압 생성기를 포함할 수 있다. 아날로그-디지털 변환기는 예시적으로, SAR(Successive Approximation Regulator) ADC일 수 있고, 기준 전압 생성기는 CDAC의 (Capacitive Digital to Analog Converter) 스위칭 동작에서 발생하는 고주파 신호 특성을 갖는 피크 전류를 아날로그-디지털 변환기에 공급할 수 있다.The analog-to-digital conversion circuit may include at least one reference voltage generator to generate a reference voltage for converting a signal sampled from the analog input signal into a digital signal. The analog-to-digital converter may be, for example, a Successive Approximation Regulator (SAR) ADC, and the reference voltage generator converts a peak current having a high-frequency signal characteristic generated in a capacitive digital to analog converter (CDAC) switching operation to an analog-to-digital converter. can be supplied to

일반적으로 ADC의 기준 전압은 일정한 값을 유지하여 기준 전압으로부터 생성된 비교 전압과 샘플링된 입력 신호의 전압을 비교함으로써 정확한 디지털 신호를 생성하기 위한 기준이 되어야하지만, 고주파 신호 특성을 갖는 피크 전류를 공급하는 기준 전압은 그 피크 전류로 인해 기준 전압이 변동될 수 있고, 이 변동된 기준 전압으로부터 생성된 비교 전압으로부터 생성된 생성된 디지털 신호는 왜곡될 수 있다. 이러한 왜곡을 방지하기 위해서 일반적으로 높은 출력 전류를 갖는 기준 전압 생성기를 사용하거나 넓은 면적을 필요로 하는 높은 용량의 기준 전압 커패시터를 사용한다. In general, the reference voltage of the ADC should be a reference for generating an accurate digital signal by comparing the comparison voltage generated from the reference voltage with the voltage of the sampled input signal by maintaining a constant value, but it provides a peak current with high frequency signal characteristics. The reference voltage may be changed due to its peak current, and a digital signal generated from the comparison voltage generated from the changed reference voltage may be distorted. In order to prevent such distortion, a reference voltage generator having a high output current is generally used or a high capacity reference voltage capacitor requiring a large area is used.

본 개시의 기술적 사상이 해결하려는 과제는 아날로그-디지털 변환기에 공급할 기준 전압을 저전력, 작은 면적으로 생성하기 위한 아날로그-디지털 변환 회로 및 이의 동작 방법을 제공하는 데에 있다.An object to be solved by the technical spirit of the present disclosure is to provide an analog-to-digital conversion circuit for generating a reference voltage to be supplied to an analog-to-digital converter with low power and a small area, and an operating method thereof.

본 개시의 기술적 사상에 따른 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털(analog-to-digital) 변환 회로는 기준 전압을 생성하는 적어도 하나의 기준 전압 생성기, 상기 기준 전압에 기초하여 비트별 비교 전압을 생성하고, 상기 비트별 비교 전압과 상기 아날로그 신호의 비교 결과에 기초하여 상기 아날로그 신호에 대응되는 디지털 신호를 생성하는 아날로그-디지털 변환기, 및 복수로 구성되고, 상기 아날로그 신호를 변환하는 전체 변환 구간 중 복수의 변환 구간들 각각에 대응하여 서로 다른 조합의 적어도 하나가 상기 아날로그-디지털 변환기에 연결되는 기준 전압 생성기와 기준 전압을 임시 저장/공급하는 디커플링 커패시터들을 포함할 수 있다.An analog-to-digital conversion circuit for converting an analog signal into a digital signal according to the technical concept of the present disclosure includes at least one reference voltage generator for generating a reference voltage, and a comparison voltage for each bit based on the reference voltage. an analog-to-digital converter for generating a digital signal corresponding to the analog signal based on a comparison result of the bit-by-bit comparison voltage and the analog signal, and a plurality of whole conversion sections for converting the analog signal At least one of a different combination corresponding to each of the plurality of conversion sections may include a reference voltage generator connected to the analog-to-digital converter and decoupling capacitors for temporarily storing/supplying a reference voltage.

아울러, 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털(analog-to-digital) 변환 회로는 제1 기준 전압 생성 회로 및 제2 기준 전압 생성 회로를 포함하는 복수의 기준 전압 생성 회로들, 상기 복수의 기준 전압 생성 회로들 중 적어도 하나의 기준 전압 생성 회로로부터 공급된 기준 전압에 기초하여 상기 아날로그 신호에 대응되는 디지털 신호를 생성하는 아날로그-디지털 변환기, 및 상기 아날로그-디지털 변환기와 상기 복수의 기준 전압 생성 회로들 각각에 대한 연결이 제어되는 복수의 스위치들을 포함하고, 상기 아날로그 신호에 대한 변환 동작이 수행되는 전체 변환 구간 중 제1 변환 구간 동안 상기 복수의 스위치들 중 제1 스위치가 활성화됨으로써 상기 제1 기준 전압 생성 회로 및 상기 아날로그-디지털 변환기의 연결이 활성화될 수 있다.In addition, an analog-to-digital conversion circuit for converting an analog signal into a digital signal includes a plurality of reference voltage generator circuits including a first reference voltage generator circuit and a second reference voltage generator circuit, and the plurality of reference voltage generator circuits. an analog-to-digital converter that generates a digital signal corresponding to the analog signal based on a reference voltage supplied from at least one of the reference voltage generator circuits, and the analog-to-digital converter and the plurality of reference voltages a plurality of switches for controlling connection to each of the circuits; A connection between the reference voltage generating circuit and the analog-to-digital converter may be activated.

본 개시의 실시예에 따르면, 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털(analog-to-digital) 변환 회로의 동작 방법은 전체 변환 구간 중 제1 변환 구간 동안 복수의 기준 전압 생성 회로들 중 제1 기준 전압 생성기에 의해 기준 전압을 생성하는 단계, 상기 기준 전압에 기초하여 상기 제1 변환 구간동안 변환되는 상기 디지털 신호의 비트들마다 비교 전압을 생성하는 단계, 상기 아날로그 신호로부터 샘플링된 신호의 전압 레벨과 상기 비교 전압을 비교함으로써 상기 제1 변환 구간에 대한 아날로그-디지털 변환 동작을 수행하는 단계, 상기 제1 변환 구간과 구별되는 제2 변환 구간 동안 제2 기준 전압 생성기에 의해 기준 전압을 생성하는 단계, 상기 제2 기준 전압 생성기에 의해 생성된 기준 전압에 기초하여 비교 전압을 생성하는 단계, 및 상기 샘플링된 신호와 상기 제2 비교 전압을 비교함으로써 상기 제2 변환 구간에 대한 아날로그-디지털 변환 회로의 동작을 수행하는 단계를 포함할 수 있다.According to an embodiment of the present disclosure, an operation method of an analog-to-digital conversion circuit for converting an analog signal into a digital signal includes a second method among a plurality of reference voltage generating circuits during a first conversion period among the entire conversion period. Generating a reference voltage by one reference voltage generator, generating a comparison voltage for each bit of the digital signal converted during the first conversion period based on the reference voltage, the voltage of the signal sampled from the analog signal performing an analog-to-digital conversion operation for the first conversion section by comparing the level with the comparison voltage, generating a reference voltage by a second reference voltage generator during a second conversion section distinct from the first conversion section An analog-to-digital conversion circuit for the second conversion section by generating a comparison voltage based on the reference voltage generated by the second reference voltage generator, and comparing the sampled signal with the second comparison voltage It may include the step of performing the operation of.

본 개시의 예시적 실시예에 따른 아날로그-디지털 변환 회로는 하나의 샘플링된 신호를 디지털 신호로 변환할 때, 복수의 기준 전압 생성기와 생성된 기준 전압을 임시 저장/공급하는 디커플링 커패시터들에 의해 피크 전류를 공급함으로써 하나의 기준 전압 생성기와 디커플링 커패시터에 의해 피크 전류를 공급하는 비교 실시예에 비해 작은 용량의 커패시터로 기준 신호를 생성할 수 있다. 아울러, 복수의 디커플링 커패시터들의 용량은 서로 다를 수 있고, 피크 전류의 크기에 따라 아날로그-디지털 변환기에 연결된 디커플링 커패시터가 선택됨으로써 작은 면적과 낮은 전력 소모로 기준 신호를 생성할 수 있다.When the analog-to-digital conversion circuit according to an exemplary embodiment of the present disclosure converts one sampled signal into a digital signal, the peak is generated by a plurality of reference voltage generators and decoupling capacitors temporarily storing/supplying the generated reference voltage. By supplying current, the reference signal may be generated with a capacitor having a small capacity compared to the comparative embodiment in which a peak current is supplied by one reference voltage generator and a decoupling capacitor. In addition, the capacities of the plurality of decoupling capacitors may be different from each other, and the decoupling capacitor connected to the analog-to-digital converter is selected according to the magnitude of the peak current, thereby generating the reference signal with a small area and low power consumption.

본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.Effects that can be obtained in the exemplary embodiments of the present disclosure are not limited to the above-mentioned effects, and other effects not mentioned are common knowledge in the art to which exemplary embodiments of the present disclosure pertain from the following description. It can be clearly derived and understood by those who have That is, unintended effects of carrying out the exemplary embodiments of the present disclosure may also be derived by those of ordinary skill in the art from the exemplary embodiments of the present disclosure.

도 1은 본 개시의 아날로그-디지털 변환 회로에 포함된 복수의 구성들을 개략적으로 도시한 블록도이다.
도 2는 비교 실시예에 따른 아날로그-디지털 변환 회로의 구성을 개략적으로 도시한 블록도이다.
도 3은 비교 실시예에 따라 생성된 비교 전압, 기준 전압 생성기에서 제공하는 전류 및 아날로그-디지털 변환 회로에서 소비하는 피크 전류, 및 기준 전압을 도시한 그래프이다.
도 4는 도 3의 실시예에 따라 생성된 기준 전압이 피크 전류에 의해 변동되는 실시예를 도시한 그래프이다.
도 5는 복수의 기준 전압 생성기가 연결된 본 개시의 아날로그-디지털 변환 회로의 구성을 도시한 블록도이다.
도 6은 일실시예에 따른 기준 전압 생성기를 도시한 회로도이다.
도 7은 본 개시의 아날로그-디지털 변환기의 구성을 도시한 블록도이다.
도 8은 일실시예에 따른 아날로그-디지털 변환기의 DAC 및 비교기를 도시한 회로도이다.
도 9ㄹ는 비교 전압과 입력 신호의 전압 레벨의 비교에 따라 생성된 디지털 신호의 데이터를 도시한 그래프이다.
도 10은 본 개시의 복수의 스위치들에 인가되는 스위칭 신호들 및 아날로그-디지털 변환기에 공급된 비교 전류를 도시한 그래프이다.
도 11은 본 개시의 아날로그-디지털 변환 회로에 의해 생성된 복수의 기준 전압들 및 아날로그-디지털 변환기에 인가되는 기준 전압들을 도시한 그래프이다.
도 12는 도 10 및 도 11에 따라 아날로그-디지털 변환기에 생성된 비교 전압 및 비교 전류를 도시한 그래프이다.
도 13은 본 개시의 실시예 및 비교 실시예에 사용되는 디커플링 커패시터들의 용량에 따른 ADC의 SNDR을 시뮬레이션한 그래프이다.
도 14는 본 개시의 예시적 실시예에 따른 통신 장치를 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 시스템들을 나타내는 블록도이다.
도 16은 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.1 is a block diagram schematically illustrating a plurality of components included in an analog-to-digital conversion circuit of the present disclosure.
2 is a block diagram schematically showing the configuration of an analog-to-digital conversion circuit according to a comparative embodiment.
3 is a graph illustrating a comparison voltage generated according to a comparative example, a current provided by a reference voltage generator, a peak current consumed by an analog-to-digital conversion circuit, and a reference voltage.
4 is a graph illustrating an embodiment in which a reference voltage generated according to the embodiment of FIG. 3 is changed by a peak current.
5 is a block diagram illustrating the configuration of an analog-to-digital conversion circuit of the present disclosure to which a plurality of reference voltage generators are connected.
6 is a circuit diagram illustrating a reference voltage generator according to an exemplary embodiment.
7 is a block diagram illustrating the configuration of an analog-to-digital converter of the present disclosure.
8 is a circuit diagram illustrating a DAC and a comparator of an analog-to-digital converter according to an embodiment.
9D is a graph illustrating data of a digital signal generated according to a comparison between a comparison voltage and a voltage level of an input signal.
10 is a graph illustrating switching signals applied to a plurality of switches of the present disclosure and a comparison current supplied to an analog-to-digital converter.
11 is a graph illustrating a plurality of reference voltages generated by the analog-to-digital conversion circuit of the present disclosure and reference voltages applied to the analog-to-digital converter.
12 is a graph illustrating a comparison voltage and a comparison current generated in the analog-to-digital converter according to FIGS. 10 and 11 .
13 is a graph simulating SNDR of an ADC according to capacitances of decoupling capacitors used in an embodiment and a comparative example of the present disclosure.
14 is a block diagram illustrating a communication device according to an exemplary embodiment of the present disclosure.
15 is a block diagram illustrating systems according to an exemplary embodiment of the present disclosure.
16 is a block diagram illustrating a system-on-chip according to an exemplary embodiment of the present disclosure.

이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다. Hereinafter, embodiments of the present disclosure will be described in detail with reference to the accompanying drawings.

도 1은 본 개시의 아날로그-디지털 변환 회로(10)에 포함된 복수의 구성들을 개략적으로 도시한 블록도이다.1 is a block diagram schematically showing a plurality of components included in the analog-to-digital conversion circuit 10 of the present disclosure.

도 1을 참조하면, 본 개시의 아날로그-디지털 변환 회로(10)는 전자 장치에 포함되어 아날로그 신호를 디지털 신호로 변환할 수 있다. 일 예로, 전자 장치는 통신 장치로서 다른 장치와의 통신을 수행하도록 구현될 수 있다. 예를 들면, 전자 장치는 무선 통신 장치, 셀룰러 전화기, 개인 휴대정보 단말기(PDA), 핸드헬드(handheld) 장치, 무선 모뎀(modem), 무선 전화기, 무선국, 블루투스 장치, 헬스 케어 장치, 웨어러블(wearable) 장치 등에 이용될 수도 있다. 또한, 다른 예로, 전자 장치는 반도체 장치로서 호스트의 요청으로 데이터를 프로그램하거나, 데이터를 리드하도록 구현될 수 있다.Referring to FIG. 1 , the analog-to-digital conversion circuit 10 of the present disclosure may be included in an electronic device to convert an analog signal into a digital signal. As an example, the electronic device may be implemented as a communication device to communicate with another device. For example, the electronic device includes a wireless communication device, a cellular phone, a personal digital assistant (PDA), a handheld device, a wireless modem, a wireless phone, a wireless station, a Bluetooth device, a health care device, and a wearable device. ) can also be used for devices. Also, as another example, the electronic device may be implemented to program data or read data at the request of a host as a semiconductor device.

복수의 기준 전압 생성기들(100a 내지 100n)은 밴드갭 기준 전압(bandgap reference voltage)을 수신할 수 있고, 밴드갭 기준 전압에 기초하여 아날로그-디지털 변환기(200)에서 필요한 기준 전압들을 각각 생성할 수 있다. 복수의 기준 전압 생성기들(100a 내지 100n)에 의해 생성된 기준 전압은 동일한 전압 값을 가질 수 있으나, 복수의 기준 전압 생성기들(100a 내지 100n) 각각에 포함된 디커플링 커패시터들(C_REF1 내지 C_REFn)과 아날로그-디지털 변환기(200)에 포함된 커패시터들이 연결됨에 따라 미세하게 변할 수 있다. 예시적으로, 복수의 스위치들(400) 중 제1 기준 전압 생성기(100a)에 대응되는 스위치가 온(ON)되는 경우 제1 기준 전압 생성기(100a)에 연결된 제1 디커플링 커패시터(C_REF1)와 아날로그-디지털 변환기(200)가 연결될 수 있고, 제1 디커플링 커패시터(C_REF1)로부터 아날로그-디지털 변환기(200)로 공급된 피크 전류에 의해 기준 전압은 감압될 수 있다.The plurality of reference voltage generators 100a to 100n may receive a bandgap reference voltage, and may respectively generate reference voltages required by the analog-to-digital converter 200 based on the bandgap reference voltage. have. The reference voltages generated by the plurality of reference voltage generators 100a to 100n may have the same voltage value, but decoupling capacitors C _REF1 to C _REFn included in each of the plurality of reference voltage generators 100a to 100n. ) and the capacitors included in the analog-to-digital converter 200 may be slightly changed as they are connected. Exemplarily, when a switch corresponding to the first reference voltage generator 100a among the plurality of switches 400 is turned on, the first decoupling capacitor C _REF1 connected to the first reference voltage generator 100a and The analog-to-digital converter 200 may be connected, and the reference voltage may be reduced by a peak current supplied from the first decoupling capacitor C _REF1 to the analog-to-digital converter 200 .

복수의 스위치들(400) 중 적어도 하나가 연결됨으로써 적어도 하나의 기준 전압 생성기(100a 내지 100n 중 적어도 하나)와 아날로그-디지털 변환기(200)가 연결될 수 있고, 연결된 기준 전압 생성기(100a 내지 100n 중 적어도 하나)로부터 제공된 기준 전압에 기초하여 아날로그-디지털 변환기(200)는 아날로그 신호를 디지털 신호로 변환할 수 있다. 일실시예에 따른 아날로그-디지털 변환기(200)는 SAR ADC일 수 있고, 기준 전압에 기초하여 디지털 신호를 생성하는 것은 도 8 내지 도 10에서 상세히 후술하도록 한다.At least one of the plurality of switches 400 is connected, so that at least one reference voltage generator (at least one of 100a to 100n) and the analog-to-digital converter 200 may be connected, and at least one of the connected reference voltage generators 100a to 100n The analog-to-digital converter 200 may convert an analog signal into a digital signal based on the reference voltage provided from one). The analog-to-digital converter 200 according to an embodiment may be a SAR ADC, and generating a digital signal based on a reference voltage will be described later in detail with reference to FIGS. 8 to 10 .

컨트롤러(300)는 적어도 하나의 기준 전압 생성기(100a 내지 100n 중 어느 하나)로부터 아날로그-디지털 변환기(200)로 기준 전압을 제공하기 위해 복수의 스위치들(400)을 제어할 수 있다. 아울러, 복수의 비트들로 구성된 디지털 신호 중 각 비트별로 비교 전압을 생성하기 위해 아날로그-디지털 변환기(200)로 제어 신호를 송신할 수도 있다. 비교 전압은 아날로그 신호의 전압 레벨과 비교함으로써 해당 비트 자리의 로직 레벨을 결정하기 위한 전압일 수 있고, 비교 전압과 아날로그 신호의 전압 레벨 비교 결과에 따라 로직 레벨을 결정하는 실시예는 도 9 및 도 10에서 상세히 후술하도록 한다.The controller 300 may control the plurality of switches 400 to provide a reference voltage from at least one reference voltage generator 100a to any one of 100n to the analog-to-digital converter 200 . In addition, a control signal may be transmitted to the analog-to-digital converter 200 to generate a comparison voltage for each bit among the digital signals composed of a plurality of bits. The comparison voltage may be a voltage for determining the logic level of the corresponding bit digit by comparing it with the voltage level of the analog signal. Examples of determining the logic level according to the comparison voltage and the voltage level comparison result of the analog signal are shown in FIGS. 9 and FIG. 10 will be described later in detail.

도 2는 비교 실시예에 따른 아날로그-디지털 변환 회로의 구성을 개략적으로 도시한 블록도이다.2 is a block diagram schematically showing the configuration of an analog-to-digital conversion circuit according to a comparative embodiment.

도 2를 참조하면, 비교 실시예에 따른 아날로그-디지털 변환 회로는 하나의 기준 전압 생성기(101) 및 커패시터(C_REF)에 의해 기준 전압을 생성할 수 있다. 비교 실시예의 아날로그-디지털 변환기(201)는 SAR ADC일 수 있고, 기준 전압 생성기(101)는 저전력의 기준 전압을 생성하는 LDO(Low Dropout regulator)일 수 있다. 비교 실시예에 따라 아날로그-디지털 변환 회로가 CDAC(capacitive DAC) 스위칭 동작을 수행하는 경우, 기준 전압 생성기(101)는 아날로그-디지털 변환기(201)로 고주파 신호 특성을 갖는 피크 전류를 공급하기 위해 큰 전력을 소모할 수 있으며, 기준 전압 생성기(101)에서 소모되는 전력은 SAR ADC 자체에 의해 소모되는 전력보다 클 수 있다.Referring to FIG. 2 , the analog-to-digital conversion circuit according to the comparative embodiment may generate a reference voltage by one reference voltage generator 101 and a capacitor C _REF . The analog-to-digital converter 201 of the comparative embodiment may be a SAR ADC, and the reference voltage generator 101 may be a low dropout regulator (LDO) for generating a low-power reference voltage. When the analog-to-digital conversion circuit performs a CDAC (capacitive DAC) switching operation according to the comparative embodiment, the reference voltage generator 101 is configured to supply a peak current having a high frequency signal characteristic to the analog-to-digital converter 201 . Power may be consumed, and the power consumed by the reference voltage generator 101 may be greater than the power consumed by the SAR ADC itself.

저전력으로 기준 전압을 생성하는 기준 전압 생성기(101)를 사용하는 경우 피크 전류에 의해 발생하는 전압의 변동을 임계 수준 이하로 낮추기 위해서는 큰 용량의 커패시터가 필요할 수 있다. 이 때, 임계 수준은 디지털 신호의 LSB(Least Significant Bit)의 비교 전압에 대응되는 전압 레벨일 수 있다. 예시적으로, SAR ADC의 경우 12개 비트의 해상도를 확보하기 위해 1nF 정도의 커패시터를 필요로 할 수 있으며, 1nF의 커패시터는 IP 면적 중 높은 비율을 차지할 수 있다.When the reference voltage generator 101 that generates the reference voltage with low power is used, a large-capacity capacitor may be required to lower the voltage fluctuation caused by the peak current to a threshold level or less. In this case, the threshold level may be a voltage level corresponding to a comparison voltage of a least significant bit (LSB) of the digital signal. For example, in the case of the SAR ADC, a capacitor of about 1 nF may be required to secure a resolution of 12 bits, and the capacitor of 1 nF may occupy a high proportion of the IP area.

비교 실시예에 따른 기준 전압 생성기(101)가 저전력으로 기준 전압을 생성하는 LDO인 경우, 기준 전압 생성기(101)는 낮은 속도의 피드백 루프를 가지므로 아날로그-디지털 변환기(200)의 CDAC 스위칭 동작에 필요한 피크 전류를 공급할 수 없고, 커패시터(C_REF)로부터 피크 전류가 아날로그-디지털 변환기(201)에 공급될 수 있다.When the reference voltage generator 101 according to the comparative embodiment is an LDO that generates a reference voltage with low power, the reference voltage generator 101 has a low-speed feedback loop, so that the CDAC switching operation of the analog-to-digital converter 200 is It is not possible to supply the required peak current, and a peak current from the capacitor C _REF may be supplied to the analog-to-digital converter 201 .

도 3은 비교 실시예에 따라 생성된 비교 전압, 기준 전압 생성기에서 제공하는 전류 및 아날로그-디지털 변환 회로에서 소비하는 피크 전류, 및 기준 전압을 도시한 그래프이다.3 is a graph illustrating a comparison voltage generated according to a comparative example, a current provided by a reference voltage generator, a peak current consumed by an analog-to-digital conversion circuit, and a reference voltage.

도 3을 참조하면, 제1 시간 구간(T₁) 내지 제4 시간 구간(T₄)에 걸쳐 아날로그-디지털 변환 회로(10)는 변환 동작을 수행할 수 있다. 제1 시간 구간(T₁) 내지 제4 시간 구간(T₄) 동안 기준 전압 생성기(101)는 ADC에서 필요로 하는 전류(I_CDAC)의 평균값을 갖는 낮은 레벨의 기준 전류(I_REF)를 계속하여 출력할 수 있고, 기준 전류(I_REF)에 의해 커패시터가 충전될 수 있다.Referring to FIG. 3 , the analog-to-digital conversion circuit 10 may perform a conversion operation over a first time period T ₁ to a fourth time period T ₄ . During the first time period T ₁ to the fourth time period T ₄ , the reference voltage generator 101 continues a low level reference current I _REF having an average value of the current I _CDAC required by the ADC. to be output, and the capacitor may be charged by the reference current I _REF .

구체적으로 살펴보면, 아날로그-디지털 변환 회로(10)는 제1 시간 구간(T₁) 동안 아날로그 신호를 샘플링하고, 기준 전압 생성기(101)는 커패시터로 전하를 공급할 수 있다. 아날로그 신호의 샘플링을 완료한 아날로그-디지털 변환 회로는 제2 시간 구간(T₂)동안 변환 동작을 수행할 수 있다. 아날로그-디지털 변환기(201)는 제2 시간 구간(T₂) 중 변환하고자 하는 비트 자리에 대응하여 CDAC 스위칭 동작을 수행할 수 있고, CDAC 스위칭 동작에 대응하여 피크 전류(I_PEAK)를 수신할 수 있다. 피크 전류(I_PEAK)는 CDAC 스위칭 동작에 따라 기준 전압 생성기(101)와 연결된 비교 전압 커패시터의 개수가 변함으로써 생성된 펄스 전류일 수 있다. 즉, 제2 시간 구간(T₂)동안 아날로그-디지털 변환기(201)는 CDAC 스위칭 동작을 수행함으로써 피크 전류(I_PEAK)가 생성되고, CDAC 스위칭 동작에 따라 기준 전압(V_REF)으로부터 생성되는 비교 전압(V_CDAC)이 갱신될 수 있다.Specifically, the analog-to-digital conversion circuit 10 may sample the analog signal during the first time period T ₁ , and the reference voltage generator 101 may supply charge to the capacitor. The analog-to-digital conversion circuit that has completed sampling the analog signal may perform a conversion operation during the second time period T ₂ . The analog-to-digital converter 201 may perform a CDAC switching operation corresponding to the bit digit to be converted during the second time period T ₂ , and may receive a peak current I _PEAK in response to the CDAC switching operation. have. The peak current I _PEAK may be a pulse current generated by changing the number of comparison voltage capacitors connected to the reference voltage generator 101 according to a CDAC switching operation. That is, during the second time period T ₂ , the analog-to-digital converter 201 performs a CDAC switching operation to generate a peak current I _PEAK , and compares generated from the reference voltage V _REF according to the CDAC switching operation. The voltage V _CDAC may be updated.

CDAC 스위칭에 따라 변환 동작을 완료한 비교 실시예에 따른 아날로그-디지털 변환 회로 제3 시간 구간(T₃)동안 CDAC 리셋 동작을 수행함으로써 비교 전압(V_CDAC)을 리셋시킬 수 있다. 비교 전압(V_CDAC)의 리셋은 이후 샘플링된 신호를 디지털 신호로 변환하기 위해 비교 전압(V_CDAC)의 디지털 입력 전압을 초기값으로 되돌리는 동작일 수 있다. CDAC 리셋 이후, 제4 시간 구간(T₄)동안 아날로그-디지털 변환 회로는 이후 아날로그 신호에 대한 샘플링 동작을 수행할 수 있다.The comparison voltage V _CDAC may be reset by performing the CDAC reset operation during the third time period T ₃ of the analog-to-digital conversion circuit according to the comparative embodiment in which the conversion operation is completed according to the CDAC switching. The reset of the comparison voltage V _CDAC may be an operation of returning the digital input voltage of the comparison voltage V _CDAC to an initial value in order to convert the subsequently sampled signal into a digital signal. After CDAC reset, during the fourth time period T ₄ , the analog-to-digital conversion circuit may perform a sampling operation on the analog signal thereafter.

이 때, 생성되는 비교 전압(V_CDAC)은 기준 전압(V_REFP)으로부터 CDAC 스위칭을 통해 생성된 전압일 수 있고, 비교 전압(V_CDAC)과 샘플링된 신호의 전압 레벨 비교에 따라 정확하게 디지털 신호를 생성하기 위해 기준 전압 생성기(101)는 일정한 레벨의 기준 전압(V_REFP)을 생성하는 것이 이상적일 수 있다. 그러나, 피크 전류(I_PEAK)에 의해 커패시터로부터 빠져나간 전하량에 의해 기준 전압은 변동될 수 있고, 이에 따른 기준 전압(V_REFP)의 변동은 도 4에서 후술하도록 한다.At this time, the generated comparison voltage (V _CDAC ) may be a voltage generated through CDAC switching from the reference voltage (V _REFP ), and accurately converts a digital signal according to the voltage level comparison of the comparison voltage (V _CDAC ) and the sampled signal. In order to generate the reference voltage generator 101 , it may be ideal to generate a reference voltage V _REFP of a constant level. However, the reference voltage may be changed by the amount of charge escaped from the capacitor by the peak current I _PEAK , and the variation of the reference voltage V _REFP accordingly will be described later with reference to FIG. 4 .

도 4는 도 3의 실시예에 따라 생성된 기준 전압(V_REFP)이 피크 전류(I_PEAK)에 의해 변동되는 실시예를 도시한 그래프이다.4 is a graph illustrating an embodiment in which the reference voltage V _REFP generated according to the embodiment of FIG. 3 is changed by the peak current I _PEAK .

도 4를 참조하면, 피크 전류(I_PEAK)가 발생할 때마다 피크 전류(I_PEAK)에 의해 커패시터(C_REF)에 저장된 전하량은 낮아질 수 있고, 기준 전압(V_REFP)은 이에 대응하여 감압될 수 있다. 피크 전류(I_PEAK)가 없을 때, 기준 전압 생성기(101)는 CDAC 스위칭 동작에 필요한 비교 전류(I_CDAC)의 평균값을 기준 전류(I_REFP)로 출력할 수 있고, 이에 따라 기준 전압(V_REFP)은 기준 전류(I_REFP)/커패시터(C_REF) 용량의 기울기만큼 상승할 수 있다. 이러한 기준 전압의 감압과 승압의 반복은 아날로그-디지털 변환기(201)의 성능을 저해할 수 있으며, 기준 전압(V_REFP)의 진폭 변동이 임계 전압 레벨 미만으로 유지하기 위해 큰 용량의 커패시터(C_REF)를 사용하여야 한다. 즉, 비교 실시예에 따라 하나의 기준 전압 생성기(101) 및 커패시터(C_REF)로 기준 전압(V_REFP)을 생성하는 경우 큰 용량의 커패시터(C_REF)가 필요하므로, 아날로그-디지털 변환 회로 중 기준 전압(V_REFP)을 생성하기 위한 회로에 많은 면적이 할당되어야 한다.Referring to FIG. 4 , whenever the peak current I _PEAK occurs, the amount of charge stored in the capacitor C _REF may be lowered by the peak current I _PEAK , and the reference voltage V _REFP may be reduced correspondingly. have. When there is no peak current I _PEAK , the reference voltage generator 101 may output the average value of the comparison current I _CDAC required for the CDAC switching operation as the reference current I _REFP , and thus the reference voltage V _REFP ) may increase by the slope of the reference current (I _REFP )/capacitor (C _REF ) capacitance. This repetition of step-down and step-up of the reference voltage may impair the performance of the analog-to-digital converter 201 , and in order to keep the amplitude fluctuation of the reference voltage V _REFP below the threshold voltage level, a large-capacity capacitor C _REF ) should be used. That is, in the case of generating the reference voltage V _REFP with one reference voltage generator 101 and the capacitor C _REF according to the comparative embodiment, a large-capacity capacitor C _REF is required, so among the analog-to-digital conversion circuits A large area must be allocated to the circuit for generating the reference voltage V _REFP .

이에 반해, 본 개시의 아날로그-디지털 변환 회로는 복수의 커패시터들 중 변환 구간에 대응되는 커패시터로부터 전하를 공급받을 수 있고, 비교 실시예에 비해 작은 용량의 커패시터들만을 포함할 수 있어 회로 구성의 공간 효율성을 최적화할 수 있다.In contrast, the analog-to-digital conversion circuit of the present disclosure may receive charge from a capacitor corresponding to the conversion section among a plurality of capacitors, and may include only capacitors having a smaller capacity compared to the comparative embodiment, so that the space of the circuit configuration efficiency can be optimized.

도 5는 복수의 기준 전압 생성기가 연결된 본 개시의 아날로그-디지털 변환 회로(10)의 구성을 도시한 블록도이다.5 is a block diagram showing the configuration of the analog-to-digital conversion circuit 10 of the present disclosure to which a plurality of reference voltage generators are connected.

도 5를 참조하면, 본 개시의 아날로그-디지털 변환 회로(10)는 제1 기준 전압 생성 회로 및 제2 기준 전압 생성 회로를 포함할 수 있고, 각 기준 전압 생성 회로는 한 쌍의 기준 전압 생성기(110a, 110b)와 디커플링 커패시터(C_REF1, C_REF2)를 포함할 수 있다. 각 기준 전압 생성 회로에 연결된 스위치의 활성화 여부에 따라 기준 전압 생성 회로는 기준 전압을 아날로그-디지털 변환기(200)로 공급할 수 있다. 예시적으로, 전체 시간 구간 중 제1 변환 구간에서 제1 스위치(SW1)가 활성화되는 경우, 제1 기준 전압 생성 회로에 의해 생성된 기준 전압을 아날로그-디지털 변환기(200)로 공급할 수 있다.Referring to FIG. 5 , the analog-to-digital conversion circuit 10 of the present disclosure may include a first reference voltage generation circuit and a second reference voltage generation circuit, and each reference voltage generation circuit includes a pair of reference voltage generators ( 110a and 110b) and decoupling capacitors C _REF1 and C _REF2 . The reference voltage generating circuit may supply the reference voltage to the analog-to-digital converter 200 according to whether a switch connected to each reference voltage generating circuit is activated. For example, when the first switch SW1 is activated in the first conversion period of the entire time period, the reference voltage generated by the first reference voltage generating circuit may be supplied to the analog-to-digital converter 200 .

각 기준 전압 생성 회로는 기준 전압 생성기(110a 및 110b) 및 디커플링 커패시터(C_REF1 및 C_REF2)로 구성될 수 있고, 기준 전압 생성기(110a 및 110b)는 예시적으로, 저전력으로 기준 전압을 생성하는 LDO일 수 있다. 기준 전압 생성기(110a 및 110b)의 회로도는 도 6에서 상세히 후술하도록 한다.Each reference voltage generator circuit may be composed of reference voltage generators 110a and 110b and decoupling capacitors C _REF1 and C _REF2 , and the reference voltage generators 110a and 110b are illustratively configured to generate a reference voltage with low power. It may be an LDO. Circuit diagrams of the reference voltage generators 110a and 110b will be described later in detail with reference to FIG. 6 .

아날로그-디지털 변환기(200)는 수신된 입력 아날로그 신호를 디지털 신호로 변환하는 동작을 수행할 수 있고, 변환 동작 전 아날로그 신호를 샘플링하는 동작을 수행할 수 있다. 일실시예에 따른 아날로그-디지털 변환기(200)는 SAR ADC일 수 있고, 기준 전압에 의해 생성된 비교 전압과 샘플링된 신호의 비교 결과에 기초하여 샘플링된 신호에 대한 디지털 신호를 생성할 수 있다. 이 때, SAR ADC는 디지털 신호의 변환하고자 하는 비트마다 비교 전압을 변경하며 샘플링된 신호와 비교 전압을 비교할 수 있다. SAR ADC의 변환 동작은 도 7 내지 도 9에서 후술하도록 한다.The analog-to-digital converter 200 may perform an operation of converting the received input analog signal into a digital signal, and may perform an operation of sampling the analog signal before the conversion operation. The analog-to-digital converter 200 according to an embodiment may be an SAR ADC, and may generate a digital signal for the sampled signal based on a comparison result of the sampled signal with the comparison voltage generated by the reference voltage. In this case, the SAR ADC may change the comparison voltage for each bit of the digital signal to be converted and compare the sampled signal with the comparison voltage. The conversion operation of the SAR ADC will be described later with reference to FIGS. 7 to 9 .

각 기준 전압 생성 회로에 연결된 스위치들 각각은 도 1의 컨트롤러(300)에 의해 제어될 수 있다. 각 스위치는 전체 변환 구간 중 미리 지정된 변환 구간이 전환될 때 온오프 여부가 업데이트될 수 있다. 예시적으로, 제1 변환 구간에서는 제1 스위치(SW₁)가 활성화되고, 제2 스위치(SW₂)가 비활성화되는 반면, 제2 변환 구간에서는 제1 스위치(SW₁)가 비활성화되고, 제2 스위치(SW₂)가 활성화될 수 있다. 전체 변한 구간 중 제1 변환 구간 및 제2 변환 구간으로 구분되는 실시예는 도 10 내지 도 12에서 후술하도록 한다.Each of the switches connected to each reference voltage generating circuit may be controlled by the controller 300 of FIG. 1 . On/off status of each switch may be updated when a predetermined conversion period among the entire conversion period is switched. Exemplarily, in the first conversion section, the first switch (SW ₁ ) is activated, the second switch (SW ₂ ) is deactivated, whereas in the second conversion section, the first switch (SW ₁ ) is deactivated, and the second The switch SW ₂ may be activated. An embodiment in which the first transformation period and the second transformation period are divided among the entire transformed period will be described later with reference to FIGS. 10 to 12 .

도 6은 일실시예에 따른 기준 전압 생성기 (110)를 도시한 회로도이다.6 is a circuit diagram illustrating a reference voltage generator 110 according to an embodiment.

도 6을 참조하면, 일실시예에 따른 기준 전압 생성기(110)는 외부로부터 밴드갭 기준 전압(V_BGR)을 수신할 수 있고, 밴드갭 기준 전압(V_BGR)과 피드백된 기준 전압(V_REF)의 비교 결과에 따라 전원 전압으로부터 기준 전류를 생성할 수 있다. 기준 전압 생성기(110)는 안정적으로 일정 전압을 생성하는 레귤레이터일 수 있고, 저전력으로 기준 전압(V_REF)을 생성하는 LDO일 수 있다.Referring to FIG. 6 , the reference voltage generator 110 according to an embodiment may receive the bandgap reference voltage V _BGR from the outside, and the bandgap reference voltage V _BGR and the fed back reference voltage V _REF ), a reference current can be generated from the power supply voltage according to the comparison result. The reference voltage generator 110 may be a regulator that stably generates a constant voltage, or an LDO that generates the reference voltage V _REF with low power.

밴드갭 기준 전압(V_BGR)은 아날로그-디지털 변환 회로(10)의 외부에서 생성된 미리 지정된 전압 레벨의 DC 전압일 수 있다. 기준 전압 생성기(110)에 포함된 에러 증폭기는 밴드갭 기준 전압(V_BGR)과 피드백 전압을 비교할 수 있다. 피드백 전압은 에러 증폭기의 일단에 연결된 저항들에 따라 결정될 수 있다. 비교 결과, 피드백 전압이 밴드갭 기준 전압(V_BGR)에 비해 낮을 경우 트랜지스터를 활성화시킬 수 있고, 활성화된 트랜지스터의 일단에 연결된 전원 전압으로부터 기준 전류(I_REFP)를 출력시킬 수 있다. 기준 전압 생성기(110)는 기준 전류(I_REFP)에 따라 기준 전압(V_REF)을 생성하여 출력할 수 있다.The bandgap reference voltage V _BGR may be a DC voltage of a predetermined voltage level generated outside the analog-to-digital conversion circuit 10 . The error amplifier included in the reference voltage generator 110 may compare the bandgap reference voltage V _BGR and the feedback voltage. The feedback voltage may be determined according to resistors connected to one end of the error amplifier. As a result of comparison, when the feedback voltage is lower than the bandgap reference voltage V _BGR , the transistor may be activated, and the reference current I _REFP may be output from the power supply voltage connected to one end of the activated transistor. The reference voltage generator 110 may generate and output the reference voltage V _REF according to the reference current I _REFP .

도 6의 일실시예는 저전력으로 기준 전압(V_REF)을 생성하는 LDO를 도시한 회로도이나, 본 개시의 실시예는 이에 국한되지 않고, 도 5의 디커플링 커패시터(C_REF1, C_REF2)에 의해 피크 전류(I_PEAK)를 아날로그-디지털 변환기(200)에 공급하며, 버퍼 등에 의해 기준 전압(V_REF)을 생성할 수 있는 모든 실시예들을 포함할 수 있다.6 is a circuit diagram illustrating an LDO generating a reference voltage V _REF with low power, but the embodiment of the present disclosure is not limited thereto, and the decoupling capacitors C _REF1 and C _REF2 of FIG. The peak current I _PEAK is supplied to the analog-to-digital converter 200 , and all embodiments capable of generating the reference voltage V _REF by a buffer or the like may be included.

도 7은 본 개시의 아날로그-디지털 변환기(200)의 구성을 도시한 블록도이다.7 is a block diagram illustrating the configuration of the analog-to-digital converter 200 of the present disclosure.

도 7을 참조하면, 본 개시의 아날로그-디지털 변환기(200)는 제어 회로(210), 샘플/홀드 회로(220), 디지털-아날로그 변환기(230), 및 비교기 (240)를 포함할 수 있다. 이하에서 디지털-아날로그 변환기는 DAC(230)로 지칭하도록 한다. 아날로그-디지털 변환기(200)는 외부로부터 클록 신호(CLK)를 수신할 수 있고, 클록 신호(CLK)에 동기하여 아날로그 신호에 대한 변환 동작을 수행할 수 있다.Referring to FIG. 7 , the analog-to-digital converter 200 of the present disclosure may include a control circuit 210 , a sample/hold circuit 220 , a digital-to-analog converter 230 , and a comparator 240 . Hereinafter, the digital-to-analog converter will be referred to as the DAC 230 . The analog-to-digital converter 200 may receive the clock signal CLK from the outside and perform a conversion operation on the analog signal in synchronization with the clock signal CLK.

샘플/홀드 회로(220)는 클록 신호(CLK) 및 아날로그 신호인 입력 신호(V_in)를 수신하여 샘플링 동작을 수행할 수 있다. 샘플/홀드 회로(220)는 입력 신호(V_in)로부터 클락 신호(CLK)에 기초하여 샘플링된 신호를 생성하여 DAC(230)로 출력할 수 있다. 제어 회로(210)는 DAC(230)에 제어 신호(CS)를 공급할 수 있고, DAC(230)는 제어 신호(CS)에 응답하여 비교 전압(V_CDAC)를 생성할 수 있다.The sample/hold circuit 220 may receive the clock signal CLK and the input signal V _in , which is an analog signal, to perform a sampling operation. The sample/hold circuit 220 may generate a sampled signal from the input signal V _in based on the clock signal CLK and output it to the DAC 230 . The control circuit 210 may supply a control signal CS to the DAC 230 , and the DAC 230 may generate a comparison voltage V _CDAC in response to the control signal CS.

도 7 및 도 8을 참조하면, DAC(230)는 기준 전압 생성기(110)로부터 수신한 기준 전압(V_REF) 및 공통 전압(V_CM)에 기초하여 복수의 비트들로 구성된 디지털 신호 중 생성하고자 하는 비트마다 비교 전압(V_CDAC)을 생성할 수 있다. 비교 전압(V_CDAC)은 샘플/홀드 회로(220)로부터 수신된 샘플링된 신호의 전압 레벨로부터 기준 전압(V_REF)의 전압 레벨 또는 공통 전압(V_CM)의 전압 레벨을 더하거나 가감한 전압 레벨을 가질 수 있다. DAC(230)가 비트별로 비교 전압(V_CDAC)을 생성하는 실시예는 도 8 및 도 9를 통해 후술하도록 한다.7 and 8 , the DAC 230 generates a digital signal composed of a plurality of bits based on the reference voltage V _REF and the common voltage V _CM received from the reference voltage generator 110 . A comparison voltage (V _CDAC ) may be generated for each bit. The comparison voltage V _CDAC is a voltage level obtained by adding or subtracting the voltage level of the reference voltage V _REF or the voltage level of the common voltage V _CM from the voltage level of the sampled signal received from the sample/hold circuit 220 . can have An embodiment in which the DAC 230 generates the comparison voltage V _CDAC for each bit will be described later with reference to FIGS. 8 and 9 .

비교기(240)는 DAC(230)에서 생성된 비교 전압(V_CDAC)과 공통 전압(V_CM)을 비교함으로써 비교 결과 전압(V_COMP)을 생성할 수 있다. 예시적으로, DAC(230)는 MSB의 로직 레벨을 결정하기 위한 비교 전압(V_CDAC)을 생성할 수 있고, 비교기(240)는 공통 전압(V_CM)과 비교 전압(V_CDAC)을 비교할 수 있다. 비교 결과, 비교 전압(V_CDAC)이 공통 전압(V_CM) 이상인 경우 비교기(240)는 로직 하이 레벨의 비교 결과 전압(V_COMP)을 출력할 수 있고, 비교 전압(V_CDAC)이 공통 전압(V_CM)보다 작은 경우 로직 로우 레벨의 비교 결과 전압(V_COMP)을 출력할 수 있다. The comparator 240 may generate a comparison result voltage V _COMP by comparing the comparison voltage V _CDAC generated by the DAC 230 with the common voltage V _CM . Illustratively, the DAC 230 may generate a comparison voltage (V _CDAC ) for determining the logic level of the MSB, and the comparator 240 may compare the common voltage (V _CM ) and the comparison voltage (V _CDAC ). have. As a result of the comparison, when the comparison voltage V _CDAC is equal to or greater than the common voltage V _CM , the comparator 240 may output the comparison result voltage V _COMP of a logic high level, and the comparison voltage V _CDAC is the common voltage ( V CM ). When it is smaller than V _CM ), a logic low level comparison result voltage V _COMP may be output.

비교기(240)는 각 비트마다 결정된 로직 레벨의 데이터를 제어 회로(210)에 제공할 수 있고, 제어 회로(210)는 수신된 로직 레벨에 따라 다음 비트의 비교 전압(V_CDAC)을 생성하기 위한 제어 신호(CS)를 생성할 수 있다. 예시적으로, MSB에 대응하여 로직 하이 레벨의 데이터가 출력된 경우 제어 회로(210)는 MSB에 대응된 비교 전압보다 더 작은 전압을 다음 비트에 대응된 비교 전압으로 결정할 수 있고, MSB에 대응하여 로직 로우 레벨의 데이터가 출력된 경우 제어 회로(210)는 MSB에 대응된 비교 전압보다 더 큰 전압을 다음 비트에 대응된 비교 전압으로 결정할 수 있다. 즉, 상위 비트의 로직 레벨에 따라 하위 비트에 대응되는 비교 전압(V_CDAC)의 전압 레벨이 상이할 수 있다.The comparator 240 may provide data of a logic level determined for each bit to the control circuit 210 , and the control circuit 210 is configured to generate a comparison voltage V _CDAC of the next bit according to the received logic level. A control signal CS may be generated. For example, when data of a logic high level is output in response to the MSB, the control circuit 210 may determine a voltage smaller than the comparison voltage corresponding to the MSB as the comparison voltage corresponding to the next bit, and corresponding to the MSB When data of a logic low level is output, the control circuit 210 may determine a voltage greater than the comparison voltage corresponding to the MSB as the comparison voltage corresponding to the next bit. That is, the voltage level of the comparison voltage V _CDAC corresponding to the lower bit may be different according to the logic level of the upper bit.

비교기(240)는 MSB부터 LSB까지 각 비트에 대응되는 비교 결과 전압(V_COMP)을 제어 회로(210)로 제공하고, 제어 회로(210)는 각 비트에 대응되는 비교 결과 전압(V_COMP)의 로직 레벨들에 기초하여 디지털 출력 신호(D_OUT)를 생성할 수 있다. 제어 회로(210)가 생성한 디지털 출력 신호(D_OUT)는 예시적으로 일련의 비트들로 구성된 데이터 정보일 수 있다.The comparator 240 provides a comparison result voltage V _COMP corresponding to each bit from MSB to LSB to the control circuit 210 , and the control circuit 210 provides a comparison result voltage V _COMP corresponding to each bit. The digital output signal D _OUT may be generated based on the logic levels. The digital output signal D _OUT generated by the control circuit 210 may be, for example, data information composed of a series of bits.

도 8은 일실시예에 따른 아날로그-디지털 변환기(200)의 DAC(230) 및 비교기(240)를 도시한 회로도이고, 도 9는 비교 전압과 입력 신호(V_in)의 전압 레벨의 비교에 따라 생성된 디지털 신호의 데이터를 도시한 그래프이다.8 is a circuit diagram illustrating the DAC 230 and the comparator 240 of the analog-to-digital converter 200 according to an embodiment, and FIG. 9 is a comparison voltage and a voltage level of the input signal (V _in ). It is a graph showing the data of the generated digital signal.

도 8은 싱글 엔디드(single ended) 방식으로 입력 신호(V_in)를 수신하여 아날로그-디지털 변환 동작을 수행하는 DAC(230)과 비교기(240)의 실시예이다. 본 개시의 DAC(230)는 도 8 및에 따른 실시예에만 국한된 것이 아니라, 스위치 어레이의 제어에 따라 복수의 비교 전압(V_CDAC)들을 생성할 수 있고, 복수의 비교 전압(V_CDAC)들 중 어느 하나와 공통 전압(V_CM)를 비교할 수 있는 모든 실시예들을 포함할 수 있다. 예시적으로, DAC(230)는 디퍼런셜 방식으로 입력 신호(V_in)를 수신하여 아날로그-디지털 변환 동작을 수행할 수도 있다. 이하 도 8 및 도 9에서는 아날로그 신호로부터 3비트로 구성된 디지털 신호를 생성하는 실시예에 대해 설명하도록 한다.8 is an embodiment of the DAC 230 and the comparator 240 that receive the input signal V _{in in} a single-ended manner and perform an analog-to-digital conversion operation. The DAC 230 of the present disclosure is not limited to the embodiment according to FIGS. 8 and , and may generate a plurality of comparison voltages V _CDAC under the control of the switch array, and among the plurality of comparison voltages V _CDAC . It may include all embodiments in which any one and the common voltage (V _CM ) can be compared. For example, the DAC 230 may receive the input signal V _{in in} a differential manner and perform an analog-to-digital conversion operation. Hereinafter, an embodiment of generating a digital signal composed of 3 bits from an analog signal will be described with reference to FIGS. 8 and 9 .

도 8을 참조하면, 일실시예에 따른 DAC(230)는 4개의 비교 전압 커패시터들(C1 내지 C4)로 구성된 커패시터 어레이, 및 3개의 비교 전압 스위치들(N1 내지 N3)로 구성된 스위치 어레이를 포함할 수 있다. 커패시터 어레이의 비교 전압 커패시터들 중 일부(C1 내지 C3)는 스위치 어레이의 스위치들(N1 내지 N3) 각각에 연결되어 있을 수 있고, 비교 전압 커패시터들 중 어느 하나는 접지에 연결될 수 있다. 예시적으로, 제1 비교 전압 커패시터(C1) 내지 제3 비교 전압 커패시터(C3) 각각은 제1 비교 전압 스위치(N1) 내지 제3 비교 전압 스위치(N3)에 연결될 수 있다.Referring to FIG. 8 , the DAC 230 according to an embodiment includes a capacitor array composed of four comparison voltage capacitors C1 to C4 and a switch array composed of three comparison voltage switches N1 to N3 . can do. Some of the comparison voltage capacitors C1 to C3 of the capacitor array may be connected to each of the switches N1 to N3 of the switch array, and any one of the comparison voltage capacitors may be connected to the ground. For example, each of the first comparison voltage capacitor C1 to the third comparison voltage capacitor C3 may be connected to the first comparison voltage switch N1 to the third comparison voltage switch N3 .

커패시터 어레이의 비교 전압 커패시터들 중 제1 비교 전압 커패시터(C1) 내지 제3 비교 전압 커패시터(C3) 각각은 제1 비트 내지 제3 비트에 대응되는 데이터를 생성하기 위한 커패시터일 수 있고, 제4 비교 전압 커패시터(C4)는 더미 커패시터일 수 있다. 이 때, 제1 비트는 데이터 신호를 구성하는 3개의 비트들 중 MSB일 수 있고, 제3 비트는 LSB일 수 있다.Each of the first comparison voltage capacitor C1 to the third comparison voltage capacitor C3 among the comparison voltage capacitors of the capacitor array may be a capacitor for generating data corresponding to the first bit to the third bit, and the fourth comparison voltage capacitor C1 to the third comparison voltage capacitor C3 The voltage capacitor C4 may be a dummy capacitor. In this case, the first bit may be an MSB among three bits constituting the data signal, and the third bit may be an LSB.

DAC(230)가 제1 비트를 생성하기 위한 변환 동작을 수행하는 경우 제1 비교 전압 커패시터(C1)에 연결된 제1 비교 전압 스위치(N1)를 스위칭할 수 있고, 제2 비트를 생성하기 위한 변환 동작을 수행하는 경우 제2 비교 전압 커패시터(C2)에 연결된 제2 비교 전압 스위치(N2)를 스위칭할 수 있다. 마찬가지로, DAC(230)는 제3 비트를 생성하기 위한 변환 동작을 수행하는 경우 제3 비교 전압 커패시터(C3)에 연결된 제3 비교 전압 스위치(N3)를 스위칭할 수 있다.When the DAC 230 performs a conversion operation for generating the first bit, the first comparison voltage switch N1 connected to the first comparison voltage capacitor C1 may be switched, and conversion for generating the second bit When performing the operation, the second comparison voltage switch N2 connected to the second comparison voltage capacitor C2 may be switched. Similarly, the DAC 230 may switch the third comparison voltage switch N3 connected to the third comparison voltage capacitor C3 when performing a conversion operation for generating the third bit.

MSB의 데이터를 생성하기 위한 제1 비교 전압 커패시터(C1)의 용량은 MSB의 하위 비트 데이터를 생성하기 위한 제2 비교 전압 커패시터(C2)의 용량의 2배일 수 있고, 제2 비교 전압 커패시터(C2)의 용량은 LSB의 데이터를 생성하기 위한 제3 비교 전압 커패시터(C3)의 용량의 2배일 수 있다. 이 때, 제3 비교 전압 커패시터(C3)의 용량과 더미 커패시터인 제4 비교 전압 커패시터(C4)의 용량은 같을 수 있다.The capacity of the first comparison voltage capacitor C1 for generating the data of the MSB may be twice the capacity of the second comparison voltage capacitor C2 for generating the low-order bit data of the MSB, and the second comparison voltage capacitor C2 ) may be twice the capacity of the third comparison voltage capacitor C3 for generating LSB data. In this case, the capacitance of the third comparison voltage capacitor C3 may be the same as the capacitance of the fourth comparison voltage capacitor C4 which is the dummy capacitor.

DAC(230)는 CDAC 스위칭 동작으로 변환하고자 하는 비트에 대응되는 비교 전압(V_CDAC)을 생성할 수 있다. MSB의 데이터를 생성하기 전, 제1 비교 전압 스위치(N1) 내지 제3 비교 전압 스위치(N3)는 모두 공통 전압(V_CM) 노드에 연결되어 있을 수 있고, 비교 전압(V_CDAC)은 입력 전압(V_in)과 같은 값을 가질 수 있다. 이 때, 제1 비교 전압 커패시터(C1) 내지 제4 비교 전압 커패시터(C4)에 저장된 전하량은 다음 수학식 1과 같을 수 있다.The DAC 230 may generate a comparison voltage V _CDAC corresponding to a bit to be converted into a CDAC switching operation. Before generating the data of the MSB, the first comparison voltage switch N1 to the third comparison voltage switch N3 may be all connected to the common voltage (V _CM ) node, and the comparison voltage (V _CDAC ) is the input voltage It can have the same value as (V _in ). At this time, the amount of charge stored in the first comparison voltage capacitor C1 to the fourth comparison voltage capacitor C4 may be as shown in Equation 1 below.

[수학식 1][Equation 1]

Q=(C₁+C₂+C₃+C₄)*(V_in-V_CM)Q=(C ₁ +C ₂ +C ₃ +C ₄ )*(V _in -V _CM )

여기에서, V_CM은 V_REF/2인 경우, 비교기는 입력 전압(V_in) 레벨과 공통 전압(V_CM) 레벨을 비교함으로써 MSB 데이터를 생성할 수 있다. 비교기의 - 단자는 공통 전압(V_CM)을 수신할 수 있고, + 단자는 DAC의 출력 노드와 연결되어 있어 비교 전압(V_DAC)과 공통 전압(V_CM) 차이의 전압 레벨 부호에 따라 출력되는 출력 신호(V_COMP)의 로직 레벨이 결정될 수 있다. 출력 신호(V_COMP)의 로직 레벨이 로직 하이 레벨인 경우, MSB 데이터는 '1'일 수 있고, 출력 신호(V_COMP)의 로직 레벨이 로직 로우인 경우, MSB 데이터는 '0'일 수 있다.Here, when V _CM is V _REF /2, the comparator may generate MSB data by comparing the input voltage (V _in ) level and the common voltage (V _CM ) level. The - terminal of the comparator can receive the common voltage (V _CM ), and the + terminal is connected to the output node of the DAC so that it is output according to the voltage level sign of the difference between the comparison voltage (V _DAC ) and the common voltage (V _CM ). A logic level of the output signal V _COMP may be determined. When the logic level of the output signal V _COMP is a logic high level, the MSB data may be '1', and when the logic level of the output signal V _COMP is a logic low level, the MSB data may be '0' .

일실시예에 따른 DAC(230)는 상위 비트의 로직 레벨에 따라 하위 비트에 대응되는 스위칭 동작이 상이할 수 있다. 예시적으로, MSB의 로직 레벨에 따라 DAC(230)는 스위치 어레이의 스위칭 동작을 달리할 수 있다. MSB의 로직 레벨이 로직 로우 레벨인 경우 제1 비교 전압 스위치(N1)는 기준 전압(V_REF)이 인가되는 노드로 스위칭될 수 있고, 로직 하이 레벨인 경우 제1 비교 전압 스위치(N1)는 접지 노드로 스위칭될 수 있다.The DAC 230 according to an embodiment may have a different switching operation corresponding to the lower bit according to the logic level of the higher bit. For example, the DAC 230 may change the switching operation of the switch array according to the logic level of the MSB. When the logic level of the MSB is the logic low level, the first comparison voltage switch N1 may be switched to a node to which the reference voltage V _REF is applied, and when the logic high level is the logic high level, the first comparison voltage switch N1 is grounded It can be switched to a node.

따라서, 입력 전압(V_in-)이 공통 전압(V_CM)보다 낮은 값을 갖는 경우, 비교 결과 전압(V_COMP)은 로우 레벨의 데이터를 갖게 되고, 도 8의 제어 회로(210)는 제1 비교 전압 스위치(N1)를 기준 전압(V_REF)이 입력되는 노드에 연결시키고, 제2 비교 전압 스위치(N2) 내지 제3 비교 전압 스위치(N3)를 공통 전압(V_CM)이 인가되는 노드에 연결을 유지시키는 제어 신호(CS)를 DAC(230)로 인가할 수 있다. 이 때, 각 비교 전압 커패시터(C1 내지 C4)에 저장된 전하량은 전하량 보존 법칙을 만족하기 위해 다음 수학식 2와 같은 관계를 가질 수 있다.Accordingly, when the input voltage V _in- has a lower value than the common voltage V _CM , the comparison result voltage V _COMP has low-level data, and the control circuit 210 of FIG. 8 performs the first The comparison voltage switch N1 is connected to a node to which the reference voltage V _REF is input, and the second comparison voltage switch N2 to the third comparison voltage switch N3 is connected to the node to which the common voltage V _CM is applied. A control signal CS for maintaining the connection may be applied to the DAC 230 . At this time, the amount of charge stored in each of the comparison voltage capacitors C1 to C4 may have a relationship as shown in Equation 2 below in order to satisfy the charge amount conservation law.

[수학식 2][Equation 2]

(C₁+C₂+C₃+C₄)*(V_in-V_CM) = C₁*(V_CDAC-V_REF)+(C₂+C₃+C₄)*(V_CDAC-V_CM)(C ₁ +C ₂ +C ₃ +C ₄ )*(V _in -V _CM ) = C ₁ *(V _CDAC -V _REF )+(C ₂ +C ₃ +C ₄ )*(V _CDAC -V _CM )

여기서 C₁의 용량은 4C, C₂의 용량은 2C, C₃ 및 C₄의 용량이 C인 경우, 수학식 2를 만족하는 비교 전압(V_CDAC)은 다음 수학식 3과 같을 수 있다.Here, when the capacitance of C ₁ is 4C, the capacitance of C ₂ is 2C, and the capacitances of C ₃ and C ₄ are C, the comparison voltage V _CDAC satisfying Equation 2 may be expressed as Equation 3 below.

[수학식 3][Equation 3]

V_CDAC=V_in+1/4*V_REF V _CDAC =V _in +1/4*V _REF

비교기는 MSB의 다음 비트 데이터를 생성하기 위해 공통 전압 (V_CM)과 비교 전압(V_DAC)의 전압 레벨을 비교함으로써 비교 결과 전압(V_COMP)의 로직 레벨을 결정할 수 있다.The comparator may determine the logic level of the comparison result voltage (V _COMP ) by comparing the voltage levels of the common voltage (V _CM ) and the comparison voltage (V _DAC ) to generate the next bit data of the MSB.

수학식 3 및 기준 전압(V_REF)과 공통 전압(V_CM)의 관계를 참조하면, 비교 전압(V_DAC)의 전압 레벨이 1/2*V_REF 이상 경우 비교기는 로직 하이 레벨의 비교 결과 전압을 출력할 수 있고, 비교 전압(V_DAC)의 전압 레벨이 1/2*V_REF 보다 작은 경우 비교기는 로직 로우 레벨의 비교 결과 전압을 출력할 수 있다.Referring to Equation 3 and the relationship between the reference voltage (V _REF ) and the common voltage (V _CM ), when the voltage level of the comparison voltage (V _DAC ) is 1/2*V _REF or higher, the comparator is a logic high level comparison result voltage may be output, and when the voltage level of the comparison voltage V _DAC is less than 1/2*V _REF , the comparator may output a comparison result voltage having a logic low level.

MSB의 다음 비트 데이터가 로직 로우 레벨인 경우 제2 비교 전압 스위치(N2)는 기준 전압(V_REF)이 인가되는 노드로 스위칭될 수 있고, 이 때, 전하량 보존 법칙을 만족하기 위한 비교 전압(V_CDAC)의 전압 레벨은 다음 수학식 4와 같을 수 있다.When the next bit data of the MSB is at a logic low level, the second comparison voltage switch N2 may be switched to a node to which the reference voltage V _REF is applied, and at this time, the comparison voltage V for satisfying the charge quantity conservation law The voltage level of _CDAC ) may be expressed by Equation 4 below.

[수학식 4][Equation 4]

V_CDAC=V_in+1/4*V_REF+1/8*V_REF V _CDAC =V _in +1/4*V _REF +1/8*V _REF

이에 반해, MSB의 다음 비트 데이터가 로직 하이 레벨인 경우 제2 비교 전압 스위치(N2)는 접지 노드로 스위칭될 수 있고, 이 때, 전하량 보존 법칙을 만족하기 위한 비교 전압(V_CDAC)의 전압 레벨은 다음 수학식 5와 같을 수 있다.On the other hand, when the next bit data of the MSB is at a logic high level, the second comparison voltage switch N2 may be switched to the ground node, and at this time, the voltage level of the comparison voltage V _CDAC to satisfy the charge quantity conservation law may be as in Equation 5 below.

[수학식 5][Equation 5]

V_CDAC=V_in+1/4*V_REF-1/8*V_REF V _CDAC =V _in +1/4*V _REF -1/8*V _REF

도 9를 참조하면, DAC(230)는 하나의 샘플링된 신호에 대한 변환 동작을 수행하는 동안 CDAC 스위칭을 통해 MSB부터 LSB까지의 비교 전압(V_CDAC)을 갱신할 수 있고, 비교 전압(V_CDAC)과 공통 전압(V_CM)의 비교 결과에 따라 디지털 신호의 데이터를 결정할 수 있다.Referring to FIG. 9 , the DAC 230 may update the comparison voltage V _CDAC from the MSB to the LSB through CDAC switching while performing a conversion operation on one sampled signal, and the comparison voltage V _CDAC ) and the common voltage (V _CM ) can be compared to determine the data of the digital signal.

DAC(230)가 MSB로부터 LSB로 변환 동작을 진행할수록 더 작은 전압 차이를 갖는 비교 전압(V_CDAC)이 생성될 수 있다. 예시적으로, 제1 비트에 대한 변환 동작을 수행할 때의 비교 전압으로부터 0.25V_REF만큼 차이가 나는 비교 전압으로 제2 비트에 대한 변환 동작을 수행할 수 있고, 제2 비트에 대한 변환 동작을 수행할 때의 비교 전압으로부터 0.125V_REF만큼 차이가 나는 비교 전압을 제3 비트에 대한 변환 동작을 수행할 때 생성할 수 있다. 즉, 하위 비트에 대한 변환 동작을 수행할수록 정확한 비교 동작을 수행하기 위해서는 정교한 전압 이동이 필요할 수 있다.As the DAC 230 performs a conversion operation from the MSB to the LSB, a comparison voltage V _CDAC having a smaller voltage difference may be generated. Illustratively, the conversion operation on the second bit may be performed with a comparison voltage that is different by 0.25V _REF from the comparison voltage when the conversion operation is performed on the first bit, and the conversion operation on the second bit is performed. A comparison voltage that is different by 0.125V _REF from the comparison voltage at the time of performing may be generated when the conversion operation on the third bit is performed. That is, as the conversion operation on the lower bit is performed, a sophisticated voltage shift may be required in order to perform an accurate comparison operation.

도 10은 본 개시의 복수의 스위치들에 인가되는 스위칭 신호들 및 아날로그-디지털 변환기에 공급된 비교 전류를 도시한 그래프이다.10 is a graph illustrating switching signals applied to a plurality of switches of the present disclosure and a comparison current supplied to an analog-to-digital converter.

도 5 및 도 10을 참조하면, 제1 기준 전압 생성 회로와 아날로그-디지털 변환기(200)를 연결시키는 제1 스위치(SW1)와 제2 기준 전압 생성 회로와 아날로그-디지털 변환기(200)를 연결시키는 제2 스위치(SW2)는 서로 다른 변환 구간에서 활성화될 수 있다. 예시적으로, 전체 변환 구간 중 제1 변환 구간에서는 제1 스위치(SW1)가 활성화되면서 제2 스위치(SW2)가 비활성화되고, 제2 변환 구간에서는 제1 스위치(SW1)가 비활성화되면서 제2 스위치(SW2)가 활성화될 수 있다.5 and 10, the first switch SW1 for connecting the first reference voltage generating circuit and the analog-to-digital converter 200, and the second reference voltage generating circuit for connecting the analog-to-digital converter 200 The second switch SW2 may be activated in different conversion sections. Exemplarily, in the first conversion section of the entire conversion section, the first switch SW1 is activated while the second switch SW2 is deactivated, and in the second conversion section, the first switch SW1 is deactivated and the second switch ( SW2) can be activated.

제1 스위치(SW1)가 활성화되는 제1 변환 구간은 CDAC 스위칭 동작을 수행할 때마다 비교 전압에서 큰 전압 이동이 필요한 시간 구간일 수 있고, 제2 스위치(SW2)가 활성화되는 제2 변환 구간은 제1 변환 구간에 비해 CDAC 스위칭 동작을 수행할 때마다 비교 전압에서 작은 전압 이동이 필요한 시간 구간일 수 있다. 즉, 제1 변환 구간은 제1 기준 전압 생성 회로의 제1 디커플링 커패시터(C_REF1)로부터 큰 피크 전류가 아날로그-디지털 변환기(200)로 제공됨으로 인해 기준 전압(V_REF)의 변동 폭이 큰 시간 구간일 수 있다. 반면, 제2 변환 구간은 제2 기준 전압 생성 회로의 제2 디커플링 커패시터(C_REF2)로부터 작은 피크 전류가 아날로그-디지털 변환기(200)로 제공됨으로 인해 기준 전압(V_REF)의 변동 폭이 작은 시간 구간일 수 있다. 예시적으로, 도 10의 제6 시간 구간(T6)이 제1 변환 구간일 수 있고, 제7 시간 구간(T7)이 제2 변환 구간일 수 있다.The first conversion period in which the first switch SW1 is activated may be a time period in which a large voltage shift is required in the comparison voltage whenever a CDAC switching operation is performed, and the second conversion period in which the second switch SW2 is activated is Compared to the first conversion period, it may be a time period in which a small voltage shift is required in the comparison voltage whenever the CDAC switching operation is performed. That is, in the first conversion period, a large peak current is provided to the analog-to-digital converter 200 from the first decoupling capacitor C _REF1 of the first reference voltage generating circuit, so that the variation width of the reference voltage V _REF is large. It can be a section. On the other hand, in the second conversion period, a small peak current from the second decoupling capacitor C _REF2 of the second reference voltage generating circuit is provided to the analog-to-digital converter 200, so that the variation width of the reference voltage V _REF is small. It can be a section. For example, the sixth time period T6 of FIG. 10 may be the first transformation period, and the seventh time period T7 may be the second transformation period.

아울러, 아날로그-디지털 변환 회로(10)는 DAC(230)를 리셋시키는 동작을 수행하는 제8 시간 구간(T8)동안 기준 전압 생성 회로로부터 큰 피크 전류가 출력되어야 하므로, 제1 스위치(SW1)가 활성화됨으로써 제1 기준 전압 생성 회로와 아날로그-디지털 변환기(200)가 연결될 수 있다. 반면, 샘플링 동작을 수행하는 제5 시간 구간(T5) 및 제9 시간 구간(T9) 동안은 큰 피크 전류가 출력되지 않아도 되므로, 제2 스위치(SW2)가 활성화될 수 있다.In addition, since the analog-to-digital conversion circuit 10 needs to output a large peak current from the reference voltage generating circuit during the eighth time period T8 during which the operation of resetting the DAC 230 is performed, the first switch SW1 is By being activated, the first reference voltage generating circuit and the analog-to-digital converter 200 may be connected. On the other hand, since a large peak current does not need to be output during the fifth time period T5 and the ninth time period T9 during which the sampling operation is performed, the second switch SW2 may be activated.

도 11은 본 개시의 아날로그-디지털 변환 회로(10)에 의해 생성된 복수의 기준 전압(V_REF)들 및 아날로그-디지털 변환기(200)에 인가되는 기준 전압(V_REF)들을 도시한 그래프이다.11 is a graph illustrating a plurality of reference voltages (V _REF ) generated by the analog-to-digital conversion circuit 10 of the present disclosure and the reference voltages (V _REF ) applied to the analog-to-digital converter 200 .

도 10 및 도 11을 참조하면, 제6 시간 구간(T6) 동안은 제1 기준 전압 생성 회로로부터 생성된 제1 기준 전압(V_REF1)이 아날로그-디지털 변환기(200)에 인가될 수 있고, 제7 시간 구간(T7) 동안은 제2 기준 전압 생성 회로로부터 생성된 제2 기준 전압(V_REF2)이 아날로그-디지털 변환기(200)에 인가될 수 있다.10 and 11 , during the sixth time period T6 , the first reference voltage V _REF1 generated from the first reference voltage generating circuit may be applied to the analog-to-digital converter 200 , During the 7 time period T7 , the second reference voltage V _REF2 generated by the second reference voltage generating circuit may be applied to the analog-to-digital converter 200 .

이상적인 기준 전압(V_REF)은 DC 전압일 수 있으나, 도 11에서 도시된 기준 전압(V_REF)의 변동 폭은 설명을 위해 전압 스케일 방향으로 확대되어 도시된 실시예일 수 있다. 피크 전류에 의해 기준 전압(V_REF)의 변동 폭이 커지는 경우 부정확한 비교 전압이 생성될 수 있으므로 아날로그-디지털 변환 결과에는 오류가 발생할 수 있다. 이 오류를 정정하기 위해 아날로그-디지털 변환 회로(10)는 리던던시(redundancy)를 이용한 오류 정정 동작을 수행할 수 있다.The ideal reference voltage V _REF may be a DC voltage, but the variation width of the reference voltage V _REF illustrated in FIG. 11 may be an exemplary embodiment in which it is enlarged in the voltage scale direction for explanation. If the fluctuation range of the reference voltage V _REF increases due to the peak current, an inaccurate comparison voltage may be generated, and thus an error may occur in the analog-to-digital conversion result. In order to correct this error, the analog-to-digital conversion circuit 10 may perform an error correction operation using redundancy.

예시적으로, 도 11에 따르면, 제6 시간 구간(T6)에서 생성된 기준 전압(V_REF)은 제7 시간 구간(T7)에서 생성된 기준 전압(V_REF)에 비해 낮은 전압 레벨을 갖는데, 아날로그-디지털 변환 회로(10)는 제6 시간 구간(T6)에서 생성된 기준 전압(V_REF)의 최소값과 제7 시간 구간(T7)에서 생성된 기준 전압(V_REF)의 최대값의 차이에 따라 부정확한 비교 전압이 생성될 수 있다.Illustratively, according to FIG. 11 , the reference voltage V _REF generated in the sixth time period T6 has a lower voltage level than the reference voltage V _REF generated in the seventh time period T7, Analog-to-digital conversion circuit 10 is the difference between the minimum value of the reference voltage (V _REF ) generated in the sixth time period ( T6 ) and the maximum value of the reference voltage ( V _REF ) generated in the seventh time period ( T7 ) Accordingly, an inaccurate comparison voltage may be generated.

리던던시를 이용한 오류 정정 동작은 하나의 더미 비트에 대해 변환 동작을 추가로 수행하는 것을 의미할 수 있다. 예시적으로, 제1 변환 구간 및 제2 변환 구간 사이에 하나의 더미 비트에 대한 변환 동작을 수행함으로써 제 1변환 구간에서 발생한 오류를 보정할 수 있다. 본 개시의 리던던시 오류 정정 동작은 제1 변환 구간 및 제2 변환 구간 사이에만 국한되어 수행되는 것이 아니라, 제 2 변환 동작을 수행하고 있는 모든 구간에서 수행될 수 있다.An error correction operation using redundancy may mean additionally performing a conversion operation on one dummy bit. For example, an error occurring in the first conversion period may be corrected by performing a conversion operation on one dummy bit between the first conversion period and the second conversion period. The redundancy error correction operation of the present disclosure is not limitedly performed between the first transformation period and the second transformation period, but may be performed in all periods in which the second transformation operation is performed.

도 12는 도 10 및 도 11에 따라 아날로그-디지털 변환기(200)에 생성된 비교 전압(V_CDAC) 및 비교 전류(I_CDAC)를 도시한 그래프이다.12 is a graph illustrating a comparison voltage (V _CDAC ) and a comparison current (I _CDAC ) generated in the analog-to-digital converter 200 according to FIGS. 10 and 11 .

도 12를 참조하면, 제6 시간 구간(T6) 동안, DAC(230)가 필요로 하는 피크 전류는 제1 기준 전압 생성 회로로부터 아날로그-디지털 변환기(200)에 공급될 수 있고, 제7 시간 구간(T7) 동안 DAC(230)가 필요로 하는 피크 전류는 제2 기준 전압 생성 회로로부터 아날로그-디지털 변환기(200)에 공급될 수 있다. 도 10 및 도 12를 참조하면, 도 10의 제1 피크 전류가 도 12의 제6 시간 구간(T6)에서의 피크 전류가 될 수 있고, 도 10의 제2 피크 전류는 도 12의 제7 시간 구간(T7)에서의 피크 전류가 될 수 있다.Referring to FIG. 12 , during the sixth time period T6 , the peak current required by the DAC 230 may be supplied to the analog-to-digital converter 200 from the first reference voltage generating circuit, and during the seventh time period. The peak current required by the DAC 230 during (T7) may be supplied to the analog-to-digital converter 200 from the second reference voltage generating circuit. 10 and 12 , the first peak current of FIG. 10 may be the peak current in the sixth time period T6 of FIG. 12 , and the second peak current of FIG. 10 is the seventh time of FIG. 12 . It may be a peak current in the period T7.

제6 시간 구간(T6) 및 제7 시간 구간(T7)에서 CDAC 스위칭 동작이 수행될 때마다, CDAC에서 소비하는 피크 전류에 의해 비교 전압(V_CDAC)은 감압 또는 승압될 수 있고, 이에 대응되는 피크 전류가 아날로그-디지털 변환기(200)로 인가될 수 있다. 변환 동작을 완료한 후, 제8 시간 구간(T8)에서 제1 기준 전압 생성 회로에 의해 피크 전류를 수신함으로써 CDAC 리셋 동작을 수행할 수 있다.Whenever the CDAC switching operation is performed in the sixth time period T6 and the seventh time period T7, the comparison voltage V _CDAC may be reduced or boosted by the peak current consumed by the CDAC, and a corresponding A peak current may be applied to the analog-to-digital converter 200 . After the conversion operation is completed, the CDAC reset operation may be performed by receiving the peak current by the first reference voltage generating circuit in the eighth time period T8.

본 개시의 아날로그-디지털 변환 회로(10)는 상대적으로 비교 전압(V_CDAC)의 변동폭이 크고, 피크 전류가 큰 제1 변환 구간과 비교 전압(V_CDAC)의 변동폭이 작고, 피크 전류가 작은 제2 변환 구간에서 서로 다른 기준 전압 생성 회로로부터 기준 전압(V_REF)을 생성함으로써 비교 실시예에 비해 작은 용량의 커패시터들을 사용하여 기준 전압(V_REF)을 생성할 수 있다. 아울러, 제2 변환 구간에서 작은 피크 전류를 필요로 하므로 제2 기준 전압 생성 회로의 LDO는 비교 실시예에 비해 더 적은 전력으로 기준 전압(V_REF)을 생성할 수도 있다.The analog-to-digital conversion circuit 10 of the present disclosure has a relatively large range of variation of the comparison voltage (V _CDAC ), a first conversion section having a large peak current, and a first conversion section having a small variation range of the comparison voltage (V _CDAC ) and a small peak current. By generating the reference voltage V _REF from different reference voltage generating circuits in the second conversion period, the reference voltage V _REF may be generated using capacitors having a smaller capacity than in the comparative embodiment. In addition, since a small peak current is required in the second conversion period, the LDO of the second reference voltage generating circuit may generate the reference voltage V _REF with less power compared to the comparative embodiment.

이상에서, 제1 기준 전압 생성 회로 및 제2 기준 전압 생성 회로에서 교대로 기준 전압(V_REF)을 아날로그-디지털 변환기(200)로 제공하는 것을 설명하였으나, 본 개시의 아날로그-디지털 변환 회로(10)는 이에 국한되지 않고, 3개 이상의 기준 전압 생성 회로에 의해 기준 전압(V_REF)을 아날로그-디지털 변환기(200)로 제공하는 것도 포함할 수 있다.In the above, it has been described that the first reference voltage generating circuit and the second reference voltage generating circuit alternately provide the reference voltage V _REF to the analog-to-digital converter 200 , but the analog-to-digital conversion circuit 10 of the present disclosure ) is not limited thereto, and may include providing the reference voltage V _REF to the analog-to-digital converter 200 by three or more reference voltage generating circuits.

도 13은 본 개시의 실시예 및 비교 실시예에 사용되는 디커플링 커패시터들의 용량에 따른 ADC의 SNDR을 시뮬레이션한 그래프이다.13 is a graph simulating SNDR of an ADC according to capacitances of decoupling capacitors used in an embodiment and a comparative example of the present disclosure.

도 13을 참조하면, 비교 실시예에 사용된 디커플링 커패시터(C_REF)는 용량이 증가할수록 아날로그-디지털 변환 회로(10)의 성능을 나타내는 SNDR 지표가 상승하는 것을 알 수 있다. 이는 디커플링 커패시터(C_REF)의 용량이 커질수록 기준 전압(V_REF)의 변동폭이 작다는 도 4에서의 설명에 의해 이해될 수 있을 것이다.Referring to FIG. 13 , it can be seen that the SNDR index indicating the performance of the analog-to-digital conversion circuit 10 increases as the capacity of the decoupling capacitor C _REF used in the comparative example increases. This may be understood by the description in FIG. 4 that the variation of the reference voltage V _REF is smaller as the capacity of the decoupling capacitor C _REF increases.

마찬가지로, 본 개시의 실시예에 사용된 디커플링 커패시터도 용량이 증가할수록 SNDR 지표가 상승될 수 있다. 다만, 본 개시의 기준 전압 생성 회로들은 전체 변환 구간에 대해 구분된 복수의 변환 구간들에서 교대로 기준 전압(V_REF)을 생성할 수 있으므로, 비교 실시예에 비해 작은 용량의 디커플링 커패시터를 필요로 할 수 있다. 예시적으로, 비교 실시예는 900pF 이상의 디커플링 커패시터(C_REF)를 사용하여야 기준 전압(V_REF)의 변동폭이 SNDR에 영향을 주지 않게 된다. 그러나, 본 개시의 제1 디커플링 커패시터(C_REF1)는 8pF 이상, 제2 디커플링 커패시터(C_REF2)는 40pF 이상을 사용할 경우 SNDR의 저하가 발생하지 않게 된다. 즉, 본 개시의 실시예는 비교 실시예에 비해 약 1/19 용량의 커패시터를 사용하여도 비교 실시예와 유사한 SNDR 성능을 확보할 수 있어 아날로그-디지털 변환 회로(10)의 면적을 크게 절감할 수 있다.Similarly, as the capacity of the decoupling capacitor used in the embodiment of the present disclosure increases, the SNDR index may increase. However, since the reference voltage generating circuits of the present disclosure may alternately generate the reference voltage V _REF in a plurality of conversion sections divided for the entire conversion section, they require a decoupling capacitor having a small capacity compared to the comparative embodiment. can do. Illustratively, in the comparative embodiment, the decoupling capacitor C _REF of 900 pF or more should be used so that the fluctuation range of the reference voltage V _REF does not affect the SNDR. However, when the first decoupling capacitor C _REF1 of the present disclosure uses 8 pF or more and the second decoupling capacitor C _REF2 uses 40 pF or more, the SNDR does not decrease. That is, the embodiment of the present disclosure can secure SNDR performance similar to that of the comparative embodiment even using a capacitor of about 1/19 capacity compared to the comparative embodiment, so that the area of the analog-to-digital conversion circuit 10 can be greatly reduced. can

도 14는 본 개시의 예시적 실시예에 따른 통신 장치를 나타내는 블록도이다.14 is a block diagram illustrating a communication device according to an exemplary embodiment of the present disclosure.

도 14를 참조하면, 통신 장치(1000)는 수신기(1012), 송신기(1106), 통신 모듈(1020), 안테나(1028), 입출력 장치(1040) 및 기준 발진기(1042)를 포함할 수 있다. 수신기(1012)는 도 1 내지 도 13에서 서술된 실시예들에 따라 아날로그-디지털 변환 동작을 수행하는 아날로그-디지털 변환 회로(10)를 포함할 수 있다. 수신기(1012)는 외부로부터 안테나(1028)를 통해 수신한 아날로그 신호를 아날로그-디지털 변환 회로(10)를 이용하여 디지털 신호로 변환한 후, 통신 모듈(1020)에 제공할 수 있다. 송신기(1016)는 통신 모듈(1020)로부터 수신한 디지털 신호를 아날로그 신호로 변환한 후, 안테나(1028)를 통해 외부로 출력할 수 있다.Referring to FIG. 14 , the communication device 1000 may include a receiver 1012 , a transmitter 1106 , a communication module 1020 , an antenna 1028 , an input/output device 1040 , and a reference oscillator 1042 . The receiver 1012 may include an analog-to-digital conversion circuit 10 that performs an analog-to-digital conversion operation according to the embodiments described with reference to FIGS. 1 to 13 . The receiver 1012 may convert an analog signal received from the outside through the antenna 1028 into a digital signal using the analog-to-digital conversion circuit 10 , and then provide it to the communication module 1020 . The transmitter 1016 may convert the digital signal received from the communication module 1020 into an analog signal, and then output it to the outside through the antenna 1028 .

통신 모듈(1020)은 모뎀 프로세서(1022), RISC/DSP(1024), 제어기/프로세서(1026), 메모리(1028), 입출력 장치(1030) 및 위상 고정 루프(1032)를 포함할 수 있다.The communication module 1020 may include a modem processor 1022 , a RISC/DSP 1024 , a controller/processor 1026 , a memory 1028 , an input/output device 1030 , and a phase locked loop 1032 .

모뎀 프로세서(1022)는 데이터 전송 및 데이터 수신을 위한 인코딩, 변조, 복조, 디코딩 등의 프로세싱 동작을 수행할 수 있다. RISC/DSP(1024)는 통신 장치(1000)에서 일반적이거나, 특화된 프로세싱 동작을 수행할 수 있다. 제어기/프로세서(1026)는 통신 모듈(1020) 내의 블록들을 제어할 수 있다. 메모리(1028)는 데이터 및 다양한 명령 코드들을 저장할 수 있다. 입출력 장치(1030)는 외부 입출력 장치(1040)와 통신할 수 있다. 입출력 장치(1030)는 도 1 내지 도 13에서 서술된 실시예들에 따라 아날로그-디지털 변환 동작을 수행하는 아날로그-디지털 변환 회로(10)를 포함할 수 있다. 입출력 장치(1030)는 외부 입출력 장치(1040)로부터 수신된 데이터 신호를 아날로그-디지털 변환 회로(10)를 이용하여 디지털 신호로 변환할 수 있다. 위상 고정 루프(1032)는 기준 발진기(1042)로부터 수신된 주파수 신호를 이용하여 주파수 변조 동작을 수행할 수 있다. 기준 발진기(1042)는 XO(crystal oscillator), VCXO(voltage controlled crystal oscillator), TCXO(temperature compensated crystal oscillator 등으로 구현될 수 있다. 통신 모듈(1020)은 위상 고정 루프(1032)에서 생성된 출력 신호를 이용하여 통신에 필요한 프로세싱 동작을 수행할 수 있다.The modem processor 1022 may perform processing operations such as encoding, modulation, demodulation, and decoding for data transmission and data reception. The RISC/DSP 1024 may perform general or specialized processing operations in the communication device 1000 . The controller/processor 1026 may control blocks within the communication module 1020 . Memory 1028 may store data and various instruction codes. The input/output device 1030 may communicate with the external input/output device 1040 . The input/output device 1030 may include an analog-to-digital conversion circuit 10 that performs an analog-to-digital conversion operation according to the embodiments described with reference to FIGS. 1 to 13 . The input/output device 1030 may convert the data signal received from the external input/output device 1040 into a digital signal using the analog-to-digital conversion circuit 10 . The phase locked loop 1032 may perform a frequency modulation operation using a frequency signal received from the reference oscillator 1042 . The reference oscillator 1042 may be implemented as a crystal oscillator (XO), a voltage controlled crystal oscillator (VCXO), a temperature compensated crystal oscillator (TCXO), etc. The communication module 1020 may include an output signal generated by the phase locked loop 1032 . can be used to perform processing operations necessary for communication.

도 15는 본 개시의 예시적 실시예에 따른 시스템들을 나타내는 블록도이다.15 is a block diagram illustrating systems according to an exemplary embodiment of the present disclosure.

도 15에 도시된 바와 같이, 메모리 시스템(2000) 및 호스트 시스템(2300)은 인터페이스(2400)를 통해서 통신할 수 있고, 메모리 시스템(2000)은 메모리 제어기(2100) 및 메모리 장치들(2200)을 포함할 수 있다.15 , the memory system 2000 and the host system 2300 may communicate through the interface 2400 , and the memory system 2000 may communicate with the memory controller 2100 and the memory devices 2200 . may include

인터페이스(2400)는 전기적 신호 및/또는 광신호를 사용할 수 있고, 비제한적인 예시로서, SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface; serial attached SCSI), USB(Universal Serial Bus) 인터페이스 또는 이들의 조합으로 구현될 수 있다. 호스트 시스템(2300) 및 메모리 제어기(2100)는 직렬 통신을 위하여 SerDes를 포함할 수 있다.The interface 2400 may use an electrical signal and/or an optical signal, and as non-limiting examples, a serial advanced technology attachment (SATA) interface, a SATA express (SATAe) interface, a serial attached small computer system interface (SAS); serial attached SCSI), a Universal Serial Bus (USB) interface, or a combination thereof. The host system 2300 and the memory controller 2100 may include SerDes for serial communication.

일부 실시예들에서, 메모리 시스템(2000)은 호스트 시스템(2300)과 제거 가능하게(removable) 결합됨으로써 호스트 시스템(2300)과 통신할 수 있다. 메모리 장치(2200)는 휘발성 메모리 또는 불휘발성 메모리일 수 있고, 메모리 시스템(2000)은 스토리지 시스템으로서 지칭될 수도 있다. 예를 들면, 메모리 시스템(2000)은 비제한적인 예시로서 SSD(solid-state drive or solid-state disk), 임베디드 SSD(embedded SSD; eSSD), 멀티미디어 카드(multimedia card; MMC), 임베디드 멀티미디어 카드(embedded multimedia card; eMMC) 등으로 구현될 수 있다. 메모리 제어기(2100)는 인터페이스(2400)를 통해서 호스트 시스템(2300)로부터 수신된 요청에 응답하여 메모리 장치들(2200)을 제어할 수 있다.In some embodiments, the memory system 2000 may communicate with the host system 2300 by being removably coupled with the host system 2300 . The memory device 2200 may be a volatile memory or a nonvolatile memory, and the memory system 2000 may be referred to as a storage system. For example, the memory system 2000 is a non-limiting example of a solid-state drive or solid-state disk (SSD), an embedded SSD (eSSD), a multimedia card (MMC), an embedded multimedia card ( embedded multimedia card (eMMC) or the like. The memory controller 2100 may control the memory devices 2200 in response to a request received from the host system 2300 through the interface 2400 .

한편, 본 개시의 예시적 실시예들이 적용된 아날로그-디지털 변환 회로(10)는 메모리 제어기(2100), 메모리 장치들(2200) 및 호스트 시스템(2300)에 각각 포함되도록 구현될 수 있다. 구체적으로, 메모리 제어기(2100), 메모리 장치들(2200), 호스트 시스템(2300)은 PAMn에 기반된 데이터 신호를 수신하여 본 개시의 예시적 실시예들에 따른 방식으로 데이터 신호를 디지털 데이터로 변환할 수 있다.Meanwhile, the analog-to-digital conversion circuit 10 to which the exemplary embodiments of the present disclosure are applied may be implemented to be included in the memory controller 2100 , the memory devices 2200 , and the host system 2300 , respectively. Specifically, the memory controller 2100 , the memory devices 2200 , and the host system 2300 receive the PAMn-based data signal and convert the data signal into digital data in a manner according to exemplary embodiments of the present disclosure. can do.

도 16은 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.16 is a block diagram illustrating a system-on-chip according to an exemplary embodiment of the present disclosure.

시스템-온-칩(System on Chip; SoC)(3000)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(3000) 중 하나로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다.The system-on-chip (SoC) 3000 may refer to an integrated circuit in which components of a computing system or other electronic system are integrated. For example, an application processor (AP) as one of the system-on-chip 3000 may include a processor and components for other functions.

도 16을 참조하면, 시스템-온-칩(3000)은 코어(3100), DSP(Digital Signal Processor)(3200), GPU(Graphic Processing Unit)(3300), 내장 메모리(3400), 통신 인터페이스(3500) 및 메모리 인터페이스(3600)를 포함할 수 있다. 시스템-온-칩(3000)의 구성요소들은 버스(3700)를 통해서 상호 통신할 수 있다.Referring to FIG. 16 , the system-on-chip 3000 includes a core 3100 , a digital signal processor (DSP) 3200 , a graphic processing unit (GPU) 3300 , a built-in memory 3400 , and a communication interface 3500 . ) and a memory interface 3600 . Components of system-on-chip 3000 may communicate with each other via bus 3700 .

코어(3100)는 명령어들을 처리할 수 있고, 시스템-온-칩(3000)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(3000)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(3200)는 디지털 신호, 예컨대 통신 인터페이스(3500)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(3300)는 내장 메모리(3400) 또는 메모리 인터페이스(3600)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 내장 메모리(3400)는 코어(3100), DSP(3200) 및 GPU(3300)가 동작하는데 필요한 데이터를 저장할 수 있다. 메모리 인터페이스(3600)는 시스템-온-칩(3000)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.The core 3100 may process instructions and may control operations of components included in the system-on-chip 3000 . For example, the core 3000 may drive an operating system and execute applications on the operating system by processing a series of instructions. The DSP 3200 may generate useful data by processing a digital signal, such as a digital signal provided from the communication interface 3500 . The GPU 3300 may generate data for an image output through the display device from image data provided from the built-in memory 3400 or the memory interface 3600 , or may encode the image data. The built-in memory 3400 may store data required for the core 3100 , the DSP 3200 , and the GPU 3300 to operate. The memory interface 3600 may provide an interface to an external memory of the system-on-chip 3000 , for example, a dynamic random access memory (DRAM), a flash memory, or the like.

통신 인터페이스(2500)는 시스템-온-칩(3000) 외부와의 직렬 통신을 제공할 수 있다. 예를 들면, 통신 인터페이스(3500)는 이더넷(Ethernet)에 접속할 수 있고, 직렬 통신을 위하여 SerDes를 포함할 수 있다.The communication interface 2500 may provide serial communication with the outside of the system-on-chip 3000 . For example, the communication interface 3500 may be connected to Ethernet and may include SerDes for serial communication.

한편, 본 개시의 예시적 실시예들이 적용된 아날로그-디지털 변환 회로(10)는 통신 인터페이스(3500)은 메모리 인터페이스(3600)에 적용될 수 있다. 구체적으로, 통신 인터페이스(3500) 또는 메모리 인터페이스(3600)는 PAMn에 기반된 데이터 신호를 수신하여 본 개시의 예시적 실시예들에 따른 방식으로 데이터 신호를 디지털 데이터로 변환할 수 있다.Meanwhile, in the analog-to-digital conversion circuit 10 to which exemplary embodiments of the present disclosure are applied, the communication interface 3500 may be applied to the memory interface 3600 . Specifically, the communication interface 3500 or the memory interface 3600 may receive a PAMn-based data signal and convert the data signal into digital data in a manner according to exemplary embodiments of the present disclosure.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Exemplary embodiments have been disclosed in the drawings and specification as described above. Although the embodiments have been described using specific terms in the present specification, these are used only for the purpose of explaining the technical idea of the present disclosure and not used to limit the meaning or the scope of the present disclosure described in the claims. . Therefore, it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present disclosure should be defined by the technical spirit of the appended claims.

Claims

In the analog-to-digital conversion circuit for converting an analog signal to a digital signal,
a plurality of reference voltage generators for generating reference voltages;
an analog-to-digital converter for generating a bit-by-bit comparison voltage based on the reference voltage and generating a digital signal corresponding to the analog signal based on a comparison result of the bit-by-bit comparison voltage with the analog signal; and
Decoupling capacitors connected to each of the plurality of reference voltage generators, and corresponding to each of a plurality of time sections of the entire time section, and some of which are connected to the analog-to-digital converter
An analog-to-digital conversion circuit comprising a.

According to claim 1,
The reference voltage generator is
An analog-to-digital conversion circuit, characterized in that it is a low dropout regulator (LDO).

According to claim 1,
The analog-to-digital converter,
a capacitor array including a plurality of comparison voltage capacitors;
a comparator for comparing the comparison voltage with the analog signal; and
A switch array including a plurality of switches disposed to correspond to each of the comparison voltage capacitors, the on/off of which is determined in response to each of a plurality of bits included in the digital signal
An analog-to-digital conversion circuit comprising a.

4. The method of claim 3,
The plurality of switches,
Analog-to-digital conversion circuit, characterized in that the on-off is controlled differently to generate a different bit-by-bit comparison voltage for each bit to be converted among the plurality of bits.

According to claim 1,
Analog-to-digital conversion, characterized in that when any one of the plurality of decoupling capacitors is connected to the analog-to-digital converter, a peak current for generating the bit-by-bit comparison voltage is provided to the analog-to-digital converter Circuit.

6. The method of claim 5,
The analog-to-digital conversion circuit according to claim 1, wherein the bitwise comparison voltage is generated based on a charge provided from at least one decoupling capacitor connected to the analog-to-digital converter among the plurality of decoupling capacitors.

7. The method of claim 6,
The plurality of decoupling capacitors,
a first decoupling capacitor; and
second decoupling capacitor
including,
A charge is provided from the first decoupling capacitor to the analog-to-digital converter in a first conversion section of a plurality of conversion sections, and from the second decoupling capacitor to the analog-to-digital converter in a second conversion section distinct from the first conversion section An analog-to-digital conversion circuit, characterized in that providing an electric charge to a digital converter.

8. The method of claim 7,
The entire time interval is
Further comprising a sampling period for sampling the analog signal and a reset period for resetting the comparison voltage to an initial value,
The analog-to-digital converter,
The analog-to-digital conversion circuit, characterized in that receiving charge from the first decoupling capacitor during the reset period and receiving charge from the second decoupling capacitor during the sampling period.

8. The method of claim 7,
The first conversion interval is,
It is a time interval for converting a predetermined number of bits from a Most Significant Bit (MSB),
The second transformation interval is,
Analog-to-digital conversion circuit, characterized in that the time period for converting a predetermined number of bits after the first conversion period.

10. The method of claim 9,
The analog-to-digital conversion circuit, characterized in that the capacitance of the first decoupling capacitor and the capacitance of the second decoupling capacitor are different from each other.

10. The method of claim 9,
The analog-to-digital conversion circuit, characterized in that the variation width of the reference voltage generated during the first conversion section is greater than the variation range of the reference voltage generated during the second conversion section.

In the analog-to-digital conversion circuit for converting an analog signal to a digital signal,
a plurality of reference voltage generation circuits including a first reference voltage generation circuit and a second reference voltage generation circuit;
an analog-to-digital converter for generating a digital signal corresponding to the analog signal based on a reference voltage supplied from one of the plurality of reference voltage generator circuits; and
A plurality of switches controlling a connection between the analog-to-digital converter and each of the plurality of reference voltage generating circuits
including,
Any one of the plurality of switches is activated in response to each of the plurality of time sections among the entire time section for performing the conversion operation on the analog signal, thereby activating any one of the reference voltage generating circuits and the analog-digital An analog-to-digital conversion circuit in which the connection of the converter is activated.

13. The method of claim 12,
The analog-to-digital converter,
a capacitor array including a plurality of comparison voltage capacitors;
a comparator for comparing the comparison voltage with the analog signal; and
A switch array including a plurality of switches disposed to correspond to each of the comparison voltage capacitors, the on/off of which is determined in response to each of a plurality of bits included in the digital signal

13. The method of claim 12,
When at least one of the plurality of reference voltage generating circuits is connected to the analog-to-digital converter, the analog-to-digital conversion circuit according to claim 1, wherein a peak current for generating a bit-by-bit comparison voltage is provided to the analog-to-digital converter.

15. The method of claim 14,
Each of the plurality of reference voltage generating circuits,
a decoupling capacitor;
A decoupling capacitor included in the reference voltage generating circuit provides the peak current to the analog-to-digital converter.

16. The method of claim 15,
The first reference voltage generating circuit is
a first decoupling capacitor;
The second reference voltage generating circuit comprises:
a second decoupling capacitor;
A charge is provided from the first decoupling capacitor to the analog-to-digital converter in a first conversion section, and a charge is provided from the second decoupling capacitor to the analog-to-digital converter in a second conversion section distinct from the first conversion section Analog-to-digital conversion circuit, characterized in that.

17. The method of claim 16,
The first conversion interval is,
It is a time interval for converting a predetermined number of bits from a Most Significant Bit (MSB),
The second transformation interval is,
Analog-to-digital conversion circuit, characterized in that the time period for converting a predetermined number of bits after the first conversion period.

18. The method of claim 17,
The analog-to-digital conversion circuit, characterized in that the capacitance of the first decoupling capacitor and the capacitance of the second decoupling capacitor are different from each other.

19. The method of claim 18,
The analog-to-digital conversion circuit, characterized in that the variation width of the reference voltage generated during the first conversion section is greater than the variation range of the reference voltage generated during the second conversion section.

An analog-to-digital (analog-to-digital) conversion circuit for converting an analog signal into a digital signal, the method comprising:
generating a first reference voltage by a first reference voltage generating circuit among a plurality of reference voltage generating circuits during a first time period of an entire time period;
providing the first reference voltage to an analog-to-digital converter;
generating a comparison voltage based on the first reference voltage;
generating a second reference voltage by a second reference voltage generation circuit distinct from the first reference voltage generator during a second time interval distinct from the first time interval;
providing the second reference voltage to the analog-to-digital converter;
generating the comparison voltage based on the second reference voltage; and
performing an analog-to-digital conversion operation based on a voltage level of a signal sampled from the analog signal and the comparison voltage in at least one of the first time interval and the second time interval
An analog-to-digital conversion circuit comprising a method of operation.