KR20220098942A - Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage - Google Patents

Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage Download PDF

Info

Publication number
KR20220098942A
KR20220098942A KR1020210000856A KR20210000856A KR20220098942A KR 20220098942 A KR20220098942 A KR 20220098942A KR 1020210000856 A KR1020210000856 A KR 1020210000856A KR 20210000856 A KR20210000856 A KR 20210000856A KR 20220098942 A KR20220098942 A KR 20220098942A
Authority
KR
South Korea
Prior art keywords
frequency
phase accumulator
digital
binary sequence
bit
Prior art date
Application number
KR1020210000856A
Other languages
Korean (ko)
Other versions
KR102478697B1 (en
Inventor
백광현
윤동현
한재섭
최지민
Original Assignee
중앙대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 중앙대학교 산학협력단 filed Critical 중앙대학교 산학협력단
Priority to KR1020210000856A priority Critical patent/KR102478697B1/en
Publication of KR20220098942A publication Critical patent/KR20220098942A/en
Application granted granted Critical
Publication of KR102478697B1 publication Critical patent/KR102478697B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
    • G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
    • G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Disclosed in the present invention is a direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage. According to the present invention, provided is a direct digital frequency synthesizer which comprises: a phase accumulator which generates phase information by accumulating frequency control words; a digital decoder which converts the phase information output from the phase accumulator into an amplitude of a sine wave; and a non-linear digital-to-analog converter which converts the amplitude converted by the digital decoder into an analog signal and outputs the analog signal. In order to compensate for frequency offset caused by dithering, the phase accumulator includes a frequency offset compensation circuit that subtracts 1 from a one-level-lower-bit having a ratio of 1/2 of a bit to which a pseudorandom binary sequence is added.

Description

주파수 오프셋 보상 및 주파수 누설 최소화가 가능한 직접 디지털 주파수 합성기{Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage}Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage

본 발명은 주파수 오프셋 보상 및 주파수 누설 최소화가 가능한 직접 디지털 주파수 합성기에 관한 것이다. The present invention relates to a direct digital frequency synthesizer capable of compensating for frequency offset and minimizing frequency leakage.

비선형 디지털 아날로그 변환기 (Digital to Analog Converter) 기반 직접 디지털 주파수 합성기 (Direct Digital Frequency Synthesizer)는 위상누적기, 디지털 디코더, 비선형 DAC로 이루어져 있다. A nonlinear digital to analog converter-based direct digital frequency synthesizer consists of a phase accumulator, a digital decoder, and a nonlinear DAC.

이때 출력 주파수를 세밀하게 조절하기 위해서는 위상누적기의 입력인 주파수 제어 워드 (FCW)의 비트수가 많아야 하는데 디지털 디코더는 입력 비트수에 따라 복잡도와 전력소모가 기하급수적으로 증가한다. At this time, in order to finely control the output frequency, the number of bits of the frequency control word (FCW), which is the input of the phase accumulator, must be large, and the complexity and power consumption of the digital decoder increase exponentially according to the number of input bits.

따라서 위상누적기의 출력을 절단(truncation)해서 사용하지만 이로 인한 오차가 주기적으로 출력되기 때문에 추가적인 스퍼(spur)가 발생해 직접 디지털 주파수 합성기 성능을 제한할 수 있다. Therefore, although the output of the phase accumulator is truncated and used, the resulting error is periodically output, so an additional spur may occur and directly limit the performance of the digital frequency synthesizer.

이를 해결하기 위해 랜덤한 특성을 갖는 의사난수 이진시퀀스 (Pseudo-Random Binary Sequence: PRBS)를 위상누적기의 입력에 더해주는 디더링 (dithering)을 하면 주기적인 성분이 제거되고 직접 디지털 주파수 합성기에서 가장 중요한 성능 중 하나인 SFDR (spurious free dynamic range)을 향상시킬 수 있다.To solve this problem, if dithering is performed by adding a pseudo-random binary sequence (PRBS) with random characteristics to the input of the phase accumulator, the periodic component is removed and the most important performance of the direct digital frequency synthesizer One of them, SFDR (spurious free dynamic range) can be improved.

위상누적기의 입력인 주파수 제어 워드는 직접 디지털 주파수 합성기의 출력 주파수를 결정하는 역할을 한다. 그런데 디더링을 위해 의사난수 이진시퀀스를 주파수 제어 워드에 더해주면 원하는 주파수에 오프셋 (offset)이 발생하는 문제점이 있다. The frequency control word, which is the input of the phase accumulator, directly determines the output frequency of the digital frequency synthesizer. However, if a pseudorandom binary sequence is added to the frequency control word for dithering, there is a problem in that an offset occurs at a desired frequency.

또한 의사난수 이진시퀀스가 더해지기 때문에 출력에 주파수 누설 현상이 발생하고 SNDR (signal-to-noise and distortion ratio)을 저해시킨다. 이 현상은 의사난수 이진시퀀스가 더해지는 비트의 위치와 의사난수 이진시퀀스의 길이에 매우 큰 영향을 받는다. 하지만 기존 연구에서는 스퍼의 해결만을 위해 의사난수 이진시퀀스가 더해졌기 때문에 주파수 오프셋과 SNDR 성능이 고려되지 않아 고성능의 직접 디지털 주파수 합성기를 설계하는데 한계가 있다.In addition, the pseudo-random binary sequence is added, which causes frequency leakage at the output and degrades the signal-to-noise and distortion ratio (SNDR). This phenomenon is greatly affected by the position of the bit to which the pseudo-random binary sequence is added and the length of the pseudo-random binary sequence. However, since the pseudo-random binary sequence is added only to solve the spur in the previous study, the frequency offset and SNDR performance are not considered, so there is a limit to designing a high-performance direct digital frequency synthesizer.

미국등록특허공보 제4,806,881호US Patent Publication No. 4,806,881

상기한 종래기술의 문제점을 해결하기 위해, 본 발명은 디더링에 의한 주파수 오프셋을 보상하고, 주파수 누설을 최소화할 수 있는 직접 디지털 주파수 합성기를 제안하고자 한다. In order to solve the problems of the prior art, the present invention intends to propose a direct digital frequency synthesizer capable of compensating for a frequency offset by dithering and minimizing frequency leakage.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 주파수 제어 워드를 누적하여 위상 정보를 생성하는 위상누적기; 상기 위상누적기가 출력하는 위상 정보를 사인파의 진폭으로 변환하는 디지털 디코더; 및 상기 디지털 디코더가 변환한 진폭을 아날로그 신호로 변환하여 출력하는 비선형 디지털 아날로그 변환기를 포함하되, 디더링에 의한 주파수 오프셋을 보상하기 위해 상기 위상누적기는 의사난수 이진시퀀스가 더해지는 비트의 1/2 비중을 갖는 한 단계 하위 비트에서 1을 차감하는 주파수 오프셋 보상 회로를 포함하는 직접 디지털 주파수 합성기가 제공된다. In order to achieve the above object, according to an embodiment of the present invention, a phase accumulator for generating phase information by accumulating frequency control words; a digital decoder converting the phase information output by the phase accumulator into amplitude of a sine wave; and a nonlinear digital-to-analog converter for converting the amplitude converted by the digital decoder into an analog signal and outputting it, wherein in order to compensate for the frequency offset caused by dithering, the phase accumulator calculates 1/2 of the bit to which the pseudo-random binary sequence is added. A direct digital frequency synthesizer is provided that includes a frequency offset compensation circuit that subtracts one from the one-step low-order bit.

상기 주파수 오프셋 보상 회로는 새로운 주파수 제어 워드가 입력될 때에만 동작할 수 있다. The frequency offset compensation circuit may operate only when a new frequency control word is input.

상기 위상누적기는 상기 의사난수 이진시퀀스가 더해지는 경우 발생하는 오차가 상기 직접 디지털 주파수 합성기의 최소 주파수 조절 단위 이하가 되도록 하기 위해 아래의 수학식을 만족하도록 설정될 수 있다. The phase accumulator may be set to satisfy the following equation so that an error generated when the pseudo-random binary sequence is added is less than or equal to a minimum frequency control unit of the direct digital frequency synthesizer.

[수학식][Equation]

Figure pat00001
Figure pat00001

여기서,

Figure pat00002
는 직접 디지털 주파수 합성기의 동작 주파수, L은 의사난수 이진시퀀스의 길이, N은 위상누적기의 입력 비트수, A는 의사난수 이진시퀀스가 더해지는 비트의 위치임here,
Figure pat00002
is the operating frequency of the direct digital frequency synthesizer, L is the length of the pseudorandom binary sequence, N is the number of input bits of the phase accumulator, and A is the position of the bit to which the pseudorandom binary sequence is added.

본 발명의 다른 측면에 따르면, 주파수 제어 워드를 누적하여 위상 정보를 생성하는 위상누적기; 상기 위상누적기가 출력하는 위상 정보를 사인파의 진폭으로 변환하는 디지털 디코더; 및 상기 디지털 디코더가 변환한 진폭을 아날로그 신호로 변환하여 출력하는 비선형 디지털 아날로그 변환기를 포함하되, 상기 위상누적기는 상기 주파수 제어 워드의 A 비트에 의사난수 이진시퀀스를 더하는 디더링 회로를 포함하는 직접 디지털 주파수 합성기가 제공된다. According to another aspect of the present invention, there is provided a phase accumulator for generating phase information by accumulating frequency control words; a digital decoder for converting the phase information output by the phase accumulator into the amplitude of a sine wave; and a nonlinear digital-to-analog converter for converting the amplitude converted by the digital decoder into an analog signal and outputting it, wherein the phase accumulator includes a dithering circuit for adding a pseudo-random binary sequence to the A bit of the frequency control word Direct digital frequency A synthesizer is provided.

본 발명에 따르면, 위상누적기에 주파수 오프셋 보상 회로를 제공하여 디더링에 의해 발생하는 주파수 오프셋을 보상할 수 있고, 의사난수 이진시퀀스 삽입 비트(A)를 결정하고, 의사난수 이진시퀀스의 길이를 결정하여 주파수 누설을 최소화할 수 있는 장점이 있다. According to the present invention, the frequency offset generated by dithering can be compensated for by providing a frequency offset compensation circuit to the phase accumulator, the pseudo-random binary sequence insertion bit (A) is determined, and the length of the pseudo-random binary sequence is determined. There is an advantage in that frequency leakage can be minimized.

도 1은 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기의 블록 다이어그램을 도시한 도면이다.
도 2는 본 실시예에 따른 주파수 오프셋 보상 회로 및 디더링 회로가 적용된 위상누적기의 블록 다이어그램을 도시한 도면이다.
도 3은 길이가 7인 의사난수 이진시퀀스를 나타낸 도면이다.
도 4는 의사난수 이진시퀀스를 삽입할 위치와 길이를 설정하는 방법을 설명하기 위한 도면이다.
도 5는 디더링이 있는 경우와 없는 경우의 주파수 스펙트럼 차이를 나타낸 것이다.
도 6은 L이 17 인 5 개의 후보에 대한 SNDR 결과를 도시한 도면이다.
도 7은 본 실시예에 따른 직접 디지털 주파수 합성기와 다른 장치를 비교한 도면이다. 1 is a block diagram of a direct digital frequency synthesizer according to an embodiment of the present invention.
2 is a block diagram of a phase accumulator to which a frequency offset compensation circuit and a dithering circuit are applied according to the present embodiment.
3 is a diagram illustrating a pseudo-random binary sequence of length 7;
4 is a diagram for explaining a method of setting a position and length to insert a pseudo-random binary sequence.
5 shows a difference in frequency spectrum with and without dithering.
6 is a diagram illustrating SNDR results for five candidates whose L is 17. Referring to FIG.
7 is a diagram comparing a direct digital frequency synthesizer according to the present embodiment and another device.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.Since the present invention can have various changes and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail.

그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. However, this is not intended to limit the present invention to specific embodiments, and it should be understood that all modifications, equivalents and substitutes included in the spirit and scope of the present invention are included.

도 1은 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기의 블록 다이어그램을 도시한 도면이다. 1 is a block diagram of a direct digital frequency synthesizer according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 실시예에 따른 직접 디지털 주파수 합성기는 위상누적기(PACC, 100), 디지털 디코더(102) 및 비선형 디지털 아날로그 변환기(NL weighted DAC, 104)를 포함할 수 있다. 1 , the direct digital frequency synthesizer according to the present embodiment may include a phase accumulator (PACC, 100), a digital decoder 102, and a nonlinear digital-to-analog converter (NL weighted DAC, 104).

위상누적기(100)는 주파수 제어 단어 (FCW)라고 하는 디지털 입력을 누적하여 위상 정보를 생성한다. 위상누적기(100)는 주파수 제어 단어에 따라 원하는 주파수 출력을 생성하는데, 주파수 제어 단어가 클수록 위상이 더 빨리 누적되고 출력 주파수가 높아진다. The phase accumulator 100 generates phase information by accumulating digital inputs called frequency control words (FCW). The phase accumulator 100 generates a desired frequency output according to the frequency control word. The larger the frequency control word, the faster the phases are accumulated and the higher the output frequency.

디지털 디코더(102)는 위상누적기(100)에서 출력하는 위상 정보를 사인파의 진폭으로 변환하고, 비선형 DAC(104)는 디지털 디코더(102)에서 변환한 디지털 신호를 아날로그 신호로 변환하여 출력한다. The digital decoder 102 converts the phase information output from the phase accumulator 100 into the amplitude of a sine wave, and the nonlinear DAC 104 converts the digital signal converted by the digital decoder 102 into an analog signal and outputs it.

도 1에 도시된 바와 같이, 디지털 디코더(102)는 제1 및 제2 컴플리멘터(110,112), 코스 써모(Coarse themo, 114), 파인 써모(Fine thermo, 116), 플립플롭(118), 하프 로직(120) 및 오프 로직(122)을 포함할 수 있다. 1, the digital decoder 102 includes first and second complementers 110 and 112, a coarse themo 114, a fine thermo 116, a flip-flop 118, It may include half logic 120 and off logic 122 .

본 실시예에 따른 직접 디지털 주파수 합성기에서는 정현파 전체를 로직으로 구현하는 대신 1/4만 디코딩하고 대칭시켜서 사용하는 quarter sine-wave technique(QST)를 사용한다. 이때 각 사분면의 정보를 MSB 상위 2bit으로 입력받아 제1 및 제2 컴플리멘터(110, 112)를 사용해 sine-wave를 미러링시킨다. The direct digital frequency synthesizer according to the present embodiment uses the quarter sine-wave technique (QST) in which only 1/4 of a sine wave is decoded and symmetrically used instead of realizing the entire sine wave in logic. At this time, the information of each quadrant is received as the upper 2 bits of the MSB, and the sine-wave is mirrored using the first and second complementers 110 and 112 .

그런데 QST에서는 MSB shift를 위해 MSB shift DAC를 사용하는데 여기서 오프셋이 발생하면 SFDR 성능을 크게 저하시킨다. 따라서 영향이 큰 MSB part에는 QST 대신 Half sine-wave technique (HST)를 사용한다. 이때 하프 로직(120)을 통해 절반의 sine-wave를 합성하게 된다.However, in QST, MSB shift DAC is used for MSB shift, and if an offset occurs here, SFDR performance is greatly reduced. Therefore, half sine-wave technique (HST) is used instead of QST for MSB parts with a large influence. At this time, half of the sine-wave is synthesized through the half logic 120 .

코스 써모(114) 및 파인 써모(116)는 DAC의 단조성을 보장해주기 위해 이진 데이터를 써모미터 데이터로 변환시켜주는데 사용된다. The coarse thermo 114 and fine thermo 116 are used to convert binary data into thermometer data to ensure monotonicity of the DAC.

오프 로직(122)은 비선형 기반 직접 디지털 주파수 합성기에서 미리 계산된 sine wave의 amplitude 정보를 변환하는데 사용된다.The off logic 122 is used to convert the amplitude information of the sine wave calculated in advance in the nonlinear based direct digital frequency synthesizer.

주파수 제어 워드(FCW)의 A 비트에 의사난수 이진시퀀스(PRBS)를 삽입하면 출력 주파수의 오프셋 foffset은 다음과 같이 표현할 수 있다. If a pseudo-random binary sequence (PRBS) is inserted into the A bit of the frequency control word (FCW), the offset f offset of the output frequency can be expressed as follows.

Figure pat00003
Figure pat00003

여기서 E(PRBS)는 의사난수 이진시퀀스의 평균, Fclk는 직접 디지털 주파수 합성기의 동작 주파수이다. 수학식 1에 따르면 foffset은 E(PRBS)가 거의 0.5이기 때문에

Figure pat00004
로 계산할 수 있다. where E(PRBS) is the average of the pseudorandom binary sequence, and F clk is the operating frequency of the direct digital frequency synthesizer. According to Equation 1, f offset is because E(PRBS) is almost 0.5
Figure pat00004
can be calculated as

본 발명의 바람직한 일 실시예에 따르면, 도 1의 위상누적기(100)에 주파수 오프셋 보상 회로가 포함된다. According to a preferred embodiment of the present invention, a frequency offset compensation circuit is included in the phase accumulator 100 of FIG. 1 .

도 2는 본 실시예에 따른 주파수 오프셋 보상 회로 및 디더링 회로가 적용된 위상누적기의 블록 다이어그램을 도시한 도면이다. 2 is a block diagram of a phase accumulator to which a frequency offset compensation circuit and a dithering circuit are applied according to the present embodiment.

도 2를 참조하면, 본 실시예에 따른 주파수 오프셋 보상 회로(200)는 의사난수 이진시퀀스의 평균이 거의 0.5라는 사실에 착안하여 의사난수 이진시퀀스가 더해지는 비트의 1/2 비중을 갖는 한 단계 하위 비트에서 1을 차감한다. 2, the frequency offset compensation circuit 200 according to the present embodiment pays attention to the fact that the average of the pseudo-random binary sequence is approximately 0.5, and the pseudo-random binary sequence has a 1/2 weight of the added bits. Subtract 1 from the bit.

주파수 오프셋 보상 회로(200)는 2개의 A 비트 가산기를 통해 E(PRBS)와 동일한 가중치를

Figure pat00005
를 빼서 foffset을 보상한다. 여기서 각 가산기는 의사난수 이진시퀀스를 주파수 제어 워드의 A 비트에 삽입하고 A+1 비트에서 1을 차감한다. The frequency offset compensation circuit 200 gives the same weight as E(PRBS) through two A-bit adders.
Figure pat00005
Compensate for f offset by subtracting Here, each adder inserts a pseudorandom binary sequence into bit A of the frequency control word and subtracts 1 from bit A+1.

이로 인해 디더링 효과는 유지되면서 주파수 제어 워드로 입력한 주파수가 정확하게 출력된다. Due to this, the frequency input to the frequency control word is accurately output while the dithering effect is maintained.

도 2는 주파수 오프셋 보상 회로(200)가 18 비트로 설계된 경우를 도시한 도면이고, 첫 번째 1이 삽입된 비트 아래에서만 동작한다. 예를 들어 도 2에서 IN <18>이 1이면 1 비트 가산기만 동작한다.FIG. 2 is a diagram illustrating a case in which the frequency offset compensation circuit 200 is designed with 18 bits, and operates only below the bit in which the first 1 is inserted. For example, in FIG. 2, if IN <18> is 1, only a 1-bit adder operates.

이처럼 본 실시예에 따른 주파수 오프셋 보상 회로(200)는 새로운 주파수 제어 워드가 입력될 때에만 동작하기 때문에 추가적인 전력소모 없이 동작할 수 있는 장점이 있다. As described above, since the frequency offset compensation circuit 200 according to the present embodiment operates only when a new frequency control word is input, there is an advantage that it can operate without additional power consumption.

앞서, 의사난수 이진시쿼스의 평균이 0.5라 하였지만 실제로는 홀수의 길이를 갖기 때문에 정확히 0.5가 될 수 없다 Earlier, it was said that the average of the pseudorandom binary sequence is 0.5, but in reality, it cannot be exactly 0.5 because it has an odd length.

예를 들어, 도 3에 도시된 바와 같이, 27-1의 의사난수 이진시퀀스를 사용한다면 64개의 "1"과 63개의 "0"이 반복되기 때문에 실제 평균은 0.504이다. 따라서, 주파수 오프셋 보상 회로(200)를 적용하여 0.5의 오프셋을 해결하더라도 0.04라는 오차가 발생하기 때문에 의사난수 이진시퀀스의 길이 또한 신중하게 결정되어야 한다. For example, as shown in FIG. 3 , if a pseudo-random binary sequence of 2 7 -1 is used, since 64 “1s” and 63 “0s” are repeated, the actual average is 0.504. Therefore, even if the offset of 0.5 is solved by applying the frequency offset compensation circuit 200, an error of 0.04 occurs, so the length of the pseudorandom binary sequence must also be carefully determined.

여기서, 의사난수 이진시퀀스의 오류는 PRBSerror로 정의되며 다음과 같이 표현할 수 있다.Here, the error of the pseudorandom binary sequence is defined as PRBS error and can be expressed as follows.

Figure pat00006
Figure pat00006

여기서, L은 의사난수 이진시퀀스의 길이이다. Here, L is the length of the pseudorandom binary sequence.

의사난수 이진시퀀스 오류로 인한 주파수 오프셋은 주파수 분해능(최소 주파수 조절 단위)보다 작아야하므로 주파수 튜닝 분해능 (Fout / FCW)은 다음과 같이 표현된다. Since the frequency offset due to the pseudorandom binary sequence error must be less than the frequency resolution (minimum frequency adjustment unit), the frequency tuning resolution (F out / FCW) is expressed as follows.

즉, 직접 디지털 주파수 합성기의 동작 주파수를

Figure pat00007
, 의사난수 이진시퀀스의 길이를 L, 위상누적기의 입력 비트수를 N, 의사난수 이진시퀀스가 더해지는 비트의 위치를 A라고 하면, 직접 디지털 주파수 합성기의 최소 주파수 조절 단위 이하로 오차를 줄이기 위해서는 아래의 수학식을 만족시켜야 한다. That is, the operating frequency of the digital frequency synthesizer can be directly
Figure pat00007
, Assuming that the length of the pseudo-random binary sequence is L, the number of input bits of the phase accumulator is N, and the position of the bit to which the pseudo-random binary sequence is added is A, in order to reduce the error below the minimum frequency control unit of the direct digital frequency synthesizer, must satisfy the equation of

Figure pat00008
Figure pat00008

Figure pat00009
Figure pat00009

상기한 수학식을 참조하면 주파수 제어 워드 N = 32 비트이고 A = 16 비트 인 경우 L은 16 이상이어야 한다. Referring to the above equation, when the frequency control word N = 32 bits and A = 16 bits, L must be 16 or more.

도 4는 의사난수 이진시퀀스를 삽입할 위치와 길이를 설정하는 방법을 설명하기 위한 도면이다. 4 is a diagram for explaining a method of setting a position and length to insert a pseudo-random binary sequence.

도 4에서는 L과 A가 다른 SFDR 성능을 비교하기 위해 10 비트 절단 출력 위상누적기의 출력을 도시한다.Figure 4 shows the output of a 10-bit truncated output phase accumulator to compare the SFDR performance of different L and A.

도 4에서 점선은 절단되지 않은(non-truncated) 위상누적기, 비 이상적으로 작동하는 디지털 디코더 및 디지털 아날로그 변환기를 기반으로 하는 기준 성능을 나타낸다.The dotted line in FIG. 4 represents a reference performance based on a non-truncated phase accumulator, a non-ideally operating digital decoder and a digital-to-analog converter.

나머지는 10 비트 절단 출력 위상누적기 (P = 10)로 설정되며 위상누적기에만 집중하도록 디지털 디코더 및 디지털 아날로그 변환기는 이상적으로 동작하는 것으로 가정한 것이다. 여기서 기준 성능은 의사난수 이진시퀀스 조건에 관계없이 67.3dBc의 고정 SFDR을 의미한다.The rest is set to a 10-bit truncated output phase accumulator (P = 10) and it is assumed that the digital decoder and digital-to-analog converter operate ideally to focus only on the phase accumulator. Here, the reference performance means a fixed SFDR of 67.3dBc regardless of the pseudorandom binary sequence condition.

즉, 위상누적기가 직접 디지털 주파수 합성기 성능을 제한하지 않도록 절단된 위상누적기의 SFDR은 67.3dBc보다 높아야 한다. 절단된 위상누적기의 SFDR이 67.3dBc보다 높으면 SFDR의 높이는 무의미해진다. 또한 도 4는 의사난수 이진시퀀스 길이가 217-1을 초과 할 때 성능 차이가 없음을 보여준다.That is, the SFDR of the truncated phase accumulator must be higher than 67.3dBc so that the phase accumulator does not directly limit the digital frequency synthesizer performance. If the SFDR of the truncated phase accumulator is higher than 67.3dBc, the height of the SFDR becomes meaningless. 4 also shows that there is no performance difference when the pseudorandom binary sequence length exceeds 2 17 -1.

도 4에 도시된 바와 같이, 저전력 직접 디지털 주파수 합성기의 SFDR 성능을 만족하는 5 개의 후보 (검은 색 점선 원)가 있다. 이전에 보고된 디더링 방법을 사용하는 경우 SFDR 성능만 고려하여 5 가지 중 하나를 선택할 수 있다. 그러나 선택된 후보에 따라 주파수 스펙트럼 누출로 인해 결과 SNDR이 달라질 수 있다. As shown in Fig. 4, there are five candidates (black dashed circles) that satisfy the SFDR performance of the low-power direct digital frequency synthesizer. When using the previously reported dithering method, one of the five can be selected considering only the SFDR performance. However, depending on the candidate selected, the resulting SNDR may vary due to frequency spectral leakage.

보다 구체적으로, 의사난수 이진시퀀스를 주파수 제어 워드에 추가해도 전체 평균 주파수는 변경되지 않지만 순간 위상은 지터가 있는 것처럼 변경될 수 있다.More specifically, adding a pseudorandom binary sequence to the frequency control word does not change the overall average frequency, but the instantaneous phase may change as if there was jitter.

도 5는 디더링이 있는 경우와 없는 경우의 주파수 스펙트럼 차이를 나타낸 것이다. 5 shows a difference in frequency spectrum with and without dithering.

도 6은 L이 17 인 5 개의 후보에 대한 SNDR 결과를 도시한 도면이다. 6 is a diagram illustrating SNDR results for five candidates whose L is 17. Referring to FIG.

도 6에서 A가 높을수록 디더링 효과가 더 좋고 주파수 누설이 더 심해진다. 6, the higher the A, the better the dithering effect and the more severe the frequency leakage.

도 6을 참조하면 A = 16 일 때 SNDR이 최고가 된다. 따라서 16 번째 주파수 제어 워드 입력 (A = 16)에 대한 의사난수 이진시퀀스는 그 길이가 217-1 (L = 17)이 되도록 선택된다. Referring to FIG. 6 , when A = 16, SNDR is the highest. Therefore, the pseudorandom binary sequence for the 16th frequency control word input (A = 16) is chosen such that its length is 2 17 -1 (L = 17).

이러한 조건은 i) 직접 디지털 주파수 합성기의 SFDR 성능이 위상누적기의 절단(truncation)에 의해 결정되지 않을만큼 스퍼가 디더링 되고, ii) 주파수 오프셋이 주파수 튜닝 해상도보다 작아지고, iii) SNDR 저하가 최소화되는 것을 보장한다.These conditions are i) the spur is dithered enough that the SFDR performance of the direct digital frequency synthesizer is not determined by the truncation of the phase accumulator, ii) the frequency offset becomes smaller than the frequency tuning resolution, and iii) the SNDR degradation is minimized. guarantee to be

즉, 본 실시예에 따르면, 디더링으로 인한 스퍼 저감 효과를 유지하면서 주파수 누설을 최소화하기 위해 아래와 같은 조건 갖는 설계 방법을 제안하며, 여기서, 1)에서 3)으로 갈수록 우선순위가 높다. That is, according to the present embodiment, a design method having the following conditions is proposed in order to minimize the frequency leakage while maintaining the spur reduction effect due to dithering, where the priority increases from 1) to 3).

1) 직접 디지털 주파수 합성기의 SFDR 성능이 위상누적기의 절단(truncation)에 의해 결정되지 않을만큼 스퍼가 디더링이 되어야 한다. 1) The spur must be dithered so that the SFDR performance of the direct digital frequency synthesizer is not determined by the truncation of the phase accumulator.

2) 주파수 누설을 최소화하기 위해 가장 낮은 위치에서 의사난수 이진시퀀스를 주파수 제어 워드에 더해주어야 한다. 2) In order to minimize frequency leakage, a pseudo-random binary sequence should be added to the frequency control word at the lowest position.

3) 전력소모와 회로의 복잡도를 줄이기 위해 의사난수 이진시퀀스의 길이는 최소한으로 사용한다. 3) To reduce power consumption and circuit complexity, the length of the pseudorandom binary sequence is minimized.

도 7은 본 실시예에 따른 직접 디지털 주파수 합성기와 다른 장치를 비교한 도면이다. 7 is a diagram comparing a direct digital frequency synthesizer according to the present embodiment and another device.

도 7에서, ①은 본 실시예에 따른 회로와 설계방법을 도입한 DDS, ②는 Dithering을 사용하지 않은 10-bit으로 truncation이 된 DDS, 그리고 ③은 truncation spur를 완화하기 위해 11-bit으로 truncation이 된 DDS를 비교 시뮬레이션이다. 제안된 주파수 오프셋 보상 회로는 기존 ② 회로 대비 1.2%인 0.7mW 밖에 더 사용하지 않았다. 반면 ③ 회로는 더 큰 3.8mW의 추가 전력을 소모하면서도 제안된 설계방법보다 2.2dB 낮은 성능을 보였다. 결과적으로 SFDR, 전력소모, 동작 주파수 성능을 고려한 Firgure of Merit (FoM)지표에서 제안된 설계 방법과 회로가 가장 우수한 성능을 보였다.In FIG. 7, ① is a DDS incorporating the circuit and design method according to this embodiment, ② is a 10-bit DDS that does not use dithering, and ③ is an 11-bit truncation to alleviate truncation spur. This is a DDS comparison simulation. The proposed frequency offset compensation circuit used only 0.7mW, 1.2% more than the existing circuit ②. On the other hand, circuit ③ showed 2.2dB lower performance than the proposed design method while consuming a larger additional power of 3.8mW. As a result, the design method and circuit proposed in the Firgure of Merit (FoM) index considering SFDR, power consumption, and operating frequency performance showed the best performance.

상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.The above-described embodiments of the present invention have been disclosed for purposes of illustration, and various modifications, changes, and additions will be possible within the spirit and scope of the present invention by those skilled in the art having ordinary knowledge of the present invention, and such modifications, changes and additions should be regarded as belonging to the following claims.

Claims (4)

주파수 제어 워드를 누적하여 위상 정보를 생성하는 위상누적기;
상기 위상누적기가 출력하는 위상 정보를 사인파의 진폭으로 변환하는 디지털 디코더; 및
상기 디지털 디코더가 변환한 진폭을 아날로그 신호로 변환하여 출력하는 비선형 디지털 아날로그 변환기를 포함하되,
디더링에 의한 주파수 오프셋을 보상하기 위해 상기 위상누적기는 의사난수 이진시퀀스가 더해지는 비트의 1/2 비중을 갖는 한 단계 하위 비트에서 1을 차감하는 주파수 오프셋 보상 회로를 포함하는 직접 디지털 주파수 합성기.a phase accumulator for accumulating frequency control words to generate phase information;
a digital decoder converting the phase information output by the phase accumulator into amplitude of a sine wave; and
and a non-linear digital-to-analog converter for converting the amplitude converted by the digital decoder into an analog signal and outputting,
The phase accumulator comprises a frequency offset compensation circuit that subtracts 1 from the lower bit of one step having a 1/2 weight of the bit to which the pseudorandom binary sequence is added in order to compensate for the frequency offset by dithering. 제1항에 있어서,
상기 주파수 오프셋 보상 회로는 새로운 주파수 제어 워드가 입력될 때에만 동작하는 직접 디지털 주파수 합성기.According to claim 1,
wherein the frequency offset compensation circuit operates only when a new frequency control word is input. 제1항에 있어서,
상기 위상누적기는 상기 의사난수 이진시퀀스가 더해지는 경우 발생하는 오차가 상기 직접 디지털 주파수 합성기의 최소 주파수 조절 단위 이하가 되도록 하기 위해 아래의 수학식을 만족하도록 설정되는 직접 디지털 주파수 합성기.
[수학식]
Figure pat00010

여기서,
Figure pat00011
는 직접 디지털 주파수 합성기의 동작 주파수, L은 의사난수 이진시퀀스의 길이, N은 위상누적기의 입력 비트수, A는 의사난수 이진시퀀스가 더해지는 비트의 위치임According to claim 1,
The phase accumulator is set to satisfy the following equation in order to make an error generated when the pseudo-random binary sequence is added to be less than or equal to a minimum frequency control unit of the direct digital frequency synthesizer.
[Equation]
Figure pat00010

here,
Figure pat00011
is the operating frequency of the direct digital frequency synthesizer, L is the length of the pseudorandom binary sequence, N is the number of input bits of the phase accumulator, and A is the position of the bit to which the pseudorandom binary sequence is added. 주파수 제어 워드를 누적하여 위상 정보를 생성하는 위상누적기;
상기 위상누적기가 출력하는 위상 정보를 사인파의 진폭으로 변환하는 디지털 디코더; 및
상기 디지털 디코더가 변환한 진폭을 아날로그 신호로 변환하여 출력하는 비선형 디지털 아날로그 변환기를 포함하되,
상기 위상누적기는 상기 주파수 제어 워드의 A 비트에 의사난수 이진시퀀스를 더하는 디더링 회로를 포함하는 직접 디지털 주파수 합성기. a phase accumulator for accumulating frequency control words to generate phase information;
a digital decoder converting the phase information output by the phase accumulator into amplitude of a sine wave; and
and a non-linear digital-to-analog converter for converting the amplitude converted by the digital decoder into an analog signal and outputting,
and the phase accumulator includes a dithering circuit for adding a pseudorandom binary sequence to bit A of the frequency control word.
KR1020210000856A 2021-01-05 2021-01-05 Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage KR102478697B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210000856A KR102478697B1 (en) 2021-01-05 2021-01-05 Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210000856A KR102478697B1 (en) 2021-01-05 2021-01-05 Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage

Publications (2)

Publication Number Publication Date
KR20220098942A true KR20220098942A (en) 2022-07-12
KR102478697B1 KR102478697B1 (en) 2022-12-16

Family

ID=82419849

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210000856A KR102478697B1 (en) 2021-01-05 2021-01-05 Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage

Country Status (1)

Country Link
KR (1) KR102478697B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4806881A (en) 1987-08-28 1989-02-21 Hewlett-Packard Company Multi-channel modulated numerical frequency synthesizer
KR20160101509A (en) * 2015-02-17 2016-08-25 (주)자람테크놀로지 Frequency synthesizer using nonlinear digital to analog converter and method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4806881A (en) 1987-08-28 1989-02-21 Hewlett-Packard Company Multi-channel modulated numerical frequency synthesizer
KR20160101509A (en) * 2015-02-17 2016-08-25 (주)자람테크놀로지 Frequency synthesizer using nonlinear digital to analog converter and method thereof

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
2014 International Conference on Information Science, Electronics and Electrical Engineering *
Journal of Circuits, Systems, and Computers *

Also Published As

Publication number Publication date
KR102478697B1 (en) 2022-12-16

Similar Documents

Publication Publication Date Title
US4951237A (en) Direct digital synthesizer with selectably randomized accumulator
EP0390868B1 (en) Pseudorandom dither and random dither for reducing frequency synthesis noise
US5467294A (en) High speed, low power direct digital synthesizer
RU2212757C2 (en) Device for generating analog signals using digital-to-analog converters, primarily for direct digital synthesis
KR0177267B1 (en) Apparatus and method for producing an analog output signal from a digital input word
CN110880934A (en) Successive approximation type analog-to-digital converter and calibration method
US6404364B1 (en) Multistage converter employing digital dither
US6445318B1 (en) Method and apparatus for providing signal dependent dither generator for sigma-delta modulator
KR102440369B1 (en) Circuit and method for digital-to-analog conversion using three level cells
KR20120040171A (en) Method for use with dac and device
JPH03117115A (en) Direct digital frequency synthesizer
JP2011147116A (en) High resolution overlapping bit segmented digital-to-analog converter
US7437391B2 (en) Numerically controlled oscillator and method of operation
US5774082A (en) Digital phase to digital sine and cosine amplitude translator
KR102478697B1 (en) Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage
FR3100404A1 (en) Polar phase or frequency modulation circuit and method
US7868807B2 (en) Data weighted average circuit and dynamic element matching method
CN112054800A (en) Digital time conversion method, digital time converter and digital phase-locked loop
KR101658949B1 (en) Frequency synthesizer using nonlinear digital to analog converter and method thereof
US6816098B2 (en) High-speed oversampling modulator device
US11929759B2 (en) Digital-to-analog converter and method for digital-to-analog conversion
JP2012151556A (en) Da conversion device
CN110912560B (en) Multimode oversampling analog-to-digital converter with reconfigurable data weighted average
US6662002B2 (en) Frequency conversion circuit and transmitter
KR100618315B1 (en) Apparatus and method for processing multiple trigonometric approximation of sine waveform, and apparatus and method for synthesizing direct digital frequency using the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant