KR20220096887A - Display apparatus and multi screen display apparatus using the same - Google Patents

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KR20220096887A
KR20220096887A KR1020200189728A KR20200189728A KR20220096887A KR 20220096887 A KR20220096887 A KR 20220096887A KR 1020200189728 A KR1020200189728 A KR 1020200189728A KR 20200189728 A KR20200189728 A KR 20200189728A KR 20220096887 A KR20220096887 A KR 20220096887A
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KR1020200189728A
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이권형
한대윤
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엘지디스플레이 주식회사
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Abstract

According to an embodiment of the present specification, a display device comprises: a display unit having a plurality of pixels arranged on a first substrate along a first direction and a second direction crossing the first direction; pixel driving lines disposed in the display unit and connected to a plurality of pixels; an insulating layer covering the pixel driving lines; and a first pad unit disposed on the insulating layer and electrically connected to the pixel driving lines. The first pad part comprises: a plurality of first pads electrically connected to each of the pixel driving lines through a contact hole formed in the insulating layer; and a plurality of auxiliary pads covering each of the plurality of first pads.

Description

표시 장치와 이를 이용한 멀티 스크린 표시 장치{DISPLAY APPARATUS AND MULTI SCREEN DISPLAY APPARATUS USING THE SAME}Display device and multi-screen display device using the same

본 명세서는 표시 장치와 이를 이용한 멀티 스크린 표시 장치에 관한 것이다.The present specification relates to a display device and a multi-screen display device using the same.

최근, 표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치와 유기 발광 표시 장치 및 발광 다이오드 표시 장치 등의 표시 장치가 상용화되고 있다.Recently, the importance of display devices is increasing with the development of multimedia. In response to this, display devices such as a liquid crystal display device, an organic light emitting diode display device, and a light emitting diode display device have been commercialized.

표시 장치는 텔레비전, 모니터, 노트북 컴퓨터, 스마트 폰, 테블릿 컴퓨터, 전자 패드, 웨어러블 기기, 워치 폰, 휴대용 정보 기기, 네비게이션, 또는 차량 제어 표시 기기 등의 전자 제품 또는 가전 제품에 탑재되어 영상을 표시하는 화면으로 사용된다.A display device is mounted on an electronic product or home appliance such as a television, monitor, notebook computer, smart phone, tablet computer, electronic pad, wearable device, watch phone, portable information device, navigation, or vehicle control display device to display an image. used as a screen for

표시 장치는 데이터 라인과 게이트 라인에 접속되는 박막 트랜지스터를 갖는 복수의 화소를 포함하는 디스플레이 패널, 데이터 라인에 데이터 전압을 공급하기 위한 데이터 구동 회로, 및 게이트 라인에 스캔 신호를 공급하기 위한 게이트 구동 회로를 포함할 수 있다. 디스플레이 패널은 영상을 표시하기 위한 복수의 화소를 갖는 표시 영역, 및 표시 영역을 둘러싸는 베젤 영역을 포함할 수 있다.A display device includes a display panel including a plurality of pixels having a thin film transistor connected to a data line and a gate line, a data driving circuit for supplying a data voltage to the data line, and a gate driving circuit for supplying a scan signal to the gate line. may include The display panel may include a display area having a plurality of pixels for displaying an image, and a bezel area surrounding the display area.

종래의 표시 장치는 디스플레이 패널의 테두리(또는 가장자리 부분)에 배치된 베젤 영역을 가리기 위한 베젤(또는 기구물)을 필요로 하고, 베젤의 폭으로 인하여 베젤 폭(bezel width)이 증가할 수 있다.A conventional display device requires a bezel (or a device) to cover the bezel area disposed on the edge (or edge portion) of the display panel, and the bezel width may increase due to the width of the bezel.

최근에는 표시 장치를 격자 형태로 배열하여 대화면을 구현하는 멀티 스크린 표시 장치가 상용화되고 있다.Recently, a multi-screen display device that implements a large screen by arranging the display devices in a grid shape has been commercialized.

그러나, 종래의 멀티 스크린 표시 장치는 복수의 표시 장치 각각의 베젤 영역 또는 베젤로 인하여 인접한 표시 장치들 사이에 심(seam)이라는 경계 부분이 존재하게 된다. 이러한 경계 부분은 멀티 스크린 표시 장치의 전체 화면에 하나의 영상을 표시할 때 영상의 단절감(또는 불연속성)을 줌으로써 영상의 몰입도를 저하시킨다.However, in the conventional multi-screen display device, a boundary portion called a seam exists between adjacent display devices due to the bezel area or bezel of each of the plurality of display devices. This boundary portion reduces the immersion of the image by giving a sense of disconnection (or discontinuity) of the image when one image is displayed on the entire screen of the multi-screen display device.

본 명세서는 제로 베젤 폭을 갖는 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.An object of the present specification is to provide a display device having a zero bezel width and a multi-screen display device including the same.

본 명세서의 실시예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The problems to be solved according to the embodiments of the present specification are not limited to the above-mentioned problems, and other problems not mentioned are those of ordinary skill in the art to which the technical idea of the present specification belongs from the description below. can be clearly understood by

본 명세서의 몇몇 예에 따른 표시 장치는 제 1 기판 상에 제 1 방향과 제 1 방향을 가로지르는 제 2 방향을 따라 배열된 복수의 화소를 갖는 표시부, 표시부에 배치되고 복수의 화소에 연결된 화소 구동 라인들, 화소 구동 라인들을 덮는 절연층, 및 절연층 상에 배치되고 화소 구동 라인들에 전기적으로 연결된 제 1 패드부를 포함하며, 제 1 패드부는 절연층에 형성된 컨택홀을 통해 화소 구동 라인들 각각과 전기적으로 연결된 복수의 제 1 패드, 및 복수의 제 1 패드 각각을 덮는 복수의 보조 패드를 포함할 수 있다.A display device according to some examples of the present specification includes a display unit having a plurality of pixels arranged in a first direction and a second direction crossing the first direction on a first substrate, and driving pixels disposed in the display unit and connected to the plurality of pixels Lines, an insulating layer covering the pixel driving lines, and a first pad part disposed on the insulating layer and electrically connected to the pixel driving lines, wherein the first pad part is formed on each of the pixel driving lines through a contact hole formed in the insulating layer It may include a plurality of first pads electrically connected to and a plurality of auxiliary pads covering each of the plurality of first pads.

본 명세서의 몇몇 예에 따른 멀티 스크린 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 제 1 기판 상에 제 1 방향과 제 1 방향을 가로지르는 제 2 방향을 따라 배열된 복수의 화소를 갖는 표시부, 표시부에 배치되고 복수의 화소에 연결된 화소 구동 라인들, 화소 구동 라인들을 덮는 절연층, 및 절연층 상에 배치되고 화소 구동 라인들에 전기적으로 연결된 제 1 패드부를 포함하며, 제 1 패드부는 절연층에 형성된 컨택홀을 통해 화소 구동 라인들 각각과 전기적으로 연결된 복수의 제 1 패드, 및 복수의 제 1 패드 각각을 덮는 복수의 보조 패드를 포함할 수 있다.A multi-screen display device according to some examples of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction, and each of the plurality of display modules includes a display device. The display device includes a display unit having a plurality of pixels arranged in a first direction and a second direction crossing the first direction on a first substrate, pixel driving lines disposed in the display unit and connected to the plurality of pixels, and a pixel an insulating layer covering the driving lines, and a first pad part disposed on the insulating layer and electrically connected to the pixel driving lines, wherein the first pad part is electrically connected to each of the pixel driving lines through a contact hole formed in the insulating layer It may include a plurality of first pads and a plurality of auxiliary pads covering each of the plurality of first pads.

위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.Specific details according to various examples of the present specification other than the means for solving the above-mentioned problems are included in the description and drawings below.

본 명세서의 몇몇 실시예는 제로화된 베젤 폭을 가지거나 에어 베젤 구조를 갖는 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.Some embodiments of the present specification may provide a display device having a zeroed bezel width or an air bezel structure, and a multi-screen display device including the same.

본 명세서의 몇몇 실시예는 제 1 패드에 전기적으로 연결된 보조 패드를 포함함으로써 보조 패드를 통해 제 1 패드들의 실질적인 길이(또는 크기)를 연장시키는 효과를 가지며, 이에 의해 에어 베젤 구조에서 제 1 패드와 라우팅 라인 간의 접촉 면적을 증가시키고, 이를 통해 제 1 패드와 라우팅 라인 간의 접촉 불량을 방지할 수 있다.Some embodiments of the present specification have the effect of extending a substantial length (or size) of the first pads through the auxiliary pad by including the auxiliary pad electrically connected to the first pad, whereby the first pad and the first pad in the air bezel structure are effective. By increasing the contact area between the routing lines, it is possible to prevent a contact defect between the first pad and the routing line through this.

본 명세서의 몇몇 실시예는 전체 화면에 하나의 영상을 표시할 때 영상을 단절감 없이 표시할 수 있는 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.Some embodiments of the present specification may provide a display device capable of displaying an image without a sense of disconnection when displaying one image on the entire screen, and a multi-screen display device including the same.

위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 및 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.Since the contents of the problems to be solved, the problem solving means, and the effects mentioned above do not specify the essential characteristics of the claims, the scope of the claims is not limited by the matters described in the content of the invention.

도 1은 본 명세서의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2a는 도 1에 도시된 일 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 2b는 도 1에 도시된 다른 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 2c는 도 1에 도시된 또 다른 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 3은 도 1에 도시된 'A'부분의 확대도이다.
도 4는 도 1과 도 3에 도시된 하나의 화소에 대한 등가 회로도이다.
도 5는 도 1 및 도 3에 도시된 게이트 구동 회로를 나타내는 도면이다.
도 6은 본 명세서의 일 실시예에 따른 표시 장치를 나타내는 후면 사시도이다.
도 7은 도 6에 도시된 선 I-I'의 단면도이다.
도 8은 도 7에 도시된 'B' 부분의 확대도이다.
도 9는 도 6에 도시된 선 II-II'의 단면도이다.
도 10은 도 9에 도시된 'C' 부분의 확대도이다.
도 11은 도 6, 도 7, 및 도 9에 도시된 제 2 기판을 나타내는 도면이다.
도 12는 도 11에 도시된 선 III-III'의 단면도이다.
도 13a 내지 도 13d는 본 명세서의 일 실시예에 따른 표시 장치에서, 패드부와 라우팅부의 형성 방법을 나타내는 도면이다.
도 14는 본 명세서의 다른 실시 예에 따른 표시 장치를 설명하기 위한 도면이다.
도 15는 본 명세서의 또 다른 실시 예에 따른 표시 장치를 설명하기 위한 도면이다.
도 16a 내지 도 16e는 본 명세서의 또 다른 실시예에 따른 표시 장치에서, 패드부와 라우팅부의 형성 방법을 나타내는 도면이다.
도 17은 본 명세서의 또 다른 실시 예에 따른 표시 장치를 설명하기 위한 도면이다.
도 18은 본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치를 나타내는 도면이다.
도 19는 도 18에 도시된 선 IV-IV'의 단면도이다.
1 is a plan view illustrating a display device according to an exemplary embodiment of the present specification.
FIG. 2A is a diagram illustrating one pixel according to the exemplary embodiment shown in FIG. 1 .
FIG. 2B is a diagram illustrating one pixel according to another exemplary embodiment illustrated in FIG. 1 .
FIG. 2C is a diagram illustrating one pixel according to another exemplary embodiment illustrated in FIG. 1 .
FIG. 3 is an enlarged view of part 'A' shown in FIG. 1 .
4 is an equivalent circuit diagram of one pixel shown in FIGS. 1 and 3 .
5 is a diagram illustrating the gate driving circuit shown in FIGS. 1 and 3 .
6 is a rear perspective view illustrating a display device according to an exemplary embodiment of the present specification.
Fig. 7 is a cross-sectional view taken along the line II' shown in Fig. 6;
FIG. 8 is an enlarged view of part 'B' shown in FIG. 7 .
9 is a cross-sectional view taken along the line II-II' shown in FIG. 6 .
FIG. 10 is an enlarged view of part 'C' shown in FIG. 9 .
11 is a view showing the second substrate shown in FIGS. 6, 7, and 9 .
12 is a cross-sectional view taken along line III-III' shown in FIG. 11 .
13A to 13D are diagrams illustrating a method of forming a pad unit and a routing unit in a display device according to an exemplary embodiment of the present specification.
14 is a diagram for describing a display device according to another exemplary embodiment of the present specification.
15 is a diagram for describing a display device according to another exemplary embodiment of the present specification.
16A to 16E are diagrams illustrating a method of forming a pad unit and a routing unit in a display device according to another exemplary embodiment of the present specification.
17 is a diagram for describing a display device according to another exemplary embodiment of the present specification.
18 is a diagram illustrating a multi-screen display device according to an exemplary embodiment of the present specification.
19 is a cross-sectional view taken along line IV-IV' shown in FIG. 18;

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present specification, and a method for achieving them, will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present specification is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the present embodiments allow the disclosure of the present specification to be complete, and common knowledge in the technical field to which this specification belongs It is provided to fully inform those who have the scope of the invention, and the present specification is only defined by the scope of the claims.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present specification are exemplary, and thus the present specification is not limited to the illustrated matters. Like reference numerals refer to like elements throughout. In addition, in the description of the present specification, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present specification, the detailed description thereof will be omitted. When "includes," "has," "consisting of," etc. mentioned in this specification are used, other parts may be added unless "only" is used. When a component is expressed in the singular, cases including the plural are included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no explicit description of the error range, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들면, "상에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, when the positional relationship of the two parts is described as "on," "upper," "lower," "nextly", for example, "just" Alternatively, one or more other parts may be placed between two parts unless "directly" is used.

시간 관계에 대한 설명일 경우, "후에," 에 "이어서," "다음에," "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, when the temporal precedence is described as “after,” to “following,” “after,” “before”, etc., it is not continuous unless “immediately” or “directly” is used. cases may be included.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various elements, these elements are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present specification.

본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.In describing the components of the present specification, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the elements from other elements, and the essence, order, order, or number of the elements are not limited by the terms. When it is described that a component is “connected,” “coupled,” or “connected” to another component, the component may be directly connected or connected to the other component, but indirectly without specifically expressly stated. It should be understood that other components may be “interposed” between each component that is connected or can be connected.

"적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제 1, 제 2, 및 제 3 구성요소의 적어도 하나"의 의미는 제 1, 제 2, 또는 제 3 구성요소뿐만 아니라, 제 1, 제 2, 및 제 3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다. “At least one” should be understood to include all combinations of one or more of the associated elements. For example, the meaning of "at least one of the first, second, and third components" means not only the first, second, or third components, but also two of the first, second, and third components. It can be said to include a combination of all or more components.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present specification may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be

이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.Hereinafter, referring to the embodiments of the present specification through the accompanying drawings and embodiments, as follows. The scales of the components shown in the drawings have different scales from the actual ones for convenience of description, and thus are not limited to the scales shown in the drawings.

도 1은 본 명세서의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.1 is a plan view illustrating a display device according to an exemplary embodiment of the present specification.

도 1을 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(또는 표시 패널)(10)는 표시부(AA)를 갖는 제 1 기판(100), 제 1 기판(100)의 표시부(AA) 상에 복수의 화소(P), 및 제 1 패드부(110)를 포함할 수 있다.Referring to FIG. 1 , a display device (or display panel) 10 according to an exemplary embodiment of the present specification includes a first substrate 100 having a display unit AA and a display unit AA of the first substrate 100 . may include a plurality of pixels P, and a first pad unit 110 .

제 1 기판(100)은 제 1 기판, 베이스 기판, 또는 화소 어레이 기판으로 표현될 수 있다. 예를 들어, 제 1 기판(100)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다.The first substrate 100 may be expressed as a first substrate, a base substrate, or a pixel array substrate. For example, the first substrate 100 may be a glass substrate, a bendable or bendable thin glass substrate, or a plastic substrate.

표시부(AA)는 영상이 표시되는 영역으로써, 활성부, 활성 영역, 또는 표시 영역으로 표현될 수도 있다. 표시부(AA)의 크기는 기판(또는 표시 장치)(10)의 크기와 동일할 수 있다. 예를 들어, 표시부(AA)의 크기는 제 1 기판(100)의 제 1 면의 전체 크기와 동일할 수 있다. 이에 따라, 표시부(AA)는 제 1 기판(100)의 전면 전체에 구현(또는 배치)됨으로써 제 1 기판(100)은 표시부(AA) 전체를 둘러싸도록 제 1 면의 가장자리 부분을 따라 마련되는 불투명한 비표시 영역을 포함하지 않는다. 따라서, 표시 장치의 전면 전체는 표시부(AA)를 구현할 수 있다.The display area AA is an area on which an image is displayed and may be expressed as an active area, an active area, or a display area. The size of the display unit AA may be the same as the size of the substrate (or display device) 10 . For example, the size of the display unit AA may be the same as the overall size of the first surface of the first substrate 100 . Accordingly, the display unit AA is implemented (or disposed) on the entire front surface of the first substrate 100 so that the first substrate 100 is opaque provided along the edge of the first surface to surround the entire display unit AA. It does not include one non-display area. Accordingly, the entire front surface of the display device may implement the display unit AA.

표시부(AA)의 끝단(또는 최외곽)은 제 1 기판(100)의 외측면(OS)과 중첩하거나 제 1 기판(100)의 외측면(OS)에 정렬(align)될 수 있다. 예를 들어, 표시 장치의 두께 방향(Z)을 기준으로, 표시부(AA)의 측면은 제 1 기판(100)의 외측면(OS)으로부터 수직하게 연장된 수직 연장선에 정렬될 수 있다. 표시부(AA)의 측면은 별도의 기구물에 의해 둘러싸이지 않고 오직 공기(air)에 의해서만 둘러싸일 수 있다. 즉, 표시부(AA)의 모든 측면은 별도의 기구물에 의해 둘러싸이지 않고 공기(air)와 직접 접촉하는 구조가 될 수 있다. 따라서, 표시부(AA)의 끝단과 대응되는 제 1 기판(100)의 외측면(OS)이 공기에 의해서만 둘러싸임으로써 본 명세서에 따른 표시 장치는 표시부(AA)의 끝단(또는 측면)이 불투명한 비표시 영역 아닌 공기(air)에 의해 둘러싸이는 에어-베젤(air-bezel) 구조 또는 베젤이 없는(또는 제로화된 베젤) 구조를 가질 수 있다.The end (or outermost) of the display unit AA may overlap the outer surface OS of the first substrate 100 or may be aligned with the outer surface OS of the first substrate 100 . For example, based on the thickness direction Z of the display device, the side surface of the display unit AA may be aligned with a vertical extension line extending vertically from the outer surface OS of the first substrate 100 . The side surface of the display unit AA may not be surrounded by a separate mechanism, but may be surrounded only by air. That is, all sides of the display unit AA may have a structure in direct contact with air without being surrounded by a separate mechanism. Accordingly, since the outer surface OS of the first substrate 100 corresponding to the end of the display unit AA is surrounded only by air, in the display device according to the present specification, the end (or side) of the display unit AA is opaque. The non-display area may have an air-bezel structure surrounded by air or a bezel-free (or zeroed bezel) structure.

복수의 화소(P)는 제 1 기판(100)의 표시부(AA) 상에 제 1 방향(X)과 제 2 방향(Y) 각각을 따라 제 1 간격(D1)을 가지도록 배열(또는 배치)될 수 있다. 제 1 방향(X)은 가로 방향 또는 수평 방향이거나 제 1 기판(100) 또는 표시 장치의 제 1 길이 방향(예를 들면, 가로 길이 방향)일 수 있다. 제 2 방향(Y)은 세로 방향 또는 수직 방향이거나 제 1 기판(100) 또는 표시 장치의 제 2 길이 방향(예를 들면, 세로 길이 방향)일 수 있다.The plurality of pixels P are arranged (or arranged) on the display unit AA of the first substrate 100 to have a first interval D1 in each of the first direction X and the second direction Y. can be The first direction X may be a horizontal direction or a horizontal direction, or a first longitudinal direction (eg, a horizontal longitudinal direction) of the first substrate 100 or the display device. The second direction Y may be a vertical direction or a vertical direction, or a second longitudinal direction (eg, a vertical longitudinal direction) of the first substrate 100 or the display device.

복수의 화소(P) 각각은 제 1 기판(100)의 표시부(AA) 상에 정의된 복수의 화소 영역 상에 구현될 수 있다. 복수의 화소 영역 각각은 제 1 방향(X)과 나란한 제 1 길이(L1), 및 제 2 방향(Y)과 나란한 제 2 길이(L2)를 가질 수 있다. 제 1 길이(L1)는 제 2 길이(L2)와 동일하거나 제 1 간격(D1)과 동일할 수 있다. 제 1 길이(L1)와 제 2 길이(L2)는 제 1 간격(D1)과 동일할 수 있다. 이에 따라, 복수의 화소(또는 화소 영역)(P)는 모두 동일한 크기를 가질 수 있다. 예를 들어, 제 1 길이(L1)는 제 1 폭, 가로 길이, 또는 가로 폭으로 표현될 수도 있다. 제 2 길이(L2)는 제 2 폭, 세로 길이, 또는 세로 폭으로 표현될 수도 있다.Each of the plurality of pixels P may be implemented on a plurality of pixel areas defined on the display unit AA of the first substrate 100 . Each of the plurality of pixel areas may have a first length L1 parallel to the first direction X and a second length L2 parallel to the second direction Y. The first length L1 may be equal to the second length L2 or may be equal to the first interval D1. The first length L1 and the second length L2 may be equal to the first distance D1 . Accordingly, the plurality of pixels (or pixel areas) P may all have the same size. For example, the first length L1 may be expressed as a first width, a horizontal length, or a horizontal width. The second length L2 may be expressed as a second width, a vertical length, or a vertical width.

제 1 방향(X)과 제 2 방향(Y) 각각을 따라 인접한 2개의 화소(P)는 제조 공정 상의 오차 범위 내에서 동일한 제 1 간격(D1)을 가질 수 있다. 제 1 간격(D1)은 인접한 2개의 화소(P) 사이의 피치(pitch)(또는 화소 피치)일 수 있다. 예를 들어, 제 1 간격(또는 화소 피치)(D1)은 인접한 2개의 화소(P) 각각의 중심부 사이의 최단 거리(또는 최단 길이)일 수 있다.Two pixels P adjacent in each of the first direction X and the second direction Y may have the same first interval D1 within an error range in the manufacturing process. The first interval D1 may be a pitch (or pixel pitch) between two adjacent pixels P. For example, the first interval (or pixel pitch) D1 may be the shortest distance (or the shortest length) between the centers of each of the two adjacent pixels P.

일 실시예에 따른 복수의 화소(P) 각각은 제 1 기판(100) 상의 화소 영역에 구현된 화소 회로를 포함하는 회로층, 및 회로층 상에 배치되어 화소 회로에 연결된 발광 소자층을 포함할 수 있다. 화소 회로는 화소 영역에 배치된 화소 구동 라인들로부터 공급되는 데이터 신호와 스캔 신호에 응답하여 데이터 신호에 대응되는 데이터 전류를 출력한다. 발광 소자층은 화소 회로로부터 공급되는 데이터 전류에 의해 발광하는 발광층을 포함할 수 있다. 이러한 화소 구동 라인들, 화소 회로, 및 발광 소자층에 대해서는 후술한다.Each of the plurality of pixels P according to an embodiment may include a circuit layer including a pixel circuit implemented in a pixel area on the first substrate 100 and a light emitting device layer disposed on the circuit layer and connected to the pixel circuit. can The pixel circuit outputs a data current corresponding to the data signal in response to the data signal and the scan signal supplied from the pixel driving lines disposed in the pixel area. The light emitting device layer may include a light emitting layer that emits light by a data current supplied from the pixel circuit. Such pixel driving lines, a pixel circuit, and a light emitting element layer will be described later.

복수의 화소(P)는 최외곽 화소들(Po) 및 내부 화소들(Pi)로 구분될 수 있다.The plurality of pixels P may be divided into outermost pixels Po and internal pixels Pi.

최외곽 화소들(Po)은 복수의 화소(P) 중에서 제 1 기판(100)의 외측면(OS)에 가장 인접하게 배치된 화소들일 수 있다.The outermost pixels Po may be pixels disposed closest to the outer surface OS of the first substrate 100 among the plurality of pixels P.

최외곽 화소들(Po)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반이거나 절반 이하일 수 있다. 예를 들어, 제 2 간격(D2)은 최외곽 화소들(Po)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 최단 거리(또는 최단 길이)일 수 있다.The second distance D2 between the center of the outermost pixels Po and the outer surface OS of the first substrate 100 may be half or less than half of the first gap D1 . For example, the second distance D2 may be the shortest distance (or the shortest length) between the center of the outermost pixels Po and the outer surface OS of the first substrate 100 .

제 2 간격(D2)이 제 1 간격(D1)의 절반을 초과할 때, 제 1 기판(100)은 제 1 간격(D1)의 절반과 제 2 간격(D2)의 차이만큼 표시부(AA)보다 더 큰 크기를 가져야만 하고, 이로 인해, 최외곽 화소(Po)의 끝단과 제 1 기판(100)의 외측면(OS) 사이의 영역은 표시부(AA) 전체를 둘러싸는 비표시 영역으로 구성될 수 있다. 예를 들어, 제 2 간격(D2)이 제 1 간격(D1)의 절반을 초과할 때, 제 1 기판(100)은 표시부(AA) 전체를 둘러싸는 비표시 영역에 따른 베젤 영역을 필연적으로 포함하게 된다. 이와 달리, 제 2 간격(D2)이 제 1 간격(D1)의 절반이거나 절반 이하일 때, 최외곽 화소(Po)의 끝단이 제 1 기판(100)의 외측면(OS)에 정렬되거나 표시부(AA)의 끝단(AA)이 제 1 기판(100)의 외측면(OS)에 정렬될 수 있으며, 이로 인하여, 표시부(AA)는 제 1 기판(100)의 전면 전체에 구현(또는 배치)될 수 있다.When the second interval D2 exceeds half of the first interval D1, the first substrate 100 is larger than the display unit AA by the difference between the half of the first interval D1 and the second interval D2. It should have a larger size, and therefore, the area between the end of the outermost pixel Po and the outer surface OS of the first substrate 100 may be configured as a non-display area surrounding the entire display unit AA. can For example, when the second interval D2 exceeds half of the first interval D1 , the first substrate 100 inevitably includes a bezel area corresponding to the non-display area surrounding the entire display area AA. will do On the other hand, when the second distance D2 is half or less than half of the first distance D1 , the end of the outermost pixel Po is aligned with the outer surface OS of the first substrate 100 or the display unit AA ) may be aligned with the outer surface OS of the first substrate 100 , and thus the display unit AA may be implemented (or disposed) on the entire front surface of the first substrate 100 . have.

내부 화소들(Pi)은 복수의 화소(P) 중에서 최외곽 화소들(Po)을 제외한 나머지 화소들 또는 복수의 화소(P) 중에서 최외곽 화소들(Po)에 의해 둘러싸이는 화소들일 수 있다. 이러한 내부 화소들(Pi)은 최외곽 화소(Po)와 다른 구성 또는 구조로 구현될 수 있다.The internal pixels Pi may be pixels other than the outermost pixels Po among the plurality of pixels P or pixels surrounded by the outermost pixels Po among the plurality of pixels P. These internal pixels Pi may be implemented in a configuration or structure different from that of the outermost pixel Po.

제 1 패드부(110)는 제 1 패드부 또는 전면 패드부일 수 있다. 제 1 패드부(110)는 구동 회로부로부터 데이터 신호, 게이트 제어 신호, 화소 구동 전원, 레퍼런스 전압, 및 화소 공통 전압 등을 수신하기 위한 복수의 패드를 포함할 수 있다.The first pad unit 110 may be a first pad unit or a front pad unit. The first pad unit 110 may include a plurality of pads for receiving a data signal, a gate control signal, a pixel driving power, a reference voltage, and a pixel common voltage from the driving circuit unit.

제 1 패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 면 중 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)에 포함될 수 있다. 즉, 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)은 복수의 패드 중 적어도 하나를 포함할 수 있다. 이에 따라, 복수의 패드는 표시부(AA) 내부에 배치되거나 포함됨으로써 제 1 기판(100) 상에는 제 1 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다. 따라서, 최외곽 화소(Po)는 제 1 패드부(110)를 포함함으로써 제 1 패드부(110)를 포함하지 않는 내부 화소(Pi)와 다른 구성 또는 구조로 구현될 수 있다.The first pad unit 110 may be included in the outermost pixels Po disposed on the first edge of the first surface of the first substrate 100 parallel to the first direction X. That is, the outermost pixels Po disposed on the first edge of the first substrate 100 may include at least one of the plurality of pads. Accordingly, since the plurality of pads are disposed or included in the display unit AA, a non-display area (or bezel area) according to the first pad unit 110 is not formed or does not exist on the first substrate 100 . Accordingly, since the outermost pixel Po includes the first pad part 110 , it may be implemented in a configuration or structure different from that of the internal pixel Pi not including the first pad part 110 .

예를 들어, 제 1 패드부(110)가 최외곽 화소들(Po) 내부에 형성되지 않고, 최외곽 화소들(Po)과 제 1 기판(100)의 외측면(OS) 사이에 배치될 때, 제 1 기판(100)은 제 1 패드부(110)가 형성되는 영역에 대응되는 비표시 영역을 가지게 되며, 이러한 비표시 영역으로 인하여 최외곽 화소들(Po)과 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반을 초과하게 될 뿐만 아니라 제 1 기판(100) 전체가 표시부(AA)으로 구현될 수 없게 되며, 비표시 영역을 가리기 위한 별도의 베젤이 필요하게 된다. 이와 달리, 본 명세서에 따른 제 1 패드부(110)는 최외곽 화소들(Po) 내부에 포함되도록 구현되며, 이로 인하여 제 1 기판(100)의 외측면(OS)과 최외곽 화소들(Po)의 끝단 사이에는 제 1 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.For example, when the first pad part 110 is not formed inside the outermost pixels Po and is disposed between the outermost pixels Po and the outer surface OS of the first substrate 100 , , the first substrate 100 has a non-display area corresponding to the area in which the first pad part 110 is formed, and due to this non-display area, the outermost pixels Po and the first substrate 100 are separated. The second distance D2 between the outer surfaces OS not only exceeds half of the first gap D1 , but the entire first substrate 100 cannot be implemented as the display unit AA, and the non-display area A separate bezel is required to cover the Contrary to this, the first pad unit 110 according to the present specification is implemented to be included in the outermost pixels Po, and thereby the outer surface OS of the first substrate 100 and the outermost pixels Po ), a non-display area (or a bezel area) according to the first pad part 110 is not formed or does not exist between the ends.

일 실시예에 따른 제 1 패드부(110)는 제 1 화소 구동 전원 패드들, 제 1 데이터 패드들, 제 1 레퍼런스 전압 패드들, 제 1 게이트 패드들, 및 제 1 화소 공통 전압 패드들을 포함할 수 있으나, 이에 한정되는 것은 아니다.The first pad unit 110 according to an embodiment may include first pixel driving power pads, first data pads, first reference voltage pads, first gate pads, and first pixel common voltage pads. However, the present invention is not limited thereto.

본 명세서의 일 실시예에 따른 표시 장치(또는 표시 패널)(10)는 표시부(AA) 내에 배치된 게이트 구동 회로(150)를 포함할 수 있다.The display device (or display panel) 10 according to the exemplary embodiment of the present specification may include the gate driving circuit 150 disposed in the display unit AA.

게이트 구동 회로(150)는 제 1 기판(100) 상에 배치된 화소들(P)에 스캔 신호(또는 게이트 신호)를 공급할 수 있도록 표시부(AA) 내에 배치된다. 게이트 구동 회로(150)는 제 1 방향(X)과 나란한 수평 라인에 배치된 화소들(P)에 스캔 신호를 동시에 공급할 수 있다. 예를 들어, 게이트 구동 회로(150)는 하나의 수평 라인에 배치된 화소들(P)에 적어도 하나의 스캔 신호를 공급할 수 있다.The gate driving circuit 150 is disposed in the display unit AA to supply a scan signal (or a gate signal) to the pixels P disposed on the first substrate 100 . The gate driving circuit 150 may simultaneously supply a scan signal to the pixels P disposed on a horizontal line parallel to the first direction X. For example, the gate driving circuit 150 may supply at least one scan signal to the pixels P disposed on one horizontal line.

일 실시예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부를 포함하는 쉬프트 레지스터로 구현될 수 있다. 즉, 본 예에 따른 표시 장치는 제 1 기판(100) 상의 표시부(AA)에 배치되고 화소들(P)에 스캔 신호를 공급하는 쉬프트 레지스터를 포함할 수 있다.The gate driving circuit 150 according to an embodiment may be implemented as a shift register including a plurality of stage circuit units. That is, the display device according to the present example may include a shift register disposed on the display unit AA on the first substrate 100 and supplying a scan signal to the pixels P.

복수의 스테이지 회로부 각각은 제 1 방향(X)을 따라 제 1 기판(100)의 각 수평 라인에 이격 배치된 복수의 브랜치 회로(branch circuit)를 포함할 수 있다. 복수의 브랜치 회로 각각은 적어도 하나의 박막 트랜지스터(또는 브랜치 박막 트랜지스터)를 포함하고, 제 1 방향(X)을 따라 한 수평 라인 내에서 적어도 하나의 화소(P)(또는 화소 영역) 사이마다 하나씩 배치될 수 있다. 이러한 복수의 스테이지 회로부 각각은 표시부(AA) 내에서 복수의 화소(P) 사이에 흩어져 배치된 게이트 제어 라인들을 통해서 공급되는 게이트 제어 신호에 따른 복수의 브랜치 회로의 구동에 따라 스캔 신호를 생성하여 해당하는 수평 라인에 배치되어 있는 화소들(P)에 스캔 신호를 공급할 수 있다.Each of the plurality of stage circuit units may include a plurality of branch circuits spaced apart from each other on each horizontal line of the first substrate 100 in the first direction (X). Each of the plurality of branch circuits includes at least one thin film transistor (or branch thin film transistor), and is disposed between at least one pixel P (or pixel region) within one horizontal line along the first direction X. can be Each of the plurality of stage circuit units generates a scan signal according to driving of a plurality of branch circuits according to a gate control signal supplied through gate control lines scattered among the plurality of pixels P in the display unit AA and generates a corresponding scan signal. A scan signal may be supplied to the pixels P disposed on a horizontal line.

도 2a는 도 1에 도시된 일 실시예에 따른 하나의 화소를 나타내는 도면이고, 도 2b는 도 1에 도시된 다른 실시예에 따른 하나의 화소를 나타내는 도면이며, 도 2c는 도 1에 도시된 또 다른 실시예에 따른 하나의 화소를 나타내는 도면이다.FIG. 2A is a diagram illustrating one pixel according to the exemplary embodiment illustrated in FIG. 1 , FIG. 2B is a diagram illustrating one pixel according to another exemplary embodiment illustrated in FIG. 1 , and FIG. 2C is the diagram illustrated in FIG. 1 . It is a diagram illustrating one pixel according to another embodiment.

도 1 및 도 2a를 참조하면, 본 명세서의 일 실시예에 따른 하나의 화소(또는 단위 화소)(P)는 화소 영역(PA)에 배치된 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4)를 포함할 수 있다.1 and 2A , one pixel (or unit pixel) P according to an exemplary embodiment of the present specification includes first to fourth sub-pixels SP1, SP2, and SP3 disposed in the pixel area PA. , SP4).

제 1 부화소(SP1)는 화소 영역(PA)의 제 1 부화소 영역에 배치되고, 제 2 부화소(SP2)는 화소 영역(PA)의 제 2 부화소 영역에 배치되고, 제 3 부화소(SP3)는 화소 영역(PA)의 제 3 부화소 영역에 배치되고, 제 4 부화소(SP4)는 화소 영역(PA)의 제 4 부화소 영역에 배치될 수 있다.The first subpixel SP1 is disposed in the first subpixel area of the pixel area PA, the second subpixel SP2 is disposed in the second subpixel area of the pixel area PA, and the third subpixel SP3 may be disposed in the third subpixel area of the pixel area PA, and the fourth subpixel SP4 may be disposed in the fourth subpixel area of the pixel area PA.

일 실시예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 2Х2 형태 또는 쿼드(quad) 구조로 배치될 수 있다. 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 발광 영역(EA1, EA2, EA3, EA4) 및 회로 영역(CA1, CA2, CA3, CA4)을 포함할 수 있다. 예를 들어, 발광 영역(EA1, EA2, EA3, EA4)은 개구 영역, 개구부, 또는 발광부로 표현할 수 있다.Each of the first to fourth sub-pixels SP1 , SP2 , SP3 , and SP4 according to an embodiment may be disposed in a 2Х2 shape or a quad structure. Each of the first to fourth subpixels SP1 , SP2 , SP3 , and SP4 may include an emission area EA1 , EA2 , EA3 , EA4 and a circuit area CA1 , CA2 , CA3 , and CA4 . For example, the light emitting areas EA1 , EA2 , EA3 , and EA4 may be expressed as an opening area, an opening, or a light emitting part.

제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 서로 동일한 크기를 갖는 정사각 형태를 갖는 균등 쿼드 구조를 가질 수 있다. 일 실시예에 따르면, 균등 쿼드 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 부화소 영역 내에서 화소(P)의 중심부(CP) 쪽으로 치우져 배치되거나 화소(P)의 중심부(CP)에 집중되어 배치될 수 있다. 다른 실시예에 따르면, 균등 쿼드 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 해당하는 부화소 영역의 중심부에 배치될 수 있다.Each of the light emitting areas EA1 , EA2 , EA3 , and EA4 of the first to fourth subpixels SP1 , SP2 , SP3 , and SP4 may have an equivalent quad structure having a square shape having the same size as each other. According to an embodiment, the light emitting areas EA1 , EA2 , EA3 , and EA4 having an even quad structure have a size smaller than a quarter size of the pixel P and the central portion CP of the pixel P in the subpixel area. ), or may be arranged to be concentrated in the center CP of the pixel P. According to another exemplary embodiment, the light emitting areas EA1 , EA2 , EA3 , and EA4 having a uniform quad structure may have a size smaller than a quarter size of the pixel P and be disposed in the center of the corresponding subpixel area.

도 1 및 도 2b를 참조하면, 다른 실시예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 각기 다른 크기를 갖는 비균등 쿼드 구조로 배치될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 각기 다른 크기를 갖는 비균등 쿼드 구조로 배치될 수 있다.1 and 2B , each of the first to fourth subpixels SP1 , SP2 , SP3 , and SP4 according to another exemplary embodiment may be arranged in a non-uniform quad structure having different sizes. For example, the emission areas EA1 , EA2 , EA3 , and EA4 of each of the first to fourth subpixels SP1 , SP2 , SP3 , and SP4 may be arranged in a non-uniform quad structure having different sizes.

비균등 쿼드 구조를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 크기는 해상도, 발광 효율, 또는 화질 등에 따라 설정될 수 있다. 일 실시예에 따르면, 발광 영역(EA1, EA2, EA3, EA4)이 비균등 쿼드 구조를 가질 때, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4) 중 제 4 부화소(SP4)의 발광 영역(EA4)이 가장 작은 크기를 가질 수 있고, 제 3 부화소(SP3)의 발광 영역(EA3)이 가장 큰 크기를 가질 수 있다. 예를 들어, 비균등 쿼드 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 중심부(CP) 주변에 집중되어 배치될 수 있다.The size of each of the first to fourth sub-pixels SP1 , SP2 , SP3 , and SP4 having a non-uniform quad structure may be set according to resolution, luminous efficiency, or image quality. According to an embodiment, when the emission areas EA1 , EA2 , EA3 , and EA4 have a non-uniform quad structure, each of the emission areas EA1 and EA2 of the first to fourth sub-pixels SP1 , SP2 , SP3 and SP4 , EA3 and EA4 , the emission area EA4 of the fourth subpixel SP4 may have the smallest size, and the emission area EA3 of the third subpixel SP3 may have the largest size. For example, the emission areas EA1 , EA2 , EA3 , and EA4 having a non-uniform quad structure may be concentrated around the central portion CP of the pixel P.

도 1 및 도 2c를 참조하면, 또 다른 실시예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 1Х4 형태 또는 균등 스트라이프(stripe) 구조를 가질 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 1Х4 형태 또는 균등 스트라이프(stripe) 구조를 가질 수 있다.1 and 2C , each of the first to fourth subpixels SP1 , SP2 , SP3 , and SP4 according to another exemplary embodiment may have a 1Х4 shape or a uniform stripe structure. For example, each of the light emitting areas EA1 , EA2 , EA3 , and EA4 of the first to fourth subpixels SP1 , SP2 , SP3 , and SP4 may have a 1Х4 shape or a uniform stripe structure.

균등 스트라이프 구조를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 제 1 방향(X)과 나란한 단변과 제 2 방향(Y)과 나란한 장변을 갖는 직사각 형태를 가질 수 있다.The light emitting areas EA1, EA2, EA3, and EA4 of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 having a uniform stripe structure have a short side parallel to the first direction (X) and a second direction (Y). ) and may have a rectangular shape with a long side parallel to it.

일 실시예에 따른 균등 스트라이프 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 부화소 영역 내에서 화소(P)의 중심부(CP) 쪽으로 치우져 배치되거나 화소(P)의 중심부(CP)에 집중되어 배치될 수 있다.The light emitting areas EA1 , EA2 , EA3 , and EA4 having a uniform stripe structure according to an exemplary embodiment have a size smaller than a quarter size of the pixel P and the central portion CP of the pixel P in the sub-pixel area It may be disposed to be shifted toward the side or may be disposed to be concentrated in the central portion CP of the pixel P.

다른 실시예에 따른 균등 스트라이프 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 해당하는 부화소 영역의 중심부에 배치될 수 있다.The light emitting areas EA1 , EA2 , EA3 , and EA4 having a uniform stripe structure according to another exemplary embodiment may have a size smaller than a quarter size of the pixel P and may be disposed in the center of the corresponding subpixel area.

또 다른 실시예에 따른 균등 스트라이프 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기와 동일한 크기를 가지면서 해당하는 부화소 영역 전체에 배치될 수 있다.According to another exemplary embodiment, the light emitting areas EA1 , EA2 , EA3 , and EA4 having a uniform stripe structure may have the same size as the quarter size of the pixel P and may be disposed in the entire corresponding sub-pixel area.

대안적으로, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 각기 다른 크기를 갖는 비균등 스트라이프 구조를 가질 수 있다. 일 실시예에 따르면, 발광 영역(EA1, EA2, EA3, EA4)이 비균등 스트라이프 구조를 가질 때, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4) 중 제 4 부화소(SP4)의 발광 영역(EA4)이 가장 작은 크기를 가질 수 있고, 제 3 부화소(SP3)의 발광 영역(EA3)이 가장 큰 크기를 가질 수 있으나, 이에 한정되는 것은 아니다.Alternatively, the emission areas EA1 , EA2 , EA3 , and EA4 of each of the first to fourth subpixels SP1 , SP2 , SP3 , and SP4 may have a non-uniform stripe structure having different sizes. According to an exemplary embodiment, when the emission areas EA1, EA2, EA3, and EA4 have a non-uniform stripe structure, each of the emission areas EA1 and EA2 of the first to fourth sub-pixels SP1, SP2, SP3, and SP4 , EA3 and EA4, the emission area EA4 of the fourth sub-pixel SP4 may have the smallest size, and the emission area EA3 of the third sub-pixel SP3 may have the largest size, The present invention is not limited thereto.

도 2a 내지 도 2c를 참조하면, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 회로 영역(CA1, CA2, CA3, CA4)은 해당하는 발광 영역(EA1, EA2, EA3, EA4)의 주변에 배치될 수 있다. 회로 영역(CA1, CA2, CA3, CA4)은 해당하는 부화소를 발광시키기 위한 회로 회로와 화소 구동 라인들을 포함할 수 있다. 예를 들어, 회로 영역(CA1, CA2, CA3, CA4)은 비발광 영역, 비개구 영역, 비발광부, 비개구부, 또는 주변부로 표현될 수 있다.2A to 2C , the circuit areas CA1 , CA2 , CA3 , CA4 of each of the first to fourth subpixels SP1 , SP2 , SP3 and SP4 correspond to the corresponding emission areas EA1 , EA2 , EA3 , EA4). The circuit areas CA1 , CA2 , CA3 , and CA4 may include a circuit circuit for emitting a corresponding sub-pixel and pixel driving lines. For example, the circuit areas CA1 , CA2 , CA3 , and CA4 may be expressed as a non-light-emitting area, a non-opening area, a non-light-emitting area, a non-opening area, or a peripheral area.

부가적으로, 발광 영역(EA1, EA2, EA3, EA4)의 크기에 대응되는 부화소(SP1, SP2, SP3, SP4)의 개구율을 증가시키거나 화소(P)의 고해상도화에 따라 화소 피치(D1)를 감소시키기 위하여, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 회로 영역(CA1, CA2, CA3, CA4)의 일부 또는 전체와 중첩되도록 회로 영역(CA1, CA2, CA3, CA4) 상으로 확장될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 상부 발광 구조를 가지므로, 해당하는 회로 영역(CA1, CA2, CA3, CA4)과 중첩되도록 배치될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 회로 영역(CA1, CA2, CA3, CA4)은 해당하는 발광 영역(EA1, EA2, EA3, EA4) 아래에 배치될 수 있다. 이 경우, 발광 영역(EA1, EA2, EA3, EA4)은 회로 영역(CA1, CA2, CA3, CA4)과 같거나 넓은 크기를 가질 수 있다.Additionally, the pixel pitch D1 according to the increase in the aperture ratio of the sub-pixels SP1, SP2, SP3, and SP4 corresponding to the size of the emission areas EA1, EA2, EA3, and EA4 or the high resolution of the pixel P ), the light emitting areas EA1, EA2, EA3, and EA4 of each of the first to fourth subpixels SP1, SP2, SP3, and SP4 are part of the circuit areas CA1, CA2, CA3, CA4 or It may be extended onto the circuit areas CA1 , CA2 , CA3 , CA4 so as to overlap the entirety. For example, since each of the light emitting areas EA1 , EA2 , EA3 , and EA4 of the first to fourth subpixels SP1 , SP2 , SP3 and SP4 has a top light emitting structure, the corresponding circuit areas CA1 , CA2 , CA3, CA4) may be disposed to overlap. For example, the circuit areas CA1 , CA2 , CA3 , and CA4 of each of the first to fourth subpixels SP1 , SP2 , SP3 and SP4 are disposed below the corresponding emission areas EA1 , EA2 , EA3 , EA4 . can be In this case, the emission areas EA1 , EA2 , EA3 , and EA4 may have the same size as the circuit areas CA1 , CA2 , CA3 , or CA4 .

도 2a 내지 도 2c에서, 제 1 부화소(SP1)는 제 1 색의 광, 제 2 부화소(SP2)는 제 2 색의 광, 제 3 부화소(SP3)는 제 3 색의 광, 및 제 4 부화소(SP4)는 제 4 색의 광을 각각 방출하도록 구현될 수 있다. 제 1 내지 제 4 색 각각은 각기 다를 수 있다. 일 실시예로써, 제 1 색은 적색, 제 2 색은 청색, 제 3 색은 백색, 및 제 4 색은 녹색일 수 있다. 다른 실시예로써, 제 1 내지 제 4 색 중 일부는 동일할 수 있다. 예를 들어, 제 1 색은 적색, 제 2 색은 제 1 녹색, 제 3 색은 제 2 녹색, 및 제 4 색은 청색일 수 있다.2A to 2C , the first subpixel SP1 is light of a first color, the second subpixel SP2 is light of a second color, the third subpixel SP3 is light of a third color, and The fourth sub-pixel SP4 may be implemented to emit light of the fourth color, respectively. Each of the first to fourth colors may be different. As an embodiment, the first color may be red, the second color may be blue, the third color may be white, and the fourth color may be green. As another embodiment, some of the first to fourth colors may be the same. For example, the first color may be red, the second color may be first green, the third color may be second green, and the fourth color may be blue.

선택적으로, 균등 스트라이프 구조 또는 비균등 스트라이프 구조를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 중 백색 광을 방출하는 백색 부화소는 생략 가능할 수 있다.Optionally, a white subpixel emitting white light among the first to fourth subpixels SP1 , SP2 , SP3 , and SP4 having a uniform stripe structure or a non-uniform stripe structure may be omitted.

도 3은 도 1에 도시된 'A'부분의 확대도이며, 도 4는 도 1과 도 3에 도시된 하나의 화소에 대한 등가 회로도이다.FIG. 3 is an enlarged view of part 'A' shown in FIG. 1 , and FIG. 4 is an equivalent circuit diagram of one pixel shown in FIGS. 1 and 3 .

도 1, 도 3, 및 도 4를 참조하면, 본 명세서의 일 실시예에 따른 제 1 기판(100)은 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL), 복수의 화소(P), 공통 전극(CE), 복수의 공통 전극 연결부(CECP), 및 제 1 패드부(110)를 포함할 수 있다.1, 3, and 4 , the first substrate 100 according to an exemplary embodiment of the present specification includes pixel driving lines DL, GL, PL, CVL, RL, and GCL, a plurality of pixels ( P), a common electrode CE, a plurality of common electrode connection parts CECP, and a first pad part 110 may be included.

화소 구동 라인들(DL, GL, PL, CVL, RL, GCL)은 복수의 데이터 라인(DL), 복수의 게이트 라인(GL), 복수의 화소 구동 전원 라인(PL), 복수의 화소 공통 전압 라인(CVL), 복수의 레퍼런스 전압 라인(RL), 및 게이트 제어 라인들(GCL)을 포함할 수 있다.The pixel driving lines DL, GL, PL, CVL, RL, and GCL include a plurality of data lines DL, a plurality of gate lines GL, a plurality of pixel driving power lines PL, and a plurality of pixel common voltage lines. (CVL), a plurality of reference voltage lines RL, and gate control lines GCL may be included.

복수의 데이터 라인(DL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 데이터 라인(DL) 중에서, 홀수번째 데이터 라인(DLo)은 제 2 방향(Y)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 1 가장자리 부분에 배치될 수 있으며, 짝수번째 데이터 라인(DLe)은 제 2 방향(Y)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 2 가장자리 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다.Each of the plurality of data lines DL extends along the second direction Y and is disposed on the display unit AA of the first substrate 100 to have a predetermined interval along the first direction X. can For example, among the plurality of data lines DL, an odd-numbered data line DLo is a first data line of each of the plurality of pixel areas PA arranged on the first substrate 100 in the second direction Y. It may be disposed at the edge, and the even-numbered data line DLe may be disposed at the second edge of each of the plurality of pixel areas PA arranged on the first substrate 100 along the second direction Y. However, the present invention is not limited thereto.

복수의 게이트 라인(GL) 각각은 제 1 방향(X)을 따라 길게 연장되고, 제 2 방향(Y)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 게이트 라인(GL) 중에서, 홀수번째 게이트 라인(GLo)은 제 1 방향(X)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 3 가장자리 부분에 배치될 수 있으며, 짝수번째 게이트 라인(GLe)은 제 1 방향(X)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 4 가장자리 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다.Each of the plurality of gate lines GL may be disposed on the display unit AA of the first substrate 100 to extend long in the first direction X and to have a predetermined interval in the second direction Y. can For example, among the plurality of gate lines GL, the odd-numbered gate line GLo is a third of each of the plurality of pixel areas PA arranged on the first substrate 100 in the first direction X. It may be disposed at an edge portion, and the even-numbered gate line GLe may be disposed at a fourth edge portion of each of the plurality of pixel areas PA arranged on the first substrate 100 in the first direction X. However, the present invention is not limited thereto.

복수의 화소 구동 전원 라인(PL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL) 중에서, 홀수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로 홀수번째 화소 영역(PA)의 제 1 가장자리 부분에 배치될 수 있으며, 짝수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로, 짝수번째 화소 영역(PA)의 제 2 가장자리 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다.Each of the plurality of pixel driving power lines PL extends long in the second direction Y and is disposed on the display unit AA of the first substrate 100 to have a predetermined interval in the first direction X. can be placed. For example, among the plurality of pixel driving power lines PL, the odd-numbered pixel driving power line PL may be disposed at a first edge portion of the odd-numbered pixel area PA with respect to the first direction X. In addition, the even-numbered pixel driving power line PL may be disposed on the second edge of the even-numbered pixel area PA with respect to the first direction X, but is not limited thereto.

복수의 화소 구동 전원 라인(PL) 중 인접한 2개의 화소 구동 전원 라인(PL)은 제 2 방향(Y)을 따라 배열된 각 화소 영역(PA)에 배치된 복수의 전원 공유 라인(PSL)을 통해서 서로 연결될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL)은 복수의 전원 공유 라인(PSL)에 의해 서로 전기적으로 연결됨으로써 사다리 구조를 가지거나 메쉬 구조를 가질 수 있다. 복수의 화소 구동 전원 라인(PL)이 사다리 구조를 가지거나 메쉬 구조를 가짐으로써 화소 구동 전원 라인(PL)의 라인 저항에 따른 화소 구동 전원의 전압 강하(IR drop)가 방지되거나 최소화될 수 있으며, 이로 인하여 본 예에 따른 표시 장치는 표시부(AA)에 배열된 각 화소들(P)에 공급되는 화소 구동 전원의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.Two adjacent pixel driving power lines PL among the plurality of pixel driving power lines PL are connected through a plurality of power sharing lines PSL disposed in each pixel area PA arranged in the second direction Y. can be connected to each other. For example, the plurality of pixel driving power lines PL may have a ladder structure or a mesh structure by being electrically connected to each other by a plurality of power sharing lines PSL. Since the plurality of pixel driving power lines PL have a ladder structure or a mesh structure, a voltage drop (IR drop) of the pixel driving power supply according to the line resistance of the pixel driving power line PL can be prevented or minimized, Accordingly, in the display device according to the present example, image quality deterioration due to a deviation in pixel driving power supplied to each of the pixels P arranged in the display unit AA may be prevented or minimized.

복수의 전원 공유 라인(PSL) 각각은 제 1 방향(X)과 나란하도록 인접한 화소 구동 전원 라인(PL)으로부터 분기되어 각 화소 영역(PA)의 중간 영역에 배치될 수 있으나, 이에 한정되는 것은 아니다.Each of the plurality of power sharing lines PSL may branch from an adjacent pixel driving power line PL so as to be parallel to the first direction X and be disposed in the middle area of each pixel area PA, but is not limited thereto. .

복수의 화소 공통 전압 라인(CVL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 공통 전압 라인(CVL) 각각은 제 1 방향(X)을 기준으로, 짝수번째 화소 영역(PA)의 제 1 가장자리 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다.Each of the plurality of pixel common voltage lines CVL extends long in the second direction Y and is disposed on the display unit AA of the first substrate 100 to have a predetermined interval in the first direction X. can be placed. For example, each of the plurality of pixel common voltage lines CVL may be disposed on a first edge portion of the even-numbered pixel area PA with respect to the first direction X, but is not limited thereto.

복수의 레퍼런스 전압 라인(RL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 복수의 레퍼런스 전압 라인(RL) 각각은 제 2 방향(Y)을 따라 배열되어 있는 각 화소 영역(PA)의 중심 영역에 배치될 수 있으나, 이에 한정되는 것은 아니다.Each of the plurality of reference voltage lines RL may be disposed on the display unit AA of the first substrate 100 to extend long in the second direction Y and to have a predetermined interval in the first direction X. can Each of the plurality of reference voltage lines RL may be disposed in a central area of each pixel area PA arranged in the second direction Y, but is not limited thereto.

복수의 레퍼런스 전압 라인(RL) 각각은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 공유될 수 있다. 이를 위해, 복수의 레퍼런스 전압 라인(RL) 각각은 레퍼런스 분기 라인(RDL)을 포함할 수 있다. 레퍼런스 분기 라인(RDL)은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4)) 쪽으로 분기(또는 돌출)되어 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 전기적으로 연결될 수 있다.Each of the plurality of reference voltage lines RL may be shared by two sub-pixels (SP1, SP2) (SP3, SP4) adjacent in the first direction X in each pixel area PA. To this end, each of the plurality of reference voltage lines RL may include a reference branch line RDL. The reference branch line RDL branches (or protrudes) toward two adjacent sub-pixels (SP1, SP2) (SP3, SP4) in the first direction X in each pixel area PA, so that the two adjacent sub-pixels It may be electrically connected to the pixels (SP1, SP2) (SP3, SP4).

복수의 게이트 제어 라인(GCL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 게이트 제어 라인(GCL) 각각은 제 1 방향(X)을 기준으로, 복수의 화소 영역(PA) 사이 또는 인접한 2개의 화소 영역들(PA) 사이의 경계부에 배치될 수 있다.Each of the plurality of gate control lines GCL may be disposed on the display unit AA of the first substrate 100 to extend long in the second direction Y and to have a predetermined interval in the first direction X. can For example, each of the plurality of gate control lines GCL may be disposed at a boundary between the plurality of pixel areas PA or between two adjacent pixel areas PA with respect to the first direction X. .

복수의 화소(P) 각각은 적어도 3개의 부화소를 포함할 수 있다. 예를 들어, 복수의 화소(P) 각각은 제 1 내지 제 4 부화소(SP1 내지 SP4)를 포함할 수 있다.Each of the plurality of pixels P may include at least three sub-pixels. For example, each of the plurality of pixels P may include first to fourth sub-pixels SP1 to SP4.

제 1 내지 제 4 부화소(SP1 내지 SP4) 각각은 화소 회로(PC) 및 발광 소자층을 포함할 수 있다.Each of the first to fourth sub-pixels SP1 to SP4 may include a pixel circuit PC and a light emitting device layer.

일 실시예에 따른 화소 회로(PC)는 화소 영역(PA)의 회로 영역에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 예를 들어, 제 1 부화소(SP1)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 2 부화소(SP2)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 3 부화소(SP3)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 짝수번째 게이트 라인(GLe)에 연결될 수 있으며, 제 4 부화소(SP4)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 짝수번째 게이트 라인(GLe)에 연결될 수 있다.The pixel circuit PC according to an embodiment may be disposed in the circuit area of the pixel area PA and may be connected to adjacent gate lines GLo and GLe, the data lines DLo and DLe, and the pixel driving power line PL. have. For example, the pixel circuit PC disposed in the first subpixel SP1 may be connected to the odd-numbered data line DLo and the odd-numbered gate line GLo, and disposed in the second subpixel SP2 The pixel circuit PC may be connected to the even-numbered data line DLe and the odd-numbered gate line GLo, and the pixel circuit PC disposed in the third subpixel SP3 is connected to the odd-numbered data line DLo The pixel circuit PC disposed in the fourth subpixel SP4 may be connected to the even-numbered gate line GLe, and may be connected to the even-numbered data line DLe and the even-numbered gate line GLe.

제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 화소 회로(PC)는 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자층에 흐르는 전류를 제어할 수 있다.The pixel circuit PC of each of the first to fourth subpixels SP1 to SP4 receives data supplied from the corresponding data lines DLo and DLe in response to the scan signal supplied from the corresponding gate lines GLo and GLe. A signal may be sampled and a current flowing from the pixel driving power line PL to the light emitting device layer may be controlled based on the sampled data signal.

일 실시예에 따른 화소 회로(PC)는 제 1 스위칭 박막 트랜지스터(Tsw1), 제 2 스위칭 박막 트랜지스터(Tsw2), 구동 박막 트랜지스터(Tdr), 및 스토리지 커패시터(Cst)를 포함할 수 있으며, 이에 한정되는 것은 아니다. 이하의 설명에서, 박막 트랜지스터(Thin Film Transistor)를 "TFT"라 칭하기로 한다.The pixel circuit PC according to an embodiment may include a first switching thin film transistor Tsw1, a second switching thin film transistor Tsw2, a driving thin film transistor Tdr, and a storage capacitor Cst, but limited thereto. it is not going to be In the following description, a thin film transistor will be referred to as a “TFT”.

제 1 스위칭 TFT(Tsw1)는 게이트 라인(GLo, GLe)에 접속된 게이트 전극, 데이터 라인(DL)에 접속된 제 1 소스/드레인 전극, 및 구동 TFT(Tdr)의 게이트 노드(n1)에 접속된 제 2 소스/드레인 전극을 포함 할 수 있다. 이러한 제 1 스위칭 TFT(Tsw1)는 해당하는 게이트 라인(GLo, GLe)에 공급되는 스캔 신호에 따라 데이터 라인(DL)으로부터 공급되는 데이터 전압을 구동 TFT(Tdr)의 게이트 노드(n1)에 공급할 수 있다.The first switching TFT Tsw1 has a gate electrode connected to the gate lines GLo and GLe, a first source/drain electrode connected to the data line DL, and a gate node n1 connected to the driving TFT Tdr. and a second source/drain electrode. The first switching TFT Tsw1 may supply the data voltage supplied from the data line DL to the gate node n1 of the driving TFT Tdr according to the scan signal supplied to the corresponding gate lines GLo and GLe. have.

제 2 스위칭 TFT(Tsw2)는 게이트 라인(GLo, GLe)에 접속된 게이트 노드, 구동 TFT(Tdr)의 소스 노드(n2)에 접속된 제 1 소스/드레인 전극, 및 레퍼런스 전압 라인(RL)에 접속된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 2 스위칭 TFT(Tsw2)는 해당하는 게이트 라인(GLo, GLe)에 공급되는 스캔 신호에 따라 레퍼런스 전압 라인(RL)에 공급되는 레퍼런스 전압을 구동 TFT(Tdr)의 소스 노드(n2)에 공급할 수 있다.The second switching TFT Tsw2 has a gate node connected to the gate lines GLo and GLe, a first source/drain electrode connected to the source node n2 of the driving TFT Tdr, and a reference voltage line RL. and connected second source/drain electrodes. The second switching TFT Tsw2 supplies the reference voltage supplied to the reference voltage line RL to the source node n2 of the driving TFT Tdr according to the scan signal supplied to the corresponding gate lines GLo and GLe. can

스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(n1)와 소스 노드(n2) 사이에 형성될 수 있다. 일 실시예에 따른 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(n1)에 연결된 제 1 커패시터 전극, 구동 TFT(Tdr)의 소스 노드(n2)에 연결된 제 2 커패시터 전극, 및 제 1 커패시터 전극과 제 2 커패시터 전극의 중첩 영역에 형성된 유전체층을 포함할 수 있다. 이러한 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(n1)와 소스 노드(n2) 사이의 차 전압을 충전한 후, 충전된 전압에 따라 구동 TFT(Tdr)를 스위칭시킨다.The storage capacitor Cst may be formed between the gate node n1 and the source node n2 of the driving TFT Tdr. The storage capacitor Cst according to an embodiment includes a first capacitor electrode connected to the gate node n1 of the driving TFT Tdr, a second capacitor electrode connected to the source node n2 of the driving TFT Tdr, and the first and a dielectric layer formed in an overlapping region of the capacitor electrode and the second capacitor electrode. The storage capacitor Cst charges the difference voltage between the gate node n1 and the source node n2 of the driving TFT Tdr, and then switches the driving TFT Tdr according to the charged voltage.

구동 박막 트랜지스터(Tdr)는 제 1 스위칭 TFT(Tsw1)의 제 2 소드/드레인 전극과 스토리지 커패시터(Cst)의 제 1 커패시터 전극에 공통적으로 접속된 게이트 전극(또는 게이트 노드(n1)), 제 2 스위칭 TFT(Tsw2)의 제 1 소드/드레인 전극과 스토리지 커패시터(Cst)의 제 2 커패시터 전극 및 발광 소자층의 화소 전극(PE)에 공통적으로 연결된 제 1 소스/드레인 전극(또는 소스 노드(n2)), 및 화소 구동 전원 라인(PL)에 연결된 제 2 소스/드레인 전극(또는 드레인 노드)을 포함할 수 있다. 이러한 구동 TFT(Tdr)는 스토리지 커패시터(Cst)의 전압에 의해 턴-온됨으로써 화소 구동 전원 라인(PL)으로부터 발광 소자층으로 흐르는 전류 량을 제어할 수 있다.The driving thin film transistor Tdr includes a gate electrode (or gate node n1) commonly connected to the second source/drain electrode of the first switching TFT Tsw1 and the first capacitor electrode of the storage capacitor Cst, the second A first source/drain electrode (or a source node n2) commonly connected to the first source/drain electrode of the switching TFT Tsw2, the second capacitor electrode of the storage capacitor Cst, and the pixel electrode PE of the light emitting element layer ), and a second source/drain electrode (or drain node) connected to the pixel driving power line PL. The driving TFT Tdr is turned on by the voltage of the storage capacitor Cst to control the amount of current flowing from the pixel driving power line PL to the light emitting device layer.

다른 실시예에 따른 제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 화소 회로(PC)는 반도체 제조 공정에 의해 화소 구동 칩 형태로 구현되고, 해당하는 화소 영역(PA)의 회로 영역에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 예를 들어, 화소 구동 칩은 최소 단위의 마이크로 칩(microchip) 또는 하나의 칩셋(chip set)으로써, 2개 이상의 트랜지스터와 1개 이상의 커패시터를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다. 이러한 화소 구동 칩은 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자층에 흐르는 전류를 제어할 수 있다.According to another exemplary embodiment, the pixel circuit PC of each of the first to fourth sub-pixels SP1 to SP4 is implemented in the form of a pixel driving chip by a semiconductor manufacturing process, and is disposed in the circuit area of the corresponding pixel area PA. and may be connected to adjacent gate lines GLo and GLe, data lines DLo and DLe, and a pixel driving power line PL. For example, the pixel driving chip may be a microchip or one chipset of a minimum unit, and may be a semiconductor packaging device having two or more transistors and one or more capacitors having a single microscopic size. The pixel driving chip samples a data signal supplied from the corresponding data lines DLo and DLe in response to a scan signal supplied from the corresponding gate lines GLo and GLe, and based on the sampled data signal, a pixel driving power line The current flowing through the light emitting element layer from (PL) can be controlled.

발광 소자층은 화소 영역(PA)의 발광 영역(EA)에 배치되어 화소 회로(PC)와 전기적으로 연결될 수 있다.The light emitting device layer may be disposed in the light emitting area EA of the pixel area PA to be electrically connected to the pixel circuit PC.

일 실시예에 따른 발광 소자층은 화소 회로(PC)와 전기적으로 연결된 화소 전극(PE), 화소 공통 전압 라인(CVL)에 전기적으로 연결된 공통 전극(CE), 및 화소 전극(PE)과 공통 전극(CE) 사이에 개재된 자발광 소자(ED)를 포함할 수 있다.The light emitting device layer according to an embodiment includes a pixel electrode PE electrically connected to the pixel circuit PC, a common electrode CE electrically connected to the pixel common voltage line CVL, and the pixel electrode PE and the common electrode It may include a self-light emitting device ED interposed between (CE).

복수의 공통 전극 연결부(CECP) 각각은 복수의 화소 공통 전압 라인(CVL) 각각과 중첩되는 복수의 화소(P) 사이에서 공통 전극(CE)을 복수의 화소 공통 전압 라인(CVL) 각각에 전기적으로 연결시킨다. 일 실시예에 따른 복수의 공통 전극 연결부(CECP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 화소 공통 전압 라인(CVL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부와 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 화소 공통 전압 라인(CVL) 각각과 전기적으로 연결시킬 수 있다.Each of the plurality of common electrode connection parts CECP electrically connects the common electrode CE between the plurality of pixels P overlapping each of the plurality of pixel common voltage lines CVL to each of the plurality of pixel common voltage lines CVL. connect Each of the plurality of common electrode connection parts CECP according to an exemplary embodiment includes each of the plurality of pixel common voltage lines CVL at a boundary between the plurality of pixels P or between the plurality of pixels in the second direction Y. The common electrode CE may be electrically connected to each of the plurality of pixel common voltage lines CVL by being electrically connected to and electrically connected to a portion of the common electrode CE.

복수의 공통 전극 연결부(CECP) 각각은 복수의 화소(P) 사이마다 배치되어 복수의 화소 공통 전압 라인(CVL) 각각과 공통 전극(CE)을 전기적으로 연결함으로써 공통 전극(CE)의 면저항에 따른 화소 공통 전압의 전압 강하(IR drop)를 방지하거나 최소화할 수 있으며, 이로 인하여 본 예에 따른 표시 장치는 표시부(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전압의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.Each of the plurality of common electrode connection parts CECP is disposed between the plurality of pixels P to electrically connect each of the plurality of pixel common voltage lines CVL and the common electrode CE according to the sheet resistance of the common electrode CE. It is possible to prevent or minimize the voltage drop (IR drop) of the pixel common voltage, so that in the display device according to the present example, the pixel common voltage applied to the pixels P arranged in the display unit AA is different. Defects in image quality can be prevented or minimized.

일 실시예에 따르면, 복수의 공통 전극 연결부(CECP) 각각은 복수의 화소 공통 전압 라인(CVL) 각각과 전기적으로 연결되도록 적어도 2층 구조로 이루어진 화소 전극(PE)과 함께 형성될 수 있다. 복수의 공통 전극 연결부(CECP) 각각은 "(" 또는 "<" 형태의 단면 구조를 갖는 사이드 컨택 구조를 통해 공통 전극(CE)과 전기적으로 연결될 수 있다. 예를 들어, 복수의 공통 전극 연결부(CECP) 각각이 제 1 및 제 2 금속층으로 이루어질 때, 복수의 공통 전극 연결부(CECP) 각각은 제 1 및 제 2 금속층 간의 에칭 속도에 의해 제 1 금속층의 측면에 형성되는 언더 컷 구조 또는 테이퍼 구조에 대응되는 사이드 컨택 구조를 가질 수 있다. 예를 들어, 복수의 공통 전극 연결부(CECP) 각각이 제 1 내지 제 3 금속층으로 이루어질 때, 복수의 공통 전극 연결부(CECP) 각각은 제 1 및 제 2 금속층 간의 에칭 속도에 의해 제 1 금속층의 측면에 형성되는 언더 컷 구조 또는 테이퍼 구조에 대응되는 사이드 컨택 구조를 가질 수 있다.According to an embodiment, each of the plurality of common electrode connection parts CECP may be formed together with the pixel electrode PE having at least a two-layer structure to be electrically connected to each of the plurality of pixel common voltage lines CVL. Each of the plurality of common electrode connection parts CECP may be electrically connected to the common electrode CE through a side contact structure having a cross-sectional structure in the form of " ( " or "<". For example, the plurality of common electrode connection parts ( CECP) each of the first and second metal layers, each of the plurality of common electrode connection portions CECP has an undercut structure or a tapered structure formed on the side surface of the first metal layer by the etching rate between the first and second metal layers. For example, when each of the plurality of common electrode connection parts CECP includes the first to third metal layers, each of the plurality of common electrode connection parts CECP includes the first and second metal layers. It may have a side contact structure corresponding to the undercut structure or the tapered structure formed on the side surface of the first metal layer by the inter-etching rate.

제 1 패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 면 중 제 1 가장자리 부분에 배치될 수 있다. 제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo)의 제 3 가장자리 부분에 배치될 수 있다. 제 2 방향(Y)을 기준으로, 제 1 패드부(110)의 끝단은 최외곽 화소 영역들(PAo)의 끝단과 중첩되거나 정렬될 수 있다. 이에 따라, 제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo) 내에 포함(또는 배치)됨으로써 제 1 기판(100) 상에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.The first pad part 110 may be disposed on a first edge portion of the first surface of the first substrate 100 parallel to the first direction (X). The first pad part 110 may be disposed on a third edge portion of the outermost pixel areas PAo disposed on the first edge portion of the first substrate 100 . With respect to the second direction Y, an end of the first pad part 110 may overlap or be aligned with an end of the outermost pixel areas PAo. Accordingly, the first pad part 110 is included (or disposed) in the outermost pixel areas PAo disposed on the first edge of the first substrate 100 , and thus the pad part 110 is disposed on the first substrate 100 . The non-display area (or the bezel area) according to ( 110 ) is not formed or does not exist.

제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분 상에 제 1 방향(X)을 따라 서로 나란하게 배치된 복수의 제 1 패드(또는 제 1 패드 전극)를 포함할 수 있다. 복수의 제 1 패드는 제 1 데이터 패드들(DP), 제 1 게이트 패드들(GP), 제 1 화소 구동 전원 패드들(PPP), 제 1 레퍼런스 전압 패드들(RVP), 및 제 1 화소 공통 전압 패드들(CVP)로 구분(또는 분류)될 수 있다.The first pad unit 110 may include a plurality of first pads (or first pad electrodes) disposed parallel to each other in the first direction X on the first edge portion of the first substrate 100 . have. The plurality of first pads include first data pads DP, first gate pads GP, first pixel driving power pads PPP, first reference voltage pads RVP, and a first pixel common. They may be classified (or classified) into voltage pads CVP.

제 1 데이터 패드들(DP) 각각은 제 1 기판(100) 상에 배치된 복수의 데이터 라인(DLo, DLe) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.Each of the first data pads DP may be individually (or one-to-one) connected to one end of each of the plurality of data lines DLo and DLe disposed on the first substrate 100 .

제 1 게이트 패드들(GP) 각각은 제 1 기판(100) 상에 배치되어 있는 게이트 제어 라인들 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 일 실시예에 따른 복수의 제 1 게이트 패드들(GP)은 제 1 스타트 신호 패드, 복수의 제 1 쉬프트 클럭 패드, 복수의 제 1 캐리 클럭 패드, 적어도 하나의 제 1 게이트 구동 전원 패드, 및 적어도 하나의 제 1 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다.Each of the first gate pads GP may be individually (or one-to-one) connected to one end of each of the gate control lines disposed on the first substrate 100 . The plurality of first gate pads GP according to an embodiment may include a first start signal pad, a plurality of first shift clock pads, a plurality of first carry clock pads, at least one first gate driving power pad, and at least It may be divided (or classified) into one first gate common power pad.

제 1 화소 구동 전원 패드들(PPP) 각각은 제 1 기판(100) 상에 배치된 복수의 화소 구동 전원 라인(PL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.Each of the first pixel driving power pads PPP may be individually (or one-to-one) connected to one end of each of the plurality of pixel driving power lines PL disposed on the first substrate 100 .

제 1 레퍼런스 전압 패드들(RVP) 각각은 제 1 기판(100) 상에 배치된 복수의 레퍼런스 전압 라인(RL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.Each of the first reference voltage pads RVP may be individually (or one-to-one) connected to one end of each of the plurality of reference voltage lines RL disposed on the first substrate 100 .

제 1 화소 공통 전압 패드들(CVP) 각각은 제 1 기판(100) 상에 배치된 복수의 화소 공통 전압 라인(CVL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.Each of the first pixel common voltage pads CVP may be individually (or one-to-one) connected to one end of each of the plurality of pixel common voltage lines CVL disposed on the first substrate 100 .

일 실시예에 따른 제 1 패드부(110)는 제 1 방향(X)을 따라 제 1 화소 구동 전원 패드(PPP), 제 1 데이터 패드(DP), 제 1 레퍼런스 전원 패드(RVP), 제 1 데이터 패드(DP), 제 1 게이트 패드(GP), 제 1 화소 공통 전압 패드(CVP), 제 1 데이터 패드(DP), 제 1 레퍼런스 전원 패드(RVP), 제 1 데이터 패드(DP), 및 제 1 화소 구동 전원 패드(PPP)의 순서로 배치된 복수의 패드 그룹(PG)을 포함할 수 있다. 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 배치된 인접한 2개의 화소(P)에 연결될 수 있다. 예를 들어, 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 홀수번째 화소 영역(PA) 내에 연속적으로 배치된 1개의 제 1 화소 구동 전원 패드(PPP), 1개의 제 1 데이터 패드(DP), 1개의 제 1 레퍼런스 전원 패드(RVP), 1개의 제 1 데이터 패드(DP), 및 1개의 제 1 게이트 패드(GP)를 포함하는 제 1 패드 그룹(PG1), 및 제 1 방향(X)을 따라 짝수번째 화소 영역(PA) 내에 연속적으로 배치된 제 1 화소 공통 전압 패드(CVP), 제 1 데이터 패드(DP), 1개의 제 1 레퍼런스 전원 패드(RVP), 1개의 제 1 데이터 패드(DP), 및 1개의 제 1 화소 구동 전원 패드(PPP)를 포함하는 제 2 패드 그룹(PG2)을 포함할 수 있다. The first pad unit 110 according to an embodiment includes a first pixel driving power pad PPP, a first data pad DP, a first reference power pad RVP, and a first pixel driving power pad PPP in a first direction X. A data pad DP, a first gate pad GP, a first pixel common voltage pad CVP, a first data pad DP, a first reference power pad RVP, a first data pad DP, and It may include a plurality of pad groups PG arranged in an order of the first pixel driving power pad PPP. Each of the plurality of pad groups PG may be connected to two adjacent pixels P disposed in the first direction X. For example, each of the plurality of pad groups PG includes one first pixel driving power pad PPP and one first data sequentially disposed in the odd-numbered pixel area PA along the first direction X. A first pad group PG1 including a pad DP, one first reference power pad RVP, one first data pad DP, and one first gate pad GP, and a first A first pixel common voltage pad CVP, a first data pad DP, one first reference power pad RVP, and one first pixel common voltage pad CVP continuously disposed in the even-numbered pixel area PA along the direction X It may include one data pad DP and a second pad group PG2 including one first pixel driving power pad PPP.

일 실시예에 따른 제 1 기판(100)은 복수의 보조 전압 라인(SVL) 및 복수의 보조 라인 연결부(SLCP)를 더 포함할 수 있다.The first substrate 100 according to an exemplary embodiment may further include a plurality of auxiliary voltage lines SVL and a plurality of auxiliary line connectors SLCP.

복수의 보조 전압 라인(SVL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 복수의 화소 공통 전압 라인(CVL) 각각에 인접하게 배치될 수 있다. 복수의 보조 전압 라인(SVL) 각각은 제 1 화소 공통 전압 패드(CVP)와 전기적으로 연결되지 않고, 인접한 화소 공통 전압 라인(CVL)에 전기적으로 연결됨으로써 인접한 화소 공통 전압 라인(CVL)으로부터 화소 공통 전압을 공급받을 수 있다. 이를 위해, 본 명세서에 따른 제 1 기판(100)은 서로 인접한 화소 공통 전압 라인(CVL)과 보조 전압 라인(SVL)을 전기적으로 연결하는 복수의 라인 연결 패턴(LCP)을 더 포함할 수 있다.Each of the plurality of auxiliary voltage lines SVL may extend along the second direction Y and be disposed adjacent to each of the plurality of pixel common voltage lines CVL. Each of the plurality of auxiliary voltage lines SVL is not electrically connected to the first pixel common voltage pad CVP, but is electrically connected to the adjacent pixel common voltage line CVL, so that the plurality of auxiliary voltage lines SVL are electrically connected to the adjacent pixel common voltage line CVL. voltage can be supplied. To this end, the first substrate 100 according to the present specification may further include a plurality of line connection patterns LCP that electrically connect the pixel common voltage line CVL and the auxiliary voltage line SVL adjacent to each other.

복수의 라인 연결 패턴(LCP) 각각은 서로 인접한 화소 공통 전압 라인(CVL)과 보조 전압 라인(SVL)을 교차하도록 제 1 기판(100) 상에 배치되고, 라인 점핑 구조를 통해 서로 인접한 화소 공통 전압 라인(CVL)과 보조 전압 라인(SVL)을 전기적으로 연결할 수 있다. 예를 들어, 복수의 라인 연결 패턴(LCP) 각각의 일측은 보조 전압 라인(SVL) 상의 절연층에 형성된 제 1 라인 컨택홀을 통해서 보조 전압 라인(SVL)의 일부와 전기적으로 연결되고, 복수의 라인 연결 패턴(LCP) 각각의 타측은 화소 공통 전압 라인(CVL) 상의 절연층에 형성된 제 2 라인 컨택홀을 통해서 화소 공통 전압 라인(CVL)의 일부와 전기적으로 연결될 수 있다.Each of the plurality of line connection patterns LCP is disposed on the first substrate 100 to cross the pixel common voltage line CVL and the auxiliary voltage line SVL adjacent to each other, and is disposed on the pixel common voltage line adjacent to each other through a line jumping structure. The line CVL and the auxiliary voltage line SVL may be electrically connected. For example, one side of each of the plurality of line connection patterns LCP is electrically connected to a portion of the auxiliary voltage line SVL through a first line contact hole formed in an insulating layer on the auxiliary voltage line SVL, and The other side of each of the line connection patterns LCP may be electrically connected to a portion of the pixel common voltage line CVL through a second line contact hole formed in an insulating layer on the pixel common voltage line CVL.

복수의 보조 라인 연결부(SLCP) 각각은 복수의 보조 전압 라인(SVL) 각각과 중첩되는 복수의 화소(P) 사이에서 공통 전극(CE)을 복수의 보조 전압 라인(SVL) 각각에 전기적으로 연결시킨다. 일 실시예에 따른 복수의 보조 라인 연결부(SLCP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 보조 전압 라인(SVL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부와 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 보조 전압 라인(SVL) 각각과 전기적으로 연결시킬 수 있다. 이에 따라, 공통 전극(CE)은 복수의 보조 라인 연결부(SLCP)를 통해서 복수의 보조 전압 라인(SVL) 각각에 추가로 연결될 수 있다. 이로 인하여 본 예에 따른 표시 장치는 표시부(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전압의 편차로 인한 화질 불량이 더욱 방지되거나 더욱 최소화될 수 있다. 그리고, 본 예에 따른 표시 장치는 복수의 보조 전압 라인(SVL) 각각에 연결되는 제 1 화소 공통 전압 패드(CVP)를 추가로 배치(또는 형성)하지 않고도, 화소 공통 전압 라인(CVL)과 복수의 라인 연결 패턴(LCP) 각각을 통해서 복수의 보조 전압 라인(SVL) 각각에 화소 공통 전압을 공급할 수 있다.Each of the plurality of auxiliary line connection parts SLCP electrically connects the common electrode CE to each of the plurality of auxiliary voltage lines SVL between the plurality of pixels P overlapping each of the plurality of auxiliary voltage lines SVL. . Each of the plurality of auxiliary line connection parts SLCP according to an embodiment is connected to each of the plurality of auxiliary voltage lines SVL at a boundary between the plurality of pixels P or between the plurality of pixels in the second direction Y. The common electrode CE may be electrically connected to each of the plurality of auxiliary voltage lines SVL by being electrically connected and electrically connected to a portion of the common electrode CE. Accordingly, the common electrode CE may be additionally connected to each of the plurality of auxiliary voltage lines SVL through the plurality of auxiliary line connection units SLCP. Accordingly, in the display device according to the present example, image quality deterioration due to a deviation in the pixel common voltage supplied to each of the pixels P arranged in the display unit AA may be further prevented or further minimized. Further, in the display device according to the present example, the pixel common voltage line CVL and the plurality of first pixel common voltage pads CVP are not additionally disposed (or formed) connected to each of the plurality of auxiliary voltage lines SVL. The pixel common voltage may be supplied to each of the plurality of auxiliary voltage lines SVL through each of the line connection patterns LCP.

도 5는 도 1 및 도 3에 도시된 게이트 구동 회로를 나타내는 도면이다.5 is a diagram illustrating the gate driving circuit shown in FIGS. 1 and 3 .

도 1, 도 3 및 도 5를 참조하면, 본 명세서의 일 실시예에 따른 게이트 구동 회로(150)는 제 1 기판(100)의 표시부(AA) 내에 구현(또는 내장)될 수 있다. 게이트 구동 회로(150)는 제 1 패드부(110)와 게이트 제어 라인들(GCL)을 통해서 공급되는 게이트 제어 신호에 기초하여 스캔 신호를 생성해 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.1, 3, and 5 , the gate driving circuit 150 according to the exemplary embodiment of the present specification may be implemented (or embedded) in the display unit AA of the first substrate 100 . The gate driving circuit 150 may generate a scan signal based on a gate control signal supplied through the first pad unit 110 and the gate control lines GCL and sequentially supply the scan signal to the plurality of gate lines GL. .

게이트 제어 라인들(GCL)은 스타트 신호 라인, 복수의 쉬프트 클럭 라인, 적어도 하나의 게이트 구동 전압 라인, 및 적어도 하나의 게이트 공통 전압 라인을 포함할 수 있다. 게이트 제어 라인들(GCL)은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 게이트 제어 라인들(GCL)은 제 1 방향(X)을 따라 적어도 하나의 화소(P) 사이에 배치될 수 있다.The gate control lines GCL may include a start signal line, a plurality of shift clock lines, at least one gate driving voltage line, and at least one gate common voltage line. The gate control lines GCL may extend long in the second direction Y and may be disposed on the display unit AA of the first substrate 100 to have a predetermined interval in the first direction X. have. For example, the gate control lines GCL may be disposed between the at least one pixel P along the first direction X.

일 실시예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부(1501 내지 150m)를 포함하는 쉬프트 레지스터로 구현될 수 있다.The gate driving circuit 150 according to an embodiment may be implemented as a shift register including a plurality of stage circuit units 1501 to 150m.

복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 방향(X)을 따라 제 1 기판(100)의 제 1 면 상의 각 수평 라인에 개별적으로 배치되고, 제 2 방향(Y)을 따라 서로 종속적으로 연결될 수 있다. 복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 패드부(110)와 게이트 제어 라인들(GCL)을 통해서 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.Each of the plurality of stage circuit units 1501 to 150m is individually disposed on each horizontal line on the first surface of the first substrate 100 along the first direction X, and is dependent on each other along the second direction Y can be connected Each of the plurality of stage circuit units 1501 to 150m generates a scan signal in a predetermined order in response to a gate control signal supplied through the first pad unit 110 and the gate control lines GCL to generate a corresponding gate line ( GL) can be supplied.

일 실시예에 따른 복수의 스테이지 회로부(1501 내지 150m) 각각은 복수의 브랜치 회로(1511 내지 151n) 및 브랜치 네트워크(153)를 포함할 수 있다.Each of the plurality of stage circuit units 1501 to 150m according to an embodiment may include a plurality of branch circuits 1511 to 151n and a branch network 153 .

복수의 브랜치 회로(1511 내지 151n) 각각은 브랜치 네트워크(153)를 통해서 게이트 제어 라인들(GCL)에 선택적으로 연결되고, 브랜치 네트워크(153)를 통해서 서로 전기적으로 연결될 수 있다. 이러한 복수의 브랜치 회로(1511 내지 151n) 각각은 게이트 제어 라인들(GCL)을 통해서 공급되는 게이트 제어 신호와 브랜치 네트워크(153)의 전압에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.Each of the plurality of branch circuits 1511 to 151n may be selectively connected to the gate control lines GCL through the branch network 153 and may be electrically connected to each other through the branch network 153 . Each of the plurality of branch circuits 1511 to 151n generates a scan signal according to the gate control signal supplied through the gate control lines GCL and the voltage of the branch network 153 to be supplied to the corresponding gate line GL. can

복수의 브랜치 회로(1511 내지 151n) 각각은 하나의 스테이지 회로부(1501 내지 150m)를 구성하는 복수의 TFT 중 적어도 하나의 TFT(또는 브랜치 TFT)를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 중 어느 하나는 게이트 라인(GL)에 연결된 풀-업 TFT를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 중 다른 하나는 게이트 라인(GL)에 연결된 풀-다운 TFT를 포함할 수 있다.Each of the plurality of branch circuits 1511 to 151n may include at least one TFT (or branch TFT) from among the plurality of TFTs constituting one stage circuit unit 1501 to 150m. Any one of the plurality of branch circuits 1511 to 151n may include a pull-up TFT connected to the gate line GL. Another one of the plurality of branch circuits 1511 to 151n may include a pull-down TFT connected to the gate line GL.

일 실시예에 따른 복수의 브랜치 회로(1511 내지 151n) 각각은 제 1 기판(100)의 각 수평 라인에서, 인접한 2개의 화소(P) 사이의 회로 영역에 배치되거나 인접한 적어도 2개의 화소(P) 사이의 회로 영역에 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 브랜치 회로(1511 내지 151n) 각각은 하나의 스테이지 회로부(1501 내지 150m)를 구성하는 TFT의 개수와 하나의 수평 라인에 배치된 화소(P)의 개수에 따라서 인접한 적어도 하나의 화소(P) 사이의 회로 영역(또는 경계부)에 배치될 수 있다.Each of the plurality of branch circuits 1511 to 151n according to an embodiment is disposed in a circuit area between two adjacent pixels P in each horizontal line of the first substrate 100 or at least two adjacent pixels P It may be disposed in the circuit region between the two, but is not limited thereto. For example, each of the plurality of branch circuits 1511 to 151n may include at least one adjacent at least one according to the number of TFTs constituting one stage circuit unit 1501 to 150m and the number of pixels P disposed in one horizontal line. It may be disposed in a circuit region (or boundary portion) between the pixels P.

브랜치 네트워크(153)는 제 1 기판(100)의 각 수평 라인에 배치되고 복수의 브랜치 회로(1511 내지 151n)를 서로 전기적으로 연결할 수 있다. 일 실시예에 따른 브랜치 네트워크(153)는 복수의 제어 노드 라인과 복수의 네트워크 라인을 포함할 수 있다.The branch network 153 may be disposed on each horizontal line of the first substrate 100 and may electrically connect a plurality of branch circuits 1511 to 151n to each other. The branch network 153 according to an embodiment may include a plurality of control node lines and a plurality of network lines.

복수의 제어 노드 라인은 제 1 기판(100)의 각 수평 라인에 배치되고, 하나의 수평 라인 상에서 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다. 예를 들어, 복수의 제어 노드 라인은 제 1 기판(100)의 각 수평 라인에 배열되어 있는 화소 영역들 중 상측 가장자리 영역(또는 하측 가장자리 영역)에 배치될 수 있다.The plurality of control node lines may be disposed on each horizontal line of the first substrate 100 and may be selectively connected to the plurality of branch circuits 1511 to 151n on one horizontal line. For example, the plurality of control node lines may be disposed in an upper edge region (or a lower edge region) among pixel regions arranged on each horizontal line of the first substrate 100 .

복수의 네트워크 라인은 제 1 기판(100)에 배치된 게이트 제어 라인들(GCL)과 선택적으로 연결되고 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다. 예를 들어, 복수의 네트워크 라인은 게이트 제어 라인들(GCL)로부터 공급되는 게이트 제어 신호를 해당하는 브랜치 회로(1511 내지 151n)에 공급하고, 복수의 브랜치 회로(1511 내지 151n) 간의 신호를 전달할 수 있다.The plurality of network lines may be selectively connected to the gate control lines GCL disposed on the first substrate 100 and may be selectively connected to the plurality of branch circuits 1511 to 151n. For example, the plurality of network lines may supply gate control signals supplied from the gate control lines GCL to the corresponding branch circuits 1511 to 151n, and transmit signals between the plurality of branch circuits 1511 to 151n. have.

일 실시예에 따른 복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 제어 노드, 제 2 제어 노드, 제 1 및 제 2 제어 노드 각각의 전압을 제어하는 노드 제어 회로, 제 1 제어 노드의 전압에 따라 제 2 제어 노드의 전압을 제어하는 인버터 회로, 및 제 1 제어 노드의 전압에 따라 스캔 클럭에 대응되는 스캔 신호와 캐리 클럭에 대응되는 캐리 신호를 출력하고 제 2 제어 노드의 전압에 따라 게이트 오프 전압 레벨에 대응되는 스캔 신호와 캐리 신호를 출력하는 출력 버퍼 회로를 포함할 수 있다. 예를 들어, 노드 제어 회로와 인버터 회로, 및 출력 버퍼 회로는 복수의 브랜치 회로(1511 내지 151n) 중 2 이상의 브랜치 회로를 포함할 수 있다. 예를 들어, 복수의 브랜치 회로(1511 내지 151n)는 노드 제어 회로와 인버터 회로, 및 출력 버퍼 회로 각각으로 분류될 수 있다.Each of the plurality of stage circuit units 1501 to 150m according to an embodiment includes a first control node, a second control node, a node control circuit for controlling voltages of the first and second control nodes, respectively, the voltage of the first control node. outputting the scan signal corresponding to the scan clock and the carry signal corresponding to the carry clock according to the inverter circuit for controlling the voltage of the second control node according to the voltage of the first control node and the gate-off according to the voltage of the second control node It may include an output buffer circuit that outputs a scan signal and a carry signal corresponding to the voltage level. For example, the node control circuit, the inverter circuit, and the output buffer circuit may include two or more branch circuits among the plurality of branch circuits 1511 to 151n. For example, the plurality of branch circuits 1511 to 151n may be classified into a node control circuit, an inverter circuit, and an output buffer circuit, respectively.

이와 같은, 본 예에 따르면, 게이트 구동 회로(150)가 제 1 기판(100)의 표시부(AA) 내에 배치되기 때문에 최외곽 화소 영역(PAo)의 중심부와 제 1 기판(100)의 외측면들(OS) 사이의 제 2 간격(D2)은 인접한 화소 영역(PA) 사이의 제 1 간격(또는 화소 피치)(D1)의 절반 이하를 가질 수 있다. 예를 들어, 게이트 구동 회로(150)가 제 1 기판(100)의 표시부(AA) 내에 배치되지 않고, 제 1 기판(100)의 가장자리 부분에 배치될 때, 제 2 간격(D2)은 제 1 간격(D1)의 절반 이하를 가질 수 없다. 따라서, 본 명세서의 다른 실시예예 따른 표시 장치는 게이트 구동 회로(150)가 제 1 기판(100)의 표시부(AA) 내에 배치됨으로써 제 2 간격(D2)이 제 1 간격(D1)의 절반 이하로 구현될 수 있 있으며, 나아가 베젤 영역이 없거나 제로화된 베젤을 갖는 에어 베젤 구조를 가질 수 있다.As described above, according to this example, since the gate driving circuit 150 is disposed in the display area AA of the first substrate 100 , the center of the outermost pixel area PAo and the outer surfaces of the first substrate 100 . The second spacing D2 between the OSs may be less than or equal to half of the first spacing (or pixel pitch) D1 between adjacent pixel areas PA. For example, when the gate driving circuit 150 is not disposed in the display portion AA of the first substrate 100 but is disposed at an edge portion of the first substrate 100 , the second gap D2 is the first It cannot have less than half of the spacing D1. Accordingly, in the display device according to another exemplary embodiment of the present specification, since the gate driving circuit 150 is disposed in the display portion AA of the first substrate 100 , the second interval D2 is reduced to less than half of the first interval D1 . It may be implemented, and further, it may have an air bezel structure having no bezel area or a zeroed bezel.

도 6은 본 명세서의 일 실시예에 따른 표시 장치를 나타내는 후면 사시도이고, 도 7은 도 6에 도시된 선 I-I'의 단면도이고, 도 8은 도 7에 도시된 'B' 부분의 확대도이고, 도 9는 도 6에 도시된 선 II-II'의 단면도이며, 도 10은 도 9에 도시된 'C' 부분의 확대도이다.6 is a rear perspective view of a display device according to an exemplary embodiment of the present specification, FIG. 7 is a cross-sectional view taken along line I-I' shown in FIG. 6 , and FIG. 8 is an enlarged view of part 'B' shown in FIG. 7 . FIG. 9 is a cross-sectional view taken along line II-II' shown in FIG. 6 , and FIG. 10 is an enlarged view of part 'C' shown in FIG. 9 .

본 명세서의 일 실시예에 따른 표시 장치는 제 1 기판(100), 제 2 기판(200), 결합 부재(300), 및 라우팅부(400)를 더 포함할 수 있다.The display device according to the exemplary embodiment of the present specification may further include a first substrate 100 , a second substrate 200 , a coupling member 300 , and a routing unit 400 .

도 3, 및 도 6 내지 도 9를 참조하면, 본 명세서의 일 실시예에 따른 제 1 기판(100)은 회로층(101), 평탄화층(102), 발광 소자층(EDL), 뱅크(103), 및 제 1 패드부(110)를 포함할 수 있다.3 and 6 to 9 , the first substrate 100 according to an embodiment of the present specification includes a circuit layer 101 , a planarization layer 102 , a light emitting device layer (EDL), and a bank 103 . ), and a first pad unit 110 .

회로층(101)은 제 1 기판(100) 상에 배치될 수 있다. 회로층(101)은 화소 어레이층 또는 TFT 어레이층으로 표현될 수 있다.The circuit layer 101 may be disposed on the first substrate 100 . The circuit layer 101 may be expressed as a pixel array layer or a TFT array layer.

일 실시예에 따른 회로층(101)은 버퍼층(101a), 및 회로 어레이층(101b)을 포함할 수 있다.The circuit layer 101 according to an embodiment may include a buffer layer 101a and a circuit array layer 101b.

버퍼층(101a)은 TFT의 제조 공정 중 고온 공정시 제 1 기판(100)에 함유된 수소 등의 물질이 회로 어레이층(101b)으로 확산되는 것을 차단하는 역할을 한다. 또한, 버퍼층(101a)은 외부의 수분이나 습기가 발광 소자층(EDL) 쪽으로 침투하는 것을 방지하는 역할도 할 수 있다. 일 실시예에 따른 버퍼층(101a)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 버퍼층(101a)은 제 1 기판(100) 상에 배치된 실리콘 질화물(SiNx)의 제 1 버퍼층(BL1), 및 제 1 버퍼층(BL1) 상에 배치된 실리콘 산화물(SiOx)의 제 2 버퍼층(BL2)을 포함할 수 있다.The buffer layer 101a serves to block diffusion of a material such as hydrogen contained in the first substrate 100 into the circuit array layer 101b during a high-temperature process during the TFT manufacturing process. Also, the buffer layer 101a may serve to prevent external moisture or moisture from penetrating toward the light emitting device layer EDL. The buffer layer 101a according to an embodiment may be a silicon oxide film (SiOx), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), or a multilayer thereof, but is not necessarily limited thereto. For example, the buffer layer 101a may include a first buffer layer BL1 of silicon nitride (SiNx) disposed on the first substrate 100 , and a first buffer layer BL1 made of silicon oxide (SiOx) disposed on the first buffer layer BL1 . Two buffer layers BL2 may be included.

회로 어레이층(101b)은 버퍼층(101a) 상의 각 화소 영역(PA)에 배치된 구동 TFT(Tdr)를 갖는 화소 회로(PC)를 포함할 수 있다.The circuit array layer 101b may include a pixel circuit PC having a driving TFT Tdr disposed in each pixel area PA on the buffer layer 101a.

각 화소 영역(PA)의 회로 영역(CA)에 배치된 구동 TFT(Tdr)는 활성층(ACT), 게이트 절연막(GI), 게이트 전극(GE), 층간 절연층(101c), 제 1 소스/드레인 전극(SD1), 제 2 소스/드레인 전극(SD2), 및 패시베이션층(101d)을 포함할 수 있다.The driving TFT Tdr disposed in the circuit area CA of each pixel area PA includes an active layer ACT, a gate insulating film GI, a gate electrode GE, an interlayer insulating layer 101c, and a first source/drain. It may include an electrode SD1 , a second source/drain electrode SD2 , and a passivation layer 101d.

활성층(ACT)은 각 화소 영역(PA) 상의 버퍼층(101a) 상에 배치될 수 있다. 활성층(ACT)은 게이트 전극(GE)과 중첩되는 채널 영역, 및 채널 영역을 사이에 두고 서로 나란한 제 1 소스/드레인 영역과 제 2 소스/드레인 영역을 포함할 수 있다. 활성층(ACT)은 도체화 공정에 의해서 도체화됨으로써 표시 영역(AA) 내에서 라인들 사이를 직접적으로 연결하거나 서로 다른 층에 배치된 라인들을 전기적으로 연결하는 점핑 구조물의 브리지 라인으로 사용될 수 있다.The active layer ACT may be disposed on the buffer layer 101a on each pixel area PA. The active layer ACT may include a channel region overlapping the gate electrode GE, and first source/drain regions and second source/drain regions parallel to each other with the channel region interposed therebetween. The active layer ACT may be used as a bridge line of a jumping structure that directly connects lines in the display area AA or electrically connects lines disposed in different layers by being conductive through a conducting process.

게이트 절연막(GI)은 활성층(ACT)의 채널 영역 상에 배치될 수 있다. 게이트 절연막(GI)은 활성층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.The gate insulating layer GI may be disposed on the channel region of the active layer ACT. The gate insulating layer GI may insulate the active layer ACT from the gate electrode GE.

게이트 전극(GE)은 게이트 절연막(GI) 상에 배치되고, 게이트 라인(GL)과 연결될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 활성층(ACT)의 채널 영역과 중첩될 수 있다.The gate electrode GE may be disposed on the gate insulating layer GI and may be connected to the gate line GL. The gate electrode GE may overlap the channel region of the active layer ACT with the gate insulating layer GI interposed therebetween.

층간 절연층(101c)은 게이트 전극(GE)과 활성층(ACT)을 덮도록 제 1 기판(100) 상에 배치될 수 있다. 층간 절연층(101c)은 게이트 전극(GE)과 소스/드레인 전극(SD1, SD2)을 전기적으로 절연(또는 분리)시킬 수 있다.The interlayer insulating layer 101c may be disposed on the first substrate 100 to cover the gate electrode GE and the active layer ACT. The interlayer insulating layer 101c may electrically insulate (or separate) the gate electrode GE and the source/drain electrodes SD1 and SD2 .

제 1 소스/드레인 전극(SD1)은 활성층(ACL)의 제 1 소스/드레인 영역과 중첩되는 층간 절연층(101c) 상에 배치되고, 층간 절연층(101c)에 배치된 제 1 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 1 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 1 소스/드레인 전극(SD1)은 구동 TFT(Tdr)의 소스 전극이고, 활성층(ACL)의 제 1 소스/드레인 영역은 소스 영역일 수 있다.The first source/drain electrode SD1 is disposed on the interlayer insulating layer 101c overlapping the first source/drain region of the active layer ACL, and a first source/drain contact disposed on the interlayer insulating layer 101c. It may be electrically connected to the first source/drain region of the active layer ACL through the hole. For example, the first source/drain electrode SD1 may be a source electrode of the driving TFT Tdr, and the first source/drain region of the active layer ACL may be a source region.

제 2 소스/드레인 전극(SD2)은 활성층(ACL)의 제 2 소스/드레인 영역과 중첩되는 층간 절연층(101c) 상에 배치되고, 층간 절연층(101c)에 배치된 제 2 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 2 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 2 소스/드레인 전극(SD2)은 구동 TFT(Tdr)의 드레인 전극이고, 활성층(ACL)의 제 2 소스/드레인 영역은 드레인 영역일 수 있다.The second source/drain electrode SD2 is disposed on the interlayer insulating layer 101c overlapping the second source/drain region of the active layer ACL, and a second source/drain contact disposed on the interlayer insulating layer 101c. It may be electrically connected to the second source/drain region of the active layer ACL through the hole. For example, the second source/drain electrode SD2 may be a drain electrode of the driving TFT Tdr, and the second source/drain region of the active layer ACL may be a drain region.

패시베이션층(101d)은 구동 TFT(Tdr)를 포함하는 화소 회로(PC)를 덮도록 제 1 기판(100) 상에 배치될 수 있다. 패시베이션층(101d)은 댐부(105)를 지지할 수 있다.The passivation layer 101d may be disposed on the first substrate 100 to cover the pixel circuit PC including the driving TFT Tdr. The passivation layer 101d may support the dam portion 105 .

일 실시예에 따르면, 층간 절연층(101c)이 제 1 기판(100)의 가장자리 부분에 배치되지 않을 때, 제 1 기판(100)의 가장자리 부분에 배치된 패시베이션층(101d)은 버퍼층(101a)과 직접적으로 접촉될 수 있다. 예를 들어, 패시베이션층(101d)은 보호층, 회로 보호층, 절연층, 또는 회로 절연층 등의 용어로 표현될 수 있다.According to an embodiment, when the interlayer insulating layer 101c is not disposed on the edge portion of the first substrate 100 , the passivation layer 101d disposed on the edge portion of the first substrate 100 is the buffer layer 101a . can be in direct contact with For example, the passivation layer 101d may be expressed in terms such as a protective layer, a circuit protective layer, an insulating layer, or a circuit insulating layer.

화소 회로(PC)를 구성하는 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각은 구동 TFT(Tdr)와 함께 형성되므로, 이에 대한 설명은 생략한다.Since each of the first and second switching TFTs Tsw1 and Tsw2 constituting the pixel circuit PC is formed together with the driving TFT Tdr, a description thereof will be omitted.

일 실시예에 따른 회로층(101)은 제 1 기판(100)과 버퍼층(101a) 사이에 배치된 하부 금속층(BML)을 더 포함할 수 있다.The circuit layer 101 according to an embodiment may further include a lower metal layer BML disposed between the first substrate 100 and the buffer layer 101a.

하부 금속층(BML)은 화소 회로(PC)를 구성하는 TFT들(Tdr, Tsw1, Tsw2)의 활성층(ACT)의 아래에 배치된 차광 패턴(LSP)을 포함할 수 있다.The lower metal layer BML may include a light blocking pattern LSP disposed under the active layer ACT of the TFTs Tdr, Tsw1, and Tsw2 constituting the pixel circuit PC.

차광 패턴(LSP)은 제 1 기판(100)과 활성층(ACT) 사이에 섬 형태로 배치될 수 있다. 차광 패턴(LSP)은 제 1 기판(100)을 통해서 활성층(ACT) 쪽으로 입사되는 광을 차단함으로써 외부 광에 의한 TFT의 문턱 전압 변화를 최소화 내지 방지한다. 선택적으로, 차광 패턴(LSP)은 TFT의 제 1 소스/드레인 전극(SD1)에 전기적으로 연결됨으로써 해당하는 TFT의 하부 게이트 전극의 역할을 할 수도 있으며, 이 경우 광에 의한 특성 변화뿐만 아니라 바이어스 전압에 따른 TFT의 문턱 전압 변화를 최소화 내지 방지할 수 있다.The light blocking pattern LSP may be disposed in an island shape between the first substrate 100 and the active layer ACT. The light blocking pattern LSP blocks light incident toward the active layer ACT through the first substrate 100 to minimize or prevent a change in the threshold voltage of the TFT due to external light. Optionally, the light blocking pattern LSP may serve as a lower gate electrode of the corresponding TFT by being electrically connected to the first source/drain electrode SD1 of the TFT. In this case, not only the characteristic change due to light but also the bias voltage Accordingly, it is possible to minimize or prevent a change in the threshold voltage of the TFT.

하부 금속층(BML)은 게이트 라인(GL), 데이터 라인(DL), 화소 구동 전원 라인(PL), 화소 공통 전압 라인, 및 레퍼런스 전압 라인(RL) 중 서로 나란하게 배치되는 라인으로 사용될 수 있다. 예를 들어, 하부 금속층(BML)은 제 1 기판(100) 상에 배치되는 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL) 중 제 2 방향(Y)과 나란한 방향으로 배치되는 라인들로 사용될 수 있다.The lower metal layer BML may be used as a line arranged in parallel with each other among the gate line GL, the data line DL, the pixel driving power line PL, the pixel common voltage line, and the reference voltage line RL. For example, the lower metal layer BML is disposed in a direction parallel to the second direction Y among the pixel driving lines DL, GL, PL, CVL, RL, and GCL disposed on the first substrate 100 . lines can be used.

평탄화층(102)은 제 1 기판(100) 상에 배치되고 회로층(101) 상에 평탄면을 제공할 수 있다. 평탄화층(102)은 각 화소 영역(PA)에 배치된 구동 TFT(Tdr)를 포함하는 회로층(101)을 덮을 수 있다. 일 실시예에 따른 평탄화층(102)은 유기 절연 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에 따른 평탄화층(102)은 제 1 기판(100)의 가장자리 부분에 배치된 패시베이션층(101d)을 제외한 나머지 회로층(101)을 덮도록 형성될 수 있다. 예를 들어, 평탄화층(102)은 패시베이션층(101d)과 발광 소자층(EDL) 사이에 배치되거나 발광 소자층(EDL) 아래에 배치될 수 있다.The planarization layer 102 may be disposed on the first substrate 100 and may provide a flat surface on the circuit layer 101 . The planarization layer 102 may cover the circuit layer 101 including the driving TFT Tdr disposed in each pixel area PA. The planarization layer 102 according to an embodiment may be formed of an organic insulating material, but is not limited thereto. The planarization layer 102 according to an embodiment may be formed to cover the remaining circuit layers 101 except for the passivation layer 101d disposed on the edge of the first substrate 100 . For example, the planarization layer 102 may be disposed between the passivation layer 101d and the light emitting device layer EDL or disposed under the light emitting device layer EDL.

발광 소자층(EDL)은 평탄화층(102) 상에 배치될 수 있다. 일 실시예에 따른 발광 소자층(EDL)은 화소 전극(PE), 자발광 소자(ED), 및 공통 전극(CE)을 포함할 수 있다.The light emitting device layer EDL may be disposed on the planarization layer 102 . The light emitting device layer EDL according to an embodiment may include a pixel electrode PE, a self-emission device ED, and a common electrode CE.

화소 전극(PE)은 자발광 소자(ED)의 애노드 전극, 반사 전극, 하부 전극, 또는 제 1 전극으로 표현될 수도 있다.The pixel electrode PE may be expressed as an anode electrode, a reflective electrode, a lower electrode, or a first electrode of the self-emission device ED.

화소 전극(PE)은 제 1 기판(100) 상의 각 부화소(SP)의 발광 영역(EA)과 중첩되는 평탄화층(102) 상에 배치될 수 있다. 화소 전극(PE)은 섬 형태로 패터닝되어 각 부화소(SP) 내에 배치되며, 해당하는 화소 회로(PC)의 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다. 예를 들어, 화소 전극(PE)의 일측은 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1) 상으로 연장되고, 평탄화층(102)에 마련된 전극 컨택홀(ECH)을 통해서 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다.The pixel electrode PE may be disposed on the planarization layer 102 overlapping the emission area EA of each sub-pixel SP on the first substrate 100 . The pixel electrode PE may be patterned in an island shape and disposed in each sub-pixel SP, and may be electrically connected to the first source/drain electrode SD1 of the driving TFT Tdr of the corresponding pixel circuit PC. . For example, one side of the pixel electrode PE extends onto the first source/drain electrode SD1 of the driving TFT Tdr and passes through the electrode contact hole ECH provided in the planarization layer 102 to the driving TFT ( Tdr) may be electrically connected to the first source/drain electrode SD1.

화소 전극(PE)은 일함수가 낮고 반사 효율이 우수한 금속 재질을 포함할 수 있으나, 이에 한정되는 것은 아니다.The pixel electrode PE may include, but is not limited to, a metal material having a low work function and excellent reflection efficiency.

일 실시예에 따른 화소 전극(PE)은 제 1 화소 전극층(PEL1)(또는 제 1 금속층) 및 제 2 화소 전극층(PEL2)(또는 제 2 금속층)을 포함하는 2층 구조를 가질 수 있다. 제 1 및 2 화소 전극층(PEL1, PEL2)은 평탄화층(102) 상에 순차적으로 증착된 후, 동시에 패터닝될 수 있다.The pixel electrode PE according to an embodiment may have a two-layer structure including a first pixel electrode layer PEL1 (or a first metal layer) and a second pixel electrode layer PEL2 (or a second metal layer). The first and second pixel electrode layers PEL1 and PEL2 may be sequentially deposited on the planarization layer 102 and then simultaneously patterned.

제 1 화소 전극층(PEL1)은 평탄화층(102) 상에 배치될 수 있다. 제 2 화소 전극층(PEL2)은 제 1 화소 전극층(PEL1) 상에 배치(또는 적층)될 수 있다. 예를 들어, 제 1 화소 전극층(PEL1)은 평탄화층(102)과의 접착층 역할과 자발광 소자(ED)의 보조 전극의 역할을 할 수 있으며, ITO 재질 또는 IZO 재질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제 2 화소 전극층(PEL2)은 반사판의 역할과 화소 전극(PE)의 저항을 감소시키는 역할을 할 수 있으며, 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 화소 전극(PE)은 ITO/MoTi의 2층 구조로 이루어지거나 MoTi/ITO의 2층 구조로 이루어질 수 있다.The first pixel electrode layer PEL1 may be disposed on the planarization layer 102 . The second pixel electrode layer PEL2 may be disposed (or stacked) on the first pixel electrode layer PEL1 . For example, the first pixel electrode layer PEL1 may serve as an adhesive layer with the planarization layer 102 and as an auxiliary electrode of the self-luminous device ED, and may be made of an ITO material or an IZO material, but is limited thereto. it is not going to be For example, the second pixel electrode layer PEL2 may serve as a reflector and reduce the resistance of the pixel electrode PE, and may include aluminum (Al), silver (Ag), molybdenum (Mo), and titanium (Ti). ), and may be made of one of a molybdenum titanium alloy (MoTi), but is not limited thereto. For example, the pixel electrode PE may have a two-layer structure of ITO/MoTi or a two-layer structure of MoTi/ITO.

다른 실시예에 따른 화소 전극(PE)은 제 1 화소 전극층(PEL1), 제 1 화소 전극층(PEL1) 상의 제 2 화소 전극층(PEL2), 및 제 2 화소 전극층(PEL2) 상의 제 3 화소 전극층(또는 제 3 금속층)(PEL3)을 포함하는 3층 구조를 가질 수 있다. 제 1 및 2 화소 전극층(PEL1, PEL2)과 제 3 화소 전극층(PEL3)은 평탄화층(102) 상에 순차적으로 증착된 후, 동시에 패터닝될 수 있다.According to another exemplary embodiment, the pixel electrode PE includes a first pixel electrode layer PEL1 , a second pixel electrode layer PEL2 on the first pixel electrode layer PEL1 , and a third pixel electrode layer on the second pixel electrode layer PEL2 (or It may have a three-layer structure including a third metal layer (PEL3). The first and second pixel electrode layers PEL1 and PEL2 and the third pixel electrode layer PEL3 may be sequentially deposited on the planarization layer 102 and then patterned simultaneously.

제 3 화소 전극층(PEL3)은 자발광 소자(ED)의 전극의 역할을 하는 것으로, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 이 경우, 화소 전극(PE)은 IZO/MoTi/ITO 또는 ITO/MoTi/ITO의 3층 구조로 이루어질 수 있다.The third pixel electrode layer PEL3 serves as an electrode of the self-luminous element ED, and may be made of an ITO material or an IZO material. In this case, the pixel electrode PE may have a three-layer structure of IZO/MoTi/ITO or ITO/MoTi/ITO.

다른 실시예에 따른 화소 전극(PE)은 제 1 화소 전극층(PEL1), 제 1 화소 전극층(PEL1) 상의 제 2 화소 전극층(PEL2), 제 2 화소 전극층(PEL2) 상의 제 3 화소 전극층(또는 제 3 금속층)(PEL3), 및 제 3 화소 전극층(PEL3) 상의 제 4 화소 전극층(또는 제 4 금속층)을 포함하는 4층 구조를 가질 수 있다. 제 1 내지 제 4 화소 전극층은 평탄화층(102) 상에 순차적으로 증착된 후, 동시에 패터닝될 수 있다.The pixel electrode PE according to another exemplary embodiment includes the first pixel electrode layer PEL1 , the second pixel electrode layer PEL2 on the first pixel electrode layer PEL1 , and the third pixel electrode layer (or the third pixel electrode layer PEL2 ) on the second pixel electrode layer PEL2 . It may have a four-layer structure including a third metal layer (PEL3) and a fourth pixel electrode layer (or a fourth metal layer) on the third pixel electrode layer PEL3. The first to fourth pixel electrode layers may be sequentially deposited on the planarization layer 102 and then simultaneously patterned.

4층 구조의 화소 전극(PE)에서, 제 1 화소 전극층은 평탄화층(102)과의 접착층 역할과 자발광 소자(ED)의 보조 전극의 역할을 할 수 있으며, ITO, 몰리브덴(Mo), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 2 화소 전극층은 화소 전극(PE)의 저항을 감소시키는 역할을 할 수 있으며, 구리(Cu) 재질로 이루어질 수 있다. 제 3 화소 전극층은 반사판의 역할을 할 수 있으며, 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 4 화소 전극층은 자발광 소자(ED)의 전극의 역할을 할 수 있으며, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 예를 들어, 다른 실시예에 따른 화소 전극(PE)은 ITO/Cu/MoTi/ITO의 4층 구조로 이루어질 수 있다.In the pixel electrode PE having a four-layer structure, the first pixel electrode layer may serve as an adhesive layer with the planarization layer 102 and as an auxiliary electrode of the self-luminous device ED, and may include ITO, molybdenum (Mo), and It may be made of one material of molybdenum titanium alloy (MoTi). The second pixel electrode layer may serve to reduce the resistance of the pixel electrode PE, and may be made of a copper (Cu) material. The third pixel electrode layer may serve as a reflector, and may be made of one of aluminum (Al), silver (Ag), molybdenum (Mo), titanium (Ti), and molybdenum titanium alloy (MoTi). The fourth pixel electrode layer may serve as an electrode of the self-luminous device ED, and may be made of an ITO material or an IZO material. For example, the pixel electrode PE according to another embodiment may have a four-layer structure of ITO/Cu/MoTi/ITO.

다른 예에 따른 화소 전극(PE)은 ITO 재질의 제 1 화소 전극층, 몰리브덴 티타늄 합금(MoTi) 재질의 제 2 화소 전극층, ITO 재질의 제 3 화소 전극층, 은(Ag) 재질의 제 4 화소 전극층, 및 ITO 재질의 제 5 화소 전극층을 포함하는 5층 구조로 이루어질 수 있다.The pixel electrode PE according to another example includes a first pixel electrode layer made of ITO, a second pixel electrode layer made of molybdenum titanium alloy (MoTi), a third pixel electrode layer made of ITO, a fourth pixel electrode layer made of silver (Ag), and a fifth pixel electrode layer made of ITO material.

자발광 소자(ED)는 제 1 기판(100) 상에 배치될 수 있다. 자발광 소자(ED)는 화소 전극(PE) 상에 형성되어 화소 전극(PE)과 직접적으로 접촉될 수 있다. 화소 전극(PE)은 자발광 소자(ED) 아래에 배치될 수 있다.The self-emission device ED may be disposed on the first substrate 100 . The self-emission device ED may be formed on the pixel electrode PE to directly contact the pixel electrode PE. The pixel electrode PE may be disposed under the self-emission device ED.

일 실시예에 따른 자발광 소자(ED)는 부화소(SP)별로 구분되지 않도록 복수의 부화소(SP) 각각에 공통적으로 형성되는 공통층일 수 있다. 자발광 소자(ED)는 화소 전극(PE)과 공통 전극(CE)) 사이에 흐르는 전류에 반응하여 백색 광을 방출할 수 있다. 일 실시예에 따른 자발광 소자(ED)는 유기 발광 소자 또는 무기 발광 소자를 포함하거나, 유기 발광 소자(또는 무기 발광 소자)와 양자점 발광 소자의 적층 또는 혼합 구조를 포함할 수 있다.The self-emission device ED according to an exemplary embodiment may be a common layer commonly formed in each of the plurality of sub-pixels SP so as not to be divided into sub-pixels SP. The self-emission device ED may emit white light in response to a current flowing between the pixel electrode PE and the common electrode CE. The self-light emitting device ED according to an embodiment may include an organic light emitting device or an inorganic light emitting device, or may include a stacked or mixed structure of an organic light emitting device (or an inorganic light emitting device) and a quantum dot light emitting device.

일 실시예에 따른 유기 발광 소자는 백색 광을 방출하기 위한 2 이상의 유기 발광부를 포함할 수 있다. 예를 들어, 유기 발광 소자는 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 유기 발광부와 제 2 유기 발광부를 포함할 수 있다. 여기서, 제 1 유기 발광부는 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 적어도 하나를 포함할 수 있다. 제 2 유기 발광부는 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 제 1 유기 발광부로부터 방출되는 제 1 광과 혼합되어 백색 광을 만들 수 있는 제 2 광을 방출하기 위한 적어도 하나의 발광층을 포함할 수 있다.The organic light emitting device according to an embodiment may include two or more organic light emitting units for emitting white light. For example, the organic light emitting device may include a first organic light emitting unit and a second organic light emitting unit for emitting white light by mixing the first light and the second light. Here, the first organic light-emitting unit may include at least one of a blue light-emitting layer, a green light-emitting layer, a red light-emitting layer, a yellow light-emitting layer, and a yellow-green light-emitting layer. The second organic light emitting unit is at least one for emitting a second light capable of producing white light by mixing with the first light emitted from the first organic light emitting unit among the blue light emitting layer, the green light emitting layer, the red light emitting layer, the yellow light emitting layer, and the yellow green light emitting layer may include a light emitting layer of

일 실시예에 따른 유기 발광 소자는 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다. 예를 들어, 기능층은 발광층의 상부 및/또는 하부 각각에 배치될 수 있다.The organic light emitting diode according to an embodiment may further include at least one functional layer for improving luminous efficiency and/or lifespan. For example, the functional layer may be disposed above and/or below the light emitting layer, respectively.

일 실시예에 따른 무기 발광 소자는 반도체 발광 다이오드, 마이크로 발광 다이오드, 또는 양자점 발광 다이오드를 포함할 수 있다. 예를 들어, 무기 발광 소자로 구현된 자발광 소자(ED)는 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되는 것은 아니다.The inorganic light emitting device according to an embodiment may include a semiconductor light emitting diode, a micro light emitting diode, or a quantum dot light emitting diode. For example, the self-light emitting device ED implemented as an inorganic light emitting device may have a scale of 1 to 100 micrometers, but is not limited thereto.

공통 전극(CE)은 제 1 기판(100)의 표시부(AA) 상에 배치되고 복수의 화소(P) 각각의 자발광 소자(ED)와 전기적으로 연결된다. 예를 들어, 공통 전극(CE)은 제 1 기판(100)에 배치된 제 1 패드부(110)를 제외한 나머지 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다.The common electrode CE is disposed on the display unit AA of the first substrate 100 and is electrically connected to the self-luminous element ED of each of the plurality of pixels P. For example, the common electrode CE may be disposed on the display part AA of the remaining first substrate 100 except for the first pad part 110 disposed on the first substrate 100 .

공통 전극(CE)은 캐소드 전극, 투명 전극, 상부 전극, 음극, 또는 제 2 전극으로 표현될 수 있다. 공통 전극(CE)은 자발광 소자(ED) 상에 형성되어 자발광 소자(ED)와 직접적으로 접촉되거나 전기적으로 직접 접촉될 수 있다. 공통 전극(CE)은 자발광 소자(ED)에서 방출되는 광이 투과될 수 있도록 투명 전도성 재질을 포함할 수 있다.The common electrode CE may be expressed as a cathode electrode, a transparent electrode, an upper electrode, a cathode, or a second electrode. The common electrode CE may be formed on the self-emission device ED and may be in direct contact with the self-emission device ED or may be in direct electrical contact with the self-emitting device ED. The common electrode CE may include a transparent conductive material so that light emitted from the self-emission device ED may be transmitted.

일 실시예에 따른 공통 전극(CE)은 일함수가 비교적 높은 투명 전도성 재질 또는 그래핀(graphene) 중 적어도 하나의 단층 구조 또는 복층 구조로 이루어질 수 있다. 예를 들어, 공통 전극(CE))은 ITO 또는 IZO와 같은 금속 산화물, ZnO:Al 또는 SnO2:Sb 등과 같은 금속과 산화물의 혼합물로 이루어질 수 있다.The common electrode CE according to an embodiment may be formed of a single-layer structure or a multi-layer structure of at least one of a transparent conductive material having a relatively high work function or graphene. For example, the common electrode CE may be formed of a metal oxide such as ITO or IZO, or a mixture of a metal and oxide such as ZnO:Al or SnO 2 :Sb.

추가적으로, 발광 소자층(EDL)은 공통 전극(CE) 상에 배치된 캡핑층(capping layer)을 더 포함할 수 있다. 캡핑층은 공통 전극(CE) 상에 배치되어 발광 소자층(EDL)에서 발광된 광의 굴절율을 조절하여 광의 출광 효율을 향상시킬 수 있다.Additionally, the light emitting device layer EDL may further include a capping layer disposed on the common electrode CE. The capping layer may be disposed on the common electrode CE to adjust a refractive index of light emitted from the light emitting device layer EDL to improve light output efficiency.

뱅크(103)는 평탄화층(102) 상에 배치되고 제 1 기판(100) 상에 화소 영역을 정의할 수 있다. 뱅크(103)는 화소 전극(PE)의 가장자리 부분을 덮도록 평탄화층(102) 상에 배치될 수 있다. 뱅크(103)는 복수의 부화소(SP) 각각의 발광 영역(또는 개구부)(EA)을 정의하며, 인접한 부화소(SP)에 배치된 화소 전극(PE)을 전기적으로 분리할 수 있다. 뱅크(103)는 각 화소 영역(PA)에 배치된 전극 컨택홀(ECH)을 덮도록 형성될 수 있다. 뱅크(103)는 발광 소자층(EDL)의 자발광 소자(ED)에 의해 덮일 수 있다. 예를 들어, 자발광 소자(ED)는 복수의 부화소(SP) 각각의 화소 전극(PE)뿐만 아니라 뱅크(103) 상에 배치될 수 있다.The bank 103 may be disposed on the planarization layer 102 and define a pixel area on the first substrate 100 . The bank 103 may be disposed on the planarization layer 102 to cover an edge portion of the pixel electrode PE. The bank 103 may define a light emitting area (or opening) EA of each of the plurality of subpixels SP, and may electrically separate the pixel electrodes PE disposed in the adjacent subpixels SP. The bank 103 may be formed to cover the electrode contact hole ECH disposed in each pixel area PA. The bank 103 may be covered by the self-light emitting device ED of the light emitting device layer EDL. For example, the self-emission device ED may be disposed on the bank 103 as well as the pixel electrode PE of each of the plurality of sub-pixels SP.

일 실시예에 따른 뱅크(103)는 투명 재질의 투명 뱅크이거나 블랙 안료를 포함하는 블랙 뱅크일 수 있다.The bank 103 according to an embodiment may be a transparent bank made of a transparent material or a black bank including a black pigment.

제 1 패드부(110)는 제 1 기판(100)의 일측 가장자리 부분에 배치되고, 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL)과 전기적으로 일대일 연결될 수 있다. The first pad part 110 may be disposed on one edge portion of the first substrate 100 and may be electrically connected to the pixel driving lines DL, GL, PL, CVL, RL, and GCL one-to-one.

일 실시예에 따른 제 1 패드부(110)는 복수의 제 1 패드(111)를 포함할 수 있다.The first pad unit 110 according to an embodiment may include a plurality of first pads 111 .

복수의 제 1 패드(111)는 제 1 데이터 패드들(DP), 제 1 게이트 패드들(GP), 제 1 화소 구동 전원 패드들(PPP), 제 1 레퍼런스 전압 패드들(RVP), 및 제 1 화소 공통 전압 패드들(CVP)로 구분(또는 분류)될 수 있다.The plurality of first pads 111 include first data pads DP, first gate pads GP, first pixel driving power pads PPP, first reference voltage pads RVP, and second It may be divided (or classified) into one pixel common voltage pads CVP.

복수의 제 1 패드(111) 각각은 패시베이션층(101d)과 층간 절연층(101c) 및 버퍼층(101a)을 관통하는 패드 컨택홀(PCH)을 통해서 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL) 중 해당하는 라인과 전기적으로 연결될 수 있다. 일 실시예에 따른 복수의 제 1 패드(111) 각각은 화소 전극(PE)과 동일한 물질로 이루어지고, 화소 전극(PE)과 함께 형성될 수 있다. 다른 실시예에 따른 복수의 제 1 패드(111) 각각은 TFT의 소스/드레인 전극과 동일한 물질로 이루어지고, TFT의 소스/드레인 전극과 함께 형성될 수 있다. Each of the plurality of first pads 111 includes the pixel driving lines DL, GL, PL, and CVL through the pad contact hole PCH passing through the passivation layer 101d, the interlayer insulating layer 101c, and the buffer layer 101a. , RL, GCL) may be electrically connected to the corresponding line. Each of the plurality of first pads 111 according to an exemplary embodiment may be made of the same material as the pixel electrode PE, and may be formed together with the pixel electrode PE. Each of the plurality of first pads 111 according to another embodiment may be made of the same material as the source/drain electrodes of the TFT, and may be formed together with the source/drain electrodes of the TFT.

일 실시예에 따른 복수의 제 1 패드(111) 각각의 끝단은 제 1 기판(100)의 외측면(OS)에 정렬되거나 위치될 수 있다. 예를 들어, 복수의 제 1 패드(111) 각각의 끝단은 표시 장치의 두께 방향(Z)을 따라 제 1 기판(100)의 외측면(OS)으로부터 연장된 가상의 수직 선상(VL)에 정렬되거나 위치할 수 있다. 예를 들어, 복수의 제 1 패드(111) 각각은 100마이크로미터 이하의 폭(또는 길이)를 가질 수있다. 예를 들어, 제 2 방향(Y)을 기준으로, 복수의 제 1 패드(111) 각각의 일단과 타단 사이의 폭 또는 복수의 제 1 패드(111) 각각의 길이는 100마이크로미터 이하의 폭(또는 길이)를 가질 수있다.An end of each of the plurality of first pads 111 according to an embodiment may be aligned or positioned on the outer surface OS of the first substrate 100 . For example, an end of each of the plurality of first pads 111 is aligned on an imaginary vertical line VL extending from the outer surface OS of the first substrate 100 along the thickness direction Z of the display device. or may be located. For example, each of the plurality of first pads 111 may have a width (or length) of 100 micrometers or less. For example, based on the second direction Y, the width between one end and the other end of each of the plurality of first pads 111 or the length of each of the plurality of first pads 111 is 100 micrometers or less ( or length).

일 실시예에 따른 제 1 패드부(110)는 복수의 보조 패드(113)를 더 포함할 수 있다.The first pad unit 110 according to an embodiment may further include a plurality of auxiliary pads 113 .

복수의 보조 패드(113) 각각은 복수의 제 1 패드(111) 각각과 전기적으로 일대일 연결되도록 제 1 패드부(110)에 배치될 수 있다. 복수의 보조 패드(113) 각각은 복수의 제 1 패드(111) 각각을 덮도록 제 1 패드부(110)의 패시베이션층(101d) 상에 배치될 수 있다. 복수의 보조 패드(113) 각각은 복수의 제 1 패드(111) 각각과 패시베이션층(101d) 상에 배치되고 상기 제 1 패드(111)보다 긴 길이를 가질 수 있다. 복수의 보조 패드(113) 각각의 일측은 해당하는 제 1 패드(111)과 전기적으로 직접 연결될 수 있다. 일 실시예에 따른 복수의 보조 패드(113) 각각은 몰리브덴(Mo), 티타늄(Ti), 몰리브덴 티타늄 합금(MoTi), 구리(Cu), 및 은(Ag) 중 적어도 하나를 포함하는 단층 구조를 포함할 수 있다.Each of the plurality of auxiliary pads 113 may be disposed on the first pad unit 110 to be electrically connected to each of the plurality of first pads 111 one-to-one. Each of the plurality of auxiliary pads 113 may be disposed on the passivation layer 101d of the first pad unit 110 to cover each of the plurality of first pads 111 . Each of the plurality of auxiliary pads 113 may be disposed on each of the plurality of first pads 111 and the passivation layer 101d and may have a longer length than the first pad 111 . One side of each of the plurality of auxiliary pads 113 may be directly electrically connected to the corresponding first pad 111 . Each of the plurality of auxiliary pads 113 according to an embodiment has a single-layer structure including at least one of molybdenum (Mo), titanium (Ti), molybdenum titanium alloy (MoTi), copper (Cu), and silver (Ag). may include

복수의 보조 패드(113)는 데이터 보조 패드들, 게이트 보조 패드들, 화소 구동 전원 보조 패드들, 레퍼런스 전압 보조 패드들, 및 화소 공통 전압 보조 패드들로 구분(또는 분류)될 수 있다.The plurality of auxiliary pads 113 may be divided (or classified) into data auxiliary pads, gate auxiliary pads, pixel driving power auxiliary pads, reference voltage auxiliary pads, and pixel common voltage auxiliary pads.

일 실시예에 따른 복수의 보조 패드(113) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 서로 이격되거나 전기적으로 분리된 라인 형태를 가질 수 있다. 예를 들어, 복수의 보조 패드(113) 각각은 제 1 기판(100)의 외측면(OS)으로부터 제 2 방향(Y)을 따라 표시부(AA)의 내부 쪽으로 연장될 수 있다.Each of the plurality of auxiliary pads 113 according to an embodiment may have a line shape that is elongated in the second direction (Y) and spaced apart or electrically separated from each other in the first direction (X). For example, each of the plurality of auxiliary pads 113 may extend toward the inside of the display unit AA in the second direction Y from the outer surface OS of the first substrate 100 .

일 실시예에 따른 복수의 보조 패드(113) 각각은 해당하는 제 1 패드(111)의 제 1 길이(또는 제 1 폭)보다 상대적으로 긴 제 2 길이(또는 제 2 폭)를 가질 수 있다. 복수의 보조 패드(113) 각각은 그 길이 방향 또는 제 2 방향(Y)을 기준으로, 수십 마이크로미터의 길이를 가질 수 있다. 예를 들어, 길이 방향 또는 제 2 방향(Y)을 기준으로, 복수의 제 1 패드(111) 각각이 5 내지 50마이크로미터 이하의 길이를 가질 때, 복수의 보조 패드(113) 각각은 50 내지 150마이크로미터의 길이를 가질 수 있다. 예를 들어, 복수의 보조 패드(113) 각각은 해당하는 제 1 패드(111)보다 적어도 절반 이상 더 긴 길이를 가질 수 있다.Each of the plurality of auxiliary pads 113 according to an embodiment may have a second length (or second width) that is relatively longer than the first length (or first width) of the corresponding first pad 111 . Each of the plurality of auxiliary pads 113 may have a length of several tens of micrometers in the longitudinal direction or the second direction (Y). For example, when each of the plurality of first pads 111 has a length of 5 to 50 micrometers or less in the longitudinal direction or the second direction Y, each of the plurality of auxiliary pads 113 is 50 to 50 micrometers or less. It may have a length of 150 micrometers. For example, each of the plurality of auxiliary pads 113 may have a length that is at least half longer than that of the corresponding first pad 111 .

부가적으로, 일 실시예에 따른 제 1 패드부(110)는 복수의 제 1 패드(111) 각각과 복수의 보조 패드(113) 각각 사이에 개재된 패드 커버층(또는 클래드층)을 더 포함할 수 있다. 패드 커버층은 제 1 패드(111)의 부식 등을 방지하는 기능을 할 수 있다. 예를 들어, 패드 커버층은 화소 전극(PE)의 최상위 금속층과 동일한 물질로 형성될 수 있다. 예를 들어, 화소 전극(PE)의 최상위 금속층은 패드 커버층으로 사용될 수 있다.Additionally, the first pad unit 110 according to an embodiment further includes a pad cover layer (or clad layer) interposed between each of the plurality of first pads 111 and each of the plurality of auxiliary pads 113 . can do. The pad cover layer may function to prevent corrosion of the first pad 111 . For example, the pad cover layer may be formed of the same material as the uppermost metal layer of the pixel electrode PE. For example, the uppermost metal layer of the pixel electrode PE may be used as a pad cover layer.

이와 같은, 복수의 보조 패드(113) 각각은 해당하는 패드(111)과 전기적으로 직접 연결됨으로써 해당하는 제 1 패드(111)의 길이를 수십 마이크로미터의 길이로 연장시키는 기능 및/또는 제 1 패드(111)과 라우팅부(400) 간의 접촉 면적을 증가시키는 기능을 할 수 있다. 이에 의해, 보조 패드(113)은 보조 패드 전극, 연장 패드, 연결 패드, 패드 연장 전극, 패드 연장 라인, 패드 연결 전극, 또는 패드 연결 라인 등으로 표현될 수 있다.As such, each of the plurality of auxiliary pads 113 is electrically directly connected to the corresponding pad 111 to extend the corresponding first pad 111 to a length of several tens of micrometers and/or the first pad. It can function to increase the contact area between the (111) and the routing unit (400). Accordingly, the auxiliary pad 113 may be expressed as an auxiliary pad electrode, an extension pad, a connection pad, a pad extension electrode, a pad extension line, a pad connection electrode, a pad connection line, or the like.

본 명세서의 일 실시예에 따른 표시 장치 또는 제 1 기판(100)은 소자 분리부(104), 댐부(105), 및 봉지층(106)을 더 포함할 수 있다.The display device or the first substrate 100 according to the exemplary embodiment of the present specification may further include a device isolation unit 104 , a dam unit 105 , and an encapsulation layer 106 .

도 7, 도 9, 및 도 10을 참조하면, 본 명세서의 일 실시예에 따른 소자 분리부(104)는 제 1 기판(100)의 가장자리 부분 또는 최외곽 화소의 가장자리 부분에 배치될 수 있다. 예를 들어, 제 1 기판(100)의 가장자리 부분에 배치되어 있는 최외곽 화소들은 소자 분리부(104)를 포함함으로써 내부 화소들과 다른 구조를 가질 수 있다.7, 9, and 10 , the device isolation unit 104 according to an exemplary embodiment of the present specification may be disposed at an edge of the first substrate 100 or an edge of an outermost pixel. For example, the outermost pixels disposed at the edge of the first substrate 100 may have a structure different from that of the internal pixels by including the device isolation unit 104 .

소자 분리부(104)는 제 1 기판(100)의 제 2 영역에 배치된 자발광 소자(ED)를 분리시키도록 구현될 수 있다. 소자 분리부(104)는 제 1 기판(100)의 측면 방향에서의 수분 침투를 방지하여 측면 투습에 따른 자발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 소자 분리부(104)는 댐부(105)의 주변에서 발광 소자층(EDL)의 자발광 소자(ED)를 적어도 1회 분리(또는 단절)시킴으로써 측면 투습을 방지할 수 있다. 예를 들어, 소자 분리부(104)는 자발광 소자(ED)의 분리 영역, 분리 라인, 단절 영역, 또는 단선 라인으로 정의될 수도 있다.The device isolation unit 104 may be implemented to separate the self-luminous device ED disposed in the second region of the first substrate 100 . The device isolation unit 104 may be implemented to prevent moisture penetration in the lateral direction of the first substrate 100 to prevent deterioration of the self-luminous device ED due to lateral moisture permeation. The element isolation unit 104 may prevent lateral moisture permeation by separating (or disconnecting) the self-luminous element ED of the light emitting element layer EDL at least once in the vicinity of the dam unit 105 . For example, the device isolation unit 104 may be defined as an isolation region, a separation line, a disconnection region, or a disconnection line of the self-light emitting device ED.

소자 분리부(104)는 표시부(AA)를 둘러싸도록 제 1 기판(100) 상의 층간 절연층(101c) 상에 구현될 수 있다. 예를 들어, 소자 분리부(104)는 평면적으로 표시부(AA)를 둘러싸도록 층간 절연층(101c) 상에 폐루프 라인 형태로 구현될 수 있다.The device isolation unit 104 may be implemented on the interlayer insulating layer 101c on the first substrate 100 to surround the display unit AA. For example, the device isolation unit 104 may be implemented in the form of a closed loop line on the interlayer insulating layer 101c to surround the display unit AA in a planar manner.

일 실시예에 따른 소자 분리부(104)는 최외곽 화소들의 층간 절연층(101c) 상에 배치된 복수의 소자 분리 패턴(104a, 104b, 104c)을 포함할 수 있다. 예를 들어, 소자 분리부(104)는 폐루프 라인 형태를 가지도록 서로 나란하게 구현된 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)을 포함할 수 있다.The device isolation unit 104 according to an embodiment may include a plurality of device isolation patterns 104a , 104b , and 104c disposed on the interlayer insulating layer 101c of the outermost pixels. For example, the device isolation unit 104 may include first to third device isolation patterns 104a , 104b , and 104c implemented in parallel to each other to have a closed loop line shape.

일 실시예에 따른 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c) 각각은 제 1 트렌치 구조물(TS1), 금속 패턴층(MPL), 및 제 2 트렌치 구조물(TS2)을 포함할 수 있다.Each of the first to third device isolation patterns 104a , 104b , and 104c according to an embodiment may include a first trench structure TS1 , a metal pattern layer MPL, and a second trench structure TS2 . .

제 1 트렌치 구조물(TS1)은 패시베이션층(101d)에 의해 구현될 수 있다. 제 1 트렌치 구조물(TS1)은 최외곽 화소들에 배치되어 있는 패시베이션층(101d)의 패터닝 공정에 의해 형성될 수 있다. 예를 들어, 제 1 트렌치 구조물(TS1)은 식각 공정을 이용한 패시베이션층(101d)의 패터닝 공정에 의해 형성될 수 있다. 예를 들어, 제 1 트렌치 구조물(TS1)은 제 1 분리 구조물 또는 제 1 테이퍼 구조물 등의 용어로 표현될 수 있다.The first trench structure TS1 may be implemented by the passivation layer 101d. The first trench structure TS1 may be formed by a patterning process of the passivation layer 101d disposed on the outermost pixels. For example, the first trench structure TS1 may be formed by a patterning process of the passivation layer 101d using an etching process. For example, the first trench structure TS1 may be expressed in terms such as a first isolation structure or a first tapered structure.

일 실시예에 따른 제 1 트렌치 구조물(TS1)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 폭 방향을 따라 자른 제 1 트렌치 구조물(TS1)의 단면은 윗변이 아랫변보다 좁은 사다리꼴 형태의 단면 구조를 가질 수 있다.A side surface of the first trench structure TS1 according to an embodiment may be implemented as an inclined structure or a normal taper structure. For example, the cross-section of the first trench structure TS1 cut along the width direction may have a trapezoidal cross-sectional structure in which the upper side is narrower than the lower side.

금속 패턴층(MPL)은 제 1 트렌치 구조물(TS1) 상에 배치될 수 있다. 금속 패턴층(MPL)은 화소 전극(PE)과 동일한 적어도 2층 구조를 가질 수 있다. 예를 들어, 금속 패턴층(MPL)은 화소 전극(PE)의 제 1 화소 전극층(PEL1)과 함께 형성되고 제 1 트렌치 구조물(TS1)의 윗면에 직접적으로 접촉된 제 1 금속층, 및 화소 전극(PE)의 제 2 화소 전극층(PEL2)과 함께 형성되고 제 1 금속층 상에 형성(또는 적층)된 제 2 금속층을 포함할 수 있다.The metal pattern layer MPL may be disposed on the first trench structure TS1 . The metal pattern layer MPL may have the same at least two-layer structure as the pixel electrode PE. For example, the metal pattern layer MPL is formed together with the first pixel electrode layer PEL1 of the pixel electrode PE and is directly in contact with the upper surface of the first trench structure TS1, and the pixel electrode ( PE) and may include a second metal layer formed together with the second pixel electrode layer PEL2 and formed (or laminated) on the first metal layer.

금속 패턴층(MPL)은 제 1 트렌치 구조물(TS1)의 윗면보다 넓은 폭을 가질 수 있다. 금속 패턴층(MPL)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 폭 방향을 따라 자른 금속 패턴층(MPL)은 폭 방향을 따라 자른 제 1 트렌치 구조물(TS1)과 동일한 사다리꼴 형태를 가질 수 있다. 폭 방향을 기준으로, 금속 패턴층(MPL)의 일측 가장자리 부분과 타측 가장자리 부분 각각은 제 1 트렌치 구조물(TS1)의 측면 외부로 돌출될 수 있다.The metal pattern layer MPL may have a wider width than the upper surface of the first trench structure TS1 . The side surface of the metal pattern layer MPL may be implemented as an inclined structure or a positively tapered structure. For example, the metal pattern layer MPL cut along the width direction may have the same trapezoidal shape as the first trench structure TS1 cut along the width direction. Based on the width direction, each of one edge portion and the other edge portion of the metal pattern layer MPL may protrude to the outside of the side surface of the first trench structure TS1 .

제 1 트렌치 구조물(TS1)의 측면은 금속 패턴층(MPL)에 대하여 언더 컷(under cut) 구조를 가질 수 있다. 예를 들어, 제 1 트렌치 구조물(TS1)과 금속 패턴층(MPL) 사이의 경계부 또는 제 1 트렌치 구조물(TS1)의 상부 측면은 금속 패턴층(MPL)에 대하여 언더 컷될 수 있다. 이에 따라, 금속 패턴층(MPL)은 제 1 트렌치 구조물(TS1)에 대해 처마 구조를 가질 수 있다.A side surface of the first trench structure TS1 may have an undercut structure with respect to the metal pattern layer MPL. For example, a boundary portion between the first trench structure TS1 and the metal pattern layer MPL or an upper side surface of the first trench structure TS1 may be undercut with respect to the metal pattern layer MPL. Accordingly, the metal pattern layer MPL may have an eaves structure with respect to the first trench structure TS1.

제 2 트렌치 구조물(TS2)은 금속 패턴층(MPL) 상에 배치될 수 있다. 예를 들어, 제 2 트렌치 구조물(TS2)은 제 2 분리 구조물 또는 제 2 테이퍼 구조물 등의 용어로 표현될 수 있다.The second trench structure TS2 may be disposed on the metal pattern layer MPL. For example, the second trench structure TS2 may be expressed in terms such as a second separation structure or a second tapered structure.

제 2 트렌치 구조물(TS2)은 유기 절연 물질을 포함할 수 있다. 일 실시예에 따른 제 2 트렌치 구조물(TS2)은 뱅크(103)와 동일한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.The second trench structure TS2 may include an organic insulating material. The second trench structure TS2 according to an exemplary embodiment may be made of the same material as the bank 103 , but is not limited thereto.

제 2 트렌치 구조물(TS2)의 아랫면은 금속 패턴층(MPL)의 윗면과 동일한 폭을 가질 수 있다. 제 2 트렌치 구조물(TS2)에서, 윗면은 아랫면과 동일한 폭을 가지거나 좁은 폭을 가질 수 있다. 예를 들어, 제 2 트렌치 구조물(TS2)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다.A lower surface of the second trench structure TS2 may have the same width as an upper surface of the metal pattern layer MPL. In the second trench structure TS2 , the upper surface may have the same width as the lower surface or may have a narrower width. For example, the side surface of the second trench structure TS2 may be implemented as an inclined structure or a normal tapered structure.

이와 같은, 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)을 포함하는 소자 분리부(104)는 자발광 소자(ED)를 분리(또는 단절)시키거나 자발광 소자(ED)와 공통 전극(CE)을 분리(또는 단절)시킬 수 있다. 예를 들어, 소자 분리부(104) 상에 형성(또는 증착)되는 발광 소자층(EDL)의 자발광 소자(ED)는 별도의 단절 공정 없이, 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c) 각각의 언더컷 구조(또는 처마 구조)에 의해서 증착 공정 중에 자동적으로 분리(또는 단절)될 수 있다. 이에 따라, 자발광 소자(ED)는 소자 분리부(104)에 의해 분리된 분리 영역을 포함할 수 있다.The device isolation unit 104 including the first to third device isolation patterns 104a, 104b, and 104c separates (or disconnects) the self-emission device ED or is common to the self-emission device ED. The electrode CE may be separated (or disconnected). For example, the self-light emitting device ED of the light emitting device layer EDL formed (or deposited) on the device isolation unit 104 may be formed by the first to third device isolation patterns 104a and 104b without a separate disconnection process. , 104c) may be automatically separated (or disconnected) during the deposition process by each undercut structure (or eaves structure). Accordingly, the self-emission device ED may include an isolation region separated by the device isolation unit 104 .

일 실시예에 따르면, 유기 발광 소자로 이루어진 자발광 소자(ED)의 증착 물질은 직진성을 가지므로, 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c) 각각의 언더컷 구조(또는 처마 구조)에 따라 금속 패턴층(MPL)에 의해 가려지는 제 1 트렌치 구조물(TS1)의 측면에 증착되지 않는다. 이에 따라, 소자 분리부(104) 상에 형성(또는 증착)되는 자발광 소자(ED)는 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c) 각각의 제 1 트렌치 구조물(TS1)과 금속 패턴층(MPL) 사이에서 분리(또는 단절)될 수 있다. 이에 따라, 자발광 소자(ED)는 증착 공정시 소자 분리부(104)의 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)에 의해서 자동적으로 분리(또는 단절)될 수 있으며, 이로 인해 자발광 소자(ED)를 단절(또는 단선)시키기 위한 별도의 패터닝 공정이 생략될 수 있다. 따라서, 제 1 기판(100) 상에 배치된 자발광 소자(ED)는 소자 분리부(104)에 의해 제 1 기판(100)의 가장자리 부분에서 분리됨으로써 제 1 기판(100)의 측면 투습 경로는 소자 분리부(104)의 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)에 의해 차단될 수 있다.According to an embodiment, since the deposition material of the self-light emitting device ED made of the organic light emitting device has straightness, the undercut structure (or eaves structure) of each of the first to third device isolation patterns 104a, 104b, and 104c Accordingly, it is not deposited on the side surface of the first trench structure TS1 that is covered by the metal pattern layer MPL. Accordingly, the self-light emitting device ED formed (or deposited) on the device isolation unit 104 includes the first trench structure TS1 of each of the first to third device isolation patterns 104a, 104b, and 104c and the metal. It may be separated (or disconnected) between the pattern layers MPL. Accordingly, the self-emission device ED may be automatically separated (or disconnected) by the first to third device isolation patterns 104a , 104b and 104c of the device isolation unit 104 during the deposition process, and thus A separate patterning process for disconnecting (or disconnecting) the self-light emitting device ED may be omitted. Accordingly, the self-light emitting device ED disposed on the first substrate 100 is separated from the edge portion of the first substrate 100 by the device separation unit 104 , so that the side vapor transmission path of the first substrate 100 is It may be blocked by the first to third device isolation patterns 104a, 104b, and 104c of the device isolation unit 104 .

선택적으로, 자발광 소자(ED) 상에 배치된 공통 전극(CE)은 증착 방식에 따른 증착 공정시, 소자 분리부(104)의 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)에 의해서 자동적으로 분리(또는 단절)되거나, 소자 분리부(104)의 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)과 분리된 섬 형태의 발광 소자(EDs) 모두를 둘러싸도록 형성될 수 있다.Optionally, the common electrode CE disposed on the self-emission device ED is disposed on the first to third device isolation patterns 104a, 104b, and 104c of the device isolation unit 104 during a deposition process according to a deposition method. It may be automatically separated (or cut off) by the device isolation unit 104 or formed to surround both the first to third device isolation patterns 104a, 104b, and 104c of the device isolation unit 104 and the separated island-shaped light emitting devices EDs. have.

도 7, 도 9 및 도 10를 참조하면, 본 명세서의 일 실시예에 따른 댐부(105)는 제 1 기판(100)의 가장자리 부분 또는 최외곽 화소의 가장자리 부분에 배치될 수 있다. 예를 들어, 제 1 기판(100)의 가장자리 부분에 배치되어 있는 최외곽 화소들은 댐부(105)를 더 포함함으로써 내부 화소들과 다른 구조를 가질 수 있다.7, 9, and 10 , the dam unit 105 according to an exemplary embodiment of the present specification may be disposed at an edge of the first substrate 100 or an edge of an outermost pixel. For example, the outermost pixels disposed at the edge of the first substrate 100 may have a structure different from that of the internal pixels by further including the dam portion 105 .

댐부(105)는 폐루프 라인 형태를 가지도록 제 1 기판(100) 또는 최외곽 화소의 가장자리 부분의 회로층(101) 상에 배치될 수 있다. 예를 들어, 댐부(105)는 표시부(AA)를 둘러싸는 폐루프 라인 형태를 가지도록 회로층(101)의 패시베이션층(101d) 상에 배치될 수 있다. 댐부(105)는 표시부(AA)를 덮도록 제 1 기판(100) 상에 배치되는 봉지층(106)의 퍼짐 또는 넘침을 차단하는 역할을 할 수 있다.The dam unit 105 may be disposed on the circuit layer 101 at the edge of the first substrate 100 or the outermost pixel to have a closed loop line shape. For example, the dam unit 105 may be disposed on the passivation layer 101d of the circuit layer 101 to have a closed loop line shape surrounding the display unit AA. The dam portion 105 may serve to block the spread or overflow of the encapsulation layer 106 disposed on the first substrate 100 to cover the display portion AA.

댐부(105)는 복수의 소자 분리 패턴(104a, 104b, 104c, 104d) 중 인접한 2개의 소자 분리 패턴 사이에 배치될 수 있다. 예를 들어, 댐부(105)는 제 1 소자 분리 패턴(104a)을 둘러싸도록 폐루프 라인 형태로 구현되고, 제 2 및 제 3 소자 분리 패턴(104b, 104c)에 의해 둘러싸이도록 구현될 수 있다. 예를 들어, 댐부(105)는 소자 분리부(104)의 제 1 소자 분리 패턴(104a)와 제 2 소자 분리 패턴(104b) 사이에 배치될 수 있다.The dam part 105 may be disposed between two adjacent device isolation patterns among the plurality of device isolation patterns 104a, 104b, 104c, and 104d. For example, the dam part 105 may be implemented in a closed loop line shape to surround the first device isolation pattern 104a, and may be implemented to be surrounded by the second and third device isolation patterns 104b and 104c. For example, the dam part 105 may be disposed between the first device isolation pattern 104a and the second device isolation pattern 104b of the device isolation unit 104 .

일 실시예에 따른 댐부(105)는 평탄화층(102)과 함께 동일한 물질로 형성될 수 있다. 댐부(105)는 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 댐부(105)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.The dam portion 105 according to an embodiment may be formed of the same material as the planarization layer 102 . The dam portion 105 may have the same height (or thickness) as the planarization layer 102 , or may have a higher height than the planarization layer 102 . For example, the height (or thickness) of the dam portion 105 may be twice the height (or thickness) of the planarization layer 102 .

다른 실시예에 따른 댐부(105)는 평탄화층(102)과 함께 동일한 물질로 형성된 제 1 댐 패턴(또는 하부 댐)(105a), 및 제 1 댐 패턴(105a) 상에 뱅크(103)와 동일한 물질로 적층된 제 2 댐 패턴(또는 상부 댐)(105b)을 포함할 수 있다. 제 1 댐 패턴(105a)은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 제 1 댐 패턴(105a)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.The dam portion 105 according to another embodiment includes a first dam pattern (or lower dam) 105a formed of the same material together with the planarization layer 102 , and the bank 103 on the first dam pattern 105a. It may include a second dam pattern (or an upper dam) 105b laminated with a material. The first dam pattern 105a may have the same height (or thickness) as the planarization layer 102 or may have a higher height than the planarization layer 102 . For example, the height (or thickness) of the first dam pattern 105a may be twice the height (or thickness) of the planarization layer 102 .

도 7 내지 도 10을 참조하면, 본 명세서의 일 실시예에 따른 봉지층(106)은 제 1 기판(100)의 제 1 패드부(110)를 포함하는 최외곽 가장자리 부분을 제외한 나머지 부분 상에 배치되어 발광 소자층(EDL)을 덮도록 구현될 수 있다. 예를 들어, 봉지층(106)은 발광 소자층(EDL)의 전면(front surface)과 측면들(lateral surface) 모두를 둘러싸도록 구현됨으로써 산소 또는 수분이 발광 소자층(EDL)으로 침투하는 것을 차단하고, 이를 통해 산소 또는 수분 등에 의한 발광 소자층(EDL)의 신뢰성을 향상시킬 수 있다.7 to 10 , the encapsulation layer 106 according to an embodiment of the present specification is formed on the remaining portion except for the outermost edge portion including the first pad portion 110 of the first substrate 100 . It may be disposed to cover the light emitting device layer EDL. For example, the encapsulation layer 106 is implemented to surround both the front surface and the lateral surfaces of the light emitting device layer EDL, thereby preventing oxygen or moisture from penetrating into the light emitting device layer EDL. and, through this, the reliability of the light emitting device layer EDL by oxygen or moisture can be improved.

일 실시예에 따른 봉지층(106)은 제 1 내지 제 3 봉지층(106a, 106b, 106c)을 포함할 수 있다.The encapsulation layer 106 according to an embodiment may include first to third encapsulation layers 106a, 106b, and 106c.

제 1 봉지층(106a)은 산소 또는 수분이 발광 소자층(EDL)으로 침투하는 것을 차단하도록 구현될 수 있다. 제 1 봉지층(106a)은 공통 전극(CE) 상에 배치되고 발광 소자층(EDL)을 둘러쌀 수 있다. 이에 따라, 발광 소자층(EDL)의 전면(front surface)과 측면들(lateral surface) 모두는 제 1 봉지층(106a)에 의해 둘러싸일 수 있다. 일 실시예에 따른 제 1 봉지층(106a)은 무기 물질을 포함할 수 있다.The first encapsulation layer 106a may be implemented to block oxygen or moisture from penetrating into the light emitting device layer EDL. The first encapsulation layer 106a may be disposed on the common electrode CE and surround the light emitting device layer EDL. Accordingly, both the front surface and the lateral surfaces of the light emitting device layer EDL may be surrounded by the first encapsulation layer 106a. The first encapsulation layer 106a according to an embodiment may include an inorganic material.

제 1 봉지층(106a)은, 소자 분리부(104)에 의해 자발광 소자(ED)와 공통 전극(CE)이 분리될 때, 소자 분리부(104)에 의해 분리된 자발광 소자(ED)와 공통 전극(CE)의 분리면(또는 단절면)을 둘러쌀 수 있다. 예를 들어, 제 1 봉지층(106a)은 소자 분리부(104)의 분리 구조(또는 언더컷 구조)에 의해 형성되는 자발광 소자(ED)와 공통 전극(CE)의 분리 공간에 충진(또는 매립)되어 소자 분리부(104)를 밀봉하거나 완전히 둘러쌈으로써 분리된 자발광 소자(ED)와 공통 전극(CE) 각각을 완전히 둘러싸거나 덮고, 이를 통해 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.In the first encapsulation layer 106a, when the self-emission device ED and the common electrode CE are separated by the device isolation unit 104 , the self-emission device ED is separated by the device isolation unit 104 . and the separation surface (or cut surface) of the common electrode CE. For example, the first encapsulation layer 106a is filled (or buried) in the space between the self-luminous element ED and the common electrode CE formed by the isolation structure (or undercut structure) of the isolation unit 104 . ) to completely surround or cover each of the self-luminous element (ED) and the common electrode (CE) separated by sealing or completely surrounding the element isolation part 104, thereby fundamentally (or completely) preventing lateral moisture permeation. can

제 2 봉지층(106b)은 제 1 봉지층(106a)보다 상대적으로 두꺼운 두께를 가지도록 제 1 봉지층(106a) 상에 구현될 수 있다. 제 2 봉지층(106b)은 제 1 봉지층(106a) 상에 존재하거나 존재할 수 있는 이물질(또는 불필요한 재질 또는 불필요한 구조체)을 충분히 덮을 수 있는 두께를 가질 수 있다. 이러한 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 제 1 기판(100)의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 댐부(105)에 의해 차단될 수 있다. 이러한 제 2 봉지층(106b)은 이물 커버층으로 표현될 수 있다. 일 실시예에 따른 제 2 봉지층(106b)은 유기 절연 물질 또는 액상 유기 절연 물질을 포함할 수 있다.The second encapsulation layer 106b may be implemented on the first encapsulation layer 106a to have a relatively larger thickness than the first encapsulation layer 106a. The second encapsulation layer 106b may have a thickness sufficient to cover foreign substances (or unnecessary materials or unnecessary structures) that are or may exist on the first encapsulation layer 106a. The second encapsulation layer 106b may spread to the edge of the first substrate 100 due to its relatively thick thickness, but the spread of the second encapsulation layer 106b may be blocked by the dam portion 105 . This second encapsulation layer 106b may be expressed as a foreign material cover layer. The second encapsulation layer 106b according to an embodiment may include an organic insulating material or a liquid organic insulating material.

제 3 봉지층(106c)은 산소 또는 수분이 발광 소자층(EDL)으로 침투하는 것을 1차적으로 차단하도록 구현될 수 있다. 제 3 봉지층(106c)은 댐부(105)의 내측에 배치된 제 2 봉지층(106b)과 댐부(105)의 외측에 배치된 제 1 봉지층(106a) 모두를 둘러싸도록 구현될 수 있다. 일 실시예에 따른 제 3 봉지층(106c)은 제 1 봉지층(106a)과 동일하거나 다른 무기 물질을 포함할 수 있다.The third encapsulation layer 106c may be implemented to primarily block penetration of oxygen or moisture into the light emitting device layer EDL. The third encapsulation layer 106c may be implemented to surround both the second encapsulation layer 106b disposed inside the dam unit 105 and the first encapsulation layer 106a disposed outside the dam unit 105 . The third encapsulation layer 106c according to an embodiment may include the same or different inorganic material as the first encapsulation layer 106a.

본 명세서의 일 실시예에 따른 표시 장치 또는 제 1 기판(100)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 영역(DA)을 포함할 수 있다.The display device or the first substrate 100 according to the exemplary embodiment of the present specification may include a first margin area MA1 , a second margin area MA2 , and a dam area DA.

제 1 마진 영역(MA1)은 최외곽 화소(P)의 발광 영역(EA)과 댐부(105) 사이에 배치될 수 있다. 제 1 마진 영역(MA1)은 수분의 측면 투습에 의한 발광 소자층(EDL)의 신뢰성 마진을 기반으로, 최외곽 화소(Po)의 발광 영역(EA)(또는 뱅크(103))의 끝단과 댐부(105) 사이에 제 1 폭을 가질 수 있다. 이에 따라, 댐부(105)는 제 1 방향(X)을 기준으로, 발광 영역(EA)의 끝단으로부터 제 1 폭의 제 1 마진 영역(MA1)만큼 이격되도록 구현될 수 있다.The first margin area MA1 may be disposed between the light emitting area EA of the outermost pixel P and the dam portion 105 . The first margin area MA1 is the end and the dam portion of the light emitting area EA (or the bank 103) of the outermost pixel Po, based on the reliability margin of the light emitting device layer EDL due to the lateral permeation of moisture. It may have a first width between 105 . Accordingly, the dam part 105 may be implemented to be spaced apart from the end of the light emitting area EA by the first margin area MA1 of the first width in the first direction X.

제 2 마진 영역(MA2)은 제 1 기판(100)의 외측면(OS)과 댐부(105) 사이에 배치될 수 있다. 제 2 마진 영역(MA2)은 수분의 측면 투습에 의한 발광 소자층(EDL)의 신뢰성 마진을 기반으로, 제 1 기판(100)의 외측면(OS)과 댐부(105) 사이에 제 2 폭을 가질 수 있다. 이에 따라, 댐부(105)는 제 1 방향(X)을 기준으로, 제 1 기판(100)의 외측면(OS)으로부터 제 2 폭의 제 2 마진 영역(MA2)만큼 이격되도록 구현될 수 있다. 예를 들어, 제 2 마진 영역(MA2)은 제 1 패드부(110)와 제 2 및 제 3 소자 분리 패턴(104b, 104c)을 포함하는 영역일 수 있다.The second margin area MA2 may be disposed between the outer surface OS of the first substrate 100 and the dam part 105 . The second margin area MA2 has a second width between the outer surface OS of the first substrate 100 and the dam part 105 based on the reliability margin of the light emitting device layer EDL due to the lateral permeation of moisture. can have Accordingly, the dam portion 105 may be implemented to be spaced apart from the outer surface OS of the first substrate 100 by the second margin area MA2 of the second width with respect to the first direction X. For example, the second margin area MA2 may include the first pad part 110 and the second and third device isolation patterns 104b and 104c.

댐 영역(DA)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 사이에 배치될 수 있다. 댐 영역(DA)은 댐부(105)의 최하위 바닥면(또는 하면)의 폭과 대응되는 제 3 폭을 가질 수 있다. 예를 들어, 댐 영역(DA)은 댐부(105)를 포함하는 영역일 수 있다.The dam area DA may be disposed between the first margin area MA1 and the second margin area MA2 . The dam area DA may have a third width corresponding to the width of the lowermost bottom surface (or lower surface) of the dam unit 105 . For example, the dam area DA may be an area including the dam part 105 .

제 1 방향(X)을 기준으로, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 영역(DA) 각각의 폭은 최외곽 화소(Po)의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)이 화소 피치의 절반 이하가 되도록 구현될 수 있다.The width of each of the first margin area MA1 , the second margin area MA2 , and the dam area DA is the central portion of the outermost pixel Po and the first substrate 100 with respect to the first direction X. The second distance D2 between the outer surfaces OS may be implemented to be less than or equal to half the pixel pitch.

도 7 내지 도 9를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치 또는 제 1 기판(100)은 봉지층(106) 상에 배치된 파장 변환층(107)을 더 포함할 수 있다.7 to 9 , the display device or the first substrate 100 according to an exemplary embodiment of the present specification may further include a wavelength conversion layer 107 disposed on the encapsulation layer 106 .

파장 변환층(107)은 각 화소 영역(PA)의 발광 영역(EA)으로부터 입사되는 광의 파장을 변환시킨다. 예를 들어, 파장 변환층(107)은 발광 영역(EA)으로부터 입사되는 백색 광(또는 청색 광)을 부화소(SP)에 해당하는 컬러 광으로 변환시키거나 부화소(SP)에 해당하는 컬러 광만을 통과시킬 수 있다. 예를 들어, 파장 변환층(107)은 파장 변환 부재와 컬러 필터층 중 적어도 하나를 포함할 수 있다.The wavelength conversion layer 107 converts the wavelength of light incident from the emission area EA of each pixel area PA. For example, the wavelength conversion layer 107 converts white light (or blue light) incident from the light emitting area EA into color light corresponding to the subpixel SP or a color corresponding to the subpixel SP. Only light can pass through. For example, the wavelength conversion layer 107 may include at least one of a wavelength conversion member and a color filter layer.

일 실시예에 따른 파장 변환층(107)은 복수의 파장 변환 부재(107a) 및 보호층(107b)을 포함할 수 있다.The wavelength conversion layer 107 according to an embodiment may include a plurality of wavelength conversion members 107a and a protective layer 107b.

일 실시예에 따른 복수의 파장 변환 부재(107a)는 각 부화소 영역(SPA)의 발광 영역(EA) 상의 봉지층(106) 상에 배치될 수 있다. 예를 들어, 복수의 파장 변환 부재(107a)는 각 부화소 영역(SPA)의 발광 영역(EA)과 동일하거나 넓은 크기를 가질 수 있다.The plurality of wavelength conversion members 107a according to an exemplary embodiment may be disposed on the encapsulation layer 106 on the emission area EA of each subpixel area SPA. For example, the plurality of wavelength conversion members 107a may have the same size as the light emitting area EA of each subpixel area SPA or have a larger size.

일 실시예에 따른 복수의 파장 변환 부재(107a)는 백색 광을 적색 광으로 변환하는 적색 컬러 필터, 백색 광을 녹색 광으로 변환하는 녹색 컬러 필터, 및 백색 광을 청색 광으로 변환하는 청색 컬러 필터로 구분(또는 분류)될 수 있다. 예를 들어, 적색 컬러 필터는 적색 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 상에 배치될 수 있고, 녹색 컬러 필터는 녹색 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 상에 배치될 수 있으며, 청색 컬러 필터는 청색 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 상에 배치될 수 있다.The plurality of wavelength conversion members 107a according to an embodiment include a red color filter for converting white light into red light, a green color filter for converting white light into green light, and a blue color filter for converting white light into blue light. can be classified (or classified) as For example, the red color filter may be disposed on the encapsulation layer 106 on the emission area EA of the red subpixel SP, and the green color filter may be disposed on the emission area EA of the green subpixel SP. It may be disposed on the encapsulation layer 106 , and the blue color filter may be disposed on the encapsulation layer 106 on the emission area EA of the blue subpixel SP.

다른 실시예에 따른 복수의 파장 변환 부재(107a)는 각 부화소 영역(SPA) 상의 봉지층(106) 상에 배치될 수 있다. 예를 들어, 복수의 파장 변환 부재(107a) 각각은 해당하는 부화소 영역(SPA) 전체와 중첩되도록 봉지층(106) 상에 배치될 수 있다.The plurality of wavelength conversion members 107a according to another exemplary embodiment may be disposed on the encapsulation layer 106 on each sub-pixel area SPA. For example, each of the plurality of wavelength conversion members 107a may be disposed on the encapsulation layer 106 to overlap the entire corresponding sub-pixel area SPA.

다른 실시예에 따른 복수의 파장 변환 부재(107a)는 각 부화소 영역(SPA)의 발광 영역(EA)을 제외한 회로 영역(CA)(또는 비발광 영역)과 중첩되는 봉지층(106) 상에서 서로 중첩될 수 있다. 예를 들어, 각 부화소 영역(SPA)의 발광 영역(EA)을 제외한 회로 영역(CA)(또는 비발광 영역)과 중첩되는 봉지층(106) 상에는 서로 다른 색상을 갖는 2 이상의 파장 변환 부재(107a)가 배치될 수 있다. 회로 영역(CA)(또는 비발광 영역)과 중첩되는 봉지층(106) 상에 배치된 2 이상의 파장 변환 부재(107a)는 인접한 부화소(SP) 또는 인접한 화소(P) 간의 혼색을 방지하는 차광 패턴의 역할을 할 수 있다.According to another exemplary embodiment, the plurality of wavelength conversion members 107a are disposed on the encapsulation layer 106 overlapping the circuit area CA (or the non-emission area) except for the light emitting area EA of each subpixel area SPA. can be nested. For example, on the encapsulation layer 106 overlapping the circuit area CA (or the non-emission area) excluding the light emitting area EA of each subpixel area SPA, two or more wavelength conversion members having different colors ( 107a) may be disposed. The two or more wavelength conversion members 107a disposed on the encapsulation layer 106 overlapping the circuit area CA (or the non-emission area) may block light to prevent color mixing between adjacent sub-pixels SP or adjacent pixels P. It can serve as a pattern.

보호층(107b)은 파장 변환 부재들(107a)을 덮으면서 파장 변환 부재들(107a) 상에 평탄면을 제공하도록 구현될 수 있다. 예를 들어, 보호층(107b)은 파장 변환 부재들(107a), 및 파장 변환 부재들(107a)이 배치되지 않은 봉지층(106)을 덮도록 배치될 수 있다. 일 실시예에 따른 보호층(107b)은 유기 절연 물질을 포함할 수 있다. 선택적으로, 보호층(107b)은 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.The passivation layer 107b may be implemented to provide a flat surface on the wavelength conversion members 107a while covering the wavelength conversion members 107a. For example, the passivation layer 107b may be disposed to cover the wavelength conversion members 107a and the encapsulation layer 106 on which the wavelength conversion members 107a are not disposed. The passivation layer 107b according to an embodiment may include an organic insulating material. Optionally, the protective layer 107b may further include a getter material capable of adsorbing moisture and/or oxygen.

선택적으로, 일 실시예에 따른 파장 변환층(107)은 각 부화소 영역(SPA)에서, 발광 영역(EA)을 제외한 회로 영역(CA)(또는 비발광 영역)과 중첩되는 봉지층(106) 상에 배치되어 차광 패턴의 역할을 하는 2층 이상의 파장 변환 부재들(107a)을 포함할 수 있다.Optionally, the wavelength conversion layer 107 according to an embodiment includes an encapsulation layer 106 overlapping the circuit area CA (or non-emission area) except for the light emitting area EA in each sub-pixel area SPA. It may include two or more layers of wavelength conversion members 107a disposed thereon to serve as a light blocking pattern.

대안적으로, 파장 변환층(107)은 시트 형태를 갖는 파장 변환 시트로 변경되어 봉지층(106) 상에 배치될 수도 있다. 이 경우, 파장 변환 시트(또는 양자점 시트)는 한 쌍의 필름 사이에 개재된 파장 변환 부재들(107a)을 포함할 수 있다. 예를 들어, 파장 변환층(107)이 부화소에 설정된 컬러 광을 재방출하는 양자점을 포함할 때, 부화소의 발광 소자층(EDL)은 백색 광 또는 청색 광을 방출하도록 구현될 수 있다.Alternatively, the wavelength conversion layer 107 may be changed to a wavelength conversion sheet having a sheet shape and disposed on the encapsulation layer 106 . In this case, the wavelength conversion sheet (or quantum dot sheet) may include wavelength conversion members 107a interposed between a pair of films. For example, when the wavelength conversion layer 107 includes quantum dots that re-emit color light set in the sub-pixel, the light emitting device layer EDL of the sub-pixel may be implemented to emit white light or blue light.

도 7 및 도 9를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치 또는 제 1 기판(100)은 제 1 기판(100) 상에 배치된 기능성 필름(108)을 더 포함할 수 있다.7 and 9 , the display device or the first substrate 100 according to an exemplary embodiment of the present specification may further include a functional film 108 disposed on the first substrate 100 .

기능성 필름(108)은 파장 변환층(107) 상에 배치될 수 있다. 예를 들어, 기능성 필름(108)은 투명 접착 부재를 매개로 파장 변환층(107) 상에 결합될 수 있다. 일 실시예에 따른 기능성 필름(108)은 반사 방지층(또는 반사 방지 필름), 배리어층(또는 배리어 필름), 터치 센싱층, 및 광 경로 제어층(또는 광 경로 제어 필름) 중 적어도 하나를 포함할 수 있다.The functional film 108 may be disposed on the wavelength conversion layer 107 . For example, the functional film 108 may be coupled on the wavelength conversion layer 107 via a transparent adhesive member. The functional film 108 according to an embodiment may include at least one of an antireflection layer (or antireflection film), a barrier layer (or barrier film), a touch sensing layer, and a light path control layer (or light path control film). can

반사 방지층은 제 1 기판(100) 상에 배치된 TFT 및/또는 화소 구동 라인들에 의해 반사되어 다시 외부로 진행하는 반사 광을 차단하는 원편광층(또는 원평광 필름)을 포함할 수 있다.The anti-reflection layer may include a circularly polarizing layer (or circularly polarizing film) that blocks reflected light that is reflected by the TFT and/or pixel driving lines disposed on the first substrate 100 and propagates to the outside again.

배리어층은 수분 투습도가 낮은 재질, 예를 들어 폴리머 재질로 이루어짐으로써 수분 또는 산소 침투를 1차적으로 방지할 수 있다.The barrier layer may be made of a material having a low moisture permeability, for example, a polymer material, and thus may primarily prevent penetration of moisture or oxygen.

터치 센싱층은 상호 정전 용량 방식 또는 자기 정전 용량 방식을 기반으로 하는 터치 전극층을 포함함으로써 터치 전극층을 통해 사용자 터치에 대응되는 터치 데이터를 출력할 수 있다.Since the touch sensing layer includes a touch electrode layer based on a mutual capacitance method or a self-capacitance method, touch data corresponding to a user's touch may be output through the touch electrode layer.

광 경로 제어층은 고굴절층과 저굴절층이 교번적으로 적층된 구조를 포함함으로써 각 화소(P)로부터 입사되는 광의 경로를 변경하여 시야각에 따른 컬러 시프트 현상을 최소화할 수 있다.Since the light path control layer includes a structure in which high refractive index layers and low refractive index layers are alternately stacked, a color shift phenomenon according to a viewing angle may be minimized by changing a path of light incident from each pixel P.

도 7 및 도 9를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치 또는 제 1 기판(100)은 측면 실링 부재(109)를 더 포함할 수 있다.7 and 9 , the display device or the first substrate 100 according to an exemplary embodiment of the present specification may further include a side sealing member 109 .

측면 실링 부재(109)는 제 1 기판(100)과 기능성 필름(108) 사이에 형성되고, 회로층(101)과 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 예를 들어, 측면 실링 부재(109)는 기능성 필름(108)과 제 1 기판(100) 사이에서 표시 장치의 외부에 노출된 회로층(101)과 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 또한, 측면 실링 부재(109)는 제 1 기판(100)의 제 1 패드부(110)에 연결된 라우팅부(400)의 일부를 덮을 수 있다. 이러한 측면 실링 부재(109)는 각 부화소(SP)의 자발광 소자(ED)에서 방출되는 광 중에서 파장 변환층(107) 내에서 외측면 쪽으로 진행하는 광에 의해 측면 빛샘을 방지하는 역할을 할 수 있다. 특히, 제 1 기판(100)의 제 1 패드부(110)와 중첩되는 측면 실링 부재(109)는 제 1 패드부(110)에 배치된 보조 패드(113)에 의한 외부 광의 반사를 방지하거나 최소화하는 역할을 할 수 있다.The side sealing member 109 is formed between the first substrate 100 and the functional film 108 , and may cover both sides of each of the circuit layer 101 and the wavelength conversion layer 107 . For example, the side sealing member 109 seals both sides of each of the circuit layer 101 and the wavelength conversion layer 107 exposed to the outside of the display device between the functional film 108 and the first substrate 100 . can be covered In addition, the side sealing member 109 may cover a portion of the routing unit 400 connected to the first pad unit 110 of the first substrate 100 . The side sealing member 109 may serve to prevent side light leakage due to light propagating toward the outer surface in the wavelength conversion layer 107 among the light emitted from the self-luminous element ED of each sub-pixel SP. can In particular, the side sealing member 109 overlapping the first pad part 110 of the first substrate 100 prevents or minimizes reflection of external light by the auxiliary pad 113 disposed on the first pad part 110 . can play a role

선택적으로, 측면 실링 부재(109)는 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.Optionally, the side sealing member 109 may further include a getter material capable of adsorbing moisture and/or oxygen.

본 명세서의 일 실시예에 따른 표시 장치에서, 제 1 기판(100)은 제 1 면(100a)과 외측면(OS) 사이의 모서리 부분에 형성된 제 1 챔퍼(champer)(100c)를 더 포함할 수 있다. 제 1 챔퍼(100c)는 외부로부터의 물리적인 충격에 따른 제 1 기판(100)의 모서리 부분의 파손을 최소화하면서 제 1 기판(100)의 모서리 부분에 따른 라우팅부(400)의 단선을 방지하는 역할을 겸할 수 있다. 예를 들어, 제 1 챔퍼는 45도 각도를 가질 수 있지만, 반드시 이에 한정되는 것은 아니다. 이러한 제 1 챔퍼(100c)는 컷팅 휠, 연마 휠, 또는 레이저를 이용한 모따기 공정에 의해 구현될 수 있다. 이에 따라, 제 1 챔퍼(100c)에 접하도록 배치된 제 1 패드부(110)의 패드 전극들(111)의 외측면은 모따기 공정에 의해 제 1 기판(100)의 모서리 부분과 함께 제거되거나 연마됨으로써 제 1 챔퍼(100c)의 각도와 대응되는 각도로 경사진 경사면을 포함할 수 있다. 예를 들어, 제 1 챔퍼(100c)는 제 1 기판(100)의 제 1 면(100a)과 외측면(OS) 사이에 45도 각도로 형성될 때, 제 1 패드부(110)의 패드 전극들(111)의 외측면(또는 일단) 역시 45도 각도로 형성될 수 있다.In the display device according to the exemplary embodiment of the present specification, the first substrate 100 may further include a first chamfer 100c formed in a corner portion between the first surface 100a and the outer surface OS. can The first chamfer 100c prevents breakage of the routing part 400 along the edge of the first substrate 100 while minimizing damage to the edge of the first substrate 100 due to a physical impact from the outside. can play a role. For example, the first chamfer may have an angle of 45 degrees, but is not limited thereto. The first chamfer 100c may be implemented by a cutting wheel, a polishing wheel, or a chamfering process using a laser. Accordingly, the outer surfaces of the pad electrodes 111 of the first pad unit 110 disposed to be in contact with the first chamfer 100c are removed or polished together with the edge portion of the first substrate 100 by a chamfering process. Accordingly, the inclined surface inclined at an angle corresponding to the angle of the first chamfer 100c may be included. For example, when the first chamfer 100c is formed at a 45 degree angle between the first surface 100a and the outer surface OS of the first substrate 100 , the pad electrode of the first pad part 110 . The outer surface (or one end) of the poles 111 may also be formed at a 45 degree angle.

도 6을 참조하면, 본 명세서의 일 실시예에 따른 제 2 기판(200)은 배선 기판, 링크 기판, 하부 기판, 후면 기판, 또는 링크 글라스로 표현될 수도 있다.Referring to FIG. 6 , the second substrate 200 according to an embodiment of the present specification may be expressed as a wiring substrate, a link substrate, a lower substrate, a rear substrate, or a link glass.

제 2 기판(200)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다. 예를 들어, 제 2 기판(200)은 제 1 기판(100)과 동일한 물질로 이루어질 수 있다. 제 2 기판(200)은 제 1 기판(100)과 동일한 크기를 가질 수 있으나, 이에 한정되지 않고, 제 1 기판(100)보다 작은 크기를 가질 수 있다. 예를 들어, 제 2 기판(200)은, 제 1 기판(100)의 강성 유지 또는 강성 확보를 위하여, 제 1 기판(100)과 동일한 크기를 가지는 것이 바람직할 수 있다.The second substrate 200 may be a glass substrate, a bendable or bendable thin glass substrate, or a plastic substrate. For example, the second substrate 200 may be made of the same material as the first substrate 100 . The second substrate 200 may have the same size as the first substrate 100 , but is not limited thereto, and may have a size smaller than that of the first substrate 100 . For example, the second substrate 200 may preferably have the same size as the first substrate 100 in order to maintain or secure rigidity of the first substrate 100 .

본 명세서의 일 실시예에 따른 제 2 기판(200)은 제 2 패드부(210)를 포함할 수 있다.The second substrate 200 according to the exemplary embodiment of the present specification may include a second pad unit 210 .

제 2 패드부(210)는 제 1 기판(100)의 전면에 배치된 제 1 패드부(110)와 중첩되는 제 2 기판(200)의 후면(200b) 중 일측 가장자리 부분(또는 제 1 후면 가장자리 부분)에 배치될 수 있다. 제 2 패드부(210)는 제 1 방향(X)을 따라 일정한 간격으로 배치되고 제 1 패드부(110)의 패드들 각각과 중첩된 복수의 제 2 패드(또는 라우팅 패드)를 포함할 수 있다.The second pad part 210 is an edge portion (or the first rear edge) of the rear surface 200b of the second substrate 200 overlapping the first pad part 110 disposed on the front surface of the first substrate 100 . part) can be placed. The second pad unit 210 may include a plurality of second pads (or routing pads) disposed at regular intervals along the first direction (X) and overlapping each of the pads of the first pad unit 110 . .

복수의 제 2 패드는 제 1 화소 구동 전원 패드들(PPP) 각각과 중첩되는 제 2 화소 구동 전원 패드들, 제 1 데이터 패드들(DP) 각각과 중첩되는 제 2 데이터 패드들, 제 1 레퍼런스 전압 패드들(RVP) 각각과 중첩되는 제 2 레퍼런스 전압 패드들, 제 1 게이트 패드들(GP) 각각과 중첩되는 제 2 게이트 패드들, 및 제 1 화소 공통 전압 패드들(CVP) 각각과 중첩되는 제 2 화소 공통 전압 패드들로 구분(또는 분류)될 수 있다.The plurality of second pads includes second pixel driving power pads overlapping each of the first pixel driving power supply pads PPP, second data pads overlapping each of the first data pads DP, and a first reference voltage. The second reference voltage pads overlapping each of the pads RVP, the second gate pads overlapping each of the first gate pads GP, and the second reference voltage pads overlapping each of the first pixel common voltage pads CVP. The two pixel common voltage pads may be divided (or classified).

복수의 제 2 패드 각각은, 그 길이 방향 또는 제 2 방향(Y)을 기준으로, 제 1 패드부(110)의 제 1 패드(111)보다 더 긴 길이를 가질 수 있다. 예를 들어, 길이 방향 또는 제 2 방향(Y)을 기준으로, 복수의 제 2 패드 각각은 제 1 패드부(110)의 보조 패드(113)와 동일한 길이를 가지거나 제 1 패드부(110)의 보조 패드(113)보다 더 긴 길이를 가질 수 있다.Each of the plurality of second pads may have a longer length than the first pad 111 of the first pad unit 110 in the longitudinal direction or the second direction Y. For example, in the longitudinal direction or the second direction Y, each of the plurality of second pads has the same length as the auxiliary pad 113 of the first pad unit 110 or the first pad unit 110 . It may have a longer length than the auxiliary pad 113 of

본 명세서의 일 실시예에 따른 제 2 기판(200)은 적어도 하나의 제 3 패드부(230), 및 링크 라인부(250)를 더 포함할 수 있다.The second substrate 200 according to the exemplary embodiment of the present specification may further include at least one third pad unit 230 and a link line unit 250 .

적어도 하나의 제 3 패드부(또는 입력 패드부)(230)는 기판(100)의 후면(100b)에 배치될 수 있다. 예를 들어, 적어도 하나의 제 3 패드부(230)는 기판(100)의 후면(100b) 중 일측 가장자리 부분에 인접한 중간 부분에 배치될 수 있다. 일 실시예에 따른 적어도 하나의 제 3 패드부(230)는 일정한 간격을 가지도록 서로 이격된 복수의 제 3 패드(또는 입력 패드)를 포함할 수 있다. 예를 들어, 복수의 제 3 패드는 제 3 화소 구동 전원 패드들, 제 3 데이터 패드들, 제 3 레퍼런스 전압 패드들, 제 3 게이트 패드들, 및 제 3 화소 공통 전압 패드들을 포함할 수 있다.At least one third pad unit (or input pad unit) 230 may be disposed on the rear surface 100b of the substrate 100 . For example, the at least one third pad part 230 may be disposed in a middle portion adjacent to one edge portion of the rear surface 100b of the substrate 100 . The at least one third pad unit 230 according to an embodiment may include a plurality of third pads (or input pads) spaced apart from each other to have a constant interval. For example, the plurality of third pads may include third pixel driving power pads, third data pads, third reference voltage pads, third gate pads, and third pixel common voltage pads.

링크 라인부(250)는 제 2 기판(200)의 후면(200b) 중 제 2 패드부(210)와 적어도 하나의 제 3 패드부(230) 사이에 배치될 수 있다. 링크 라인부(250)는 제 2 패드부(210)와 적어도 하나의 제 3 패드부(230) 사이에 배치된 복수의 링크 라인을 포함할 수 있다.The link line part 250 may be disposed between the second pad part 210 and at least one third pad part 230 of the rear surface 200b of the second substrate 200 . The link line unit 250 may include a plurality of link lines disposed between the second pad unit 210 and the at least one third pad unit 230 .

일 실시예에 따른 링크 라인부(250)는 제 2 화소 구동 전원 패드들과 제 3 화소 구동 전원 패드들을 개별적(또는 일대일)으로 연결하는 화소 구동 전원 링크 라인들, 제 2 데이터 패드들과 제 3 데이터 패드들을 개별적(또는 일대일)으로 연결하는 데이터 링크 라인들, 제 2 레퍼런스 전압 패드들과 제 3 레퍼런스 전압 패드들을 개별적(또는 일대일)으로 연결하는 레퍼런스 전압 링크 라인들, 제 2 게이트 패드들과 제 3 게이트 패드들을 개별적(또는 일대일)으로 연결하는 게이트 링크 라인들, 및 제 2 화소 공통 전압 패드들과 제 3 화소 공통 전압 패드들을 연결하는 화소 공통 전압 링크 라인을 포함할 수 있다.The link line unit 250 according to an exemplary embodiment includes pixel driving power link lines connecting the second pixel driving power pads and the third pixel driving power pads individually (or one-to-one), the second data pads, and the third Data link lines that individually (or one-to-one) connect the data pads, reference voltage link lines that individually (or one-to-one) connect the second reference voltage pads and the third reference voltage pads, the second gate pads and the second It may include gate link lines individually (or one-to-one) connecting the three gate pads, and a pixel common voltage link line connecting the second pixel common voltage pads and the third pixel common voltage pads.

화소 공통 전압 링크 라인은 제 2 패드부(210)와 적어도 하나의 제 3 패드부(230) 사이에 배치되고 제 2 화소 공통 전압 패드들에 공통적으로 연결된 제 1 공통 링크 라인(251), 및 제 3 화소 공통 전압 패드들에 공통적으로 연결되고 제 1 공통 링크 라인(251)에 전기적으로 연결된 제 2 공통 링크 라인(253)을 포함할 수 있다. 제 2 공통 링크 라인(253)은 제 1 공통 링크 라인(251)과 다른 층에 배치되고 비아홀을 통해서 제 1 공통 링크 라인(251)과 전기적으로 연결될 수 있다. 제 2 공통 링크 라인(253)의 크기는 화소 공통 전압의 전압 강하를 최소화하기 위하여, 적어도 하나의 제 3 패드부(230)로부터 제 1 기판(100)의 가장자리 부분 쪽으로 갈수록 점점 증가할 수 있다.The pixel common voltage link line includes a first common link line 251 disposed between the second pad unit 210 and at least one third pad unit 230 and commonly connected to the second pixel common voltage pads; A second common link line 253 commonly connected to the three pixel common voltage pads and electrically connected to the first common link line 251 may be included. The second common link line 253 may be disposed on a different layer from the first common link line 251 and may be electrically connected to the first common link line 251 through a via hole. The size of the second common link line 253 may gradually increase from the at least one third pad part 230 toward the edge of the first substrate 100 in order to minimize the voltage drop of the pixel common voltage.

도 7 및 도 9를 참조하면, 본 명세서의 일 실시예에 따른 제 2 기판(200)은 금속 패턴층, 및 금속 패턴층을 절연하는 절연층을 포함할 수 있다.7 and 9 , the second substrate 200 according to an exemplary embodiment of the present specification may include a metal pattern layer and an insulating layer that insulates the metal pattern layer.

금속 패턴층(또는 전도성 패턴층)은 복수의 금속층을 포함할 수 있다. 일 실시예에 따른 금속 패턴층은 제 1 금속층(201), 제 2 금속층(203), 및 제 3 금속층(205)을 포함할 수 있다. 절연층은 복수의 절연층을 포함할 수 있다. 예를 들어, 후면 절연층은 제 1 절연층(202), 제 2 절연층(204), 및 제 3 절연층(206)을 포함할 수 있다. 절연층은 후면 절연층 또는 패턴 절연층으로 표현될 수도 있다.The metal pattern layer (or conductive pattern layer) may include a plurality of metal layers. The metal pattern layer according to an embodiment may include a first metal layer 201 , a second metal layer 203 , and a third metal layer 205 . The insulating layer may include a plurality of insulating layers. For example, the back insulating layer may include a first insulating layer 202 , a second insulating layer 204 , and a third insulating layer 206 . The insulating layer may be expressed as a back insulating layer or a pattern insulating layer.

제 1 금속층(201)은 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 실시예에 따른 제 1 금속층(201)은 제 1 금속 패턴을 포함할 수 있다. 예를 들어, 제 1 금속층(201)은 제 1 링크층 또는 링크 라인층으로 표현될 수도 있다.The first metal layer 201 may be implemented on the rear surface 200b of the second substrate 200 . The first metal layer 201 according to an embodiment may include a first metal pattern. For example, the first metal layer 201 may be expressed as a first link layer or a link line layer.

일 실시예에 따른 제 1 금속 패턴은 구리(Cu)와 몰리브덴 티타늄 합금(MoTi)의 2층 구조(Cu/MoTi)로 이루어질 수 있다. 이러한 제 1 금속 패턴은 링크 라인부(250)의 링크 라인들로 사용될 수 있으므로, 이에 대한 중복 설명은 생략한다.The first metal pattern according to an embodiment may have a two-layer structure (Cu/MoTi) of copper (Cu) and a molybdenum titanium alloy (MoTi). Since this first metal pattern may be used as the link lines of the link line unit 250 , a redundant description thereof will be omitted.

제 1 절연층(202)은 제 1 금속층(201)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 실시예에 따른 제 1 절연층(202)은 무기 절연 물질로 이루어질 수 있다.The first insulating layer 202 may be implemented on the rear surface 200b of the second substrate 200 to cover the first metal layer 201 . The first insulating layer 202 according to an embodiment may be made of an inorganic insulating material.

제 2 금속층(203)은 제 1 절연층(202) 상에 구현될 수 있다. 일 실시예에 따른 제 2 금속층(203)은 제 2 금속 패턴을 포함할 수 있다. 예를 들어, 제 2 금속층(203)은 제 2 링크층, 점핑 라인층 또는 브리지 라인층으로 표현될 수도 있다.The second metal layer 203 may be implemented on the first insulating layer 202 . The second metal layer 203 according to an embodiment may include a second metal pattern. For example, the second metal layer 203 may be expressed as a second link layer, a jumping line layer, or a bridge line layer.

일 실시예에 따른 제 2 금속 패턴은 구리(Cu)와 몰리브덴 티타늄 합금(MoTi)의 2층 구조(Cu/MoTi)로 이루어질 수 있다. 이러한 제 2 금속 패턴은 링크 라인부(250)의 링크 라인들 중 게이트 링크 라인들로 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제 2 금속층(203)은 링크 라인부(250)에서, 서로 다른 층 또는 서로 다른 금속 재질로 이루어진 링크 라인들을 전기적으로 연결하기 위한 점핑 라인(또는 브리지 라인)으로 사용될 수 있다.The second metal pattern according to an embodiment may have a two-layer structure (Cu/MoTi) of copper (Cu) and a molybdenum titanium alloy (MoTi). The second metal pattern may be used as gate link lines among the link lines of the link line unit 250 , but is not limited thereto. For example, the second metal layer 203 may be used as a jumping line (or a bridge line) for electrically connecting link lines made of different layers or different metal materials in the link line unit 250 .

선택적으로, 제 2 금속층(203)에 배치되는 링크 라인(예를 들어, 복수의 제 1 링크 라인)은 제 1 금속층(201)에 배치되고, 제 1 금속층(201)에 배치되는 링크 라인(예를 들어, 복수의 제 2 링크 라인)은 제 2 금속층(203)에 배치되도록 변경될 수 있다.Optionally, a link line (eg, a plurality of first link lines) disposed on the second metal layer 203 is disposed on the first metal layer 201 and a link line disposed on the first metal layer 201 (eg, a link line disposed on the first metal layer 201 ) For example, the plurality of second link lines) may be changed to be disposed on the second metal layer 203 .

제 2 절연층(204)은 제 2 금속층(203)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 실시예에 따른 제 2 절연층(204)은 무기 절연 물질로 이루어질 수 있다.The second insulating layer 204 may be implemented on the rear surface 200b of the second substrate 200 to cover the second metal layer 203 . The second insulating layer 204 according to an embodiment may be made of an inorganic insulating material.

제 3 금속층(205)은 제 2 절연층(204) 상에 구현될 수 있다. 일 실시예에 따른 제 3 금속층(205)은 제 3 금속 패턴을 포함할 수 있다. 예를 들어, 제 3 금속층(205)은 제 3 링크층 또는 패드 전극층으로 표현될 수도 있다.The third metal layer 205 may be implemented on the second insulating layer 204 . The third metal layer 205 according to an embodiment may include a third metal pattern. For example, the third metal layer 205 may be expressed as a third link layer or a pad electrode layer.

일 실시예에 따른 제 3 금속 패턴은 ITO(또는 IZO), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 적어도 2개의 적층 구조로 이루어질 수 있다. 예를 들어, 제 3 금속 패턴은 ITO/Mo/ITO, ITO/MoTi/ITO, IZO/Mo/ITO, 및 IZO/MoTi/ITO 중 어느 하나의 3층 구조로 이루어질 수 있다. 이러한 제 3 금속 패턴은 제 2 패드부(210)의 패드들(211)로 사용될 수 있다. 예를 들어, 제 3 금속층(205)으로 이루어진 제 2 패드부(210)의 패드들(211)은 제 1 및 제 2 절연층(202, 204)에 형성된 패드 컨택홀을 통해서 제 1 금속층(201)과 전기적으로 연결될 수 있다.The third metal pattern according to an embodiment may have a stacked structure of at least two of ITO (or IZO), molybdenum (Mo), titanium (Ti), and molybdenum titanium alloy (MoTi). For example, the third metal pattern may have a three-layer structure of any one of ITO/Mo/ITO, ITO/MoTi/ITO, IZO/Mo/ITO, and IZO/MoTi/ITO. This third metal pattern may be used as the pads 211 of the second pad unit 210 . For example, the pads 211 of the second pad unit 210 formed of the third metal layer 205 may be formed through the pad contact holes formed in the first and second insulating layers 202 and 204 through the first metal layer 201 . ) can be electrically connected to.

제 3 절연층(206)은 제 3 금속층(205)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 실시예에 따른 제 3 절연층(206)은 유기 절연 물질로 이루어질 수 있다. 예를 들어, 제 3 절연층(206)은 포토아크릴(photo acryl) 등과 같은 절연 재질로 이루어질 수 있다. 이러한 제 3 절연층(206)은 제 3 금속층(205)을 덮음으로써 제 3 금속층(205)의 외부 노출을 방지할 수 있다. 제 3 절연층(206)은 유기 절연층, 보호층, 후면 보호층, 유기 보호층, 후면 코팅층, 또는 후면 커버층으로도 표현될 수도 있다.The third insulating layer 206 may be implemented on the rear surface 200b of the second substrate 200 to cover the third metal layer 205 . The third insulating layer 206 according to an embodiment may be made of an organic insulating material. For example, the third insulating layer 206 may be made of an insulating material such as photo acryl. The third insulating layer 206 may cover the third metal layer 205 to prevent external exposure of the third metal layer 205 . The third insulating layer 206 may also be expressed as an organic insulating layer, a protective layer, a back protective layer, an organic protective layer, a back coating layer, or a back cover layer.

제 2 패드부(210)에 배치된 복수의 제 2 패드(211) 각각은 제 1 및 제 2 절연층(202, 204)에 배치된 제 2 패드 컨택홀을 통해서 2 기판(200)의 후면(200b)에 배치된 제 1 금속층(201) 또는 제 2 금속층(203)으로 이루어진 링크 라인부(250)의 링크 라인과 전기적으로 연결될 수 있다. 예를 들어, 제 2 데이터 패드는 제 1 및 제 2 절연층(202, 204)에 배치된 제 2 패드 컨택홀을 데이터 링크 라인의 일단과 전기적으로 연결될 수 있다.Each of the plurality of second pads 211 disposed on the second pad part 210 is formed through the second pad contact hole disposed on the first and second insulating layers 202 and 204 on the rear surface of the second substrate 200 ( 200b) may be electrically connected to the link line of the link line unit 250 formed of the first metal layer 201 or the second metal layer 203 . For example, the second data pad may electrically connect second pad contact holes disposed in the first and second insulating layers 202 and 204 to one end of the data link line.

도 6, 도 7, 및 도 9를 참조하면, 본 명세서의 일 실시예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 개재된다. 제 1 기판(100)과 제 2 기판(200)은 결합 부재(300)를 매개로 서로 대향 합착될 수 있다. 일 실시예에 따른 결합 부재(300)는 OCA(optically clear adhesive) 또는 OCR(optically clear resin)을 포함하는 투명 접착 부재이거나 양면 테이프일 수 있다. 다른 실시예에 따른 결합 부재(300)는 유리 섬유를 포함할 수 있다.6 , 7 , and 9 , the coupling member 300 according to an embodiment of the present specification is interposed between the first substrate 100 and the second substrate 200 . The first substrate 100 and the second substrate 200 may be bonded to each other to face each other via the coupling member 300 . The coupling member 300 according to an embodiment may be a transparent adhesive member including an optically clear adhesive (OCA) or an optically clear resin (OCR), or a double-sided tape. The coupling member 300 according to another embodiment may include glass fibers.

일 실시예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이의 공간 전체에 배치될 수 있다. 예를 들어, 제 1 기판(100)의 제 2 면(100b) 전체는 결합 부재(300)의 일면 전체와 결합될 수 있고, 제 2 기판(200)의 전면(200a) 전체는 결합 부재(300)의 타면 전체와 결합될 수 있다.The coupling member 300 according to an embodiment may be disposed in the entire space between the first substrate 100 and the second substrate 200 . For example, the entire second surface 100b of the first substrate 100 may be coupled to the entire surface of the coupling member 300 , and the entire front surface 200a of the second substrate 200 may be coupled to the coupling member 300 . ) can be combined with the entire other surface.

다른 실시예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 패턴 구조로 배치될 수 있다. 예를 들어, 결합 부재(300)는 라인 패턴 구조 또는 메쉬 패턴 구조를 가질 수 있다. 메쉬 패턴 구조는 제 1 기판(100)과 제 2 기판(200)의 합착시 제 1 기판(100)과 제 2 기판(200) 사이에 발생되는 기포가 외부로 배출될 수 있는 벤트부를 더 포함할 수 있다.The coupling member 300 according to another embodiment may be disposed in a pattern structure between the first substrate 100 and the second substrate 200 . For example, the coupling member 300 may have a line pattern structure or a mesh pattern structure. The mesh pattern structure may further include a vent part through which air bubbles generated between the first substrate 100 and the second substrate 200 can be discharged to the outside when the first substrate 100 and the second substrate 200 are bonded. can

선택적으로, 결합 부재(300)는 열 전달체를 더 포함할 수 있다. 이 경우, 결합 부재(300)는 열 전달체를 통해 제 1 기판(100)에서 발생되는 열을 제 2 기판(200)으로 전달함으로써 제 1 기판(100)의 온도 상승을 억제하거나 최소화할 수 있다. 제 2 기판(200)은 제 1 기판(100)의 온도 상승을 억제하거나 최소화하는 온도 저감 부재의 역할을 겸할 수 있다. 예를 들어, 열 전달체는 금속 재질로 이루어진 열전달층 또는 복수의 열 전달 입자를 포함할 수 있다. 열 전달체가 금속 재질로 이루어진 열전달층으로 포함할 때, 열 전단층은 전기적으로 접지되거나 전기적으로 플로팅됨으로써 제 2 기판(200)의 후면(200b)에 배치된 구동 회로에서 발생되는 정전기 또는 주파수 노이즈가 제 1 기판(100)에 배치된 화소와 화소 구동 라인들 및 게이트 구동 회로(150)로 유입되는 것을 차단하는 노이즈 차폐층의 역할을 겸할 수 있다.Optionally, the coupling member 300 may further include a heat transfer member. In this case, the coupling member 300 may suppress or minimize the temperature rise of the first substrate 100 by transferring heat generated from the first substrate 100 to the second substrate 200 through the heat transfer member. The second substrate 200 may serve as a temperature reducing member that suppresses or minimizes the temperature increase of the first substrate 100 . For example, the heat transfer material may include a heat transfer layer made of a metal material or a plurality of heat transfer particles. When the heat transfer material includes a heat transfer layer made of a metallic material, the heat transfer layer is electrically grounded or electrically floated to prevent static electricity or frequency noise generated in the driving circuit disposed on the rear surface 200b of the second substrate 200 . The pixel disposed on the first substrate 100 and the pixel driving lines and the gate driving circuit 150 may serve as a noise shielding layer that blocks the inflow.

도 6 및 도 7을 참조하면, 본 명세서의 일 실시예에 따른 라우팅부(400)는 제 1 기판(100)의 외측면(OS)과 제 2 기판(200)의 외측면(OS)을 감싸도록 배치된다. 예를 들어, 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치될 수 있다. 예를 들어, 라우팅부(400)는 측면 배선부, 에지 배선부, 사이드 라우팅부, 에지 라우팅부, 또는 와이어링부 등으로 표현될 수 있다.6 and 7 , the routing unit 400 according to an embodiment of the present specification surrounds the outer surface (OS) of the first substrate 100 and the outer surface (OS) of the second substrate 200 . placed in a manner For example, the routing unit 400 is a first of the outer surface (OS) of the first outer surface (or one side) (OS1a) and the second substrate 200 of the outer surface (OS) of the first substrate 100 (OS) 1 may be disposed on each of the outer surfaces (or one side) OS1b. For example, the routing unit 400 may be expressed as a side wiring unit, an edge wiring unit, a side routing unit, an edge routing unit, or a wiring unit.

일 실시예에 따른 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치된 복수의 라우팅 라인(410)을 포함할 수 있다.Routing unit 400 according to an embodiment of the first outer surface (or one side) of the outer surface (OS) of the first substrate 100 (OS1a) and the outer surface (OS) of the second substrate 200 of It may include a plurality of routing lines 410 disposed on each of the first outer surface (or one side) (OS1b).

복수의 라우팅 라인(410) 각각은 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 형성될 수 있다. 일 실시예에 따르면, 복수의 라우팅 라인(410) 각각은 전도성 페이스트를 이용한 프린팅 공정에 의해 형성될 수 있다. 다른 실시예에 따르면, 복수의 라우팅 라인(410) 각각은 연성 재질의 전사 패드에 전도성 페이스트 패턴을 전사하여 전도성 페이스트 패턴을 전사하는 전사 공정에 의해 형성될 수 있다. 예를 들어, 전도성 페이스트는 은(Ag) 페이스트를 포함할 수 있으나, 이에 한정되는 것은 아니다.Each of the plurality of routing lines 410 may be formed to surround each of the first outer surface OS1a of the first substrate 100 and the first outer surface OS1b of the second substrate 200 . According to one embodiment, each of the plurality of routing lines 410 may be formed by a printing process using a conductive paste. According to another embodiment, each of the plurality of routing lines 410 may be formed by a transfer process of transferring the conductive paste pattern by transferring the conductive paste pattern to a transfer pad made of a flexible material. For example, the conductive paste may include a silver (Ag) paste, but is not limited thereto.

복수의 라우팅 라인(410) 각각은 제 1 패드부(110)와 제 2 패드부(210)에 전기적으로 일대일 연결될 수 있다.Each of the plurality of routing lines 410 may be electrically one-to-one connected to the first pad unit 110 and the second pad unit 210 .

복수의 라우팅 라인(410) 각각은 제 1 패드부(110)의 보조 패드들(113) 각각과 제 2 패드부(210)의 제 2 패드들(211) 각각에 전기적으로 일대일 연결될 수 있다.Each of the plurality of routing lines 410 may be electrically connected one-to-one to each of the auxiliary pads 113 of the first pad unit 110 and each of the second pads 211 of the second pad unit 210 .

일 실시예에 따르면, 복수의 라우팅 라인(410) 각각에서, 일단부는 제 1 기판(100)의 제 1 가장자리 부분에 배치된 제 1 패드부(110)의 보조 패드(113)와 제 1 챔퍼(100c)를 감싸며, 타단부는 제 2 기판(200)의 제 1 가장자리 부분에 배치된 제 2 패드부(210)의 제 2 패드(211)와 제 2 챔퍼(200c)를 감싸며, 일단부와 타단부 사이의 중간부는 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감쌀 수 있다. 예를 들어, 복수의 라우팅 라인(410) 각각의 일단부는 보조 패드(113)의 최상면과 측면 모두와 직접적으로 접촉될 수 있고, 복수의 라우팅 라인(410) 각각의 타단부는 제 2 패드(211)의 최후면과 측면 모두와 직접적으로 접촉될 수 있다. 예를 들어, 데이터 라우팅 라인(410)에서, 일단부는 제 1 기판(100)의 제 1 가장자리 부분에 배치된 제 1 패드부(110)의 데이터 보조 패드와 제 1 챔퍼(100c)를 감싸도록 구현되고, 타단부는 제 2 기판(200)의 제 1 가장자리 부분에 배치된 제 2 패드부(210)의 제 2 데이터 패드와 제 2 챔퍼(200c)를 감싸도록 구현되며, 일단부와 타단부 사이의 중간부는 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 구현될 수 있다.According to one embodiment, in each of the plurality of routing lines 410 , one end of the auxiliary pad 113 and the first chamfer of the first pad portion 110 disposed on the first edge portion of the first substrate 100 ( 100c), and the other end surrounds the second pad 211 and the second chamfer 200c of the second pad unit 210 disposed on the first edge of the second substrate 200, and includes one end and the other end. The middle portion between the ends may cover each of the first outer surface OS1a of the first substrate 100 and the first outer surface OS1b of the second substrate 200 . For example, one end of each of the plurality of routing lines 410 may be in direct contact with both the top and side surfaces of the auxiliary pad 113 , and the other end of each of the plurality of routing lines 410 is a second pad 211 . ) can be in direct contact with both the rearmost surface and the side surface. For example, in the data routing line 410 , one end is implemented to surround the data auxiliary pad and the first chamfer 100c of the first pad unit 110 disposed on the first edge of the first substrate 100 . and the other end is implemented to surround the second data pad and the second chamfer 200c of the second pad unit 210 disposed on the first edge of the second substrate 200, and is disposed between one end and the other end. The middle portion of , may be implemented to surround each of the first outer surface OS1a of the first substrate 100 and the first outer surface OS1b of the second substrate 200 .

일 실시예에 따른 복수의 라우팅 라인(410)은 화소 전원 라우팅 라인들(411), 데이터 라우팅 라인들(413), 레퍼런스 전압 라우팅 라인들(415), 게이트 라우팅 라인들(417), 및 화소 공통 전압 라우팅 라인들(419)로 분류(또는 구분)될 수 있다.A plurality of routing lines 410 according to an embodiment include pixel power routing lines 411 , data routing lines 413 , reference voltage routing lines 415 , gate routing lines 417 , and a pixel common Voltage routing lines 419 may be classified (or divided).

일 실시예에 따른 복수의 라우팅 라인(410)은 화소 전원 라우팅 라인들(411), 데이터 라우팅 라인들(413), 레퍼런스 전압 라우팅 라인들(415), 게이트 라우팅 라인들(417), 및 화소 공통 전압 라우팅 라인들(419)로 분류(또는 구분)될 수 있다.A plurality of routing lines 410 according to an embodiment include pixel power routing lines 411 , data routing lines 413 , reference voltage routing lines 415 , gate routing lines 417 , and a pixel common Voltage routing lines 419 may be classified (or divided).

화소 전원 라우팅 라인들(411) 각각은 제 1 패드부(110)와 외측면(OS) 및 제 2 패드부(210)를 감싸도록 형성되고, 제 1 패드부(110)의 화소 구동 전원 보조 패드들과 제 2 패드부(210)의 제 2 화소 구동 전원 패드들에 전기적으로 일대일 연결될 수 있다.Each of the pixel power routing lines 411 is formed to surround the first pad part 110 , the outer surface OS, and the second pad part 210 , and a pixel driving power auxiliary pad of the first pad part 110 . and the second pixel driving power pads of the second pad unit 210 may be electrically connected one-to-one.

데이터 라우팅 라인들(413) 각각은 제 1 패드부(110)와 외측면(OS) 및 제 2 패드부(210)를 감싸도록 형성되고, 제 1 패드부(110)의 데이터 보조 패드들과 제 2 패드부(210)의 제 2 데이터 패드들에 전기적으로 일대일 연결될 수 있다.Each of the data routing lines 413 is formed to surround the first pad unit 110 , the outer surface OS, and the second pad unit 210 , and includes auxiliary data pads and the second pad unit of the first pad unit 110 . It may be electrically connected one-to-one to the second data pads of the second pad unit 210 .

레퍼런스 전압 라우팅 라인들(415) 각각은 제 1 패드부(110)와 외측면(OS) 및 제 2 패드부(210)를 감싸도록 형성되고, 제 1 패드부(110)의 레퍼런스 전압 보조 패드와 제 2 패드부(210)의 제 2 레퍼런스 전압 패드들에 전기적으로 일대일 연결될 수 있다.Each of the reference voltage routing lines 415 is formed to surround the first pad part 110 , the outer surface OS, and the second pad part 210 , and the reference voltage auxiliary pad of the first pad part 110 and The second reference voltage pads of the second pad unit 210 may be electrically connected one-to-one.

게이트 라우팅 라인들(417) 각각은 제 1 패드부(110)와 외측면(OS) 및 제 2 패드부(210)를 감싸도록 형성되고, 제 1 패드부(110)의 게이트 보조 패드들과 제 2 패드부(210)의 제 2 게이트 패드들에 전기적으로 일대일 연결될 수 있다.Each of the gate routing lines 417 is formed to surround the first pad part 110 , the outer surface OS, and the second pad part 210 , and includes the auxiliary gate pads and the second pad part of the first pad part 110 . It may be electrically connected to the second gate pads of the second pad unit 210 one-to-one.

화소 공통 전압 라우팅 라인들(419) 각각은 제 1 패드부(110)와 외측면(OS) 및 제 2 패드부(210)를 감싸도록 형성되고, 제 1 패드부(110)의 화소 공통 전압 보조 패드들과 제 2 패드부(210)의 제 2 화소 공통 전압 패드들에 전기적으로 일대일 연결될 수 있다.Each of the pixel common voltage routing lines 419 is formed to surround the first pad unit 110 , the outer surface OS, and the second pad unit 210 , and assists the pixel common voltage of the first pad unit 110 . The pads and the second pixel common voltage pads of the second pad unit 210 may be electrically connected one-to-one.

본 명세서의 일 실시예에 따른 표시 장치 또는 라우팅부(400)는 에지 코팅층(430)을 더 포함할 수 있다.The display device or the routing unit 400 according to an embodiment of the present specification may further include an edge coating layer 430 .

에지 코팅층(430)은 라우팅부(400)를 덮도록 구현될 수 있다. 에지 코팅층(430)은 복수의 라우팅 라인(410)을 덮도록 구현될 수 있다. 예를 들어, 에지 코팅층은 에지 보호층 또는 에지 절연층일 수 있다.The edge coating layer 430 may be implemented to cover the routing unit 400 . The edge coating layer 430 may be implemented to cover the plurality of routing lines 410 . For example, the edge coating layer may be an edge protective layer or an edge insulating layer.

일 실시예에 따른 에지 코팅층(430)은 복수의 라우팅 라인(410)뿐만 아니라 제 1 기판(100)의 제 1 가장자리 부분과 제 1 외측면(OS1a), 및 제 2 기판(200)의 제 1 가장자리 부분과 제 1 외측면(OS1b) 전체를 덮도록 구현될 수 있다. 에지 코팅층(430)은 금속 재질로 이루어진 복수의 라우팅 라인(410) 각각의 부식이나 복수의 라우팅 라인(410) 간의 전기적인 쇼트를 방지할 수 있다. 또한, 에지 코팅층(430)은 복수의 라우팅 라인(410)과 제 1 패드부(110)의 보조 패드들(113)에 의해 외부 광의 반사를 방지하거나 최소화할 수 있다. 일 실시예로서, 에지 코팅층(430)은 블랙 잉크를 포함하는 광차단 물질로 이루어질 수 있다. 다른 실시예로서, 에지 코팅층(430)은 표시 장치(또는 표시 패널)의 최외곽 측면(또는 측벽)을 구현(또는 구성)하므로, 외부 충격에 의한 제 1 및 제 2 기판(100, 200)의 외측면(OS)의 손상을 방지하기 위하여, 충격 흡수 물질(또는 재질) 또는 연성 물질을 포함할 수 있다. 또 다른 실시예로서, 에지 코팅층(430)은 광차단 물질과 충격 흡수 물질의 혼합 물질을 포함할 수 있다.The edge coating layer 430 according to an embodiment includes a plurality of routing lines 410 as well as a first edge portion and a first outer surface OS1a of the first substrate 100 , and a first of the second substrate 200 . It may be implemented to cover the edge portion and the entire first outer surface OS1b. The edge coating layer 430 may prevent corrosion of each of the plurality of routing lines 410 made of a metal material or an electrical short between the plurality of routing lines 410 . In addition, the edge coating layer 430 may prevent or minimize reflection of external light by the auxiliary pads 113 of the plurality of routing lines 410 and the first pad unit 110 . As an embodiment, the edge coating layer 430 may be formed of a light blocking material including black ink. As another embodiment, since the edge coating layer 430 implements (or configures) the outermost side (or sidewall) of the display device (or display panel), the first and second substrates 100 and 200 caused by external impact In order to prevent damage to the outer surface OS, a shock absorbing material (or material) or a soft material may be included. As another embodiment, the edge coating layer 430 may include a mixture of a light blocking material and a shock absorbing material.

일 실시예에 따르면, 에지 코팅층(430)은 라우팅부(400)가 배치된 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS)을 둘러싸도록 형성될 수 있다.According to an embodiment, the edge coating layer 430 may be formed to surround one side outer surface OS of each of the first and second substrates 100 and 200 on which the routing unit 400 is disposed.

다른 실시예에 따르면, 에지 코팅층(430)은, 도 6, 도 7, 및 도 9에 도시된 바와 같이, 라우팅부(400)가 배치된 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS)뿐만 아니라 나머지 다른 외측면(OS) 모두를 둘러싸도록 형성될 수 있다. 예를 들어, 제 1 및 제 2 기판(100, 200) 각각의 모든 외측면(OS)을 둘러싸도록 형성될 수 있다. 이 경우, 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS)(또는 제 1 외측면)은 복수의 라우팅 라인(410)과 에지 코팅층(430)에 의해 둘러싸일 수 있다. 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS)을 제외한 나머지 외측면들(OS)(또는 제 2 내지 제 4 외측면)은 에지 코팅층(430)에 의해서만 둘러싸일 수 있다. 예를 들어, 제 1 및 제 2 기판(100, 200) 각각의 제 1 외측면은 복수의 라우팅 라인(410)과 에지 코팅층(430)을 포함하며, 제 1 및 제 2 기판(100, 200) 각각의 제 1 외측면을 제외한 나머지 제 2 내지 제 4 외측면은 에지 코팅층(430)만을 포함할 수 있다.According to another embodiment, the edge coating layer 430, as shown in FIGS. 6, 7, and 9, the routing unit 400 is disposed on the first and second substrates 100 and 200, one side of each It may be formed to surround all of the other outer surfaces OS as well as the outer surface OS. For example, it may be formed to surround all the outer surfaces OS of each of the first and second substrates 100 and 200 . In this case, one side outer surface (OS) (or the first outer surface) of each of the first and second substrates 100 and 200 may be surrounded by a plurality of routing lines 410 and the edge coating layer 430 . The other outer surfaces OS (or the second to fourth outer surfaces) except for one outer surface OS of each of the first and second substrates 100 and 200 may be surrounded only by the edge coating layer 430 . . For example, the first outer surface of each of the first and second substrates 100 and 200 includes a plurality of routing lines 410 and an edge coating layer 430 , and the first and second substrates 100 and 200 , respectively. Each of the second to fourth outer surfaces other than the first outer surface may include only the edge coating layer 430 .

일 실시 예에 따르면, 제 1 외측면에 배치된 복수의 라우팅 라인(410)과 에지 코팅층(430)을 제 1 측벽 구조물라 하고, 제 2 내지 제 4 외측면에 배치된 에지 코팅층(430)을 제 2 측벽 구조물이라 할 때, 제 1 측벽 구조물과 제 2 측벽 구조물은 서로 다른 두께(또는 폭)을 가질 수 있다. 예를 들어, 제 2 측벽 구조물의 두께(또는 폭)은 복수의 라우팅 라인(410)의 두께만큼 제 1 측벽 구조물의 두께(또는 폭)보다 더 얇거나 좁을 수 있다.According to an embodiment, the plurality of routing lines 410 and the edge coating layer 430 disposed on the first outer surface are referred to as a first sidewall structure, and the edge coating layer 430 disposed on the second to fourth outer surfaces. When referring to the second sidewall structure, the first sidewall structure and the second sidewall structure may have different thicknesses (or widths). For example, the thickness (or width) of the second sidewall structure may be thinner or narrower than the thickness (or width) of the first sidewall structure by a thickness of the plurality of routing lines 410 .

도 6을 참조하면, 본 명세서의 일 실시예에 따른 표시 장치는 구동 회로부(500)를 더 포함할 수 있다.Referring to FIG. 6 , the display device according to an exemplary embodiment of the present specification may further include a driving circuit unit 500 .

구동 회로부(500)는 디스플레이 구동 시스템으로부터 공급되는 디지털 영상 데이터와 동기 신호를 기반으로 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시킴으로써 영상 데이터에 대응되는 영상을 표시부(AA)에 표시할 수 있다. 구동 회로부(500)는 제 2 기판(200)의 후면(200b)에 배치된 적어도 하나의 제 3 패드부(230)에 연결되고, 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시키기 위한 데이터 신호와 게이트 제어 신호 및 구동 전원을 적어도 하나의 제 3 패드부(230)로 출력할 수 있다.The driving circuit unit 500 generates an image corresponding to the image data by driving (or emitting light) the pixels P disposed on the first substrate 100 based on digital image data and a synchronization signal supplied from the display driving system. It can be displayed on the display part AA. The driving circuit unit 500 is connected to at least one third pad unit 230 disposed on the rear surface 200b of the second substrate 200 , and operates the pixels P disposed on the first substrate 100 . A data signal for driving (or light emission), a gate control signal, and driving power may be output to the at least one third pad unit 230 .

일 실시예에 따른 구동 회로부(500)는 플렉서블 회로 필름(510), 구동 집적 회로(530), 인쇄 회로 기판(550), 타이밍 컨트롤러(570), 및 전원 회로부(590)를 포함할 수 있다.The driving circuit unit 500 according to an embodiment may include a flexible circuit film 510 , a driving integrated circuit 530 , a printed circuit board 550 , a timing controller 570 , and a power circuit unit 590 .

플렉서블 회로 필름(510)은 제 2 기판(200)의 후면(200b)에 배치된 적어도 하나의 제 3 패드부(230)와 연결될 수 있다.The flexible circuit film 510 may be connected to at least one third pad unit 230 disposed on the rear surface 200b of the second substrate 200 .

구동 집적 회로(530)는 플렉서블 회로 필름(510)에 실장된다. 구동 집적 회로(530)는 타이밍 컨트롤러(570)로부터 제공되는 부화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 부화소 데이터를 아날로그 형태의 데이터 신호로 변환하여 출력할 수 있다. 데이터 신호는 플렉서블 회로 필름(510)을 통해 적어도 하나의 제 3 패드부(230)에 배치된 제 3 데이터 패드들에 공급될 수 있다.The driving integrated circuit 530 is mounted on the flexible circuit film 510 . The driving integrated circuit 530 may receive sub-pixel data and a data control signal provided from the timing controller 570 , convert the sub-pixel data into an analog data signal according to the data control signal, and output the converted data. The data signal may be supplied to the third data pads disposed on the at least one third pad unit 230 through the flexible circuit film 510 .

구동 집적 회로(530)는 기판(100) 상에 배치된 복수의 레퍼런스 전압 라인(또는 화소 센싱 라인) 각각을 통해서 부화소(SP)에 배치된 구동 TFT의 특성값을 센싱하고, 부화소별 센싱값에 대응되는 부화소별 센싱 로우 데이터(sensing raw data)를 생성해 타이밍 컨트롤러(570)에 제공할 수 있다.The driving integrated circuit 530 senses a characteristic value of the driving TFT disposed in the subpixel SP through each of a plurality of reference voltage lines (or pixel sensing lines) disposed on the substrate 100 , and sensing for each subpixel Sensing raw data for each sub-pixel corresponding to the value may be generated and provided to the timing controller 570 .

인쇄 회로 기판(550)은 플렉서블 회로 필름(510)의 타측 가장자리 부분에 연결될 수 있다. 인쇄 회로 기판(550)은 구동 회로부(500)의 구성들 사이의 신호 및 전원을 전달하는 역할을 한다.The printed circuit board 550 may be connected to the other edge portion of the flexible circuit film 510 . The printed circuit board 550 serves to transfer signals and power between components of the driving circuit unit 500 .

타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되고, 인쇄 회로 기판(550)에 배치된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 디지털 영상 데이터와 타이밍 동기 신호를 수신한다. 대안적으로, 타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되지 않고 디스플레이 구동 시스템에 구현되거나 인쇄 회로 기판(550)과 디스플레이 구동 시스템 사이에 연결된 별도의 컨트롤 보드에 실장될 수도 있다.The timing controller 570 is mounted on the printed circuit board 550 and receives digital image data and a timing synchronization signal provided from the display driving system through a user connector disposed on the printed circuit board 550 . Alternatively, the timing controller 570 may not be mounted on the printed circuit board 550 but may be implemented on the display driving system or mounted on a separate control board connected between the printed circuit board 550 and the display driving system.

타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 디지털 영상 데이터를 표시부(AA)에 배치된 화소 배열 구조에 알맞도록 정렬하여 화소 데이터를 생성하고, 생성된 화소 데이터를 구동 집적 회로(530)에 제공한다.The timing controller 570 generates pixel data by aligning digital image data to fit a pixel arrangement structure disposed on the display unit AA based on the timing synchronization signal, and provides the generated pixel data to the driving integrated circuit 530 . do.

타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 구동 집적 회로(530)의 구동 타이밍을 제어하며 게이트 제어 신호를 통해 게이트 구동 회로(150)의 구동 타이밍을 제어할 수 있다. 예를 들어, 타이밍 동기 신호는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 메인 클럭(또는 도트 클럭)을 포함할 수 있다.The timing controller 570 generates a data control signal and a gate control signal, respectively, based on the timing synchronization signal, controls the driving timing of the driving integrated circuit 530 through the data control signal, and controls the driving timing of the driving integrated circuit 530 through the gate control signal. 150) can control the driving timing. For example, the timing synchronization signal may include a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a main clock (or dot clock).

일 실시예에 따른 데이터 제어 신호는 소스 스타트 펄스, 소스 쉬프트 클럭, 및 소스 출력 신호 등을 포함할 수 있다. 이러한 데이터 제어 신호는 플렉서블 회로 필름(510)을 경유하여 구동 집적 회로(530)에 공급될 수 있다.The data control signal according to an embodiment may include a source start pulse, a source shift clock, and a source output signal. The data control signal may be supplied to the driving integrated circuit 530 via the flexible circuit film 510 .

일 실시예에 따른 게이트 제어 신호는 스타트 신호(또는 게이트 스타트 펄스), 및 복수의 쉬프트 클럭 등을 포함할 수 있다. 이 경우, 복수의 쉬프트 클럭은 위상이 순차적으로 쉬프트되는 복수의 스캔 클럭, 및 위상이 순차적으로 쉬프트되는 복수의 캐리 클럭을 포함할 수 있다. 이러한 게이트 제어 신호는 플렉서블 회로 필름(510), 적어도 하나의 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 제 1 패드부(110), 및 게이트 제어 라인들(GCL)을 경유하여 게이트 구동 회로(150)에 공급될 수 있다.The gate control signal according to an embodiment may include a start signal (or gate start pulse) and a plurality of shift clocks. In this case, the plurality of shift clocks may include a plurality of scan clocks whose phases are sequentially shifted, and a plurality of carry clocks whose phases are sequentially shifted. These gate control signals are the flexible circuit film 510 , at least one third pad unit 230 , the link line unit 250 , the second pad unit 210 , the routing unit 400 , and the first pad unit 110 . ), and may be supplied to the gate driving circuit 150 via the gate control lines GCL.

타이밍 컨트롤러(570)는 미리 설정된 외부 센싱 구간 동안 구동 집적 회로(530)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시키고, 구동 집적 회로(530)로부터 제공되는 부화소별 센싱 로우 데이터에 기초하여 부화소별 구동 TFT 의 특성 변화를 보상하기 위한 부화소별 보상 데이터를 생성하고, 부화소별 보상 데이터에 기초하여 부화소별 화소 데이터를 변조할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 수직 동기 신호의 블랭킹 구간(또는 수직 블랭킹 구간)에 대응되는 외부 센싱 구간마다 구동 집적 회로(530)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시킬 수 있다. 예를 들어, 외부 센싱 모드는 발광 표시 장치의 제품 출하 전의 검사 공정시, 발광 표시 장치의 최초 초기 구동시, 발광 표시 장치의 전원 온(power on)시, 발광 표시 장치의 전원 오프(power off)시, 발광 표시 장치의 장시간 구동 후 전원 오프(power off)시, 실시간 또는 주기적으로 설정된 프레임의 블랭크 기간에 수행될 수 있다.The timing controller 570 drives each of the driving integrated circuit 530 and the gate driving circuit 150 in an external sensing mode during a preset external sensing period, and receives the sensing raw data for each sub-pixel provided from the driving integrated circuit 530 . Based on the sub-pixel compensation data for compensating for a characteristic change of the driving TFT for each sub-pixel, compensation data for each sub-pixel may be generated, and the pixel data for each sub-pixel may be modulated based on the compensation data for each sub-pixel. For example, the timing controller 570 drives each of the driving integrated circuit 530 and the gate driving circuit 150 in the external sensing mode for each external sensing section corresponding to the blanking section (or vertical blanking section) of the vertical synchronization signal. can For example, the external sensing mode may be performed during an inspection process before product shipment of the light emitting display device, when the light emitting display device is initially driven, when the light emitting display device is powered on, and the light emitting display device is powered off. When the light emitting display device is powered off after driving for a long time, it may be performed in real time or during a blank period of a periodically set frame.

일 실시예에 따른 타이밍 컨트롤러(570)는 외부 센싱 모드에 따라 구동 집적 회로(530)로부터 제공되는 부화소별 센싱 로우 데이터를 저장 회로에 저장한다. 그리고, 타이밍 컨트롤러(570)는 표시 모드시, 저장 회로에 저장된 부화소별 센싱 로우 데이터에 기초하여 각 부화소(SP)에 공급될 화소 데이터를 보정하여 구동 집적 회로(530)에 제공할 수 있다. 여기서, 부화소별 센싱 로우 데이터는 부화소에 배치된 구동 TFT와 자발광 소자 각각의 경시적 변화 정보를 포함할 수 있다. 이에 따라, 타이밍 컨트롤러(570)는 외부 센싱 모드에서, 각 부화소에 배치된 구동 TFT의 특성 값(예를 들어, 문턱 전압 또는 이동도)을 센싱하고, 이를 기반으로 각 부화소에 공급될 화소 데이터를 보정함으로써 부화소들에 배치된 구동 TFT의 특성 값 편차에 따른 화질 저하를 최소화하거나 방지할 수 있다. 이와 같은, 발광 표시 장치의 외부 센싱 모드는 본 명세서의 출원인에 의해 이미 공지된 기술이므로, 이에 대한 상세한 설명은 생략한다. 예를 들어, 본 명세서에 따른 발광 표시 장치는 대한민국 공개특허공보 제 10-2016-0093179호, 제10-2017-0054654호, 또는 제10-2018-0002099호에 개시된 센싱 모드를 통해서 각 부화소에 배치된 구동 TFT의 특성 값을 센싱할 수 있다.The timing controller 570 according to an embodiment stores the sensing raw data for each sub-pixel provided from the driving integrated circuit 530 in the storage circuit according to the external sensing mode. Also, in the display mode, the timing controller 570 may correct pixel data to be supplied to each sub-pixel SP based on the sensing raw data for each sub-pixel stored in the storage circuit and provide it to the driving integrated circuit 530 . . Here, the sensing raw data for each sub-pixel may include temporal change information of each of the driving TFT and the self-luminous device disposed in the sub-pixel. Accordingly, in the external sensing mode, the timing controller 570 senses a characteristic value (eg, a threshold voltage or mobility) of a driving TFT disposed in each sub-pixel, and based on this, a pixel to be supplied to each sub-pixel By correcting the data, it is possible to minimize or prevent deterioration of image quality due to deviation of characteristic values of driving TFTs disposed in sub-pixels. Since such an external sensing mode of the light emitting display device is a technology known by the applicant of the present specification, a detailed description thereof will be omitted. For example, the light emitting display device according to the present specification can transmit data to each sub-pixel through the sensing mode disclosed in Korean Patent Laid-Open No. 10-2016-0093179, 10-2017-0054654, or 10-2018-0002099. A characteristic value of the disposed driving TFT may be sensed.

전원 회로부(590)는 인쇄 회로 기판(550)에 실장되고, 외부로부터 공급되는 입력 전원을 이용하여 화소들(P)에 영상을 표시하기 위해 필요한 각종 전원 전압을 생성하고, 해당하는 회로에 제공한다. 예를 들어, 전원 회로부(590)는 타이밍 컨트롤러(570)와 구동 집적 회로(530) 각각의 구동에 필요한 로직 전원 전압, 구동 집적 회로(530)에 제공되는 복수의 기준 감마 전압, 게이트 구동 회로(150)의 구동에 필요한 적어도 하나의 게이트 구동 전원 및 적어도 하나의 게이트 공통 전원을 생성하여 출력할 수 있다. 또한, 전원 회로부(590)는 화소 구동 전원과 화소 공통 전압을 생성하여 출력할 수 있으나, 이에 한정되지 않는다. 예를 들어, 구동 집적 회로(530)는 복수의 기준 감마 전압을 기반으로 화소 구동 전원과 화소 공통 전압 각각을 생성하여 출력할 수 있다.The power circuit unit 590 is mounted on the printed circuit board 550, generates various power voltages necessary to display an image on the pixels P using input power supplied from the outside, and provides it to the corresponding circuit. . For example, the power circuit unit 590 may include a logic power voltage required for driving each of the timing controller 570 and the driving integrated circuit 530 , a plurality of reference gamma voltages provided to the driving integrated circuit 530 , and a gate driving circuit ( 150) may be generated and output at least one gate driving power supply and at least one gate common power supply required for driving. Also, the power circuit unit 590 may generate and output the pixel driving power and the pixel common voltage, but is not limited thereto. For example, the driving integrated circuit 530 may generate and output each of a pixel driving power and a pixel common voltage based on a plurality of reference gamma voltages.

도 11은 도 6, 도 7, 및 도 9에 도시된 제 2 기판을 나타내는 도면이며, 도 12는 도 11에 도시된 선 III-III'의 단면도로서, 이는 도 7 및 도 9에 도시된 제 2 절연층을 변경하여 구성한 것이다. 도 11 및 도 12를 설명함에 있어서, 도 6, 도 7, 및 도 9의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.11 is a view showing the second substrate shown in FIGS. 6, 7, and 9, and FIG. 12 is a cross-sectional view taken along the line III-III' shown in FIG. 11, which is the second substrate shown in FIGS. 7 and 9. 2 It is constructed by changing the insulating layer. In the description of FIGS. 11 and 12 , components identical to or corresponding to those of FIGS. 6, 7, and 9 will be omitted or briefly described.

도 11 및 도 12를 참조하면, 본 명세서의 다른 실시예에 따른 제 2 기판(200)은 제 1 영역(A1) 및 제 2 영역(A2)을 포함할 수 있다.11 and 12 , the second substrate 200 according to another exemplary embodiment of the present specification may include a first area A1 and a second area A2 .

제 1 영역(A1)과 제 2 영역(A2)은 제 2 기판(200)의 후면에 배치된 후면 절연층(또는 패턴 절연층)에 배치되거나 구현될 수 있다.The first area A1 and the second area A2 may be disposed or implemented on a back insulating layer (or a pattern insulating layer) disposed on the back side of the second substrate 200 .

일 실시예에 따른 후면 절연층은 제 2 기판(200)의 외곽부에서 발생되는 휨 현상을 방지하거나 최소화하기 위하여, 서로 다른 두께(t1, t2)를 갖는 제 1 영역(A1)과 제 2 영역(A2)을 포함할 수 있다. 예를 들어, 제 2 영역(A2)은 제 1 영역(A1)의 두께(t1)보다 얇은 두께(t2)를 가질 수 있다.In order to prevent or minimize the warpage occurring at the outer portion of the second substrate 200 , the rear insulating layer according to an exemplary embodiment has a first region A1 and a second region having different thicknesses t1 and t2 . (A2) may be included. For example, the second area A2 may have a thickness t2 smaller than the thickness t1 of the first area A1 .

일 실시예에 따른 후면 절연층은 아이솔레이션 패턴 영역(isolation pattern area)을 포함할 수 있다. 패턴 절연층에서, 넌-아이솔레이션 패턴 영역(non-isolation pattern area)은 제 1 두께(t1)를 가지며, 아이솔레이션 패턴 영역은 제 1 두께(t1)보다 얇은 제 2 두께(t2)를 가질 수 있다. 예를 들어, 아이솔레이션 패턴 영역은 제 1 절연층(202)과 제 2 절연층(204) 중 어느 하나의 절연층만을 포함함으로써 제 1 절연층(202)과 제 2 절연층(204) 모두의 적층 구조를 포함하는 넌-아이솔레이션 패턴 영역보다 얇은 두께(t2)를 가질 수 있다. 예를 들어, 넌-아이솔레이션 패턴 영역은 제 1 영역(A1)에 대응될 수 있고, 아이솔레이션 패턴 영역은 제 2 영역(A2)에 대응될 수 있다. 제 2 영역(A2) 또는 아이솔레이션 패턴 영역은 단차 영역, 단층 무기막 영역, 스트레스 저감 영역, 또는 휨 제한 영역으로 표현될 수 있다.The back insulating layer according to an embodiment may include an isolation pattern area. In the pattern insulating layer, a non-isolation pattern area may have a first thickness t1 , and the isolation pattern area may have a second thickness t2 smaller than the first thickness t1 . For example, the isolation pattern region includes only one of the first insulating layer 202 and the second insulating layer 204 so that both the first insulating layer 202 and the second insulating layer 204 are stacked. The thickness t2 may be thinner than that of the non-isolation pattern region including the structure. For example, the non-isolation pattern area may correspond to the first area A1 , and the isolation pattern area may correspond to the second area A2 . The second region A2 or the isolation pattern region may be expressed as a step region, a single-layer inorganic layer region, a stress reduction region, or a bending limit region.

제 1 영역(또는 금속 패턴층)(A1)은 제 2 기판(200)의 후면(200b) 중 제 2 패드부(210)와 적어도 하나의 제 3 패드부(230) 및 링크 라인부(250)를 포함하는 영역에 배치될 수 있다. 일 실시예에 따른 제 1 영역(A1)은 제 2 기판(200)의 후면(200b) 상에 배치된 제 1 절연층(202), 및 제 1 절연층(202) 상에 배치된 제 2 절연층(204)을 포함할 수 있다. 제 1 영역(A1)은 유기막으로 이루어진 제 3 절연층(206)에 의해 덮인다. 이러한 제 1 영역(A1)은 무기 절연 물질로 이루어진 제 1 절연층(202)과 제 2 절연층(204)의 적층 구조에 따라 복층 무기막 구조를 포함할 수 있다.The first area (or metal pattern layer) A1 includes a second pad part 210 , at least one third pad part 230 , and a link line part 250 among the rear surface 200b of the second substrate 200 . It may be disposed in an area including The first region A1 according to an exemplary embodiment includes a first insulating layer 202 disposed on the rear surface 200b of the second substrate 200 , and a second insulating layer 202 disposed on the first insulating layer 202 . layer 204 . The first area A1 is covered by the third insulating layer 206 made of an organic layer. The first region A1 may include a multilayer inorganic layer structure according to a stacked structure of the first insulating layer 202 and the second insulating layer 204 made of an inorganic insulating material.

제 2 영역(A2)은 제 2 기판(200)의 후면(200b) 중 제 1 영역(A1)을 제외한 나머지 영역에 배치될 수 있다. 예를 들어, 제 2 영역(A2)은 제 2 기판(200)의 제 1 외측면(또는 일측면 또는 제 1 장변)(OS1b)과 나란한 제 2 외측면(또는 타측면 또는 제 2 장변)과 적어도 하나의 제 3 패드부(230) 사이의 영역 중 일부 영역에 배치될 수 있으며, 이 경우, 제 1 영역(A1)은 제 2 기판(200)의 제 2 외측면과 적어도 하나의 제 3 패드부(230) 사이의 영역 중 나머지 영역에 더 배치될 수 있다.The second area A2 may be disposed in the remaining area of the rear surface 200b of the second substrate 200 except for the first area A1 . For example, the second area A2 includes a second outer surface (or the other side or second long side) parallel to the first outer surface (or one side or first long side) OS1b of the second substrate 200 , and It may be disposed in a portion of the area between the at least one third pad part 230 . In this case, the first area A1 is the second outer surface of the second substrate 200 and the at least one third pad. It may be further disposed in the remaining area among the areas between the parts 230 .

일 실시예에 따른 제 2 영역(A2)은 제 2 기판(200)의 후면(200b) 상에 배치된 제 1 절연층(202)에 따른 단일 무기막으로 이루어질 수 있다. 예를 들어, 제 2 절연층(204)은 제 2 기판(200)의 후면(200b)에 배치된 제 1 절연층(202) 전체를 덮도록 형성되고, 제 2 영역(A2) 상에 배치된 제 2 절연층(204)은 패터닝 공정에 의해 제거됨으로써 제 2 영역(A2) 상에 배치되지 않는다. 이에 따라, 제 2 영역(A2)은 제 1 영역(A1)에 의해 둘러싸일 수 있다. 제 2 영역(A2)에 배치된 제 1 절연층(201)은 유기막으로 이루어진 제 3 절연층(206)과 직접적으로 접촉하거나 제 3 절연층(206)에 의해 덮일 수 있다.The second region A2 according to an exemplary embodiment may be formed of a single inorganic layer according to the first insulating layer 202 disposed on the rear surface 200b of the second substrate 200 . For example, the second insulating layer 204 is formed to cover the entire first insulating layer 202 disposed on the rear surface 200b of the second substrate 200 and disposed on the second area A2 . The second insulating layer 204 is not disposed on the second area A2 by being removed by the patterning process. Accordingly, the second area A2 may be surrounded by the first area A1 . The first insulating layer 201 disposed in the second region A2 may be in direct contact with the third insulating layer 206 made of an organic layer or may be covered by the third insulating layer 206 .

제 2 영역(A2)은 무기 절연 물질로 이루어진 제 1 절연층(202)에 따른 단일 무기막 구조를 포함하기 때문에 제 1 절연층(202)과 제 2 절연층(204)에 따라 복층 무기막 구조를 포함하는 제 1 영역(A1)보다 상대적으로 얇은 두께를 가질 수 있다. 이에 따라, 제 2 영역(A2)은 결합 부재를 매개로 하는 제 1 기판과 제 2 기판의 합착(또는 라미네이팅) 공정에서, 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다. 또한, 제 2 영역(A2)은 제 1 기판에 보조 패드들을 형성하는 공정, 및/또는 라우팅부를 형성하는 공정에서 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다.Since the second region A2 includes a single inorganic film structure according to the first insulating layer 202 made of an inorganic insulating material, a multilayer inorganic film structure according to the first insulating layer 202 and the second insulating layer 204 . It may have a relatively thinner thickness than the first area A1 including Accordingly, the second region A2 may prevent or minimize the bending of the outer portion of the second substrate 200 in the bonding (or laminating) process of the first substrate and the second substrate through the coupling member. . In addition, the second area A2 may prevent or minimize the bending of the outer portion of the second substrate 200 in the process of forming auxiliary pads on the first substrate and/or forming the routing part.

제 2 기판(200)은 외측면(OS1b)과 적어도 하나의 제 3 패드부(230) 사이의 영역을 제외한 나머지 영역은 금속 패턴이 배치되지 않고 제 2 절연층(202)과 제 3 절연층(206)에 따른 복층 무기막 구조를 포함하기 때문에 제 2 기판(200)과 무기막 간의 스트레스로 차이로 인한 제 2 기판(200)의 휨 현상이 발생할 수 있다. 예를 들어, 제 2 기판(200)의 후면(200b)에 배치된 적층 무기막에 의한 압축 스트레스(compressive stress)로 인하여 제 2 기판(200)의 외곽부에서 휨 현상이 발생하고, 이러한 제 2 기판(200)의 휨 현상은 결합 부재를 매개로 하는 제 1 기판과 제 2 기판의 합착(또는 라미네이팅) 공정에서 제 1 기판과 제 2 기판 간의 오정렬로 인한 합착 불량을 유발시킬 수 있다.In the second substrate 200 , except for the area between the outer surface OS1b and the at least one third pad part 230 , no metal pattern is disposed, and the second insulating layer 202 and the third insulating layer ( Since the multilayer inorganic film structure according to 206 is included, a warpage phenomenon of the second substrate 200 may occur due to a difference in stress between the second substrate 200 and the inorganic film. For example, a bending phenomenon occurs in the outer portion of the second substrate 200 due to compressive stress caused by the laminated inorganic layer disposed on the rear surface 200b of the second substrate 200 , and such a second The bending phenomenon of the substrate 200 may cause a bonding defect due to misalignment between the first substrate and the second substrate in the bonding (or laminating) process of the first substrate and the second substrate through the coupling member.

본 예에 따른 제 2 영역(A2)은 제 1 절연층(202)에 따른 단일 무기막을 포함함으로써 제 2 절연층(204)의 일부를 분리(또는 격리)시켜 무기막에 의해 발생되는 제 2 기판(200)의 스트레스를 감소시키고, 이를 통해 제 2 기판(200)에 가해지는 압축 스트레스를 흩트려 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다.The second region A2 according to this example includes a single inorganic film according to the first insulating layer 202, thereby separating (or isolating) a part of the second insulating layer 204 to form a second substrate generated by the inorganic film. By reducing the stress of 200 , and thereby dispersing the compressive stress applied to the second substrate 200 , it is possible to prevent or minimize the bending of the outer portion of the second substrate 200 .

일 실시예에 따른 제 2 영역(A2)은 제 1 방향(X)과 나란한 제 1 패턴 영역, 및 제 2 방향(Y)과 나란하도록 제 1 패턴 영역의 일측으로부터 돌출된 복수의 제 2 패턴 영역을 포함할 수 있다.According to an exemplary embodiment, the second area A2 includes a first pattern area parallel to the first direction X, and a plurality of second pattern areas protruding from one side of the first pattern area to be parallel to the second direction Y. may include

다른 실시예에 따른 제 2 영역(A2)은 사다리 형태, 메쉬 형태, 또는 섬 형태를 가지도록 배치 또는 구현될 수 있다.The second area A2 according to another embodiment may be arranged or implemented to have a ladder shape, a mesh shape, or an island shape.

선택적으로, 제 2 영역(A2)은 제 2 기판(200)의 후면(200b)과 직접적으로 접촉된 제 2 절연층(204)에 따른 단일 무기막으로 이루어질 수 있다. 예를 들어, 제 1 절연층(202)은 제 2 기판(200)의 후면(200b) 전체를 덮도록 형성되고, 제 2 영역(A2) 상에 배치된 제 1 절연층(202)은 패터닝 공정에 의해 제거됨으로써 제 2 영역(A2) 상에 배치되지 않는다. 그리고, 제 2 절연층(204)은 제 1 영역(A1) 상의 제 1 절연층(202) 상에 형성되고 제 2 영역(A2)과 중첩되는 제 2 기판(200)의 후면(200b) 상에 형성됨으로써 제 2 영역(A2)에서 제 2 기판(200)의 후면(200b)과 직접적으로 접촉되고, 이로 인하여 제 2 영역(A2)은 제 2 절연층(204)에 따른 단일 무기막으로 이루어짐으로써 제 2 기판(200)에 가해지는 압축 스트레스를 흩트려 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다.Optionally, the second region A2 may be formed of a single inorganic layer according to the second insulating layer 204 in direct contact with the rear surface 200b of the second substrate 200 . For example, the first insulating layer 202 is formed to cover the entire rear surface 200b of the second substrate 200 , and the first insulating layer 202 disposed on the second area A2 is formed through a patterning process. It is not disposed on the second area A2 by being removed by In addition, the second insulating layer 204 is formed on the first insulating layer 202 on the first region A1 and on the rear surface 200b of the second substrate 200 overlapping the second region A2. By being formed, the second area A2 is in direct contact with the rear surface 200b of the second substrate 200 , whereby the second area A2 is made of a single inorganic layer according to the second insulating layer 204 . The bending of the outer portion of the second substrate 200 may be prevented or minimized by dispersing the compressive stress applied to the second substrate 200 .

이와 같은, 제 2 영역(A2)은 단차 영역, 단층 무기막 영역, 스트레스 저감 영역, 휨 제한 영역, 및 아이솔레이션 패턴 영역(isolation pattern area)으로 표현될 수도 있다.As such, the second area A2 may be expressed as a step area, a single inorganic layer area, a stress reduction area, a warpage limiting area, and an isolation pattern area.

본 명세서의 다른 실시예에 따른 제 2 기판(200)은 복층 무기막 구조를 갖는 제 1 영역(A1)과 단일 무기막 구조를 갖는 제 2 영역(A2)을 포함함으로써 외곽부의 휨 현상이 방지되거나 최소화될 수 있다. 따라서, 본 명세서의 다른 실시예에 따른 제 2 기판(200)을 포함하는 표시 장치는 결합 부재를 매개로 하는 제 1 기판과 제 2 기판의 합착(또는 라미네이팅) 공정에서 제 2 기판(200)의 외곽부 휨 현상이 방지되거나 최소화됨에 따라 제 1 기판과 제 2 기판 간의 오정렬로 인한 합착 불량이 최소화되거나 방지될 수 있다.The second substrate 200 according to another exemplary embodiment of the present specification includes a first region A1 having a multilayer inorganic film structure and a second region A2 having a single inorganic film structure to prevent warpage of the outer portion or can be minimized. Accordingly, in the display device including the second substrate 200 according to another exemplary embodiment of the present specification, in the bonding (or laminating) process of the first substrate and the second substrate through the coupling member, the second substrate 200 is As the warpage of the outer portion is prevented or minimized, a bonding defect due to misalignment between the first substrate and the second substrate may be minimized or prevented.

도 13a 내지 도 13d는 본 명세서의 일 실시예에 따른 표시 장치에서, 패드부와 라우팅부의 형성 방법을 나타내는 도면이다.13A to 13D are diagrams illustrating a method of forming a pad unit and a routing unit in a display device according to an exemplary embodiment of the present specification.

도 13a 내지 도 13d를 참고하여, 본 명세서의 일 실시예에 따른 패드부와 라우팅부의 형성 방법을 설명하면 다음과 같다.Referring to FIGS. 13A to 13D , a method of forming a pad part and a routing part according to an embodiment of the present specification will be described as follows.

도 6, 도 7, 및 도 13a에 도시된 바와 같이, 제 1 패드들(111)을 갖는 제 1 패드부(110)를 포함하는 제 1 기판(100) 및 제 2 패드들을 포함하는 제 2 기판(200) 각각을 별도의 제조 공정을 통해 제조한다. 여기서, 제 1 패드들(111)은, 그 길이 방향 또는 제 2 방향(Y)을 기준으로, 50 내지 100 마이크로미터를 갖는 제 1 폭(또는 길이)(W1)을 가질 수 있다. 예를 들어, 제 1 패드들(111)의 일부는 봉지층의 형성 이후에 수행되는 패드 오픈 공정에 의해 노출될 수 있다.As shown in FIGS. 6, 7, and 13A , the first substrate 100 including the first pad part 110 having the first pads 111 and the second substrate including the second pads (200) each is manufactured through a separate manufacturing process. Here, the first pads 111 may have a first width (or length) W1 of 50 to 100 micrometers based on the length direction or the second direction Y. For example, a portion of the first pads 111 may be exposed by a pad opening process performed after the formation of the encapsulation layer.

다음으로, 결합 부재(300)를 매개로 제 1 기판(100)과 제 2 기판(200)을 대향 합착한다.Next, the first substrate 100 and the second substrate 200 are bonded to each other with the coupling member 300 as a medium.

다음으로, 도 6, 도 7, 및 도 13b에 도시된 바와 같이, 기판 연마 공정을 통해 제 1 기판(100)의 외측면(OS1a), 제 2 기판(200)의 외측면(OS1b), 제 1 패드들(111)의 일측, 및 제 2 패드들(211)의 일측 각각을 동시에 연마한다. 예를 들어, 제 1 패드들(111)은, 그 길이 방향 또는 제 2 방향(Y)을 기준으로, 5 내지 50 마이크로미터를 갖는 제 2 폭(또는 길이)(W2)을 가질 수 있다. 이 경우, 제 1 기판(100)의 외측면(OS1a), 제 2 기판(200)의 외측면(OS1b), 제 1 패드들(111)의 일측, 및 제 2 패드들(211)의 일측 각각은 제 1 패드들(111)의 제 1 폭(W1)과 제 2 폭(W2)의 차이만큼 연마될 수 있다.Next, as shown in FIGS. 6, 7, and 13B, the outer surface OS1a of the first substrate 100, the outer surface OS1b of the second substrate 200, and the second substrate through a substrate polishing process One side of the first pads 111 and one side of the second pads 211 are simultaneously polished. For example, the first pads 111 may have a second width (or length) W2 of 5 to 50 micrometers based on the length direction or the second direction Y. In this case, the outer surface OS1a of the first substrate 100 , the outer surface OS1b of the second substrate 200 , one side of the first pads 111 , and one side of the second pads 211 , respectively Silver may be polished by the difference between the first width W1 and the second width W2 of the first pads 111 .

다음으로, 컷팅 휠, 연마 휠, 또는 레이저를 이용한 기판 모따기 공정을 통해 제 1 기판(100)의 외측면(OS1a)과 제 1 면(또는 전면) 사이의 모서리 부분에 제 1 챔퍼(100c)를 형성하고, 제 1 기판(200)의 외측면(OS1b)과 제 2 면(또는 후면) 사이의 모서리 부분에 제 2 챔퍼(200c)를 형성한다. 예를 들어, 제 1 챔퍼(100c)는 제 1 기판(100)의 제 1 면과 외측면(OS1a) 사이에 45도 각도로 형성될 수 있고, 이에 의해 제 1 패드들(111)의 일단 역시 45도 각도로 경사지도록 형성될 수 있다. 이와 마찬가지로, 제 2 챔퍼(200c)는 제 2 기판(200)의 제 2 면과 외측면(OS1b) 사이에 45도 각도로 형성될 수 있고, 이에 의해 제 2 패드들의 일단 역시 45도 각도로 경사지도록 형성될 수 있다.Next, the first chamfer 100c is formed at the edge between the outer surface OS1a and the first surface (or front surface) of the first substrate 100 through a cutting wheel, a polishing wheel, or a substrate chamfering process using a laser. and a second chamfer 200c is formed at a corner portion between the outer surface OS1b and the second surface (or rear surface) of the first substrate 200 . For example, the first chamfer 100c may be formed at a 45 degree angle between the first surface and the outer surface OS1a of the first substrate 100 , whereby one end of the first pads 111 is also It may be formed to be inclined at an angle of 45 degrees. Likewise, the second chamfer 200c may be formed at a 45 degree angle between the second surface and the outer surface OS1b of the second substrate 200 , whereby one end of the second pads is also inclined at a 45 degree angle. It can be formed to be

다음으로, 도 6, 도 7, 및 도 13c에 도시된 바와 같이, 제 1 기판(100)에 배치되어 있는 제 1 패드들(111) 각각 상에 복수의 보조 패드(113) 각각을 형성한다. 예를 들어, 복수의 보조 패드(113) 각각은 복수의 제 1 패드(111) 각각을 덮을 수 있으며, 복수의 보조 패드(113) 각각의 일단은 해당하는 제 1 패드(111)과 전기적으로 직접 연결될 수 있다.Next, as shown in FIGS. 6 , 7 , and 13C , a plurality of auxiliary pads 113 are respectively formed on each of the first pads 111 disposed on the first substrate 100 . For example, each of the plurality of auxiliary pads 113 may cover each of the plurality of first pads 111 , and one end of each of the plurality of auxiliary pads 113 is electrically directly to the corresponding first pad 111 . can be connected

복수의 보조 패드(113) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 서로 이격되거나 전기적으로 분리된 라인 형태를 가질 수 있다. 예를 들어, 복수의 보조 패드(113) 각각은 제 1 기판(100)의 외측면(OS)으로부터 제 2 방향(Y)을 따라 표시부(AA)의 내부 쪽으로 연장될 수 있다.Each of the plurality of auxiliary pads 113 may have a line shape that is elongated in the second direction (Y) and spaced apart or electrically separated from each other in the first direction (X). For example, each of the plurality of auxiliary pads 113 may extend toward the inside of the display unit AA in the second direction Y from the outer surface OS of the first substrate 100 .

복수의 보조 패드(113) 각각은 해당하는 제 1 패드(111)의 제 2 폭(W2)보다 상대적으로 큰 제 3 폭(W3)을 가지거나 상대적으로 긴 길이를 가질 수 있다. 예를 들어, 길이 방향 또는 제 2 방향(Y)을 기준으로, 복수의 제 1 패드(111) 각각이 5 내지 50마이크로미터의 길이를 가질 때, 복수의 보조 패드(113) 각각은 50 내지 150마이크로미터의 길이를 가질 수 있다.Each of the plurality of auxiliary pads 113 may have a third width W3 that is relatively larger than the second width W2 of the corresponding first pad 111 or may have a relatively long length. For example, when each of the plurality of first pads 111 has a length of 5 to 50 micrometers in the longitudinal direction or the second direction Y, each of the plurality of auxiliary pads 113 is 50 to 150 micrometers. It may have a length of micrometers.

일 실시예에 따른 복수의 보조 패드(113) 각각은 포토 공정과 식각 공정을 이용하지 않는 공정에 의해 구현될 수 있다. 예를 들어, 복수의 보조 패드(113) 각각은 전도성 페이스트를 이용한 프린팅 공정, 연성 재질의 전사 패드에 전도성 페이스트 패턴을 전사하여 전도성 페이스트 패턴을 전사하는 전사 공정, 마스크를 이용한 금속 증착 공정, 마스킹 부재를 이용한 금속 증착 공정, 마스크를 이용한 금속 증착 공정과 레이저 스크라이딩 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.Each of the plurality of auxiliary pads 113 according to an embodiment may be implemented by a process that does not use a photo process and an etching process. For example, each of the plurality of auxiliary pads 113 includes a printing process using a conductive paste, a transfer process of transferring the conductive paste pattern by transferring the conductive paste pattern to a transfer pad made of a flexible material, a metal deposition process using a mask, and a masking member It may be formed by a metal deposition process using a metal deposition process, a metal deposition process using a mask, and a laser scribing process, but is not limited thereto.

일 실시예에 따르면, 마스크를 이용한 금속 증착 공정의 경우, 복수의 제 1 패드(111) 각각에만 중첩되는 복수의 개구부 각각을 갖는 마스크를 이용한 금속 증착 공정을 통해 복수의 보조 패드(113)를 형성할 수 있다.According to an embodiment, in the case of a metal deposition process using a mask, a plurality of auxiliary pads 113 are formed through a metal deposition process using a mask having each of a plurality of openings overlapping only each of the plurality of first pads 111 . can do.

일 실시예에 따르면, 마스킹 부재를 이용한 금속 증착 공정의 경우, 복수의 제 1 패드(111) 각각에만 중첩되는 복수의 개구부 각각을 갖는 마스킹 부재를 제 1 기판(100)의 제 1 패드부(110) 상에 부착하고, 이를 이용한 금속 증차 공정을 통해 복수의 보조 패드(113)를 형성한 후, 마스킹 부재를 제거(또는 박리)하는 공정을 통해 복수의 보조 패드(113)를 형성할 수 있다.According to an embodiment, in the case of a metal deposition process using a masking member, a masking member having each of a plurality of openings overlapping only each of the plurality of first pads 111 is formed on the first pad part 110 of the first substrate 100 . ), the plurality of auxiliary pads 113 may be formed through a metal increasing process using the same, and then the plurality of auxiliary pads 113 may be formed through a process of removing (or peeling off) the masking member.

일 실시예에 따르면, 마스킹 부재를 이용한 금속 증착 공정의 경우, 복수의 제 1 패드(111) 각각에만 중첩되는 복수의 개구부 각각을 갖는 마스킹 부재를 제 1 기판(100)의 제 1 패드부(110) 상에 부착하고, 이를 이용한 금속 증차 공정을 통해 복수의 보조 패드(113)를 형성한 후, 마스킹 부재를 제거(또는 박리)하는 공정을 통해 복수의 보조 패드(113)를 형성할 수 있다.According to an embodiment, in the case of a metal deposition process using a masking member, a masking member having each of a plurality of openings overlapping only each of the plurality of first pads 111 is formed on the first pad part 110 of the first substrate 100 . ), the plurality of auxiliary pads 113 may be formed through a metal increasing process using the same, and then the plurality of auxiliary pads 113 may be formed through a process of removing (or peeling off) the masking member.

일 실시예에 따르면, 마스크를 이용한 금속 증착 공정과 레이저 스크라이딩 공정의 경우, 제 1 기판(100)의 제 1 패드부(110)를 제외한 나머지 영역을 마스크로 가린 후, 금속 증착 공정을 통해 제 1 기판(100)의 제 1 패드부(110) 전체에 금속 패드층을 형성한 후, 레이저 스크라이빙 공정을 통해 금속 패드층을 패터닝하여 복수의 보조 패드(113)를 형성할 수 있다.According to an exemplary embodiment, in the case of the metal deposition process using a mask and the laser scribing process, the remaining area except for the first pad part 110 of the first substrate 100 is covered with a mask, and then the metal deposition process is performed to remove the metal deposition process. After the metal pad layer is formed on the entire first pad part 110 of the first substrate 100 , a plurality of auxiliary pads 113 may be formed by patterning the metal pad layer through a laser scribing process.

다음으로, 도 6, 도 7, 및 도 13d에 도시된 바와 같이, 전도성 페이스트를 이용한 프린팅 공정 또는 연성 재질의 전사 패드에 전도성 페이스트 패턴을 전사하여 전도성 페이스트 패턴을 전사하는 전사 공정을 통해 복수의 라우팅 라인(410)을 형성한다.Next, as shown in FIGS. 6, 7, and 13D, a plurality of routing through a printing process using a conductive paste or a transfer process of transferring the conductive paste pattern by transferring the conductive paste pattern to a transfer pad made of a flexible material Line 410 is formed.

복수의 라우팅 라인(410) 각각은 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 형성되고, 제 1 패드부(110)의 보조 패드들(113) 각각과 제 2 패드부(210)의 제 2 패드들(211) 각각에 전기적으로 일대일 연결될 수 있다. 이러한 복수의 라우팅 라인(410) 각각에 대한 설명은 도 6, 도 7, 및 도 9에 도시된 라우팅부(400)에 대한 설명과 중복되므로, 생략한다.Each of the plurality of routing lines 410 is formed to surround each of the first outer surface OS1a of the first substrate 100 and the first outer surface OS1b of the second substrate 200, and a first pad portion ( Each of the auxiliary pads 113 of the 110 and each of the second pads 211 of the second pad unit 210 may be electrically connected one-to-one. A description of each of these plurality of routing lines 410 overlaps with the description of the routing unit 400 shown in FIGS. 6, 7, and 9, and thus will be omitted.

다음으로, 제 1 기판(100)의 외측면(OS1a)과 제 1 패드부(110), 제 2 기판(200)의 외측면(OS1b)과 제 2 패드부, 및 복수의 라우팅 라인(410) 전체를 둘러싸는 에지 코팅층을 추가로 형성한다. 예를 들어, 에지 코팅층은 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS1a, OS1b)만을 둘러싸거나, 제 1 및 제 2 기판(100, 200) 각각의 모든 외측면(OS)을 둘러싸도록 형성될 수 있으므로, 이에 대한 중복 설명은 생략한다.Next, the outer surface (OS1a) and the first pad portion 110 of the first substrate 100, the outer surface (OS1b) and the second pad portion of the second substrate 200, and a plurality of routing lines (410) An edge coating layer surrounding the entirety is further formed. For example, the edge coating layer surrounds only one outer surface OS1a, OS1b of each of the first and second substrates 100 and 200, or all outer surfaces OS of each of the first and second substrates 100 and 200 ), since it may be formed to surround, a redundant description thereof will be omitted.

이와 같은, 본 명세서의 일 실시예에 따른 표시 장치는 제 1 기판(또는 기판)(100)의 최외곽 가장자리 부분에 배치된 최외곽 화소 내에 제 1 패드부가 배치됨에 따라 베젤 영역이 없거나 제로화된 베젤을 갖는 에어 베젤 구조를 가질 수 있다. 또한, 본 명세서의 일 실시예에 따른 표시 장치는 제 1 패드에 전기적으로 연결된 보조 패드를 포함함으로써 보조 패드를 통해 제 1 패드들의 실질적인 길이(또는 크기)를 연장시키는 효과를 가지며, 이에 의해 에어 베젤 구조에서 제 1 패드와 라우팅 라인 간의 접촉 면적을 증가시키고, 이를 통해 제 1 패드와 라우팅 라인 간의 접촉 불량을 방지할 수 있다.As described above, in the display device according to the exemplary embodiment of the present specification, as the first pad unit is disposed in the outermost pixel disposed at the outermost edge portion of the first substrate (or substrate) 100 , there is no bezel area or the bezel area is zeroed. It may have an air bezel structure having In addition, the display device according to an exemplary embodiment of the present specification includes an auxiliary pad electrically connected to the first pad, thereby having an effect of extending a substantial length (or size) of the first pads through the auxiliary pad, and thereby the air bezel In the structure, the contact area between the first pad and the routing line is increased, thereby preventing a contact defect between the first pad and the routing line.

도 14는 본 명세서의 다른 실시 예에 따른 표시 장치를 설명하기 위한 도면으로써, 이는 라우팅부에 격벽을 추가로 구성한 것이다. 이에 따라, 이하의 설명에서는 격벽 및 이와 관련된 구성들을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.14 is a view for explaining a display device according to another exemplary embodiment of the present specification, in which a partition is additionally configured in a routing part. Accordingly, in the following description, redundant descriptions of components other than the partition wall and related components will be omitted or simplified.

도 14를 참조하면, 본 명세서의 다른 실시 예에 따른 표시 장치 또는 라우팅부(400)는 복수의 격벽(450)을 더 포함할 수 있다.Referring to FIG. 14 , the display device or routing unit 400 according to another embodiment of the present specification may further include a plurality of partition walls 450 .

복수의 격벽(450)은 복수의 라우팅 라인(410) 사이에 배치될 수 있다. 예를 들어, 복수의 격벽(450)은 복수의 라우팅 라인(410) 사이에 배치된 제 1 기판(100)의 제 1 외측면(OS1a)과 제 1 면, 및 제 2 기판(200)의 제 1 외측면(OS1b)과 제 2 면을 감싸도록 형성될 수 있다. 이러한 복수의 격벽(450) 각각은 복수의 라우팅 라인(410) 간의 전기적인 쇼트를 방지할 수 있다. 또한, 복수의 격벽(450) 각각은 복수의 라우팅 라인(410) 각각의 형성 공정에서, 복수의 라우팅 라인(410) 각각의 마이그레이션(Migration)을 차단함으로써 복수의 라우팅 라인(410) 각각의 마이그레이션에 의한 인접한 라우팅 라인(410) 간의 전기적 쇼트 불량을 방지할 수 있다. 예를 들어, 복수의 격벽(450) 각각은 사이드 격벽, 사이드 뱅크, 라인 댐, 에지 댐, 또는 사이드 댐 등으로 표현될 수 있다.The plurality of partition walls 450 may be disposed between the plurality of routing lines 410 . For example, the plurality of partition walls 450 are the first outer surface OS1a and the first surface of the first substrate 100 disposed between the plurality of routing lines 410 , and the second surface of the second substrate 200 . It may be formed to surround the first outer surface OS1b and the second surface. Each of the plurality of partition walls 450 may prevent an electrical short between the plurality of routing lines 410 . In addition, each of the plurality of bulkheads 450 is a plurality of routing lines 410 in each of the forming process, by blocking the migration (Migration) of each of the plurality of routing lines 410 to the migration of each of the plurality of routing lines 410 It is possible to prevent an electrical short failure between the adjacent routing lines 410 by the. For example, each of the plurality of partition walls 450 may be expressed as a side partition wall, a side bank, a line dam, an edge dam, or a side dam.

일 실시예에 따른 복수의 격벽(450)은 복수의 라우팅 라인(410) 각각과 동일한 두께(또는 높이)를 가지거나 복수의 라우팅 라인(410) 각각보다 더 두꺼운 두께(또는 높이)를 가질 수 있다. 예를 들어, 라우팅 라인(410)의 두께는 격벽(450)의 높이와 동일하거나 작을 수 있다. 예를 들어, 표시 장치의 측면 방향 또는 제 2 방향(Y)을 기준으로, 라우팅 라인(410)의 최상면은 격벽(450)의 최상면과 동일 평면에 위치하거나 제 1 기판(100)의 외측면(OS1a)과 격벽(450)의 최상면 사이에 위치할 수 있다.A plurality of bulkheads 450 according to an embodiment may have the same thickness (or height) as each of the plurality of routing lines 410 or have a thicker thickness (or height) than each of the plurality of routing lines 410 . For example, the thickness of the routing line 410 may be equal to or smaller than the height of the bulkhead 450 . For example, based on the lateral direction or the second direction (Y) of the display device, the top surface of the routing line 410 is located on the same plane as the top surface of the partition wall 450 or the outer surface ( OS1a) and the uppermost surface of the partition wall 450 may be located.

복수의 격벽(450)은 절연성 페이스트를 이용한 프린팅 공정에 의해 형성될 수 있다. 다른 실시예에 따르면, 복수의 격벽(450) 각각은 연성 재질의 전사 패드에 절연성 페이스트 패턴을 전사하여 절연성 페이스트 패턴을 전사하는 전사 공정에 의해 형성될 수 있다. 예를 들어, 절연성 페이스트는 광차단 물질과 충격 흡수 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연성 페이스트는 도 7 및 도 9에서 설명한 에지 코팅층(430)과 동일한 물질로 형성될 수 있다.The plurality of barrier ribs 450 may be formed by a printing process using an insulating paste. According to another embodiment, each of the plurality of barrier ribs 450 may be formed by a transfer process of transferring the insulating paste pattern by transferring the insulating paste pattern to a transfer pad made of a flexible material. For example, the insulating paste may include at least one of a light blocking material and a shock absorbing material. For example, the insulating paste may be formed of the same material as the edge coating layer 430 described with reference to FIGS. 7 and 9 .

복수의 격벽(450)은 도 13c에 도시된 보조 패드(113)의 형성 공정과 도 13d에 도시된 라우팅 라인(410)의 형성 공정 사이에 형성될 수 있다.The plurality of partition walls 450 may be formed between the forming process of the auxiliary pad 113 shown in FIG. 13C and the forming process of the routing line 410 shown in FIG. 13D .

복수의 격벽(450)은 도 7 및 도 9에서 설명한 에지 코팅층(430)에 의해 덮일 수 있다. 예를 들어, 에지 코팅층(430)은 복수의 라우팅 라인(410) 각각과 복수의 격벽(450) 각각을 둘러싸도록 형성될 수 있다.The plurality of partition walls 450 may be covered by the edge coating layer 430 described with reference to FIGS. 7 and 9 . For example, the edge coating layer 430 may be formed to surround each of the plurality of routing lines 410 and each of the plurality of partition walls 450 .

본 명세서의 다른 실시 예에 따른 표시 장치는 도 1 내지 도 13c에서 설명한 표시 장치와 동일하게 에어 베젤 구조를 가질 수 있고, 제 1 패드와 라우팅 라인 간의 접촉 불량을 방지할 수 있으며, 복수의 격벽(450)에 의해 인접한 라우팅 라인(410) 간의 전기적 쇼트 불량이 방지될 수 있다.A display device according to another exemplary embodiment of the present specification may have the same air bezel structure as the display device described with reference to FIGS. 1 to 13C , may prevent contact failure between the first pad and the routing line, and may include a plurality of barrier ribs ( Electrical short failure between adjacent routing lines 410 by 450 can be prevented.

도 15는 본 명세서의 또 다른 실시 예에 따른 표시 장치를 설명하기 위한 도면으로써, 이는 제 1 기판과 제 2 기판 및 라우팅부의 구성을 변경한 것이다. 이에 따라, 이하의 설명에서는 변경된 구성들을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.15 is a view for explaining a display device according to another exemplary embodiment of the present specification, in which the configuration of the first substrate, the second substrate, and the routing unit are changed. Accordingly, in the following description, redundant descriptions of components other than the changed components will be omitted or simplified.

도 6, 도 7, 및 도 15를 참조하면, 본 명세서의 다른 실시 예에 따른 표시 장치는 제 1 기판(100)의 외측면(OS1a)과 제 2 기판(200)의 외측면(OS1b) 각각에 배치된 복수의 그루브(470)를 더 포함할 수 있다.6, 7, and 15 , in the display device according to another exemplary embodiment of the present specification, the outer surface OS1a of the first substrate 100 and the outer surface OS1b of the second substrate 200 are respectively It may further include a plurality of grooves 470 disposed in the.

복수의 그루브(470) 각각은 제 1 기판(100)의 제 1 패드부(110)과 제 2 기판(200)의 제 2 패드부(210) 사이에 대응되는 제 1 기판(100)의 외측면(OS1a)과 제 2 기판(200)의 외측면(OS1b) 각각으로부터 오목하게 형성될 수 있다. 일 실시예에 따르면, 복수의 그루브(470) 각각은 제 1 높이(또는 제 1 깊이)를 가지도록 제 1 기판(100)의 외측면(OS1a)과 제 2 기판(200)의 외측면(OS1b) 각각으로부터 오목하게 형성될 수 있다.Each of the plurality of grooves 470 corresponds to an outer surface of the first substrate 100 between the first pad part 110 of the first substrate 100 and the second pad part 210 of the second substrate 200 . It may be formed to be concave from each of the OS1a and the outer surface OS1b of the second substrate 200 . According to an embodiment, the outer surface OS1a of the first substrate 100 and the outer surface OS1b of the second substrate 200 each have a first height (or a first depth) of the plurality of grooves 470 . ) can be formed concave from each.

제 1 기판(100)은 복수의 그루브(470) 각각과 제 1 면 사이의 모서리 부분에 배치된 라운딩부(또는 라운딩 챔퍼부)를 포함할 수 있다. 또한, 제 1 기판(100)은 복수의 그루브(470) 사이의 외측면(OS1a)과 제 1 면 사이의 모서리 부분에 배치된 제 1 챔퍼(100c)를 더 포함할 수 있다.The first substrate 100 may include a rounding portion (or a rounding chamfer) disposed at a corner portion between each of the plurality of grooves 470 and the first surface. Also, the first substrate 100 may further include a first chamfer 100c disposed at a corner portion between the outer surface OS1a between the plurality of grooves 470 and the first surface.

제 2 기판(200)은 복수의 그루브(470) 각각과 제 2 면 사이의 모서리 부분에 배치된 라운딩부(또는 라운딩 챔퍼부)를 포함할 수 있다. 또한, 제 2 기판(200)은 복수의 그루브(470) 사이의 외측면(OS1b)과 제 2 면 사이의 모서리 부분에 배치된 제 2 챔퍼(200c)를 더 포함할 수 있다.The second substrate 200 may include a rounding portion (or a rounding chamfer) disposed at a corner portion between each of the plurality of grooves 470 and the second surface. In addition, the second substrate 200 may further include a second chamfer 200c disposed at a corner portion between the outer surface OS1b between the plurality of grooves 470 and the second surface.

본 실시 예에 따른 라우팅부(400)는 복수의 그루브(470) 각각에 배치되고 제 1 패드부(110)의 보조 패드들(113) 각각과 제 2 패드부(210)의 제 2 패드들(211) 각각에 전기적으로 일대일 연결된 복수의 라우팅 라인(410)을 포함할 수 있다.The routing unit 400 according to this embodiment is disposed in each of the plurality of grooves 470 , and each of the auxiliary pads 113 of the first pad unit 110 and the second pads ( 210 ) of the second pad unit 210 . 211) may include a plurality of routing lines 410 electrically connected to each other one-to-one.

복수의 라우팅 라인(410) 각각은 해당하는 그루브(470)에 배치되거나 수용될 수 있다. 예를 들어, 복수의 라우팅 라인(410) 각각은 해당하는 그루브(470)에 충진 또는 매립될 수 있다. 복수의 라우팅 라인(410) 각각의 일측은 제 1 패드부(110)의 보조 패드들(113) 각각과 전기적으로 일대일 연결될 수 있다. 복수의 라우팅 라인(410) 각각의 타측은 제 2 패드부(210)의 제 2 패드들(211) 각각과 전기적으로 일대일 연결될 수 있다.Each of the plurality of routing lines 410 may be disposed or accommodated in a corresponding groove 470 . For example, each of the plurality of routing lines 410 may be filled or buried in a corresponding groove 470 . One side of each of the plurality of routing lines 410 may be electrically connected to each of the auxiliary pads 113 of the first pad unit 110 one-to-one. The other end of each of the plurality of routing lines 410 may be electrically connected to each of the second pads 211 of the second pad unit 210 one-to-one.

복수의 라우팅 라인(410) 각각은 복수의 그루브(470) 각각의 제 1 높이(또는 제 1 깊이)와 대응되는 제 2 높이(또는 두께)를 가질 수 있다. 예를 들어, 복수의 라우팅 라인(410) 각각의 제 2 높이(또는 두께)는 복수의 그루브(470) 각각의 제 1 높이(또는 제 1 깊이)와 동일하거나 작을 수 있다. 예를 들어, 라우팅 라인(410)의 두께는 그루브(470)의 깊이와 동일하거나 작을 수 있다. 예를 들어, 표시 장치의 측면 방향 또는 제 2 방향(Y)을 기준으로, 라우팅 라인(410)의 최상면은 제 1 기판(100)의 외측면(OS1a)과 동일 평면에 위치하거나 제 1 기판(100)의 외측면(OS1a)과 그루브(470)의 바닥면 사이에 위치할 수 있다.Each of the plurality of routing lines 410 may have a second height (or thickness) corresponding to a first height (or a first depth) of each of the plurality of grooves 470 . For example, a second height (or thickness) of each of the plurality of routing lines 410 may be equal to or smaller than a first height (or first depth) of each of the plurality of grooves 470 . For example, the thickness of the routing line 410 may be less than or equal to the depth of the groove 470 . For example, based on the lateral direction or the second direction (Y) of the display device, the top surface of the routing line 410 is located on the same plane as the outer surface OS1a of the first substrate 100 or the first substrate ( It may be located between the outer surface OS1a of 100 and the bottom surface of the groove 470 .

복수의 라우팅 라인(410) 사이에 노출된 제 1 기판(100)의 외측면(OS1a)과 제 2 기판(200)의 외측면(OS1b), 및 복수의 라우팅 라인(410) 각각은 도 7 및 도 9에서 설명한 에지 코팅층(430)에 의해 덮일 수 있다. 예를 들어, 에지 코팅층(430)은 제 1 기판(100)의 외측면(OS1a)과 제 2 기판(200)의 외측면(OS1b), 및 복수의 라우팅 라인(410) 각각을 둘러싸도록 형성될 수 있다.The outer surface (OS1a) of the first substrate 100 and the outer surface (OS1b) of the second substrate 200 exposed between the plurality of routing lines 410, and the plurality of routing lines 410, respectively, are shown in FIGS. 7 and It may be covered by the edge coating layer 430 described with reference to FIG. 9 . For example, the edge coating layer 430 may be formed to surround each of the outer surface OS1a of the first substrate 100 and the outer surface OS1b of the second substrate 200 , and the plurality of routing lines 410 . can

도 16a 내지 도 16e는 본 명세서의 또 다른 실시예에 따른 표시 장치에서, 패드부와 라우팅부의 형성 방법을 나타내는 도면이다.16A to 16E are diagrams illustrating a method of forming a pad unit and a routing unit in a display device according to another exemplary embodiment of the present specification.

도 16a 내지 도 16e를 참고하여, 본 명세서의 다른 실시예에 따른 패드부와 라우팅부의 형성 방법을 설명하면 다음과 같다.Referring to FIGS. 16A to 16E , a method of forming a pad part and a routing part according to another embodiment of the present specification will be described as follows.

도 6, 도 7, 및 도 16a에 도시된 바와 같이, 제 1 패드들(111)을 갖는 제 1 패드부(110)를 포함하는 제 1 기판(100) 및 제 2 패드들을 포함하는 제 2 기판(200) 각각을 별도의 제조 공정을 통해 제조한다. 여기서, 제 1 패드들(111)은, 그 길이 방향 또는 제 2 방향(Y)을 기준으로, 50 내지 100 마이크로미터를 갖는 제 1 폭(또는 길이)(W1)을 가질 수 있다.6, 7, and 16A , the first substrate 100 including the first pad unit 110 having the first pads 111 and the second substrate including the second pads (200) each is manufactured through a separate manufacturing process. Here, the first pads 111 may have a first width (or length) W1 of 50 to 100 micrometers based on the length direction or the second direction Y.

다음으로, 결합 부재(300)를 매개로 제 1 기판(100)과 제 2 기판(200)을 대향 합착한다.Next, the first substrate 100 and the second substrate 200 are bonded to each other with the coupling member 300 as a medium.

다음으로, 도 6, 도 7, 및 도 16b에 도시된 바와 같이, 기판 연마 공정을 통해 제 1 기판(100)의 외측면(OS1a)과 제 2 기판(200)의 외측면(OS1b) 및 제 1 패드들(111)의 일측 각각을 동시에 연마한다. 예를 들어, 제 1 기판(100)의 외측면(OS1a)과 제 2 기판(200)의 외측면(OS1b) 및 제 1 패드들(111)의 일측은 제 1 패드들(111)이, 그 길이 방향 또는 제 2 방향(Y)을 기준으로, 20 내지 50 마이크로미터를 갖는 제 2 폭(또는 길이)(W2)을 가지도록 연마될 수 있다.Next, as shown in FIGS. 6, 7, and 16B , the outer surface OS1a of the first substrate 100 and the outer surface OS1b of the second substrate 200 and the second surface OS1b of the second substrate 200 through a substrate polishing process 1 Each of one side of the pads 111 is simultaneously polished. For example, the outer surface OS1a of the first substrate 100 , the outer surface OS1b of the second substrate 200 , and one side of the first pads 111 are the first pads 111 , It may be polished to have a second width (or length) W2 of 20 to 50 micrometers in the longitudinal direction or in the second direction (Y).

다음으로, 도 6, 도 7, 및 도 16c에 도시된 바와 같이, 스크라이빙 공정을 이용해 제 1 기판(100)의 제 1 패드부(110)과 제 2 기판(200)의 제 2 패드부(210) 사이에 대응되는 제 1 기판(100)의 외측면(OS1a)과 제 2 기판(200)의 외측면(OS1b) 각각에 복수의 그루브(470)를 형성한다. 그리고, 스크라이빙 공정을 이용해 제 1 기판(100)의 외측면(OS1a)에 인접한 제 1 패드들(111)의 일측과 제 2 기판(200)의 외측면(OS1b)에 인접한 제 2 패드들(211)의 일측 각각을 제거한다. 예를 들어, 제 1 패드들(111)의 일측은 제 1 기판(100)의 외측면(OS1a)과 제 1 면 사이의 모서리 부분에 대한 스크라이빙 공정에 의해 제거될 수 있다. 이와 마찬가지로, 제 2 패드들(211)의 일측은 제 2 기판(200)의 외측면(OS1b)과 제 2 면 사이의 모서리 부분에 대한 스크라이빙 공정에 의해 제거될 수 있다. 예를 들어, 제 1 패드들(111)의 일측과 제 1 패드들(111)의 일측 각각은 그루브(470)로부터 일정한 곡률의 곡면 형태를 갖는 라운딩되거나 라운딩부를 포함할 수 있다.Next, as shown in FIGS. 6, 7, and 16C , the first pad part 110 of the first substrate 100 and the second pad part of the second substrate 200 using a scribing process. A plurality of grooves 470 are formed in each of the outer surface OS1a of the first substrate 100 and the outer surface OS1b of the second substrate 200 corresponding to the spaces between the 210 . Then, one side of the first pads 111 adjacent to the outer surface OS1a of the first substrate 100 and the second pads adjacent to the outer surface OS1b of the second substrate 200 using a scribing process Remove each side of (211). For example, one side of the first pads 111 may be removed by a scribing process for a corner portion between the outer surface OS1a of the first substrate 100 and the first surface. Similarly, one side of the second pads 211 may be removed by a scribing process for a corner portion between the outer surface OS1b of the second substrate 200 and the second surface. For example, one side of the first pads 111 and one side of each of the first pads 111 may be rounded from the groove 470 having a curved shape of a constant curvature or may include a rounded portion.

일 실시예에 따르면, 제 1 패드들(111)은, 그 길이 방향 또는 제 2 방향(Y)을 기준으로, 5 내지 30 마이크로미터를 갖는 제 3 폭(또는 길이)(W3)을 가질 수 있다. 이 경우, 제 1 기판(100)의 외측면(OS1a), 제 2 기판(200)의 외측면(OS1b), 제 1 패드들(111)의 일측, 및 제 2 패드들(211)의 일측 각각은 스크라이빙 공정에 의해 제 1 패드들(111)의 제 2 폭(W2)과 제 3 폭(W3)의 차이만큼 제거될 수 있다. 이에 의해, 제 1 기판(100)은 복수의 그루브(470) 각각과 제 1 면 사이의 모서리 부분에 배치된 라운딩부(또는 라운딩 챔퍼부)를 포함할 수 있다. 또한, 제 1 기판(100)은 복수의 그루브(470) 사이의 외측면(OS1a)과 제 1 면 사이의 모서리 부분에 배치된 제 1 챔퍼(100c)를 더 포함할 수 있다.According to an embodiment, the first pads 111 may have a third width (or length) W3 of 5 to 30 micrometers in the longitudinal direction or the second direction (Y). . In this case, the outer surface OS1a of the first substrate 100 , the outer surface OS1b of the second substrate 200 , one side of the first pads 111 , and one side of the second pads 211 , respectively Silver may be removed by the difference between the second width W2 and the third width W3 of the first pads 111 by a scribing process. Accordingly, the first substrate 100 may include a rounding portion (or a rounding chamfer) disposed at a corner portion between each of the plurality of grooves 470 and the first surface. Also, the first substrate 100 may further include a first chamfer 100c disposed at a corner portion between the outer surface OS1a between the plurality of grooves 470 and the first surface.

부가적으로, 복수의 그루브(470) 사이에 노출된 제 1 기판(100)의 외측면(OS1a)과 제 1 면(또는 전면) 사이의 모서리 부분에 제 1 챔퍼(100c)를 형성하고, 제 1 기판(200)의 외측면(OS1b)과 제 2 면(또는 후면) 사이의 모서리 부분에 제 2 챔퍼(200c)를 형성할 수 있다. 예를 들어, 제 1 챔퍼(100c)와 제 2 챔퍼(200c) 각각은 컷팅 휠, 연마 휠, 또는 레이저를 이용한 기판 모따기 공정에 의해 형성될 수 있다.Additionally, a first chamfer 100c is formed in a corner portion between the outer surface OS1a of the first substrate 100 exposed between the plurality of grooves 470 and the first surface (or front surface), and The second chamfer 200c may be formed at a corner portion between the outer surface OS1b and the second surface (or rear surface) of the first substrate 200 . For example, each of the first chamfer 100c and the second chamfer 200c may be formed by a cutting wheel, a polishing wheel, or a substrate chamfering process using a laser.

다음으로, 도 6, 도 7, 및 도 16d에 도시된 바와 같이, 제 1 기판(100)에 배치되어 있는 제 1 패드들(111) 각각 상에 복수의 보조 패드(113) 각각을 형성한다. 예를 들어, 복수의 보조 패드(113) 각각은 복수의 제 1 패드(111) 각각을 덮을 수 있으며, 복수의 보조 패드(113) 각각의 일단은 해당하는 제 1 패드(111)과 전기적으로 직접 연결될 수 있다.Next, as shown in FIGS. 6 , 7 , and 16D , a plurality of auxiliary pads 113 are respectively formed on each of the first pads 111 disposed on the first substrate 100 . For example, each of the plurality of auxiliary pads 113 may cover each of the plurality of first pads 111 , and one end of each of the plurality of auxiliary pads 113 is electrically directly to the corresponding first pad 111 . can be connected

복수의 보조 패드(113) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 서로 이격되거나 전기적으로 분리된 라인 형태를 가질 수 있다. 예를 들어, 복수의 보조 패드(113) 각각은 제 1 기판(100)의 외측면(OS)으로부터 제 2 방향(Y)을 따라 표시부(AA)의 내부 쪽으로 연장될 수 있다.Each of the plurality of auxiliary pads 113 may have a line shape that is elongated in the second direction (Y) and spaced apart or electrically separated from each other in the first direction (X). For example, each of the plurality of auxiliary pads 113 may extend toward the inside of the display unit AA in the second direction Y from the outer surface OS of the first substrate 100 .

복수의 보조 패드(113) 각각은 해당하는 제 1 패드(111)의 제 3 폭(W3)보다 상대적으로 큰 제 4 폭(W4)을 가지거나 상대적으로 긴 길이를 가질 수 있다. 예를 들어, 길이 방향 또는 제 2 방향(Y)을 기준으로, 복수의 제 1 패드(111) 각각이 5 내지 30마이크로미터의 길이를 가질 때, 복수의 보조 패드(113) 각각은 50 내지 150마이크로미터의 길이를 가질 수 있다.Each of the plurality of auxiliary pads 113 may have a fourth width W4 that is relatively larger than the third width W3 of the corresponding first pad 111 or may have a relatively long length. For example, when each of the plurality of first pads 111 has a length of 5 to 30 micrometers in the longitudinal direction or the second direction Y, each of the plurality of auxiliary pads 113 may be 50 to 150 micrometers. It may have a length of micrometers.

일 실시예에 따른 복수의 보조 패드(113) 각각은 포토 공정과 식각 공정을 이용하지 않는 공정에 의해 구현될 수 있다. 예를 들어, 복수의 보조 패드(113) 각각은 도 13c에서 설명한 전도성 페이스트를 이용한 프린팅 공정, 마스크를 이용한 금속 증착 공정, 마스킹 부재를 이용한 금속 증착 공정, 마스크를 이용한 금속 증착 공정과 레이저 스크라이딩 공정에 의해 형성될 수 있으므로, 이에 대한 중복 설명은 생략한다.Each of the plurality of auxiliary pads 113 according to an embodiment may be implemented by a process that does not use a photo process and an etching process. For example, each of the plurality of auxiliary pads 113 includes a printing process using the conductive paste described in FIG. 13C , a metal deposition process using a mask, a metal deposition process using a masking member, a metal deposition process using a mask, and a laser scribing process. Since it may be formed by , a redundant description thereof will be omitted.

다음으로, 도 6, 도 7, 및 도 16e에 도시된 바와 같이, 전도성 페이스트를 이용한 프린팅 공정 또는 연성 재질의 전사 패드에 전도성 페이스트 패턴을 전사하여 전도성 페이스트 패턴을 전사하는 전사 공정을 통해 복수의 라우팅 라인(410)을 형성한다.Next, as shown in FIGS. 6, 7, and 16E, a plurality of routing through a printing process using a conductive paste or a transfer process of transferring the conductive paste pattern by transferring the conductive paste pattern to a transfer pad made of a flexible material Line 410 is formed.

복수의 라우팅 라인(410) 각각은 복수의 그루브(470) 각각에 충진되거나 매립되고, 제 1 패드부(110)의 보조 패드들(113) 각각과 제 2 패드부(210)의 제 2 패드들(211) 각각에 전기적으로 일대일 연결될 수 있다. 이러한 복수의 라우팅 라인(410) 각각에 대한 설명은 도 6, 도 7, 및 도 9에 도시된 라우팅부(400)에 대한 설명과 중복되므로, 생략한다.Each of the plurality of routing lines 410 is filled or buried in each of the plurality of grooves 470 , and each of the auxiliary pads 113 of the first pad unit 110 and the second pads of the second pad unit 210 . Each of 211 may be electrically connected one-to-one. A description of each of these plurality of routing lines 410 overlaps with the description of the routing unit 400 shown in FIGS. 6, 7, and 9, and thus will be omitted.

다음으로, 제 1 기판(100)의 외측면(OS1a)과 제 1 패드부(110), 제 2 기판(200)의 외측면(OS1b)과 제 2 패드부, 및 복수의 라우팅 라인(410) 전체를 둘러싸는 에지 코팅층을 추가로 형성한다. 예를 들어, 에지 코팅층은 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS1a, OS1b)만을 둘러싸거나, 제 1 및 제 2 기판(100, 200) 각각의 모든 외측면(OS)을 둘러싸도록 형성될 수 있으므로, 이에 대한 중복 설명은 생략한다.Next, the outer surface (OS1a) and the first pad portion 110 of the first substrate 100, the outer surface (OS1b) and the second pad portion of the second substrate 200, and a plurality of routing lines (410) An edge coating layer surrounding the entirety is further formed. For example, the edge coating layer surrounds only one outer surface OS1a, OS1b of each of the first and second substrates 100 and 200, or all outer surfaces OS of each of the first and second substrates 100 and 200 ), since it may be formed to surround, a redundant description thereof will be omitted.

이와 같은, 본 명세서의 또 다른 실시 예에 따른 표시 장치는 도 1 내지 도 13c에서 설명한 표시 장치와 동일하게 에어 베젤 구조를 가질 수 있고, 제 1 기판(100)의 외측면(OS1a)과 제 2 기판(200)의 외측면(OS1b) 각각에 배치된 복수의 그루브(470)에 복수의 라우팅 라인(410)이 배치됨에 따라 인접한 라우팅 라인(410) 간의 전기적 쇼트 불량을 방지할 수 있으며, 최외곽 화소의 중심부와 제 1 기판(100)의 외측면(OS1a) 사이의 거리가 화소 피치의 절반 미만으로 감소될 수 있다.As described above, the display device according to another exemplary embodiment of the present specification may have the same air bezel structure as the display device described with reference to FIGS. 1 to 13C , and the outer surface OS1a of the first substrate 100 and the second As a plurality of routing lines 410 are disposed in a plurality of grooves 470 disposed on each of the outer surfaces OS1b of the substrate 200, it is possible to prevent electrical short failure between adjacent routing lines 410, and the outermost A distance between the center of the pixel and the outer surface OS1a of the first substrate 100 may be reduced to less than half the pixel pitch.

도 17은 본 명세서의 또 다른 실시 예에 따른 표시 장치를 설명하기 위한 도면으로써, 이는 라우팅부에 격벽을 추가로 구성한 것이다. 이에 따라, 이하의 설명에서는 격벽 및 이와 관련된 구성들을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.17 is a view for explaining a display device according to another exemplary embodiment of the present specification, in which a partition is additionally configured in a routing part. Accordingly, in the following description, redundant descriptions of components other than the partition wall and related components will be omitted or simplified.

도 6, 도 7, 및 도 17을 참조하면, 본 명세서의 또 다른 실시 예에 따른 표시 장치 또는 라우팅부(400)는 복수의 격벽(490)을 더 포함할 수 있다.6, 7, and 17 , the display device or the routing unit 400 according to another embodiment of the present specification may further include a plurality of partition walls 490 .

복수의 격벽(490)은 복수의 라우팅 라인(410) 사이에 배치될 수 있다. 일 실시예에 따른 복수의 격벽(490)은 제 1 기판(100)의 제 1 면 상에 배치되어 있는 복수의 보조 패드(113) 사이의 제 1 기판(100)의 제 1 면 상에 배치될 수 있다. 이러한 복수의 격벽(490) 각각은 제 1 기판(100)의 제 1 면 상에서 복수의 라우팅 라인(410) 간의 전기적인 쇼트를 방지할 수 있다. 또한, 복수의 격벽(490) 각각은 복수의 라우팅 라인(410) 각각의 형성 공정에서, 복수의 라우팅 라인(410) 각각의 마이그레이션(Migration)을 차단함으로써 복수의 라우팅 라인(410) 각각의 마이그레이션에 의한 인접한 라우팅 라인(410) 간의 전기적 쇼트 불량을 방지할 수 있다. 예를 들어, 복수의 격벽(490) 각각은 사이드 격벽, 사이드 뱅크, 라인 댐, 에지 댐, 또는 사이드 댐 등으로 표현될 수 있다.The plurality of partition walls 490 may be disposed between the plurality of routing lines 410 . The plurality of barrier ribs 490 according to an embodiment may be disposed on the first surface of the first substrate 100 between the plurality of auxiliary pads 113 disposed on the first surface of the first substrate 100 . can Each of the plurality of partition walls 490 may prevent an electrical short between the plurality of routing lines 410 on the first surface of the first substrate 100 . In addition, each of the plurality of bulkheads 490 is a plurality of routing lines 410 in each of the forming process, by blocking the migration (Migration) of each of the plurality of routing lines 410 to the migration of each of the plurality of routing lines 410 It is possible to prevent an electrical short failure between the adjacent routing lines 410 by the. For example, each of the plurality of partition walls 490 may be expressed as a side partition wall, a side bank, a line dam, an edge dam, or a side dam.

일 실시예에 따른 복수의 격벽(490)은 제 2 기판(200)의 제 2 면 상에 배치되어 있는 복수의 제 2 패드(211) 사이의 제 2 기판(200)의 제 2 면 상에 추가로 배치될 수 있다. 이 경우, 이러한 복수의 격벽(490) 각각은 제 2 기판(200)의 제 2 면 상에서 복수의 라우팅 라인(410) 간의 전기적인 쇼트를 추가로 방지할 수 있다.A plurality of barrier ribs 490 according to an embodiment are added on the second surface of the second substrate 200 between the plurality of second pads 211 disposed on the second surface of the second substrate 200 . can be placed as In this case, each of the plurality of partition walls 490 may further prevent an electrical short between the plurality of routing lines 410 on the second surface of the second substrate 200 .

일 실시예에 따른 복수의 격벽(490)은 복수의 라우팅 라인(410) 각각과 동일한 두께(또는 높이)를 가지거나 복수의 라우팅 라인(410) 각각보다 더 두꺼운 두께(또는 높이)를 가질 수 있다.A plurality of bulkheads 490 according to an embodiment may have the same thickness (or height) as each of the plurality of routing lines 410 or have a thicker thickness (or height) than each of the plurality of routing lines 410 .

복수의 격벽(490)은 절연성 페이스트를 이용한 프린팅 공정에 의해 형성될 수 있다. 다른 실시예에 따르면, 복수의 격벽(490) 각각은 연성 재질의 전사 패드에 절연성 페이스트 패턴을 전사하여 절연성 페이스트 패턴을 전사하는 전사 공정에 의해 형성될 수 있다. 예를 들어, 절연성 페이스트는 광차단 물질과 충격 흡수 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연성 페이스트는 도 7 및 도 9에서 설명한 에지 코팅층(430)과 동일한 물질로 형성될 수 있다.The plurality of barrier ribs 490 may be formed by a printing process using an insulating paste. According to another embodiment, each of the plurality of barrier ribs 490 may be formed by a transfer process of transferring the insulating paste pattern by transferring the insulating paste pattern to a transfer pad made of a flexible material. For example, the insulating paste may include at least one of a light blocking material and a shock absorbing material. For example, the insulating paste may be formed of the same material as the edge coating layer 430 described with reference to FIGS. 7 and 9 .

복수의 격벽(490)은 도 16d에 도시된 보조 패드(113)의 형성 공정과 도 16e에 도시된 라우팅 라인(410)의 형성 공정 사이에 형성될 수 있다.The plurality of partition walls 490 may be formed between the forming process of the auxiliary pad 113 shown in FIG. 16D and the forming process of the routing line 410 shown in FIG. 16E .

복수의 격벽(490)은 도 7 및 도 9에서 설명한 에지 코팅층(430)에 의해 덮일 수 있다. 예를 들어, 에지 코팅층(430)은 복수의 라우팅 라인(410) 각각과 복수의 격벽(490) 각각을 둘러싸도록 형성될 수 있다.The plurality of partition walls 490 may be covered by the edge coating layer 430 described with reference to FIGS. 7 and 9 . For example, the edge coating layer 430 may be formed to surround each of the plurality of routing lines 410 and each of the plurality of partition walls 490 .

본 명세서의 다른 실시 예에 따른 표시 장치는 도 1 내지 도 16d에서 설명한 표시 장치와 동일하게 에어 베젤 구조를 가질 수 있고, 제 1 패드와 라우팅 라인 간의 접촉 불량을 방지할 수 있으며, 복수의 격벽(490)에 의해 인접한 라우팅 라인(410) 간의 전기적 쇼트 불량이 추가로 방지될 수 있다.A display device according to another exemplary embodiment of the present specification may have an air bezel structure similar to that of the display device described with reference to FIGS. 1 to 16D , may prevent contact failure between the first pad and the routing line, and may include a plurality of barrier ribs ( Electrical short failure between adjacent routing lines 410 by 490 can be further prevented.

부가적으로, 도 6 내지 도 17에서 설명한 본 명세서에 따른 표시 장치에서, 보조 패드(113) 및 라우팅부(400)는 발광 소자층을 포함하는 발광 표시 장치에 한정되지 않고, 표시 패널의 외측면에 배치된 사이드 라우팅 배선을 포함하는 액정 표시 장치 등을 포함하는 모든 평판 표시 장치에 동일하게 적용될 수 있으며, 이는 통상의 기술자에게 자명한 것이므로, 이에 대한 설명은 생략한다.Additionally, in the display device according to the present specification described with reference to FIGS. 6 to 17 , the auxiliary pad 113 and the routing unit 400 are not limited to the light emitting display device including the light emitting element layer, and the outer surface of the display panel. The same may be applied to all flat panel display devices including a liquid crystal display device including side routing wires disposed on the .

도 18은 본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치를 나타내는 도면이며, 도 19는 도 18에 도시된 선 IV-IV'의 단면도로써, 이는 도 1 내지 도 17에 도시된 본 명세서의 실시예에 따른 표시 장치를 타일링하여 구현한 멀티 스크린 표시 장치를 나타낸 것이다.18 is a view showing a multi-screen display device according to an embodiment of the present specification, and FIG. 19 is a cross-sectional view taken along the line IV-IV' shown in FIG. 18 , which is the embodiment of the present specification shown in FIGS. 1 to 17 . A multi-screen display device implemented by tiling a display device according to an example is shown.

도 18 및 도 19를 참조하면, 본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치(또는 타일링 표시 장치)는 복수의 표시 모듈(DM1, DM2, DM3, DM4)을 포함할 수 있다18 and 19 , a multi-screen display device (or a tiling display device) according to an embodiment of the present specification may include a plurality of display modules DM1, DM2, DM3, and DM4.

복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 개별 영상을 표시하거나 하나의 영상을 분할하여 표시할 수 있다. 이러한 복수의 표시 모듈((DM1, DM2, DM3, DM4) 각각은 도 1 내지 도 17에 도시된 본 명세서의 실시예에 따른 표시 장치를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 할 수 있다.Each of the plurality of display modules DM1, DM2, DM3, and DM4 may display an individual image or divide and display one image. Each of the plurality of display modules (DM1, DM2, DM3, DM4) includes the display device according to the exemplary embodiment of the present specification illustrated in FIGS. 1 to 17 , and a redundant description thereof will be omitted. .

복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 측면끼리 서로 접촉되도록 별도의 타일링 프레임에 타일링될 수 있다. 예를 들어, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 N×M 형태를 가지도록 타일링됨으로써 대화면의 멀티 스크린 표시 장치를 구현할 수 있다. 예를 들어, N은 1 이상의 양의 정수이며, M은 2 이상의 양의 정수일 수 있다. 예를 들어, N은 2 이상의 양의 정수이며, M은 1 이상의 양의 정수일 수 있다.Each of the plurality of display modules DM1 , DM2 , DM3 , and DM4 may be tiled in a separate tiling frame so that side surfaces thereof are in contact with each other. For example, each of the plurality of display modules DM1 , DM2 , DM3 , and DM4 may be tiled to have an N×M shape to implement a multi-screen display device having a large screen. For example, N may be a positive integer of 1 or more, and M may be a positive integer of 2 or more. For example, N may be a positive integer of 2 or more, and M may be a positive integer of 1 or more.

복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 영상이 표시되는 표시부(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)을 포함하지 않고, 표시부(AA)가 공기에 의해 둘러싸이는 에어-베젤 구조를 갖는다. 즉, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 제 1 기판(100)의 제 1 면 전체가 표시부(AA)로 구현될 수 있다.Each of the plurality of display modules DM1, DM2, DM3, and DM4 does not include a bezel area (or non-display area) surrounding the entire display unit AA on which an image is displayed, and the display unit AA is surrounded by air. It has an air-bezel structure. That is, in each of the plurality of display modules DM1 , DM2 , DM3 , and DM4 , the entire first surface of the first substrate 100 may be implemented as the display unit AA.

본 예에 따르면, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각에서, 최외곽 화소(Po)의 중심부(CP)와 제 1 기판(100)의 최외곽 외측면(OS) 사이의 제 2 간격(D2)은 인접한 화소 사이의 제 1 간격(D1)(또는 화소 피치)의 절반 이하로 구현된다. 이에 따라, 측면 결합 방식에 따라 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(DM1, DM2, DM3, DM4)에서, 인접한 최외곽 화소(Po) 간의 간격(D2+D2)은 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작게 된다. 도 19를 예로 들면, 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 제 1 표시 모듈(DM1)과 제 3 표시 모듈(DM3)에서, 제 1 표시 모듈(DM1)의 최외곽 화소(Po)의 중심부(CP)와 제 3 표시 모듈(DM3)의 최외곽 화소(Po)의 중심부(CP) 사이의 간격(D2+D2)은 제 1 표시 모듈(DM1)과 제 3 표시 모듈(DM3) 각각에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)(또는 화소 피치)과 동일하거나 작을 수 있다.According to this example, in each of the plurality of display modules DM1 , DM2 , DM3 , and DM4 , in each of the plurality of display modules DM1 , DM2 , DM3 , and DM4 , a first space between the center CP of the outermost pixel Po and the outermost outer surface OS of the first substrate 100 . The second interval D2 is implemented to be less than half of the first interval D1 (or pixel pitch) between adjacent pixels. Accordingly, in the two adjacent display modules DM1, DM2, DM3, and DM4 connected (or contacted) with each other along the first direction (X) and the second direction (Y) according to the side coupling method, the outermost adjacent The distance D2+D2 between the pixels Po is equal to or smaller than the first distance D1 between two adjacent pixels. Referring to FIG. 19 as an example, in the first display module DM1 and the third display module DM3 connected (or in contact) with each other in the second direction Y, the outermost pixel of the first display module DM1 The distance (D2+D2) between the center (CP) of (Po) and the center (CP) of the outermost pixel (Po) of the third display module (DM3) is the first display module (DM1) and the third display module ( DM3) may be equal to or smaller than the first distance D1 (or pixel pitch) between two adjacent pixels disposed in each.

따라서, 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(DM1, DM2, DM3, DM4) 각각의 최외곽 화소(Po)의 중심부(CP) 사이의 간격(D2+D2)이 각 표시 모듈(DM1, DM2, DM3, DM4)에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작기 때문에 인접한 2개의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분 또는 심(seam)이 존재하지 않으며, 이로 인하여 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이에 마련되는 경계 부분에 의한 암부 영역이 존재하지 않는다. 결과적으로, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각이 N×M 형태로 타일링된 멀티 스크린 표시 장치에 표시되는 영상은 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 표시될 수 있다.Accordingly, the central portion of each of the outermost pixels Po of the two adjacent display modules DM1, DM2, DM3, and DM4 connected (or contacted) with each other in the first direction (X) and in the second direction (Y). CP) is equal to or smaller than the first distance D1 between two adjacent pixels disposed in each display module DM1, DM2, DM3, DM4, so that the two adjacent display modules DM1 , DM2, DM3, and DM4), there is no boundary or seam, and as a result, there is no dark area due to the boundary provided between the plurality of display modules DM1, DM2, DM3, and DM4. . As a result, the image displayed on the multi-screen display device in which each of the plurality of display modules DM1, DM2, DM3, and DM4 is tiled in an N×M shape is a boundary between the plurality of display modules DM1, DM2, DM3, and DM4. A part can be displayed continuously without a sense of disconnection (or discontinuity).

도 18 및 도 19에서는 복수의 표시 모듈(DM1, DM2, DM3, DM4)이 2×2 형태로 타일링된 것을 나타내었지만, 이에 한정되지 않고, 복수의 표시 모듈(DM1, DM2, DM3, DM4)은 x×1 형태, 1×y 형태, 또는 x×y 형태로 타일링될 수 있다. 여기서, x와 y는 서로 같거나 다른 2 이상의 자연수일 수 있다.18 and 19 show that the plurality of display modules DM1, DM2, DM3, and DM4 are tiled in a 2×2 form, but the present invention is not limited thereto, and the plurality of display modules DM1, DM2, DM3, and DM4 are It may be tiled in an x×1 shape, a 1×y shape, or an x×y shape. Here, x and y may be two or more natural numbers equal to or different from each other.

이와 같은, 본 명세서에 따른 멀티 스크린 표시 장치는 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각의 표시부(AA)를 하나의 화면으로 한 장의 영상을 표시할 때, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분에서 단절되지 않고 연속적으로 이어지는 영상을 표시할 수 있으며, 이로 인하여 멀티 스크린 표시 장치에 표시되는 영상을 시청하는 시청자의 영상 몰입도를 향상시킬 수 있다.As such, in the multi-screen display device according to the present specification, when a single image is displayed on the display unit AA of each of the plurality of display modules DM1, DM2, DM3, and DM4 on one screen, the plurality of display modules DM1 , DM2, DM3, DM4) can display continuous images without being cut off at the boundary, thereby improving the image immersion of viewers watching the images displayed on the multi-screen display device.

본 명세서에 따른 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치는 아래와 같이 설명될 수 있다.A display device according to the present specification and a multi-screen display device including the same may be described as follows.

본 명세서의 몇몇 실시예에 따른 표시 장치는 제 1 기판 상에 제 1 방향과 제 1 방향을 가로지르는 제 2 방향을 따라 배열된 복수의 화소를 갖는 표시부, 표시부에 배치되고 복수의 화소에 연결된 화소 구동 라인들, 화소 구동 라인들을 덮는 절연층, 및 절연층 상에 배치되고 화소 구동 라인들에 전기적으로 연결된 제 1 패드부를 포함하며, 제 1 패드부는 절연층에 형성된 컨택홀을 통해 화소 구동 라인들 각각과 전기적으로 연결된 복수의 제 1 패드, 및 복수의 제 1 패드 각각을 덮는 복수의 보조 패드를 포함할 수 있다.A display device according to some embodiments of the present specification includes a display unit having a plurality of pixels arranged in a first direction and a second direction crossing the first direction on a first substrate, and a pixel disposed in the display unit and connected to the plurality of pixels It includes driving lines, an insulating layer covering the pixel driving lines, and a first pad part disposed on the insulating layer and electrically connected to the pixel driving lines, wherein the first pad part connects the pixel driving lines through a contact hole formed in the insulating layer. It may include a plurality of first pads electrically connected thereto, and a plurality of auxiliary pads covering each of the plurality of first pads.

본 명세서의 몇몇 실시예에 따르면, 복수의 보조 패드 각각은 해당하는 제 1 패드와 직접 연결되고, 제 2 방향을 따라 해당하는 제 1 패드보다 긴 길이를 가질 수 있다.According to some embodiments of the present specification, each of the plurality of auxiliary pads may be directly connected to a corresponding first pad, and may have a longer length than the corresponding first pad in the second direction.

본 명세서의 몇몇 실시예에 따르면, 른 표시 장치는 제 1 패드는 제 2 방향을 따라 5 내지 50 마이크로미터의 길이를 가지며, 보조 패드는 제 2 방향을 따라 50 내지 150마이크로미터의 길이를 가질 수 있다.According to some embodiments of the present specification, in another display device, the first pad may have a length of 5 to 50 micrometers along the second direction, and the auxiliary pad may have a length of 50 to 150 micrometers along the second direction. have.

본 명세서의 몇몇 실시예에 따른 표시 장치는 제 1 기판의 외측면에 배치되고 복수의 보조 패드 각각과 전기적으로 연결된 복수의 라우팅 라인을 갖는 라우팅부를 더 포함할 수 있다.The display device according to some embodiments of the present specification may further include a routing unit disposed on an outer surface of the first substrate and having a plurality of routing lines electrically connected to each of the plurality of auxiliary pads.

본 명세서의 몇몇 실시예에 따른 표시 장치는 결합 부재를 매개로 제 1 기판에 결합되고 복수의 제 1 패드 각각과 중첩되는 복수의 제 2 패드를 갖는 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면을 둘러싸고 복수의 보조 패드 각각과 복수의 제 2 패드 각각에 전기적으로 일대일 연결된 복수의 라우팅 라인을 갖는 라우팅부를 더 포함할 수 있다.A display device according to some embodiments of the present specification includes a second substrate coupled to a first substrate via a coupling member and having a plurality of second pads overlapping each of the plurality of first pads, and an outer surface of the first substrate; It may further include a routing unit surrounding the outer surface of the second substrate and having a plurality of routing lines electrically connected to each of the plurality of auxiliary pads and each of the plurality of second pads one-to-one.

본 명세서의 몇몇 실시예에 따른 표시 장치는 제 1 기판의 외측면과 제 2 기판의 외측면 및 복수의 라우팅 라인을 둘러싸는 에지 코팅층을 더 포함할 수 있다.The display device according to some embodiments of the present specification may further include an edge coating layer surrounding the outer surface of the first substrate, the outer surface of the second substrate, and the plurality of routing lines.

본 명세서의 몇몇 실시예에 따르면, 제 1 및 제 2 기판 각각의 제 1 외측면은 복수의 라우팅 라인과 에지 코팅층을 포함하고, 제 1 및 제 2 기판 각각의 제 1 외측면을 제외한 나머지 제 2 내지 제 4 외측면은 에지 코팅층만을 포함할 수 있다.According to some embodiments of the present specification, a first outer surface of each of the first and second substrates includes a plurality of routing lines and an edge coating layer, and a second remaining surface except for the first outer surface of each of the first and second substrates is provided. to the fourth outer surface may include only the edge coating layer.

본 명세서의 몇몇 실시예에 따른 표시 장치는 복수의 라우팅 라인 사이에 배치된 격벽을 더 포함할 수 있다. 본 명세서의 몇몇 실시예에 따르면, 격벽은 복수의 라우팅 라인 사이에 대응되는 제 1 기판의 외측면과 제 2 기판의 외측면에 배치될 수 있다. 본 명세서의 몇몇 실시예에 따르면, 라우팅 라인의 두께는 격벽의 높이와 동일하거나 작을 수 있다.The display device according to some embodiments of the present specification may further include a barrier rib disposed between the plurality of routing lines. According to some embodiments of the present specification, the partition wall may be disposed on the outer surface of the first substrate and the outer surface of the second substrate corresponding to between the plurality of routing lines. According to some embodiments of the present specification, the thickness of the routing line may be equal to or smaller than the height of the bulkhead.

본 명세서의 몇몇 실시예에 따른 표시 장치는 복수의 라우팅 라인과 격벽을 둘러싸는 에지 코팅층을 더 포함할 수 있다.The display device according to some embodiments of the present specification may further include an edge coating layer surrounding the plurality of routing lines and the partition wall.

본 명세서의 몇몇 실시예에 따른 표시 장치는 제 1 기판의 외측면과 제 2 기판의 외측면 각각으로부터 오목하게 배치된 복수의 그루브를 더 포함하며, 복수의 라우팅 라인 각각은 복수의 그루브 각각에 배치될 수 있다.The display device according to some embodiments of the present specification further includes a plurality of grooves concavely disposed from each of the outer surface of the first substrate and the outer surface of the second substrate, and each of the plurality of routing lines is disposed in each of the plurality of grooves can be

본 명세서의 몇몇 실시예에 따르면, 라우팅 라인의 두께는 그루브의 깊이와 동일하거나 작을 수 있다.According to some embodiments of the present specification, the thickness of the routing line may be less than or equal to the depth of the groove.

본 명세서의 몇몇 실시예에 따른 표시 장치는 복수의 보조 패턴 사이에 배치된 격벽을 더 포함할 수 있다. 본 명세서의 몇몇 실시예에 따른 표시 장치는 제 1 기판의 외측면, 제 2 기판의 외측면, 복수의 라우팅 라인, 및 격벽을 둘러싸는 에지 코팅층을 더 포함할 수 있다.The display device according to some embodiments of the present specification may further include a barrier rib disposed between the plurality of auxiliary patterns. The display device according to some embodiments of the present specification may further include an edge coating layer surrounding the outer surface of the first substrate, the outer surface of the second substrate, a plurality of routing lines, and the barrier ribs.

본 명세서의 몇몇 실시예에 따르면, 제 2 기판은 복수의 라우팅 라인에 연결된 금속 패턴층, 및 금속 패턴층을 절연시키고 아이솔레이션 패턴 영역을 갖는 후면 절연층을 포함할 수 있다.According to some embodiments of the present specification, the second substrate may include a metal pattern layer connected to the plurality of routing lines, and a back insulation layer that insulates the metal pattern layer and has an isolation pattern area.

본 명세서의 몇몇 실시예에 따르면, 후면 절연층은 복수의 무기 절연층을 포함하고, 아이솔레이션 패턴 영역은 복수의 무기 절연층 중 하나의 무기 절연층만을 갖는 단일 무기막 구조를 포함하며, 아이솔레이션 패턴 영역을 제외한 넌-아이솔레이션 패턴 영역은 복수의 절연층 모두를 갖는 복층 무기막 구조를 포함할 수 있다.According to some embodiments of the present specification, the rear insulating layer includes a plurality of inorganic insulating layers, the isolation pattern region includes a single inorganic film structure having only one inorganic insulating layer among the plurality of inorganic insulating layers, and the isolation pattern region The non-isolation pattern region except for may include a multilayer inorganic film structure including all of the plurality of insulating layers.

본 명세서의 몇몇 실시예에 따른 멀티 스크린 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 제 1 기판 상에 제 1 방향과 제 1 방향을 가로지르는 제 2 방향을 따라 배열된 복수의 화소를 갖는 표시부, 표시부에 배치되고 복수의 화소에 연결된 화소 구동 라인들, 화소 구동 라인들을 덮는 절연층, 및 절연층 상에 배치되고 화소 구동 라인들에 전기적으로 연결된 제 1 패드부를 포함하며, 제 1 패드부는 절연층에 형성된 컨택홀을 통해 화소 구동 라인들 각각과 전기적으로 연결된 복수의 제 1 패드, 및 복수의 제 1 패드 각각을 덮는 복수의 보조 패드를 포함할 수 있다.A multi-screen display device according to some embodiments of the present specification includes a plurality of display modules disposed along at least one of a first direction and a second direction transverse to the first direction, and each of the plurality of display modules includes the display device. A display device comprising: a display unit having a plurality of pixels arranged in a first direction and a second direction crossing the first direction on a first substrate; pixel driving lines disposed in the display unit and connected to the plurality of pixels; an insulating layer covering the pixel driving lines, and a first pad part disposed on the insulating layer and electrically connected to the pixel driving lines, wherein the first pad part is electrically connected to each of the pixel driving lines through a contact hole formed in the insulating layer It may include a plurality of connected first pads, and a plurality of auxiliary pads covering each of the plurality of first pads.

본 명세서의 몇몇 실시예에 따르면, 제 1 방향 및 제 2 방향을 따라 인접한 제 1 표시 모듈과 제 2 표시 모듈에서, 제 1 표시 모듈의 최외곽 화소의 중심부와 제 2 표시 모듈의 최외곽 화소의 중심부 사이의 거리는 화소 피치와 같거나 작으며, 화소 피치는 제 1 방향 및 제 2 방향을 따라 인접한 화소들의 중심부 사이의 거리일 수 있다.According to some embodiments of the present specification, in the first display module and the second display module adjacent in the first direction and the second direction, the center of the outermost pixel of the first display module and the outermost pixel of the second display module The distance between the centers may be equal to or less than the pixel pitch, and the pixel pitch may be a distance between the centers of adjacent pixels in the first direction and the second direction.

본 명세서의 예에 따른 표시 장치는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서에 따른 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.The display device according to the example of the present specification may be applied to all electronic devices. For example, the display device according to the present specification includes a mobile device, a video phone, a smart watch, a watch phone, a wearable device, a foldable device, and a rollable device ( rollable device), bendable device, flexible device, curved device, electronic notebook, e-book, PMP (portable multimedia player), PDA (personal digital assistant), MP3 player, Mobile medical device, desktop PC, laptop PC, netbook computer, workstation, navigation, vehicle navigation, vehicle display, television, wallpaper display, It may be applied to a signage device, a game device, a notebook computer, a monitor, a camera, a camcorder, and a home appliance.

상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in various examples of the present specification are included in at least one example of the present specification, and are not necessarily limited to only one example. Furthermore, features, structures, effects, etc. illustrated in at least one example of the present specification can be combined or modified for other embodiments by those of ordinary skill in the art to which the technical spirit of the present specification pertains. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the technical scope or scope of the present specification.

이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.The present specification described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the technical field to which this specification belongs that various substitutions, modifications and changes are possible without departing from the technical spirit of the present specification. It will be clear to those who have the knowledge of Therefore, the scope of the present specification is indicated by the following claims, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present specification.

10: 표시 장치 100: 제 1 기판
110: 제 1 패드부 111: 제 1 패드
113: 보조 패드 210: 제 2 패드부
211: 제 2 패드 230: 제 3 패드부
400: 라우팅부 410: 라우팅 라인
430: 에지 코팅층 450. 470: 격벽
10: display device 100: first substrate
110: first pad part 111: first pad
113: auxiliary pad 210: second pad portion
211: second pad 230: third pad part
400: routing unit 410: routing line
430: edge coating layer 450. 470: barrier rib

Claims (20)

제 1 기판 상에 제 1 방향과 상기 제 1 방향을 가로지르는 제 2 방향을 따라 배열된 복수의 화소를 갖는 표시부;
상기 표시부에 배치되고 상기 복수의 화소에 연결된 화소 구동 라인들;
상기 화소 구동 라인들을 덮는 절연층; 및
상기 절연층 상에 배치되고 상기 화소 구동 라인들에 전기적으로 연결된 제 1 패드부를 포함하며,
상기 제 1 패드부는,
상기 절연층에 형성된 컨택홀을 통해 상기 화소 구동 라인들 각각과 전기적으로 연결된 복수의 제 1 패드; 및
상기 복수의 제 1 패드 각각을 덮는 복수의 보조 패드를 포함하는, 표시 장치.
a display unit having a plurality of pixels arranged in a first direction and a second direction crossing the first direction on a first substrate;
pixel driving lines disposed on the display unit and connected to the plurality of pixels;
an insulating layer covering the pixel driving lines; and
a first pad portion disposed on the insulating layer and electrically connected to the pixel driving lines;
The first pad part,
a plurality of first pads electrically connected to each of the pixel driving lines through a contact hole formed in the insulating layer; and
and a plurality of auxiliary pads covering each of the plurality of first pads.
제 1 항에 있어서,
상기 복수의 보조 패드 각각은 해당하는 제 1 패드와 직접 연결되고, 상기 제 2 방향을 따라 상기 해당하는 제 1 패드보다 긴 길이를 갖는, 표시 장치.
The method of claim 1,
Each of the plurality of auxiliary pads is directly connected to a corresponding first pad and has a length longer than that of the corresponding first pad in the second direction.
제 1 항에 있어서,
상기 제 1 패드는 상기 제 2 방향을 따라 5 내지 50 마이크로미터의 길이를 가지며,
상기 보조 패드는 상기 제 2 방향을 따라 50 내지 150마이크로미터의 길이를 갖는, 표시 장치.
The method of claim 1,
The first pad has a length of 5 to 50 micrometers along the second direction,
The auxiliary pad has a length of 50 to 150 micrometers along the second direction.
제 1 항에 있어서,
상기 제 1 기판의 외측면에 배치되고 상기 복수의 보조 패드 각각과 전기적으로 연결된 복수의 라우팅 라인을 갖는 라우팅부를 더 포함하는, 표시 장치.
The method of claim 1,
The display device of claim 1, further comprising: a routing unit disposed on an outer surface of the first substrate and having a plurality of routing lines electrically connected to each of the plurality of auxiliary pads.
제 4 항에 있어서,
결합 부재를 매개로 상기 제 1 기판에 결합되고 상기 복수의 제 1 패드 각각과 중첩되는 복수의 제 2 패드를 갖는 제 2 기판; 및
상기 제 1 기판의 외측면과 상기 제 2 기판의 외측면을 둘러싸고 상기 복수의 보조 패드 각각과 복수의 제 2 패드 각각에 전기적으로 일대일 연결된 복수의 라우팅 라인을 갖는 라우팅부를 더 포함하는, 표시 장치.
5. The method of claim 4,
a second substrate coupled to the first substrate via a coupling member and having a plurality of second pads overlapping each of the plurality of first pads; and
The display device further comprising: a routing unit surrounding the outer surface of the first substrate and the outer surface of the second substrate and having a plurality of routing lines electrically connected to each of the plurality of auxiliary pads and the plurality of second pads one-to-one.
제 5 항에 있어서,
상기 제 1 기판의 외측면과 상기 제 2 기판의 외측면 및 상기 복수의 라우팅 라인을 둘러싸는 에지 코팅층을 더 포함하는, 표시 장치.
6. The method of claim 5,
and an edge coating layer surrounding the outer surface of the first substrate, the outer surface of the second substrate, and the plurality of routing lines.
제 6 항에 있어서,
상기 제 1 및 제 2 기판 각각의 제 1 외측면은 상기 복수의 라우팅 라인과 상기 에지 코팅층을 포함하고,
상기 제 1 및 제 2 기판 각각의 제 1 외측면을 제외한 나머지 제 2 내지 제 4 외측면은 상기 에지 코팅층만을 포함하는, 표시 장치.
7. The method of claim 6,
A first outer surface of each of the first and second substrates includes the plurality of routing lines and the edge coating layer,
and second to fourth outer surfaces other than the first outer surface of each of the first and second substrates include only the edge coating layer.
제 5 항에 있어서,
상기 복수의 라우팅 라인 사이에 배치된 격벽을 더 포함하는, 표시 장치.
6. The method of claim 5,
The display device further comprising a barrier rib disposed between the plurality of routing lines.
제 8 항에 있어서,
상기 격벽은 상기 복수의 라우팅 라인 사이에 대응되는 상기 제 1 기판의 외측면과 상기 제 2 기판의 외측면에 배치된, 표시 장치.
9. The method of claim 8,
The barrier rib is disposed on an outer surface of the first substrate and an outer surface of the second substrate corresponding to between the plurality of routing lines.
제 8 항에 있어서,
상기 라우팅 라인의 두께는 상기 격벽의 높이와 동일하거나 작은, 표시 장치.
9. The method of claim 8,
A thickness of the routing line is equal to or smaller than a height of the partition wall.
제 8 항에 있어서,
상기 복수의 라우팅 라인과 상기 격벽을 둘러싸는 에지 코팅층을 더 포함하는, 표시 장치.
9. The method of claim 8,
The display device of claim 1 , further comprising an edge coating layer surrounding the plurality of routing lines and the partition wall.
제 5 항에 있어서,
상기 제 1 기판의 외측면과 상기 제 2 기판의 외측면 각각으로부터 오목하게 배치된 복수의 그루브를 더 포함하며,
상기 복수의 라우팅 라인 각각은 상기 복수의 그루브 각각에 배치된, 표시 장치.
6. The method of claim 5,
Further comprising a plurality of grooves concavely disposed from each of the outer surface of the first substrate and the outer surface of the second substrate,
Each of the plurality of routing lines is disposed in each of the plurality of grooves.
제 12 항에 있어서,
상기 복수의 보조 패턴 사이에 배치된 격벽을 더 포함하는, 표시 장치.
13. The method of claim 12,
and a barrier rib disposed between the plurality of auxiliary patterns.
제 12 항에 있어서,
상기 제 1 기판의 외측면, 상기 제 2 기판의 외측면, 상기 복수의 라우팅 라인, 및 상기 격벽을 둘러싸는 에지 코팅층을 더 포함하는, 표시 장치.
13. The method of claim 12,
and an edge coating layer surrounding the outer surface of the first substrate, the outer surface of the second substrate, the plurality of routing lines, and the partition wall.
제 1 항에 있어서,
상기 제 1 패드부는 상기 복수의 화소 중 최외곽 화소 내에 배치된, 표시 장치.
The method of claim 1,
and the first pad part is disposed in an outermost pixel among the plurality of pixels.
제 1 항에 있어서,
상기 표시부의 크기는 상기 제 1 기판의 크기와 동일한, 표시 장치.
The method of claim 1,
A size of the display unit is the same as a size of the first substrate.
제 5 항에 있어서,
상기 제 2 기판은,
상기 복수의 라우팅부에 연결된 금속 패턴층; 및
상기 금속 패턴층을 절연시키고 아이솔레이션 패턴 영역을 갖는 후면 절연층을 포함하는, 표시 장치.
6. The method of claim 5,
The second substrate is
a metal pattern layer connected to the plurality of routing units; and
and a back insulating layer insulating the metal pattern layer and having an isolation pattern region.
제 17 항에 있어서,
상기 후면 절연층은 복수의 무기 절연층을 포함하고,
상기 아이솔레이션 패턴 영역은 상기 복수의 무기 절연층 중 하나의 무기 절연층만을 갖는 단일 무기막 구조를 포함하며,
상기 아이솔레이션 패턴 영역을 제외한 넌-아이솔레이션 패턴 영역은 상기 복수의 무기 절연층 모두를 갖는 복층 무기막 구조를 갖는, 표시 장치.
18. The method of claim 17,
The rear insulating layer includes a plurality of inorganic insulating layers,
The isolation pattern region includes a single inorganic film structure having only one inorganic insulating layer among the plurality of inorganic insulating layers,
A non-isolation pattern region other than the isolation pattern region has a multilayer inorganic film structure including all of the plurality of inorganic insulating layers.
제 1 방향 및 상기 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며,
상기 복수의 표시 모듈 각각은 제 1 항 내지 제 18 항 중 어느 한 항에 따른 표시 장치를 포함하는, 멀티 스크린 표시 장치.
a plurality of display modules disposed along at least one of a first direction and a second direction crossing the first direction;
A multi-screen display device, wherein each of the plurality of display modules includes the display device according to any one of claims 1 to 18.
제 19 항에 있어서,
상기 제 1 방향 및 상기 제 2 방향을 따라 인접한 제 1 표시 모듈과 제 2 표시 모듈에서, 상기 제 1 표시 모듈의 최외곽 화소의 중심부와 상기 제 2 표시 모듈의 최외곽 화소의 중심부 사이의 거리는 화소 피치와 같거나 작으며,
상기 화소 피치는 상기 제 1 방향 및 상기 제 2 방향을 따라 인접한 화소들의 중심부 사이의 거리인, 멀티 스크린 표시 장치.
20. The method of claim 19,
In the first display module and the second display module adjacent in the first direction and the second direction, the distance between the center of the outermost pixel of the first display module and the center of the outermost pixel of the second display module is a pixel less than or equal to the pitch,
The pixel pitch is a distance between centers of adjacent pixels in the first direction and the second direction.
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