KR20220096262A - 유리 기판에 기초한 SIW(Substrate integrated waveguide) 및 이를 포함하는 EPA(Electromagnetic Phased Array) - Google Patents

유리 기판에 기초한 SIW(Substrate integrated waveguide) 및 이를 포함하는 EPA(Electromagnetic Phased Array) Download PDF

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KR20220096262A
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강병관
강승택
남궁광균
이창형
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코닝 인코포레이티드
인천대학교 산학협력단
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Abstract

예시적 실시예들에 따른 EPA는 신호가 입력되는 입력 포트 및 상기 신호가 분할되어 출력되는 제1 내지 제4 출력 포트들을 포함하는 신호 분배기; 각각 순서대로 상기 제1 내지 제4 출력 포트들에 연결되고 서로 다른 길이를 갖는 제1 내지 제4 도파로들; 및 각각 순서대로 상기 제1 내지 제4 도파로들에 연결된 제1 내지 제4 안테나들; 을 포함하되, 상기 신호 분배기 및 상기 제1 내지 제4 이상기들은 유리 기판에 기초한 SIW를 포함할 수 있다.

Description

유리 기판에 기초한 SIW(Substrate integrated waveguide) 및 이를 포함하는 EPA(Electromagnetic Phased Array){SIW including glass substrate and EPA comprising the same}
본 발명의 기술적 사상은 SIW(Substrate integrated waveguide) 및 이를 포함하는 EPA(Electromagnetic Phased Array)에 관한 것으로서, 보다 구체적으로 유리 기판에 기초한 SIW 및 이를 포함하는 고주파수 대역 통신에 적합한 EPA에 관한 것이다.
무선 네트워크 서비스에서 새로운 세대의 서비스는 고객과 업계에 새로운 기능을 도입했다. 구체적으로 1G(1st Generation) 및 2G(2nd Generation) 통신 서비스에서 각각 휴대 전화 서비스 및 문자 메시지가 도입되었고, 3G(3rd Generation) 통신 서비스에서 스마트 폰을 이용한 온라인 액세스 플랫폼이 구축되었으며, 4G(4th Generation) 통신 서비스에서 오늘날의 빠른 무선 네트워크가 가능해졌다. 그러나 4G 통신 서비스는 초 저 지연, 초 연결 등의 측면에서 기능적 한계를 보이고 있으며, 사용할 수 있는 주파수 대역 역시 고갈되고 있다.
5G(5th Generation)는 4G에 비해 1000 배 큰 데이터 트래픽을 처리하고 10배 빠른 속도를 가질 것으로 예상되며 가상 현실(Virtual Reality), 증강 현실(Augmented Reality), 자율 주행, 사물 인터넷(Internet of Things) 등 다양한 차세대 기술의 토대가 될 것으로 기대된다. 이에 따라 ㎜W(millimeter wave) 기반 통신을 위한 다양한 통신 장비들이 연구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 유리 기판에 기초한 SIW(Substrate integrated waveguide) 및 이를 포함하는 EPA(Electromagnetic Phased Array)를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 예시적인 실시예들에 따르면, EPA(Electromagnetic Phased Array)가 제공된다. 상기 EPA는 입력된 신호를 분할하여 제1 내지 제4 신호들을 출력하도록 구성된 신호 분배기; 각각 순서대로 상기 제1 내지 제4 신호들의 위상을 변화시켜 제1 내지 제4 위상 변이 신호들을 출력하는 제1 내지 제4 이상기들(Phase Shifter); 각각 순서대로 상기 제1 내지 제4 위상 변이 신호들에 기초하여 전자기파를 생성하는 제1 내지 제4 안테나들;을 포함하되 상기 제1 이상기는 제1 유리 기판 및 상기 제1 유리 기판 내에 형성되고, 상기 제1 신호의 경로인 제1 도파로를 정의하는 제1 및 제2 도파로 측벽들을 포함하고, 상기 제2 이상기는 제2 유리 기판 및 상기 제2 유리 기판 내에 형성되고, 상기 제2 신호의 경로의 경로인 제2 도파로를 정의하는 제3 및 제4 도파로 측벽들을 포함하며, 상기 제3 이상기는 제3 유리 기판 및 상기 제3 유리 기판 내에 형성되고, 상기 제3 신호의 경로인 제3 도파로를 정의하는 제5 및 제6 도파로 측벽들을 포함하고, 상기 제4 이상기는 제4 유리 기판 및 상기 제4 유리 기판 내에 형성되고, 상기 제4 신호의 경로인 제4 도파로를 정의하는 제7 및 제8 도파로 측벽들을 포함하며, 및 상기 제1 내지 제4 이상기들은 SIW(Substrate integrated waveguide)일 수 있다.
상기 제1 내지 제4 유리 기판들 각각의 두께는 0.1mm 내지 0.6mm의 범위에 있을 수 있다.
상기 제2 도파로의 길이는 상기 제1 도파로의 길이보다 더 길고, 상기 제3 도파로의 길이는 상기 제2 도파로의 길이보다 더 길며, 상기 제4 도파로의 길이는 상기 제3 도파로의 길이보다 더 길 수 있다.
상기 제1 내지 제4 유리 기판들은 동일한 유리 기판의 부분일 수 있다.
상기 제1 내지 제4 유리 기판들은 서로 분리된 별도의 유리 기판들일 수 있다.
상기 제1 도파로의 평균 곡률은 제2 도파로의 평균 곡률보다 더 작을 수 있다.
상기 EPA는, 상기 제1 이상기 및 상기 신호 분배기 사이에 배치되고, 상기 제1 신호를 상기 제1 이상기에 전달하거나, 상기 제1 신호의 전달을 차단하는 제1 스위치 소자; 상기 제2 이상기 및 상기 신호 분배기 사이에 배치되고, 상기 제2 신호를 상기 제2 이상기에 전달하거나, 상기 제2 신호의 전달을 차단하는 제2 스위치 소자; 상기 제3 이상기 및 상기 신호 분배기 사이에 배치되고, 상기 제3 신호를 상기 제3 이상기에 전달하거나, 상기 제3 신호의 전달을 차단하는 제3 스위치 소자; 및 상기 제4 이상기 및 상기 신호 분배기 사이에 배치되고, 상기 제4 신호를 상기 제4 이상기에 전달하거나 차단하는, 상기 제4 신호의 전달을 제4 스위치 소자를 더 포함할 수 있다.
상기 EPA는 상기 제1 이상기 및 제1 안테나 사이에 배치되고, 상기 제1 위상 변이 신호를 상기 제1 안테나에 전달하거나, 상기 제1 위상 변이 신호의 전달을 차단하는 제1 스위치 소자; 상기 제2 이상기 및 제2 안테나 사이에 배치되고, 상기 제2 위상 변이 신호를 상기 제2 안테나에 전달하거나, 상기 제2 위상 변이 신호의 전달을 차단하는 제2 스위치 소자; 상기 제3 이상기 및 제3 안테나 사이에 배치되고, 상기 제3 위상 변이 신호를 상기 제3 안테나에 전달하거나, 상기 제3 위상 변이 신호의 전달을 차단하는 제3 스위치 소자; 및 상기 제4 이상기 및 제4 안테나 사이에 배치되고, 상기 제4 위상 변이 신호를 상기 제4 안테나에 전달하거나, 상기 제4 위상 변이 신호의 전달을 차단하는 제4 스위치 소자를 더 포함할 수 있다.
제1 내지 제8 도파로 측벽들은 각각 상기 제1 내지 제4 신호가 진행하는 방향인 제1 방향을 따라 정렬되어 배치되고, 각각 상기 제1 내지 제4 유리 기판들의 상면으로부터 하면까지 연장되는 복수의 도전성 비아들을 포함할 수 있다.
상기 제1 및 제2 측벽들에 포함된 상기 복수의 도전성 비아들은 상기 제1 방향을 따라 일렬로 배열될 수 있다.
상기 제3 및 제8 측벽들에 포함된 상기 복수의 도전성 비아들은 상기 제1 방향을 따라 지그재그로 배열될 수 있다.
상기 신호 분배기는 SIW로 구현될 수 있다.
상기 신호 분배기는 상기 제1 내지 제4 이상기들과 연속적으로 형성될 수 있다.
다른 일부 예시적인 실시예들에 따르면, SIW가 제공될 수 있다. 상기 SIW는 유리 기판; 및 상기 유리 기판 내에 도파로를 정의하는 제1 및 제2 도파로 측벽들을 포함하되, 제1 및 제2 도파로 측벽들은 각각 상기 유리 기판의 상면에 평행한 제1 방향을 따라 정렬되어 배치되고, 각각 상기 유리 기판의 상면으로부터 하면까지 연장되는 복수의 도전성 비아들을 포함할 수 있다.
상기 도전성 비아들의 상면의 평면 형상은 원형이고, 상기 원형의 직경은30㎛ 내지 200㎛의 범위에 있을 수 있다.
제1 도파로 측벽들 내에 포함된 상기 도전성 비아들의 피치는 상기 직경의 2배 내지 8배의 범위에 있을 수 있다.
상기 도전성 비아들 각각은, 상기 유리 기판의 상기 상면으로부터 상기 하면을 향한 테이퍼드 구조를 포함하는 상부 도전성 비아; 및 상기 유리 기판의 상기 하면으로부터 상기 상면을 향한 테이퍼드 구조를 포함하는 하부 도전성 비아를 포함할 수 있다.
상기 상부 도전성 비아의 상기 유리 기판의 상기 상면에 수직한 제2 방향 길이는 상기 하부 도전성 비아의 상기 제2 방향 길이와 동일할 수 있다.
상기 상부 도전성 비아의 상기 유리 기판의 상기 상면에 수직한 제2 방향 길이는 상기 하부 도전성 비아의 상기 제2 방향 길이와 다를 수 있다.
예시적인 실시예들에 따른 EPA는, 신호가 입력되는 입력 포트 및 상기 신호가 분할되어 출력되는 제1 내지 제4 출력 포트들을 포함하는 신호 분배기; 각각 순서대로 상기 제1 내지 제4 출력 포트들에 연결되고 서로 다른 길이를 갖는 제1 내지 제4 도파로들; 및 각각 순서대로 상기 제1 내지 제4 도파로에 연결된 제1 내지 제4 안테나들; 을 포함하되, 상기 신호 분배기 및 상기 제1 내지 제4 이상기들은 유리 기판에 기초한 SIW를 포함할 수 있다.
본 발명의 기술적 사상에 따르면 유리 기판에 기초한 SIW(Substrate integrated waveguide) 및 이를 포함하는 EPA(Electromagnetic Phased Array)를 제공할 수 있다. 이에 따라, 종래의 유기 기판에 기초한 SIW에 비해 개선된 신호 감쇠 특성 및 디자인 자유도를 갖는 SIW 및 이를 포함한 EPA를 제공할 수 있다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 EPA(Electromagnetic Phased Array)를 설명하기 위한 블록도들이다.
도 2a는 예시적인 실시예들에 따른 EPA에 포함된 SIW(Substrate integrated waveguide) 기반 이상기를 설명하기 위한 평면도이다.
도 2b는 도 2a의 부분을 확대하여 도시한 부분 평면도이다.
도 2c는 도 2b의 절단선 I-I'를 따라 취한 단면도이다.
도 3a 내지 도 3g는 다른 일부 실시예들에 따른 SIW를 포함하는 이상기에 포함된 도전성 비아들을 설명하기 위한 단면도들로서, 각각 도 2c에 대응되는 부분의 단면도들이다.
도 4는 다른 일부 실시예들에 따른 SIW를 포함하는 이상기를 설명하기 위한 평면도이다.
도 5는 일부 실시예들에 따른 EPA에 포함될 수 있는 신호 분배기를 설명하기 위한 평면도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 SIW의 효과를 설명하기 위한 평면도들이다.
도 6c는 예시적인 실시예들에 따른 SIW의 효과를 나타내는 그래프이다.
도 7a는 예시적인 실시예들에 따른 이상기의 효과를 설명하기 위한 개략적인 도면이다.
도 7b 및 도 7c는 예시적인 실시예들에 따른 이상기의 효과를 설명하기 위한 그래프들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
도 1a은 예시적인 실시예들에 따른 EPA(100a, Electromagnetic Phased Array)를 설명하기 위한 블록도이다.
도 1a를 참조하면, EPA(100a)는 파원(110), 신호 분배기(120), 제1 내지 제4 스위치 소자들(131, 133, 135, 137), SIW(Substrate integrated waveguide) 기반 이상기(Phase shifter, 140), 제1 내지 제4 증폭기들(151, 153, 155, 157) 및 제1 내지 제4 안테나들(161, 163, 165, 167)을 포함할 수 있다. 도 1a의 예시에서, 4개의 이상기들(141, 143, 145, 147), 및 4개의 안테나들(161, 163, 165, 167)을 포함하는 4채널 EPA(100a)에 대하여 설명하지만, 이는 예시를 위한 것으로서 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 당업계의 통상의 기술자는 여기에 설명된 바에 기초하여, 8개의 채널을 갖는 EPA 및 16개의 채널을 갖는 EPA 등과 같이 5개 이상의 채널을 갖는 EPA를 용이하게 구현할 수 있을 것이다.
EPA(100a)는 정렬되어 배치된 복수의 안테나들(161, 163, 165, 167)에 서로 다른 위상을 갖는 신호를 인가함으로써, 원하는 방향 및 패턴으로 전자기 빔을 조사하는 기술이다. EPA(100a)는 RF(Radio Frequency) 파를 이용하며 레이더(Radar), 방송, 천문 관측 등에 널리 사용되고 있다.
파원(110)은 RF 대역(예컨대, 약 3kHz 내지 약 300GHz)의 전자기파를 생성할 수 있다. 일부 실시예들에 따르면, 파원(110)은 약 3.5GHz 이상의 주파수를 갖는 전자기파를 생성할 수 있다. 일부 실시예들에 따르면, 파원(110)은 약 28GHz 이상의 주파수를 갖는 전자기파를 생성할 수 있다. 일부 실시예들에 따르면, 파원(110)은 약 79GHz 이상의 주파수를 갖는 전자기파를 생성할 수 있다. 일부 실시예들에 따르면, 경우에 따라 파원(110)은 생성되는 전자기파의 파장을 설정된 범위에서 변화시킬 수 있는 파장-가변(Wavelength-tunable) 파원일 수 있다. 파원(110)은 펄스파(Pulse Wave) 또는 연속파(Continuous Wave) 형태로 전자기파를 출력할 수 있다.
도 1a를 참조하면 파원(110)은 EPA(100a)에 포함되어 단일의 광 회로를 구성하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. EPA가 파원을 포함하지 않는 경우, EPA의 외부에 배치된 리시버 또는 마이크로 스트립에 의해 파원이 EPA에 결합될 수 있다.
신호 분배기(120)는 입력된 신호(SI)를 복수개로 균등하게 분할하여 출력하는 분기 소자일 수 있다. 신호 분배기(120)는 입력된 신호(SI)를 서로 실질적으로 동일한 크기를 갖는 제1 내지 제4 신호(S1, S2, S3, S4)로 분기시킬 수 있으나 이에 제한되는 것은 아니다. 예컨대, 제1 내지 제4 신호(S1, S2, S3, S4) 중 일부는 다른 크기의 신호를 가질 수도 있다.
일부 실시예들에 따르면, 신호 분배기(120)는 SIW를 포함할 수 있다. 일부 실시예들에 따르면, 신호 분배기(120)는 유리 기판에 기초한 SIW을 포함하는 성형(星形) 결합기(Star Coupler), 다중 모드 간섭기(Multi-Mode Interference), Y형 분기관(Y branch) 스플리터, 방향성 결합기(Directional Coupler) 중 어느 하나일 수 있다. 다른 일부 실시예들에 따르면, 신호 분배기(120)는 PCB(Printed circuit board) 등과 같은 유기 기판에 기초하여 형성될 수도 있다. 신호 분배기(120)에 의해 분기된 제1 내지 제4 신호들(S1, S2, S3, S4)은 각각 순서대로 제1 내지 제4 스위치 소자들(131, 133, 135, 137)로 전달될 수 있다.
일부 실시예들에 따르면, 4 채널의 EPA(100a)에 포함된 신호 분배기(120)는 4개의 출력 포트를 포함하는 단일의 성형 결합기, 하나의 다중 모드 간섭기 또는 단일의 방향성 간섭기를 포함할 수 있다. 다른 일부 실시예들에 따르면, 4 채널의 EPA(100a)에 포함된 신호 분배기(120)는 복수의 성형 결합기들의 직/병렬 결합, 복수의 다중 모드 간섭기들의 직/병렬 결합, 복수의 방향성 간섭기들의 직/병렬 결합, 복수의 Y형 분기관들의 직/병렬 결합 및 복수의 스플리터들 직/병렬 결합 중 어느 하나를 포함할 수 있다. 예컨대, 신호 분배기(120)는 1:2 신호 분배 특성을 갖는 신호 분기 소자들로 구성된 포화 이진 트리(full binary tree) 구조를 포함할 수도 있다.
제1 내지 제4 스위치 소자들(131, 133, 135, 137)은 온(on) 상태에서 제1 내지 제4 신호들(S1, S2, S3, S4)을 SIW를 포함하는 이상기들(140)에 전달할 수 있다. 제1 내지 제4 스위치 소자들(131, 133, 135, 137)은 오프(off) 상태에서 제1 내지 제4 신호들(S1, S2, S3, S4)을 차단할 수 있다.
SIW를 포함하는 이상기들(140)은 제1 내지 제4 이상기들(141, 143, 145, 147)을 포함할 수 있다. 일부 실시예들에 따르면, 제1 내지 제4 이상기들(141, 143, 145, 147)은 단일의 기판에 형성된 복수의 이상기들일 수 있다. 다른 일부 실시예들에 따르면, 제1 내지 제4 이상기들(141, 143, 145, 147)은 서로 다른 기판에 형성된 복수의 이상기들일 수 있다.
제1 내지 제4 이상기들(141, 143, 145, 147)은 수동 이상기일 수 있다. 제1 내지 제4 이상기들(141, 143, 145, 147)은 제1 내지 제4 신호들(S1, S2, S3, S4)의 위상을 설정된 각도로 변경할 수 있다. 여기서 제1 내지 제4 신호들(S1, S2, S3, S4)의 위상을 변화시킨다고 함은, 제1 내지 제4 신호들(S1, S2, S3, S4) 사이의 위상차를 변화시키는 것을 의미한다. 제1 내지 제4 이상기들(141, 143, 145, 147)은 제1 내지 제4 신호들(S1, S2, S3, S4)의 위상을 변화시켜 제1 내지 제4 위상 변이 신호들(PS1, PS2, PS3, PS4)을 출력할 수 있다.
제1 내지 제4 증폭기들(151, 153, 155, 157)은 제1 내지 제4 위상 변이 신호들(PS1, PS2, PS3, PS4)의 크기를 증폭하여 제1 내지 제4 증폭 신호들(AS1, AS2, AS3, AS4)을 출력할 수 있다. 제1 내지 제4 증폭 신호들(AS1, AS2, AS3, AS4) 사이의 위상차는 제1 내지 제4 위상 변이 신호들(PS1, PS2, PS3, PS4) 사이의 위상차와 실질적으로 동일하다.
보다 구체적으로, 제1 및 제2 위상 변이 신호들(PS1, PS2) 사이의 위상차는 제1 및 제2 증폭 신호들(AS1, AS2) 사이의 위상차와 동일하고, 제2 및 제3 위상 변이 신호들(PS2, PS3) 사이의 위상차는 제2 및 제3 증폭 신호들(AS2, AS3) 사이의 위상차와 동일하며, 제3 및 제4 위상 변이 신호들(PS3, PS4) 사이의 위상차는 제3 및 제4 증폭 신호들(AS3, AS4) 사이의 위상차와 동일할 수 있다.
제1 내지 제4 증폭 신호들(AS1, AS2, AS3, AS4)의 크기는 서로 실질적으로 동일할 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 내지 제4 증폭 신호들(AS1, AS2, AS3, AS4)의 크기는 서로 다를 수도 있다. 제1 내지 제4 증폭기들(151, 153, 155, 157)은 생략될 수도 있고, 이 경우, 제1 내지 제4 안테나들(161, 163, 165, 167)은 제1 내지 제4 위상 변이 신호들(PS1, PS2, PS3, PS4)에 기초하여 동작할 수 있다.
제1 내지 제4 안테나들(161, 163, 165, 167)은 패치 안테나, 모노폴 안테나, 다이폴 안테나, 파라볼라 안테나중 어느 하나일 수 있다. 제1 내지 제4 안테나들(161, 163, 165, 167)은, 제1 내지 제4 증폭 신호들(AS1, AS2, AS3, AS4)에 기초하여 동작할 수 있다. 제1 내지 제4 안테나들(161, 163, 165, 167)은 각각 RF 대역(예컨대, 약 3kHz 내지 약 300GHz)의 전자기파를 방출할 수 있다. 예시적인 실시예들에 따르면, 제1 내지 제4 안테나들(161, 163, 165, 167)은 약 3.5GHz 이상의 주파수를 갖는 전자기파를 생성할 수 있다. 예시적인 실시예들에 따르면, 제1 내지 제4 안테나들(161, 163, 165, 167)은 약 28GHz 이상의 주파수를 갖는 전자기파를 방출할 수 있다. 예시적인 실시예들에 따르면, 제1 내지 제4 안테나들(161, 163, 165, 167)은 약 79GHz 이상의 주파수를 갖는 전자기파를 방출할 수 있다.
제1 내지 제4 안테나들(161, 163, 165, 167) 각각에 의해 방출된 전자기파는 중첩되어 전자기 빔을 구성할 수 있다. 도 1a에 제1 내지 제4 안테나들(161, 163, 165, 167) 각각에 의해 방출된 전자기파의 파면(Wavefront)이 도시되어 있으며, 상기 파면의 진행 방향과 전자기 빔의 진행 방향은 실질적으로 동일할 수 있다. 여기서 전자기 빔의 진행 방향은 주극(Main pole)의 진행 방향을 의미한다.
제1 내지 제4 안테나들(161, 163, 165, 167) 각각에 의해 전자기파는 제1 내지 제4 위상 변이 신호들(PS1, PS2, PS3, PS4)과 실질적으로 동일한 위상차를 가질 수 있다. 이에 따라 전자기 빔의 지향각(θ)은, 제1 내지 제4 위상 변이 신호들(PS1, PS2, PS3, PS4)의 위상차에 의존할 수 있다.
제1 내지 제4 스위치 소자들(131, 133, 135, 137) 및 제1 내지 제4 이상기들(141, 143, 145, 147)은 함께 제1 내지 제4 안테나들(161, 163, 165, 167)로부터 출력되는 전자기 빔의 지향각(θ)을 조절할 수 있다.
예컨대, 제1 스위치 소자(131)가 턴 오프되고, 제2 내지 제4 스위치 소자들(133, 135, 137)이 턴 온된 경우, 전자기 빔은 제1 내지 제3 안테나들(161, 163, 165)에 의해 방출된 전자기파들의 중첩으로 형성될 수 있으며, 전자기 빔의 지향각(θ)은 제1 각도일 수 있다. 마찬가지로, 제2 스위치 소자(133)만이 턴 오프된 경우, 전자기 빔의 지향각(θ)은 상기 제1 각도와 다른 제2 각도일 수 있고, 제3 스위치 소자(135)만이 턴 오프된 경우, 전자기 빔의 지향각(θ)은 상기 제1 및 제2 각도들과 다른 제3 각도일 수 있으며, 제4 스위치 소자(137)만이 턴 오프된 경우, 전자기 빔의 지향각(θ)은 상기 제1 내지 제3 각도들과 다른 제4 각도일 수 있다.
도 1b는 다른 일부 실시예들에 따른 EPA(100b)를 설명하기 위한 블록도이다.
설명의 편의상 도 1a를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 1b를 참조하면, EPA(100b)는 파원(110), 신호 분배기(120), 제1 내지 제4 스위치 소자들(131, 133, 135, 137), SIW를 포함하는 이상기들(140), 제1 내지 제4 증폭기들(151, 153, 155, 157) 및 제1 내지 제4 안테나들(161, 163, 165, 167)을 포함할 수 있다.
도 1b는 도 1a에서와 달리, 신호 분배기(120)에 의해 분배된 제1 내지 제4 신호들(S1, S2, S3, S4)이 이상기(140)에 입사할 수 있다. 이 경우, 신호 분배기(120)와 SIW를 포함하는 이상기(140)가 서로 인접하게 배치되므로, 단일의 유리 기판에 기초하여 신호 분배기(120) 및 SIW를 포함하는 이상기(140)를 동시에 형성할 수 있다. 이에 따라 EPA(100B)의 생산 비용이 절감되고 생산 속도가 제고될 수 있는 장점이 있다.
도 2a는 예시적인 실시예들에 따른 EPA에 포함된 SIW를 포함하는 이상기(140)를 설명하기 위한 평면도이다.
도 2b는 도 2a의 부분(por)을 확대하여 도시한 부분 평면도이다.
도 2c는 도 2b의 절단선 I-I'를 따라 취한 단면도이다.
도 2a 내지 도 2c를 참조하면, SIW를 포함하는 이상기(140)는 유리 기판(140S) 상에 형성된 제1 내지 제4 이상기들(141, 143, 145, 147)을 포함할 수 있다. 제1 내지 제4 이상기들(141, 143, 145, 147)은 각각 서로 다른 길이의 경로를 갖는 SIW일 수 있다.
유리 기판(140S)은 무알칼리 유리를 포함할 수 있으나 이에 제한되지 않는다. 예컨대, 유리 기판(140S)은 소다 유리를 포함할 수도 있다. 유리 기판(140S)이 무알칼리 유리를 포함하는 경우, 유전율 및 유전 손실계수가 낮은 장점이 있다.
예시적인 실시예들에 따르면, 유리 기판(140S)은 약 0.1mm 내지 약 0.6mm의 두께(즉, Z 방향 길이)를 가질 수 있으나 이에 제한되는 것은 아니다. 28GHz 대역의 통신용 SIW를 포함하는 이상기(140)에서, 약 0.3mm 내지 약 0.6mm의 두께를 갖는 유리 기판(140S)이 사용될 수 있고, 77GHz 대역의 통신용 SIW를 포함하는 이상기(140)에서, 약 0.1mm 내지 약 0.3mm의 두께를 갖는 유리 기판(140S)이 사용될 수 있다.
유리 기판(140S)의 상면(140SU)과 평행하고 서로 수직한 방향을 각각 X 방향 및 Y 방향으로 정의한다. 유리 기판(140S)의 상면(140SU)과 수직한 방향을 Z 방향으로 정의한다. 따로 명시되지 않은 한 방향에 대한 정의는 다른 도면에서도 이와 실질적으로 동일하다. 도 2a의 예시에서, 제1 내지 제4 신호들(S1, S2, S3, S4)은 Y 방향으로 실질적으로 진행할 수 있다.
제1 이상기(141)는 도파로를 정의하는 제1 및 제2 도파로 측벽들(WGW1, WGW2) 및 그들 사이에 개재되고 도파로로 기능하는 유리 기판(140S)의 제1 부분을 포함할 수 있다. 제2 이상기(143)는 도파로를 정의하는 제3 및 제4 도파로 측벽들(WGW3, WGW4) 및 그들 사이에 개재되고 도파로로 기능하는 유리 기판(140S)의 제2 부분을 포함할 수 있다. 제3 이상기(145)는 도파로를 정의하는 제5 및 제6 도파로 측벽들(WGW5, WGW6)및 그들 사이에 개재되고 도파로로 기능하는 유리 기판(140S)의 제3 부분을 포함할 수 있다. 제4 이상기(147)는 도파로를 정의하는 제7 및 제8 도파로 측벽들(WGW7, WGW8) 및 그들 사이에 개재되고 도파로로 기능하는 유리 기판(140S)의 제4 부분을 포함할 수 있다.
제1 내지 제8 도파로 측벽들(WGW1, WGW8)은 제1 내지 제4 신호들(S1~S4)이 진행할 수 있는 경로를 정의할 수 있다. 제1 및 제2 도파로 측벽들(WGW1, WGW2)은 Y 방향을 따라 직선의 도파로인 제1 도파로(WG1)를 정의할 수 있다. 제3 및 제4 도파로 측벽들(WGW3, WGW4) Y 방향을 따라 연장되되, 지그재그로 굽은 도파로인 제2 도파로(WG2)를 정의할 수 있다. 제5 및 제6 도파로 측벽들(WGW5, WGW6)은 Y 방향을 따라 연장되되, 지그재그로 굽은 도파로인 제3 도파로(WG3)를 정의할 수 있다. 제7 및 제8 도파로 측벽들(WGW7, WGW8)은 Y 방향을 따라 연장되되, 지그재그 형상의 굽은 도파로인 제4 도파로(WG4)를 정의할 수 있다.
예시적인 실시예들에 따르면, 제1 도파로(WG1)의 평균 곡률은 제2 도파로(WG2)의 평균 곡률보다 더 작을 수 있고, 제2 도파로(WG2)의 평균 곡률은 도파로(WG3)의 평균 곡률보다 더 작을 수 있으며, 상기 제3 도파로(WG3)의 평균 곡률은 제4 도파로(WG4)의 평균 곡률보다 더 작을 수 있다.
이에 따라, SIW를 포함하는 이상기(140) 내에서, 제2 신호(S2)의 경로인 제2 도파로(WGW2)의 길이는 제1 신호(S1)의 경로인 제1 도파로(WGW1)의 길이보다 더 길 수 있고, 제3 신호(S3)의 경로인 제3 도파로(WGW3)의 길이는 제2 신호(S2)의 경로인 제2 도파로(WGW2)의 길이보다 더 길 수 있고, 제4 신호(S4)의 경로인 제4 도파로(WGW4)의 길이는 제3 신호(S3)의 경로인 제3 도파로(WGW3)의 길이보다 더 길 수 있다. 도 2a에서는 제1 내지 제4 이상기들(141, 143, 145, 147)이 도파로의 길이가 작은 순서대로 배열되는 것으로 도시되었으나, 이는 예시를 위한 것으로서 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다.
제1 내지 제8 도파로 측벽들(WGW1, WGW2, WGW3, WGW4, WGW5, WGW6, WGW7, WGW8)은 서로 수평으로 이격되어 배치된 복수의 도전성 비아들(CV)을 포함할 수 있다.
도전성 비아들(CV) 각각의 상면은 대략 원형일 수 있다. 일부 실시예들에 따르면, 도전성 비아들(CV) 각각의 상면의 직경(D)은 약 30㎛ 내지 약 200㎛의 범위에 있을 수 있다. 일부 실시예들에 따르면, 상기 직경(D)은 약 100㎛일 수 있다.
제1 및 제2 도파로 측벽들(141W1, 141W2, 143W1, 143W2, 145W1, 145W2, 147W1, 147W2) 중 어느 하나에 포함된 이웃한 도전성 비아들(CV) 사이의 피치(P)는 상기 직경(D)의 약 2배 내지 약 8배의 범위에 있을 수 있다. 일부 실시예들에 따르면, 상기 피치(P)는 약 200㎛ 정도일 수 있다.
예시적인 실시예들에 따르면, 도전성 비아들(CV) 수직 중심선(VCL)에 대해 회전 대칭일 수 있다. 예시적인 실시예들에 따르면, 도전성 비아들(CV) 각각은 상부 도전성 비아(UP) 및 하부 도전성 비아(LP)를 포함할 수 있다. 상부 도전성 비아(UP) 및 하부 도전성 비아(LP)는 각각 유리 기판(140S)의 수평 중심선(HCL)을 향한 테이퍼드 구조를 포함할 수 있다. 여기서 수평 중심선(HCL)을 향한 테이퍼드 구조는, 상기 수평 중심선(HCL)에 가까워질수록 수평 폭(예컨대, 직경)이 작아지는 구조를 의미한다. 도전성 비아들(CV)의 상부 도전성 비아(UP) 및 하부 도전성 비아(LP) 수평 중심선(HCL)에서 각각 최소의 폭을 가질 수 있다. 도전성 비아(CV)의 상부 도전성 비아(UP)의 폭은 Z 방향을 따라 상면(140SU)에 가까워질수록 더 커질 수 있다. 도전성 비아(CV)의 하부 도전성 비아(UP)의 폭은 Z 방향을 따라 하면(140SL)에 가까워질수록 더 커질 수 있다.
도전성 비아들(CV) 각각은, 유리 기판(140S)의 상면(140SU)으로부터의 레이저 드릴링 공정 및 하면(140SL)으로부터의 레이저 드릴링 공정을 통해 형성된 홀에 CVD(Chemical Chemical Vapor Deposition)등에 의해 도전성 물질을 퇴적하여 형성될 수 있다. 이에 따라, 도전성 비아들(CV) 각각은 상술한 것과 같은 구조를 가질 수 있다.
도 2c에서 도전성 비아들(CV)의 상부 도전성 비아(UP) 및 하부 도전성 비아(LP)는 일체화되어 연속적인 구조를 갖는 것으로 도시되었으나 이에 제한되는 것은 아니다. 일 예에서, 도전성 비아들(CV)의 상부 도전성 비아(UP)는 하부 도전성 비아(LP)와 동일한 물질을 포함하되, 경계면이 형성된 불연속 구조를 포함할 수 있다. 다른 예에서, 도전성 비아들(CV)의 상부 도전성 비아(UP)는 하부 도전성 비아(LP)와 다른 물질을 포함할 수도 있다.
예시적인 실시예들에 따르면, 유리 기판(140S)에 구현된 SIW를 포함하는 이상기(140)를 제공할 수 있다. 유리 기판(140S) 상에 레이저 드릴링 공정을 통해 SIW를 포함하는 이상기(140)를 구현하는 경우, 종래의 PCB를 이용한 SIW에 비해 더 작은 직경의 비아를 더 높은 밀도로(즉, 더 작은 피치로) 형성할 수 있다. 이에 따라, 유리 기판(140S) 상에 구현된 SIW를 포함하는 제1 내지 제4 이상기들(141, 143, 145, 147) 각각의 경로를 더욱 자유롭게 디자인할 수 있고, 금속 재질로 구현된 도파로에 비슷한 정도의 낮은 감쇠율을 가질 수 있다.
도 3a 내지 도 3g는 다른 일부 실시예들에 따른 SIW를 포함하는 이상기(140)에 포함된 도전성 비아들(CVa, CVb, CVc, CVd, CVe, CVf, CVg)을 설명하기 위한 단면도들로서, 각각 도 2c에 대응되는 부분의 단면도들이다.
도 3a를 참조하면, 도전성 비아들(CVa) 각각은 도 2c의 도전성 비아(CV)와 유사한 구조를 갖되, 상부 도전성 비아(UPa)의 Z 방향 길이가 하부 도전성 비아(LPa)의 Z 방향의 길이보다 더 길 수 있다.
도 3b를 참조하면, 도전성 비아들(CVb) 각각은 도 2c의 도전성 비아(CV)와 유사한 구조를 갖되, 하부 도전성 비아(LPb)의 Z 방향의 길이가 상부 도전성 비아(UPb)의 Z 방향 길이보다 더 길 수 있다.
도 3c를 참조하면, 도전성 비아들(CVc) 각각은 유리 기판(140S)의 상면(140SU)으로부터 하면(140SL)을 향한 테이퍼드 구조를 가질 수 있다. 이에 따라, 도전성 비아들(CVc) 각각의 폭은 상면(140SU)과 동일 레벨에서 가장 클 수 있고, 도전성 비아들(CVc) 각각의 폭은 하면(140SL)과 동일 레벨에서 가장 작을 수 있다. 도전성 비아들(CVc) 각각의 제1 부분의 폭은 상기 제1 부분보다 아래에 있는 제2 부분의 폭보다 더 클 수 있다.
도 3d를 참조하면, 도전성 비아들(CVd) 각각은 유리 기판(140S)의 하면(140SL)으로부터 상면(140SU)을 향한 테이퍼드 구조를 가질 수 있다. 이에 따라, 도전성 비아들(CVd) 각각의 폭은 하면(140SL)과 동일 레벨에서 가장 클 수 있고, 도전성 비아들(CVd) 각각의 폭은 상면(140SU)과 동일 레벨에서 가장 작을 수 있다. 도전성 비아들(CVd) 각각의 제1 부분의 폭은 상기 제1 부분보다 위에 있는 제2 부분의 폭보다 더 클 수 있다.
도 3e를 참조하면, 도전성 비아들(CVe) 각각은 Z 방향에 따라 실질적으로 동일한 폭을 가질 수 있다. 이에 따라, 도전성 비아들(CVe)은 대략 원기둥 형상을 가질 수 있다.
도 3f를 참조하면, 각각의 도전성 비아들(CVf)은 유리 기판(140S)에 형성된 홀들(Ho)을 완전히 채우지 않을 수 있다. 이에 따라, 상부 도전성 비아들(UPf)의 상면 및 하부 도전성 비아(LPf)의 하면 각각에 원뿔형 공간으로 정의된 리세스부(RP)가 형성될 수 있다.
도 3g를 참조하면, 각각의 도전성 비아들(CVg)은 각각 유리 기판(140S)에 형성된 홀들(Ho) 상에 콘포말하게 형성될 수 있다. 이에 따라, 도전성 비아들(CVg)은 유리 기판(140S)에 형성된 홀들(Ho)의 측벽을 커버하되, 그 내부에 관통부(PR)가 형성될 수 있다. 각각의 도전성 비아들(CVg)은 상부 도전성 비아(LPa) 및 하부 도전성 비아(LPb)를 포함할 수 있다.
도 4a는 다른 일부 실시예들에 따른 유리 기판에 기초한 SIW 이상기(140a)를 설명하기 위한 평면도이다.
설명의 편의상 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 4a를 참조하면, SIW를 포함하는 이상기(140a)는 제1 내지 제4 이상기들(141a, 143a, 145a, 147a)을 포함할 수 있다. 제1 내지 제4 이상기들(141a, 143a, 145a, 147a)은 도 2a의 제1 내지 제4 이상기들(141, 143, 145, 147)과 유사하되, 각각 별도의 유리 기판들인 제1 내지 제4 유리 기판들(140S1, 140S2, 140S3, 140S4) 상에 형성될 수 있다.
보다 구체적으로, 제1 이상기(141a)는 제1 유리 기판(140S1) 상에 형성된 제1 및 제2 도파로 측벽들(WGW1a, WGW2a)을 포함할 수 있고, 제2 이상기(143a)는 제2 유리 기판(140S2) 상에 형성된 제3 및 제4 도파로 측벽들(WGW3a, WGW4a)을 포함할 수 있으며, 제3 이상기(145a)는 제1 유리 기판(140S3) 상에 형성된 제5 및 제6 도파로 측벽들(WGW5a, WGW6a)을 포함할 수 있고, 제4 이상기(147a)는 제4 유리 기판(140S4) 상에 형성된 제7 및 제8 도파로 측벽들(WGW7a, WGW8a)을 포함할 수 있다.
제1 및 제2 도파로 측벽들(WGW1a, WGW2a)은 제1 도파로(WG1a)를 정의할 수 있고, 제3 및 제4 도파로 측벽들(WGW3a, WGW4a)은 제2 도파로(WG2a)를 정의할 수 있으며, 제5 및 제6 도파로 측벽들(WGW5a, WGW6a)은 제3 도파로(WG3a)를 정의할 수 있고, 제7 및 제8 도파로 측벽들(WGW7a, WGW8a)은 제4 도파로(WG4a)를 정의할 수 있다.
제1 내지 제4 도파로들(WG1a ~ WG4a) 사이의 경로 길이 및 이에 따른 제1 내지 제4 위상 변이 신호들(PS1 ~ PS4)의 위상 관계는 도 2a의 제1 내지 제4 도파로들(WG1 ~ WG4) 사이의 위상 관계와 유사하다.
도 4b는 다른 일부 실시예들에 따른 SIW를 포함하는 이상기(140b)를 설명하기 위한 평면도이다.
설명의 편의상 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 4b를 참조하면, SIW를 포함하는 이상기(140b)는 제1 내지 제4 이상기들(141b, 143b, 145b, 147b)을 포함할 수 있다.
제1 이상기(141b)는 그들 사이의 개재된 유리 기판(140S)에 제1 도파로(WG1b)를 정의하는 제1 및 제2 도파로 측벽들(WGW1b, WGW2b)을 포함할 수 있다. 제2 이상기(143b)는 그들 사이에 개재된 유리 기판(140S)에 제2 도파로(WG2b)를 정의하는 제3 및 제4 도파로 측벽들(WGW3b, WGW4b)을 포함할 수 있다. 제3 이상기(145b)는 그들 사이에 개재된 유리 기판(140S)에 제3 도파로(WG3b)를 정의하는 제5 및 제6 도파로 측벽들(WGW5b, WGW6b)을 포함할 수 있다. 제4 이상기(147b)는 그들 사이에 개재된 유리 기판(140S)에 제4 도파로(WG4b)를 정의하는 제7 및 제8 도파로 측벽들(WGW7b, WGW8b)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 내지 제8 도파로 측벽들(WGW1b~WGW8b)은 복수의 도전성 비아들(CV)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 내지 제4 이상기들(141b, 143b, 145b, 147b) 중 일부는 곡선 경로인 위상 지연부(PLP)를 포함할 수 있다. 위상 지연부(PLP)가 곡선의 도파로를 정의하는바, 상기 위상 지연부(PLP)를 따라 진행하는 신호의 위상은 직선 형상의 도파로를 따라 진행하는 신호에 비해 지연될 수 있다.
일부 실시예들에 따르면, 제1 내지 제4 이상기들(141b, 143b, 145b, 147b)은 서로 다른 개수의 위상 지연부(PLP)를 포함할 수 있다. 이에 따라, 제1 내지 제4 이상기들(141b, 143b, 145b, 147b)에 의해 출력된 제1 내지 제4 위상 변이 신호들(PS1, PS2, PS3, PS4) 사이의 위상 차가 설정된 값을 가질 수 있다.
도 4b의 예시에서, 제2 이상기(143b)는 제1 이상기(141b) 보다 위상 지연부(PLP)를 1개 더 많이 포함할 수 있고, 제3 이상기(145b)는 제2 이상기(143b) 보다 위상 지연부(PLP)를 1개 더 많이 포함할 수 있으며, 제4 이상기(147b)는 제3 이상기(145b) 보다 위상 지연부(PLP)를 1개 더 많이 포함할 수 있다.
일부 실시예들에 따르면, 제1 내지 제4 이상기들(141b, 143b, 145b, 147b)에 포함된 복수의 위상 지연부들(PLP)의 위상 지연 각도들은 실질적으로 동일할 수 있다. 예컨대, 제1 및 제2 이상기들(141b, 143b)에 의해 출력된 제1 및 제2 위상 변이 신호들(PS1, PS2) 사이의 위상차는 동일할 수 있고, 제2 및 제3 이상기들(143b, 145b)에 의해 출력된 제2 및 제3 위상 변이 신호들(PS2, PS3) 사이의 위상차는 동일할 수 있으며, 제3 및 제4 이상기들(145b, 147b)에 의해 출력된 제3 및 제4 위상 변이 신호들(PS3, PS4) 사이의 위상차는 동일할 수 있다.
일예에서, 하나의 위상 지연부(PLP)에 따른 위상 지연이 135˚이고 제1 이상기(141b)에 의해 출력된 제1 위상 변이 신호(PS1)의 위상을 기준 위상인 0˚로 할 때, 제2 이상기(143b)에 의해 출력된 제2 위상 변이 신호(PS2)의 위상은 135˚일 수 있고, 제3 이상기(145b)에 의해 출력된 제3 위상 변이 신호(PS3)의 위상은 270˚일 수 있으며, 제4 이상기(147b)에 의해 출력된 제4 위상 변이 신호(PS4)의 위상은 405˚일 수 있다.
도 5는 일부 실시예들에 따른 EPA(100a, 도 1a 참조)에 포함될 수 있는 신호 분배기(120)를 설명하기 위한 평면도이다.
도 5를 참조하면, 신호 분배기(120)는 유리 기판(120S) 상에 형성된 입력 포트(IN), SIW 결합 영역(SCR) 및 제1 내지 제4 출력 포트들(O1, O2, O3, O4)를 포함할 수 있다.
도 2a 내지 도 2c에서 도시된 것과 유사하게, 복수의 도전성 비아들(CV)은 입력 포트(IN), SIW 결합 영역(SCR) 및 제1 내지 제4 출력 포트들(O1, O2, O3, O4)를 정의할 수 있다. 복수의 도전성 비아들(CV)은 도 2c 내지 도 3g에 도시된 단면 구조 중 어느 하나를 가질 수 있다.
입력 포트(IN)로 입사한 입력 신호(SI)는 SIW 결합 영역(SCR)에서 분할되어 제1 내지 제4 신호들(S1, S2, S3, S4)이 각각 순서대로 제1 내지 제4 출력 포트들(O1, O2, O3, O4)로 출력될 수 있다.
일부 실시예들에 따르면, 유리 기판(120S)은 도 2a의 유리 기판(140S)과 별도의 유리 기판일 수 있다. 다른 일부 실시예들에 따르면, 유리 기판(120S)은 도 2a의 유리 기판(140S)과 동일한 유리 기판의 일부일 수도 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 SIW의 효과를 설명하기 위한 평면도들이다.
보다 구체적으로, 도 6a 및 도 6b는 예시적인 실시예들에 따른 SIW의 효과를 설명하기 위한 실험의 구성(Set up)을 설명하기 위한 평면도들이고, 도 6c는 이러한 실험의 결과를 나타내는 그래프이다.
도 6a를 참조하면, EPA는 동일한 위상 지연을 갖도록 형성된 제1 내지 제4 도파로들(W1, W2, W3, W4) 및 각각 순서대로 제1 내지 제4 도파로들(W1, W2, W3, W4)에 연결된 제1 내지 제4 안테나들(A1, A2, A3, A4)을 포함한다.
제1 도파로(W1)의 입력 포트는 제1 포트(P1)이고, 출력 포트는 제5 포트(P5)이다. 제5 포트(P5)에 제1 안테나(A1)가 연결될 수 있다. 제2 도파로(W2)의 입력 포트는 제2 포트(P2)이고, 출력 포트는 제6 포트(P6)이다. 제6 포트(P6)에 제2 안테나(A2)가 연결될 수 있다. 제3 도파로(W3)의 입력 포트는 제3 포트(P3)이고, 출력 포트는 제7 포트(P7)이다. 제7 포트(P7)에 제3 안테나(A3)가 연결될 수 있다. 제4 도파로(W4)의 입력 포트는 제4 포트(P4)이고, 출력 포트는 제8 포트(P8)이다. 제8 포트(P8)에 제2 안테나(A2)가 연결될 수 있다.
이하의 표 1 및 표 2는, i) 용융 실리카(Fused Silica) 재질 기판, TMM-4 재질의 기판 및 FR(Flame Retardant)-4 재질의 기판 중 어느 하나에 ii) 제1 내지 제3 공정 중 어느 하나의 공정을 이용하여 도파로를 형성하고, iii) 28GHz, 28.9GHz, 79GHz 및 81GHz 중 어느 하나의 주파수를 갖는 신호를 입력 포트에 입력하였을 때, 삽입 손실(즉, 입력 포트와 출력 포트의 신호의 감쇠율)을 나타낸다. 여기서, 제1 내지 제4 도파로들(W1, W2, W3, W4)는 동일한 형상을 갖는바, 표 1 내지 표 4는 제1 도파로의 삽입 손실만을 나타낸다.
여기서, 제1 공정은 도 6b의 (a) 부분에 도시된 것과 같이 PEC(Perfect Electric Conductor) 측벽을 형성하는 공정이고, 제2 공정은 도 6b의 (b)부분에 도시된 것과 같이 도전성 비아들을 포함하는 SIW를 형성하기 위한 레이저 드릴링 공정이며, 제3 공정은 도 6b의 (c)부분에 도시된 것과 같이 도전성 비아들을 포함하는 SIW를 형성하기 위한 기계적 드릴링 공정이다.
표 1에서, 각 도파로들이 동일한 위상 지연을 갖도록 설계되었다. 표 2에서, 각 도파로들이 동일한 형상을 갖도록 설계되었다.
신호 주파수 도파로 형성 공정 Fused Silica TMM-4 FR-4
28 GHz 제1 공정 0.08 0.96 12.15
제2 공정 0.63 1.5 12.64
제3 공정 0.74 1.67 12.89
28.9 GHz 제1 공정 1.95 2.7 12.99
제2 공정 2.56 3.31 13.64
제3 공정 4.81 5.44 14.54
79 GHz 제1 공정 0.09 0.95 12.41
제2 공정 0.43 1.32 12.5
제3 공정 0.55 1.46 12.88
81 GHz 제1 공정 0.1 1.02 12.5
제2 공정 0.48 1.35 12.5
제3 공정 2.3 3.09 13.4
신호 주파수 도파로 형성 공정 Fused Silica TMM-4 FR-4
28 GHz 제1 공정 0.09 0.96 12
제2 공정 0.63 1.5 12.64
제3 공정 0.61 1.49 12.69
28.9 GHz 제1 공정 1.61 2.41 12.88
제2 공정 2.56 3.31 13.46
제3 공정 4.53 5.22 14.65
79 GHz 제1 공정 0.11 0.98 12.24
제2 공정 0.43 1.32 12.5
제3 공정 0.52 1.39 12.56
81 GHz 제1 공정 0.09 1.02 12.27
제2 공정 0.48 0.35 12.55
제3 공정 1.12 1.97 12.83
이하의 표 3 및 표 4는, i) 용융 실리카(Fused Silica) 재질 기판, TMM-4 재질의 기판 및 FR(Flame Retardant)-4 재질의 기판 중 어느 하나에 ii) 제1 내지 제3 공정 중 어느 하나의 공정을 이용하여 도파로를 형성하고, iii) 28GHz, 28.9GHz, 79GHz 및 81GHz 중 어느 하나의 신호를 입력 포트에 입력하였을 때, 제1 안테나(A1)의 이득을 나타낸다.
표 3에서, 각 도파로들이 동일한 위상 지연을 갖도록 설계되었다. 표 4에서, 각 도파로들이 동일한 형상을 갖도록 설계되었다.
신호 주파수 도파로 형성 공정 Fused Silica TMM-4 FR-4
28 GHz 제1 공정 10.75 10.56 4.8
제2 공정 10.64 10.43 4.42
제3 공정 10.61 10.39 4.22
28.9 GHz 제1 공정 10.31 10.09 4.14
제2 공정 10.14 9.9 3.75
제3 공정 9.32 9.05 2.85
79 GHz 제1 공정 11.98 11.82 6.67
제2 공정 11.92 11.75 6.6
제3 공정 11.9 11.72 6.35
81 GHz 제1 공정 11.97 11.83 6.6
제2 공정 11.91 11.74 6.58
제3 공정 11.52 11.31 6
신호 주파수 도파로 형성 공정 Fused Silica TMM-4 FR-4
28 GHz 제1 공정 10.75 10.56 4.9
제2 공정 10.64 10.43 4.42
제3 공정 10.64 10.44 4.37
28.9 GHz 제1 공정 10.42 10.18 4.22
제2 공정 10.14 9.9 3.75
제3 공정 9.44 9.14 2.76
79 GHz 제1 공정 11.97 11.82 6.78
제2 공정 11.92 11.75 6.6
제3 공정 11.9 11.73 6.57
81 GHz 제1 공정 11.97 11.81 6.77
제2 공정 11.91 11.74 6.58
제3 공정 11.79 11.6 6.38
표 1 내지 표 4를 참조하면, 28GHz 이상의 주파수, 특히 79GHz를 갖는 신호에 대해, 용융 실리카에 기초한 제1 실험예의 도파로는, 제2 비교예와 같이 PCB로 구성된 도파로에 비해 낮고, PEC(Perfect Electric Conductor)로 구성된 도파로인 제1 비교예와 비슷한 수준의 낮은 감쇠율을 갖는 것이 확인되었다. 특히 79GHz 이상의 주파수에서 유리 기판에 기초한 도파로는 PCB에 기초한 도파로에 비해 크게 개선된 감쇠율을 갖는 것이 확인되었다.
예시적인 실시예들에 따르면, 유리 기판 상에 레이저 드릴링을 이용하여 형성된 SIW를 포함하는 이상기를 제공함으로써, 이상기 및 상기 이상기를 포함하는 EPA의 신뢰성을 제고할 수 있다.
도 6c는 예시적인 실시예들에 따른 SIW의 효과를 설명하기 위한 그래프이다.
도 6c를 참조하면, 제1 공정 내지 제3 공정들을 이용하여 형성된, 도 6a에 도시된 EPA들에 28.9 Ghz 신호가 입력되었을 때 전자기 빔의 방사 패턴 중 주극 부분의 세기- 지향각 그래프가 도시되어 있다. 도 6c를 참조하면, 제2 공정에 따른 EPA의 방사 패턴은 PEC를 형성하기 위한 제1 공정에 따른 EPA의 방사패턴과 동등한 수준의 방사 패턴을 갖는 것이 확인되었다.
도 7a는 예시적인 실시예들에 따른 이상기의 효과를 설명하기 위한 개략적인 도면이고, 도 7b 및 도 7c는 예시적인 실시예들에 따른 이상기의 효과를 설명하기 위한 그래프이다.
도 7a에 도시된 이상기는 제1 내지 제4 도파로들(W1', W2', W3', W4')을 포함한다. 도 7a의 실험예에서, 제1 도파로(W1')의 위상 지연을 0도로 하였을 때, 제2 내지 제4 도파로들(W2', W3', W4')의 위상 지연은 각각 순서대로 135˚, 270˚ 및 405˚이다.
제1 도파로(W1')의 입력 포트는 제1 포트(P1')이고, 출력 포트는 제5 포트(P5')이다. 제2 도파로(W2')의 입력 포트는 제2 포트(P2')이고, 출력 포트는 제6 포트(P6')이다. 제3 도파로(W3')의 입력 포트는 제3 포트(P3')이고, 출력 포트는 제7 포트(P7')이다. 제4 도파로(W4')의 입력 포트는 제4 포트(P4')이고, 출력 포트는 제8 포트(P8')이다.
도 7a 및 도 7b를 참조하면, 도 7a에 도시된 구성을 갖는 이상기들의 주파수에 따른 삽입 손실들 S51, S62, S73 및 S84가 도시되어있다. 도 7b의 실험예에서, 각각의 이상기들의 중심 주파수는 28GHz로 설계되었다.
삽입 손실 S51은 제1 및 제5 포트들(P1', P5') 사이의 삽입 손실, 즉, 제1 도파로(W1')의 삽입 손실을 나타낸다. 삽입 손실 S62는 제2 및 제6 포트들(P2', P6') 사이의 삽입 손실, 즉, 제2 도파로(W2')의 삽입 손실을 나타낸다. 삽입 손실 S73은 제3 및 제7 포트들(P3', P7') 사이의 삽입 손실, 즉, 제3 도파로(W3')의 삽입 손실을 나타낸다. 삽입 손실 S84는 제4 및 제8 포트들(P4', P8') 사이의 삽입 손실, 즉, 제4 도파로(W8')의 삽입 손실을 나타낸다.
보다 구체적으로, 도 7b의 (a) 부분은 도 6b의 (a) 부분과 같이 PEC 도파로로 구성된 도 7a의 이상기의 삽입 손실을 나타내며, 도 7b의 (b) 부분은 도 6b의 (b) 부분과 같이 유리 기판에 기반한 SIW로 구성된 도 7a의 이상기의 삽입 손실을 나타내며, 도 7b의 (c) 부분은 도 6b의 (c) 부분과 같이 TMM-4 및 FR-4 등의 재질을 포함하는 유기 기판에 기반한 SIW로 구성된 도 7a의 이상기의 삽입 손실을 나타낸다.
각각의 경우들에 대해, 삽입 손실의 크기는 S51이 가장 작고, S84에서 가장 큰 것이 확인되었으며, 이는 각 도파로들의 경로차에 의한 것이다. 또한, 유리 기판에 기반한 SIW를 포함하는 이상기의 S51 및 S84 사이의 차이는, PEC 도파로들을 포함하는 이상기와 비슷한 수준으로서, 유기 기판에 기반한 SIW를 포함하는 이상기에 비해 훨씬 낮은 수준인 것이 확인되었다.
도 7b에서, 예시적인 실시예들에 따른 유리 기판에 기반한 SIW를 포함하는 이상기는 5G의 mmW(mili meter wave) 대역에서 우수한 이득 특성을 갖는 것이 확인되었다.
도 7c를 참조하면, 도 7a에 도시된 구성을 갖는 이상기들의 주파수에 따른 삽입 손실들 S51, S62, S73 및 S84가 도시되어있다. 도 7c의 실험예에서, 각각의 이상기들의 중심 주파수는 79GHz로 설계되었다.
도 7c의 (a) 부분은 도 6b의 (a) 부분과 같이 PEC 도파로들을 포함하는 도 7a의 이상기의 삽입 손실을 나타내며, 도 7c의 (b) 부분은 도 6b의 (b) 부분과 같이 유리 기판에 기반한 SIW를 포함하는 도 7a의 이상기의 삽입 손실을 나타내며, 도 7c의 (c) 부분은 도 6b의 (c) 부분과 같이 TMM-4 및 FR-4 등의 재질을 포함하는 유기 기판에 기반한 SIW를 포함하는 도 7a의 이상기의 삽입 손실을 나타낸다.
도 7c에 도시된 것과 같이, 유리 기판에 기반한 SIW로 구성된 이상기는 중심 주파수인 79GHz 근방의 주파수 대역에서, PEC 도파로들로 구성된 이상기와 비슷한 정도의 평탄한 이득 곡선을 갖는 반면, 유기 기판에 기반한 SIW로 구성된 이상기는 중심 주파수인 79GHz 근방의 주파수 대역에서 다소 불규칙한 이득 곡선을 갖는 것이 확인되었다.
도 7c에서, 예시적인 실시예들에 따른 유리 기판에 기반한 SIW를 포함하는 이상기는 6G(Sixth Generation)와 같은 차세대 통신 기술에서 사용될 수 있는 초 고주파 대역(예컨대, 79GHz 근방)에서 우수한 이득 특성을 갖는 것이 확인되었다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 입력된 신호를 분할하여 제1 내지 제4 신호들을 출력하도록 구성된 신호 분배기;
    각각 순서대로 상기 제1 내지 제4 신호들의 위상을 변화시켜 제1 내지 제4 위상 변이 신호들을 출력하는 제1 내지 제4 이상기들(Phase Shifter);
    각각 순서대로 상기 제1 내지 제4 위상 변이 신호들에 기초하여 전자기파를 생성하는 제1 내지 제4 안테나들; 을 포함하되
    상기 제1 이상기는 제1 유리 기판 및 상기 제1 유리 기판 내에 형성되고, 상기 제1 신호의 경로인 제1 도파로를 정의하는 제1 및 제2 도파로 측벽들을 포함하고,
    상기 제2 이상기는 제2 유리 기판 및 상기 제2 유리 기판 내에 형성되고, 상기 제2 신호의 경로의 경로인 제2 도파로를 정의하는 제3 및 제4 도파로 측벽들을 포함하며,
    상기 제3 이상기는 제3 유리 기판 및 상기 제3 유리 기판 내에 형성되고, 상기 제3 신호의 경로인 제3 도파로를 정의하는 제5 및 제6 도파로 측벽들을 포함하고,
    상기 제4 이상기는 제4 유리 기판 및 상기 제4 유리 기판 내에 형성되고, 상기 제4 신호의 경로인 제4 도파로를 정의하는 제7 및 제8 도파로 측벽들을 포함하며, 및
    상기 제1 내지 제4 이상기들은 SIW(Substrate integrated waveguide)인 것을 특징으로 하는 EPA(Electromagnetic Phased Array).
  2. 제1항에 있어서,
    상기 제1 내지 제4 유리 기판들 각각의 두께는 0.1mm 내지 0.6mm의 범위에 있는 것을 특징으로 하는 EPA.
  3. 제1항에 있어서,
    상기 제2 도파로의 길이는 상기 제1 도파로의 길이보다 더 길고, 상기 제3 도파로의 길이는 상기 제2 도파로의 길이보다 더 길며, 상기 제4 도파로의 길이는 상기 제3 도파로의 길이보다 더 긴 것을 특징으로 하는 EPA
  4. 제1항에 있어서,
    상기 제1 내지 제4 유리 기판들은 동일한 유리 기판의 부분인 것을 특징으로 하는 EPA.
  5. 제1항에 있어서,
    상기 제1 내지 제4 유리 기판들은 서로 분리된 별도의 유리 기판들인 것을 특징으로 하는 EPA.
  6. 제1항에 있어서,
    상기 제1 도파로의 평균 곡률은 제2 도파로의 평균 곡률보다 더 작은 것을 특징으로 하는 EPA.
  7. 제1항에 있어서,
    상기 제1 이상기 및 상기 신호 분배기 사이에 배치되고, 상기 제1 신호를 상기 제1 이상기에 전달하거나, 상기 제1 신호의 전달을 차단하는 제1 스위치 소자;
    상기 제2 이상기 및 상기 신호 분배기 사이에 배치되고, 상기 제2 신호를 상기 제2 이상기에 전달하거나, 상기 제2 신호의 전달을 차단하는 제2 스위치 소자;
    상기 제3 이상기 및 상기 신호 분배기 사이에 배치되고, 상기 제3 신호를 상기 제3 이상기에 전달하거나, 상기 제3 신호의 전달을 차단하는 제3 스위치 소자; 및
    상기 제4 이상기 및 상기 신호 분배기 사이에 배치되고, 상기 제4 신호를 상기 제4 이상기에 전달하거나 차단하는, 상기 제4 신호의 전달을 제4 스위치 소자를 더 포함하는 것을 특징으로 하는 EPA.
  8. 제1항에 있어서,
    상기 제1 이상기 및 제1 안테나 사이에 배치되고, 상기 제1 위상 변이 신호를 상기 제1 안테나에 전달하거나, 상기 제1 위상 변이 신호의 전달을 차단하는 제1 스위치 소자;
    상기 제2 이상기 및 제2 안테나 사이에 배치되고, 상기 제2 위상 변이 신호를 상기 제2 안테나에 전달하거나, 상기 제2 위상 변이 신호의 전달을 차단하는 제2 스위치 소자;
    상기 제3 이상기 및 제3 안테나 사이에 배치되고, 상기 제3 위상 변이 신호를 상기 제3 안테나에 전달하거나, 상기 제3 위상 변이 신호의 전달을 차단하는 제3 스위치 소자; 및
    상기 제4 이상기 및 제4 안테나 사이에 배치되고, 상기 제4 위상 변이 신호를 상기 제4 안테나에 전달하거나, 상기 제4 위상 변이 신호의 전달을 차단하는 제4 스위치 소자를 더 포함하는 것을 특징으로 하는 EPA.
  9. 제1항에 있어서,
    제1 내지 제8 도파로 측벽들은 각각 상기 제1 내지 제4 신호가 진행하는 방향인 제1 방향을 따라 정렬되어 배치되고, 각각 상기 제1 내지 제4 유리 기판들의 상면으로부터 하면까지 연장되는 복수의 도전성 비아들을 포함하는 것을 특징으로 하는 EPA.
  10. 제9항에 있어서,
    상기 제1 및 제2 측벽들에 포함된 상기 복수의 도전성 비아들은 상기 제1 방향을 따라 일렬로 배열된 것을 특징으로 하는 EPA.
  11. 제9항에 있어서,
    상기 제3 및 제8 측벽들에 포함된 상기 복수의 도전성 비아들은 상기 제1 방향을 따라 지그재그로 배열된 것을 특징으로 하는 EPA.
  12. 제1항에 있어서,
    상기 신호 분배기는 SIW로 구현된 것을 특징으로 하는 EPA.
  13. 제12항에 있어서,
    상기 신호 분배기는 상기 제1 내지 제4 이상기들과 연속적으로 형성된 것을 특징으로 하는 EPA.
  14. 유리 기판; 및
    상기 유리 기판 내에 도파로를 정의하는 제1 및 제2 도파로 측벽들을 포함하되,
    제1 및 제2 도파로 측벽들은 각각 상기 유리 기판의 상면에 평행한 제1 방향을 따라 정렬되어 배치되고, 각각 상기 유리 기판의 상면으로부터 하면까지 연장되는 복수의 도전성 비아들을 포함하는 것을 특징으로 하는 SIW.
  15. 제14항에 있어서,
    상기 도전성 비아들의 상면의 평면 형상은 원형이고, 상기 원형의 직경은30㎛ 내지 200㎛의 범위에 있는 것을 특징으로 하는 SIW.
  16. 제15항에 있어서,
    제1 도파로 측벽들 내에 포함된 상기 도전성 비아들의 피치는 상기 직경의 2배 내지 8배의 범위에 있는 것을 특징으로 하는 SIW.
  17. 제14항에 있어서,
    상기 도전성 비아들 각각은,
    상기 유리 기판의 상기 상면으로부터 상기 하면을 향한 테이퍼드 구조를 포함하는 상부 도전성 비아; 및
    상기 유리 기판의 상기 하면으로부터 상기 상면을 향한 테이퍼드 구조를 포함하는 하부 도전성 비아를 포함하는 것을 특징으로 하는 SIW.
  18. 제17항에 있어서,
    상기 상부 도전성 비아의 상기 유리 기판의 상기 상면에 수직한 제2 방향 길이는 상기 하부 도전성 비아의 상기 제2 방향 길이와 동일한 것을 특징으로 하는 SIW.
  19. 제17항에 있어서,
    상기 상부 도전성 비아의 상기 유리 기판의 상기 상면에 수직한 제2 방향 길이는 상기 하부 도전성 비아의 상기 제2 방향 길이와 다른 것을 특징으로 하는 SIW.
  20. 신호가 입력되는 입력 포트 및 상기 신호가 분할되어 출력되는 제1 내지 제4 출력 포트들을 포함하는 신호 분배기;
    각각 순서대로 상기 제1 내지 제4 출력 포트들에 연결되고 서로 다른 길이를 갖는 제1 내지 제4 도파로들; 및
    각각 순서대로 상기 제1 내지 제4 도파로들에 연결된 제1 내지 제4 안테나들; 을 포함하되,
    상기 신호 분배기 및 상기 제1 내지 제4 이상기들은 유리 기판에 기초한 SIW를 포함하는 것을 특징으로 하는 EPA.

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