KR20220093175A - 전계 효과 트랜지스터에 대한 제어 게이트 구조체 - Google Patents
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Abstract
반도체 위에 놓이는 게이트 유전체 및 게이트 유전체 위에 놓이는 제어 게이트를 포함하는 전계 효과 트랜지스터들, 및 그러한 전계 효과 트랜지스터들을 포함하는 장치. 제어 게이트는 다결정 실리콘을 함유하는 제1 다결정 실리콘 함유 물질의 인스턴스, 및 다결정 실리콘-게르마늄 또는 다결정 실리콘-게르마늄-탄소를 포함하는 제2 다결정 실리콘 함유 물질의 인스턴스를 포함할 수 있다.
Description
본 개시는 일반적으로 집적 회로들에 관한 것으로, 특히, 하나 이상의 실시예에서, 본 개시는 전계 효과 트랜지스터들에 대한 제어 게이트 구조체들에 관한 것이다.
집적 회로 디바이스들은 광범위한 전자 디바이스들을 관통한다. 하나의 특정 유형은 보통 간단히 메모리라고 지칭되는 메모리 디바이스들을 포함한다. 메모리 디바이스들은 통상적으로 컴퓨터들 또는 그 외 다른 전자 기기들에 내부, 반도체, 집적 회로 디바이스들로서 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SRDAM), 및 플래시 메모리를 포함하여 메모리의 많은 상이한 유형들이 있다.
플래시 메모리는 광범위한 전자 어플리케이션에 대한 비휘발성 메모리의 일반적인 소스로 개발되어져 왔다. 플래시 메모리는 통상적으로 메모리 밀도를 높이고, 신뢰성을 높이며, 전력 소비를 낮출 수 있는 1-트랜지스터 메모리 셀을 사용한다. 전하 저장 구조들(예를 들어, 플로팅 게이트들 또는 전하 트랩들)의 프로그래밍(보통 기록으로 지칭됨) 또는 다른 물리적 현상(예를 들어, 위상 변화 또는 분극)을 통한 메모리 셀들의 임계 전압(Vt)의 변화는 각 메모리 셀의 데이터 상태(예를 들어, 데이터 값)를 결정한다. 플래시 메모리 및 다른 비휘발성 메모리에 대한 상용으로는 개인용 컴퓨터, 개인용 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 기기, 휴대 전화 및 이동식 메모리 모듈을 포함하고, 비휘발성 메모리에 대한 용도가 계속해서 확대되고 있다.
NAND 플래시 메모리는 이른바 기본 메모리 셀 구성이 배열되는 논리 형태에 대한 플래시 메모리 디바이스의 공통 유형이다. 통상적으로, NAND 플래시 메모리에 대한 메모리 셀들의 어레이는 어레이의 로우의 각 메모리 셀의 제어 게이트가 함께 연결되어 액세스 라인, 이를테면 워드 라인을 형성하도록 배열된다. 어레이의 컬럼들은 선택 게이트들의 쌍, 예를 들어, 소스 선택 게이트와 드레인 선택 게이트 사이에 함께 직렬로 연결된 메모리 셀들의 스트링들(보통 NAND 스트링들이라 명명됨)을 포함한다. 각 소스 선택 트랜지스터는 소스에 연결될 수 있는 한편, 각 데이터 선택 트랜지스터는 데이터 라인, 이를테면 컬럼 비트 라인에 연결될 수 있다. 메모리 셀들의 스트링과 소스, 및/또는 셀들의 스트링과 데이터 라인 사이에 하나보다 많은 선택 게이트를 사용하는 변형 예들이 알려져 있다.
집적 회로 디바이스들의 전계 효과 트랜지스터들은 보통 상이한 물질들, 예를 들어, 유전체, 반도체 및/또는 전도성 물질들의 다수의 층들로 형성된다. 이들 트랜지스터들은 보통 트랜지스터의 제어 게이트에서 사용하기 위한 반도체 물질에 전도성을 부여하기 위해 도펀트 불순물을 이용한다. 피처 크기들 및 층 두께들이 감소됨에 따라, 도펀트 불순물의 확산의 제어가 보다 더 중요해질 수 있다.
도 1은 일 실시예에 따른, 전자 시스템의 부분으로서 프로세서와 통신하는 메모리의 간략화된 블록도이다.
도 2a 내지 도 2c는 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀들의 어레이의 부분들의 개략도들이다.
도 3a 내지 도 3j는 다양한 제조 스테이지들에서의 실시예에 따른 전계 효과 트랜지스터의 단면도들이다.
도 4a 내지 도 4c는 다른 실시예들에 따른 제어 게이트 구조체들을 도시하는 단면도들이다.
도 5는 실시예에 따른 데이터 경로를 도시하는 블록 개략도이다.
도 6a 내지 도 6f는 실시예들에 따른 제어 게이트 구조체들을 갖는 트랜지스터들을 포함할 수 있는 집적 회로 디바이스의 데이터 경로에서 발견될 수 있는 바와 같은 다양한 회로 요소들의 개략도들이다.
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도 4a 내지 도 4c는 다른 실시예들에 따른 제어 게이트 구조체들을 도시하는 단면도들이다.
도 5는 실시예에 따른 데이터 경로를 도시하는 블록 개략도이다.
도 6a 내지 도 6f는 실시예들에 따른 제어 게이트 구조체들을 갖는 트랜지스터들을 포함할 수 있는 집적 회로 디바이스의 데이터 경로에서 발견될 수 있는 바와 같은 다양한 회로 요소들의 개략도들이다.
이하의 발명을 실시하기 위한 구체적인 내용에서, 이의 부분을 형성하고 예시로서 구체적인 실시예들이 도시되는 첨부 도면들이 참조된다. 도면들에서, 같은 참조 부호들은 여러 도면들에 걸쳐 실질적으로 유사한 구성요소들을 기술한다. 본 개시의 범위에서 벗어나지 않고 다른 실시예들이 이용될 수 있고 구조적, 논리적 그리고 전기적 변경이 이루어질 수 있다. 그러므로, 아래의 상세한 설명은 제한적인 의미로 받아들여서는 안된다.
여기서 사용되는 "반도체"라는 용어는 예를 들어, 물질의 층, 웨이퍼 또는 기판을 지칭 할 수 있고, 임의의 기본 반도체 구조를 포함한다. "반도체"는 실리콘 온 사파이어(SOS) 기술, 실리콘 온 절연체(SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑된 반도체 및 도핑되지 않은 반도체, 베이스 반도체 구조에 의해 지지되는 실리콘의 에픽택셜 층 뿐만 아니라, 당업자에게 주지되어 있는 다른 반도체 구조들을 포함하는 것으로 이해되어야 한다. 또한, 이하의 구체적인 내용에서 반도체가 지칭될 때, 이전 공정 단계들은 베이스 반도체 구조에서 영역들/접합부들을 형성하기 위해 이용되었을 수 있고, 반도체라는 용어는 그러한 영역들/접합부들을 포함하는 하지의 층들을 포함할 수 있다.
본원에서 사용될 때, 용어 "전도성", 뿐만 아니라 이의 다양한 관련 형태들, 예를 들어, 전도한다, 전도성으로, 전도하는, 전도, 전도성 등은 문맥상 달리 명백하지 않는 한 전기적 전도성을 지칭한다. 유사하게, 본원에서 사용될 때, 용어 "연결하는", 뿐만 아니라 이의 다양한 관련 형태들, 예를 들어, 연결한다, 연결되는, 연결 등은 문맥상 달리 명백하지 않는 한 전기적 연결을 지칭한다.
본원에서는 값들이 동일하나 것으로 의도될 수도 있는 경우에도, 산업 처리 및 동작의 변동성 및 정확성이 이의 의도된 값들과의 차이를 초래할 수 있다는 것이 인식된다. 이러한 가변성 및 정확성은 일반적으로 집적 회로 디바이스의 제조 및 동작에 이용되는 기술에 의존할 것이다. 이에 따라, 값들이 동일한 것으로 의도된다면, 이들 값들은 이들의 결과 값들에 관계없이 동일한 것으로 간주된다.
도 1은 일 실시예에 따른, 전자 시스템 형태의 제3 장치의 부분으로서, 프로세서(130) 형태의 제2 장치와 통신하는 메모리(예를 들어, 메모리 디바이스)(100) 형태의 제1 장치의 간략화된 블록도이다. 전자 시스템들의 일부 예로는 개인용 컴퓨터, 개인용 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 기기, 휴대 전화 등을 포함한다. 메모리 디바이스(100) 외부의 프로세서(130), 예를 들어, 제어기는 메모리 제어기 또는 다른 외부 호스트 기기일 수 있다.
메모리 디바이스(100)는 논리적으로 로우들 및 컬럼들로 배열된 메모리 셀들의 어레이(104)를 포함한다. 논리적 로우의 메모리 셀들은 통상적으로 동일한 액세스 라인(워드 라인으로 통칭됨)에 연결되는 한편 논리적 컬럼의 메모리 셀들은 통상적으로 동일한 데이터 라인(비트 라인으로 통칭됨)에 선택적으로 연결된다. 단일의 액세스 라인은 메모리 셀들의 하나보다 많은 논리적 로우와 연관될 수 있고 단일의 데이터 라인은 하나보다 많은 논리적 컬럼과 연관될 수 있다. 메모리 셀들의 어레이(104)의 적어도 일부분의 메모리 셀들(도 1에 도시되지 않음)은 적어도 두 개의 타겟 데이터 상태들 중 하나로 프로그래밍될 수 있다.
로우 디코드 회로부(108) 및 컬럼 디코드 회로부(110)는 어드레스 신호들을 디코딩하기 위해 제공된다. 어드레스 신호들은 메모리 셀들의 어레이(104)에 액세스하기 위해 수신 및 디코딩된다. 메모리 디바이스(100)는 또한 메모리 디바이스(100)로의 명령들, 어드레스들 및 데이터의 입력뿐만 아니라 메모리 디바이스(100)로부터의 데이터 및 상태 정보의 출력을 관리하기 위한 입/출력(I/O) 제어 회로부(112)를 포함한다. 어드레스 레지스터(114)는 디코딩 전에 어드레스 신호들을 래칭하도록 I/O 제어 회로부(112) 및 로우 디코드 회로부(108) 및 컬럼 디코드 회로부(110)와 통신한다. 커맨드 레지스터(124)는 들어오는 커맨드들을 래칭하도록 I/O 제어 회로부(112) 및 제어 로직(116)과 통신한다.
제어기(예를 들어, 메모리 디바이스(100) 내부의 제어 로직(116))는 명령들에 응답하여 메모리 셀들의 어레이(104)에 대한 액세스를 제어하고 외부 프로세서(130)에 대한 상태 정보를 생성한다, 즉, 제어 로직(116)은 메모리 셀들의 어레이(104)에 관한 액세스 동작들(예를 들어, 감지 동작들[이는 판독 동작들 및 검증 동작들을 포함할 수 있음], 프로그래밍 동작들 및/또는 소거 동작들)을 수행하도록 구성된다. 제어 로직(116)은 어드레스들에 응답하여 로우 디코드 회로부(108) 및 컬럼 디코드 회로부(110)를 제어하도록 로우 디코드 회로부(108) 및 컬럼 디코드 회로부(110)와 통신한다.
제어 로직(116)은 또한, 캐시 레지스터(118)와도 통신한다. 캐시 레지스터(118)는 메모리 셀들의 어레이(104)가 각각 다른 데이터를 기록 또는 판독 중인 동안 데이터를 일시적으로 저장하기 위해 제어 로직(116)에 의해 지시되는 바에 따라 들어오거나 나가는 데이터 중 어느 하나를 래칭한다. 프로그래밍 동작(예를 들어, 기록 동작) 동안, 데이터는 메모리 셀들의 어레이(104)로의 전달을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)로 전달될 수 있고; 그 다음 새로운 데이터는 I/O 제어 회로부(112)로부터 캐시 레지스터(118)에 래칭될 수 있다. 판독 동작 동안, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로부(112)로 전달될 수 있고; 그 다음 새로운 데이터는 데이터 레지스터(120)로부터 캐시 레지스터(118)로 전달될 수 있다. 캐시 레지스터(118) 및/또는 데이터 레지스터(120)는 메모리 디바이스(100)의 페이지 버퍼를 형성할 수 있다(예를 들어, 그것의 일부분을 형성할 수 있다). 페이지 버퍼는 예를 들어, 해당 메모리 셀에 연결된 데이터 라인의 상태를 감지함으로써, 메모리 셀들의 어레이(104)의 메모리 셀의 데이터 상태를 감지하기 위한 감지 디바이스들(도 1에 도시되지 않음)을 더 포함할 수 있다. 상태 레지스터(122)는 프로세서(130)로의 출력을 위해 상태 정보를 래칭하기 위해 I/O 제어 회로부(112) 및 제어 로직(116)과 통신할 수 있다. I/O 제어 회로부(112), 및/또는 메모리(100)의 다른 회로부는 하나 이상의 실시예에 따른 구조체를 갖는 트랜지스터들(도 1에 도시되지 않음)을 포함할 수 있다.
메모리 디바이스(100)는 프로세서(130)로부터 제어 링크(132)를 통해 제어 로직(116)에서 제어 신호들을 수신한다. 제어 신호들은 칩 인에이블(CE#), 명령 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 기록 인에이블(WE#), 판독 인에이블(RE#) 및 기록 보호(WP#)를 포함할 수 있다. 메모리 디바이스(100)의 성질에 따라 추가 또는 대안적인 제어 신호들(도시되지 않음)이 제어 링크(132)를 통해 더 수신될 수 있다. 메모리 디바이스(100)는 프로세서(130)로부터 다중화된 입력/출력(I/O) 버스(134)를 통해 커맨드 신호들(커맨드들을 나타냄), 어드레스 신호들(어드레스들을 나타냄), 및 데이터 신호들(데이터를 나타냄)을 수신하고 I/O 버스(134)를 통해 프로세서(130)로 데이터를 출력한다.
예를 들어, 명령들은 I/O 제어 회로부(112)에서 I/O 버스(134)의 입/출력(I/O) 핀들([7:0])을 통해 수신될 수 있고 그 다음 명령 레지스터(124)에 기록될 수 있다. 어드레스들은 I/O 제어 회로부(112)에서 I/O 버스(134)의 입/출력(I/O) 핀들([7:0])을 통해 수신될 수 있고, 그 후 어드레스 레지스터(114)에 기록될 수 있다. 데이터는 8 비트 기기의 경우 입/출력(I/O) 핀들([7:0]) 또는 16 비트 기기의 경우 입/출력(I/O) 핀들([15:0])을 통해 I/O 제어 회로부(112)에서 수신될 수 있고 그 다음 캐시 레지스터(118)에 기록될 수 있다. 후속해서, 데이터는 메모리 셀들(104)의 어레이를 프로그래밍하기 위해 데이터 레지스터(120)에 기록될 수 있다. 다른 실시예에서, 캐시 레지스터(118)는 제외될 수 있고, 데이터는 데이터 레지스터(120)에 바로 기록될 수 있다. 데이터는 또한, 8 비트 기기의 경우 입/출력(I/O) 핀들([7:0]) 또는 16 비트 기기의 경우 입/출력(I/O) 핀들([15:0])을 통해 출력될 수 있다. I/O 핀들이 참조될 수 있지만, 이들은 통상적으로 사용되는 바와 같은 전도성 패드들 또는 전도성 범프들과 같은 외부 디바이스(예를 들어, 프로세서(130))에 의해 메모리 디바이스(100)에 대한 전기적 연결을 제공하는 임의의 전도성 노드를 포함할 수 있다.
당업자들은 추가 회로부 및 신호들이 제공될 수 있고, 도 1의 메모리 디바이스(100)가 간략화되었음을 이해할 것이다. 도 1을 참조하여 설명된 다양한 블록 구성요소들의 기능은 반드시 집적 회로 디바이스의 개별 구성요소들 또는 구성요소 부분들로 분리되는 것은 아닐 수 있다는 것이 인식되어야 한다. 예를 들어, 집적 회로 디바이스의 단일 구성요소 또는 구성요소 부분이 도 1의 하나보다 많은 블록 구성요소의 기능을 수행하도록 적응될 수 있다. 대안적으로, 집적 회로 디바이스의 하나 이상의 구성요소 또는 구성요소 부분은 도 1의 단일 블록 구성요소의 기능을 수행하도록 조합될 수도 있다.
또한, 특정 I/O 핀들은 다양한 신호의 수신 및 출력에 대해 일반적인 규약들에 따라 설명되지만, 다양한 실시예에서 다른 조합들 또는 수의 I/O 핀들(또는 다른 I/O 노드 구조들)이 사용될 수 있음이 유의된다.
도 2a는 예를 들어, 메모리 셀들의 어레이(104)의 일부분으로서, 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀들의 어레이(200A), 이를테면 NAND 메모리 어레이의 일부분의 개략도이다. 메모리 어레이(200A)는 액세스 라인들, 이를테면 워드 라인들(2020 내지 202N), 및 데이터 라인들, 이를테면 비트 라인들(2040 내지 204M)을 포함한다. 워드 라인들(202)은 다 대 일 관계로 도 2a에 도시되지 않은 전역 액세스 라인들(예를 들어, 전역 워드 라인들)에 연결될 수 있다. 일부 실시예들의 경우, 메모리 어레이(200A)는 예를 들어, 전도성 유형, 이를테면 예를 들어 p-웰을 형성하기 위한, p-형 전도성, 또는 예를 들어 n-웰을 형성하기 위한 n-형 전도성을 갖도록 전도성으로 도핑될 수 있는 반도체 위에 형성될 수 있다.
메모리 어레이(200A)는 로우들(각각 워드 라인(202)에 대응함) 및 컬럼들(각각 비트 라인(204)에 대응함)으로 배열될 수 있다. 각 컬럼은 직렬 연결된 메모리 셀들(예를 들어, 비휘발성 메모리 셀들)의 스트링, 이를테면 NAND 스트링들(2060 내지 206M) 중 하나를 포함할 수 있다. 각 NAND 스트링(206)은 공통 소스(SRC)(216)에 연결(예를 들어, 선택적으로 연결)될 수 있고 메모리 셀들(2080 내지 208N)을 포함할 수 있다. 메모리 셀들(208)은 데이터의 저장을 위한 비휘발성 메모리 셀들을 나타낸다. 각 NAND 스트링(206)의 메모리 셀들(208)은 선택 게이트(210)(예를 들어, 전계 효과 트랜지스터), 이를테면 선택 게이트들(2100 내지 210M) 중 하나(예를 들어, 선택 게이트 소스로 총칭되는 소스 선택 트랜지스터들일 수 있는)와 선택 게이트(212)(예를 들어, 전계 효과 트랜지스터), 이를테면 선택 게이트들(2120 내지 212M) 중 하나(예를 들어, 선택 게이트 드레인으로 통칭되는 드레인 선택 트랜지스터들일 수 있는) 사이에 직렬로 연결될 수 있다. 선택 게이트들(2100 내지 210M)은 소스 선택 라인(SGS)과 같은 선택 라인(214)에 공통으로 연결될 수 있고, 선택 게이트들(2120 내지 212M)은 드레인 선택 라인(SGD)과 같은 선택 라인(215)에 공통으로 연결될 수 있다. 종래의 전계 효과 트랜지스터들로서 도시되었지만, 선택 게이트들(210 및 212)은 메모리 셀들(208)과 유사한(예를 들어, 동일한) 구조를 이용할 수 있다. 선택 게이트들(210 및 212)은 직렬로 연결된 복수의 선택 게이트를 나타낼 수 있으며, 직렬의 각 선택 게이트는 동일하거나 독립적인 제어 신호를 수신하도록 구성된다.
각 선택 게이트(210)의 소스는 공통 소스(216)에 연결될 수 있다. 각 선택 게이트(210)의 소스는 대응하는 NAND 스트링(206)의 메모리 셀(2080)에 연결될 수 있다. 에를 들어, 선택 게이트(2100)의 드레인은 대응하는 NAND 스트링(2060)의 메모리 셀(2080)에 연결될 수 있다. 그에 따라, 각 선택 게이트(210)는 대응하는 NAND 스트링(206)을 공통 소스(216)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(210)의 제어 게이트는 선택 라인(214)에 연결될 수 있다.
각 선택 게이트(212)의 드레인은 대응하는 NAND 스트링(206)에 대한 비트 라인(204)에 연결될 수 있다. 예를 들어, 각 선택 게이트(2120)의 드레인은 대응하는 NAND 스트링(2060)에 대한 비트 라인(204)에 연결될 수 있다. 각 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 메모리 셀(208N)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 소스는 대응하는 NAND 스트링(2060)의 메모리 셀(208N)에 연결될 수 있다. 따라서, 각 선택 게이트(212)는 대응하는 NAND 스트링(206)을 대응하는 비트 라인(204)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(212)의 제어 게이트는 선택 라인(215)에 연결될 수 있다.
도 2a의 메모리 어레이는 준 2차원 메모리 어레이일 수 있고 예를 들어, 공통 소스(216), NAND 스트링들(206) 및 비트 라인들(204)이 실질적으로 평행한 평면들에서 연장되는 대체로 평면형 구조를 가질 수 있다. 대안적으로,도 2a의 메모리 어레이는 예를 들어, NAND 스트링들(206)이 공통 소스(216)를 포함하는 평면에 그리고 공통 소스(216)를 포함하는 평면에 실질적으로 평행할 수 있는 비트 라인들(204)을 포함하는 평면에 실질적으로 수직하게 연장될 수 있는 3차원 메모리 어레이일 수 있다.
메모리 셀들(208)의 통상적인 구성은 도 2a에 도시된 바와 같이, (예를 들어, 임계 전압의 변화를 통해) 메모리 셀의 데이터 상태를 결정할 수 있는 데이터 저장 구조체(234)(예를 들어, 플로팅 게이트, 전하 트랩, 또는 전하를 저장하도록 구성된 저장 구조체 등), 및 제어 게이트(236)를 포함한다. 데이터 저장 구조체(234)는 전도성 및 유전체 구조체들 양자를 포함할 수 있는 한편, 제어 게이트(236)는 일반적으로 하나 이상의 전도성 물질로 형성된다. 일부 경우, 메모리 셀들(208)은 정의된 소스/드레인(예를 들어, 소스)(230) 및 정의된 소스/드레인(예를 들어, 드레인)(232)을 더 가질 수 있다. 메모리 셀들(208)은 워드 라인(202)에 연결되는(그리고 일부 경우, 이를 형성하는) 제어 게이트들(236)을 갖는다.
메모리 셀들(208)의 컬럼은 소정의 비트 라인(204)에 선택적으로 연결되는 NAND 스트링(206) 또는 복수의 NAND 스트링들(206)일 수 있다. 메모리 셀들(208)의 로우는 소정의 워드 라인(202)에 공통으로 연결되는 메모리 셀들(208)일 수 있다. 메모리 셀들(208)의 로우는 소정의 워드 라인(202)에 공통으로 연결되는 모든 메모리 셀(208)을 포함할 수 있지만, 반드시 그러할 필요는 없다. 메모리 셀들(208)의 로우들은 보통 메모리 셀들(208)의 물리적 페이지들의 하나 이상의 그룹으로 분할될 수 있고, 메모리 셀들(208)의 물리적 페이지들은 보통 소정의 워드 라인(202)에 공통으로 연결되는 모든 다른 메모리 셀(208)을 포함한다. 예를 들어, 워드 라인(202N)에 공통으로 연결되고 짝수 비트 라인들(204)(예를 들어, 비트 라인들(2040, 2042, 2044 등))에 선택적으로 연결되는 메모리 셀들(208)은 메모리 셀들(208)의 하나의 물리적 페이지(예를 들어, 짝수 메모리 셀들)일 수 있는 한편, 워드 라인(202N)에 공통으로 연결되고 홀수 비트 라인들(204)(예를 들어, 비트 라인들(2041, 2043, 2045 등))에 선택적으로 연결되는 메모리 셀들(208)은 메모리 셀들(208)의 다른 물리적 페이지(예를 들어, 홀수 메모리 셀들)일 수 있다. 비트 라인들(2043-2045)은 도 2a에 명시적으로 도시되지 않지만, 도면으로부터 메모리 셀들의 어레이(200A)의 비트 라인들(204)은 비트 라인(2040)으로부터 비트 라인(204M)으로 연속하여 번호가 매겨질 수 있음이 분명하다. 소정의 워드 라인(202)에 공통으로 연결되는 메모리 셀들(208)의 다른 그룹들 또한 메모리 셀들(208)의 물리적 페이지를 정의할 수 있다. 특정 메모리 디바이스들의 경우, 소정의 워드 라인에 공통으로 연결되는 모든 메모리 셀은 메모리 셀들의 물리적 페이지인 것으로 간주될 수 있다. 단일 판독 동작 동안 판독되거나 단일 프로그래밍 동작 동안 프로그래밍되는 메모리 셀들의 물리적 페이지(예를 들어, 메모리 셀들의 상측 또는 하측 페이지)의 일부분(일부 실시예에서, 여전히 전체 로우일 수 있음)은 메모리 셀들의 논리적 페이지인 것으로 간주될 수 있다. 메모리 셀들의 블록은 워드 라인들(2020-202N)에 연결되는 모든 메모리 셀(예를 들어, 공통 워드 라인들(202)을 공유하는 모든 NAND 스트링(206))과 같이 함께 소거되도록 구성된 메모리 셀들을 포함할 수 있다. 명백하게 구별되지 않는 한, 여기서 메모리 셀들의 페이지에 대한 지칭은 메모리 셀들의 논리적 페이지의 메모리 셀들을 지칭한다.
도 2a의 예가 NAND 플래시와 관련하여 논의되었지만, 본원에서 설명된 실시예들 및 개념들은 특정 어레이 아키텍처 또는 구조로 제한되지 않고, 다른 구조들(예를 들어, SONOS, 또는 전하를 저장하도록 구성된 저장 구조) 및 다른 아키텍처들(예를 들어, AND 어레이들, NOR 어레이들 등)을 포함할 수 있다.
도 2b는 예를 들어, 메모리 셀들의 어레이(104)의 일부분으로서, 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 바와 같은 메모리 셀들의 어레이(200B)의 일부분의 또 다른 개략도이다. 도 2b에서 같은 번호가 매겨진 요소들은 도 2a에 대하여 제공된 바와 같은 설명에 대응한다. 도 2b는 3차원 NAND 메모리 어레이 구조의 일례의 추가 세부 사항을 제공한다. 3차원 NAND 메모리 어레이(200B)는 반도체 필라들을 포함할 수 있는 수직 구조들을 통합할 수 있으며, 이때 필라(pillar)의 일부분이 NAND 스트링들(206)의 메모리 셀들의 채널 영역으로서의 역할을 할 수 있다. NAND 스트링들(206)은 각각 선택 트랜지스터(212)(예를 들어, 드레인 선택 트랜지스터들일 수 있어, 선택 게이트 드레인이라고 통칭됨)에 의해 비트 라인(2040-204M)에, 그리고 선택 트랜지스터(210)(예를 들어, 소스 선택 트랜지스터들일 수 있어, 선택 게이트 소스로서 통칭됨)에 의해 공통 소스(216)에 선택적으로 연결될 수 있다. 다수의 NAND 스트링들(206)은 동일한 비트 라인(204)에 선택적으로 연결될 수 있다. NAND 스트링들(206)의 서브 세트들은 NAND 스트링(206)과 비트 라인(204) 사이의 특정 선택 트랜지스터들(212)을 각각 선택적으로 활성화하기 위해 선택 라인들(2150-215K)을 바이어싱함으로써 그것들의 각각의 비트 라인들(204)에 연결될 수 있다. 선택 트랜지스터들(210)은 선택 라인(214)을 바이어싱함으로써 활성화될 수 있다. 각 워드 라인(202)은 메모리 어레이(200B)의 메모리 셀들의 다수의 로우들에 연결될 수 있다. 특정 워드 라인(202)에 의해 서로 공통으로 연결되는 메모리 셀들의 로우들은 티어들(tiers)이라고 총칭될 수 있다.
3차원 NAND 메모리 어레이(200B)는 주변 회로부(226) 위에 형성될 수 있다. 주변 회로부(226)는 메모리 어레이(200B)에 액세스하기 위한 다양한 회로부를 나타낼 수 있다. 주변 회로부(226)는 상보형 회로 요소들을 포함할 수 있다. 예를 들어, 주변 회로부(226)는 동일한 반도체 기판 상에 형성된 n-채널과 p-채널 트랜지스터들 양자, 통상적으로 CMOS라고 지칭되는 공정, 또는 상보형 금속-산화물-반도체들을 포함할 수 있다. CMOS는 보통 집적 회로 제조 및 설계의 진보로 인해 엄격한 금속-산화물-반도체 구성을 더 이상 이용하지 않지만, CMOS 명칭은 편의의 문제로서 남아있다.
도 2c는 예를 들어, 메모리 셀들의 어레이(104)의 일부분으로서, 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀들의 어레이(200C)의 일부분의 추가 개략도이다. 도 2c에서 같은 번호가 매겨진 요소들은 도 2a에 대하여 제공된 바와 같은 설명에 대응한다. 메모리 셀들의 어레이(200C)는 도 2a에 도시된 바와 같이, 직렬 연결된 메모리 셀들의 스트링들(예를 들어, NAND 스트링들)(206), 액세스(예를 들어, 워드) 라인들(202), 데이터(예를 들어, 비트) 라인들(204), 선택 라인들(214)(예를 들어, 소스 선택 라인들), 선택 라인들(215)(예를 들어, 드레인 선택 라인들) 및 소스(216)를 포함할 수 있다. 메모리 셀들의 어레이(200A)의 일부분은 예를 들어, 메모리 셀들의 어레이(200C)의 일부분일 수 있다. 도 2c는 NAND 스트링들(206)을 메모리 셀들의 블록들(250), 예를 들어, 메모리 셀들의 블록들(2500-250L)로의 그룹화들을 도시한다. 메모리 셀들(250)의 블록들은 단일 소거 동작에서 함께 소거될 수 있는 메모리 셀들(208)의 그룹들일 수 있으며, 때로 소거 블록들로 지칭된다. 메모리 셀들의 각 블록(250)은 단일 선택 라인(215), 예를 들어, 선택 라인(2150)과 공통으로 연관된 NAND 스트링들(206)을 나타낼 수 있다. 메모리 셀들의 블록(2500)에 대한 소스(216)는 메모리 셀들의 블록(250L)에 대한 소스(216)와 동일한 소스일 수 있다. 예를 들어, 메모리 셀들의 각 블록(2500-250L)은 소스(216)에 공통적으로 선택적으로 연결될 수 있다. 메모리 셀들(250)의 하나의 블록의 액세스 라인들(202) 및 선택 라인들(214 및 215)은 메모리 셀들의 블록들(2500 내지 250L)의 메모리 셀들의 임의의 다른 블록의 액세스 라인들(202) 및 선택 라인들(214 및 215) 각각에 직접 연결되지 않을 수 있다.
데이터 라인들(2040-204M)은 메모리의 데이터 버퍼의 일부분일 수 있는 버퍼 부분(240)에 연결(예를 들어, 선택적으로 연결)될 수 있다. 버퍼 부분(240)은 메모리 평면(예를 들어, 메모리 셀들의 블록들의 세트(2500-250L))에 대응할 수 있다. 버퍼 부분(240)은 각 데이터 라인들(204) 상에 표시되는 데이터 값들을 감지하기 위한 감지 회로들(도 2c에 도시되지 않음)을 포함할 수 있다.
도 3a 내지 도 3j는 다양한 제조 스테이지들에서의 실시예에 따른 전계 효과 트랜지스터의 단면도들이다. 도 3a에서, 유전체(362)는 반도체(360) 위에 놓이게(예를 들어, 상에) 형성될 수 있다. 반도체(360)는 단결정 실리콘 또는 다른 반도체 물질을 포함할 수 있다. 반도체(360)는 전도성 유형, 예를 들어 p-형 전도성을 가질 수 있다. 유전체(362)는 일반적으로 하나 이상의 유전체 물질로 형성될 수 있다. 예를 들어, 유전체(362)는 산화물, 예를 들어 이산화실리콘(SiO2)을 포함하거나, 이로 구성되거나, 또는 이로 본질적으로 구성될 수 있고/있거나, 고-K 유전체 물질, 이를테면 산화알루미늄(AlOx), 산화하프늄(HfOx), 산화 하프늄 알루미늄(HfAlOx), 산화 하프늄 실리콘(HfSiOx), 산화란타늄(LaOx), 산화탄탈륨(TaOx), 산화지르코늄(ZrOx), 산화 지르코늄 알루미늄(ZrAlOx), 산화이트륨(Y2O3) 등뿐만 아니라, 임의의 다른 유전체 물질을 포함하거나, 이로 구성되거나, 이로 본질적으로 구성될 수 있다. 일례로서, 유전체(362)는 아래에 놓인 실리콘 함유 반도체(360)와 산소의 반응에 의해 형성된 열 산화물 - 이는 예를 들어 O2 또는 O3를 함유하는 대기를 포함할 수 있음 - 일 수 있다. 유전체(362)는 미래의 트랜지스터의 게이트 유전체에 대응할 수 있다.
도 3b에서, 제1 다결정 실리콘 함유 물질의 제1 인스턴스(3640)가 유전체(362) 위에 놓이게(예를 들어, 상에) 형성될 수 있다. 제1 다결정 실리콘 함유 물질은 통상적으로 폴리실리콘이라고 지칭되는 다결정 실리콘을 함유할 수 있다. 제1 다결정 실리콘 함유 물질은 또한, 폴리실리콘으로 본질적으로 이루어질 수 있다. 이와 관련하여, 제1 다결정 실리콘 함유 물질은 실리콘 이외의 미량의 원소들, 또는 각 그러한 미량 원소 0.1 원자 백분율 미만(<0.1 원자%)을 함유할 수 있으며, 이러한 미량 원소들의 총 농도는 1 at% 미만이다. 제1 다결정 실리콘 함유 물질은 예를 들어, 화학 기상 증착(CVD), 저압 CVD(LPCVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 다결정 물질들은 일반적으로 결정질 구조를 갖는 물질의 많은 입자들, 예를 들어 결정립들을 함유하며, 여기서 개별 입자들은 서로에 대해 랜덤으로 배향될 수 있다.
도 3c에서, 제2 다결정 실리콘 함유 물질의 제1 인스턴스(3660)가 제1 다결정 실리콘 함유 물질의 제1 인스턴스(3640) 위에 놓이게(예를 들어, 상에) 형성될 수 있다. 제2 다결정 실리콘 함유 물질의 제1 인스턴스(3660)는 제1 다결정 실리콘 함유 물질의 제1 인스턴스(3640)에 바로 인접(예를 들어, 이와 접촉)할 수 있다. 제2 다결정 실리콘 함유 물질은 다결정 실리콘-게르마늄 또는 다결정 실리콘-게르마늄-탄소를 함유할 수 있다. 제2 다결정 실리콘 함유 물질의 결정립들은 일반적으로 화학식 SiXGeYCZ(여기서 X + Y + Z = 1, 0.05 <= Y <= 0.30, 및 0 <= Z <= 0.10)로 나타내어질 수 있다. 제2 다결정 실리콘 함유 물질은 또한, 다결정 실리콘-게르마늄 또는 다결정 실리콘-게르마늄-탄소로 본질적으로 구성될 수 있다. 이와 관련하여, 제2 다결정 실리콘 함유 물질은 실리콘, 게르마늄 및 탄소 이외의 미량의 원소들, 또는 각 그러한 미량 원소 0.1 원자 백분율 미만(<0.1 원자%)을 함유할 수 있으며, 이러한 미량 원소들의 총 농도는 1 at% 미만이다. 제2 다결정 실리콘 함유 물질은 예를 들어, 화학 기상 증착(CVD), 저압 CVD(LPCVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 제2 다결정 실리콘 함유 물질의 입자들은 제1 다결정 실리콘 함유 물질의 입자들과 동일한 결정 구조, 예를 들어, 다이아몬드 격자 구조를 가질 수 있다.
도 3d에서, 제1 다결정 실리콘 함유 물질의 제2 인스턴스(3641)가 제2 다결정 실리콘 함유 물질의 제1 인스턴스(3660) 위에 놓이게(예를 들어, 상에) 형성될 수 있다. 제1 다결정 실리콘 함유 물질의 제2 인스턴스(3641)는 제2 다결정 실리콘 함유 물질의 제1 인스턴스(3660)에 바로 인접(예를 들어, 이와 접촉)할 수 있다. 도 3e에서, 제2 다결정 실리콘 함유 물질의 제2 인스턴스(3661)가 제1 다결정 실리콘 함유 물질의 제2 인스턴스(3641) 위에 놓이게(예를 들어, 상에) 형성될 수 있다. 제2 다결정 실리콘 함유 물질의 제2 인스턴스(3661)는 제1 다결정 실리콘 함유 물질의 제2 인스턴스(3641)에 바로 인접(예를 들어, 이와 접촉)할 수 있다. 도 3f에서, 제1 다결정 실리콘 함유 물질의 제3 인스턴스(3642)가 제2 다결정 실리콘 함유 물질의 제2 인스턴스(3661) 위에 놓이게(예를 들어, 상에) 형성될 수 있다. 제1 다결정 실리콘 함유 물질의 제3 인스턴스(3642)는 제2 다결정 실리콘 함유 물질의 제2 인스턴스(3661)에 바로 인접(예를 들어, 이와 접촉)할 수 있다. 제1 다결정 실리콘 함유 물질 및 제2 다결정 실리콘 함유 물질의 교번 인스턴스들은 집합적으로 미래의 트랜지스터의 제어 게이트 구조체로서 지칭될 수 있다.
도 3g에서, 제어 게이트 구조체는 붕소 또는 다른 도펀트 불순물로 전도성으로 도핑될 수 있다. 본원에서의 목적을 위해, 도펀트 불순물은 제1 및 제2 다결정 실리콘 함유 물질들의 인스턴스들에 벌크 전도성을 부여하기 위해 제어 게이트 구조체에 첨가되는 이온, 원소 또는 분자, 또는 이온들, 원소들 및/또는 분자들의 일부 조합이다. 이러한 도핑은 붕소 함유 분자들, 예를 들어, BF2, BF3 B2H6의 해리로부터 화살표(368)로 개념적으로 도시된 바와 같은 붕소 이온들의 가속을 수반할 수 있다. 이러한 도핑 공정들의 예들은 플라즈마 도핑(PLAD) 및/또는 빔-라인 주입을 포함할 수 있다. 어닐링 공정이 제어 게이트 구조 내에 주입된 붕소를 확산시키기 위해 사용될 수 있다. 폴리실리콘으로만 형성된 종래 기술의 제어 게이트 구조들에서, 이러한 어닐링의 결과로서의 붕소의 확산뿐만 아니라, 다른 회로 구성요소들에 대한 후속 처리로부터의 열 버짓으로부터 기인하는 추가적인 확산은 유전체(362) 내로 그리고/또는 이를 통해 확장될 수 있다. 대조적으로, 게르마늄, 또는 게르마늄 및 탄소를 더 함유하는 제2 다결정 실리콘 함유 물질의 인스턴스들은 폴리실리콘으로만 형성된 제어 게이트 구조와 비교하여 유전체(362) 내로의 그리고/또는 이를 통한 붕소의 확산의 감소를 가능하게 할 수 있다. 유전체(362)를 통한, 그리고 이에 따른 트랜지스터의 채널 영역 내로의 붕소의 침투는 일반적으로 얇은 게이트 유전체로 인한 저전압 트랜지스터들의 스케일링에 대한 상당한 제한인 것으로 여겨지며, 이는 25Å 이하일 수 있다.
도 3h에서, 유전체 캡(370)이 제1 다결정 실리콘 함유 물질(3642)의 제3 인스턴스 위에 놓이게(예를 들어, 상에) 형성될 수 있다. 유전체 캡(370)은 일반적으로 하나 이상의 유전체 물질로 형성될 수 있다. 일례로서, 유전체 캡(370)은 실리콘 질화물(SiN)일 수 있다. 패터닝된 마스크(372)는 유전체 캡(370) 위에 놓이게(예를 들어, 상에) 형성될 수 있다. 패터닝된 마스크(372)는 미래의 트랜지스터의 게이트 스택을 정의하도록 제거될, 유전체 캡(370)의 부분들, 제1 및 제2 다결정 실리콘 함유 물질들(364 및 366)의 인스턴스들, 및 유전체(362)를 정의할 수 있다.
포토리소그래픽 공정들은 보통 집적 회로 제조에서 원하는 패턴을 정의하기 위해 사용된다. 포토리소그래픽 공정에서, 포토레지스트 층은 인-공정 디바이스의 표면 상에 형성될 수 있다. 포토레지스트 층은 광 또는 다른 전자기 방사선에 노출 시 제거 용이성이 변경되는 감광성 폴리머를 함유할 수 있다. 패턴을 정의하기 위해, 포토레지스트 층은 아래에 놓인 층의 부분들을 노출시키기 위해 방사선에 선택적으로 노출된 후 현상될 수 있다. 포지티브 레지스트 시스템에서, 방사선에 노출된 포토레지스트 층의 부분들은 광가용화되고, 포토리소그래픽 마스크는 패터닝된 마스크를 정의하기 위해 현상 후에 남아 있는 포토레지스트 층의 부분들로부터의 방사선을 차단하도록 설계된다. 네지티브 레지스트 시스템들에서, 방사선에 노출된 포토레지스트 층의 부분들은 광중합되고, 포토리소그래픽 마스크는 패터닝된 마스크를 정의하기 위해 현상 후에 제거될 포토레지스트 층의 부분들로부터의 방사선을 차단하도록 설계된다.
도 3i에서, 유전체 캡(370)의 노출된 부분들, 제1 및 제2 다결정 실리콘 함유 물질들(364 및 366)의 인스턴스들, 및 유전체(362)가 제거되며, 이는 미래의 트랜지스터의 제어 게이트(374)를 정의할 수 있다. 도 3J에서, 유전체 스페이서들(376)이 제어 게이트(374)의 측벽들 상에 형성될 수 있고, 소스/드레인 영역들(3780 및 3781)이 트랜지스터(380)를 정의하기 위해 반도체(360)에 형성될 수 있다. 유전체 스페이서들(376)은 일반적으로 하나 이상의 유전체 물질로 형성될 수 있다. 일례로서, 유전체 스페이서들(376)은 실리콘 질화물(SiN)일 수 있다. n-형 전계 효과 트랜지스터(nFET)의 경우, 소스/드레인 영역들(378)은 n-형 전도성을 가질 수 있는 한편, 반도체(360)는 p-형 전도성을 가질 수 있다. p-형 전계 효과 트랜지스터(pFET)의 경우, 소스/드레인 영역(378) 및 반도체(360)는 각각 p-형 전도성을 가질 수 있다. 일반적으로, 강화 모드 디바이스의 경우, 소스/드레인 영역들(378)과 반도체(360)는 상이한, 예를 들어, 반대의 전도성 유형들을 가질 수 있는 한편, 공핍 모드 디바이스의 경우에는, 소스 및 드레인 영역들(378)과 반도체(360)는 동일한 전도성 유형을 갖는다.
도 3j의 예는 제2 다결정 실리콘 함유 물질(366)의 두 개의 인스턴스들과 교번하는 제1 다결정 실리콘 함유 물질(364)의 세 개의 인스턴스들을 도시하였다. 그러나, 실시예들은 제1 다결정 실리콘 함유 물질(340) 및 제2 다결정 실리콘 함유 물질(366)의 상이한 수의 교번 인스턴스들을 사용할 수 있다. 일반적으로, 제2 다결정 실리콘 함유 물질(366)의 인스턴스들의 수(S)는 하기 수학식에 의해 정의되는 제1 다결정 실리콘 함유 물질(364)의 인스턴스들의 수(F)의 함수일 수 있다:
(F - 1) <= S <= (F + 1), 여기서 F >= 1 및 S >= 1
식 1
또한, 도 3J의 예가 제1 다결정 실리콘 함유 물질(364)의 각 인스턴스를 제어 게이트(374)의 상부 및 하부 인스턴스 둘 다로서 도시하였지만, 제2 다결정 실리콘 함유 물질(366)의 인스턴스가 대안적으로 제어 게이트(374) 의 상부 및/또는 하부 인스턴스를 형성할 수 있다. 도 4a 내지 도 4c는 다른 실시예들에 따른 제어 게이트 구조체들을 도시하는 단면도들이다.
도 4a에서, 제어 게이트(374)는 제1 다결정 실리콘 함유 물질(364)의 세 개의 인스턴스들(예를 들어, 3640-3642), 및 제2 다결정 실리콘 함유 물질(366)의 세 개(예를 들어, S = F)의 인스턴스들(예를 들어, 3660-3662)를 포함하며, 제1 다결정 실리콘 함유 물질의 인스턴스(3642)는 제어 게이트(374)의 상부 인스턴스로서 그리고 제2 다결정 실리콘 함유 물질의 인스턴스(3660)는 제어 게이트(374)의 하부 인스턴스로서 있다. 도 4b에서, 제어 게이트(374)는 제1 다결정 실리콘 함유 물질(364)의 세 개의 인스턴스들(예를 들어, 3640-3642), 및 제2 다결정 실리콘 함유 물질(366)의 세 개(예를 들어, S = F)의 인스턴스들(예를 들어, 3660-3662)를 포함하며, 제2 다결정 실리콘 함유 물질의 인스턴스(3662)는 제어 게이트(374)의 상부 인스턴스로서 그리고 제1 다결정 실리콘 함유 물질의 인스턴스(3640)는 제어 게이트(374)의 하부 인스턴스로서 있다. 도 4c에서, 제어 게이트(374)는 제1 다결정 실리콘 함유 물질(364)의 네 개의 인스턴스들(예를 들어, 3640-3642), 및 제2 다결정 실리콘 함유 물질(366)의 세 개(예를 들어, S = F + 1)의 인스턴스들(예를 들어, 3660-3663)를 포함하며, 제2 다결정 실리콘 함유 물질의 인스턴스(3663)는 제어 게이트(374)의 상부 인스턴스로서 그리고 제2 다결정 실리콘 함유 물질의 인스턴스(3660)는 제어 게이트(374)의 하부 인스턴스로서 있다.
제1 다결정 실리콘 함유 물질(364)의 인스턴스 또는 제2 다결정 실리콘 함유 물질(366)의 인스턴스의 두께는 유전체(362)가 형성되는 반도체(360)의 표면에 직교하는 방향으로, 예를 들어, 도 4a 내지 도 4c의 수직 방향으로 측정될 수 있다. 제1 다결정 실리콘 함유 물질(364)의 개별 인스턴스의 두께는 예를 들어, 1 nm 내지 20nm의 범위 내에 있을 수 있다. 제2 다결정 실리콘 함유 물질(366)의 개별 인스턴스의 두께는 예를 들어, 1 nm 내지 20nm의 범위 내에 있을 수 있다.
제1 다결정 실리콘 함유 물질(364)의 하나의 인스턴스의 두께는 제1 다결정 실리콘 함유 물질(364)의 상이한 인스턴스의 두께와 동일하거나, 또는 상이할 수 있다. 제2 다결정 실리콘 함유 물질(366)의 하나의 인스턴스의 두께는 제2 다결정 실리콘 함유 물질(366)의 상이한 인스턴스의 두께와 동일하거나, 또는 상이할 수 있다. 또한, 제1 다결정 실리콘 함유 물질(364)의 인스턴스의 두께는 제2 다결정 실리콘 함유 물질(366)의 인스턴스의 두께와 독립적일 수 있다.
제2 다결정 실리콘 함유 물질의 인스턴스들이 제1 다결정 실리콘 함유 물질의 인스턴스들에 비해 도펀트 확산을 완화하는 역할을 하므로, 제2 다결정 실리콘 함유 물질의 인스턴스들의 수는 제1 다결정 실리콘 함유 물질의 인스턴스들의 수보다 적을 수 있다. 유사하게, 제2 다결정 실리콘 함유 물질의 각 인스턴스의 두께는 제1 다결정 실리콘 함유 물질의 하나 이상의 인스턴스 - 이는 제1 다결정 실리콘 함유 물질의 모든 인스턴스를 포함할 수 있음 - 의 두께보다 작을 수 있다. 일부 실시예들에 대해, 제2 다결정 실리콘 함유 물질의 인스턴스의 두께는 제1 다결정 실리콘 함유 물질의 인접한 인스턴스의 두께의 50% 미만일 수 있다. 일부 실시예들에 대해, 제2 다결정 실리콘 함유 물질의 각 인스턴스의 두께는 제1 다결정 실리콘 함유 물질의 각 인스턴스의 두께의 50% 미만일 수 있다. 일부 실시예들에 대해, 제2 다결정 실리콘 함유 물질의 인스턴스들의 총 두께는 제1 다결정 실리콘 함유 물질의 인스턴스들의 총 두께의 25% 미만일 수 있다.
또한, PLAD 공정들은 제어 게이트의 상측 표면 근처에서 도펀트의 농도를 초래할 수 있으므로, 제어 게이트 구조체의 상부 근처에서 더 높은 확산 레이트, 및 제어 게이트 구조체 하부 근처에서 더 낮은 확산 레이트를 제공하는 것이 바람직할 수 있다. 이에 따라, 제어 게이트 구조체의 상부(예를 들어, 게이트 유전체로부터 멀리 떨어진 제어 게이트 구조체의 부분) 근처의 제2 다결정 실리콘 함유 물질의 인스턴스의 두께는 제어 게이트 구조체 하부(예를 들어, 게이트 유전체에 인접한 제어 게이트 구조체의 부분) 근처의 제2 다결정 실리콘 함유 물질의 인스턴스의 두께보다 작을 수 있다. 일부 실시예들에 대해, 제2 다결정 실리콘 함유 물질의 특정 인스턴스는 제2 다결정 실리콘 함유 물질의 특정 인스턴스보다 게이트 유전체로부터 더 멀리 있는 제2 다결정 실리콘 함유 물질의 임의의 인스턴스의 두께보다 더 큰 두께를 가질 수 있다. 제2 다결정 실리콘 함유 물질의 특정 인스턴스는 제2 다결정 실리콘 함유 물질의 특정 인스턴스보다 게이트 유전체에 더 가까운 제2 다결정 실리콘 함유 물질의 임의의 인스턴스의 두께보다 더 작을 수 있다.
더 나아가, 화학식 SiXGeYCZ에서, 제2 다결정 실리콘 함유 물질의 특정 인스턴스의 결정립들에 대한 Y 및/또는 Z의 값들은 제2 다결정 실리콘 함유 물질의 상이한 인스턴스의 결정립들에 대한 Y 및/또는 Z의 값들과 상이할 수 있다. 예를 들어, 제2 다결정 실리콘 함유 물질의 두 인스턴스 모두에 대해, 여전히 화학식 SiXGeYCZ를 만족시키면서(X + Y + Z = 1, 0.05 <= Y <= 0.30, 및 0 <= Z <= 0.10), 제2 다결정 실리콘 함유 물질의 특정 인스턴스는 제2 다결정 실리콘 함유 물질의 상이한 인스턴스보다 더 높은 Y 및/또는 Z의 값들을 가질 수 있다.
설명된 유형의 트랜지스터들은 집적 회로 디바이스의 데이터 경로, 예를 들어, 메모리의 데이터 경로의 애플리케이션들에서 특히 바람직할 수 있다. 집적 회로의 데이터 경로는 통상적으로 저전력에서 고속의 데이터 전달을 가능하게 하기 위해 일반적으로 얇은 게이트 유전체를 갖는 저전압 트랜지스터들을 이용할 수 있다. 더 나아가, 데이터 경로의 요소들이 메모리 셀들의 어레이 아래에, 예를 들어, 주변 회로부(226) 또는 다른 유형들의 메모리의 주변 회로부의 일부로서 형성되는 경우, 이들은 어레이 구조체의 후속 형성의 결과로서 비교적 높은 레벨의 열 버짓에 종속될 것으로 예상될 수 있다. 실시예들에 따라 제어 게이트 구조체들을 이용함으로써, 제어 게이트 도핑 불순물들, 예를 들어, 붕소 또는 다른 도펀트 불순물의 확산이 종래 기술의 구조체들에 비해 완화될 수 있으며, 이는 보다 더 낮은 레벨의 디바이스 고장을 가능하게 할 수 있다.
도 5는 실시예에 따른 데이터 경로를 도시하는 블록 개략도이다. 데이터 경로는 일반적으로 예를 들어, 메모리 셀들의 어레이로부터 판독될 때, 집적 회로 디바이스로부터의 출력을 위한 데이터를 제공하고/하거나, 예를 들어, 메모리 셀들의 어레이에 기록하기 위해, 외부 디바이스로부터의 입력을 위한 데이터를 수신하는 일련의 회로 요소들이다. 도 5는 메모리의 페이지 버퍼로부터의 출력을 위한 데이터를 제공하는 데이터 경로의 예를 도시한다. 그러나, 본 개념은 다른 집적 회로 디바이스들의 데이터 경로들뿐만 아니라, 입력 데이터의 수신을 위한 데이터 경로들에도 적용가능할 수 있다.
도 5에서, 멀티플렉서(MUX)(582)는 메모리의 페이지 버퍼(240)로부터 데이터를 수신하고, 신호 드라이버(586)에 다수 대 1의 관계로 출력을 제공하도록 구성될 수 있다. 특히, 멀티플렉서(582)는 페이지 버퍼(240)로부터, Q개의 서로 다른 바이트의 데이터의 특정 디지트 위치에 대응할 수 있는 Q개의 입력들을 수신할 수 있고, 이들 Q개의 입력들 중 선택된 하나를 신호 드라이버(586)에 제공할 수 있다. 멀티플렉서(582)는 클록 분할기(584)에 응답할 수 있다. 클록 분할기(584)는 클록 신호(CLK)를 수신할 수 있다. 클록 신호(CLK)는 외부 디바이스, 예를 들어, 프로세서(130)로부터 수신된 판독 인에이블 신호(RE#), 또는 판독 인에이블 신호의 복사본을 나타낼 수 있다. 클록 분할기(584)는 Q개의 클록 신호들을 멀티플렉서(582)에 제공하도록 구성될 수 있다. Q개의 클록 신호들은 각각 2/Q의 듀티 사이클을 가질 수 있다. Q개의 클록 신호들은 각각 클록 신호(CLK)의 주파수의 2/Q배의 주파수를 가질 수 있다. Q 클록 신호들은 또한, 360/Q도만큼 서로 위상 시프트될 수 있다. 예를 들어, Q가 8과 같은 경우, 클록 분할기(584)는 8개의 출력 클록 신호들을 생성할 수 있으며, 이들 출력 클록 신호들 각각은 2/8 또는 25%의 듀티 사이클을 갖고, 이들 출력 클록 신호들 각각은 클록 신호(CLK)의 주파수의 2/8 또는 1/4의 주파수를 가지며, 이들 출력 클록 신호들 각각은 360/8 도 또는 45도만큼 서로 위상 시프트된다(예를 들어, 0, 45, 90, 135, 180, 225, 270 및 315 도의 위상들). 출력 클록 신호들 각각은 멀티플렉서(582)로의 출력을 위해 각 신호 라인에 제공될 수 있다.
클록 분할기(584)의 출력 클록 신호들에 응답하여, 멀티플렉서(582)는 신호 드라이버(586)로의 출력을 위해 페이지 버퍼(240)로부터의 입력들 중 하나로부터의 데이터를 순차적으로 전달하기 위한 데이터 직렬화기로서 기능할 수 있다. 데이터 직렬화기의 예들은 2018년 11월 30일자로 출원된 Pilolli 등의 미국 특허 출원 제16/205,755호 - 이는 데이터 직렬화기들로서 기능하도록 구성되고, 논리 게이트들, 예를 들어, NAND 게이트들 및 NOR 게이트들의 조합으로 구성된 멀티플렉서들을 도시함 - 를 참조하여 찾아볼 수 있다.
신호 드라이버(586)는 멀티플렉서(582)로부터의 입력의 데이터 값을 나타내는 출력 신호를 출력 버퍼(588)에 제공하도록 구성될 수 있다. 출력 버퍼(588)는 신호 드라이버(586)로부터의 입력의 데이터 값을 나타내는 출력 신호를 I/O 버스(134)에 제공하도록 구성될 수 있다. 멀티플렉서(582), 신호 드라이버(586) 및/또는 출력 버퍼(588)는 실시예에 따른 제어 게이트 구조체를 갖는 하나 이상의 트랜지스터를 포함할 수 있다.
도 6a 내지 도 6f는 실시예들에 따른 제어 게이트 구조체들을 갖는 트랜지스터들을 포함할 수 있는 집적 회로 디바이스의 데이터 경로에서 발견될 수 있는 바와 같은 다양한 회로 요소들의 개략도들이다. 전술한 바와 같이, 데이터 직렬화기로서 기능하도록 구성된 멀티플렉서는 NAND 게이트들과 NOR 게이트들의 조합으로 형성될 수 있다. 도 6a 및 도 6b는 각각, 실시예들에 따른 제어 게이트 구조체들을 포함할 수 있는, NAND 게이트 및 NOR 게이트 개략도들이다.
도 6a의 NAND 게이트는 제1 입력(6510) 및 제2 입력(6511)을 가질 수 있다. 제1 입력(6510)은 제1 p-형 전계 효과 트랜지스터(pFET)(6550)의 제어 게이트, 및 제1 n-형 전계 효과 트랜지스터(nFET)(6570)의 제어 게이트에 연결될 수 있다. 제1 pFET(6550)는 전압 노드(659)에 연결되는 제1 소스/드레인을 가질 수 있으며, 이는 공급 전압 Vcc 또는 Vccq와 같은 상부 레일 공급 전압을 수신하도록 구성될 수 있다. 제1 pFET(6550)는 제1 nFET(6570)의 제1 소스/드레인에 연결되고, 출력(653)에 연결되는 제2 소스/드레인을 가질 수 있다.
제2 입력(6511)은 제2 pFET(6551)의 제어 게이트 및 제2 nFET(6571)의 제어 게이트에 연결될 수 있다. 제2 pFET(6551)는 전압 노드(659)에 연결되는 제1 소스/드레인을 가질 수 있다. 제2 pFET(6551)는 제1 pFET(6550)의 제2 소스/드레인에 연결되고, 제1 nFET(6570)의 제1 소스/드레인에 연결되며, 출력(653)에 연결되는 제2 소스/드레인을 가질 수 있다. 제2 nFET(6571)는 제1 nFET(6570)의 제2 소스 드레인에 연결되는 제1 소스/드레인, 및 전압 노드(661)에 연결되는 제2 소스/드레인을 가질 수 있으며, 이는 접지 또는 0V일 수 있는 공급 전압 Vss 또는 Vssq와 같은 하부 레일 공급 전압, 예를 들어, 기준 전위를 수신하도록 구성될 수 있다.
도 6a에서 알 수 있는 바와 같이, 두 입력들(6510 및 6511)이 논리 하이 값들을 가질 때, 출력(653)은 논리 로우 값을 가질 수 있다. 유사하게, 입력(6510 또는 6511) 중 어느 하나가 논리 로우 값을 갖는다면, 출력(653)은 논리 하이 값을 가질 수 있다. 도 6a의 NAND 게이트는 세 개 이상의 입력들을 갖도록 확장될 수 있다. 예를 들어, 추가적인 입력(651)이 pFET들(6550 및 6551)과 병렬로 연결된 추가적인 pFET(655)의 제어 게이트에 그것을 연결하고, nFET들(6570 및 6571)과 직렬로 연결된 추가적인 nFET(657)의 제어 게이트에 그것을 연결함으로써 추가될 수 있다. 도 6a의 pFET들(655) 중 하나 이상 및/또는 nFET들(657) 중 하나 이상은 실시예에 따른 제어 게이트 구조체를 가질 수 있다.
도 6b의 NOR 게이트는 제1 입력(6510) 및 제2 입력(6511)을 가질 수 있다. 제1 입력(6510)은 제1 pFET(6550)의 제어 게이트 및 제1 nFET(6570)의 제어 게이트에 연결될 수 있다. 제1 pFET(6550)는 전압 노드(659)에 연결되는 제1 소스/드레인을 가질 수 있으며, 이는 공급 전압 Vcc 또는 Vccq와 같은 상부 레일 공급 전압을 수신하도록 구성될 수 있다. 제1 pFET(6550)는 제2 pFET(6551)의 제1 소스/드레인에 연결되는 제2 소스/드레인을 가질 수 있다.
제2 입력(6511)은 제2 pFET(6551)의 제어 게이트 및 제2 nFET(6571)의 제어 게이트에 연결될 수 있다. 제2 pFET(6551)는 출력(653)에 연결되고, 제1 nFET(6570)의 제1 소스/드레인에 연결되며, 제2 nFET(6571)의 제1 소스/드레인(6571)에 연결되는 제2 소스/드레인을 가질 수 있다. 제1 nFET(6570)는 전압 노드(661)에 연결되는 제2 소스/드레인을 가질 수 있으며, 이는 접지 또는 0V일 수 있는 공급 전압 Vss 또는 Vssq와 같은 하부 레일 공급 전압, 예를 들어, 기준 전위를 수신하도록 구성될 수 있다. 제2 nFET(6571)는 전압 노드(661)에 연결되는 제2 소스/드레인을 가질 수 있다.
도 6b에서 알 수 있는 바와 같이, 적어도 하나의 입력(6510 및 6511)이 논리 하이 값을 가질 때, 출력(653)은 논리 로우 값을 가질 수 있다. 유사하게, 입력(6510 또는 6511) 중 어느 것도 논리 하이 값을 갖지 않는다면, 출력(653)은 논리 하이 값을 가질 수 있다. 도 6b의 NOR 게이트는 세 개 이상의 입력들을 갖도록 확장될 수 있다. 예를 들어, 추가적인 입력(651)이 pFET들(6550 및 6551)과 직렬로 연결된 추가적인 pFET(655)의 제어 게이트에 그것을 연결하고, nFET들(6570 및 6571)과 병렬로 연결된 추가적인 nFET(657)의 제어 게이트에 그것을 연결함으로써 추가될 수 있다. 도 6b의 pFET들(655) 중 하나 이상 및/또는 nFET들(657) 중 하나 이상은 실시예에 따른 제어 게이트 구조체를 가질 수 있다.
도 6c는 실시예들에 따른 제어 게이트 구조체들을 포함할 수 있는 신호 드라이버(586)의 예의 개략도이다. 신호 드라이버(586)는 제1 인버터(6670)의 입력에 연결되는 입력(663)을 가질 수 있다. 제1 인버터(6670)는 제2 인버터(6671)의 입력에 연결되고, 제1 nFET(6570)의 제어 게이트에 연결되는 출력을 가질 수 있다. 제2 인버터(6671)는 제2 nFET(6571)의 제어 게이트에 연결되는 출력을 가질 수 있다.
제2 nFET(6571)는 전압 노드(659)에 연결되는 제1 소스/드레인을 가질 수 있으며, 이는 공급 전압 Vcc 또는 Vccq와 같은 상부 레일 공급 전압을 수신하도록 구성될 수 있다. 제2 nFET(6571)는 제1 nFET(6570)의 제1 소스/드레인에 연결되고, 출력(665)에 연결되는 제2 소스/드레인을 가질 수 있다. 제1 nFET(6570)는 전압 노드(661)에 연결되는 제2 소스/드레인을 가질 수 있으며, 이는 접지 또는 0V일 수 있는 공급 전압 Vss 또는 Vssq와 같은 하부 레일 공급 전압, 예를 들어, 기준 전위를 수신하도록 구성될 수 있다. 도 6c에서 알 수 있는 바와 같이, 입력(663)이 논리 하이 값을 가질 때, 출력(665)은 논리 하이 값을 가질 수 있고, 입력(663)이 논리 로우 값을 가질 때, 출력(665)은 논리 로우 값을 가질 수 있다. 도 6c의 nFET들(657) 중 하나 이상은 실시예에 따른 제어 게이트 구조체를 가질 수 있다.
도 6d는 실시예들에 따른 제어 게이트 구조체들을 포함할 수 있는 인버터(667)의 예의 개략도이다. 인버터(667)는 pFET(655)의 제어 게이트에 연결되는 입력(669)을 가질 수 있고, nFET(657)의 제어 게이트로 연결될 수 있다. pFET(655)는 전압 노드(659)에 연결되는 제1 소스/드레인을 가질 수 있으며, 이는 공급 전압 Vcc 또는 Vccq 같은 상부 레일 공급 전압을 수신하도록 구성될 수 있다. pFET(655)는 제1 nFET(657)의 제1 소스/드레인에 연결되고, 출력(671)에 연결되는 제2 소스/드레인을 가질 수 있다. nFET(657)는 전압 노드(661)에 연결되는 제2 소스/드레인을 가질 수 있으며, 이는 접지 또는 0V일 수 있는 공급 전압 Vss 또는 Vssq와 같은 하부 레일 공급 전압, 예를 들어, 기준 전위를 수신하도록 구성될 수 있다. 도 6d에서 알 수 있는 바와 같이, 입력(669)이 논리 하이 값을 가질 때, 출력(671)은 논리 로우 값을 가질 수 있고, 입력(669)이 논리 로우 값을 가질 때, 출력(671)은 논리 하이 값을 가질 수 있다. 도 6d의 pFET(655) 및/또는 nFET(657)는 실시예에 따른 제어 게이트 구조체를 가질 수 있다.
도 6e는 실시예들에 따른 제어 게이트 구조체들을 포함할 수 있는 출력 버퍼(588)의 예의 개략도이다. 출력 버퍼(588)는 제1 스테이지(6770) 및 제2 스테이지(6771)를 가질 수 있다. 출력 버퍼(588)는 제1 스테이지(6770)의 비교기(679)의 비반전 입력에 연결되는 제1 입력(6730)을 가질 수 있고, 비교기(679)의 반전 입력에 연결되는 제2 입력(6731)을 가질 수 있다. 제1 입력(6730)은 예를 들어, 입력 신호(VINP)를 수신하기 위해 도 6c의 신호 드라이버(586)의 출력(665)에 연결될 수 있다. 제2 입력(6731)은 기준 전압(VREF) - 이는 전압 노드들(659 및 661)의 전압 레벨들 사이의 중간의 전압 레벨일 수 있음 - 을 수신하도록 연결될 수 있다. 예를 들어, 전압 노드(659)가 공급 전압 Vcc를 수신하도록 구성되고, 전압 노드(661)가 0V로서 공급 전압(Vss)을 수신하도록 구성되는 경우, VREF는 Vcc/2와 동일할 수 있다.
비교기(679)는 제1 인버터(6670)의 입력에 연결되고, 저항(예를 들어, 저항기)(683)의 제1 단자에 연결되는 출력(681)을 가질 수 있다. 제1 인버터(6670)는 제2 인버터(6671)의 입력에 연결되고, 저항(683)의 제2 단자에 연결되는 출력을 가질 수 있다. 제2 인버터(6671)는 노드(675)에 연결되는 출력을 가질 수 있으며, 이는 I/O 버스(134)의 신호 라인에 연결하도록 구성될 수 있다.
도 6f는 실시예들에 따른 제어 게이트 구조체들을 포함할 수 있는 비교기(679)의 예의 개략도이다. 출력 버퍼(588)의 제1 입력(6730)은 제1 nFET(6570)의 제어 게이트에 연결될 수 있고, 출력 버퍼(588)의 제2 출력(6731)은 제2 nFET(6571)에 연결될 수 있다.
제1 nFET(6570)는 출력(681)에 연결되는 제1 소스/드레인을 가질 수 있고, 전압 노드(661)에 연결되는 제2 소스/드레인을 가질 수 있으며, 이는 접지 또는 0V일 수 있는 공급 전압 Vss 또는 Vssq와 같은 하부 레일 공급 전압, 예를 들어, 기준 전위를 수신하도록 구성될 수 있다. 제2 nFET(6571)는 제1 pFET(6550)의 제어 게이트에 연결되고, 제2 pFET(6551)의 제어 게이트에 연결되는 제1 소스/드레인을 가질 수 있다. 제2 nFET(6571)는 전압 노드(661)에 연결되는 제2 소스/드레인을 더 가질 수 있다.
제1 pFET(6550)는 전압 노드(659)에 연결되는 제1 소스/드레인을 가질 수 있으며, 이는 공급 전압 Vcc 또는 Vccq와 같은 상부 레일 공급 전압을 수신하도록 구성될 수 있다. 제1 pFET(6550)는 제1 nFET(6570)의 제1 소스/드레인에 연결되고, 출력(681)에 연결되는 제2 소스/드레인을 더 가질 수 있다. 제2 pFET(6551)는 전압 노드(659)에 연결되는 제1 소스/드레인, 및 제2 nFET(6571)의 제1 소스/드레인에 연결되는 제2 소스/드레인을 가질 수 있다. 도 6f의 pFET들(655) 중 하나 이상 및/또는 nFET들(657) 중 하나 이상은 실시예에 따른 제어 게이트 구조체를 가질 수 있다.
결론
본 명세서에서 구체적인 실시예들이 예시되고 설명되었지만, 당업자들은 동일한 목적을 달성하도록 계산된 임의의 배열이 제시된 구체적인 실시예들을 대체할 수 있음을 이해할 것이다. 당업자들에게는 실시예들의 많은 적응이 명백할 것이다. 따라서, 본 출원은 실시예들의 임의의 적응 또는 변형을 포괄하도록 의도된다.
Claims (20)
- 전계 효과 트랜지스터로서,
반도체 위에 놓이는 게이트 유전체; 및
상기 게이트 유전체 위에 놓이는 제어 게이트를 포함하며, 상기 제어 게이트는:
제1 다결정 실리콘 함유 물질의 인스턴스 - 상기 제1 다결정 실리콘 함유 물질은 다결정 실리콘을 포함함 -; 및
제2 다결정 실리콘 함유 물질의 인스턴스 - 상기 제2 다결정질 실리콘 함유 물질은 다결정 실리콘-게르마늄 및 다결정 실리콘-게르마늄-탄소로 이루어진 군으로부터 선택되는 물질을 포함함 - 를 포함하는 것인, 전계 효과 트랜지스터. - 제1항에 있어서, 상기 제1 다결정 실리콘 함유 물질의 인스턴스는 상기 제1 다결정 실리콘 함유 물질의 복수의 인스턴스들 중 특정 인스턴스인 것인, 전계 효과 트랜지스터.
- 제2항에 있어서, 상기 제2 다결정 실리콘 함유 물질의 인스턴스는 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들 중 특정 인스턴스인 것인, 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 제2 다결정 실리콘 함유 물질의 인스턴스는 상기 제1 다결정 실리콘 함유 물질의 인스턴스보다 상기 게이트 유전체로부터 더 멀리 있는 것인, 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 제1 다결정 실리콘 함유 물질의 인스턴스는 상기 제1 다결정 실리콘 함유 물질의 하나 이상의 인스턴스 중 특정 인스턴스이고, 상기 제2 다결정 실리콘 함유 물질의 인스턴스는 상기 제2 다결정 실리콘 함유 물질의 하나 이상의 인스턴스 중 특정 인스턴스이고, 상기 제1 다결정 실리콘 함유 물질의 하나 이상의 인스턴스의 인스턴스들은 상기 제2 다결정 실리콘 함유 물질의 하나 이상의 인스턴스의 인스턴스들과 교번하는 방식으로 배열되며, 상기 제2 다결정 실리콘 함유 물질의 하나 이상의 인스턴스의 인스턴스들의 수(S)는 다음의 조건들:
(F - 1) <= S <= (F + 1), 여기서 F >= 1 및 S >= 1
을 만족시키는 상기 제1 다결정 실리콘 함유 물질의 하나 이상의 인스턴스의 인스턴스들의 수(F)의 함수인 것인, 전계 효과 트랜지스터. - 제1항에 있어서, 상기 제2 다결정 실리콘 함유 물질의 인스턴스의 결정립들은 화학식 SiXGeYCZ(여기서 X + Y + Z = 1, 0.05 <= Y <= 0.30, 및 0 <= Z <= 0.10)로 나타내어지는 것인, 전계 효과 트랜지스터.
- 전계 효과 트랜지스터로서,
반도체 위에 놓이는 게이트 유전체; 및
상기 게이트 유전체 위에 놓이는 제어 게이트를 포함하며, 상기 제어 게이트는:
제1 다결정 실리콘 함유 물질의 인스턴스 - 상기 제1 다결정 실리콘 함유 물질은 다결정 실리콘 및 도펀트 불순물로 본질적으로 구성됨 -; 및
상기 제1 다결정 실리콘 함유 물질의 인스턴스에 바로 인접한 제2 다결정 실리콘 함유 물질의 인스턴스 - 상기 제2 다결정 실리콘 함유 물질은 다결정 실리콘-게르마늄 및 다결정 실리콘-게르마늄-탄소로 이루어진 군으로부터 선택되는 물질, 및 도펀트 불순물로 본질적으로 구성됨 - 를 포함하는 것인, 전계 효과 트랜지스터. - 제7항에 있어서, 상기 도펀트 불순물은 붕소를 포함하는 것인, 전계 효과 트랜지스터.
- 제7항에 있어서, 제1 다결정 실리콘 함유 물질은 실리콘 및 상기 도펀트 불순물 이외의 원소를 0.1 at% 미만 더 함유하는 것인, 전계 효과 트랜지스터.
- 제9항에 있어서, 실리콘 및 상기 도펀트 불순물 이외의 상기 원소는 실리콘 및 상기 도펀트 불순물 이외의 복수의 원소들 중 특정 원소이고, 실리콘 및 상기 도펀트 불순물 이외의 상기 복수의 원소들의 총량은 1 at% 미만인 것인, 전계 효과 트랜지스터.
- 제10항에 있어서, 실리콘 및 상기 도펀트 불순물 이외의 상기 복수의 원소들의 각 개별 원소의 농도는 각 그러한 원소마다 0.1 at% 미만인 것인, 전계 효과 트랜지스터.
- 제7항에 있어서, 상기 제2 다결정 실리콘 함유 물질은 실리콘, 게르마늄, 탄소 및 도펀트 불순물 이외의 하나 이상의 원소를 더 포함하고, 실리콘, 게르마늄, 탄소 및 상기 도펀트 불순물 이외의 상기 하나 이상의 원소의 각 원소는 0.1 at% 미만의 각 농도를 가지며, 실리콘, 게르마늄, 탄소 및 상기 도펀트 불순물 이외의 상기 하나 이상의 원소의 모든 원소들의 총 농도는 1 at% 미만인 것인, 전계 효과 트랜지스터.
- 제7항에 있어서, 상기 제1 다결정 실리콘 함유 물질의 인스턴스는 상기 제1 다결정 실리콘 함유 물질의 복수의 인스턴스들 중 특정 인스턴스이고, 상기 제2 다결정 실리콘 함유 물질의 인스턴스는 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들 중 특정 인스턴스이고, 상기 제1 다결정 실리콘 함유 물질의 복수의 인스턴스들의 인스턴스들은 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들의 인스턴스들과 교번하는 방식으로 배열되며, 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들의 인스턴스들의 수(S)는 다음의 조건들:
(F - 1) <= S <= (F + 1), 여기서 F > 1 및 S > 1
을 만족시키는 상기 제1 다결정 실리콘 함유 물질의 복수의 인스턴스들의 인스턴스들의 수(F)의 함수인 것인, 전계 효과 트랜지스터. - 제13항에 있어서, 상기 제1 다결정 실리콘 함유 물질의 복수의 인스턴스들의 인스턴스는 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들의 임의의 인스턴스보다 상기 게이트 유전체에 더 가까이 있는 것인, 전계 효과 트랜지스터.
- 제13항에 있어서, 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들의 각 인스턴스의 결정립들은 화학식 SiXGeYCZ(여기서 X + Y + Z = 1, 0.05 <= Y <= 0.30, 및 0 <= Z <= 0.10)로 나타내어지는 것인, 전계 효과 트랜지스터.
- 제15항에 있어서, 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들 중 특정 인스턴스 및 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들 중 상이한 인스턴스에 대해, 적어도 하나의 조건이 만족되며, 상기 적어도 하나의 조건은:
상기 특정 인스턴스에 대한 Y의 값은 상기 상이한 인스턴스에 대한 Y의 값과 상이한 것과;
상기 특정 인스턴스에 대한 Z의 값은 상기 상이한 인스턴스에 대한 Z의 값과 상이한 것으로 이루어진 군으로부터 선택되는 것인, 전계 효과 트랜지스터. - 메모리로서,
메모리 셀들의 어레이;
외부 디바이스에 연결하기 위한 전도성 노드; 및
상기 메모리 셀들의 어레이와 상기 전도성 노드 사이의 데이터 경로 - 상기 데이터 경로는 트랜지스터를 포함함 - 를 포함하며,
상기 트랜지스터는:
반도체 위에 놓이는 게이트 유전체; 및
상기 게이트 유전체 위에 놓이는 제어 게이트를 포함하며, 상기 제어 게이트는:
제1 다결정 실리콘 함유 물질의 복수의 인스턴스들 - 상기 제1 다결정 실리콘 함유 물질의 복수의 인스턴스들의 각 인스턴스에 대해, 상기 제1 다결정 실리콘 함유 물질의 복수의 인스턴스들의 해당 인스턴스의 상기 제1 다결정 실리콘 물질은 다결정 실리콘 및 붕소로 본질적으로 구성됨 -; 및
제2 다결정 실리콘 함유 물질의 복수의 인스턴스들 - 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들의 각 인스턴스에 대해, 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들의 해당 인스턴스의 상기 제2 다결정 실리콘 물질은 다결정 실리콘-게르마늄 및 다결정 실리콘-게르마늄-탄소, 및 붕소로 이루어진 군으로부터 선택되는 물질로 본질적으로 구성됨 - 을 포함하며,
상기 제1 다결정 실리콘 함유 물질의 복수의 인스턴스들 및 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들은 교번하는 방식으로 배열되는 것인, 메모리. - 제17항에 있어서, 상기 트랜지스터는 특정 트랜지스터이며, 상기 데이터 경로는 상기 특정 트랜지스터와 동일한 구조를 갖는 트랜지스터를 포함하는 멀티플렉서, 상기 특정 트랜지스터와 동일한 구조를 갖는 트랜지스터를 포함하는 신호 드라이버, 및 상기 특정 트랜지스터와 동일한 구조를 갖는 트랜지스터를 포함하는 출력 버퍼로 이루어진 군으로부터 선택되는 적어도 하나의 회로 요소를 포함하는 것인, 메모리.
- 제17항에 있어서, 상기 제1 다결정 실리콘 함유 물질의 복수의 인스턴스들의 인스턴스들의 수는 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들의 인스턴스들의 수보다 더 큰 것인, 전계 효과 트랜지스터.
- 제17항에 있어서, 상기 제2 다결정 실리콘 함유 물질의 복수의 인스턴스들의 각 인스턴스의 결정립들은 화학식 SiXGeYCZ(여기서 X + Y + Z = 1, 0.05 <= Y <= 0.30, 및 0 <= Z <= 0.10)로 나타내어지는 것인, 메모리.
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