KR20220085928A - 표시 장치 - Google Patents

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Abstract

표시 장치는 표시 영역을 포함하는 기판을 포함한다. 화소들은 표시 영역에 배치된다. 게이트 라인들, 캐리 클럭 라인들, 및 스캔 클럭 라인들은 표시 영역에 배치되고 화소들과 연결된다. 게이트 구동 회로는 표시 영역에 분산 배치되며, 캐리 클럭 라인들, 스캔 클럭 라인들, 및 게이트 라인들에 연결된다. 게이트 구동 회로는 복수의 스테이지들을 포함한다. 스테이지들 중 하나의 스테이지에 대응하는 캐리 클럭 라인 및 스캔 클럭 라인은 적어도 하나의 화소를 사이에 두고 이격된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 비표시 영역이 최소화된 표시 장치를 제공하는데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역을 포함하는 기판; 상기 표시 영역에 배치되는 화소들; 상기 표시 영역에 배치되고 상기 화소들과 연결되는 게이트 라인들; 상기 표시 영역에 배치되는 캐리 클럭 라인들 및 스캔 클럭 라인들; 및 상기 표시 영역에 분산 배치되며, 상기 캐리 클럭 라인들, 상기 스캔 클럭 라인들, 및 상기 게이트 라인들에 연결되는 게이트 구동 회로를 포함한다. 상기 게이트 구동 회로는 복수의 스테이지들을 포함하되, 상기 스테이지들 각각은, 이전 스테이지로부터 제공되는 이전 캐리 신호에 응답하여, 상기 캐리 클럭 라인들 중 대응되는 캐리 클럭 라인을 통해 제공되는 캐리 클럭 신호를 캐리 신호로서 출력하고, 상기 스캔 클럭 라인들 중 대응되는 스캔 클럭 라인을 통해 제공되는 스캔 클럭 신호를 스캔 신호로서 상기 게이트 라인들 중 대응되는 게이트 라인에 출력한다. 상기 스테이지들 중 하나의 스테이지에 대응하는 상기 캐리 클럭 라인 및 상기 스캔 클럭 라인은 적어도 하나의 화소를 사이에 두고 이격된다.
일 실시예에 있어서, 상기 스캔 클럭 라인은 상기 하나의 스테이지의 일측에 배치되고, 상기 캐리 클럭 라인은 상기 하나의 스테이지의 일측과 마주하는 타측에 배치될 수 있다.
일 실시예에 있어서, 상기 하나의 스테이지는 복수의 트랜지스터들를 포함하되, 상기 트랜지스터들은 상기 게이트 라인들 중 적어도 2개의 게이트 라인들에 대응하는 단위 영역에 분산 배치될 수 있다.
일 실시예에 있어서, 상기 캐리 클럭 라인은 상기 스테이지들 사이에서 상기 캐리 클럭 라인들 중 이전 캐리 클럭 라인과 인접하여 배치되되, 상기 이전 캐리 클럭 라인에는 상기 캐리 클럭 신호와 180도의 위상 차이를 가지는 이전 캐리 클럭 신호가 인가되며, 상기 스캔 클럭 라인은 상기 스테이지들 사이에서 상기 스캔 클럭 라인들 중 이전 스캔 클럭 라인과 인접하여 배치되되, 상기 이전 스캔 클럭 라인에는 상기 스캔 클럭 신호와 180도의 위상 차이를 가지는 이전 스캔 클럭 신호가 인가될 수 있다.
일 실시예에 있어서, 상기 하나의 스테이지는, 상기 이전 캐리 신호에 응답하여 제1 노드의 제1 노드 전압을 제어하는 노드 제어 회로, 상기 제1 노드 전압에 응답하여 상기 캐리 클럭 신호를 상기 캐리 신호로서 출력하는 제1 출력 회로, 및 상기 제1 노드 전압에 응답하여 상기 스캔 클럭 신호를 상기 스캔 신호로서 출력하는 제2 출력 회로를 포함하고, 상기 제1 출력 회로는 상기 스테이지의 일측에 인접하여 배치되고, 상기 제2 출력 회로는 상기 스테이지의 타측에 인접하여 배치되며, 상기 노드 제어 회로는 상기 제1 출력 회로 및 상기 제2 출력 회로 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 표시 영역에 배치되고 상기 제1 출력 회로에 연결되는 제1 전원 라인 및 상기 제2 출력 회로에 연결되는 제2 전원 라인을 더 포함하고, 상기 제1 전원 라인 및 상기 제2 전원 라인은 상기 하나의 스테이지를 기준으로 상기 캐리 클럭 라인 및 상기 스캔 클럭 라인 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 게이트 구동 회로는 더미 스테이지를 더 포함하고, 상기 스테이지들 각각은 이후 스테이지로부터 제공되는 이후 캐리 신호에 응답하여 초기화되며, 상기 이후 스테이지는 상기 캐리 신호를 쉬프팅시켜 상기 이후 캐리 신호를 출력하고, 상기 스테이지들 중 마지막 스테이지는 상기 더미 스테이지로부터 상기 이후 캐리 신호를 수신하며, 상기 더미 스테이지는 상기 마지막 스테이지보다 상기 표시 영역의 가장자리로부터 이격되어 배치될 수 있다.
일 실시예에 있어서, 상기 더미 스테이지는 상기 스테이지들 중 마지막 2개의 스테이지들 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 게이트 라인들을 제1 방향으로 연장하고, 상기 캐리 클럭 라인들 및 상기 스캔 클럭 라인들은 제2 방향으로 연장하며, 상기 표시 영역에서 상기 게이트 라인들은 상기 캐리 클럭 라인들 및 상기 스캔 클럭 라인들과 교차할 수 있다.
일 실시예에 있어서, 상기 스테이지들은 상기 캐리 클럭 라인들을 기준으로 상기 제1 방향을 따라 서브 블록들로 구분되며, 상기 스테이지들 중 일부는 상기 제1 방향을 따라 배치될 수 있다.
일 실시예에 있어서, 상기 캐리 클럭 라인들 중, 상호 180도의 위상 차이를 가지는 2개의 캐리 클럭 신호들이 인가되는 2개의 캐리 클럭 라인들이 한 쌍을 이뤄 배열되며, 상기 한 쌍의 캐리 클럭 라인들에 연결되는 스테이지들이 하나의 서브 블록에 포함될 수 있다.
일 실시예에 있어서, 상기 캐리 클럭 라인들 중 적어도 일부는 상기 스테이지들 사이에서 상기 제1 방향으로 연장하는 제1 연결 라인들과 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 표시 영역에 배치되고 상기 스테이지들에 연결되는 전원 라인들을 더 포함하고, 상기 전원 라인들은 상기 스테이지들 각각을 기준으로 상기 캐리 클럭 라인 및 상기 스캔 클럭 라인 사이에 배치되며, 상기 전원 라인들은 상기 스테이지들 사이에서 상기 제1 방향으로 연장하는 제2 연결 라인들과 연결되고, 상기 제2 연결 라인들 각각은 상기 제1 연결 라인들보다 상기 화소들에 인접하여 배치될 수 있다.
일 실시예에 있어서, 상기 게이트 구동 회로는 3개 이상의 블록들을 포함하고, 상기 블록들 각각은 상기 복수의 스테이지들을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역을 포함하는 기판; 상기 표시 영역에 배치되는 화소들; 상기 표시 영역에 배치되고 상기 화소들과 연결되는 게이트 라인들; 상기 표시 영역에 배치되는 캐리 클럭 라인들 및 스캔 클럭 라인들; 및 상기 표시 영역에 분산 배치되며, 상기 캐리 클럭 라인들, 상기 스캔 클럭 라인들, 및 상기 게이트 라인들에 연결되는 게이트 구동 회로를 포함한다. 상기 게이트 구동 회로는 복수의 스테이지들을 포함하되, 상기 스테이지들 각각은, 이전 스테이지로부터 제공되는 이전 캐리 신호에 응답하여, 상기 캐리 클럭 라인들 중 대응되는 캐리 클럭 라인을 통해 제공되는 캐리 클럭 신호를 캐리 신호로서 출력하고, 상기 스캔 클럭 라인들 중 대응되는 스캔 클럭 라인을 통해 제공되는 스캔 클럭 신호를 스캔 신호로서 상기 게이트 라인들 중 대응되는 게이트 라인에 출력한다. 상기 게이트 구동 회로는 더미 스테이지를 더 포함하고, 상기 스테이지들 각각은 이후 스테이지로부터 제공되는 이후 캐리 신호에 응답하여 초기화되며, 상기 이후 스테이지는 상기 캐리 신호를 쉬프팅시켜 상기 이후 캐리 신호를 출력하고, 상기 스테이지들 중 마지막 스테이지는 상기 더미 스테이지로부터 상기 이후 캐리 신호를 수신하며, 상기 더미 스테이지는 상기 마지막 스테이지보다 상기 표시 영역의 가장자리로부터 이격되어 배치될 수 있다.
일 실시예에 있어서, 상기 더미 스테이지는 상기 스테이지들 중 마지막 2개의 스테이지들 사이에 배치될 수 있다.
일 실시예에 있어서, 게이트 라인들을 제1 방향으로 연장하고, 상기 캐리 클럭 라인들 및 상기 스캔 클럭 라인들은 제2 방향으로 연장하며, 상기 표시 영역에서 상기 게이트 라인들은 상기 캐리 클럭 라인들 및 상기 스캔 클럭 라인들과 교차하고, 상기 스테이지들 중 일부는 상기 제1 방향을 따라 배치될 수 있다.
일 실시예에 있어서, 상기 캐리 클럭 라인들 중, 상호 180도의 위상 차이를 가지는 2개의 캐리 클럭 신호들이 인가되는 2개의 캐리 클럭 라인들이 한 쌍을 이루며 상기 스테이지들 중 인접한 2개의 스테이지들 사이에 배열될 수 있다.
일 실시예에 있어서, 상기 캐리 클럭 라인들 중 적어도 일부는 상기 스테이지들 사이에서 상기 제1 방향으로 연장하는 제1 연결 라인들과 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 표시 영역에 배치되고 상기 스테이지들에 연결되는 전원 라인들을 더 포함하고, 상기 전원 라인들은 상기 스테이지들 각각을 기준으로 상기 캐리 클럭 라인 및 상기 스캔 클럭 라인 사이에 배치되며, 상기 전원 라인들은 상기 스테이지들 사이에서 상기 제1 방향으로 연장하는 제2 연결 라인들과 연결되고, 상기 제2 연결 라인들 각각은 상기 제1 연결 라인들보다 상기 화소들에 인접하여 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역에 분산 배치되는 게이트 구동 회로를 포함하며, 게이트 구동 회로에 포함된 스테이지들에 연결되는 클럭 라인들은 표시 영역 내 분산 배치되고 스테이지들 사이에 배치된 제1 연결 라인들을 통해 외부(예를 들어, 연결 필름)와 연결될 수 있다. 따라서, 게이트 구동 회로를 배치하기 위한 별도의 비표시 영역이 요구되지 않고, 표시 장치의 비표시 영역이 최소화될 수 있다.
또한, 상호 180도의 위상 차이를 가지는 클럭 신호들이 인가되는 클럭 라인들이 쌍을 이뤄 배열되므로, 화소들 사이에 배치되는 클럭 라인들의 화소들에 대한 영향성이 감소될 수 있다.
나아가, 스테이지들에 전원 전압을 공급하는 전원 라인들도 스테이지들 사이에 배치된 제2 연결 라인들을 이용하여 분산 배치되고, 직류 형태의 전원 전압들이 인가되는 제2 연결 라인(CNL2)들은, 교류 형태를 클럭 신호가 인가되는 제1 연결 라인을 차폐시킬 수 있다. 따라서, 제1 연결 라인과 화소들 간의 커플링이 억제되거나 방지될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 Q2 영역을 확대한 평면도이다.
도 3은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 4는 도 3의 화소의 동작을 설명하는 파형도이다.
도 5는 도 3의 화소의 일 예를 나타내는 단면도이다.
도 6은 도 3의 화소를 구동하는 게이트 구동 회로를 나타내는 블록도이다.
도 7은 도 6의 게이트 구동 회로에서 이용되는 클럭 신호들의 일 예를 나타내는 파형도이다.
도 8a는 도 6의 게이트 구동 회로에 포함된 스테이지의 일 예를 나타내는 도면이다.
도 8b는 도 6의 게이트 구동 회로에 포함된 스테이지의 일 예를 나타내는 도면이다.
도 8c는 도 8b의 스테이지에 포함된 노드 제어 회로의 일 예를 나타내는 도면이다.
도 8d는 도 6의 게이트 구동 회로에 포함된 더미 스테이지의 일 예를 나타내는 도면이다.
도 8e는 도 6의 게이트 구동 회로의 동작을 설명하는 파형도이다.
도 9는 도 1의 표시 장치에 포함된 표시 패널의 일 예를 나타내는 도면이다.
도 10a는 도 9의 표시 패널에 포함된 제1 블록의 일 예를 나타내는 도면이다.
도 10b는 도 9의 표시 패널에 포함된 제1 블록의 다른 예를 나타내는 도면이다.
도 11은 도 9의 표시 패널에 포함된 제어 라인들의 일 예를 나타내는 도면이다.
도 12는 도 9의 표시 패널에 포함된 스테이지의 일 예를 나타내는 도면이다.
도 13은 도 9의 표시 패널에 포함된 스테이지의 다른 예를 나타내는 도면이다.
도 14는 도 1의 표시 장치에 포함된 표시 패널의 다른 예를 나타내는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 2는 도 1의 Q2 영역을 확대한 평면도이다.
도 1 및 도 2를 참조하면, 표시 장치(1000)(또는, tiled display device)는 영상 데이터예 기초하여 영상을 표시할 수 있다. 표시 장치(1000)는 제3 방향(DR3)으로 영상을 표시할 수 있다.
표시 장치(1000)는 복수의 표시 패널(100)들(또는, 서브 표시 장치들)을 포함할 수 있다.
표시 장치(1000)는 2개 이상의 표시 패널(100)들이 연결되어 형성될 수 있다. 도 1에는 2*2의 배열로 표시 패널(100)들이 연결되는 것이 도시되었으나, 표시 장치(1000)에 포함되는 표시 패널(100)들의 배열 및 개수는 이에 한정되지 않는다.
본 발명의 일 실시예에서, 표시 장치(1000)에 포함되는 표시 패널(100)들은 서로 밀착되어 샤시 내에 장착되거나, 또는 별도의 결합 수단을 통해 연결될 수 있다.
도면상 도시되진 않았으나, 표시 패널(100)들 각각의 사이에는 완충제가 배치되어 충돌로 인한 손상을 방지할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 표시 패널(100)들 각각의 사이에는 투명 테이프 또는 투명 레진 등이 배치되어 표시 패널(100)들이 연결될 수 있다.
이와 같은 결합 수단 및/또는 완충제 등의 개재에 의해, 표시 패널(100)들 사이에 적어도 일부의 간격(WD)이 존재할 수 있다. 인접한 표시 패널(100)들 사이의 간격(WD)이 최외곽 화소들 사이의 간격(WS)보다 소정 기준 이상 큰 경우, 표시 패널(100)들 사이의 경계가 시인되어 시인 불량이 발생할 수 있다.
표시 패널(100)들 각각은 서로 상이한 영상을 독립적으로 출력할 수 있고, 이와 다르게 서로 하나의 영상을 공유하여 여러 개로 분할 출력을 할 수도 있다.
실시예들에서, 표시 장치(1000)는 제1 표시 패널(101), 제2 표시 패널(102), 제3 표시 패널(103), 및 제4 표시 패널(104)을 포함할 수 있다. 표시 장치(1000)는 각 표시 패널(100)들에 배치된 복수의 화소(PXL)들을 포함할 수 있다.
제1 표시 패널(101)은 기판(SUB)의 표시 영역(DA)에 배치된 복수의 화소(PX1)들을 포함할 수 있다. 제2 표시 패널(102)은 기판(SUB)의 표시 영역(DA)에 배치된 복수의 화소(PX2)들을 포함할 수 있다. 제3 표시 패널(103)은 기판(SUB)의 표시 영역(DA)에 배치된 복수의 화소(PX3)들을 포함할 수 있다. 제4 표시 패널(104)은 기판(SUB)의 표시 영역(DA)에 배치된 복수의 화소(PX4)들을 포함할 수 있다. 화소(PXL)에 대해서는 도 3 내지 도 5를 참조하여 후술하기로 한다.
표시 패널(100)들 각각의 표시 영역(DA)에는 화소(PXL)들에 연결되는 게이트 라인들 및 데이터 라인들과, 화소(PXL)들을 구동하기 위한 구동부들(예를 들어, 게이트 구동 회로)이 제공될 수 있다.
또한, 표시 패널(100)들 각각은 표시 영역(DA)을 제외한 비표시 영역을 포함할 수 있다. 비표시 영역은 표시 영역(DA)의 적어도 일 측에 제공될 수 있다. 비표시 영역은 표시 영역(DA)에 비해 극히 작은 면적으로 제공될 수 있으며, 실시예에 따라, 비표시 영역은 제공되지 않을 수도 있다.
실시예들에서, 서로 다른 표시 패널(100)들의 최외곽에 위치한 화소(PXL)들 간의 간격(WS)은 하나의 표시 패널의 화소(PXL)들 간의 간격(WP) 이하일 수 있다. 예를 들어, 제1 표시 패널(101)의 최외곽에 배치된 화소(PX1)와 제2 표시 패널(102)의 최외곽에 배치된 화소(PX2) 사이의 간격(WS)은 제1 표시 패널(101)의 화소(PX1)들 사이의 간격(WP) 이하일 수 있다. 예를 들어, 제1 표시 패널(101)의 최외곽에 배치된 화소(PX1)와 제3 표시 패널(103)의 최외곽에 배치된 화소(PX3) 사이의 간격(WS)은 제1 표시 패널(101)의 화소(PX1)들 사이의 간격(WP) 이하일 수 있다. 실시예에 따라, 표시 장치(1000)의 화소(PXL)들 간의 간격은 모두 동일할 수도 있다.
이 경우, 사용자에게 표시 장치(1000)의 표시 패널(100)들이 서로 분리된 화면으로 인식되지 않고 하나의 화면으로 인식될 수 있다.
표시 장치(1000)의 화소(PXL)들 간의 간격을 실질적으로 동일하게 하기 위하여, 즉, 표시 패널(100)들 각각의 최외각에 존재할 수 있는 비표시 영역을 최소화하기 위해, 화소(PXL)들을 구동하는 게이트 구동 회로가 표시 영역(DA) 내에 분산 배치될 수 있다. 게이트 구동 회로의 구체적인 배치 등에 대해서는 도 9를 참조하여 후술하기로 한다.
도 3은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다. 도 4는 도 3의 화소의 동작을 설명하는 파형도이다.
먼저 도 3을 참조하면, 화소(PXL)는 제1 내지 제3 박막 트랜지스터들(M1, M2, M3)(또는, 스위칭 소자들, 트랜지스터들), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있다. 제1 내지 제3 박막 트랜지스터들(M1, M2, M3)은 N형 트랜지스터들일 수 있다.
제1 박막 트랜지스터(M1)는 게이트 전극이 게이트 노드(Na)에 연결되고, 일전극(또는, 제1 전극)이 제1 전원 라인(VDD)(또는, 제1 전원)에 연결되고, 타전극(또는, 제2 전극)이 소스 노드(Nb)에 연결될 수 있다. 제1 박막 트랜지스터(M1)는 구동 트랜지스터로 명명될 수 있다.
제2 박막 트랜지스터(M2)는 게이트 전극이 스캔 라인(SC)(또는, 제1 게이트 라인)에 연결되고, 일전극이 데이터 라인(DL)에 연결되고, 타전극이 게이트 노드(Na)에 연결될 수 있다. 제2 박막 트랜지스터(M2)는 스위칭 트랜지스터, 주사 트랜지스터 등으로 명명될 수 있다. 스캔 라인(SC)은 도 6을 참조하여 후술할 게이트 구동 회로에 연결될 수 있다. 데이터 라인(DL)은 도 9를 참조하여 후술할 데이터 구동부에 연결될 수 있다.
제3 박막 트랜지스터(M3)는 게이트 전극이 센싱 스캔 라인(SS)(또는, 제2 게이트 라인)에 연결되고, 일전극이 센싱 라인(RL)에 연결되고, 타전극이 소스 노드(Nb)에 연결될 수 있다. 제3 박막 트랜지스터(M3)는 초기화 트랜지스터, 센싱 트랜지스터 등으로 명명될 수 있다. 센싱 스캔 라인(SS)은 도 6을 참조하여 후술할 게이트 구동 회로에 연결될 수 있다. 센싱 라인(RL)은 도 9를 참조하여 후술할 데이터 구동부에 연결될 수 있다.
스토리지 커패시터(Cst)는 일전극이 게이트 노드(Na)에 연결되고, 타전극이 소스 노드(Nb)에 연결될 수 있다.
발광 소자(LD)는 애노드가 소스 노드(Nb)에 연결되고, 캐소드가 제2 전원 라인(VSS)(또는, 제2 전원)에 연결될 수 있다. 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자(LD)는 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다. 다만, 발광 소자(LD)가 이에 한정되는 것은 아니며, 발광 소자(LD)는 유기 발광 다이오드일 수도 있다.
제1 전원 라인(VDD)에는 제1 전원전압이 제공되고, 제2 전원 라인(VSS)에는 제2 전원전압이 제공될 수 있다. 제1 및 제2 전원전압들은 화소(PXL)의 동작에 필요한 전압들이며, 제1 전원전압은 제2 전원전압의 전압 레벨 보다 높은 전압 레벨을 가질 수 있다.
도 4를 참조하면, 제1 서브 구간(PS1) 동안, 스캔 라인(SC)에 턴-온 전압 레벨의 스캔 신호(SCAN)(또는, 제1 스캔 펄스)가 인가되고, 센싱 스캔 라인(SS)에 턴-온 전압 레벨의 센싱 스캔 신호(SEN)(또는, 제1 센싱 스캔 펄스)가 인가될 수 있다. 또한, 데이터 라인(DL)에 특정 계조 값에 대응하는 데이터 신호(VDATA)가 인가될 수 있다. 예를 들어, 데이터 신호(VDATA)는 제1 유효 데이터 전압(V_D1)을 가질 수 있다.
이 경우, 스캔 신호(SCAN)에 응답하여 제2 박막 트랜지스터(M2)가 턴온되고, 데이터 신호(VDATA)가 스토리지 커패시터(Cst)의 일 전극에 제공될 수 있다. 또한, 센싱 스캔 신호(SEN)에 응답하여 제3 박막 트랜지스터(M3)가 턴-온되며, 센싱 라인(RL)에 인가되는 제1 기준 전압이 스토리지 커패시터(Cst)의 타전극에 제공될 수 있다. 따라서, 스토리지 커패시터(Cst)에 데이터 신호(DATA)와 제1 기준 전압 간의 차이에 대응하는 전압을 저장될 수 있다. 이후, 제2 박막 트랜지스터(M2) 및 제3 박막 트랜지스터(M3)가 턴-오프되면, 스토리지 커패시터(Cst)에 저장된 전압(예를 들어, 제1 유효 데이터 전압(V_D1))에 대응하여 제1 박막 트랜지스터(M1)를 통해 흐르는 구동 전류량이 결정되고, 발광 소자(LD)는 제1 서브 구간(PS1)을 제외한 나머지 구간 동안 구동 전류량에 대응하는 휘도로 발광할 수 있다.
한편, 스캔 신호(SCAN)와 센싱 스캔 신호(SEN)는 동일한 파형을 가지므로, 실시예에 따라, 스캔 신호(SCAN)가 센싱 스캔 신호(SEN)로서 센싱 스캔 라인(SS)에 인가될 수도 있다.
도 5는 도 3의 화소의 일 예를 나타내는 단면도이다.
도 5를 참조하면, 화소(PXL)는 베이스 층(BSL), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다. 도 5에서는 설명의 편의를 위해 도 3에 도시된 제1 내지 제3 박막 트랜지스터들(M1, ME2, M3) 중 제1 박막 트랜지스터(M1)만을 도시하였다.
베이스 층(BSL)은 경성 또는 연성의 기판일 수 있다. 일 예에 따르면, 베이스 층(BSL)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 베이스 층(BSL)은 도 1을 참조하여 설명한 기판(SUB)에 대응될 수 있다.
화소 회로부(PCL)는 버퍼막(BFL), 제1 박막 트랜지스터(M1), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 브릿지 패턴(BRP), 전원 라인(PLE), 제1 컨택부(CNT1), 제2 컨택부(CNT2), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 베이스 층(BSL) 상에 위치할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
제1 박막 트랜지스터(M1)는 반도체 층(SCL), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
반도체 층(SCL)은 버퍼막(BFL) 상에 위치할 수 있다. 반도체 층(SCL)은 산화물 반도체를 포함할 수 있다. 다만, 반도체 층(SCL)이 이에 한정되는 것은 아니며, 반도체 층(SCL)은 폴리실리콘(polysilicon), 또는 아몰퍼스 실리콘(amorphous silicon)을 포함할 수도 있다.
반도체 층(SCL)은 소스 전극(SE)과 접촉하는 제1 접촉 영역 및 드레인 전극(DE)과 접촉하는 제2 접촉 영역을 포함할 수 있다.
상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 절연막(GI)은 반도체 층(SCL) 상에 제공될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 위치할 수 있다. 게이트 전극(GE)의 위치는 반도체 층(SCL)의 채널 영역의 위치와 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 반도체 층(SCL)의 채널 영역 상에 배치될 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
소스 전극(SE)과 드레인 전극(DE)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 소스 전극(SE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 층(SCL)의 제1 접촉 영역과 접촉하고, 드레인 전극(DE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 층(SCL)의 제2 접촉 영역과 접촉할 수 있다.
제2 층간 절연막(ILD2)은 소스 전극(SE)과 드레인 전극(DE) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 유기 재료를 포함할 수도 있다.
브릿지 패턴(BRP)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 브릿지 패턴(BRP)은 제2 층간 절연막(ILD2)을 관통하는 컨택홀을 통해 드레인 전극(DE)과 전기적으로 연결될 수 있다.
전원 라인(PLE)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원 라인(PLE)은 도 3을 참조하여 상술한 제2 전원 라인(VSS)일 수 있으며, 전원 라인(PLE)에는 제2 전원이 공급될 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 위치할 수 있다. 보호막(PSV)은 브릿지 패턴(BRP) 및 전원 라인(PLE)을 커버할 수 있다.
보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다.
보호막(PSV)은 브릿지 패턴(BRP)의 일 영역과 전기적으로 연결되는 제1 컨택부(CNT1) 및 전원 라인(PLE)의 일 영역과 전기적으로 연결되는 제2 컨택부(CNT2)를 포함할 수 있다.
표시 소자부(DPL)는 뱅크 패턴(BNP), 제1 전극(EL1), 제2 전극(EL2), 제1 절연막(INS1), 발광 소자(LD), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제2 절연막(INS2), 뱅크(BNK), 및 제3 절연막(INS3)을 포함할 수 있다.
뱅크 패턴(BNP)은 상부 방향으로 돌출된 형상을 가질 수 있고, 뱅크 패턴(BNP) 상에는 제1 전극(EL1) 및 제2 전극(EL2)이 배열되어, 반사 격벽이 형성될 수 있다. 반사 격벽이 형성되어 발광 소자(LD)의 광 효율이 개선될 수 있다.
제1 전극(EL1)은 보호막(PSV) 상에 배열될 수 있다. 제1 전극(EL1)은 도 3을 참조하여 상술한 제1 전원(ELVDD)의 전압이 인가될 수 있는 경로일 수 있고, 발광 소자(LD)에 대한 전기적 정보가 제공될 수 있는 경로일 수 있다.
제2 전극(EL2)은 보호막(PSV) 상에 배열될 수 있다. 제2 전극(EL2)은 도 3을 참조하여 상술한 제2 전원(ELVSS)의 전압이 인가될 수 있는 경로일 수 있다.
제1 전극(EL1) 및 제2 전극(EL2)은 발광 소자(LD)의 발광 효율이 개선되도록 발광 소자(LD)로부터 발산된 광을 표시 방향으로 반사할 수 있다. 이 때, 상기 표시 방향은 제3 방향(DR3)일 수 있다.
제1 절연막(INS1)은 보호막(PSV) 상에 위치할 수 있다. 제1 절연막(INS1)은 제2 층간 절연막(ILD2)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 절연막(INS1)의 적어도 일부는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제1 전극(EL1), 및/또는 제2 전극(EL2) 상에 배치되어, 전기적 연결을 안정시키고, 외부 영향을 감쇄시킬 수 있다.
제1 절연막(INS1) 상에는 발광 소자(LD)가 위치할 수 있다. 일 예에 따르면, 제1 절연막(INS1)은 소정의 홈을 가질 수 있고, 발광 소자(LD)의 적어도 일부가 상기 홈으로부터 형성된 단부에 접하고, 발광 소자(LD)의 또 다른 일부가 상기 홈로 인해 형성된 또 다른 단부에 접할 수 있다.
발광 소자(LD)는 제1 전극(EL1)과 제2 전극(EL2) 사이의 제1 절연막(INS1) 상에 위치할 수 있다. 발광 소자(LD)는 나노 스케일 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
발광 소자(LD)는 제1 반도체층, 제2 반도체층, 활성층 및 절연막을 포함할 수 있다. 제1 반도체층은 소정의 타입을 가지는 반도체층을 포함할 수 있고, 제2 반도체층은 상기 제1 반도체층과는 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제1 반도체층은 N형 반도체층을 포함하되, 상기 제2 반도체층은 P형 반도체층을 포함할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 어느 하나의 반도체 재료를 포함할 수 있다.
활성층은 제1 반도체층과 제2 반도체층 사이에 위치할 수 있다. 상기 활성층은 단일 또는 다중 양자 우물 구조를 가질 수 있다.
발광 소자(LD)의 양단에 소정의 전압 이상의 전계가 인가되는 경우, 활성층 내에서 전자-정공 쌍이 결합하며 광이 발산될 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 위치할 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 상기 활성층에 대응되는 영역을 커버하도록 형성될 수 있다. 제2 절연막(INS2)은 유기 재료 혹은 무기 재료 중 적어도 어느 하나를 포함할 수 있다.
실시예에 따라, 제2 절연막(INS2)의 적어도 일부는 발광 소자(LD)의 배면 상에 위치할 수 있다. 발광 소자(LD)의 배면 상에 형성된 제2 절연막(INS2)은 제2 절연막(INS2)이 발광 소자(LD) 상에 형성되는 과정에서 제1 절연막(INS1)과 발광 소자(LD) 사이의 빈 틈을 채울 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 위치할 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 각각 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 전극(EL1) 및 제2 전극(EL2)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)를 포함한 도전성 물질 중 적어도 어느 하나를 포함할 수 있다.
제1 전극(EL1)을 통해 제공된 전기적 신호는 제1 컨택 전극(CNE1)을 통해 발광 소자(LD)에 제공될 수 있고, 이 때 제공된 전기적 신호를 기초로 발광 소자(LD)는 광을 발산할 수 있다.
제2 전극(EL2)을 통해 제공된 전기적 신호는 제2 컨택 전극(CNE2)을 통해 발광 소자(LD)에 제공될 수 있다.
뱅크(BNK)는 화소(PXL)의 발광 영역을 정의하는 구조물일 수 있다. 발광 영역(EMA)은 발광 소자(LD)로부터 광이 방출되는 영역을 의미할 수 있다. 예를 들어, 뱅크(BNK)는 화소(PXL)의 발광 소자(LD)를 둘러싸도록 인접한 화소(PXL)들 사이의 경계 영역에 배치될 수 있다.
제3 절연막(INS3)은 뱅크(BNK), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 절연막(INS2) 상에 배열될 수 있다. 제3 절연막(INS3)은 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다. 제3 절연막(INS3)은 외부 영향으로부터 표시 소자부(DPL)를 보호할 수 있다.
실시예에 따라, 제3 절연막(INS3) 상에는 컬러 변환층 및/또는 컬러 필터가 배치될 수 있다.
컬러 변환층은 특정 색상에 대응되는 색 변환 입자들을 포함할 수 있다. 컬러 변환층은, 화소(PXL)에 배치된 발광 소자(LD)에서 방출되는 제1 색의 광을 제2 색(또는 특정 색)의 광으로 변환하는 색 변환 입자들을 포함할 수 있다. 일 예로, 화소(PXL)가 청색 화소인 경우, 컬러 변환층은 발광 소자(LD)에서 방출되는 광을 적색의 광 또는 청색의 광으로 변환하는 퀀텀 닷의 색 변환 입자들을 포함할 수 있다.
컬러 필터는 컬러 변환층에서 방출되는 광(즉, 특정 색상으로 변환된 광)을 선택적으로 투과시킬 수 있다. 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다.
도 6은 도 3의 화소를 구동하는 게이트 구동 회로를 나타내는 블록도이다. 도 7은 도 6의 게이트 구동 회로에서 이용되는 클럭 신호들의 일 예를 나타내는 파형도이다.
도 6을 참조하면, 게이트 구동 회로(120)는 복수의 스테이지들(ST1 내지 STn, 단, n은 양의 정수)을 포함할 수 있다.
스테이지들(ST1 내지 STn)은 스캔 라인들(SC1 내지 SCn)(및 센싱 라인들(SS1 내지 SSn))에 각각 연결될 수 있다. 스캔 라인들(SC1 내지 SCn) 및 센싱 라인들(SS1 내지 SSn)은 도 3을 참조하여 설명한 스캔 라인(SC) 및 센싱 스캔 라인(SS)에 각각 대응할 수 있다.
또한, 스테이지들(ST1 내지 STn)은 복수의 클럭 라인들(CLKS1 내지 CLKS8) 중 대응되는 클럭 라인들 및 제어 라인들(CSS)에 연결될 수 있다.
클럭 라인들(CLKS1 내지 CLKS8)은 제1 클럭 라인들(CLKS1) 내지 제8 클럭 라인들(CLKS8)을 포함하며, 제1 클럭 라인들(CLKS1) 내지 제8 클럭 라인들(CLKS8) 각각은 후술할 스캔 클럭 라인 및 캐리 클럭 라인을 포함할 수 있다. 다만, 이는 예시적인 것으로, 클럭 라인들(CLKS1 내지 CLKS8)의 개수는 이에 한정되는 것은 아니며, 예를 들어, 클럭 라인들(CLKS1 내지 CLKS8)은 제1 클럭 라인들(CLKS1) 내지 제6 클럭 라인들(CLKS6)만을 포함하고, 제7 클럭 라인들(CLKS7) 및 제8 클럭 라인들(CLKS8)을 포함하지 않을 수도 있다.
제1 내지 제8 클럭 라인들(CLKS1 내지 CLKS8)에 인가되는 클럭 신호들은 상호 다른 위상들을 가질 수 있다. 도 7에 도시된 바와 같이, 제1 내지 제8 클럭 라인들(CLKS1 내지 CLKS8)에 각각 인가되는 제1 내지 제8 스캔 클럭 신호들(SC_CK1 내지 SC_CK8)(및 제1 내지 제8 캐리 클럭 신호들(CR_CK1 내지 CR_CK8)은 상호 동일한 주기를 가지되, 상호 특정 위상차(예를 들어, 주기/8 의 위상차)를 가질 수 있다. 예를 들어, 제1 내지 제8 스캔 클럭 신호들(SC_CK1 내지 SC_CK8)(및 제1 내지 제8 캐리 클럭 신호들(CR_CK1 내지 CR_CK8) 각각은 8 수평 기간(4H)의 주기를 가지며, 4 수평 기간(4H)동안 논리 로우 레벨(또는, 제1 전압 레벨, 턴-오프 전압 레벨)을 가질 수 있다. 예를 들어, 제2 스캔 클럭 신호(SC_CK2))는 제1 스캔 클럭 신호(SC_CK1)보다 지연된 위상(예를 들어, 1 수평 기간(1H)만큼 지연된 위상)을 가질 수 있다. 한편, 제1 내지 제8 스캔 클럭 신호들(SC_CK1 내지 SC_CK8) 중 일부는 제1 내지 제8 스캔 클럭 신호들(SC_CK1 내지 SC_CK8) 중 나머지와 상보되는(또는, 180도의 위상 차이를 가지는) 파형들을 가질 수 있다. 예를 들어, 제1 스캔 클럭 신호(SC_CK1)가 논리 로우 레벨(또는, 제1 전압 레벨, 턴-오프 전압 레벨)을 가지는 구간에서, 제5 스캔 클럭 신호(SC_CK5)는 논리 하이 레벨(또는, 제2 전압 레벨, 턴-온 전압 레벨)을 가지며, 제5 스캔 클럭 신호(SC_CK5)가 논리 로우 레벨을 가지는 구간에서, 제1 스캔 클럭 신호(SC_CK1)는 논리 하이 레벨을 가질 수 있다. 즉, 제1 스캔 클럭 신호(SC_CK1) 및 제5 스캔 클럭 신호(SC_CK5)는 상호 상보되는 파형들을 가질 수 있다. 유사하게, 제2 스캔 클럭 신호(SC_CK2) 및 제6 스캔 클럭 신호(SC_CK6)는 상호 상보되는 파형들을 가지고, 제3 스캔 클럭 신호(SC_CK3) 및 제7 스캔 클럭 신호(SC_CK7)는 상호 상보되는 파형들을 가지며, 제4 스캔 클럭 신호(SC_CK4) 및 제8 스캔 클럭 신호(SC_CK8)는 상호 상보되는 파형들을 가질 수 있다. 후술하여 설명하겠지만, 제1 내지 제8 클럭 라인들(CLKS1 내지 CLKS8)이 표시 영역(DA, 도 1 참조)에 배치되는데, 제1 내지 제8 클럭 라인들(CLKS1 내지 CLKS8)에 인가되는 클럭 신호들(예를 들어, 약 25V 내지 약 30V의 전압 레벨을 가지는 펄스)가 화소(PXL)에 노이즈와 같은 영향을 주는 것을 완화시키거나 방지하기 위해, 상호 상보되는 파형들을 가지는 클럭 신호들이 인가되는 클럭 라인들(CLKS1 내지 CLKS8)이 하나의 쌍을 이뤄 배치될 수 있다.
제1 내지 제8 캐리 클럭 신호들(CR_CK1 내지 CR_CK8) 각각은 제1 내지 제8 스캔 클럭 신호들(SC_CK1 내지 SC_CK8) 중 대응되는 스캔 클럭 신호와 동일한 파형을 가지거나, 상호 다른 파형을 가질 수 있다.
한편, 제어 라인들(CSS)은 스테이지들(ST1 내지 STn) 각각의 동작에 필요한 구동 전원들이 인가되는 전원 라인들을 포함하고, 실시예에 따라, 제어 라인들(CSS)은 스테이지들(ST1 내지 STn)을 리셋하기 위한 리셋 제어 라인 등을 더 포함할 수 있다.
제1 스테이지(ST1)는 제1 클럭 라인들(CLKS1)에 연결되고, 제2 스테이지(ST2)는 제2 클럭 라인들(CLKS2)에 연결되며, 제3 스테이지(ST3)는 제3 클럭 라인들(CLKS3)에 연결되고, 제4 스테이지(ST4)는 제4 클럭 라인들(CLKS4)에 연결되며, 제5 스테이지(ST5)는 제5 클럭 라인들(CLKS5)에 연결되고, 제6 스테이지(ST6)는 제6 클럭 라인들(CLKS6)에 연결되며, 제7 스테이지(ST7)는 제7 클럭 라인들(CLKS7)에 연결되고, 제8 스테이지(ST8)는 제8 클럭 라인들(CLKS8)에 연결될 수 있다. 제8 스테이지(ST8) 이후의 스테이지들은, 제1 내지 제8 스테이지들(ST1 내지 ST8)과 유사하게, 제1 내지 제8 클럭 라인들(CLKS1 내지 CLKS8) 중 대응되는 클럭 라인들에 연결될 수 있다. 제n 스테이지(STn)는 제8 스테이지(ST8)는 제8 클럭 라인들(CLKS8)에 연결될 수 있다.
실시예들에서, 스테이지들(ST1 내지 STn) 각각은 클럭 신호들을 이용하여 개시 신호 라인(STVP)을 통해 제공되는 개시 신호 또는 이전 스테이지로부터 제공되는 이전 캐리 신호를 쉬프트시켜 캐리 신호 및 스캔 신호(및 센싱 스캔 신호)를 생성할 수 있다.
예를 들어, 제1 스테이지(ST1)는 제1 클럭 라인(CLKS1)을 통해 제공되는 제1 클럭 신호들(예를 들어, 제1 캐리 클럭 신호(CR_CK1) 및 제1 스캔 클럭 신호(SC_CK1))을 이용하여, 개시 신호를 쉬프팅시켜 제1 캐리 신호 및 제1 스캔 신호(및 제1 센싱 스캔 신호)를 생성할 수 있다. 제1 캐리 신호는 제1 캐리 라인(CR1)에 제공되며, 제1 스캔 신호는 제1 스캔 라인(SC1)에 제공될 수 있다. 제5 스테이지(ST5)는 제5 클럭 라인(CLKS5)을 통해 제공되는 제5 클럭 신호들(예를 들어, 제5 캐리 클럭 신호(CR_CK5) 및 제5 스캔 클럭 신호(SC_CK5))을 이용하여, 제1 스테이지(ST1)(즉, 제5 스테이지(ST5)의 이전 스테이지)로부터 제공되는 제1 캐리 신호를 쉬프팅시켜 제5 캐리 신호 및 제5 스캔 신호(및 제5 센싱 스캔 신호)를 생성할 수 있다. 제5 캐리 신호는 제5 캐리 라인(CR5)에 제공되며, 제5 스캔 신호는 제5 스캔 라인(SC5)에 제공될 수 있다. 제5 스테이지(ST5)와 유사하게, 제6 스테이지(ST6)는 제6 클럭 라인(CLKS6)을 통해 제공되는 제6 클럭 신호들(예를 들어, 제6 캐리 클럭 신호(CR_CK6) 및 제6 스캔 클럭 신호(SC_CK6))을 이용하여, 제2 스테이지(ST2)(즉, 제6 스테이지(ST6)의 이전 스테이지)로부터 제공되는 제2 캐리 신호(즉, 제2 캐리 라인(CR2)을 통해 제공되는 제2 캐리 신호)를 쉬프팅시켜 제6 캐리 신호 및 제6 스캔 신호(및 제6 센싱 스캔 신호)를 생성할 수 있다. 제6 캐리 신호는 제6 캐리 라인(CR6)에 제공되며, 제6 스캔 신호는 제6 스캔 라인(SC6)에 제공될 수 있다. 제n 스테이지(STn)는 제8 클럭 라인(CLKS8)을 통해 제공되는 제8 클럭 신호들(예를 들어, 제8 캐리 클럭 신호(CR_CK8) 및 제8 스캔 클럭 신호(SC_CK8))을 이용하여, 제n-4 스테이지(즉, 제n 스테이지(STn)의 이전 스테이지)로부터 제공되는 제n-4 캐리 신호(즉, 제n-4 캐리 라인(CRn-4)을 통해 제공되는 제n-4 캐리 신호)를 쉬프팅시켜 제n 캐리 신호 및 제n 스캔 신호(및 제n 센싱 스캔 신호)를 생성할 수 있다. 제n 캐리 신호는 제n 캐리 라인(CRn)에 제공되며, 제n 스캔 신호는 제n 스캔 라인(SCn)에 제공될 수 있다.
일 실시예에서, 스테이지들(ST1 내지 STn) 각각은 이후 스테이지로부터 제공되는 이후 캐리 신호에 응답하여 초기화되거나 리셋될 수 있다. 여기서, 이후 스테이지는 해당 스테이지로부터 제공되는 캐리 신호를 이전 캐리 신호로서 수신하는 스테이질일 수 있다.
예를 들어, 제1 스테이지(ST1)는 제5 스테이지(ST5)(즉, 제1 스테이지(ST1)의 이후 스테이지)로부터 제공되는 제5 캐리 신호에 응답하여 초기화되거나 리셋될 수 있다. 제2 스테이지(ST2)는 제6 스테이지(ST6)(즉, 제2 스테이지(ST2)의 이후 스테이지)로부터 제공되는 제6 캐리 신호에 응답하여 초기화되거나 리셋될 수 있다.
한편, 제n 스테이지(STn) 등을 초기화시키거나 리셋시키기 위해, 게이트 구동 회로는 적어도 하나의 더미 스테이지(ST_D)를 더 포함할 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 더미 스테이지(ST_D)는 제4 클럭 라인들(CLKS4) 및 제어 라인들(CSS)에 연결되고, 제4 클럭 라인들(CLK4)을 통해 제공되는 제4 클럭 신호들(예를 들어, 제4 캐리 클럭 신호(CR_CK4) 및 제4 스캔 클럭 신호(SC_CK4))을 이용하여, 제n 캐리 신호를 쉬프팅시켜 더미 캐리 신호를 생성할 수 있다. 경우에 따라, 더미 스테이지(ST_D)는 더미 스캔 신호(및 더미 센싱 스캔 신호)를 더 생성할 수도 있다.
더미 캐리 신호는 더미 캐리 라인(CR_D)을 통해 제n 스테이지(STn)에 제공되며, 제n 스테이지(STn)는 더미 캐리 신호에 응답하여 초기화되거나 리셋될 수 있다.
도 8a는 도 6의 게이트 구동 회로에 포함된 스테이지의 일 예를 나타내는 도면이다. 도 6에 도시된 스테이지들(ST1 내지 STn)(및 더미 스테이지(ST_D))는 상호 실질적으로 동일하거나 유사하므로, 스테이지들(ST1 내지 STn)(및 더미 스테이지(ST_D))을 포괄하여 스테이지(STi, 단, i는 n보다 작거나 같은 양의 정수)를 설명하기로 한다.
도 8a를 참조하면, 스테이지(STi)는 노드 제어 회로(SST1), 제1 출력 회로(SST2), 및 제2 출력 회로(SST3)를 포함할 수 있다. 클럭 라인들(CLKS)은 캐리 클럭 라인(CR_CLK) 및 스캔 클럭 라인(SC_CLK)을 포함할 수 있다. 클럭 라인들(CLKS)은 도 6을 참조하여 설명한 제1 내지 제8 클럭 라인들(CLKS1 내지 CLKS8)에 대응할 수 있다. 캐리 클럭 라인(CR_CLK) 및 스캔 클럭 라인(SC_CLK)에는 도 7을 참조하여 설명한 제1 내지 제8 캐리 클럭 신호들(CR_CK1 내지 CR_CK8) 중 대응되는 캐리 클럭 신호 및 제1 내지 제8 스캔 클럭 신호들(SC_CK1 내지 SC_CK8) 중 스캔 클럭 신호가 각각 인가될 수 있다.
노드 제어 회로(SST1)는 이전 스테이지의 이전 캐리 라인(CRp, 단, p는 양의 정수)을 통해 제공되는 이전 캐리 신호(또는, 개시 신호 라인(STVP)을 통해 제공되는 개시 신호) 및 클럭 라인들(CLKS)을 통해 제공되는 클럭 신호들에 기초하여 제1 노드(Q)의 노드 전압(즉, 제1 노드 전압) 및 제2 노드(QB)의 노드 전압(즉, 제2 노드 전압)을 제어할 수 있다. 예를 들어, 노드 제어 회로(SST1)는 이전 캐리 신호가 논리 로우 레벨(또는, 턴-오프 전압 레벨)을 가지는 경우, 제2 노드(QB)의 제2 노드 전압이 논리 하이 레벨(또는, 턴-온 전압 레벨)을 갖도록 제2 노드(QB)를 제어하며, 제1 노드(Q)의 제1 노드 전압이 논리 로우 레벨로 유지되도록 제1 노드(Q)를 제어할 수 있다. 예를 들어, 노드 제어 회로(SST1)는 이전 캐리 신호가 논리 하이 레벨을 가지는 경우, 제1 노드(Q)의 제1 노드 전압이 논리 하이 레벨을 갖도록 제1 노드(Q)를 제어하며, 제2 노드(QB)의 제2 노드 전압이 논리 로우 레벨로 유지되도록 제2 노드(QB)를 제어할 수 있다.
일 실시예에서, 노드 제어 회로(SST1)는 이후 스테이지의 이후 캐리 라인(CRq, 단, q는 양의 정수)을 통해 제공되는 이후 캐리 신호(또는, 더미 캐리 신호)에 기초하여 제1 노드(Q)의 노드 전압(즉, 제1 노드 전압)을 초기화 할 수 있다. 스테이지(STi)가 해당 수평 기간에서 각각 논리 하이 레벨을 가지는 캐리 신호 및 스캔 신호를 출력하고, 해당 수평 기간 이후에는 스테이지(STi)가 논리 하이 레벨을 가지는 캐리 신호 및 스캔 신호를 출력하지 않도록(즉, 논리 로우 레벨을 가지는 캐리 신호 및 스캔 신호를 출력하도록), 노드 제어 회로(SST1)는 이후 캐리 신호를 이용하여 제1 노드(Q)의 노드 전압을 초기화할 수 있다.
도 8a에 도시되지 않았으나, 노드 제어 회로(SST1)는 외부로부터 제공되는 별도의 리셋 신호 등에 기초하여 제1 노드(Q)의 노드 전압(즉, 제1 노드 전압) 및 제2 노드(QB)의 노드 전압(즉, 제2 노드 전압)을 제어할 수도 있다.
제1 출력 회로(SST2)는 제1 노드(Q)의 제1 노드 전압에 응답하여 캐리 클럭 라인(CR_CLK)에 인가되는 캐리 클럭 신호를 캐리 신호로서 제2 출력 단자(OUT2)(또는, 캐리 라인(CRi))를 통해 출력하며, 제2 노드(QB)의 제2 노드 전압에 응답하여 캐리 신호를 제2 논리 로우 레벨(또는, 제2 저전압 라인(VGL2, 또는 제2 전원 라인)에 인가된 제2 저전압)로 풀-다운(full-down)하거나 유지할 수 있다. 제1 출력 회로(SST2)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함하고, 제3 트랜지스터(T3)는 캐리 클럭 라인(CR_CLK)에 연결되는 제1 전극, 제2 출력 단자(OUT2)에 연결되는 제2 전극, 및 제1 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 제2 출력 단자(OUT2)에 연결되는 제1 전극, 제2 저전압 라인(VGL2)에 연결되는 제2 전극, 및 제2 노드(QB)에 연결되는 게이트 전극을 포함할 수 있다. 또한, 제1 출력 회로(SST2)는 논리 하이 레벨의 캐리 신호를 부스팅하기 위해, 제3 트랜지스터(T3)의 게이트 전극 및 제2 출력 단자(OUT2) 사이에 연결되는 제2 커패시터(C2)를 더 포함할 수 있다.
제2 출력 회로(SST3)는 제1 노드(Q)의 제1 노드 전압에 응답하여 스캔 클럭 라인(SC_CLK)을 통해 제공되는 스캔 클럭 신호를 스캔 신호로서 제1 출력 단자(OUT1)(또는, 스캔 라인(SCi))에 출력하며, 제2 노드(QB)의 제2 노드 전압에 응답하여 스캔 신호를 제1 논리 로우 레벨(또는, 제1 저전압 라인(VGL1, 또는, 제1 전원 라인)에 인가되는 제1 저전압)로 풀-다운하거나 유지할 수 있다. 제2 출력 회로(SST3)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하고, 제1 트랜지스터(T1)는 스캔 클럭 라인(SC_CLK)에 연결되는 제1 전극, 제1 출력 단자(OUT1)에 연결되는 제2 전극, 및 제1 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 출력 단자(OUT1)에 연결되는 제1 전극, 제1 저전압 라인(VGL1)에 연결되는 제2 전극, 및 제2 노드(QB)에 연결되는 게이트 전극을 포함할 수 있다. 또한, 제2 출력 회로(SST3)는 논리 하이 레벨의 스캔 신호를 부스팅하기 위해, 제1 트랜지스터(T1)의 게이트 전극 및 제1 출력 단자(OUT1) 사이에 연결되는 제1 커패시터(C1)를 더 포함할 수 있다.
스캔 신호의 파형과 캐리 신호의 파형이 상호 다를 수 있으므로, 캐리 클럭 라인(CR_CLK)과 구별되는 스캔 클럭 라인(SC_CLK)이 이용될 수 있고, 또한, 제1 출력 회로(SST2)와 구별되는 제2 출력 회로(SST3)가 스테이지(STi)에 구비될 수 있다. 제1 출력 회로(SST2)의 출력(즉, 캐리 신호)과 제2 출력 회로(SST3)의 출력(즉, 스캔 신호)간의 간섭을 방지하기 위해, 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)이 이용될 수 있다.
한편, 도 8a에서 스테이지(STi)는 캐리 신호를 출력하는 제1 출력 회로(SST2)와, 스캔 신호를 출력하는 제2 출력 회로(SST3)를 포함하는 것으로 도시되었으나, 스테이지(STi)가 이에 한정되는 것은 아니다. 예를 들어, 스테이지(STi)는 스캔 신호로부터 독립적으로 센싱 스캔 신호를 출력하기 위한 제3 출력 회로를 더 포함할 수 있고, 제3 출력 회로는 제2 출력 회로(SST3)와 실질적으로 동일하게 구현될 수 있다.
도 8b는 도 6의 게이트 구동 회로에 포함된 스테이지의 일 예를 나타내는 도면이다. 도 8b에는 도 8a에 대응하는 도면이 도시되었다.
도 8a 및 도 8b를 참고하면, 스테이지(STi_1)는 노드 제어 회로(SST1_1), 제1 출력 회로(SST2_1), 및 제2 출력 회로(SST3_1)를 포함할 수 있다. 노드 제어 회로(SST1_1), 제1 출력 회로(SST2_1), 및 제2 출력 회로(SST3_1)는 노드 제어 회로(SST1), 제1 출력 회로(SST2), 및 제2 출력 회로(SST3)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 출력 회로(SST2_1)는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제2 커패시터(C2)를 포함할 수 있다. 제4 트랜지스터(T4)는 제2 출력 단자(OUT2)에 연결되는 제1 전극, 제1 노드(Q)에 연결되는 제2 전극, 및 캐리 클럭 라인(CR_CLK)에 연결되는 게이트 전극을 포함할 수 있다. 제1 출력 회로(SST2_1)의 제4 트랜지스터(T4)는 캐리 클럭 라인(CR_CLK)을 통해 제공되는 캐리 클럭 신호에 응답하여 턴-온되고, 제1 노드(Q)의 노드 전압(또는, 제1 노드(Q)의 노드 전압을 풀다운시키는 저전압, 예를 들어, 도 8c에 도시된 제2 저전압 라인(VGL2)에 인가된 제2 저전압)을 이용하여 캐리 신호를 풀-다운시킬 수 있다.
제2 출력 회로(SST3_1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제1 커패시터(C1)를 포함할 수 있다. 제2 트랜지스터(T2)는 제1 출력 단자(OUT1)에 연결되는 제1 전극, 제1 저전압 라인(VGL1)에 연결되는 제2 전극, 및 반전 스캔 클럭 라인(SC_CLKB)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 반전 스캔 클럭 라인(SC_CLKB)은 스캔 클럭 라인(SC_CLK)에 인가되는 클럭 신호와 상보되는(또는, 180도의 위상 차이를 가지는) 파형을 가지는 반전 클럭 신호가 인가되는 라인을 의미하며, 예를 들어, 스캔 클럭 라인(SC_CLK)에 제1 스캔 클럭 신호(SC_CK1, 도 7 참조)가 인가되는 경우, 반전 스캔 클럭 라인(SC_CLKB)에는 제5 스캔 클럭 신호(SC_CK5)가 인가될 수 있다. 제2 트랜지스터(T2)는 반전 스캔 클럭 라인(SC_CLKB)을 통해 제공되는 반전 클럭 신호에 응답하여 턴-온되고, 제1 저전압 라인(VGL1)에 인가되는 제1 저전압을 이용하여 스캔 신호를 풀-다운시킬 수 있다.
상술한 바와 같이, 제1 출력 회로(SST2_1) 및 제2 출력 회로(SST3_1)의 연결 구성은 제1 출력 회로(SST2) 및 제2 출력 회로(SST3)의 연결 구성과는 다를 수도 있다. 즉, 스캔 신호와 캐리 신호를 출력할 수 있는 범위에서, 제1 출력 회로(SST2_1)(또는, 제1 출력 회로(SST2)) 및 제2 출력 회로(SST3_1)(또는, 제2 출력 회로(SST3))의 연결 구성은 다양하게 변경될 수 있다.
도 8c는 도 8b의 스테이지에 포함된 노드 제어 회로의 일 예를 나타내는 도면이다. 구체적으로, 도 8c에는 도 8b 및 도 8a의 스테이지에 포함된 노드 제어 회로(SST1_1)가 예시적으로 도시되었다.
도 8a 내지 도 8c를 참조하면, 노드 제어 회로(SST1_1)은 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 포함할 수 있다.
제7 트랜지스터(T7)는 이전 캐리 라인(CRp)에 연결되는 제1 전극, 제1 노드(Q)에 연결되는 제2 전극, 및 이전 캐리 라인(CRp)에 연결되는 게이트 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 이전 캐리 라인(CRp)을 통해 제공되는 이전 캐리 신호(예를 들어, 논리 하이 레벨을 가지는 이전 캐리 신호)에 응답하여 이전 캐리 신호를 제1 노드(Q)에 제공할 수 있다. 이 경우, 제1 노드(Q)는 논리 하이 레벨로 변하거나 유지될 수 있다.
제5 트랜지스터(T5)는 제1 노드(Q)에 연결되는 제1 전극, 제2 저전압 라인(VGL2)에 연결되는 제2 전극, 및 개시 신호 라인(STVP)에 연결되는 게이트 전극을 포함할 수 있다. 제5 트랜지스터(T5)는 개시 신호 라인(STVP)을 통해 제공되는 개시 신호에 응답하여 턴-온되고, 제2 저전압 라인(VGL2)을 제1 노드(Q)에 연결시킬 수 있다. 이 경우, 제2 저전압 라인(VGL2)에 인가되는 제2 저전압에 의해 제1 노드(Q)가 논리 로우 레벨으 가지며, 달리 말해 제1 노드(Q)가 초기화되거나 리셋될 수 있다. 즉, 개시 신호 라인(STVP)에 인가되는 개시 신호를 초기화 신호(또는, 리셋 신호)로 이용하여, 제1 노드(Q)가 초기화되거나 리셋될 수 있다.
제5 트랜지스터(T5)와 유사하게, 제6 트랜지스터(T6)는 제1 노드(Q)에 연결되는 제1 전극, 제2 저전압 라인(VGL2)에 연결되는 제2 전극, 및 이후 캐리 라인(CRq)에 연결되는 게이트 전극을 포함할 수 있다. 제6 트랜지스터(T6)는 이후 캐리 라인(CRq)를 통해 제공되는 이후 캐리 신호에 응답하여 턴-온되고, 제2 저전압 라인(VGL2)을 제1 노드(Q)에 연결시킬 수 있다. 즉, 이후 캐리 라인(CRq)를 통해 제공되는 이후 캐리 신호에 의해, 제1 노드(Q)가 논리 하이 레벨로부터 논리 로우 레벨로 변하거나 리셋될 수 있다.
한편, 도 8c에는 이전 캐리 신호, 개시 신호(또는, 리셋 신호), 및 이후 캐리 신호를 이용하여 제1 노드(Q)의 노드 전압을 제어하기 위한 제5 내지 제7 트랜지스터들(T5 내지 T7)이 예시적으로 도시된 것으로, 제5 내지 제7 트랜지스터들(T5 내지 T7)의 연결 구성은 다양하게 변경될 수 있다. 또한, 실시예에 따라, 노드 제어 회로(SST1_1)는 제1 노드(Q)의 노드 전압을 특정 전압 레벨(예를 들어, 논리 하이 레벨 또는 논리 로우 레벨)로 유지하기 위한 트랜지스터들을 더 포함할 수도 있다.
일 실시예에서, 노드 제어 회로(SST1_1)은 특정 스테이지(또는, 이에 연결된 특정 화소행의 화소)만을 선택적으로 구동시키기 위한 트랜지스터들을 더 포함할 수 있다. 예를 들어, 도 8c에 도시된 바와 같이, 노드 제어 회로(SST1_1)은 제11 트랜지스터(T11), 제12 트랜지스터(T12), 제13 트랜지스터(T13), 및 제3 커패시터(C3)를 더 포함할 수 있다.
제11 트랜지스터(T11)는 제12 트랜지스터(T12)의 제2 전극에 연결되는 제1 전극, 제1 노드(Q)에 연결되는 제2 전극, 및 제2 제어 신호 라인(S2)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제2 제어 신호 라인(S2)은 제어 라인들(CSS, 도 6 참조)에 포함될 수 있다.
제12 트랜지스터(T12)는 고전압 라인(VGH)에 연결되는 제1 전극, 제11 트랜지스터(T11)의 제1 전극에 연결되는 제2 전극, 및 제3 노드(S)에 연결되는 게이트 전극을 포함할 수 있다.
제13 트랜지스터(T13)는 캐리 라인(CRi)에 연결되는 연결되는 제1 전극, 제3 노드(S)에 연결되는 제2 전극, 및 제1 제어 신호 라인(S1)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제1 제어 신호 라인(S1)은 제어 라인들(CSS, 도 6 참조)에 포함될 수 있다.
제3 커패시터(C3)는 고전압 라인(VGH) 및 제3 노드(S) 사이에 형성되거나 연결될 수 있다.
제1 제어 신호 라인(S1)에 선택 신호(또는, 스테이지 선택 신호)가 인가되는 경우, 제13 트랜지스터(T13)를 통해 캐리 라인(CRi)에 인가된 캐리 신호가 제3 노드(S)에 인가될 수 있다. 예를 들어, 해당 스테이지가 논리 하이 레벨의 캐리 신호를 출력하는 경우, 논리 하이 레벨의 캐리 신호가 제3 노드(S)에 인가되고, 제3 커패시터(C3)는 논리 하이 레벨의 캐리 신호를 저장하며, 제12 트랜지스터(T12)는 턴-온될 수 있다. 해당 스테이지를 제외한 나머지 스테이지는 논리 로우 레벨의 캐리 신호를 출력하므로, 나머지 스테이지 내 제12 트랜지스터(T12)는 턴-오프 상태로 유지될 수 있다. 즉, 제1 제어 신호 라인(S1)에 선택 신호(또는, 스테이지 선택 신호)가 인가되는 동안 캐리 신호를 출력하는 스테이지만이 선택될 수 있다.
이후, 제2 제어 신호 라인(S2)에 선택 구동 신호가 인가되는 경우, 제11 트랜지스터(T11)가 턴-온될 수 있다. 제12 트랜지스터(T12)가 턴-온된 상태인 경우, 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)를 통해 고전압 라인(VGH)에 인가되는 고전압이 제1 노드(Q)에 인가될 수 있다. 이 경우, 도 8a를 참조하여 설명한 바와 같이, 해당 스테이지는 제1 노드(Q)의 노드 전압에 응답하여 스캔 신호를 출력할 수 있다. 선택된 스테이지를 제외한 나머지 스테이지 내 제12 트랜지스터(T12)는 턴-오프 상태를 유지하므로, 나머지 스테이지는 스캔 신호를 출력하지 않을 수 있다.
도 8c를 참조하여 설명한 바와 같이, 노드 제어 회로(SST1_1)는 이전 캐리 신호, 개시 신호(또는, 리셋 신호), 및 이후 캐리 신호에 기초하여 제1 노드(Q)의 노드 전압을 제어할 수 있다. 또한, 노드 제어 회로(SST1_1)는, 선택 구동과 관련하여, 제1 제어 신호 라인(S1) 및 제2 제어 신호 라인(S2)을 통해 인가되는 제어 신호들에 기초하여 제1 노드(Q)의 노드 전압을 추가로 제어할 수도 있다.
도 8d는 도 6의 게이트 구동 회로에 포함된 더미 스테이지의 일 예를 나타내는 도면이다. 도 8b에는 도 8a 및 도 8b에 대응하는 도면이 도시되었다.
도 8a, 도 8b, 및 도 8d를 참조하면, 더미 스테이지(ST_D)는 노드 제어 회로(SST1_2), 및 제1 출력 회로(SST2_2)을 포함할 수 있다. 즉, 더미 스테이지(ST_D)는 스캔 라인과 연결되지 않으므로, 스캔 신호를 출력하는 제2 출력 회로(SST3)을 포함하지 않을 수도 있다.
노드 제어 회로(SST1_2), 및 제1 출력 회로(SST2_2)는 노드 제어 회로(SST1) 및 제1 출력 회로(SST2)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 출력 회로(SST2_2)는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제2 커패시터(C2)를 포함할 수 있다. 제4 트랜지스터(T4)는 제2 출력 단자(OUT2)에 연결되는 제1 전극, 제2 저전압 라인(VGL2)에 연결되는 제2 전극, 및 개시 신호 라인(STVP)에 연결되는 게이트 전극을 포함할 수 있다. 제1 출력 회로(SST2_2)의 제4 트랜지스터(T4)는 개시 신호 라인(STVP)을 통해 제공되는 개시 신호에 응답하여 턴-온되고, 제1 노드(Q)의 노드 전압(또는, 제1 노드(Q)의 노드 전압을 풀다운시키는 저전압, 예를 들어, 도 8c에 도시된 제2 저전압 라인(VGL2)에 인가된 제2 저전압)을 이용하여 캐리 신호를 풀-다운시킬 수 있다.
더미 스테이지(ST_D)는 스캔 신호를 출력하지 않으므로, 스테이지들(ST1 내지 STn, 도 6 참조)이 스캔 신호들을 출력하기 전까지 논리 하이 레벨의 캐리 신호를 출력하더라도, 게이트 구동 회로(120)는 정상적으로 구동할 수 있다. 또한, 더미 스테이지(ST_D)는 이후 스테이지로부터 이후 캐리 신호를 받을 수 없으므로, 더미 스테이지(ST_D)는 개시 신호 라인(STVP)를 통해 제공되는 개시 신호를 리셋 신호로 이용하여 초기화되거나 리셋될 수 있다. 이 경우, 더미 스테이지(ST_D)는 이후 캐리 신호에 기초하여 리셋되는 회로 구성을 포함하지 않으므로, 더미 스테이지(ST_D)는 보다 단순화되며, 다른 스테이지들(도 9 참조) 사이에 배치될 수 있다.
도 8e는 도 6의 게이트 구동 회로의 동작을 설명하는 파형도이다.
도 6, 도 8a 내지 도 8e를 참조하면, 개시 신호 라인(STVP)에 인가되는 개시 신호(S_STVP), 제1 스캔 클럭 라인에 인가되는 제1 스캔 클럭 신호(SC_CK1), 제2 스캔 클럭 라인에 인가되는 제2 스캔 클럭 신호(SC_CK2), 제1 캐리 클럭 라인에 인가되는 제1 캐리 클럭 신호(CR_CK1), 제2 캐리 클럭 라인에 인가되는 제1 캐리 클럭 신호(CR_CK1), 제1 제어 신호 라인(S1)에 인가되는 제1 제어 신호(S_S1), 제2 제어 신호 라인(S2)에 인가되는 제2 제어 신호(S_S2), 제1 캐리 라인(CR1)을 통해 출력되는 제1 캐리 신호(S_CR1), 제2 캐리 라인(CR2)을 통해 출력되는 제2 캐리 신호(S_CR2), 제1 스캔 라인(SC1)을 통해 출력되는 제1 스캔 신호(S_SC1), 및 제2 스캔 라인(SC2)을 통해 출력되는 제2 스캔 신호(S_SC2)가 예시적으로 도시되었다.
하나의 프레임은 액티브 구간(P_ACTIVE) 및 블랭크 구간(P_BLANK)를 포함할 수 있다.
제1 시점(TP1)에서 개시 신호(S_STVP)는 논리 하이 레벨의 펄스를 가질 수 있다. 이 경우, 스테이지들(ST1 내지 STn)(및 더미 스테이지(ST_D))가 각각 초기화될 수 있다(도 8c의 노드 제어 회로(SST1_1) 참조).
한편, 제1 제어 신호(S_S1)가 논리 하이 레벨의 펄스를 가질 수 있다. 이 경우, 도 8c를 참조하여 설명한 제13 트랜지스터(T13)가 턴-온되며, 논리 로우 레벨의 캐리 신호(CRi)에 의해 제3 노드(S)가 초기화될 수 있다. 즉, 스테이지들(ST1 내지 STn) 각각의 제3 노드(S)가 초기화되고, 예를 들어, 이전 프레임에서 선택된 스테이지의 제3 노드(S)가 초기화될 수 있다.
액티브 구간(P_ACTIVE)에서 논리 하이 레벨의 개시 신호(S_STVP)에 응답하여, 제1 스캔 클럭 신호(SC_CK1) 및 제2 스캔 클럭 신호(SC_CK2)(및 도시되지 않은 다른 스캔 클럭 신호들, 도 7 참조)이 논리 하이 레벨과 논리 로우 레벨을 교번하여 가질 수 있다.
제2 시점(TP2)에서, 제1 스캔 클럭 신호(SC_CK1)에 대응하여 제1 스캔 신호(S_SC1)가 논리 하이 레벨을 가지며, 제1 캐리 클럭 신호(CR_CK1)에 대응하여 제1 캐리 신호(S_CR1)가 논리 하이 레벨을 가질 수 있다. 제3 시점(TP3)에서, 제2 스캔 클럭 신호(SC_CK2)에 대응하여 제2 스캔 신호(S_SC2)가 논리 하이 레벨을 가지며, 제2 캐리 클럭 신호(CR_CK2)에 대응하여 제2 캐리 신호(S_CR2)가 논리 하이 레벨을 가질 수 있다. 즉, 액티브 구간(P_ACTIVE) 구간에서, 논리 하이 레벨을 가지는 캐리 신호들이 순차적으로 출력되며, 또한, 논리 하이 레벨을 가지는 스캔 신호들이 순차적으로 출력될 수 있다.
액티브 구간(P_ACTIVE) 내 임의의 시점에서, 제1 제어 신호(S_S1)는 논리 하이 레벨을 가질 수 있다. 예를 들어, 도 8e에 도시된 바와 같이, 제4 시점(TP4)에서 제1 제어 신호(S_S1)는 논리 하이 레벨을 가질 수 있다.
이 경우, 논리 하이 레벨의 제1 캐리 신호(S_CR1)를 출력하는 제1 스테이지(ST1)가 선택될 수 있다. 도 8c를 참조하여 예를 들어, 제1 스테이지(ST1) 내 제3 노드(S)가 제1 캐리 신호(S_CR1)에 논리 하이 레벨을 갖도록 변화하며, 제3 커패시터(C3)에 의해 제3 노드(S)의 노드 전압이 논리 하이 레벨로 유지될 수 있다.
이후, 블랭크 구간(P_BLANK)에서, 제2 제어 신호(S_S2)가 논리 하이 레벨의 펄스를 가지며, 선택된 스테이지에 대응하는 스캔 클럭 신호만이 논리 하이 레벨을 가질 수 있다.
예를 들어, 도 8e에 도시된 바와 같이, 제5 시점(TP5)에서 제2 제어 신호(S_S2)가 논리 하이 레벨의 펄스를 가질 수 있다. 이 경우, 제1 스테이지(ST1) 내 제11 트랜지스터(T11)가 턴-온되고, 제1 스테이지(ST1) 내 제1 노드(Q)가 논리 하이 레벨로 변할 수 있다. 다만, 제1 스캔 클럭 신호(SC_CLK1)가 논리 로우 레벨을 가지므로, 제1 스캔 신호(S_SC1)은 논리 로우 레벨을 가질 수 있다(도 8a 및 도 8b의 제2 출력 회로(SST3) 참조).
제6 시점(TP6)에서, 제1 스캔 클럭 신호(SC_CK1)만이 논리 하이 레벨을 가질 수 있다. 이 경우, 제1 스테이지(ST1)는 제1 스캔 클럭 신호(SC_CK1)를 제1 스캔 신호(S_SC1)로서 출력하므로, 제1 스캔 신호(S_SC1)는 논리 하이 레벨을 가질 수 있다.
상술한 바와 같이, 게이트 구동 회로(120)는 액티브 구간(P_ACTIVE)에서 스캔 신호들 및 캐리 신호들을 각각 순차적으로 출력하며, 블랭크 구간(P_BLANK)에서는 선택된 스테이지들 통해서만 스캔 신호를 출력할 수 있다.
도 9는 도 1의 표시 장치에 포함된 표시 패널의 일 예를 나타내는 도면이다. 도 1에 도시된 표시 패널(100)들은 상호 실질적으로 동일하거나 유사하므로, 하나의 표시 패널(100)을 대상으로 설명하기로 한다.
도 1 및 도 9를 참조하면, 표시 패널(100)은 연결 필름(COF)을 통해 데이터 구동부(140)에 접속될 수 있다. 또한, 표시 패널(100)은 인쇄 회로 기판(PCB) 및 연결 필름(COF)을 통해 외부(예를 들어, 타이밍 제어부, 전원 공급부)로부터 클럭 신호들 및 제어 신호들을 수신할 수 있다.
도 9에 도시된 바와 같이, 데이터 구동부(140)는 집적 회로로 구현되어 연결 필름(COF)의 중앙 부분에 실장되며, 인쇄 회로 기판(PCB) 및 연결 필름(COF)을 통해 외부로부터 영상 데이터를 수신하고, 영상 데이터에 포함된 계조 값들(또는, 데이터 값들)에 대응하는 데이터 전압들을 생성하며, 데이터 전압들을 연결 필름(COF)을 통해 표시 패널(100)(표시 패널(100) 내 데이터 라인들(DL, 도 10a 참조)을 통해 화소(PXL, 도 10a 참조))에 제공할 수 있다. 연결 필름(COF)의 제1 방향(DR1)으로의 단변에 인접하여 인쇄 회로 기판(PCB)로부터 표시 패널(100)을 연결하는 제어 라인들(CSS)(또는, 전송 라인들)이 배치되며, 제어 라인들(CSS)을 통해 제어 신호들이 표시 패널(100)에 제공될 수 있다.
한편, 연결 필름(COF)은 하나의 도전층만을 포함하며, 제어 라인들(CSS)(또는, 전송 라인들)은 데이터 구동부(140)로부터 표시 패널(100) 사이의 데이터 라인들과 교차하지 않을 수 있다. 연결 필름(COF) 내에서 제어 라인들(CSS) 및 데이터 라인들이 교차하기 위해서는, 연결 필름(COF)이 적어도 2개의 도전층들을 포함해야 하나 연결 필름(COF)의 제조 비용이 증가될 수 있다.
도 9에 도시된 바와 같이, 표시 패널(100)은 복수의 연결 필름(COF)들 및 이들을 통해 복수의 데이터 구동부(140)들에 연결될 수 있으나, 이에 한정되는 것은 아니며, 표시 패널(100)은 하나의 연결 필름(COF) 및 데이터 구동부(140)에 연결될 수도 있다.
표시 패널(100)은 표시 영역(DA) 내에 분산 배치된 게이트 구동 회로(120, 도 6 참조)를 포함할 수 있다. 도 1 및 도 2를 참조하여 설명한 바와 같이 표시 패널(100)의 비표시 영역을 최소화하기 위해, 게이트 구동 회로는 표시 영역(DA) 내에 분산 배치될 수 있다.
실시예들에서, 게이트 구동 회로(120)는 복수의 블록들(BLK1, BLK2)(또는, 서브 게이트 구동 회로들)을 포함할 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 게이트 구동 회로(120)는 표시 패널(100)의 일측변에 인접하는 제1 블록(BLK1)과 표시 패널(100)의 타측변에 인접하는 제2 블록(BLK2)을 포함할 수 있다.
제1 블록(BLK1) 및 제2 블록(BLK2) 각각은 표시 패널(100)에 포함된 스캔 라인들(SC1 내지 SCn)에 연결되며, 제1 블록(BLK1) 및 제2 블록(BLK2)은 상호 동일한 타이밍에 스캔 라인들(SC1 내지 SCn)에 스캔 신호들을 제공할 수 있다. 제1 블록(BLK1) 및 제2 블록(BLK2)을 통해 표시 패널(100)의 좌우측으로부터 스캔 신호들이 제공되므로, 스캔 라인들(SC1 내지 SCn)의 로드에 의한 스캔 신호들의 지연 및 감쇠가 완화될 수 있다.
제1 블록(BLK1) 및 제2 블록(BLK2)은 그 배치 위치를 제외하고, 상호 실질적으로 동일하거나 유사하므로, 제1 블록(BLK1)을 중심으로 설명하기 한다.
제1 블록(BLK1)은 도 6을 참조하여 설명한 스테이지들(ST1 내지 STn)을 포함할 수 있다. 또한, 제1 블록(BLK1)은 더미 스테이지들(ST_D1 내지 ST_D4)를 더 포함할 수 있다. 더미 스테이지들(ST_D1 내지 ST_D4) 각각은 도 6을 참조하여 설명한 더미 스테이지(ST_D)에 대응할 수 있다.
스테이지들(ST1 내지 STn) 각각은 복수의 스캔 라인들(SC1 내지 SCn)이 가로질러 배치되는 단위 영역(즉, 복수의 화소행들 및 복수의 화소열들이 교차하는 단위 영역)에 분산 배치될 수 있다. 도 9에 도시된 바와 같이 제1 스테이지(ST1)는 제1 내지 제4 스캔 라인들(SC1 내지 SC4)가 가로질러 배치되는 단위 영역에 배치될 수 있다. 즉, 스테이지들(ST1 내지 STn)은 4개의 스캔 라인들에 각각에 대응하는 단위 영역에 배치될 수 있다. 다만, 이는 예시적인 것으로, 스테이지들(ST1 내지 STn)를 구성하는 트랜지스터들 및 커패시터들의 개수 및 용량 등을 고려하여, 스테이지들(ST1 내지 STn) 각각은 2개, 3개, 또는 5개 이상의 스캔 라인들에 대응하는 단위 영역에 배치될 수도 있다.
스테이지들(ST1 내지 STn)은 복수의 서브 블록들(BLK_S1 내지 BLK_S4)로 구분되며 상호 분리된 영역들에 배치될 수 있다. 도 9에 도시된 바와 같이, 스테이지들(ST1 내지 STn)은 제1 내지 제4 서브 블록들(BLK_S1 내지 BLK_S4)로 구분될 수 있다. 도 10a을 참조하여 후술하겠지만, 스테이지들(ST1 내지 STn)은 클럭 라인들(예를 들어, 캐리 클럭 라인들, 또는 스캔 클럭 라인들)에 의해 구분되며, 도 6을 참조하여 설명한 8개의 클럭 라인들(CLKS1 내지 CLKS8)에 기초하여 4개의 서브 블록들(BLK_S1 내지 BLK_S4)로 구분될 수 있다. 다만, 이는 예시적인 것으로, 스테이지들(ST1 내지 STn)은 8개의 서브 블록들로, 또는, 2개의 서브 블록들로 구분될 수도 있다.
제1 서브 블록(BLK_S1)은 제1 스테이지(ST1), 제5 스테이지(ST5), 제9 스테이지(ST9), 내지 제n-7 스테이지(STn-7), 및 제n-3 스테이지(STn-3)를 포함할 수 있다. 즉, 제1 서브 블록(BLK_S1)은 도 6을 참조하여 설명한 제1 클럭 라인들(CLKS1) 또는 제5 클럭 라인들(CLKS5)에 연결되는 스테이지들을 포함할 수 있다.
일 실시예에서, 제1 서브 블록(BLK_S1) 내 스테이지들(ST1, ST5, ST9 내지 STn-7, 및 STn-3)은 상호 이격되어 배치될 수 있다. 예를 들어, 제1 스테이지(ST1) 및 제5 스테이지(ST5)는 이들 사이에 적어도 하나의 라인이 제1 방향(DR1)으로 연장할 수 있는 공간을 가지고 상호 이격되어 배치될 수 있다. 따라서, 도 9 내지 도 11을 참조하여 설명할 연결 라인들이 스테이지들(ST1 내지 STn) 중 적어도 일부의 사이에 배치될 수 있다.
또한, 제1 서브 블록(BLK_S1)은 제1 더미 스테이지(ST_D1)를 더 포함할 수 있다.
제1 더미 스테이지(ST_D1)는 제1 서브 블록(BLK_S1) 내 마지막 스테이지인 제n-3 스테이지(STn-3)보다 표시 패널(100)의 가장자리로부터 이격되어 배치될 수 있다. 도 9에 도시된 바와 같이, 제1 더미 스테이지(ST_D1)는 제n-3 스테이지(STn-3) 및 제n-7 스테이지(STn-7) 사이에 배치될 수 있다.
유사하게, 제2 서브 블록(BLK_S2)은, 도 6을 참조하여 설명한 제2 클럭 라인들(CLKS2) 또는 제6 클럭 라인들(CLKS6)에 연결되는, 제2 스테이지(ST2), 제6 스테이지(ST6), 제10 스테이지(ST10), 내지 제n-6 스테이지(STn-6), 제n-2 스테이지(STn-2), 및 제2 더미 스테이지(ST_D2)를 포함할 수 있다. 제3 서브 블록(BLK_S3)은, 도 6을 참조하여 설명한 제3 클럭 라인들(CLKS3) 또는 제7 클럭 라인들(CLKS7)에 연결되는, 제3 스테이지(ST3), 제7 스테이지(ST7), 제11 스테이지(ST11), 내지 제n-5 스테이지(STn-5), 제n-1 스테이지(STn-1), 및 제3 더미 스테이지(ST_D3)를 포함할 수 있다. 제4 서브 블록(BLK_S4)은, 도 6을 참조하여 설명한 제4 클럭 라인들(CLKS4) 또는 제8 클럭 라인들(CLKS8)에 연결되는, 제4 스테이지(ST4), 제8 스테이지(ST8), 제12 스테이지(ST12), 내지 제n-4 스테이지(STn-4), 제n 스테이지(STn), 및 제4 더미 스테이지(ST_D4)를 포함할 수 있다.
스테이지들(ST1 내지 STn)이 제1 내지 제4 서브 블록들(BLK_S1 내지 BLK_S4)로 구분되는 경우, 도 6을 참조하여 설명한 클럭 라인들(CLKS1 내지 CLKS8)이 대응되는 서브 블록에 인접하도록 분산 배치될 수 있고, 클럭 라인들(CLKS1 내지 CLKS8)간의 간섭(예를 들어, 중첩에 의한 커패시턴스)가 감소될 수 있다. 특히, 스테이지들(ST1 내지 STn)이 해당 서브 블록 내에서 제2 방향(DR2)으로 충분히 이격되어 배치됨에 따라 클럭 라인들(CLKS1 내지 CLKS8)(및 제어 라인들(CSS))을 위한 연결 라인들(예를 들어, 제1 방향(DR1)으로 연장하는 연결 라인들)이 배치되는 공간이 확보될 수 있다.
또한, 제1 내지 제4 서브 블록들(BLK_S1 내지 BLK_S4) 각각은 캐리 신호를 공유하는(즉, 이전 캐리 신호, 또는 이후 캐리 신호를 제공하는) 관계를 가지는 스테이지들만을 포함하므로, 제1 내지 제4 서브 블록들(BLK_S1 내지 BLK_S4) 사이에서 캐리 신호를 전송하는 캐리 신호 라인이 제거되고, 캐리 신호 라인에 대한 기생 커패시턴스도 감소될 수 있다.
한편, 도 9에서 제1 내지 제4 스테이지들(ST1 내지 ST4)은 상호 동일한 행에 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제4 스테이지들(ST1 내지 ST4)은 제1 방향(DR1)을 따라 상호 엇갈려 배치될 수도 있다.
도 10a는 도 9의 표시 패널에 포함된 제1 블록의 일 예를 나타내는 도면이다. 도 10a에는 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)을 중심으로 표시 패널(100)이 간략하게 도시되었다.
도 9 및 도 10a를 참조하면, 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)은 제1 내지 제8 스캔 클럭 라인들(SC_CLK1 내지 SC_CLK8) 및 제1 내지 제8 캐리 클럭 라인들(CR_CLK1 내지 CR_CLK8)을 포함할 수 있다. 제1 내지 제8 스캔 클럭 라인들(SC_CLK1 내지 SC_CLK8)에는 도 7을 참조하여 설명한 제1 내지 제8 스캔 클럭 신호들(SC_CK1 내지 SC_CK8)이 각각 인가되며, 제1 내지 제8 캐리 클럭 라인들(CR_CLK1 내지 CR_CLK8)에는 제1 내지 제8 캐리 클럭 신호들(CR_CK1 내지 CR_CK8)이 각각 인가될 수 있다.
클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)은 연결 필름(COF)까지 연장하거나 연결 필름(COF) 상의 전송 라인들과 연결되며, 외부(즉, 도 9를 참조하여 설명한 인쇄 회로 기판(PCB)을 통해 타이밍 제어부)로부터 클럭 신호들을 수신할 수 있다.
클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8) 중 적어도 일부는 제1 방향(DR1)으로 연장하는 제1 연결 라인(CNL1)들을 통해 표시 패널(100) 내부에 분산되어 배치될 수 있다. 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)은 표시 영역(DA) 내에서 스캔 라인들(SC1 내지 SC12 등)과 교차할 수 있다.
실시예들에서, 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8) 중 상호 180도의 위상 차이를 가지는 2개 클럭 신호들이 인가되는 2개의 클럭 라인들이 한 쌍을 이뤄 배열될 수 있다. 앞서 설명한 바와 같이, 180도의 위상 차이를 가지는 2개의 클럭 신호들에 기인한 노이즈가 상호 상쇄되므로, 이들에 인접한 화소(PXL)에 대한 클럭 라인들의 영향성을 감소시킬 수 있다. 일 실시예에서, 스캔 클럭 라인들(SC_CLK1 내지 SC_CLK8)은 대응되는 서브 블록의 일측에 인접하여 배치되고, 캐리 클럭 라인들(CR_CLK1 내지 CR_CLK8)은 대응되는 서브 블록의 일측에 인접하여 배치될 수 있다.
예를 들어, 제1 서브 블록(BLK_S1) 및 제2 서브 블록(BLK_S2) 사이에서, 제1 서브 블록(BLK_S1)을 위한, 제1 캐리 클럭 라인(CR_CLK1) 및 제5 캐리 클럭 라인(CR_CLK5)이 쌍을 이루며 제2 방향(DR2)으로 연장할 수 있다. 또한, 제1 서브 블록(BLK_S1) 및 제2 서브 블록(BLK_S2) 사이에서, 제2 서브 블록(BLK_S2)을 위한, 제2 스캔 클럭 라인(SC_CLK2) 및 제6 스캔 클럭 라인(SC_CLK6)이 쌍을 이루며 제2 방향(DR2)으로 연장할 수 있다. 실시예에 따라, 제2 스캔 클럭 라인(SC_CLK2) 및 제6 스캔 클럭 라인(SC_CLK6)은 적어도 하나의 화소(PXL)를 사이에 두고 제1 캐리 클럭 라인(CR_CLK1) 및 제5 캐리 클럭 라인(CR_CLK5)으로부터 이격되어 배치될 수도 있다.
유사하게, 제2 서브 블록(BLK_S2) 및 제3 서브 블록(BLK_S3) 사이에서, 제2 서브 블록(BLK_S2)을 위한, 제2 캐리 클럭 라인(CR_CLK2) 및 제6 캐리 클럭 라인(CR_CLK6)이 쌍을 이뤄 배열되고, 제3 서브 블록(BLK_S3)을 위한, 제3 스캔 클럭 라인(SC_CLK3) 및 제7 스캔 클럭 라인(SC_CLK7)이 쌍을 이뤄 배열될 수 있다. 제3 서브 블록(BLK_S3) 및 제4 서브 블록(BLK_S4) 사이에서, 제3 캐리 클럭 라인(CR_CLK3) 및 제7 캐리 클럭 라인(CR_CLK7)이 쌍을 이뤄 배열되고, 제4 스캔 클럭 라인(SC_CLK4) 및 제8 스캔 클럭 라인(SC_CLK8)이 쌍을 이뤄 배열될 수 있다. 제4 서브 블록(BLK_S4)의 일 측에서, 제4 캐리 클럭 라인(CR_CLK4) 및 제8 캐리 클럭 라인(CR_CLK8)이 쌍을 이뤄 배열될 수 있다. 한편, 제1 서브 블록(BLK_S1)의 일 측에서, 제1 스캔 클럭 라인(SC_CLK1) 및 제5 스캔 클럭 라인(SC_CLK5)이 쌍을 이뤄 배열될 수 있다.
제1 내지 제4 서브 블록들(BLK_S1 내지 BLK_S4) 사이에(또는, 일측에) 분산 배열된 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)은 제1 연결 라인(CNL1)들을 통해 연결 필름(COF)에 연결될 수 있다. 즉, 제1 연결 라인(CNL1)들을 이용하여, 연결 필름(COF)에서 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)에 배치를 변경하지 않더라도, 표시 패널(100) 내에서 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)은 화소(PXL)들(또는, 데이터 라인들) 사이에 배치될 수 있다.
예를 들어, 도 10a에 도시된 바와 같이, 제2 스캔 클럭 라인(SC_CLK2) 및 제3 스캔 클럭 라인(SC_CLK3)은 제1 스테이지(ST1) 및 제2 스테이지(ST2) 사이의 제1 연결 라인(CNL1)들을 통해 연결 필름(COF)과 연결될 수 있다. 예를 들어, 제4 스캔 클럭 라인(SC_CLK4) 및 제5 스캔 클럭 라인(SC_CLK5)은 제2 스테이지(ST2) 및 제3 스테이지(ST3) 사이의 제1 연결 라인(CNL1)들 통해 연결 필름(COF)과 연결될 수 있다.
한편, 도 10a에서 2개의 스테이지들 사이에 2개의 제1 연결 라인(CNL1)들 만이 배치되는 것으로 도시되어 있으나, 이는 예시적인 것으로, 2개의 스테이지들 사이에는 하나의 제1 연결 라인(CNL1) 또는 3개 이상의 연결 라인(CNL1)들이 배치될 수도 있다.
또한, 도 10a에서 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)이 순차적으로 라우팅되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 앞서 설명한 바와 같이, 같이 상보적인 파형을 가지는 신호들이 함께 라우팅될 수 있으며, 예를 들어, 제2 스캔 클럭 라인(SC_CLK2) 및 제6 스캔 클럭 라인(SC_CLK6)이 제1 스테이지(ST1) 및 제2 스테이지(ST2) 사이의 제1 연결 라인(CNL1)들에 연결될 수도 있다.
상술한 바와 같이, 상호 상보적인 파형을 가지는 클럭 신호들이 인가되는 클럭 라인들이 쌍을 이뤄 배열될 수 있다. 따라서, 클럭 라인들의 화소(PXL)들에 대한 영향성이 감소될 수 있다. 또한, 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)은 스테이지들(ST1 내지 ST12 등) 사이에 배치되는 제1 연결 라인(CNL1)을 통해 연결 필름(COF)에 연결될 수 있다. 따라서, 연결 필름(COF)에서 클럭 라인들(SC_CLK1 내지 SC_CLK8, CR_CLK1 내지 CR_CLK8)을 데이터 라인(DL)들 사이로 위치시키기 위한 구조(예를 들어, 상호 교차하는 라인들을 구현하기 위해 적어도 2개의 도전층들을 포함하는 연결 필름)가 필요하지 않으며, 표시 장치(1000, 도 1 참조)의 제조 비용이 절감될 수 있다.
도 10b는 도 9의 표시 패널에 포함된 제1 블록의 다른 예를 나타내는 도면이다. 도 10a에는 제어 라인들(CSS)을 중심으로 표시 패널(100)이 간략하게 도시되었다.
도 9 및 도 10b를 참조하면, 제어 라인들(CSS)은 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)을 포함할 수 있다. 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)은 도 8a 내지 도 8d를 참조하여 설명한 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)에 각각 대응할 수 있다.
제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)은 연결 필름(COF)까지 연장하거나 연결 필름(COF) 상의 전송 라인들과 연결되며, 외부(즉, 도 9를 참조하여 설명한 인쇄 회로 기판(PCB)을 통해 전원 공급부)로부터 저전압들(또는, 전원 전압들)을 수신할 수 있다.
제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)은 제1 방향(DR1)으로 연장하는 제2 연결 라인(CNL2)들을 통해 표시 패널(100) 내부에 분산되어 배치될 수 있다.
먼저, 제1 서브 블록(BLK_S1) 내에서 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)은 스테이지들(ST1, ST5, ST9)을 가로 질러 배치될 수 있다. 다만, 이는 예시적인 것으로, 제1 서브 블록(BLK_S1)에 대응하여, 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)은 스테이지들(ST1, ST5, ST9 내지 STn-7, 및 STn-3)의 적어도 일측에 인접하여 배치될 수도 있다.
유사하게, 제2 서브 블록(BLK_S2) 내에서 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)은 스테이지들(ST2, ST6, ST10)을 가로 질러 배치되고, 제3 서브 블록(BLK_S3) 내에서 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)은 스테이지들(ST3, ST7, ST11)을 가로 질러 배치되며, 제4 서브 블록(BLK_S4) 내에서 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2)은 스테이지들(ST4, ST8, ST12)을 가로 질러 배치될 수 있다.
예를 들어, 제1 저전압 라인(VGL1)은 제1 스테이지(ST1) 및 제5 스테이지(ST5) 사이로 연장하는 제2 연결 라인(CNL2)을 통해 연결 필름(COF)과 연결될 수 있다. 또한, 제1 저전압 라인(VGL1)은 제6 스테이지(ST6) 및 제10 스테이지(ST10) 사이로 연장하는 제2 연결 라인(CNL2)을 통해 연결 필름(COF)과 연결될 수도 있다. 유사하게, 제2 저전압 라인(VGL2)은 제1 스테이지(ST1) 및 제5 스테이지(ST5) 사이로 연장하는 제2 연결 라인(CNL2)과, 제6 스테이지(ST6) 및 제10 스테이지(ST10) 사이로 연장하는 제2 연결 라인(CNL2)을 통해 연결 필름(COF)과 연결될 수 있다. 상술한 방식으로, 제1 저전압 라인(VGL1) 및 제2 저전압 라인(VGL2) 각각은 모든 스테이지들(ST1 내지 ST12 등)과 연결되도록 배열될 수 있다.
일 실시예에서, 제1 연결 라인(CNL1)에 인접한 제2 연결 라인(CNL2)들은, 대응되는 제1 연결 라인(CNL1)보다 화소(PXL)(또는, 스테이지)에 인접하여 배치될 수 있다.
도 10b에 도시된 바와 같이, 제1 저전압 라인(VGL1)과 연결되는 제2 연결 라인(CNL2)은, 제1 스테이지(ST1) 및 제5 스테이지(ST5) 사이에서, 제1 연결 라인(CNL1)보다 제1 스테이지(ST1)(또는, 제4 스캔 라인(SC4)에 연결되는 화소(PXL))에 인접하여 배치될 수 있다. 유사하게, 제2 저전압 라인(VGL2)과 연결되는 제2 연결 라인(CNL2)은, 제1 스테이지(ST1) 및 제5 스테이지(ST5) 사이에서, 제1 연결 라인(CNL1)보다 제5 스테이지(ST5)(또는, 제5 스캔 라인(SC5)에 연결되는 화소(PXL))에 인접하여 배치될 수 있다. 즉, 제1 연결 라인(CNL1)은 적어도 한 쌍의 제2 연결 라인(CNL2)들 사이에 배치될 수 있다. 이 경우, 직류 형태의 저전압들이 인가되는 제2 연결 라인(CNL2)들이, 교류 형태의 클럭 신호가 인가되는 제1 연결 라인(CNL1)을 차폐시키고, 제1 연결 라인(CNL1)과 화소(PXL)들 간의 커플링을 억제하거나 방지할 수 있다.
한편, 도 10b에서 2개의 스테이지들 사이에 2개의 제2 연결 라인(CNL2)들 만이 배치되는 것으로 도시되어 있으나, 이는 예시적인 것으로, 2개의 스테이지들 사이에는 3개 이상의 제2 연결 라인(CNL2)들이 배치될 수도 있다.
또한, 도 10b에서 제2 연결 라인(CNL2)들이 표시 패널(100)에 국부적으로 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 연결 라인(CNL2)들은 제2 방향(DR2)으로 표시 패널(100)의 일단으로부터 타단까지 연장하며, 제2 연결 라인(CNL2)들은 하나의 스테이지를 기본 단위로 하는 메쉬 구조를 이룰 수도 있다.
한편, 스테이지들(ST1 내지 ST12 등)을 공통적으로 제어하기 위한 제어 신호 라인들이 제어 라인들(CSS)이 더 구비되는 경우, 해당 제어 신호 라인들은 도 10b에 도시된 제1 및 제2 저전압 라인들(VGL1, VGL2)과 유사하게 연결 라인들을 통해 표시 패널(100) 내에 분산 배치될 수 있다.
상술한 바와 같이, 제어 라인들(CSS)(또는, 제1 및 제2 저전압 라인들(VGL1, VGL2))은 스테이지들(ST1 내지 ST12 등) 사이에 배치되는 제2 연결 라인(CNL2)들을 통해 연결 필름(COF)에 연결될 수 있다. 따라서, 연결 필름(COF)에서 제어 라인들(CSS)을 데이터 라인(DL)들 사이로 위치시키기 위한 구조(예를 들어, 상호 교차하는 라인들을 구현하기 위해 적어도 2개의 도전층들을 포함하는 연결 필름)가 필요하지 않을 수 있다.
도 11은 도 9의 표시 패널에 포함된 제어 라인들의 일 예를 나타내는 도면이다. 도 11에는 제1 서브 블록(BLK_S1)을 기준으로 제어 라인들의 배치가 간략하게 도시되었다.
도 9 및 도 11을 참조하면, 화소(PXL)들은 화소행들(ROW) 및 화소열들(ROW)을 따라 배열될 수 있다.
제1 서브 블록(BLK_S1)은 제6 화소열(COL6) 및 제12 화소열(COL12) 사이에 배치될 수 있으며, 이는 예시적인 것으로, 제1 서브 블록(BLK_S1)의 배치가 이에 한정되는 것은 아니다.
제1-1 저전압 라인(VGL1-1)은 제1 화소열(COL1) 및 제2 화소열(COL2) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1-1 저전압 라인(VGL1-1)은 외부(예를 들어, 연결 필름(COF), 패드)와 연결될 수 있다. 제1-2 저전압 라인(VGL1-2)은 제9 화소열(COL9) 및 제10 화소열(COL10) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1-1 저전압 라인(VGL1-1) 및 제1-2 저전압 라인(VGL1-2)은, 제6 화소행(ROW6) 및 제7 화소행(ROW7) 사이에서 제1 방향(DR1)으로 연장하는 제1 저전압 연결 라인(VGL1_C)을 통해 연결될 수 있다. 제1-1 저전압 라인(VGL1-1) 및 제1-2 저전압 라인(VGL1-2)은 도 10b를 참조하여 설명한 제1 저전압 라인(VGL1)을 구성하며, 제1 저전압 연결 라인(VGL1_C)은 도 10b를 참조하여 설명한 제2 연결 라인(CNL2)에 포함될 수 있다.
제1-1 스캔 클럭 라인(SC_CLK1-1)은 제2 화소열(COL2) 및 제3 화소열(COL3) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1-1 스캔 클럭 라인(SC_CLK1-1)은 외부(예를 들어, 연결 필름(COF), 패드)와 연결될 수 있다. 제1-2 스캔 클럭 라인(SC_CLK1-2)은 제6 화소열(COL6) 및 제7 화소열(COL7) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1-1 스캔 클럭 라인(SC_CLK1-1) 및 제1-2 스캔 클럭 라인(SC_CLK1-2)은, 제2 화소행(ROW2) 및 제3 화소행(ROW3) 사이에서 제1 방향(DR1)으로 연장하는 제1 스캔 클럭 연결 라인(SC_CLK1_C)을 통해 연결될 수 있다. 제1-1 스캔 클럭 라인(SC_CLK1-1) 및 제1-2 스캔 클럭 라인(SC_CLK1-2)은 도 10a를 참조하여 설명한 제1 스캔 클럭 라인(SC_CLK1)을 구성하며, 제1 스캔 클럭 연결 라인(SC_CLK1_C)은 도 10a를 참조하여 설명한 제1 연결 라인(CNL1)에 포함될 수 있다.
제5-1 스캔 클럭 라인(SC_CLK5-1)은 제3 화소열(COL3) 및 제4 화소열(COL4) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제5-1 스캔 클럭 라인(SC_CLK5-1)은 외부(예를 들어, 연결 필름(COF), 패드)와 연결될 수 있다. 제5-2 스캔 클럭 라인(SC_CLK5-2)은 제6 화소열(COL6) 및 제7 화소열(COL7) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제5-1 스캔 클럭 라인(SC_CLK5-1) 및 제5-2 스캔 클럭 라인(SC_CLK5-2)은, 제2 화소행(ROW2) 및 제3 화소행(ROW3) 사이에서 제1 방향(DR1)으로 연장하는 제5 스캔 클럭 연결 라인(SC_CLK5_C)을 통해 연결될 수 있다. 제5-1 스캔 클럭 라인(SC_CLK5-1) 및 제5-2 스캔 클럭 라인(SC_CLK5-2)은 도 10a를 참조하여 설명한 제5 스캔 클럭 라인(SC_CLK5)을 구성하며, 제5 스캔 클럭 연결 라인(SC_CLK5_C)은 도 10a를 참조하여 설명한 제1 연결 라인(CNL1)에 포함될 수 있다.
일 실시예에서, 제1-3 스캔 클럭 라인(SC_CLK1-3)은, 제5-1 스캔 클럭 라인(SC_CLK5-1)에 대응하여, 제3 화소열(COL3) 및 제4 화소열(COL4) 사이에서 제2 방향(DR2)으로 연장하며, 제1 스캔 클럭 연결 라인(SC_CLK1_C)에 연결될 수 있다. 또한, 제5-3 스캔 클럭 라인(SC_CLK5-3)은, 제1-1 스캔 클럭 라인(SC_CLK1-1)에 대응하여, 제2 화소열(COL2) 및 제3 화소열(COL3) 사이에서 제2 방향(DR2)으로 연장하며, 제5 스캔 클럭 연결 라인(SC_CLK5_C)에 연결될 수 있다. 이 경우, 제1 스캔 클럭 라인(SC_CLK1) 및 제5 스캔 클럭 라인(SC_CLK5)은 표시 패널 전체에서 쌍을 이뤄 배열될 수 있다. 제1 스캔 클럭 라인(SC_CLK1) 및 제5 스캔 클럭 라인(SC_CLK5)은 상호 상보적인 스캔 클럭 신호들을 전송함으로써 인접 화소에 대한 영향성을 감소시킬 수 있다.
제1 개시 신호 라인(STVP1)은 제13 화소열(COL13) 및 제14 화소열(COL14) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1 개시 신호 라인(STVP1)은 외부(예를 들어, 연결 필름(COF), 패드)와 연결될 수 있다. 제2 개시 신호 라인(STVP2)은 제7 화소열(COL7) 및 제8 화소열(COL8) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1 개시 신호 라인(STVP1) 및 제2 개시 신호 라인(STVP2)은, 제12 화소행(ROW12) 및 제13 화소행(ROW13) 사이에서 제1 방향(DR1)으로 연장하는 개시 신호 연결 라인(STVP_C)을 통해 연결될 수 있다.
제1-1 캐리 클럭 라인(CR_CLK1-1)은 제14 화소열(COL14) 및 제15 화소열(COL15) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1-1 캐리 클럭 라인(CR_CLK1-1)은 외부(예를 들어, 연결 필름(COF), 패드)와 연결될 수 있다. 제1-2 캐리 클럭 라인(CR_CLK1-2)은 제11 화소열(COL11) 및 제12 화소열(COL12) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1-1 캐리 클럭 라인(CR_CLK1-1) 및 제1-2 캐리 클럭 라인(CR_CLK1-2)은, 제10 화소행(ROW10) 및 제11 화소행(ROW11) 사이에서 제1 방향(DR1)으로 연장하는 제1 캐리 클럭 연결 라인(CR_CLK1_C)을 통해 연결될 수 있다. 제1-1 캐리 클럭 라인(CR_CLK1-1) 및 제1-2 캐리 클럭 라인(CR_CLK1-2)은 도 10a를 참조하여 설명한 제1 캐리 클럭 라인(CR_CLK1)을 구성하며, 제1 캐리 클럭 연결 라인(CR_CLK1_C)은 도 10a를 참조하여 설명한 제1 연결 라인(CNL1)에 포함될 수 있다.
제5-1 캐리 클럭 라인(CR_CLK5-1)은 제15 화소열(COL15) 및 제16 화소열(COL16) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제5-1 캐리 클럭 라인(CR_CLK5-1)은 외부(예를 들어, 연결 필름(COF), 패드)와 연결될 수 있다. 제5-2 캐리 클럭 라인(CR_CLK5-2)은 제11 화소열(COL11) 및 제12 화소열(COL12) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제5-1 캐리 클럭 라인(CR_CLK5-1) 및 제5-2 캐리 클럭 라인(CR_CLK5-2)은, 제10 화소행(ROW10) 및 제11 화소행(ROW11) 사이에서 제1 방향(DR1)으로 연장하는 제5 캐리 클럭 연결 라인(CR_CLK5_C)을 통해 연결될 수 있다. 제5-1 캐리 클럭 라인(CR_CLK5-1) 및 제5-2 캐리 클럭 라인(CR_CLK5-2)은 도 10a를 참조하여 설명한 제5 캐리 클럭 라인(CR_CLK5)을 구성하며, 제5 캐리 클럭 연결 라인(CR_CLK5_C)은 도 10a를 참조하여 설명한 제1 연결 라인(CNL1)에 포함될 수 있다.
일 실시예에서, 제1-3 캐리 클럭 라인(CR_CLK1-3)은, 제5-1 캐리 클럭 라인(CR_CLK5-1)에 대응하여, 제15 화소열(COL15) 및 제16 화소열(COL16) 사이에서 제2 방향(DR2)으로 연장하며, 제1 캐리 클럭 연결 라인(CR_CLK1_C)에 연결될 수 있다. 또한, 제5-3 캐리 클럭 라인(CR_CLK5-3)은, 제1-1 캐리 클럭 라인(CR_CLK1-1)에 대응하여, 제14 화소열(COL14) 및 제15 화소열(COL15) 사이에서 제2 방향(DR2)으로 연장하며, 제5 캐리 클럭 연결 라인(CR_CLK5_C)에 연결될 수 있다. 이 경우, 제1 캐리 클럭 라인(CR_CLK1) 및 제5 캐리 클럭 라인(CR_CLK5)은 표시 패널 전체에서 쌍을 이뤄 배열될 수 있다.
제1 고전압 라인(VGH1)은 제17 화소열(COL17) 및 제18 화소열(COL18) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1 고전압 라인(VGH1)은 외부와 연결될 수 있다. 제2 고전압 라인(VGH2)은 제10 화소열(COL10) 및 제11 화소열(COL11) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1 고전압 라인(VGH1) 및 제2 고전압 라인(VGH2)은, 제8 화소행(ROW8) 및 제9 화소행(ROW9) 사이에서 제1 방향(DR1)으로 연장하는 고전압 연결 라인(VGH_C)을 통해 연결될 수 있다.
제2-1 저전압 라인(VGL2-1)은 제18 화소열(COL18) 및 제19 화소열(COL19) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제2-1 저전압 라인(VGL2-1)은 외부와 연결될 수 있다. 제2-2 저전압 라인(VGL2-2)은 제10 화소열(COL10) 및 제11 화소열(COL11) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제2-1 저전압 라인(VGL2-1) 및 제2-2 저전압 라인(VGL2-2)은, 제8 화소행(ROW8) 및 제9 화소행(ROW9) 사이에서 제1 방향(DR1)으로 연장하는 제2 저전압 연결 라인(VGL2_C)을 통해 연결될 수 있다. 제2-1 저전압 라인(VGL2-1) 및 제2-2 저전압 라인(VGL2-2)은 도 10b를 참조하여 설명한 제2 저전압 라인(VGL2)을 구성하며, 제2 저전압 연결 라인(VGL2_C)은 도 10b를 참조하여 설명한 제2 연결 라인(CNL2)에 포함될 수 있다.
제1-1 제어 신호 라인(S1-1)은 제19 화소열(COL19) 및 제20 화소열(COL20) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1-1 제어 신호 라인(S1-1)은 외부와 연결될 수 있다. 제1-2 제어 신호 라인(S1-2)은 제8 화소열(COL8) 및 제9 화소열(COL9) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제1-1 제어 신호 라인(S1-1) 및 제1-2 제어 신호 라인(S1-2)은, 제14 화소행(ROW14) 및 제15 화소행(ROW15) 사이에서 제1 방향(DR1)으로 연장하는 제1 제어 신호 연결 라인(S1_C)을 통해 연결될 수 있다. 제1-1 제어 신호 라인(S1-1) 및 제1-2 제어 신호 라인(S1-2)은 도 8c를 참조하여 설명한 제1 제어 라인(S1)을 구성할 수 있다.
제2-1 제어 신호 라인(S2-1)은 제20 화소열(COL20) 및 제21 화소열(COL21) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제2-1 제어 신호 라인(S2-1)은 외부와 연결될 수 있다. 제2-2 제어 신호 라인(S2-2)은 제8 화소열(COL8) 및 제9 화소열(COL9) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제2-1 제어 신호 라인(S2-1) 및 제2-2 제어 신호 라인(S2-2)은, 제14 화소행(ROW14) 및 제15 화소행(ROW15) 사이에서 제1 방향(DR1)으로 연장하는 제2 제어 신호 연결 라인(S2_C)을 통해 연결될 수 있다. 제2-1 제어 신호 라인(S2-1) 및 제2-2 제어 신호 라인(S2-2)은 도 8c를 참조하여 설명한 제2 제어 라인(S2)을 구성할 수 있다.
상술한 바와 같이, 외부와 연결되는 제어 라인들(예를 들어, 제1-1 저전압 라인(VGL1-1) 등)은 제1 서브 블록(BLK_S1)의 외부에서 적어도 하나의 화소(PXL)를 사이에 두고 상호 이격되어 배치될 수 있다. 또한, 외부와 연결되는 제어 라인들(예를 들어, 제1-1 저전압 라인(VGL1-1) 등)은 연결 라인들(예를 들어, 제1 저전압 연결 라인(VGL1_C) 등)을 통해 제1 서브 블록(BLK_S1) 내 제어 라인들(예를 들어, 제1-2 저전압 라인(VGL1-2) 등)에 연결될 수 있다. 한편, 상호 상보적인 신호들을 전송하는 제어 라인들(예를 들어, 제1 및 제5 스캔 클럭 라인들, 제1 및 제5 캐리 클럭 라인들)은 쌍을 이뤄 배치될 수도 있다.
도 12는 도 9의 표시 패널에 포함된 스테이지의 일 예를 나타내는 도면이다. 도 9에 도시된 스테이지들(ST1 내지 STn)은 그 배치 위치를 제외하고, 상호 실질적으로 동일하거나 유사하므로, 스테이지들(ST1 내지 STn)을 포괄하여 제5 스테이지(ST5)를 설명하기로 한다.
도 6, 도 8b, 및 도 9 내지 도 12를 참조하면, 제5 스테이지(ST5)는 제5 내지 제8 스캔 라인들(SC5 내지 SC8)이 가로지르는 단위 영역(UA)에 분산 배치될 수 있다.
제5 스캔 클럭 라인(SC_CLK5)은 제1 스캔 클럭 라인(SC_CLK1)과 함께 제5 스테이지(ST5)(또는, 단위 영역(UA))의 일측에 인접하여 배치되고, 제5 캐리 클럭 라인(CR_CLK5)은 제1 캐리 클럭 라인(CR_CLK1)과 함께 제5 스테이지(ST5)(또는, 단위 영역(UA))의 타측에 인접하여 배치될 수 있다. 도 11을 참조하여 설명한 바와 같이, 고전압 라인(VGH), 제1 저전압 라인(VGL1), 및 제2 저전압 라인(VGL2)은 제1 및 제5 스캔 클럭 라인들(SC_CLK1, SC_CLK5) 및 제1 및 제5 캐리 클럭 라인들(CR_CLK1, CR_CLK5)보다 단위 영역(UA)의 내측에 배치되며, 예를 들어, 제5 스테이지(ST5)(또는, 단위 영역(UA))를 가로질러 배치될 수 있다. 한편, 제5 스테이지(ST5)의 제1 노드(Q)의 노드 전압을 제어하기 위한 다른 제어 라인들(예를 들어, 제2 방향(DR2)으로 연장하는 개시 신호 라인(STVP), 제1 제어 신호 라인(S1), 제2 제어 신호 라인(S2))도 제5 스테이지(ST5)를 가로질러 배치될 수 있다. 고전압 라인(VGH), 제1 저전압 라인(VGL1), 제2 저전압 라인(VGL2), 개시 신호 라인(STVP), 제1 제어 신호 라인(S1), ALC 제2 제어 신호 라인(S2)은 적어도 하나의 화소(PXL)를 사이에 두고 이격되어 배치될 수도 있다. 다만, 이에 한정되는 것은 아니다.
제5 스캔 클럭 라인(SC_CLK5)에 대응하여 제2 출력 회로(SST3)는 단위 영역(UA) 내 일측에 인접하여 배치되고, 제5 캐리 클럭 라인(CR_CLK5)에 대응하여 제1 출력 회로(SST2)는 단위 영역(UA) 내 타측에 인접하여 배치될 수 있다. 노드 제어 회로(SST1)는 단위 영역(UA) 내에서 제1 출력 회로(SST2) 및 제2 출력 회로(SST3) 사이에 위치할 수 있다.
도 12에 도시된 바와 같이, 제2 출력 회로(SST3)의 제1 트랜지스터(T1) 및 제1 커패시터(C1)는 2개의 화소(PXL)들에 대응하는 영역에 분산 배치될 수 있다. 제5 스캔 라인(SC5)의 부하를 고려하여, 제1 트랜지스터(T1)는 병렬 연결된 복수의 서브 트랜지스터들을 포함할 수 있다. 복수의 서브 트랜지스터들은 상호 다른 화소(PXL)들 사이에 배치될 수 있다.
서브 트랜지스터들 각각은 반도체 층, 반도체 층과 중첩하는 게이트 전극, 및 제1 및 제2 전극들(또는, 소스/드레인 전극들)을 포함할 수 있다. 도 12에서, 게이트 전극은 점선으로 도시되고, 소스/드레인 전극은 실선으로 도시되었다.
도 8a 및 도 8b를 참조하여 설명한 바와 같이, 서브 트랜지스터들 각각의 게이트 전극은 제1 노드(Q)를 구성하는 제1 라인과 연결되고, 서브 트랜지스터들 각각의 일 전극은 제5 스캔 클럭 라인(SC_CLK5)에 연결되며, 서브 트랜지스터들 각각의 타 전극은 제5 스캔 라인(SC5)에 연결될 수 있다.
제1 커패시터(C1)는, 보다 충분한 정전 용량을 확보하기 위해, 제1 트랜지스터(T1)의 게이트 전극이 형성되는 층(도 3을 참조하여 설명한 게이트 전극(GE)과 동일한 층), 제1 및 제2 전극이 형성되는 층(도 3을 참조하여 설명한 소스 및 드레인 전극들(SE, DE)과 동일한 층), 및 제5 스캔 클럭 라인(SC_CLK5)이 배치되는 층(도 3을 참조하여 설명한 브릿지 패턴(BRP)과 동일한 층)에 각각 배치되는 커패시터 전극들을 포함할 수 있다.
제1 출력 회로(SST2)의 제3 트랜지스터(T3)는 2개의 화소(PXL) 사이에 배치될 수 있다. 도 8b를 참조하여 설명한 바와 같이, 제3 트랜지스터(T3)의 게이트 전극은 제1 노드(Q)를 구성하는 제1 라인과 연결되고, 제3 트랜지스터(T3)의 일 전극은 제5 캐리 클럭 라인(CR_CLK5)에 연결되며, 제3 트랜지스터(T3)의 타 전극은 제5 캐리 라인(CR5)에 연결될 수 있다. 유사하게, 제1 출력 회로(SST2)의 제4 트랜지스터(T4)는 2개의 화소(PXL) 사이에 배치될 수 있다. 도 8b를 참조하여 설명한 바와 같이, 제4 트랜지스터(T4)의 게이트 전극은 제5 캐리 클럭 라인(CR_CLK5)에 연결되며, 제4 트랜지스터(T4)의 일 전극은 제1 노드(Q)를 구성하는 제1 라인과 연결되고, 제4 트랜지스터(T4)의 타 전극은 제5 캐리 라인(CR5)에 연결될 수 있다.
제2 커패시터(C2)는, 제3 트랜지스터(T3)의 게이트 전극이 형성되는 층(도 3을 참조하여 설명한 게이트 전극(GE)과 동일한 층), 및 제1 및 제2 전극이 형성되는 층(도 3을 참조하여 설명한 소스 및 드레인 전극들(SE, DE)과 동일한 층)에 각각 배치되는 커패시터 전극들을 포함할 수 있다.
제5 캐리 라인(CR5)은 노드 제어 회로(SST1) 및 제1 출력 회로(SST2) 사이에서 제2 방향(DR2)으로 연장할 수 있다. 제5 캐리 라인(CR5)에 대응하여 이전 캐리 신호(예를 들어, 제1 캐리 신호)가 인가되는 제1 캐리 라인(CR1)과, 이후 캐리 신호(예를 들어, 제9 캐리 신호)가 인가되는 제9 캐리 라인(CR9)이 제5 캐리 라인(CR5)에 인접하여 배치될 수 있다.
상술한 바와 같이, 스테이지는 단위 영역(UA) 내에서 화소(PXL) 사이에 분산 배치될 수 있다. 또한, 스테이지 내부의 노드 제어 회로(SST1), 제1 출력 회로(SST2), 제2 출력 회로(SST3) 사이를 가로지르는 라인들을 최소화하기 위해, 제2 출력 회로(SST3)는 스테이지의 일 측에, 제1 출력 회로(SST2)는 스테이지의 타 측에, 노드 제어 회로(SST1)는 제1 출력 회로(SST2) 및 제2 출력 회로(SST3) 사이에 배치될 수 있다.
도 13은 도 9의 표시 패널에 포함된 스테이지의 다른 예를 나타내는 도면이다. 도 9에 도시된 더미 스테이지들(ST_D1 내지 ST_D4)은 그 배치 위치를 제외하고, 상호 실질적으로 동일하거나 유사하므로, 더미 스테이지들(ST_D1 내지 ST_D4)을 포괄하여 제1 더미 스테이지(ST_D1)를 설명하기로 한다. 도 13에는 제1 더미 스테이지(ST_D1)를 중심으로, 제n-7 스테이지(STn-7) 및 제n-3 스테이지(STn-3)가 도시되었다. 또한, 제n-3 스테이지(STn-3)의 회로 구성은 제n-7 스테이지(STn-7)의 회로 구성과 실질적으로 동일하거나 유사하므로, 제n-3 스테이지(STn-3)의 회로 구성은 생략되었다.
도 6, 및 도 9 내지 도 13을 참조하면, 제1 더미 스테이지(ST_D1)는 제n-7 스테이지(STn-7) 및 제n-3 스테이지(STn-3) 사이에 배치될 수 있다.
제n-7 스테이지(STn-7)는 제n-7 내지 제n-5 스캔 라인들(SCn-7 내지 SCn-5)이 가로지르는 단위 영역에 분산 배치될 수 있다. 제n-3 스테이지(STn-3)는 제n-3 스캔 라인(SCn-3)(내지 제n 스캔 라인)이 가로지르는 단위 영역에 분산 배치될 수 있다. 제n-7 스테이지(STn-7)(및 제n-3 스테이지(STn-3))는 도 12를 참조하여 설명한 제5 스테이지(ST5)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다. 제n-7 스테이지(STn-7)는 제1 스캔 클럭 라인(SC_CLK1) 및 제1 캐리 클럭 라인(CR_CLK1)에 연결될 수 있다.
제1 더미 스테이지(ST_D1)는 제n-7 스테이지(STn-7) 및 제n-3 스테이지(STn-3) 사이에 분산 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 더미 스테이지(ST_D1)는 제n-4 스캔 라인(SCn-4)에 대응하는 영역에 배치될 수도 있다.
제1 더미 스테이지(ST_D1)는, 제n-7 스테이지(STn-7)와 유사하게, 더미 노드 제어 회로, 제1 더미 출력 회로(SST2'), 및 제2 더미 출력 회로(SST3')를 포함할 수 있다. 실시예에 따라, 제2 더미 출력 회로(SST3')는 생략될 수도 있다.
제2 더미 출력 회로(SST3')는 제1 더미 스테이지(ST_D1)의 일측에 인접하여 배치되고, 제1 더미 출력 회로(SST2')는 제1 더미 스테이지(ST_D1)의 타측에 배치되며, 더미 노드 제어 회로는 제1 더미 출력 회로(SST2') 및 제2 더미 출력 회로(SST3')에 배치될 수 있다.
제2 더미 출력 회로(SST3')는, 제2 출력 회로(SST3)와 유사하게, 화소(PXL)들 사이에 분산 배치된 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제1 커패시터(C1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제n-7 스캔 라인(SCn-7) 및 제n-6 스캔 라인(SCn-6) 사이에 배치되며, 또한, 제n-7 스테이지(STn-7)의 노드 제어 회로(SST1) 및 제2 출력 회로(SST3) 사이에 배치될 수 있다. 제2 트랜지스터(T2)는 제n-5 스캔 라인(SCn-5) 및 제n-4 스캔 라인(SCn-4) 사이에 배치되며, 제1 스캔 클럭 라인(SC_CLK1)과 인접하여 배치될 수 있다. 제1 커패시터(C1)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 사이에 배치될 수 있다. 제2 더미 출력 회로(SST3')는 스캔 신호를 출력하지 않으므로, 제2 더미 출력 회로(SST3')의 제1 트랜지스터(T1)는 스캔 라인에 연결되지 않을 수 있다. 실시예에 따라, 제2 더미 출력 회로(SST3')의 제1 트랜지스터(T1)는 제2 출력 회로(SST3)보다 작은 크기(또는, 채널 크기)를 갖도록 형성될 수도 있다.
한편, 제1 더미 출력 회로(SST2')는, 제1 출력 회로(SST2)와 유사하게, 화소(PXL)들 사이에 배치된 제3 트랜지스터(T3) 및 제2 커패시터(C2)를 포함할 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제1 더미 스테이지(ST_D1)의 제1 노드(Q)를 구성하는 제1 라인과 연결되고, 제3 트랜지스터(T3)의 일 전극은 제1 캐리 클럭 라인(CR_CLK1)에 연결되며, 제3 트랜지스터(T3)의 타 전극은 제1 더미 캐리 라인(CR_D1)에 연결될 수 있다. 제3 트랜지스터(T3)는 제n-7 스캔 라인(SCn-7) 및 제n-6 스캔 라인(SCn-6) 사이에 배치되며, 또한, 제n-7 스테이지(STn-7)의 노드 제어 회로(SST1) 및 제1 출력 회로(SST2) 사이에 배치될 수 있다. 제2 커패시터(C2)는 제n-6 스캔 라인(SCn-6) 및 제n-5 스캔 라인(SCn-5) 사이에 배치될 수 있다.
제1 더미 캐리 라인(CR_D1)은 제2 방향(DR2)으로 연장하며, 제n-3 스테이지(n-3)로 제1 더미 캐리 신호를 전송할 수 있다.
더미 제어 회로는 제n-3 스테이지(STn-3)으로부터 제n-7 스테이지(STn-7)까지 제2 방향(DR2)을 따라 연장하는 제n-3 캐리 라인(CRn-3)으로부터 분기된 라인을 통해 제n-3 캐리 신호를 수신하고, 제n-3 캐리 신호에 기초하여 제1 더미 스테이지(ST_D1)의 제1 노드(Q)의 노드 전압을 제어할 수 있다.
상술한 바와 같이, 더미 스테이지는 마지막 2개의 스테이지들 사이에(또는, 해당 블록의 마지막 2개의 스테이지들) 사이에 배치될 수 있다. 따라서, 더미 스테이지를 배치하기 위한 별도의 공간(예를 들어, 비표시 영역)이 필요하지 않고, 표시 영역(DA, 도 1 참조) 외곽의 비표시 영역이 최소화될 수 있다.
도 14는 도 1의 표시 장치에 포함된 표시 패널의 다른 예를 나타내는 도면이다. 도 14에는 도 9에 대응하는 도면이 도시되었다.
도 9 및 도 14를 참조하면, 게이트 구동 회로(120)는 제1 블록(BLK1) 및 제2 블록(BLK2) 이외에 제3 블록(BLK3)을 더 포함할 수 있다.
제1 블록(BLK1) 및 제2 블록(BLK2)과 유사하게, 제3 블록(BLK3)은 표시 패널(100)에 포함된 스캔 라인들(SC1 내지 SCn)에 연결되며, 스캔 라인들(SC1 내지 SCn)에 스캔 신호들을 제공할 수 있다.
제3 블록(BLK3)은 도 6을 참조하여 설명한 스테이지들(ST1 내지 STn) 및 더미 스테이지들(ST_D1 내지 ST_D4)를 포함할 수 있다. 제3 블록(BLK3) 내 스테이지들(ST1 내지 STn) 및 더미 스테이지들(ST_D1 내지 ST_D4)의 배치 및 연결 관계는 도 9를 참조하여 설명한 제1 블록(BLK1) 내 스테이지들(ST1 내지 STn) 및 더미 스테이지들(ST_D1 내지 ST_D4)의 배치 및 연결 관계와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
참고로, 제1 및 제2 블록들(BLK1, BLK2)의 크기가 커지고, 제1 및 제2 블록들(BLK1, BLK2)이 표시 패널(100)의 표시 영역(DA)에 분산 배치되므로, 다른 신호 라인들(예를 들어, 데이터 라인들)과의 관계에서 기생 커패시턴스가 증가하거나 불량이 발생할 확률이 높아질 수 있다.
따라서, 게이트 구동 회로(120)는 제1 내지 제3 블록들(BLK1 내지 BLK3)을 구비하되, 표시 패널(100)의 제조 과정에서 제1 내지 제3 블록들(BLK1 내지 BLK3)의 불량 여부(예를 들어, 해당 블록으로부터 출력되는 스캔 신호들의 딜레이 및 파형의 변형 여부)를 개별적으로 검사하고, 제1 내지 제3 블록들(BLK1 내지 BLK3) 중 불량이 없는 2개의 블록들(BLK1, BLK2)이 표시 패널(100)의 구동에 이용될 수 있다. 예를 들어, 제1 내지 제3 블록들(BLK1 내지 BLK3) 중 선택되지 않은 하나의 블록(예를 들어, 불량이 발생한 제3 블록(BLK3))에 대해서는 대응되는 연결 필름(COF) 내 전송 라인들을 절단하거나 오픈(open)시킬 수 있다.
한편, 도 14에서 표시 패널(100)에 3개의 블록들(BLK1 내지 BLK3)이 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 표시 패널(100)에는 4개 이상의 블록들이 배치될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 표시 장치 100: 표시 패널
120: 게이트 구동 회로 140: 데이터 구동부
BLK: 블록 BLK_S: 서브 블록
CLKS: 클럭 라인들 CNL: 연결 라인
COF: 연결 필름 CR: 캐리 라인
CR_CLK: 캐리 클럭 라인 CSS: 제어 라인
DL: 데이터 라인 PXL: 화소
SC: 스캔 라인 SC_CLK: 스캔 클럭 라인
SST1: 노드 제어 회로 SST2: 제1 출력 회로
SST3: 제2 출력 회로 ST: 스테이지
ST_D: 더미 스테이지 SUB: 기판
VGL: 저전압 라인

Claims (20)

  1. 표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되는 화소들;
    상기 표시 영역에 배치되고 상기 화소들과 연결되는 게이트 라인들;
    상기 표시 영역에 배치되는 캐리 클럭 라인들 및 스캔 클럭 라인들; 및
    상기 표시 영역에 분산 배치되며, 상기 캐리 클럭 라인들, 상기 스캔 클럭 라인들, 및 상기 게이트 라인들에 연결되는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로는 복수의 스테이지들을 포함하되, 상기 스테이지들 각각은, 이전 스테이지로부터 제공되는 이전 캐리 신호에 응답하여, 상기 캐리 클럭 라인들 중 대응되는 캐리 클럭 라인을 통해 제공되는 캐리 클럭 신호를 캐리 신호로서 출력하고, 상기 스캔 클럭 라인들 중 대응되는 스캔 클럭 라인을 통해 제공되는 스캔 클럭 신호를 스캔 신호로서 상기 게이트 라인들 중 대응되는 게이트 라인에 출력하며,
    상기 스테이지들 중 하나의 스테이지에 대응하는 상기 캐리 클럭 라인 및 상기 스캔 클럭 라인은 적어도 하나의 화소를 사이에 두고 이격되는, 표시 장치.
  2. 제1 항에 있어서, 상기 스캔 클럭 라인은 상기 하나의 스테이지의 일측에 배치되고,
    상기 캐리 클럭 라인은 상기 하나의 스테이지의 일측과 마주하는 타측에 배치되는, 표시 장치.
  3. 제2 항에 있어서, 상기 하나의 스테이지는 복수의 트랜지스터들를 포함하되, 상기 트랜지스터들은 상기 게이트 라인들 중 적어도 2개의 게이트 라인들에 대응하는 단위 영역에 분산 배치되는, 표시 장치.
  4. 제2 항에 있어서, 상기 캐리 클럭 라인은 상기 스테이지들 사이에서 상기 캐리 클럭 라인들 중 이전 캐리 클럭 라인과 인접하여 배치되되, 상기 이전 캐리 클럭 라인에는 상기 캐리 클럭 신호와 180도의 위상 차이를 가지는 이전 캐리 클럭 신호가 인가되며,
    상기 스캔 클럭 라인은 상기 스테이지들 사이에서 상기 스캔 클럭 라인들 중 이전 스캔 클럭 라인과 인접하여 배치되되, 상기 이전 스캔 클럭 라인에는 상기 스캔 클럭 신호와 180도의 위상 차이를 가지는 이전 스캔 클럭 신호가 인가되는, 표시 장치.
  5. 제4 항에 있어서, 상기 하나의 스테이지는,
    상기 이전 캐리 신호에 응답하여 제1 노드의 제1 노드 전압을 제어하는 노드 제어 회로,
    상기 제1 노드 전압에 응답하여 상기 캐리 클럭 신호를 상기 캐리 신호로서 출력하는 제1 출력 회로, 및
    상기 제1 노드 전압에 응답하여 상기 스캔 클럭 신호를 상기 스캔 신호로서 출력하는 제2 출력 회로를 포함하고,
    상기 제1 출력 회로는 상기 스테이지의 일측에 인접하여 배치되고,
    상기 제2 출력 회로는 상기 스테이지의 타측에 인접하여 배치되며,
    상기 노드 제어 회로는 상기 제1 출력 회로 및 상기 제2 출력 회로 사이에 배치되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 표시 영역에 배치되고 상기 제1 출력 회로에 연결되는 제1 전원 라인 및 상기 제2 출력 회로에 연결되는 제2 전원 라인을 더 포함하고,
    상기 제1 전원 라인 및 상기 제2 전원 라인은 상기 하나의 스테이지를 기준으로 상기 캐리 클럭 라인 및 상기 스캔 클럭 라인 사이에 배치되는, 표시 장치.
  7. 제1 항에 있어서, 상기 게이트 구동 회로는 더미 스테이지를 더 포함하고,
    상기 스테이지들 각각은 이후 스테이지로부터 제공되는 이후 캐리 신호에 응답하여 초기화되며, 상기 이후 스테이지는 상기 캐리 신호를 쉬프팅시켜 상기 이후 캐리 신호를 출력하고,
    상기 스테이지들 중 마지막 스테이지는 상기 더미 스테이지로부터 상기 이후 캐리 신호를 수신하며,
    상기 더미 스테이지는 상기 마지막 스테이지보다 상기 표시 영역의 가장자리로부터 이격되어 배치되는, 표시 장치.
  8. 제7 항에 있어서, 상기 더미 스테이지는 상기 스테이지들 중 마지막 2개의 스테이지들 사이에 배치되는, 표시 장치.
  9. 제1 항에 있어서, 상기 게이트 라인들을 제1 방향으로 연장하고,
    상기 캐리 클럭 라인들 및 상기 스캔 클럭 라인들은 제2 방향으로 연장하며,
    상기 표시 영역에서 상기 게이트 라인들은 상기 캐리 클럭 라인들 및 상기 스캔 클럭 라인들과 교차하는, 표시 장치.
  10. 제9 항에 있어서, 상기 스테이지들은 상기 캐리 클럭 라인들을 기준으로 상기 제1 방향을 따라 서브 블록들로 구분되며,
    상기 스테이지들 중 일부는 상기 제1 방향을 따라 배치되는, 표시 장치.
  11. 제9 항에 있어서, 상기 캐리 클럭 라인들 중, 상호 180도의 위상 차이를 가지는 2개의 캐리 클럭 신호들이 인가되는 2개의 캐리 클럭 라인들이 한 쌍을 이뤄 배열되며,
    상기 한 쌍의 캐리 클럭 라인들에 연결되는 스테이지들이 하나의 서브 블록에 포함되는, 표시 장치.
  12. 제11 항에 있어서, 상기 캐리 클럭 라인들 중 적어도 일부는 상기 스테이지들 사이에서 상기 제1 방향으로 연장하는 제1 연결 라인들과 연결되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 영역에 배치되고 상기 스테이지들에 연결되는 전원 라인들을 더 포함하고,
    상기 전원 라인들은 상기 스테이지들 각각을 기준으로 상기 캐리 클럭 라인 및 상기 스캔 클럭 라인 사이에 배치되며,
    상기 전원 라인들은 상기 스테이지들 사이에서 상기 제1 방향으로 연장하는 제2 연결 라인들과 연결되고,
    상기 제2 연결 라인들 각각은 상기 제1 연결 라인들보다 상기 화소들에 인접하여 배치되는, 표시 장치.
  14. 제1 항에 있어서, 상기 게이트 구동 회로는 3개 이상의 블록들을 포함하고,
    상기 블록들 각각은 상기 복수의 스테이지들을 포함하는, 표시 장치.
  15. 표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되는 화소들;
    상기 표시 영역에 배치되고 상기 화소들과 연결되는 게이트 라인들;
    상기 표시 영역에 배치되는 캐리 클럭 라인들 및 스캔 클럭 라인들; 및
    상기 표시 영역에 분산 배치되며, 상기 캐리 클럭 라인들, 상기 스캔 클럭 라인들, 및 상기 게이트 라인들에 연결되는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로는 복수의 스테이지들을 포함하되, 상기 스테이지들 각각은, 이전 스테이지로부터 제공되는 이전 캐리 신호에 응답하여, 상기 캐리 클럭 라인들 중 대응되는 캐리 클럭 라인을 통해 제공되는 캐리 클럭 신호를 캐리 신호로서 출력하고, 상기 스캔 클럭 라인들 중 대응되는 스캔 클럭 라인을 통해 제공되는 스캔 클럭 신호를 스캔 신호로서 상기 게이트 라인들 중 대응되는 게이트 라인에 출력하며,
    상기 게이트 구동 회로는 더미 스테이지를 더 포함하고,
    상기 스테이지들 각각은 이후 스테이지로부터 제공되는 이후 캐리 신호에 응답하여 초기화되며, 상기 이후 스테이지는 상기 캐리 신호를 쉬프팅시켜 상기 이후 캐리 신호를 출력하고,
    상기 스테이지들 중 마지막 스테이지는 상기 더미 스테이지로부터 상기 이후 캐리 신호를 수신하며,
    상기 더미 스테이지는 상기 마지막 스테이지보다 상기 표시 영역의 가장자리로부터 이격되어 배치되는, 표시 장치.
  16. 제15 항에 있어서, 상기 더미 스테이지는 상기 스테이지들 중 마지막 2개의 스테이지들 사이에 배치되는, 표시 장치.
  17. 제15 항에 있어서, 게이트 라인들을 제1 방향으로 연장하고, 상기 캐리 클럭 라인들 및 상기 스캔 클럭 라인들은 제2 방향으로 연장하며,
    상기 표시 영역에서 상기 게이트 라인들은 상기 캐리 클럭 라인들 및 상기 스캔 클럭 라인들과 교차하고,
    상기 스테이지들 중 일부는 상기 제1 방향을 따라 배치되는, 표시 장치.
  18. 제17 항에 있어서, 상기 캐리 클럭 라인들 중, 상호 180도의 위상 차이를 가지는 2개의 캐리 클럭 신호들이 인가되는 2개의 캐리 클럭 라인들이 한 쌍을 이루며 상기 스테이지들 중 인접한 2개의 스테이지들 사이에 배열되는, 표시 장치.
  19. 제17 항에 있어서, 상기 캐리 클럭 라인들 중 적어도 일부는 상기 스테이지들 사이에서 상기 제1 방향으로 연장하는 제1 연결 라인들과 연결되는, 표시 장치.
  20. 제19 항에 있어서,
    상기 표시 영역에 배치되고 상기 스테이지들에 연결되는 전원 라인들을 더 포함하고,
    상기 전원 라인들은 상기 스테이지들 각각을 기준으로 상기 캐리 클럭 라인 및 상기 스캔 클럭 라인 사이에 배치되며,
    상기 전원 라인들은 상기 스테이지들 사이에서 상기 제1 방향으로 연장하는 제2 연결 라인들과 연결되고,
    상기 제2 연결 라인들 각각은 상기 제1 연결 라인들보다 상기 화소들에 인접하여 배치되는, 표시 장치.
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