KR20220083567A - 반도체 메모리 장치, 메모리 모듈 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치, 메모리 모듈 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 기술은 복수의 변환 어드레스 신호들 각각에 응답하여 데이터 입력 및 출력을 수행하도록 구성된 J개의 메모리 칩들; 및 외부에서 제공된 타겟 어드레스 신호에 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시켜 상기 복수의 변환 어드레스 신호들을 생성하도록 구성된 어드레스 리매핑 회로를 포함할 수 있다.

Description

반도체 메모리 장치, 메모리 모듈 및 이를 포함하는 메모리 시스템{SEMICONDUCOTR MEMORY APPARATUS, MEMORY MODULE AND MEMORY SYSTEM INCLUDING THE MEMORY MODULE}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 메모리 장치, 메모리 모듈 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 장치 예를 들어, 동적 랜덤 억세스 메모리(DRAM)와 같은 휘발성 메모리 장치는 커패시터에 저장된 전하에 의하여 데이터를 판정한다. 그런데 커패시터에 저장된 전하는 시간이 지나면 다양한 형태로 누설될 수 있으므로, 휘발성 메모리 장치는 주기적으로 리프레쉬 동작을 수행한다. 메모리 장치를 제조하는 제조 공정이 스케일-다운 되어 워드 라인들 사이의 간격이 점점 좁아지게 되면서, 하나의 워드 라인의 전압 분포에 의하여 인접한 워드 라인들에 연결된 메모리 셀의 전하가 받는 영향은 증가하게 되었고, 하나의 워드 라인이 집중적으로 억세스되는 경우, 하나의 워드 라인의 활성화 상태의 전압으로 인하여 인접한 워드 라인들에 연결된 메모리 셀들에 저장된 데이터가 소실되는 로우　해머(Row　Hammer) 현상이 발생하였다.
도 1은 일반적인 반도체 메모리 모듈의 로우 해머 현상을 설명하기 위한 도면이다.
도 1을 참조하면, 복수의 메모리 칩들(CHIP 0 ~ CHIP n-1)을 포함하는 메모리 모듈이 도시되어 있다. 복수의 메모리 칩들(CHIP 0 ~ CHIP n-1)은 각각 복수의 로우 라인들 예를 들어, 복수의 워드 라인들(ROW0 ~ ROWk+1)을 포함한다. 메모리 모듈 외부에서 제공되는 로우 어드레스 신호에 따라 복수의 메모리 칩들(CHIP 0 ~ CHIP n-1) 모두에서 동일 순번의 워드 라인(예를 들어, ROW1)이 선택된다. 복수의 메모리 칩들(CHIP 0 ~ CHIP n-1)의 워드 라인들(ROW1)의 억세스 동작이 반복됨에 따라 인접한 워드 라인들(ROW0, ROW2)에 연결된 메모리 셀들의 전하에 영향을 끼치는 로우 해머 현상을 유발하게 된다. 현재 억세스된 워드 라인을 공격 로우(Aggressor row)라 칭할 수 있다. 상기 공격 로우로부터 공격받게 되는 즉, 상기 공격 로우와 물리적으로 인접한 위치에 배치되어 상기 공격 로우의 활성화에 의해 데이터 손실이 발생하는 워드 라인들을 희생 로우(Victim row)라 칭할 수 있다. 상술한 예의 경우 워드 라인(ROW1)이 공격 로우이며 워드 라인(ROW1)에 인접한 워드 라인들(ROW0, ROW2)이 희생 로우이다. 이때 설명의 편의상 희생 로우가 공격 로우와 인접한 두개의 워드 라인들인 것으로 가정하였으나, 워드 라인들 간의 거리가 짧아질수록 희생 로우의 수는 증가한다.
본 발명의 실시예는 로우 해머에 의한 데이터 손실을 최소화할 수 있는 반도체 메모리 장치, 메모리 모듈 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예는 복수의 변환 어드레스 신호들 각각에 응답하여 데이터 입력 및 출력을 수행하도록 구성된 J개의 메모리 칩들; 및 외부에서 제공된 타겟 어드레스 신호에 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시켜 상기 복수의 변환 어드레스 신호들을 생성하도록 구성된 어드레스 리매핑 회로를 포함할 수 있다.
본 발명의 실시예는 각각 복수의 단위 메모리 영역들을 포함하고, 복수의 변환 어드레스 신호들 각각에 응답하여 상기 복수의 단위 메모리 영역들 중에서 서로 중복되지 않는 순번의 단위 메모리 영역을 억세스하여 데이터 입력 및 출력을 수행하도록 구성된 J개의 메모리 칩들; 및 외부에서 제공된 타겟 어드레스 신호에 포함된 로우 어드레스 신호에 제 1 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시키고, 상기 타겟 어드레스 신호에 포함된 단위 영역 어드레스에 제 2 보정 값들을 가산하여 상기 복수의 변환 어드레스 신호들을 생성하도록 구성된 어드레스 리매핑 회로를 포함할 수 있다.
본 발명의 실시예는 타겟 어드레스 신호에 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시켜 복수의 변환 어드레스 신호들을 생성하도록 구성된 메모리 컨트롤러; 및 J개의 메모리 칩들을 포함하고, 상기 복수의 변환 어드레스 신호들을 입력 받으며, 상기 J개의 메모리 칩들이 상기 복수의 변환 어드레스 신호들 각각에 응답하여 상기 메모리 컨트롤러와의 데이터 입력 및 출력을 수행하도록 구성된 메모리 모듈을 포함할 수 있다.
본 발명의 실시예는 타겟 어드레스 신호에 포함된 로우 어드레스 신호에 제 1 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시키고, 상기 타겟 어드레스 신호에 포함된 단위 영역 어드레스에 제 2 보정 값들을 가산하여 복수의 변환 어드레스 신호들을 생성하도록 구성된 메모리 컨트롤러; 및 각각 복수의 단위 메모리 영역들을 포함하는 J개의 메모리 칩들을 포함하며, 상기 J개의 메모리 칩들이 상기 복수의 변환 어드레스 신호들 각각에 응답하여 상기 복수의 단위 메모리 영역들 중에서 서로 중복되지 않는 순번의 단위 메모리 영역을 억세스하여 상기 메모리 컨트롤러와의 데이터 입력 및 출력을 수행하도록 구성된 메모리 모듈할 수 있다.
본 발명의 실시예는 J개의 단위 메모리 영역들을 포함하는 메모리 영역; 외부에서 제공된 타겟 어드레스 신호를 리매핑하여 복수의 변환 어드레스 신호들을 생성하고, 상기 복수의 변환 어드레스 신호들 중에서 상기 타겟 어드레스 신호에 포함된 단위 영역 어드레스에 대응되는 어느 하나의 변환 어드레스 신호를 출력하도록 구성된 제어 회로; 및 상기 어느 하나의 변환 어드레스 신호를 디코딩하고, 디코딩 결과에 따라 상기 메모리 영역을 억세스하도록 구성된 어드레스 디코더를 포함할 수 있다.
본 기술은 로우 해머에 의한 데이터 손실을 최소화할 수 있다.
도 1은 일반적인 반도체 메모리 모듈의 로우 억세스 방식을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 시스템(10)의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 메모리 칩(100-1)의 구성을 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 어드레스 리매핑(Remapping) 방식의 일 예를 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 모듈(12)의 억세스 방식을 보여주는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템(20)의 구성을 나타낸 도면이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 모듈(22)의 억세스 방식을 보여주는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템(30)의 구성을 나타낸 도면이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템(40)의 구성을 나타낸 도면이다.
도 10은 본 발명의 실시예에 따른 메모리 칩(500)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 메모리 시스템(10)의 구성을 나타낸 도면이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(11) 및 메모리 모듈(12)을 포함할 수 있다.
상기 메모리 컨트롤러(11)는 상기 메모리 모듈(12)에 커맨드 신호(CMD) 및 타겟 어드레스 신호(ADDR)를 제공할 수 있다. 상기 메모리 컨트롤러(11)는 외부의 호스트 예를 들어, CPU(Central Processing Unit) 또는 GPU(Graphic Processing Unit)로부터 제공된 물리 어드레스 신호를 메모리 억세스에 적합한 형태로 매핑하여 상기 타겟 어드레스 신호(ADDR)를 생성할 수 있다. 상기 타겟 어드레스 신호(ADDR)는 반도체 메모리의 로우 라인, 컬럼 라인, 단위 메모리 블록을 선택하기 위한 어드레스 신호들(예를 들어, 로우 어드레스 신호, 컬럼 어드레스 신호 및 뱅크 어드레스 신호)을 포함할 수 있다.
상기 메모리 모듈(12)은 듀얼 인-라인 메모리 모듈(Dual in-line Memory Module: DIMM)(이하, DIMM) 또는 메모리 다이들이 적층된 3D 구조의 메모리 모듈일 수 있다. 상기 메모리 모듈(12)은 상기 커맨드 신호(CMD) 및 상기 타겟 어드레스 신호(ADDR)에 응답하여 상기 메모리 컨트롤러(11)와 데이터(DQ)의 입력 및 출력을 수행할 수 있다. 상기 메모리 모듈(12)은 복수의 메모리 칩들(CHIP 0 ~ CHIP n-1)(100-1 ~ 100-n) 및 어드레스 리매핑 회로(110)를 포함할 수 있다. 상기 메모리 모듈(12)은 상기 타겟 어드레스 신호(ADDR)에 포함된 로우 어드레스 신호를 리매핑하여 생성한 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)에 따라 상기 복수의 메모리 칩들(100-1 ~ 100-n)을 억세스할 수 있다. 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)은 상기 복수의 메모리 칩들(100-1 ~ 100-n) 각각에서 억세스되는 로우 라인들(예를 들어, 워드 라인들)의 순번이 서로 중복되지 않도록 하는 제 1 조건과, 상기 복수의 메모리 칩들(100-1 ~ 100-n) 각각에서 억세스되는 로우 라인들 중에서 희생 로우의 순번이 인접한 메모리 칩과 중복되지 않도록 하는 제 2 조건을 만족하는 값들을 가질 수 있다. 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)은 상기 로우 어드레스 신호를 리매핑하여 생성한 어드레스 신호들, 상기 타겟 어드레스 신호(ADDR)에 포함된 컬럼 어드레스 신호 및 뱅크 어드레스 신호를 포함할 수 있다.
상기 복수의 메모리 칩들(100-1 ~ 100-n)은 서로 동일하게 구성될 수 있다. 상기 복수의 메모리 칩들(100-1 ~ 100-n)은 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>) 각각에 응답하여 해당 로우 라인을 억세스하도록 구성될 수 있다.
상기 어드레스 리매핑 회로(110)는 상기 타겟 어드레스 신호(ADDR)를 상기 제 1 조건과 상기 제 2 조건에 맞도록 리매핑하기 위한 리매핑 로직을 포함할 수 있다. 상기 어드레스 리매핑 회로(110)의 동작 방식은 도 4 및 도 5를 참조하여 후술하기로 한다.
도 3은 본 발명의 실시예에 따른 메모리 칩(100-1)의 구성을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 칩(100-1)은 메모리 영역(101), 어드레스 디코더(102), 핀 어레이(103), 데이터 입출력 회로(104) 및 제어 회로(105)를 포함할 수 있다.
상기 메모리 영역(101)은 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들은 휘발성 메모리와 비휘발성 메모리 중에서 적어도 하나를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 상기 메모리 칩(100-1)의 리드 동작 시 상기 메모리 영역(101)에 저장된 데이터가 출력되고, 상기 메모리 칩(100-1)의 라이트 동작 상기 메모리 컨트롤러(11)에서 입력된 데이터가 상기 메모리 영역(101)에 저장될 수 있다. 상기 메모리 영역(101)의 메모리 셀들은 복수의 단위 메모리 영역들 예를 들어, 복수의 메모리 뱅크들(BK0 ~ BKn-1)로 구분될 수 있다.
상기 어드레스 디코더(102)는 상기 제어 회로(105) 및 상기 메모리 영역(101)과 연결될 수 있다. 상기 어드레스 디코더(102)는 상기 제어 회로(105)에서 제공된 어드레스 신호를 디코딩하고, 디코딩 결과에 따라 상기 메모리 영역(101)을 억세스할 수 있다.
상기 핀 어레이(103)는 커맨드 및 어드레스 통합 핀들(CA)(103-1)을 포함할 수 있다. 상기 커맨드 및 어드레스 통합 핀들(CA)(103-1)을 통해 커맨드(CMD)와 상기 변환 어드레스 신호(ADDRMF0)가 정해진 타이밍에 맞도록 순차적으로 입력될 수 있다.
상기 데이터 입출력 회로(104)는 상기 메모리 영역(101)과 연결될 수 있다. 상기 데이터 입출력 회로(104)는 메모리 컨트롤러(11) 또는 상기 메모리 영역(101)과 데이터를 교환할 수 있다. 상기 데이터 입출력 회로(104)는 데이터 입력 버퍼, 데이터 출력 버퍼 및 데이터 입출력 패드 등을 포함할 수 있다.
상기 제어 회로(105)는 상기 메모리 영역(101), 상기 어드레스 디코더(102) 및 상기 데이터 입출력 회로(104)와 연결될 수 있다. 상기 제어 회로(105)는 상기 메모리 칩(100-1)의 리드 동작, 라이트 동작 및 어드레스 처리와 관련된 제어 동작을 수행할 수 있다. 상기 제어 회로(105)는 상기 커맨드 및 어드레스 통합 핀들(CA)(103-1)을 통해 상기 커맨드(CMD)와 상기 변환 어드레스 신호(ADDRMF0)를 제공받을 수 있다.
도 4는 본 발명의 실시예에 따른 어드레스 리매핑(Remapping) 방식의 일 예를 보여주는 도면이다.
상기 어드레스 리매핑 회로(110)는 상기 타겟 어드레스 신호(ADDR)에 대하여 상기 제 1 조건에 따른 제 1 어드레스 변환 동작과 상기 제 2 조건에 따른 제 2 어드레스 변환 동작을 통해 어드레스 리매핑을 수행하여 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 생성할 수 있다. 상기 제 1 조건은 상기 복수의 메모리 칩들(100-1 ~ 100-n) 각각의 로우 라인들 중에서 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)에 의해 억세스되는 로우 라인들의 순번이 서로 중복되지 않도록 하는 것이다. 상기 제 2 조건은 상기 복수의 메모리 칩들(100-1 ~ 100-n) 각각의 로우 라인들 중에서 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)에 의해 억세스되는 로우 라인들 중에서 희생 로우의 순번이 인접한 메모리 칩과 중복되지 않도록 하는 것이다.
상기 어드레스 리매핑 회로(110)는 상기 타겟 어드레스 신호(ADDR)에 포함된 로우 어드레스 신호(ADDR_R)에 대하여 상기 제 1 조건을 만족하도록 제 1 어드레스 변환 동작을 수행할 수 있다. 상기 어드레스 리매핑 회로(110)는 상기 제 1 조건을 만족하는 변환 방식의 하나로서 로우 어드레스 신호(ADDR_R)에 대하여 제 1 보정 값들 예를 들어, 상기 복수의 메모리 칩들(100-1 ~ 100-n)의 수에 해당하는 0 ~ n-1을 하나씩 가산하여 상기 제 1 어드레스 변환 동작을 수행할 수 있다. 상기 제 1 어드레스 변환 동작에 따라 생성되는 어드레스 신호들을 복수의 예비 변환 어드레스 신호들(ADDRMF<0:n-1>_PRE)이라 칭하기로 한다. 상기 어드레스 리매핑 회로(110)는 상기 제 2 조건을 만족하는 변환 방식의 하나로서 'K'개 만큼의 LSB(Least Significant Bit) 들이 MSB(Most Significant Bit) 들의 위치로 이동하도록 복수의 예비 변환 어드레스 신호들(ADDRMF<0:n-1>_PRE) 각각의 모든 비트들을 쉬프트시키는 상기 제 2 어드레스 변환 동작을 수행할 수 있다. 상기 제 2 어드레스 변환 동작에 따라 생성되는 어드레스 신호들을 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)이라 칭하기로 한다.
이때 'K'는 Log2[Max(I, J)]에 의해 결정될 수 있다. 상기 'I'는 메모리 칩의 억세스 동작의 신뢰성을 보장하기 위해 설정된 값으로서 예를 들어, 로우 해머에 의해 영향을 받는 거리 즉, 공격 로우와 인접한 희생 로우들의 총 개수가 될 수 있다. 상기 'J'는 메모리 모듈내의 메모리 칩들의 수이다.
도 4는 I=6, J=8, 로우 어드레스 신호(ADDR_R)의 값이 '4246(001000010010110)'인 경우의 어드레스 리매핑 방식의 일 예를 보여주고 있다. 도 4를 참조하면, 상기 로우 어드레스 신호(ADDR_R)에 보정 값들(0 ~ 7) 각각을 가산하는 제 1 어드레스 변환 동작을 수행함으로써 상기 복수의 예비 변환 어드레스 신호들(ADDRMF<0:7>_PRE)이 서로 다른 값을 가질 수 있다.
제 1 메모리 칩(100-1)에 대응되는 예비 변환 어드레스 신호(ADDRMF0_PRE)는 '4246(001000010010110)'에 '0'을 가산하여 '4246(001000010010110)'으로 변환될 수 있다. 제 2 메모리 칩(100-2)에 대응되는 예비 변환 어드레스 신호(ADDRMF1_PRE)는 '4246(001000010010110)'에 '1'을 가산하여 '4247(001000010010111)'로 변환될 수 있다. 제 3 메모리 칩(100-3)에 대응되는 예비 변환 어드레스 신호(ADDRMF2_PRE)는 '4246(001000010010110)'에 '2'를 가산하여 '4248(001000010011000)'로 변환될 수 있다. 제 4 메모리 칩(100-4)에 대응되는 예비 변환 어드레스 신호(ADDRMF3_PRE)는 '4246(001000010010110)'에 '3'을 가산하여 '4249(001000010011001)'로 변환될 수 있다. 제 5 메모리 칩(100-5)에 대응되는 예비 변환 어드레스 신호(ADDRMF4_PRE)는 '4246(001000010010110)'에 '4'를 가산하여 '4250(001000010011010)'으로 변환될 수 있다. 제 6 메모리 칩(100-6)에 대응되는 예비 변환 어드레스 신호(ADDRMF5_PRE)는 '4246(001000010010110)'에 '5'를 가산하여 '4251(001000010011011)'로 변환될 수 있다. 제 7 메모리 칩(100-7)에 대응되는 예비 변환 어드레스 신호(ADDRMF6_PRE)는 '4246(001000010010110)'에 '6'을 가산하여 '4252(001000010011100)'로 변환될 수 있다. 제 8 메모리 칩(100-8)에 대응되는 예비 변환 어드레스 신호(ADDRMF7_PRE)는 '4246(001000010010110)'에 '7'을 가산하여 '4253(001000010011101)'으로 변환될 수 있다.
상기 복수의 예비 변환 어드레스 신호들(ADDRMF<0:7>_PRE)에 대하여 K = Log2[Max(6, 8)] = Log2[8] = 3이므로, 3개의 LSB 들을 MSB 들의 위치로 쉬프트시키는 2 차 어드레스 변환을 수행함으로써 상기 복수의 변환 어드레스 신호들(ADDRMF<0:7>)에 의해 억세스되는 로우 라인들 중에서 희생 로우의 순번이 인접한 메모리 칩과 중복되지 않도록 할 수 있다.
상기 제 1 메모리 칩(100-1)에 대응되는 변환 어드레스 신호(ADDRMF0)는 '4246(001000010010110)'의 LSB 3자리를 MSB 3자리로 쉬프트시킴으로써 '25106(110001000010010)'으로 변환될 수 있다. 상기 제 2 메모리 칩(100-2)에 대응되는 변환 어드레스 신호(ADDRMF1)는 '4247(001000010010111)'의 LSB 3자리를 MSB 3자리로 쉬프트시킴으로써 '29202(111001000010010)'으로 변환될 수 있다. 상기 제 3 메모리 칩(100-3)에 대응되는 변환 어드레스 신호(ADDRMF2)는 '4248(001000010011000)'의 LSB 3자리를 MSB 3자리로 쉬프트시킴으로써 '531(000000010011001)'로 변환될 수 있다. 상기 제 4 메모리 칩(100-4)에 대응되는 변환 어드레스 신호(ADDRMF3)는 '4249(001000010011001)'의 LSB 3자리를 MSB 3자리로 쉬프트시킴으로써 '4627(001001000010011)'로 변환될 수 있다. 상기 제 5 메모리 칩(100-5)에 대응되는 변환 어드레스 신호(ADDRMF4)는 '4250(001000010011010)'의 LSB 3자리를 MSB 3자리로 쉬프트시킴으로써 '8723(010001000010011)'으로 변환될 수 있다. 상기 제 6 메모리 칩(100-6)에 대응되는 변환 어드레스 신호(ADDRMF5)는 '4251(001000010011011)'의 LSB 3자리를 MSB 3자리로 쉬프트시킴으로써 '12819(011001000010011)'로 변환될 수 있다. 상기 제 7 메모리 칩(100-7)에 대응되는 변환 어드레스 신호(ADDRMF6)는 '4252(001000010011100)'의 LSB 3자리를 MSB 3자리로 쉬프트시킴으로써 '16915(100001000010011)'로 변환될 수 있다. 상기 제 8 메모리 칩(100-8)에 대응되는 변환 어드레스 신호(ADDRMF7)는 '4253(001000010011101)'의 LSB 3자리를 MSB 3자리로 쉬프트시킴으로써 '21011(101001000010011)'로 변환될 수 있다.
도 4는 설명의 편의상, 상기 로우 어드레스 신호(ADDR_R)에 대응되는 어드레스 비트들 만을 도시하였으나, 상기 복수의 예비 변환 어드레스 신호들(ADDRMF<0:n-1>_PRE) 또는/및 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)은 컬럼 어드레스 신호 및 뱅크 어드레스 신호를 더 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 모듈(12)의 억세스 방식을 보여주는 도면이다.
상기 메모리 모듈(12)의 상기 복수의 메모리 칩들(100-1 ~ 100-n)은 도 2의 어드레스 리매핑 회로(110)가 도 4와 같은 어드레스 리매핑 동작을 수행하여 생성한 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)에 의해 동일 순번의 단위 메모리 블록의 로우 라인들이 억세스될 수 있다.
도 5는 상기 복수의 메모리 칩들(100-1 ~ 100-n)의 수가 8개인 경우의 억세스 방식의 일예를 보여주고 있다.
도 5를 참조하면, 제 1 메모리 칩(100-1)은 변환 어드레스 신호(ADDRMF0)에 의해 제 1 메모리 뱅크(BK0)의 로우 라인(ROWk+1)이 억세스되며, 공격 로우는 ROWk+1, 희생 로우는 ROWk가 될 수 있다. 제 2 메모리 칩(100-2)은 변환 어드레스 신호(ADDRMF1)에 의해 제 1 메모리 뱅크(BK0)의 로우 라인(ROW2)이 억세스되며, 공격 로우는 ROW2, 희생 로우는 ROW1과 ROW3이 될 수 있다. 제 3 메모리 칩(100-3)은 변환 어드레스 신호(ADDRMF2)에 의해 제 1 메모리 뱅크(BK0)의 로우 라인(ROWk)이 억세스되며, 공격 로우는 ROWk, 희생 로우는 ROWk-1과 ROWk+1이 될 수 있다. 제 8 메모리 칩(100-8)은 변환 어드레스 신호(ADDRMF7)에 의해 제 1 메모리 뱅크(BK0)의 로우 라인(ROW1)이 억세스되며, 공격 로우는 ROW1, 희생 로우는 ROW0과 ROW2가 될 수 있다. 따라서 상기 복수의 메모리 칩들(100-1 ~ 100-8) 각각의 로우 라인들 중에서 상기 복수의 변환 어드레스 신호들(ADDRMF<0:7>)에 의해 억세스되는 로우 라인들의 순번이 서로 중복되지 않으므로 상기 제 1 조건을 만족시킬 수 있고, 상기 복수의 메모리 칩들(100-1 ~ 100-8) 각각의 로우 라인들 중에서 상기 복수의 변환 어드레스 신호들(ADDRMF<0:7>)에 의해 억세스되는 로우 라인들 중에서 희생 로우의 순번이 인접한 메모리 칩과 중복되지 않으므로 상기 제 2 조건을 만족시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템(20)의 구성을 나타낸 도면이다.
도 6을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(21) 및 메모리 모듈(22)을 포함할 수 있다.
상기 메모리 컨트롤러(21)는 상기 메모리 모듈(22)에 커맨드 신호(CMD) 및 타겟 어드레스 신호(ADDR)를 제공할 수 있다. 상기 메모리 컨트롤러(21)는 외부의 호스트 예를 들어, CPU 또는 GPU로부터 제공된 물리 어드레스 신호를 메모리 억세스에 적합한 형태로 매핑하여 상기 타겟 어드레스 신호(ADDR)를 생성할 수 있다.
상기 메모리 모듈(22)은 DIMM 또는 메모리 다이들이 적층된 3D 구조의 메모리 모듈일 수 있다. 상기 메모리 모듈(22)은 상기 커맨드 신호(CMD) 및 상기 타겟 어드레스 신호(ADDR)에 응답하여 상기 메모리 컨트롤러(21)와 데이터(DQ)의 입력 및 출력을 수행할 수 있다. 상기 메모리 모듈(22)은 복수의 메모리 칩들(CHIP 0 ~ CHIP n-1)(200-1 ~ 200-n) 및 어드레스 리매핑 회로(210)를 포함할 수 있다. 상기 메모리 모듈(22)은 상기 타겟 어드레스 신호(ADDR)에 포함된 로우 어드레스 신호 및 뱅크 어드레스 신호를 리매핑하여 생성한 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)에 따라 상기 복수의 메모리 칩들(200-1 ~ 200-n)을 억세스할 수 있다. 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)은 상기 복수의 메모리 칩들(200-1 ~ 200-n) 각각에서 억세스되는 로우 라인들(예를 들어, 워드 라인들)의 순번이 서로 중복되지 않도록 하는 제 1 조건과, 상기 복수의 메모리 칩들(200-1 ~ 200-n) 각각에서 억세스되는 로우 라인들 중에서 희생 로우의 순번이 인접한 메모리 칩과 중복되지 않도록 하는 제 2 조건, 그리고 상기 복수의 메모리 칩들(200-1 ~ 200-n) 각각에서 억세스되는 단위 메모리 영역(예를 들어, 메모리 뱅크)의 순번이 서로 중복되지 않도록 하는 제 3 조건을 만족하는 값들을 가질 수 있다. 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)은 상기 로우 어드레스 신호를 리매핑하여 생성한 어드레스 신호들, 상기 뱅크 어드레스 신호를 리매핑하여 생성한 어드레스 신호들 및 상기 타겟 어드레스 신호(ADDR)에 포함된 컬럼 어드레스 신호를 포함할 수 있다.
상기 복수의 메모리 칩들(200-1 ~ 200-n)은 서로 동일하게 구성될 수 있다. 상기 복수의 메모리 칩들(200-1 ~ 200-n) 각각은 도 3의 메모리 칩(100-1)과 동일하게 구성될 수 있다. 상기 복수의 메모리 칩들(200-1 ~ 200-n)은 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>) 각각에 응답하여 해당 단위 메모리 영역의 해당 로우 라인을 억세스하도록 구성될 수 있다.
상기 어드레스 리매핑 회로(210)는 상기 타겟 어드레스 신호(ADDR)를 상기 제 1 조건, 상기 제 2 조건 및 상기 제 3 조건에 맞도록 리매핑하기 위한 리매핑 로직을 포함할 수 있다. 상기 어드레스 리매핑 회로(210)에서 상기 제 1 조건과 상기 제 2 조건에 맞도록 상기 타겟 어드레스 신호(ADDR)를 리매핑하기 위한 로직 구성은 상기 도 2 및 도 4를 참조하여 설명한 상기 어드레스 리매핑 회로(110)의 리매핑 로직과 동일하게 구성될 수 있다.
상기 어드레스 리매핑 회로(210)는 상기 타겟 어드레스 신호(ADDR)에 포함된 로우 어드레스 신호(ADDR_R)에 제 1 보정 값들(0 ~ 7) 각각을 가산하는 제 1 어드레스 변환 동작을 수행할 수 있다. 상기 어드레스 리매핑 회로(210)는 상기 제 1 어드레스 변환 동작 결과에 따른 어드레스 신호들 각각에 대하여 상기 제 2 어드레스 변환 동작을 수행할 수 있다. 상기 어드레스 리매핑 회로(210)는 상기 제 1 어드레스 변환 동작 및 상기 제 2 어드레스 변환 동작과 별도로 상기 타겟 어드레스 신호(ADDR)에 포함된 단위 영역 어드레스 예를 들어, 뱅크 어드레스 신호에 제 2 보정 값들 각각을 가산하는 제 3 어드레스 변환 동작을 수행할 수 있다. 상기 제 2 보정 값들은 상기 제 1 보정 값들과 동일할 수 있다. 상기 제 3 어드레스 변환 동작을 수행함으로써, 상기 복수의 메모리 칩들(200-1 ~ 200-n) 각각에서 억세스되는 메모리 뱅크의 순번이 서로 중복되지 않도록 하는 상기 제 3 조건을 만족시키는 어드레스 리매핑 동작을 수행할 수 있다. 상기 제 1 어드레스 변환 동작과 상기 제 3 어드레스 변환 동작에 의해 복수의 예비 변환 어드레스 신호들이 생성될 수 있다. 상기 제 2 어드레스 변환 동작에 의해 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)이 생성될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 메모리 모듈(22)의 억세스 방식을 보여주는 도면이다.
상기 메모리 모듈(12)의 상기 복수의 메모리 칩들(100-1 ~ 100-n)은 상기 어드레스 리매핑 회로(210)에서 제공된 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)에 대응되는 단위 메모리 영역 및 로우 라인들이 억세스될 수 있다.
도 7은 상기 복수의 메모리 칩들(200-1 ~ 200-n)의 수가 8개이며, 상기 복수의 메모리 칩들(200-1 ~ 200-n) 각각에 포함된 단위 메모리 블록들 예를 들어, 메모리 뱅크들의 수가 8개인 경우의 억세스 방식을 보여주고 있다.
도 7을 참조하면, 제 1 메모리 칩(200-1)은 변환 어드레스 신호(ADDRMS0)에 의해 제 1 메모리 뱅크(BK0)의 로우 라인(ROWk+1)이 억세스되며, 공격 로우는 ROWk+1, 희생 로우는 ROWk가 될 수 있다. 제 2 메모리 칩(200-2)은 변환 어드레스 신호(ADDRMF1)에 의해 제 2 메모리 뱅크(BK1)의 로우 라인(ROW2)이 억세스되며, 공격 로우는 ROW2, 희생 로우는 ROW1과 ROW3이 될 수 있다. 제 3 메모리 칩(200-3)은 변환 어드레스 신호(ADDRMF2)에 의해 제 3 메모리 뱅크(BK2)의 로우 라인(ROWk)이 억세스되며, 공격 로우는 ROWk, 희생 로우는 ROWk-1과 ROWk+1이 될 수 있다. 제 8 메모리 칩(200-8)은 변환 어드레스 신호(ADDRMS7)에 의해 제 8 메모리 뱅크(BK7)의 로우 라인(ROW1)이 억세스되며, 공격 로우는 ROW1, 희생 로우는 ROW0과 ROW2가 될 수 있다. 상술한 억세스 방식의 일예에서 알 수 있는 바와 같이, 상기 복수의 메모리 칩들(200-1 ~ 200-8) 각각의 로우 라인들 중에서 상기 복수의 변환 어드레스 신호들(ADDRMS<0:7>)에 의해 억세스되는 로우 라인들의 순번이 서로 중복되지 않으므로 상기 제 1 조건을 만족시킬 수 있다. 상기 복수의 메모리 칩들(200-1 ~ 200-8) 각각의 로우 라인들 중에서 상기 복수의 변환 어드레스 신호들(ADDRMS<0:7>)에 의해 억세스되는 로우 라인들 중에서 희생 로우의 순번이 인접한 메모리 칩과 중복되지 않으므로 상기 제 2 조건을 만족시킬 수 있다. 또한 상기 복수의 메모리 칩들(200-1 ~ 200-8) 각각에서 억세스되는 메모리 뱅크의 순번이 서로 중복되지 않으므로 상기 제 3 조건을 만족시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템(30)의 구성을 나타낸 도면이다.
도 8을 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(31) 및 메모리 모듈(32)을 포함할 수 있다.
상기 메모리 컨트롤러(31)는 상기 메모리 모듈(32)에 커맨드 신호(CMD) 및 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 제공할 수 있다. 상기 메모리 컨트롤러(31)는 외부의 호스트 예를 들어, CPU 또는 GPU로부터 제공된 물리 어드레스 신호를 메모리 억세스에 적합한 형태로 매핑하여 타겟 어드레스 신호(ADDR)를 생성하고, 상기 타겟 어드레스 신호(ADDR)에 포함된 로우 어드레스 신호에 대한 어드레스 리매핑 동작을 수행하여 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 생성할 수 있다. 상기 타겟 어드레스 신호(ADDR)는 반도체 메모리의 로우 라인, 컬럼 라인, 단위 메모리 블록을 선택하기 위한 어드레스 신호들(예를 들어, 로우 어드레스 신호, 컬럼 어드레스 신호 및 뱅크 어드레스 신호)을 포함할 수 있다. 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)은 상기 로우 어드레스 신호에 대한 리매핑 동작을 수행하여 생성된 어드레스 신호들, 상기 컬럼 어드레스 신호 및 상기 뱅크 어드레스 신호를 포함할 수 있다.
상기 메모리 컨트롤러(31)는 어드레스 리매핑 회로(311)를 포함할 수 있다. 상기 어드레스 리매핑 회로(311)는 상기 타겟 어드레스 신호(ADDR)에 대한 어드레스 리매핑 동작을 수행하여 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 생성할 수 있다. 상기 어드레스 리매핑 회로(311)의 로직 구성은 상기 도 2 및 도 4를 참조하여 설명한 상기 어드레스 리매핑 회로(110)의 리매핑 로직과 동일하게 구성될 수 있다. 상기 메모리 컨트롤러(31)는 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 기 설정된 순서에 맞도록 순차적으로 상기 메모리 모듈(32)로 전송하도록 구성될 수 있다.
상기 메모리 모듈(32)은 DIMM 또는 메모리 다이들이 적층된 3D 구조의 메모리 모듈일 수 있다. 상기 메모리 모듈(32)은 복수의 메모리 칩들(CHIP 0 ~ CHIP n-1)(321-1 ~ 321-n) 및 어드레스 제어회로(322)를 포함할 수 있다. 상기 메모리 모듈(32)은 상기 커맨드 신호(CMD) 및 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)에 응답하여 상기 복수의 메모리 칩들(321-1 ~ 321-n)을 억세스함으로써 상기 메모리 컨트롤러(31)와 데이터(DQ)의 입력 및 출력을 수행할 수 있다. 상기 복수의 메모리 칩들(321-1 ~ 321-n)은 서로 동일하게 구성될 수 있다. 상기 복수의 메모리 칩들(321-1 ~ 321-n)은 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>) 각각에 응답하여 상기 제 1 조건 및 상기 제 2 조건에 맞게 해당 로우 라인을 억세스하도록 구성될 수 있다. 상기 어드레스 제어회로(322)는 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 각각의 순번에 맞도록 상기 복수의 메모리 칩들(321-1 ~ 321-n) 각각에 분배하도록 구성될 수 있다. 상기 어드레스 제어회로(322)는 직렬 형태의 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 병렬화하고 병렬화된 각 신호들을 순번에 맞도록 상기 복수의 메모리 칩들(321-1 ~ 321-n) 각각에 분배할 수 있다. 상기 어드레스 제어회로(322)는 상기 메모리 컨트롤러(31)에서 직렬 형태로 제공되는 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 저장 및 정렬함으로써 제 1 변환 어드레스 신호들(ADDRMF0) 내지 제 n-1 변환 어드레스 신호들(ADDRNFn-1)의 형태로 병렬화하여 상기 복수의 메모리 칩들(321-1 ~ 321-n) 각각에 분배할 수 있다. 예를 들어, 상기 어드레스 제어회로(322)는 상기 제 1 변환 어드레스 신호들(ADDRMF0)을 제 1 메모리 칩(321-1)에 제공하고, 상기 제 2 변환 어드레스 신호들(ADDRMF1)을 제 2 메모리 칩(321-2)에 제공하며, 이러한 방식에 따라 상기 제 n-1 변환 어드레스 신호들(ADDRMFn-1)을 제 n 메모리 칩(321-n)에 제공할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템(40)의 구성을 나타낸 도면이다.
도 9을 참조하면, 메모리 시스템(40)은 메모리 컨트롤러(41) 및 메모리 모듈(42)을 포함할 수 있다.
상기 메모리 컨트롤러(41)는 상기 메모리 모듈(42)에 커맨드 신호(CMD) 및 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)을 제공할 수 있다. 상기 메모리 컨트롤러(41)는 외부의 호스트 예를 들어, CPU 또는 GPU로부터 제공된 물리 어드레스 신호를 메모리 억세스에 적합한 형태로 매핑하여 타겟 어드레스 신호(ADDR)를 생성하고, 상기 타겟 어드레스 신호(ADDR)에 포함된 로우 어드레스 신호 및 뱅크 어드레스 신호에 대한 어드레스 리매핑 동작을 수행하여 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)을 생성할 수 있다. 상기 타겟 어드레스 신호(ADDR)는 반도체 메모리의 로우 라인, 컬럼 라인, 단위 메모리 블록을 선택하기 위한 어드레스 신호들(예를 들어, 로우 어드레스 신호, 컬럼 어드레스 신호 및 뱅크 어드레스 신호)을 포함할 수 있다. 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)은 상기 로우 어드레스 신호 및 상기 뱅크 어드레스 신호에 대한 어드레스 리매핑 동작을 수행하여 생성한 어드레스 신호들 및 상기 컬럼 어드레스 신호를 포함할 수 있다.
상기 메모리 컨트롤러(41)는 어드레스 리매핑 회로(411)를 포함할 수 있다. 상기 어드레스 리매핑 회로(411)는 상기 타겟 어드레스 신호(ADDR)에 대한 어드레스 리매핑 동작을 수행하여 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)을 생성할 수 있다. 상기 어드레스 리매핑 회로(411)의 로직 구성은 상기 도 6 및 도 7을 참조하여 설명한 상기 어드레스 리매핑 회로(210)의 리매핑 로직과 동일하게 구성될 수 있다. 상기 메모리 컨트롤러(41)는 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)을 기 설정된 순서에 맞도록 순차적으로 상기 메모리 모듈(42)로 전송하도록 구성될 수 있다.
상기 메모리 모듈(42)은 DIMM 또는 메모리 다이들이 적층된 3D 구조의 메모리 모듈일 수 있다. 상기 메모리 모듈(42)은 복수의 메모리 칩들(CHIP 0 ~ CHIP n-1)(421-1 ~ 421-n) 및 어드레스 제어회로(422)를 포함할 수 있다. 상기 메모리 모듈(42)은 상기 커맨드 신호(CMD) 및 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)에 응답하여 상기 복수의 메모리 칩들(421-1 ~ 421-n)을 억세스함으로써 상기 메모리 컨트롤러(41)와 데이터(DQ)의 입력 및 출력을 수행할 수 있다. 상기 복수의 메모리 칩들(421-1 ~ 421-n)은 서로 동일하게 구성될 수 있다. 상기 복수의 메모리 칩들(421-1 ~ 421-n)은 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>) 각각에 응답하여 상기 제 1 조건, 상기 제 2 조건 및 상기 제 3 조건에 맞게 해당 단위 메모리 영역 및 해당 로우 라인을 억세스하도록 구성될 수 있다.
상기 어드레스 제어회로(422)는 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)을 각각의 순번에 맞도록 상기 복수의 메모리 칩들(421-1 ~ 421-n) 각각에 분배하도록 구성될 수 있다. 상기 어드레스 제어회로(422)는 상기 복수의 변환 어드레스 신호들(ADDRMS<0:n-1>)을 병렬화하고 병렬화된 각 신호들을 순번에 맞도록 상기 복수의 메모리 칩들(421-1 ~ 421-n) 각각에 분배할 수 있다. 상기 어드레스 제어회로(422)는 상기 메모리 컨트롤러(41)에서 직렬 형태로 제공되는 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 저장 및 정렬함으로써 제 1 변환 어드레스 신호들(ADDRMS0) 내지 제 n-1 변환 어드레스 신호들(ADDRNSn-1)의 형태로 병렬화하여 상기 복수의 메모리 칩들(421-1 ~ 421-n) 각각에 분배할 수 있다. 예를 들어, 상기 어드레스 제어회로(422)는 상기 제 1 변환 어드레스 신호들(ADDRMS0)을 제 1 메모리 칩(421-1)에 제공하고, 상기 제 2 변환 어드레스 신호들(ADDRMS1)을 제 2 메모리 칩(421-2)에 제공하며, 이러한 방식에 따라 상기 제 n-1 변환 어드레스 신호들(ADDRMSn-1)을 제 n 메모리 칩(421-n)에 제공할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 칩(500)의 구성을 나타낸 도면이다.
도 10을 참조하면, 메모리 칩(500)은 메모리 영역(501), 어드레스 디코더(502), 핀 어레이(503), 데이터 입출력 회로(504) 및 제어 회로(505)를 포함할 수 있다.
상기 메모리 영역(501)은 도 3의 메모리 영역(101)과 동일하게 구성될 수 있다. 상기 메모리 영역(501)의 메모리 셀들은 복수의 단위 메모리 영역들 예를 들어, 복수의 메모리 뱅크들(BK0 ~ BKn-1)로 구분될 수 있다.
상기 어드레스 디코더(102)는 상기 제어 회로(505) 및 상기 메모리 영역(501)과 연결될 수 있다. 상기 어드레스 디코더(502)는 상기 제어 회로(505)에서 제공된 변환 어드레스 신호(ADDRMF<i>)를 디코딩하고, 디코딩 결과에 따라 상기 메모리 영역(501)을 억세스할 수 있다.
상기 핀 어레이(503)는 커맨드 및 어드레스 통합 핀들(CA)(503-1)을 포함할 수 있다. 상기 핀 어레이(503)는 도 3의 핀 어레이(103)와 동일하게 구성될 수 있다.
상기 데이터 입출력 회로(504)는 상기 메모리 영역(501)과 연결될 수 있다. 상기 데이터 입출력 회로(504)는 도 3의 데이터 입출력 회로(104)와 동일하게 구성될 수 있다.
상기 제어 회로(505)는 상기 메모리 영역(501), 상기 어드레스 디코더(502) 및 상기 데이터 입출력 회로(504)와 연결될 수 있다. 상기 제어 회로(505)는 상기 메모리 칩(500)의 리드 동작, 라이트 동작 및 어드레스 처리와 관련된 제어 동작을 수행할 수 있다. 상기 제어 회로(505)는 상기 커맨드 및 어드레스 통합 핀들(CA)(503-1)을 통해 상기 커맨드(CMD)와 타겟 어드레스(ADDR)를 제공받을 수 있다. 상기 타겟 어드레스 신호(ADDR)는 상기 메모리 칩(500) 외부의 구성 예를 들어, 메모리 컨트롤러로부터 제공받을 수 있다. 상기 타겟 어드레스 신호(ADDR)는 상기 메모리 영역(501)의 로우 라인, 컬럼 라인, 단위 메모리 블록을 선택하기 위한 어드레스 신호들(예를 들어, 로우 어드레스 신호, 컬럼 어드레스 신호 및 뱅크 어드레스 신호)을 포함할 수 있다.
상기 제어 회로(505)는 상기 타겟 어드레스 신호(ADDR)에 포함된 로우 어드레스 신호를 리매핑하여 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 생성할 수 있다. 상기 제어 회로(505)는 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>) 중에서, 상기 타겟 어드레스 신호(ADDR)에 포함된 뱅크 어드레스 신호에 해당하는 메모리 뱅크의 순번에 대응되는, 어느 하나의 변환 어드레스 신호(ADDRMF<i>)를 상기 어드레스 디코더(502)에 제공하도록 구성될 수 있다.
상기 제어 회로(505)는 어드레스 리매핑 회로(600) 및 다중화 회로(700)를 포함할 수 있다. 상기 어드레스 리매핑 회로(600)는 상기 타겟 어드레스 신호(ADDR)에 포함된 로우 어드레스 신호에 대한 어드레스 리매핑 동작을 수행하여 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)을 생성할 수 있다. 상기 어드레스 리매핑 회로(311)의 로직 구성은 상기 도 2 및 도 4를 참조하여 설명한 상기 어드레스 리매핑 회로(110)의 리매핑 로직과 동일하게 구성될 수 있다. 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>)은 상기 로우 어드레스 신호에 대한 어드레스 리매핑 동작을 수행하여 생성된 어드레스 신호, 상기 컬럼 어드레스 신호 및 상기 뱅크 어드레스 신호를 포함할 수 있다. 상기 다중화 회로(700)는 상기 타겟 어드레스 신호(ADDR)에 포함된 뱅크 어드레스 신호(ADDR_BA)에 따라 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>) 중에서 하나의 변환 어드레스 신호(ADDRMF<i>)를 선택하여 출력할 수 있다. 상기 다중화 회로(700)는 예를 들어, 상기 뱅크 어드레스 신호(ADDR_BA)가 상기 복수의 메모리 뱅크들(BK0 ~ BKn-1) 중에서 제 2 메모리 뱅크(BK1)에 해당하는 값을 가지면 상기 복수의 변환 어드레스 신호들(ADDRMF<0:n-1>) 중에서 ADDRMF1을 선택하여 출력할 수 있다.
상술한 메모리 칩(500)은 서로 다른 타겟 어드레스 신호(ADDR) 각각에 포함된 로우 어드레스 신호가 동일한 값을 가지더라도 상기 복수의 메모리 뱅크들(BK0 ~ BKn-1) 각각에 대하여 서로 다른 로우 라인이 억세스되도록 할 수 있다. 따라서 억세스되는 로우 라인들의 순번이 서로 중복되지 않도록 하는 상기 제 1 조건을 만족시키고, 억세스되는 로우 라인들 중에서 희생 로우의 순번이 인접한 메모리 뱅크와 중복되지 않도록 하는 제 2 조건을 만족시킴으로써 로우 해머에 의한 데이터 손실을 최소화할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (24)

  1. 복수의 변환 어드레스 신호들 각각에 응답하여 데이터 입력 및 출력을 수행하도록 구성된 J개의 메모리 칩들; 및
    외부에서 제공된 타겟 어드레스 신호에 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시켜 상기 복수의 변환 어드레스 신호들을 생성하도록 구성된 어드레스 리매핑 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 리매핑 회로는
    상기 타겟 어드레스 신호에 포함된 로우 어드레스 신호에 상기 보정 값들을 가산하여 상기 복수의 예비 변환 어드레스 신호들을 생성하도록 구성되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 K는 상기 메모리 칩들의 억세스 동작의 신뢰성을 보장하기 위해 설정된 값인 I와 상기 J를 이용하여 결정되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 I는 현재 억세스된 로우 라인과, 상기 현재 억세스된 로우 라인과 물리적으로 인접한 위치에 배치되어 데이터 손실이 발생하는 로우 라인들의 총 개수로 정해지는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 K는 Log2[Max(I, J)]에 의해 결정되며,
    상기 I는 현재 억세스된 로우 라인과, 상기 현재 억세스된 로우 라인과 물리적으로 인접한 위치에 배치되어 데이터 손실이 발생하는 로우 라인들의 총 개수로 정해지는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 K개의 비트들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최상위 비트로부터 하위 방향의 비트들에 해당하며, 상기 각각의 비트열의 다른 위치들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최하위 비트로부터 상위 방향의 비트들에 해당하는 반도체 메모리 장치.
  7. 각각 복수의 단위 메모리 영역들을 포함하고, 복수의 변환 어드레스 신호들 각각에 응답하여 상기 복수의 단위 메모리 영역들 중에서 서로 중복되지 않는 순번의 단위 메모리 영역을 억세스하여 데이터 입력 및 출력을 수행하도록 구성된 J개의 메모리 칩들; 및
    외부에서 제공된 타겟 어드레스 신호에 포함된 로우 어드레스 신호에 제 1 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시키고, 상기 타겟 어드레스 신호에 포함된 단위 영역 어드레스에 제 2 보정 값들을 가산하여 상기 복수의 변환 어드레스 신호들을 생성하도록 구성된 어드레스 리매핑 회로를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 보정 값들과 상기 제 2 보정 값들이 서로 동일하게 설정되는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 K는 현재 억세스된 로우 라인과, 상기 현재 억세스된 로우 라인과 물리적으로 인접한 위치에 배치되어 데이터 손실이 발생하는 로우 라인들의 총 개수로 정해지는 I와, 상기 J를 이용하여 결정되는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 K는 Log2[Max(I, J)]에 의해 결정되며,
    상기 I는 현재 억세스된 로우 라인과, 상기 현재 억세스된 로우 라인과 물리적으로 인접한 위치에 배치되어 데이터 손실이 발생하는 로우 라인들이 총 개수로 정해지는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 K개의 비트들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최상위 비트로부터 하위 방향의 비트들에 해당하며, 상기 각각의 비트열의 다른 위치들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최하위 비트로부터 상위 방향의 비트들에 해당하는 반도체 메모리 장치.
  12. 타겟 어드레스 신호에 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시켜 복수의 변환 어드레스 신호들을 생성하도록 구성된 메모리 컨트롤러; 및
    J개의 메모리 칩들을 포함하고, 상기 복수의 변환 어드레스 신호들을 입력 받으며, 상기 J개의 메모리 칩들이 상기 복수의 변환 어드레스 신호들 각각에 응답하여 상기 메모리 컨트롤러와의 데이터 입력 및 출력을 수행하도록 구성된 메모리 모듈을 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 메모리 컨트롤러는
    어드레스 리매핑 회로를 포함하며,
    상기 어드레스 리매핑 회로는
    상기 타겟 어드레스 신호에 포함된 로우 어드레스 신호에 상기 보정 값들을 가산하여 상기 복수의 예비 변환 어드레스 신호들을 생성하도록 구성되는 메모리 시스템.
  14. 제 12 항에 있어서,
    상기 K는 Log2[Max(I, J)]에 의해 결정되며,
    상기 I는 현재 억세스된 로우 라인과, 상기 현재 억세스된 로우 라인과 물리적으로 인접한 위치에 배치되어 데이터 손실이 발생하는 로우 라인들의 총 개수로 정해지는 메모리 시스템.
  15. 제 12 항에 있어서,
    상기 K개의 비트들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최상위 비트로부터 하위 방향의 비트들에 해당하며, 상기 각각의 비트열의 다른 위치들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최하위 비트로부터 상위 방향의 비트들에 해당하는 메모리 시스템.
  16. 제 12 항에 있어서,
    상기 메모리 모듈은
    어드레스 제어회로를 포함하며,
    상기 어드레스 제어회로는 상기 복수의 변환 어드레스 신호들을 각각의 순번에 맞도록 상기 J개의 메모리 칩들 각각에 분배하도록 구성되는 메모리 시스템.
  17. 타겟 어드레스 신호에 포함된 로우 어드레스 신호에 제 1 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시키고, 상기 타겟 어드레스 신호에 포함된 단위 영역 어드레스에 제 2 보정 값들을 가산하여 복수의 변환 어드레스 신호들을 생성하도록 구성된 메모리 컨트롤러; 및
    각각 복수의 단위 메모리 영역들을 포함하는 J개의 메모리 칩들을 포함하며, 상기 J개의 메모리 칩들이 상기 복수의 변환 어드레스 신호들 각각에 응답하여 상기 복수의 단위 메모리 영역들 중에서 서로 중복되지 않는 순번의 단위 메모리 영역을 억세스하여 상기 메모리 컨트롤러와의 데이터 입력 및 출력을 수행하도록 구성된 메모리 모듈을 포함하는 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 K는 Log2[Max(I, J)]에 의해 결정되며,
    상기 I는 현재 억세스된 로우 라인과, 상기 현재 억세스된 로우 라인과 물리적으로 인접한 위치에 배치되어 데이터 손실이 발생하는 로우 라인들의 총 개수로 정해지는 메모리 시스템.
  19. 제 17 항에 있어서,
    상기 K개의 비트들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최상위 비트로부터 하위 방향의 비트들에 해당하며, 상기 각각의 비트열의 다른 위치들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최하위 비트로부터 상위 방향의 비트들에 해당하는 메모리 시스템.
  20. 제 17 항에 있어서,
    상기 메모리 모듈은
    어드레스 제어회로를 포함하며,
    상기 어드레스 제어회로는 상기 복수의 변환 어드레스 신호들을 각각의 순번에 맞도록 상기 J개의 메모리 칩들 각각에 분배하도록 구성되는 메모리 시스템.
  21. J개의 단위 메모리 영역들을 포함하는 메모리 영역;
    외부에서 제공된 타겟 어드레스 신호를 리매핑하여 복수의 변환 어드레스 신호들을 생성하고, 상기 복수의 변환 어드레스 신호들 중에서 상기 타겟 어드레스 신호에 포함된 단위 영역 어드레스에 대응되는 어느 하나의 변환 어드레스 신호를 출력하도록 구성된 제어 회로; 및
    상기 어느 하나의 변환 어드레스 신호를 디코딩하고, 디코딩 결과에 따라 상기 메모리 영역을 억세스하도록 구성된 어드레스 디코더를 포함하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제어 회로는
    상기 타겟 어드레스 신호에 포함된 로우 어드레스 신호에 보정 값들을 가산하여 복수의 예비 변환 어드레스 신호들을 생성하고, 상기 복수의 예비 변환 어드레스 신호들 각각의 비트 열에 포함된 K개의 비트들이 상기 각각의 비트 열의 다른 위치들로 이동하도록 상기 복수의 예비 변환 어드레스 신호들 각각의 모든 비트들을 쉬프트시켜 상기 복수의 변환 어드레스 신호들을 생성하도록 구성된 어드레스 리매핑 회로, 및
    상기 타겟 어드레스 신호에 포함된 뱅크 어드레스 신호에 따라 상기 복수의 변환 어드레스 신호들 중에서 상기 어느 하나의 변환 어드레스 신호를 선택하여 출력하도록 구성된 다중화 회로를 포함하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 K는 Log2[Max(I, J)]에 의해 결정되며,
    상기 I는 현재 억세스된 로우 라인과, 상기 현재 억세스된 로우 라인과 물리적으로 인접한 위치에 배치되어 데이터 손실이 발생하는 로우 라인들의 총 개수로 정해지는 반도체 메모리 장치.
  24. 제 22 항에 있어서,
    상기 K개의 비트들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최상위 비트로부터 하위 방향의 비트들에 해당하며, 상기 각각의 비트열의 다른 위치들은 상기 복수의 예비 변환 어드레스 신호들 각각의 비트열의 최하위 비트로부터 상위 방향의 비트들에 해당하는 반도체 메모리 장치.
KR1020210142969A 2020-12-11 2021-10-25 반도체 메모리 장치, 메모리 모듈 및 이를 포함하는 메모리 시스템 KR20220083567A (ko)

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