KR20220077975A - Method for testing a display device - Google Patents

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김명철
임승혁
최문성
신언필
양경호
이동훈
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치의 검사 방법은 표시 패널의 비표시 영역에 검사용 트랜지스터를 포함하는 검사 소자부를 제공하는 단계, 상기 검사용 트랜지스터의 초기 특성을 측정하는 단계, 상기 검사용 트랜지스터에 스트레스를 인가하는 단계, 상기 검사용 트랜지스터의 스트레스 후 특성을 측정하는 단계, 그리고 상기 초기 특성과 상기 스트레스 후 특성을 비교하여, 상기 트랜지스터의 특성 변화를 검출하는 단계를 포함한다. According to an exemplary embodiment, a method of inspecting a display device includes providing an inspection element unit including an inspection transistor in a non-display area of a display panel, measuring initial characteristics of the inspection transistor, and applying stress to the inspection transistor. applying, measuring post-stress characteristics of the test transistor, and detecting a change in characteristics of the transistor by comparing the initial characteristics with the post-stress characteristics.

Description

표시 장치의 검사 방법{METHOD FOR TESTING A DISPLAY DEVICE}Inspection method of display device {METHOD FOR TESTING A DISPLAY DEVICE}

본 발명은 표시 장치 검사 방법에 관한 것이다. The present invention relates to a method for inspecting a display device.

휴대폰, 태블릿, 노트북 컴퓨터와 같이 표시 장치를 포함하는 전자 장치에서 소비전력 절감에 대한 중요성이 점점 커지고 있다. 소비 전력을 줄이면 배터리 사용 시간을 늘릴 수 있거나 배터리 크기를 줄일 수 있으므로, 전자 장치의 휴대성을 높일 수 있다. In electronic devices including display devices, such as mobile phones, tablets, and notebook computers, the importance of reducing power consumption is increasing. Reducing power consumption may increase battery usage time or reduce battery size, thereby increasing portability of the electronic device.

전자 장치에서 소비 전력에 가장 큰 영향을 미치는 것은 표시 장치이다. 표시 장치의 소비 전력을 줄이기 위해, 저전력 구동 집적회로(IC)를 사용하거나, 새로운 발광 물질 등을 적용하여 구동 전압을 낮추기 위한 노력이 진행 중이다. 최근에는 산화물 반도체를 사용하여 소비 전력을 줄이는 방안이 진행되고 있다. 예컨대, 화소 회로 중에서 산화물 반도체를 사용하는 트랜지스터는 다결정 반도체를 사용하는 트랜지스터보다 누설 전류가 작은 특성이 있다. 따라서 산화물 반도체를 사용하면 저주파 구동 모드를 사용하는 표시 장치에서 소비 전력을 줄일 수 있다. 하지만, 화소 회로에 다결정 반도체와 산화물 반도체를 함께 적용 시 공정 단계가 증가하여 제조 비용이 증가할 수 있다. 또한, 구동 극성이 반대인 두 반도체의 사용으로 전기장 간섭이 발행하여 소자 특성 변화할 수 있다. A display device has the greatest influence on power consumption in an electronic device. In order to reduce power consumption of the display device, efforts are being made to lower the driving voltage by using a low power driving integrated circuit (IC) or by applying a new light emitting material. Recently, a method for reducing power consumption by using an oxide semiconductor is being conducted. For example, in the pixel circuit, a transistor using an oxide semiconductor has a smaller leakage current than a transistor using a polycrystalline semiconductor. Therefore, when the oxide semiconductor is used, power consumption can be reduced in the display device using the low frequency driving mode. However, when a polycrystalline semiconductor and an oxide semiconductor are applied together in a pixel circuit, manufacturing costs may increase due to an increase in process steps. In addition, the use of two semiconductors having opposite driving polarities may cause electric field interference to change device characteristics.

실시예들은 표시 장치에서 소자의 특성 변화를 검출할 수 있는 표시 장치 검사 방법을 제공하기 위한 것이다. SUMMARY Embodiments are provided to provide a method of inspecting a display device capable of detecting a characteristic change of an element in the display device.

일 실시예에 따른 표시 장치의 검사 방법은 표시 패널의 비표시 영역에 검사용 트랜지스터를 포함하는 검사 소자부를 제공하는 단계, 상기 검사용 트랜지스터의 초기 특성을 측정하는 단계, 상기 검사용 트랜지스터에 스트레스를 인가하는 단계, 상기 검사용 트랜지스터의 스트레스 후 특성을 측정하는 단계, 그리고 상기 초기 특성과 상기 스트레스 후 특성을 비교하여, 상기 트랜지스터의 특성 변화를 검출하는 단계를 포함한다. According to an exemplary embodiment, a method of inspecting a display device includes providing an inspection element unit including an inspection transistor in a non-display area of a display panel, measuring initial characteristics of the inspection transistor, and applying stress to the inspection transistor. applying, measuring post-stress characteristics of the test transistor, and detecting a change in characteristics of the transistor by comparing the initial characteristics with the post-stress characteristics.

상기 검사 소자부는 상기 검사용 트랜지스터에 인접하는 검사용 트랜지스터를 포함할 수 있고, 상기 스트레스를 인가하는 단계는 상기 인접하는 검사용 트랜지스터에 전압을 인가하는 단계를 포함할 수 있다. The test element unit may include a test transistor adjacent to the test transistor, and applying the stress may include applying a voltage to the adjacent test transistor.

상기 검사 소자부에는 상기 검사용 트랜지스터와 연결된 복수의 전극 패드 및 상기 인접하는 검사용 트랜지스터와 연결된 복수의 전극 패드가 배열될 수 있다. 상기 인접하는 검사용 트랜지스터에 전압을 인가하는 단계는 상기 인접하는 검사용 트랜지스터와 연결된 복수의 전극 패드 중 상기 검사용 트랜지스터에 가장 가까이 위치하는 전극 패드에 전압을 인가하는 것을 포함할 수 있다. A plurality of electrode pads connected to the inspection transistor and a plurality of electrode pads connected to the adjacent inspection transistor may be arranged in the inspection element unit. The applying of the voltage to the adjacent test transistor may include applying a voltage to an electrode pad located closest to the test transistor among a plurality of electrode pads connected to the adjacent test transistor.

상기 검사용 트랜지스터와 연결된 복수의 전극 패드와 상기 인접하는 검사용 트랜지스터와 연결된 복수의 전극 패드는 일렬로 배열될 수 있다. A plurality of electrode pads connected to the inspection transistor and a plurality of electrode pads connected to the adjacent inspection transistor may be arranged in a line.

상기 검사용 트랜지스터 및 상기 인접하는 검사용 트랜지스터 중 하나는 다결정 반도체를 포함할 수 있고 다른 하나는 산화물 반도체를 포함할 수 있다. One of the inspection transistor and the adjacent inspection transistor may include a polycrystalline semiconductor, and the other may include an oxide semiconductor.

상기 스트레스를 인가하는 단계는 상기 검사용 트랜지스터에 광을 조사하는 단계를 포함할 수 있다. The applying of the stress may include irradiating light to the inspection transistor.

상기 광은 600nm 이상의 파장을 가질 수 있다. The light may have a wavelength of 600 nm or more.

상기 스트레스를 인가하는 단계는 상기 검사용 트랜지스터에 인가되는 전압을 상향시키는 단계를 포함할 수 있다. The applying of the stress may include increasing a voltage applied to the test transistor.

일 실시예에 따른 표시 장치의 검사 방법은 표시 패널에 제1 검사용 트랜지스터 및 제2 검사용 트랜지스터를 서로 인접하게 위치하도록 제공하는 단계, 상기 제1 검사용 트랜지스터의 초기 특성을 측정하는 단계, 상기 제2 검사용 트랜지스터에 전압을 인가하여 상기 제1 검사용 트랜지스터에 스트레스를 인가하는 단계, 상기 제1 검사용 트랜지스터의 스트레스 후 특성을 측정하는 단계, 그리고 상기 초기 특성과 상기 스트레스 후 특성을 비교하여, 상기 제1 검사용 트랜지스터의 특성 변화를 검출하는 단계를 포함한다. According to an exemplary embodiment, a method of inspecting a display device includes: providing a first inspection transistor and a second inspection transistor adjacent to each other on a display panel; measuring initial characteristics of the first inspection transistor; applying a voltage to a second test transistor to apply stress to the first test transistor, measuring post-stress characteristics of the first test transistor, and comparing the initial characteristics with the post-stress characteristics , detecting a characteristic change of the first inspection transistor.

상기 표시 패널은 화소들이 배치되어 있는 표시 영역 및 상기 표시 영역 주변의 비표시 영역을 포함할 수 있고, 상기 제1 검사용 트랜지스터 및 상기 제2 검사용 트랜지스터는 상기 비표시 영역에 위치할 수 있다. The display panel may include a display area in which pixels are disposed and a non-display area around the display area, and the first inspection transistor and the second inspection transistor may be located in the non-display area.

상기 제1 검사용 트랜지스터와 연결된 복수의 전극 패드 및 상기 제2 검사용 트랜지스터와 연결된 복수의 전극 패드가 표시 패널에 배열될 수 있다. 상기 제2 검사용 트랜지스터에 전압을 인가하는 것은 상기 제2 검사용 트랜지스터와 연결된 복수의 전극 패드 중 상기 제1 검사용 트랜지스터에 가장 가까이 위치하는 전극 패드에 전압을 인가하는 것일 수 있다. A plurality of electrode pads connected to the first inspection transistor and a plurality of electrode pads connected to the second inspection transistor may be arranged on the display panel. Applying the voltage to the second inspection transistor may be applying a voltage to an electrode pad located closest to the first inspection transistor among a plurality of electrode pads connected to the second inspection transistor.

상기 제1 검사용 트랜지스터와 연결된 복수의 전극 패드와 상기 제2 검사용 트랜지스터와 연결된 복수의 전극 패드는 일렬로 배열될 수 있다. A plurality of electrode pads connected to the first inspection transistor and a plurality of electrode pads connected to the second inspection transistor may be arranged in a line.

상기 제1 검사용 트랜지스터 및 상기 제2 검사용 트랜지스터 중 하나는 다결정 반도체를 포함할 수 있고 다른 하나는 산화물 반도체를 포함할 수 있다. One of the first and second inspection transistors may include a polycrystalline semiconductor and the other may include an oxide semiconductor.

상기 스트레스를 인가하는 단계는 상기 제1 검사용 트랜지스터에 광을 조사하는 것을 더 포함할 수 있다. The applying of the stress may further include irradiating light to the first inspection transistor.

상기 광은 400nm 이상의 파장을 가질 수 있다. The light may have a wavelength of 400 nm or more.

상기 스트레스를 인가하는 단계는 상기 제1 검사용 트랜지스터에 인가되는 전압을 상향시키는 것을 더 포함할 수 있다. The applying of the stress may further include increasing a voltage applied to the first test transistor.

실시예들에 따르면, 표시 장치에서 소자, 특히 트랜지스터의 특성 변화를 검출할 수 있고, 검출력을 향상시킬 수 있다. 또한, 다결정 반도체를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터를 포함하는 표시 장치에서 신뢰성 평가를 수행하는 최적의 검출 조건을 제공할 수 있다. According to example embodiments, a change in characteristics of an element, particularly a transistor, may be detected in a display device, and detection power may be improved. In addition, it is possible to provide an optimal detection condition for performing reliability evaluation in a display device including a transistor including a polycrystalline semiconductor and a transistor including an oxide semiconductor.

도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 일 실시예에 따른 표시 장치에서 검사 소자부에 배치되는 검사용 트랜지스터의 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 한 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 검사 방법을 나타내는 순서도이다.
도 6은 폴리이미드 기판의 투과율을 나타내는 그래프이다.
도 7은 스트레스 조건에 따른 표시 장치의 검사 결과를 나타낸다. 1 is a diagram schematically illustrating a display device according to an exemplary embodiment.
2 is a layout view of an inspection transistor disposed in an inspection element unit in a display device according to an exemplary embodiment.
3 is an equivalent circuit diagram of one pixel of a display device according to an exemplary embodiment.
4 is a schematic cross-sectional view of a display device according to an exemplary embodiment.
5 is a flowchart illustrating a method of inspecting a display device according to an exemplary embodiment.
6 is a graph showing transmittance of a polyimide substrate.
7 shows a test result of a display device according to a stress condition.

첨부한 도면을 참고하여 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. With reference to the accompanying drawings, embodiments will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었다. The size and thickness of each component shown in the drawings are arbitrarily indicated for convenience of description.

층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 구성 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 구성이 있는 경우도 포함한다. 반대로 어떤 구성이 다른 구성 "바로 위에" 있다고 할 때에는 중간에 다른 구성이 없는 것을 뜻한다. When a part, such as a layer, film, region, plate, etc. is said to be “on” or “on” another part, it includes not only instances in which it is “directly on” another component, but also instances in which another component is intervening. Conversely, when we say that a component is "right above" another, we mean that there are no other components in between.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다는 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, it means that a part may further include other elements unless otherwise stated that "includes" a certain element.

명세서 전체에서, "연결"된다는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우뿐만 아니라, 위치나 기능에 따라 상이한 명칭으로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 경우를 포함할 수 있다. Throughout the specification, "connected" does not mean only when two or more components are directly connected, when two or more components are indirectly connected through other components, physically connected or electrically connected In addition to the case, it may include a case in which each part, which is referred to by different names according to a location or function, but is substantially integral, is connected to each other.

도면에서, 방향을 나타내는데 부호 "x", "y" 및 "z"가 사용되고, 여기서 "x"는 제1 방향이고, "y"는 제1 방향과 수직인 제2 방향이고, "z"는 제1 방향 및 제2 방향과 수직인 제3 방향이다. 제1 방향(x), 제2 방향(y) 및 제3 방향(z)은 각각 표시 장치의 가로 방향, 세로 방향 및 두께 방향에 대응할 수 있다. In the drawings, the symbols "x", "y" and "z" are used to indicate directions, where "x" is a first direction, "y" is a second direction perpendicular to the first direction, and "z" is a third direction perpendicular to the first direction and the second direction. The first direction (x), the second direction (y), and the third direction (z) may correspond to a horizontal direction, a vertical direction, and a thickness direction of the display device, respectively.

명세서에서 특별한 언급이 없으면 "중첩"은 평면도에서 중첩을 의미하고, 제3 방향(z)으로 중첩을 의미한다. Unless otherwise specified in the specification, "overlapping" means overlapping in a plan view, and overlapping in the third direction (z).

도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다. 1 is a plan view schematically illustrating a display device according to an exemplary embodiment.

도 1을 참고하면, 표시 장치는 표시 패널(10)을 포함한다. 표시 패널(10)은 영상을 표시하는 표시 영역(display area)(DA), 그리고 표시 영역(DA)에 인가되는 각종 신호를 생성 및/또는 전달하기 위한 소자들 및/또는 신호선들이 배치되어 있는, 표시 영역(DA) 주변의 비표시 영역(non-display area)(NA)을 포함한다. 표시 영역(DA)은 점선으로 도시된 경계선(BL)의 내측일 수 있고, 비표시 영역(NA)은 경계선(BL)의 외측일 수 있다. 표시 영역(DA)은 화면에 대응할 수 있다. Referring to FIG. 1 , the display device includes a display panel 10 . The display panel 10 includes a display area DA for displaying an image, and devices and/or signal lines for generating and/or transmitting various signals applied to the display area DA, are disposed. It includes a non-display area NA around the display area DA. The display area DA may be inside the boundary line BL indicated by a dotted line, and the non-display area NA may be outside the boundary line BL. The display area DA may correspond to the screen.

표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 예컨대 행렬로 배치되어 있다. 화소(PX)는 발광 다이오드 같은 발광 소자로 구현될 수 있다. 표시 영역(DA)에는 데이터선들(DL), 게이트선들(GL), 구동 전압선들(VL1) 같은 신호선들이 또한 배치되어 있다. 각각의 화소(PX)에는 게이트선(GL) 및 데이터선(DL)이 연결되어, 이들 신호선으로부터 게이트 신호(스캔 신호라고도 함) 및 데이터 전압(데이터 신호라고도 함)을 인가받을 수 있다. 표시 영역(DA)에는 화소들(PX)에 구동 전압(ELVDD)을 전달하는 구동 전압선들(VL1)이 배치될 수 있고, 화소들(PX)에 초기화 전압(Vint)을 전달하는 초기화 전압선들(VL2)이 배치될 수 있다. 게이트선(GL), 데이터선(DL), 구동 전압선(VL1) 및 초기화 전압선(VL2)은 각각 대략 제1 방향(x) 및/또는 제2 방향(y)으로 뻗어 있을 수 있다. In the display area DA of the display panel 10 , the pixels PX are arranged, for example, in a matrix. The pixel PX may be implemented as a light emitting device such as a light emitting diode. Signal lines such as data lines DL, gate lines GL, and driving voltage lines VL1 are also disposed in the display area DA. A gate line GL and a data line DL are connected to each pixel PX to receive a gate signal (also referred to as a scan signal) and a data voltage (also referred to as a data signal) from these signal lines. Driving voltage lines VL1 transmitting the driving voltage ELVDD to the pixels PX may be disposed in the display area DA, and initialization voltage lines VL1 transmitting the initialization voltage Vint to the pixels PX. VL2) can be placed. The gate line GL, the data line DL, the driving voltage line VL1 , and the initialization voltage line VL2 may extend in approximately the first direction (x) and/or the second direction (y), respectively.

표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)의 외부로부터 신호를 전달받기 위한 패드들(pads)을 포함하는 패드부가 위치할 수 있다. 표시 장치는 표시 패널(10)의 패드부에 일단이 연결된(예컨대, 접합된) 연성회로기판(20)을 포함할 수 있다. 연성회로기판(20)의 타단은 다른 연성회로기판이나 인쇄회로기판에 연결되어 영상 데이터 같은 신호를 입력받을 수 있고, 구동 전압(ELVDD), 공통 전압(ELVSS) 같은 전원 전압을 입력받을 수 있다. A pad portion including pads for receiving a signal from the outside of the display panel 10 may be positioned in the non-display area NA of the display panel 10 . The display device may include the flexible printed circuit board 20 having one end connected (eg, bonded) to the pad portion of the display panel 10 . The other end of the flexible circuit board 20 may be connected to another flexible circuit board or a printed circuit board to receive a signal such as image data, and may receive a power supply voltage such as a driving voltage ELVDD and a common voltage ELVSS.

표시 패널(10)을 구동하기 위한 각종 신호를 생성 및/또는 처리하는 구동 장치는 비표시 영역(NA)에 위치할 수 있고, 패드부에 연결된 연성회로기판(20)에 위치할 수도 있다. 구동 장치는 데이터선(DL)에 데이터 전압을 인가하는 데이터 구동부, 게이트선(GL)에 게이트 신호를 인가하는 게이트 구동부, 그리고 데이터 구동부, 게이트 구동부 및 게이트 구동부를 제어하는 신호 제어부를 포함할 수 있다.The driving device for generating and/or processing various signals for driving the display panel 10 may be located in the non-display area NA, or may be located in the flexible circuit board 20 connected to the pad unit. The driving device may include a data driver that applies a data voltage to the data line DL, a gate driver that applies a gate signal to the gate line GL, and a signal controller that controls the data driver, the gate driver, and the gate driver. .

게이트 구동부는 표시 패널(10)의 비표시 영역(NA)에 구동 회로(40a, 40b)로서 집적되어 있을 수 있다. 구동 회로(40a, 40b)는 표시 영역(DA)의 일측에 위치하는 구동 회로(40a)와 표시 영역(DA)의 타측에 위치하는 구동 회로(40b)를 포함할 수 있고, 제2 방향(y)으로 길게 형성될 수 있다. 구동 회로(40a, 40b)는 게이트선(GL)에 전기적으로 연결되어 있을 수 있다. 데이터 구동부 및 신호 제어부는 집적회로 칩(30)으로 제공될 수 있다. 집적회로 칩(30)은 표시 패널(10)의 비표시 영역(NA)에 위치하거나, 연성회로기판(20)에 위치할 수 있다. 데이터 구동부와 신호 제어부는 하나의 칩으로 형성되거나 별개의 칩으로 형성될 수 있다.The gate driver may be integrated as the driving circuits 40a and 40b in the non-display area NA of the display panel 10 . The driving circuits 40a and 40b may include a driving circuit 40a positioned on one side of the display area DA and a driving circuit 40b positioned on the other side of the display area DA, and in the second direction y ) can be formed long. The driving circuits 40a and 40b may be electrically connected to the gate line GL. The data driver and the signal controller may be provided as the integrated circuit chip 30 . The integrated circuit chip 30 may be located in the non-display area NA of the display panel 10 or may be located in the flexible circuit board 20 . The data driver and the signal controller may be formed as a single chip or as separate chips.

비표시 영역(NA)에는 검사 소자부(TEG)가 위치한다. 검사 소자부(TEG)는 예컨대 표시 패널(10)의 좌측 하부나 우측 하부의 비표시 영역(NA)에 위치할 수 있다. 검사 소자부(TEG)는 표시 영역(DA)에 위치하는 소자들(예컨대, 트랜지스터)의 특성, 신뢰성 등을 검사하기 위한 검사용 회로를 포함할 수 있다. 검사용 회로는 표시 영역(DA)에 위치하는 회로를 모사하는 회로일 수 있다. The test element unit TEG is positioned in the non-display area NA. The test element unit TEG may be located, for example, in the lower left or lower right non-display area NA of the display panel 10 . The test element unit TEG may include a test circuit for inspecting characteristics and reliability of elements (eg, transistors) positioned in the display area DA. The inspection circuit may be a circuit simulating a circuit positioned in the display area DA.

도 2는 일 실시예에 따른 표시 장치에서 검사 소자부에 배치되는 검사용 트랜지스터의 배치도이다. 2 is a layout view of an inspection transistor disposed in an inspection element unit in a display device according to an exemplary embodiment.

도 2를 참고하면, 검사 소자부(TEG)에는 검사용 트랜지스터들(TT1-TT4)이 위치한다. 즉, 검사 소자부(TEG)의 검사용 회로는 검사용 트랜지스터들(TT1-TT4)을 포함할 수 있다. 검사 장치(예컨대, DC 테스터)의 프로브 니들(probe needle)(예컨대, 프로브 카드에 장착되어 있는 프로브 니들)이 접속될 수 있도록, 검사 소자부(TEG)에는 각 검사용 트랜지스터(TT1-TT4)의 게이트, 소스 및 드레인과 연결된 게이트 전극 패드(G), 소스 전극 패드(S) 및 드레인 전극 패드(D)가 외부로 노출될 수 있다. 각 검사용 트랜지스터(TT1-TT4)의 전극 패드(G, D, S)는 좌측으로부터 게이트 전극 패드(G), 드레인 전극 패드(D) 및 소스 전극 패드(S) 순서로 배치될 수 있고, 다른 순서로 배치될 수도 있다. 검사용 트랜지스터들(TT1-TT4)의 전극 패드(G, D, S)는 일렬로 배열될 수 있다. 각각의 검사용 트랜지스터(TT1-TT4)의 전극 패드(G, D, S) 간의 간격은 인접하는 검사용 트랜지스터의 전극 패드(예컨대, 제1 검사용 트랜지스터(TT1)의 소스 전극 패드(S) 및 제2 검사용 트랜지스터(TT2)의 게이트 전극 패드(G) 간의 간격과 동일할 수 있고, 다를 수도 있다. Referring to FIG. 2 , the test transistors TT1-TT4 are positioned in the test element unit TEG. That is, the test circuit of the test element unit TEG may include test transistors TT1 - TT4 . Each of the test transistors TT1-TT4 is connected to the test element unit TEG so that a probe needle (for example, a probe needle mounted on a probe card) of a test device (for example, a DC tester) can be connected. The gate electrode pad G, the source electrode pad S, and the drain electrode pad D connected to the gate, source, and drain may be exposed to the outside. The electrode pads G, D, and S of each of the test transistors TT1-TT4 may be disposed in order from the left to the gate electrode pad G, the drain electrode pad D, and the source electrode pad S, and the other They may be arranged in order. The electrode pads G, D, and S of the test transistors TT1 - TT4 may be arranged in a line. The distance between the electrode pads G, D, and S of each of the test transistors TT1 - TT4 is the electrode pad of the adjacent test transistor (eg, the source electrode pad S of the first test transistor TT1 and the The distance between the gate electrode pads G of the second inspection transistor TT2 may be the same or different.

검사용 트랜지스터(TT1-TT4) 중 일부는 다결정 반도체를 포함할 수 있고, 일부는 산화물 반도체를 포함할 수 있다. 예컨대, 제1 및 제3 검사용 트랜지스터들(TT1, TT3)은 다결정 반도체를 포함하고, 제2 및 제4 검사용 트랜지스터들(TT2, TT4)은 산화물 반도체를 포함할 수 있다. 이와 같이 다결정 반도체를 포함하는 검사용 트랜지스터(TT1, TT3)와 산화물 반도체를 포함하는 검사용 트랜지스터(TT2, TT4)를 번갈아 배치하면, 구동 극성이 반대인 반도체 간의 전계 간섭에 의한 영향을 평가하는데 좀더 유리할 수 있다. 4개의 검사용 트랜지스터(TT1-TT4)가 도시되어 있지만, 그보다 적거나 많은 검사용 트랜지스터들이 일렬로 또는 복수 열로 배치될 수 있다. Some of the test transistors TT1 - TT4 may include a polycrystalline semiconductor, and some may include an oxide semiconductor. For example, the first and third inspection transistors TT1 and TT3 may include a polycrystalline semiconductor, and the second and fourth inspection transistors TT2 and TT4 may include an oxide semiconductor. If the inspection transistors TT1 and TT3 including the polycrystalline semiconductor and the inspection transistors TT2 and TT4 including the oxide semiconductor are alternately arranged in this way, it is more difficult to evaluate the effect of electric field interference between semiconductors having opposite driving polarities. can be advantageous Although four test transistors TT1 - TT4 are shown, fewer or more test transistors may be arranged in a line or a plurality of columns.

도 3은 일 실시예에 따른 표시 장치의 한 화소(PX)의 등가 회로도이다.3 is an equivalent circuit diagram of one pixel PX of a display device according to an exemplary embodiment.

하나의 화소(PX)(또는 화소 회로)는 여러 신호선(GL1-GL5, DL, VL1-VL3)과 연결되어 있는 트랜지스터들(T1-T7), 스토리지 커패시터(Cst), 부스트 커패시터(Cbs), 그리고 발광 다이오드(LED)를 포함할 수 있다.One pixel PX (or pixel circuit) includes transistors T1-T7 connected to several signal lines GL1-GL5, DL, VL1-VL3, storage capacitor Cst, boost capacitor Cbs, and It may include a light emitting diode (LED).

신호선들(GL1-GL5, DL, VL1-VL3)은 게이트선(GL1-GL5), 데이터선(DL) 및 전압선들(VL1-VL3)을 포함할 수 있다. 게이트선들(GL1-GL5)은 게이트 구동부에 전기적으로 연결될 수 있고, 데이터선(DL)은 데이터 구동부에 전기적으로 연결될 수 있다. 게이트선들(GL1-GL5)은 스캔선(GL1), 반전 스캔선(GL2), 초기화 제어선(GL3), 바이패스 제어선(GL4), 그리고 발광 제어선(GL5)을 포함할 수 있다. 전압선들(VL1-VL3)은 구동 전압선(VL1), 초기화 전압선(VL2) 및 공통 전압선(VL3)을 포함할 수 있다. 구동 전압선(VL1), 초기화 전압선(VL2) 및 공통 전압선(VL3)은 각각 전압 생성부에 연결될 수 있다. The signal lines GL1-GL5, DL, and VL1-VL3 may include a gate line GL1-GL5, a data line DL, and voltage lines VL1-VL3. The gate lines GL1 - GL5 may be electrically connected to the gate driver, and the data line DL may be electrically connected to the data driver. The gate lines GL1 - GL5 may include a scan line GL1 , an inversion scan line GL2 , an initialization control line GL3 , a bypass control line GL4 , and an emission control line GL5 . The voltage lines VL1 - VL3 may include a driving voltage line VL1 , an initialization voltage line VL2 , and a common voltage line VL3 . The driving voltage line VL1 , the initialization voltage line VL2 , and the common voltage line VL3 may be respectively connected to the voltage generator.

제2 내지 제7 트랜지스터들(T2-T7)은 게이트선들(GL1-GL5)을 통해 각각의 게이트 신호를 인가받을 수 있다.The second to seventh transistors T2 - T7 may receive respective gate signals through the gate lines GL1 - GL5 .

스캔선(GL1)은 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달할 수 있다. 반전 스캔선(GL2)은 반전 스캔 신호(GC)를 제3 트랜지스터(T3)에 전달할 수 있다. 스캔 신호(GW)와 반전 스캔 신호(GC)는 극성이 반대일 수 있다. 예컨대, 스캔선(GL1)에 고전압이 인가될 때, 반전 스캔선(GL2)에 저전압이 인가될 수 있다. The scan line GL1 may transmit the scan signal GW to the second transistor T2 . The inverted scan line GL2 may transmit the inverted scan signal GC to the third transistor T3 . The scan signal GW and the inverted scan signal GC may have opposite polarities. For example, when a high voltage is applied to the scan line GL1 , a low voltage may be applied to the inverted scan line GL2 .

초기화 제어선(GL3)은 초기화 제어 신호(GI)를 제4 트랜지스터(T4)에 전달할 수 있다. 바이패스 제어선(GL4)은 바이패스 신호(GB)를 제7 트랜지스터(T7)에 전달할 수 있다. 발광 제어선(GL5)은 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달할 수 있다.The initialization control line GL3 may transmit the initialization control signal GI to the fourth transistor T4 . The bypass control line GL4 may transmit the bypass signal GB to the seventh transistor T7 . The emission control line GL5 may transmit the emission control signal EM to the fifth transistor T5 and the sixth transistor T6 .

데이터선(DL)은 데이터 전압(Vdat)을 전달할 수 있다. 구동 전압선(VL1)은 구동 전압(ELVDD)을 전달할 수 있고, 초기화 전압선(VL2)은 초기화 전압(Vint)을 전달할 수 있고, 공통 전압선(VL3)은 공통 전압(ELVSS)을 전달할 수 있다. 화소(PX)에 인가되는 데이터 전압(Vdat)의 크기에 따라서 발광 다이오드(LED)의 휘도를 조절할 수 있고, 이에 따라 화소(PX)의 계조를 변경할 수 있다. 구동 전압(ELVDD), 초기화 전압(Vint) 및 공통 전압(ELVSS)은 각각 소정의 레벨을 가진 직류 전압일 수 있다.The data line DL may transmit the data voltage Vdat. The driving voltage line VL1 may transmit the driving voltage ELVDD, the initialization voltage line VL2 may transmit the initialization voltage Vint, and the common voltage line VL3 may transmit the common voltage ELVSS. The brightness of the light emitting diode LED may be adjusted according to the level of the data voltage Vdat applied to the pixel PX, and thus the grayscale of the pixel PX may be changed. Each of the driving voltage ELVDD, the initialization voltage Vint, and the common voltage ELVSS may be a DC voltage having a predetermined level.

트랜지스터들(T1-T7) 및 커패시터들(Cst, Cbs)은 도시된 것과 같이 연결될 수 있다. Transistors T1-T7 and capacitors Cst and Cbs may be connected as shown.

구동 트랜지스터인 제1 트랜지스터(T1)는 p형 트랜지스터일 수 있고, 다결정 반도체를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 전극에 인가되는 데이터 전압(Vdat)에 따라서 제1 트랜지스터(T1)로부터 발광 다이오드(LED)의 애노드 전극으로 출력되는 구동 전류의 크기가 조절될 수 있다. 스위칭 트랜지스터인 제2 트랜지스터(T2)는 p형 트랜지스터일 수 있고, 다결정 반도체를 포함할 수 있다. 스캔선(GL1)을 통해 전달되는 스캔 신호(GW)의 게이트 온 전압(저전압)에 의해 제2 트랜지스터(T2)가 켜지면, 데이터선(DL)을 통해 전달되는 데이터 전압(Vdat)이 제1 트랜지스터(T1)의 소스 전극으로 전달될 수 있다. The first transistor T1 serving as the driving transistor may be a p-type transistor and may include a polycrystalline semiconductor. The magnitude of the driving current output from the first transistor T1 to the anode electrode of the light emitting diode LED may be adjusted according to the data voltage Vdat applied to the gate electrode of the first transistor T1 . The second transistor T2 , which is a switching transistor, may be a p-type transistor and may include a polycrystalline semiconductor. When the second transistor T2 is turned on by the gate-on voltage (low voltage) of the scan signal GW transmitted through the scan line GL1 , the data voltage Vdat transmitted through the data line DL becomes the first It may be transferred to the source electrode of the transistor T1 .

제3 트랜지스터(T3)는 n형 트랜지스터일 수 있고, 산화물 반도체를 포함할 수 있다. 제3 트랜지스터(T3)가 반전 스캔선(GL2)을 통해 전달받은 반전 스캔 신호(GC)의 게이트 온 전압(고전압)에 의해 켜지면, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 드레인 전극을 연결할 수 있다. 제1 트랜지스터(T1)의 게이트 전극에 인가된 전압은 스토리지 커패시터(Cst)에 저장되고, 스토리지 커패시터(Cst)는 한 프레임 동안 제1 트랜지스터(T1)의 게이트 전극의 전압을 일정하게 유지시킬 수 있다.The third transistor T3 may be an n-type transistor and may include an oxide semiconductor. When the third transistor T3 is turned on by the gate-on voltage (high voltage) of the inverted scan signal GC received through the inverted scan line GL2 , the third transistor T3 is the gate of the first transistor T1 . The electrode and the drain electrode of the first transistor T1 may be connected. The voltage applied to the gate electrode of the first transistor T1 may be stored in the storage capacitor Cst, and the storage capacitor Cst may constantly maintain the voltage of the gate electrode of the first transistor T1 for one frame. .

제4 트랜지스터(T4)는 n형 트랜지스터일 수 있고, 산화물 반도체를 포함할 수 있다. 제4 트랜지스터(T4)는 초기화 제어선(GL3)을 통해 전달받은 초기화 제어 신호(GI)의 게이트 온 전압(고전압)에 의해 켜지고, 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극 및 스토리지 커패시터(Cst)의 제1 전극에 전달하여 초기화할 수 있다. The fourth transistor T4 may be an n-type transistor and may include an oxide semiconductor. The fourth transistor T4 is turned on by the gate-on voltage (high voltage) of the initialization control signal GI transmitted through the initialization control line GL3, and applies the initialization voltage Vint to the gate electrode of the first transistor T1 and It may be initialized by transferring it to the first electrode of the storage capacitor Cst.

제5 트랜지스터(T5)는 p형 트랜지스터일 수 있고, 다결정 반도체를 포함할 수 있다. 제5 트랜지스터(T5)는 구동 전압(ELVDD)을 제1 트랜지스터(T1)에 전달할 수 있다. 제6 트랜지스터(T6)는 p형 트랜지스터일 수 있고, 다결정 반도체를 포함할 수 있다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)에서 출력되는 구동 전류를 발광 다이오드(LED)의 애노드로 전달할 수 있다. The fifth transistor T5 may be a p-type transistor and may include a polycrystalline semiconductor. The fifth transistor T5 may transmit the driving voltage ELVDD to the first transistor T1 . The sixth transistor T6 may be a p-type transistor and may include a polycrystalline semiconductor. The sixth transistor T6 may transfer the driving current output from the first transistor T1 to the anode of the light emitting diode LED.

제7 트랜지스터(T7)는 p형 트랜지스터일 수 있고, 다결정 반도체를 포함할 수 있다. 바이패스 신호(GB)의 게이트 온 전압(저전압)에 의해 제7 트랜지스터(T7)가 켜지면 초기화 전압(Vint)이 발광 다이오드(LED)의 애노드로 인가되어 애노드를 초기화할 수 있다.The seventh transistor T7 may be a p-type transistor and may include a polycrystalline semiconductor. When the seventh transistor T7 is turned on by the gate-on voltage (low voltage) of the bypass signal GB, the initialization voltage Vint is applied to the anode of the light emitting diode LED to initialize the anode.

스토리지 커패시터(Cst)의 제2 전극은 구동 전압선(VL1)과 연결될 수 있다. 발광 다이오드(LED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선(VL3)과 연결될 수 있다. The second electrode of the storage capacitor Cst may be connected to the driving voltage line VL1. The cathode of the light emitting diode LED may be connected to the common voltage line VL3 that transmits the common voltage ELVSS.

전술한 바와 같이, 제1 트랜지스터(T1)는 다결정 반도체를 포함할 수 있고, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체를 포함할 수 있다. 제2 트랜지스터(T2), 제5 내지 제7 트랜지스터들(T5-T7)은 다결정 반도체를 포함할 수 있다. 따라서 제1 트랜지스터(T1)는 높은 전자 이동도를 가질 수 있고, 제3 및 제4 트랜지스터들(T3, T4)의 누설 전류를 줄일 수 있다. 이와 같이, 제3 및 제4 트랜지스터들(T3, T4)이 제1 트랜지스터(T1)와 다른 반도체 물질을 포함하도록 함으로써 보다 안정적으로 구동할 수 있고, 신뢰성을 향상시킬 수 있다. 이에 따라 표시 패널을 저주파 구동 모드로 구동할 수 있고, 소비 전력을 줄일 수 있다. 제2 트랜지스터(T2) 및 제5 내지 제7 트랜지스터들(T5-T7) 중 적어도 하나는 산화물 반도체를 포함할 수도 있다. As described above, the first transistor T1 may include a polycrystalline semiconductor, and the third and fourth transistors T3 and T4 may include an oxide semiconductor. The second transistor T2 and the fifth to seventh transistors T5-T7 may include a polycrystalline semiconductor. Accordingly, the first transistor T1 may have high electron mobility, and leakage currents of the third and fourth transistors T3 and T4 may be reduced. As described above, since the third and fourth transistors T3 and T4 include a semiconductor material different from that of the first transistor T1 , driving may be more stable and reliability may be improved. Accordingly, the display panel may be driven in the low frequency driving mode and power consumption may be reduced. At least one of the second transistor T2 and the fifth to seventh transistors T5-T7 may include an oxide semiconductor.

스캔선(GL1)에 고전압이 인가될 때 반전 스캔선(GL2)에 저전압이 인가될 수 있고, 스캔선(GL1)에 저전압이 인가될 때 반전 스캔선(GL2)에 고전압이 인가될 수 있다. 반전 스캔선(GL2)에 인가되는 반전 스캔 신호(GC)가 스캔선(GL1)에 인가되는 스캔 신호(GW)와 반전된 신호이므로, 데이터 전압이 기입된 후 제1 트랜지스터(T1)의 게이트 전압을 끌어내릴 수 있다. 반대로, 스캔 신호(GW)는 제1 트랜지스터(T1)의 게이트 전압을 끌어올릴 수 있다. 따라서 블랙을 나타내는 데이터 전압을 기입할 경우 데이터 전압이 감소할 수 있다. 부스트 커패시터(Cbs)가 스캔선(GL1)과 제1 트랜지스터(T1)의 게이트 전극 사이에 위치함으로써, 제1 트랜지스터(T1)의 게이트 전압을 상승시켜 블랙을 나타내는 데이터 전압을 안정적으로 출력할 수 있다. A low voltage may be applied to the inverted scan line GL2 when a high voltage is applied to the scan line GL1 , and a high voltage may be applied to the inverted scan line GL2 when a low voltage is applied to the scan line GL1 . Since the inverted scan signal GC applied to the inverted scan line GL2 is inverted from the scan signal GW applied to the scan line GL1, the gate voltage of the first transistor T1 after the data voltage is written. can bring down Conversely, the scan signal GW may raise the gate voltage of the first transistor T1 . Accordingly, when the data voltage representing black is written, the data voltage may decrease. Since the boost capacitor Cbs is positioned between the scan line GL1 and the gate electrode of the first transistor T1 , the gate voltage of the first transistor T1 is increased to stably output a data voltage representing black. .

도시된 실시예에서 화소(PX)는 7개의 트랜지스터(T1-T7), 1개의 스토리지 커패시터(Cst) 및 1개의 부스트 커패시터(Cbs)를 포함하지만, 트랜지스터의 수와 커패시터의 수, 그리고 이들의 연결 관계는 다양하게 변경될 수 있다.In the illustrated embodiment, the pixel PX includes seven transistors T1-T7, one storage capacitor Cst, and one boost capacitor Cbs, but the number of transistors and the number of capacitors, and their connections Relationships can be changed in many ways.

도 4는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.4 is a schematic cross-sectional view of a display device according to an exemplary embodiment.

도 4는 일 실시예에 따른 표시 패널의 적층 구조를 나타낸다. 도 4에 도시된 단면은 대략 하나의 화소 영역 대응할 수 있다. 도 4는 화소 회로를 구성하는 소자들 중 제3 및 제6 트랜지스터(T3, T6), 몇몇 신호선 및 발광 다이오드(LED)를 개략적으로 도시한다.4 illustrates a stacked structure of a display panel according to an exemplary embodiment. The cross-section shown in FIG. 4 may correspond to approximately one pixel area. 4 schematically illustrates third and sixth transistors T3 and T6, some signal lines, and a light emitting diode (LED) among elements constituting a pixel circuit.

표시 패널은 기본적으로 기판(SB), 기판(SB) 위에 형성된 트랜지스터들(T3, T6), 그리고 발광 다이오드(LED)를 포함할 수 있다. 발광 다이오드(LED)는 화소(PX)에 대응할 수 있다. The display panel may basically include a substrate SB, transistors T3 and T6 formed on the substrate SB, and a light emitting diode (LED). The light emitting diode LED may correspond to the pixel PX.

기판(SB)은 폴리이미드(polyimide) 같은 폴리머로 이루어질 수 있는 연성(flexible) 기판이거나, 유리, 석영, 세라믹 등으로 이루어진 경성(rigid) 기판일 수 있다. 예컨대, 기판(SB)은 두 폴리머층 사이에 배리어층이 위치하는 구조를 가질 수 있다. 배리어층은 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy) 및/또는 비정질규소(a-Si)를 포함할 수 있다. The substrate SB may be a flexible substrate made of a polymer such as polyimide, or a rigid substrate made of glass, quartz, ceramic, or the like. For example, the substrate SB may have a structure in which a barrier layer is positioned between two polymer layers. The barrier layer may include silicon nitride (SiN x ), silicon oxide (SiO x ), silicon nitride oxide (SiO x N y ), and/or amorphous silicon (a-Si).

기판(SB) 위에 버퍼층(BF)이 위치할 수 있고, 버퍼층(BF) 위에는 제6 트랜지스터(T6)의 반도체층(A6)이 위치할 수 있다. 반도체층(A6)은 채널(C6) 및 그 양측의 소스 영역(S6) 및 드레인 영역(D6)을 포함할 수 있다. 반도체층(A6)은 다결정 반도체를 포함할 수 있다. 다결정 반도체는 예컨대 저온다결정규소(LTPS)를 포함할 수 있다. The buffer layer BF may be positioned on the substrate SB, and the semiconductor layer A6 of the sixth transistor T6 may be positioned on the buffer layer BF. The semiconductor layer A6 may include a channel C6 and a source region S6 and a drain region D6 on both sides thereof. The semiconductor layer A6 may include a polycrystalline semiconductor. The polycrystalline semiconductor may include, for example, low-temperature polycrystalline silicon (LTPS).

반도체층(A6) 위에는 제1 절연층(IN1)이 위치할 수 있고, 제1 절연층(IN1) 위에는 제6 트랜지스터(T6)의 게이트 전극(G6) 및 스캔선(GL1)을 포함할 수 있는 제1 도전층이 위치할 수 있다. 도시되지 않은 제1, 제2, 제5 및 제7 트랜지스터(T1, T2, T5, T7)는 제6 트랜지스터(T6)와 실질적으로 동일한 적층 구조를 가질 수 있다. The first insulating layer IN1 may be positioned on the semiconductor layer A6, and the gate electrode G6 of the sixth transistor T6 and the scan line GL1 may be included on the first insulating layer IN1. A first conductive layer may be positioned. The first, second, fifth, and seventh transistors T1 , T2 , T5 , and T7 not shown may have substantially the same stacked structure as the sixth transistor T6 .

제1 도전층 위에는 제2 절연층(IN2)이 위치할 수 있고, 제2 절연층(IN2) 위에는 광차단층(BML)을 포함할 수 있는 제2 도전층이 위치할 수 있다. 광차단층(BML)은 제3 트랜지스터(T3)의 반도체층(A3)에 외부 광이 도달하는 것을 차단하여 반도체층(A3)의 특성 저하를 막을 수 있다. A second insulating layer IN2 may be positioned on the first conductive layer, and a second conductive layer including a light blocking layer BML may be positioned on the second insulating layer IN2. The light blocking layer BML may block external light from reaching the semiconductor layer A3 of the third transistor T3 to prevent deterioration of characteristics of the semiconductor layer A3 .

제2 도전층 위에는 제3 절연층(IN3)이 위치할 수 있고, 제3 절연층(IN3) 위에는 제3 트랜지스터(T3)의 반도체층(A3)이 위치할 수 있다. 반도체층(A3)은 채널(C3) 및 그 양측의 소스 영역(S3) 및 드레인 영역(D3)을 포함할 수 있다. 반도체층(A3)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 아연(Zn),　인듐(In), 갈륨(Ga) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 일례로, 산화물 반도체는 IGZO(indium-gallium-zinc oxide)를 포함할 수 있다.The third insulating layer IN3 may be positioned on the second conductive layer, and the semiconductor layer A3 of the third transistor T3 may be positioned on the third insulating layer IN3 . The semiconductor layer A3 may include a channel C3 and a source region S3 and a drain region D3 on both sides thereof. The semiconductor layer A3 may include an oxide semiconductor. The oxide semiconductor may include at least one of zinc (Zn), indium (In), gallium (Ga), and tin (Sn). For example, the oxide semiconductor may include indium-gallium-zinc oxide (IGZO).

반도체층(A3) 위에는 제4 절연층(IN4)이 위치할 수 있고, 제4 절연층(IN4) 위에는 제3 트랜지스터(T3)의 게이트 전극(G3) 및 초기화 전압선(VL2)을 포함할 수 있는 제3 도전층이 위치할 수 있다. 게이트 전극(G3)은 제3 및 제4 절연층들(IN3, IN4)의 개구를 통해 광차단층(BML)과 연결될 수도 있다. 도시되지 않은 제4 트랜지스터(T4)는 제3 트랜지스터(T3)와 실질적으로 동일한 구조를 가질 수 있다. The fourth insulating layer IN4 may be positioned on the semiconductor layer A3, and the gate electrode G3 of the third transistor T3 and the initialization voltage line VL2 may be included on the fourth insulating layer IN4. A third conductive layer may be positioned. The gate electrode G3 may be connected to the light blocking layer BML through the openings of the third and fourth insulating layers IN3 and IN4 . The fourth transistor T4 (not shown) may have substantially the same structure as the third transistor T3 .

제3 도전층 위에는 제5 절연층(IN5)이 위치할 수 있고, 제5 절연층(IN5) 위에는 구동 전압선(VL1), 데이터선(DL) 및 드레인 연결 부재(DC6)를 포함할 수 있는 제4 도전층이 위치할 수 있다. 드레인 연결 부재(DC6)는 제1 내지 제5 절연층들(IN1-IN5)의 개구를 통해 드레인 영역(D6)에 연결될 수 있다. A fifth insulating layer IN5 may be disposed on the third conductive layer, and a fifth insulating layer IN5 may be disposed on the fifth insulating layer IN5 and may include a driving voltage line VL1 , a data line DL, and a drain connection member DC6 . 4 A conductive layer may be positioned. The drain connection member DC6 may be connected to the drain region D6 through openings of the first to fifth insulating layers IN1 - IN5 .

제4 도전층 위에는 제6 절연층(IN6)이 위치할 수 있고, 제6 절연층(IN6) 위에는 연결 전극(LE)을 포함할 수 있는 제5 도전층이 위치할 수 있다. 연결 전극(LE)은 제6 절연층(IN6)의 개구를 통해 드레인 연결 부재(DC6)에 연결될 수 있다. A sixth insulating layer IN6 may be positioned on the fourth conductive layer, and a fifth conductive layer including the connection electrode LE may be positioned on the sixth insulating layer IN6. The connection electrode LE may be connected to the drain connection member DC6 through the opening of the sixth insulating layer IN6 .

제5 도전층 위에는 제7 절연층(IN7)이 위치할 수 있고, 제7 절연층(IN7) 위에는 발광 다이오드(LED)가 제1 전극(E1)(또는 캐소드 전극)이 위치할 수 있다. 제1 전극(E1)은 제7 절연층(IN7)의 개구를 통해 연결 전극(LE)에 연결될 수 있다. A seventh insulating layer IN7 may be positioned on the fifth conductive layer, and a light emitting diode LED and a first electrode E1 (or a cathode electrode) may be positioned on the seventh insulating layer IN7 . The first electrode E1 may be connected to the connection electrode LE through the opening of the seventh insulating layer IN7 .

버퍼층(BF) 및 제1 내지 제6 절연층들(IN1-IN6)은 규소 질화물, 규소 산화물(SiOx), 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 제1 내지 제3 도전층들은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등의 금속을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 제4 및 제5 도전층은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Ni), 칼슘(Ca), 몰리브덴(Mo), 텅스텐(W) 등의 금속을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 제1 전극(E1)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 등을 포함하는 반사성 금속 또는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수 있다.The buffer layer BF and the first to sixth insulating layers IN1 to IN6 may include an inorganic insulating material such as silicon nitride, silicon oxide (SiO x ), or silicon oxynitride, and may be a single layer or multiple layers. The first to third conductive layers may include a metal such as molybdenum (Mo), aluminum (Al), copper (Cu), or titanium (Ti), and may be a single layer or multiple layers. The fourth and fifth conductive layers are aluminum (Al), copper (Cu), titanium (Ti), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel ( Ni), neodymium (Nd), iridium (Ir), chromium (Cr), nickel (Ni), calcium (Ca), molybdenum (Mo), may include a metal such as tungsten (W), single layer or multiple It can be a layer. The first electrode E1 includes calcium (Ca), barium (Ba), magnesium (Mg), aluminum (Al), silver (Ag), platinum (Pt), palladium (Pd), gold (Au), and nickel (Ni). ), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), etc., or a transparent conductive oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO). (TCO) may be included.

제7 절연층(IN7) 위에는 제1 전극(E1)과 중첩하는 개구(OP)를 가진 제8 절연층(IN8)이 위치할 수 있다. 제7 및 제8 절연층들(IN7, IN8)은 폴리메틸메타크릴레이트(polymethylmethacrylate), 폴리스티렌(polystyrene) 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자(예컨대, 폴리이미드), 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다. An eighth insulating layer IN8 having an opening OP overlapping the first electrode E1 may be positioned on the seventh insulating layer IN7 . The seventh and eighth insulating layers IN7 and IN8 are a general general-purpose polymer such as polymethylmethacrylate and polystyrene, a polymer derivative having a phenol-based group, an acrylic polymer, an imide-based polymer (eg, polyimide). mid) and an organic insulating material such as a siloxane-based polymer.

제1 전극(E1) 위에는 발광 다이오드(LED)의 발광층(EL)이 위치할 수 있고, 발광층(EL) 위에는 발광 다이오드(LED)의 제2 전극(E2)(또는 애노드 전극)이 위치할 수 있다. 제2 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag) 등의 일함수가 낮은 금속 또는 금속 합금으로 얇게 층을 형성함으로써 광 투과성을 가지도록 할 수 있다. 제2 전극(E2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO)과 같은 투명 도전성 산화물을 포함할 수 있다.The light emitting layer EL of the light emitting diode LED may be positioned on the first electrode E1, and the second electrode E2 (or the anode electrode) of the light emitting diode LED may be positioned on the light emitting layer EL. . The second electrode E2 is formed of a thin layer of a metal or metal alloy having a low work function, such as calcium (Ca), barium (Ba), magnesium (Mg), aluminum (Al), silver (Ag), etc. to improve light transmittance. can have it The second electrode E2 may include a transparent conductive oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO).

제2 전극(E2) 위에는 발광 다이오드(LED)를 봉지하여 외부로부터 수분이나 산소가 침투하는 것을 방지할 수 있는 봉지층이 위치할 수 있다. An encapsulation layer capable of sealing the light emitting diode (LED) and preventing moisture or oxygen from penetrating from the outside may be positioned on the second electrode E2 .

위와 같은 소자들의 위치 및 배치는 설계에 따라 다양하게 변경될 수 있다. 또한, 제1 내지 제8 절연층들(IN1-IN8) 및 제1 내지 제5 도전층들 중 적어도 하나를 포함하지 않거나 추가적인 절연층 및/또는 도전층을 더 포함할 수도 있다. The position and arrangement of the above elements may be variously changed according to design. In addition, at least one of the first to eighth insulating layers IN1-IN8 and the first to fifth conductive layers may not be included, or an additional insulating layer and/or conductive layer may be further included.

전술한 바와 같이, 화소(PX)(또는 화소 회로)가 서로 다른 반도체를 포함하는 트랜지스터들을 포함함으로써 소비 전력을 줄일 수 있지만, 구동 극성이 반대인 반도체 간의 전계 간섭에 의해 소자의 특성이 변할 수 있다. 즉, 하나의 화소(PX)에 다결정 반도체를 포함하는 p형 트랜지스터와 산화물 반도체를 포함하는 n형 트랜지스터가 배치되어 있으므로, 이들 트랜지스터를 구동하기 위해 저전압(예컨대, -8V)과 고전압(예컨대, +7V)이 각 트랜지스터의 게이트 전극에 인가될 수 있다. 이러한 전압 조건의 차이가 전계를 형성하여 트랜지스터의 채널에 영향(예컨대, 반도체 분극 현상)을 주고 소자 특성의 차이를 발생시킬 수 있다. 더욱이, 표시 패널(10)에 광이 조사되면 광에 의해 기판(SB)의 배리어층(예컨대, 비정질규소층)에 전자-정공 쌍이 형성될 수 있고, 형성된 전자-정공 쌍은 전술한 전계에 의해 전자와 정공으로 분리되어 축적될 수 있다. 축적된 전하(전자 또는 정공)는 기판(SB)의 폴리머층에 분극을 발생시켜 결국 트랜지스터의 채널에 영향을 줄 수 있고, 소자 특성을 변화시킬 수 있고, 이로 인해 잔상이 발생할 수 있다. As described above, power consumption can be reduced because the pixel PX (or pixel circuit) includes transistors including different semiconductors, but the characteristics of the device may change due to electric field interference between semiconductors having opposite driving polarities. . That is, since a p-type transistor including a polycrystalline semiconductor and an n-type transistor including an oxide semiconductor are disposed in one pixel PX, a low voltage (eg, -8V) and a high voltage (eg, + 7V) may be applied to the gate electrode of each transistor. Such a difference in voltage conditions may form an electric field to affect a channel of a transistor (eg, a semiconductor polarization phenomenon) and cause a difference in device characteristics. Furthermore, when light is irradiated to the display panel 10 , electron-hole pairs may be formed in the barrier layer (eg, amorphous silicon layer) of the substrate SB by the light, and the formed electron-hole pairs are formed by the above-described electric field. It can separate and accumulate into electrons and holes. The accumulated charges (electrons or holes) cause polarization in the polymer layer of the substrate SB, which may eventually affect the channel of the transistor and change device characteristics, which may cause an afterimage.

따라서 서로 다른 반도체를 포함하는 트랜지스터들을 포함하는 화소들(PX)을 포함하는 표시 장치에서 소자 특성을 검사하는데 있어서, 스트레스 조건으로 전압 또는 전류를 인가하는 통상적인 방식(예컨대, 트랜지스터의 소스, 드레인 및 게이트에 실제 사용 전압을 인가하여 특성 곡선을 산출)은 불충분할 수 있다. 광에 의한 효과 없이 통상적인 스트레스 조건에서의 트랜지스터 특성 변화량은 표시 패널(10)에서 트랜지스터들 위치별 특성 산포와 큰 차이가 없어, 이를 감지할 수 있는 변별력 강화를 위한 새로운 검사 방법이 필요하다. 일 실시예에 따르면, 트랜지스터의 변화가 극대화될 수 있도록 트랜지스터에 걸리는 스트레스를 강화함으로써, 표시 장치의 신뢰성을 판단할 수 있다. 또한, 잔상(특히, 광에 의한 잔상) 같은 불량 발생 또는 발생 가능성을 조기에 검출 또는 예측할 수 있다. 구체적인 방법에 대해서 도 5를 참고하여 설명한다. Therefore, in examining device characteristics in a display device including pixels PX including transistors including different semiconductors, a conventional method of applying a voltage or current as a stress condition (eg, source, drain and A characteristic curve is calculated by applying an actual operating voltage to the gate) may be insufficient. Since the amount of change in transistor characteristics under a normal stress condition without the effect of light is not significantly different from the characteristic distribution for each position of the transistors in the display panel 10 , a new inspection method for reinforcing discrimination capable of detecting this is required. According to an exemplary embodiment, the reliability of the display device may be determined by strengthening the stress applied to the transistor so that the change in the transistor is maximized. In addition, it is possible to detect or predict the occurrence or possibility of occurrence of defects such as afterimages (especially, afterimages caused by light). A specific method will be described with reference to FIG. 5 .

한편, 화소(PX)가 다결정 반도체를 포함하는 트랜지스터들만을 포함하거나 산화물 반도체를 포함하는 트랜지스터들만을 포함하는 경우, 광 유입에 의한 소자의 특성 변화가 그다지 문제되지 않을 수 있다. 왜냐하면, 구동 극성이 반대인 반도체 간의 전계 간섭이 발생하지 않고, 특성 변화가 일어나더라도 표시 패널(10)의 화소들(PX)에 전체적으로 동일한 특성 변화를 일으켜 균일성 관점에서 영향이 적기 때문이다. Meanwhile, when the pixel PX includes only transistors including polycrystalline semiconductors or transistors including oxide semiconductors, a change in device characteristics due to light inflow may not be a problem. This is because electric field interference does not occur between semiconductors having opposite driving polarities, and even if a characteristic change occurs, the same characteristic change occurs in the pixels PX of the display panel 10 , so that the effect on uniformity is small.

도 5는 일 실시예에 따른 표시 장치의 검사 방법을 나타내는 순서도이다. 5 is a flowchart illustrating a method of inspecting a display device according to an exemplary embodiment.

도 5를 참고하면, 먼저 검사 대상 트랜지스터(이하, 간단하게 검사 트랜지스터라고 함)에 대하여 초기 특성을 측정하는 초기 검사 단계(S11)를 수행할 수 있다. 검사 트랜지스터는 표시 패널(10)의 비표시 영역(DA)에 위치하는, 전술한 검사 소자부(TEG)에 배치된 검사용 트랜지스터들(TT1-TT4)일 수 있다. 예컨대, 제2 검사용 트랜지스터(TT2)의 게이트 전극 패드(G), 소스 전극 패드(S) 및 드레인 전극 패드(D)에 검사 장치의 프로브 니들을 접속하여 각각의 전극 패드(G, S, D)에 소정의 전압을 인가하여 제2 검사용 트랜지스터(TT2)의 특성(예컨대, 구동 범위(driving range), 임계 전압)을 측정할 수 있다. 초기 검사 단계(S11)는 대상 트랜지스터에 스트레스 인가 후 특성 변화를 검출하기 위한 기준 값을 제공할 수 있다. Referring to FIG. 5 , an initial inspection step ( S11 ) of measuring initial characteristics of a transistor to be inspected (hereinafter simply referred to as a test transistor) may be performed. The test transistor may be the test transistors TT1 - TT4 disposed in the aforementioned test element unit TEG positioned in the non-display area DA of the display panel 10 . For example, by connecting the probe needle of the test device to the gate electrode pad G, the source electrode pad S, and the drain electrode pad D of the second test transistor TT2, each electrode pad G, S, D ) to measure the characteristics (eg, driving range, threshold voltage) of the second test transistor TT2 by applying a predetermined voltage. The initial inspection step S11 may provide a reference value for detecting a characteristic change after stress is applied to the target transistor.

그 다음, 검사 트랜지스터에 스트레스를 인가하는 단계(S12)를 수행할 수 있다. 스트레스 인가는 검사 트랜지스터에 광을 조사하는 것, 검사 트랜지스터에 인가되는 전압을 상향시키는 것, 그리고 검사 트랜지스터에 인접한 트랜지스터에 전압을 인가하는 것 중 적어도 하나를 포함할 수 있다. 스트레스 인가 시 트랜지스터의 특성 변형을 야기할 수 있으므로, 표시 영역(DA)에 위치하는 트랜지스터가 아닌, 비표시 영역(NA)의 검사 소자부(TEG)에 위치하는 검사용 트랜지스터(TT1-TT4)에 대해 검사가 수행된다. 검사 소자부(TEG)의 검사 회로는 표시 영역(DA)에 위치하는 회로를 모사한 회로이므로, 검사용 트랜지스터(TT1-TT4)에 대한 검사 결과로부터 표시 영역(DA)의 트랜지스터의 특성 변화를 예측하고 평가할 수 있다. Then, the step of applying stress to the test transistor ( S12 ) may be performed. The stress application may include at least one of irradiating light to the test transistor, increasing a voltage applied to the test transistor, and applying a voltage to a transistor adjacent to the test transistor. Since the stress may cause a characteristic deformation of the transistor, the test transistors TT1-TT4 positioned in the test element portion TEG of the non-display area NA, not the transistor positioned in the display area DA, are applied. inspection is carried out for Since the test circuit of the test element unit TEG is a circuit simulating a circuit positioned in the display area DA, a change in characteristics of the transistors in the display area DA is predicted from the test results of the test transistors TT1 - TT4 . and can be evaluated.

검사 트랜지스터에 광을 조사하기 위해, 검사 장치는 광원을 포함하도록 설계될 수 있다. 예컨대, 검사 장치는 프로브 유닛에 장착되어 하방으로 광을 조사할 수 있는 상부 광원을 포함할 수 있다. 이 경우, 프로브 유닛과 함께 상부 광원이 이동할 수 있으므로, 상부 광원의 위치 조정을 위한 추가적인 수단을 요하지 않으며, 검사 트랜지스터에 광을 조사할 수 있다. 검사 장치는 상방으로 광을 조사할 수 있는 하부 광원을 포함할 수도 있다. 하부 광원은 예컨대 검사 장치의 스테이지에 장착될 수 있다. 하부 광원은 국소 영역에 광원을 조사하도록 제공될 수 있고, 위치 조정 수단에 의해 이동 가능하게 제공될 수도 있다. 하부 광원은 이동 위치가 제한적일 수 있으므로, 활용도 측면에서 상부 광원이 유리할 수 있다. In order to illuminate the test transistor with light, the test device may be designed to include a light source. For example, the inspection apparatus may include an upper light source that is mounted on the probe unit and irradiates light downward. In this case, since the upper light source can move together with the probe unit, additional means for adjusting the position of the upper light source is not required, and light can be irradiated to the test transistor. The inspection apparatus may include a lower light source capable of irradiating light upward. The lower light source can be mounted, for example, on a stage of the inspection apparatus. The lower light source may be provided to irradiate the light source to a local area, and may be provided to be movable by a position adjusting means. Since the lower light source may have a limited movement position, the upper light source may be advantageous in terms of utilization.

광원은 표시 패널(10)의 기판(SB)의 투과율을 고려하여 소정의 파장 대역의 광을 조사하도록 설계될 수 있다. 예컨대, 기판(SB)이 폴리이미드를 포함하는 연성 기판인 경우, 광원은 400nm 이상 또는 600nm 이상의 파장의 광을 조사하는 것이 유리할 수 있다. 이와 관련하여 도 6을 참고하면, 폴리이미드를 포함하는 기판의 투과율이 도시되어 있다. 재료에 따라 약간의 기판의 투과율에 차이가 있지만, 400nm 이하의 파장은 투과율이 거의 0%이고, 600nm 이상의 파장은 투과율이 대략 70% 이상이다. 따라서 기판(SB)의 폴리머층 사이의 배리어층에 영향(전자-정공 쌍 형성)을 주어 기판(SB)의 폴리머층에 분극을 발생시키기 위해서는 최소 400nm의 파장이 필요할 수 있고, 효과를 극대화하기 위해서는 600nm 이상의 파장이 유리할 수 있다. 이를 위해, 광원은 특정 파장 대역의 광을 투과시키거나 차단하는 필터(예컨대, 대역 통과 필터)를 포함할 수 있다. 검사 트랜지스터에는 소정 시간 동안 소정 세기의 광이 조사될 수 있다. 외부 광원을 통한 광 조사로 소자 특성 변화 감지를 극대화할 수 있다. The light source may be designed to emit light of a predetermined wavelength band in consideration of transmittance of the substrate SB of the display panel 10 . For example, when the substrate SB is a flexible substrate including polyimide, it may be advantageous for the light source to irradiate light having a wavelength of 400 nm or more or 600 nm or more. In this regard, referring to FIG. 6 , transmittance of a substrate including polyimide is shown. Although there is a slight difference in the transmittance of the substrate depending on the material, a wavelength of 400 nm or less has almost 0% transmittance, and a wavelength of 600 nm or more has a transmittance of about 70% or more. Therefore, in order to generate polarization in the polymer layer of the substrate SB by affecting the barrier layer between the polymer layers of the substrate SB (electron-hole pair formation), a wavelength of at least 400 nm may be required, and in order to maximize the effect Wavelengths greater than 600 nm may be advantageous. To this end, the light source may include a filter (eg, a band pass filter) that transmits or blocks light of a specific wavelength band. The test transistor may be irradiated with light of a predetermined intensity for a predetermined time. By irradiating light through an external light source, the detection of changes in device characteristics can be maximized.

검사 트랜지스터에 인가되는 전압을 상향시키는 것은 검사 트랜지스터의 드레인에 인가되는 전압과 게이트에 인가되는 전압을 상향시키는 것일 수 있다. 검사 트랜지스터 자체에 인가되는 전압을 상향시킴으로써 소자 특성 변화 검출력을 향상시킬 수 있다. Increasing the voltage applied to the test transistor may increase the voltage applied to the drain and the voltage applied to the gate of the test transistor. By increasing the voltage applied to the test transistor itself, it is possible to improve device characteristic change detection ability.

검사 트랜지스터에 인접한 트랜지스터에 전압을 인가하는 것은 외부 전계 스트레스를 강화하기 위한 것이다. 검사 트랜지스터에 인접한 트랜지스터에 검사 트랜지스터에 인가되는 전압보다 높은 전압(예컨대, 5배 이상 또는 10배 이상 높은 전압)을 인가함으로써, 화소(PX)에서 구동 특성이 반대인 반도체 간의 전계 간섭에 의한 영향을 평가할 수 있다. 인접 트랜지스터에 전압 인가는 예컨대 검사 트랜지스터가 도 2에서 제2 검사용 트랜지스터(TT2)인 경우 제1 검사용 트랜지스터(TT1)의 소스 전극 패드(S) 또는 제3 검사용 트랜지스터(TT3)의 게이트 전극 패드(G)에 전압을 인가하는 것일 수 있다. 전계 영향을 극대화하기 위해, 인접하는 검사용 트랜지스터(TT1, TT3)의 전극 패드들(G, D, S) 중 가장 가까이 위치하는 전극 패드가 사용될 수 있다. 이와 같이 인접하는 검사용 트랜지스터(TT1, TT3)의 전극 패드(S, G)에 전압을 인가하면, 별도의 배선 추가 없이 설정된 회로를 바탕으로 스트레스 조건을 강화할 수 있다. Applying a voltage to the transistor adjacent to the test transistor is to intensify the external electric field stress. By applying a voltage higher than the voltage applied to the test transistor to a transistor adjacent to the test transistor (for example, a voltage that is 5 times or more or 10 times or more higher than the voltage applied to the test transistor), the effect of electric field interference between semiconductors having opposite driving characteristics in the pixel PX is reduced. can be evaluated Voltage is applied to the adjacent transistor, for example, when the test transistor is the second test transistor TT2 in FIG. 2 , the source electrode pad S of the first test transistor TT1 or the gate electrode of the third test transistor TT3 It may be to apply a voltage to the pad (G). In order to maximize the effect of the electric field, the closest electrode pad among the electrode pads G, D, and S of the adjacent inspection transistors TT1 and TT3 may be used. As described above, when voltage is applied to the electrode pads S and G of the adjacent test transistors TT1 and TT3, the stress condition can be strengthened based on the set circuit without additional wiring.

검사 트랜지스터에 스트레스를 인가하기 위한 전술한 세 가지 방법, 즉 검사 트랜지스터에 광 조사, 검사 트랜지스터의 인가 전압 상향, 그리고 인접 트랜지스터에 전압 인가는 복합적으로 사용하여 스트레스를 강화할 수 있고, 최적의 검출 조건을 수립할 수 있다. 또한, 스트레스 강도(예컨대, 광의 세기, 전압의 크기) 및/또는 인가 시간을 증가시킴으로써 검사 트랜지스터에 부과되는 스트레스를 강화할 수 있다. The above-described three methods for applying stress to the test transistor, i.e., light irradiation to the test transistor, increasing the applied voltage of the test transistor, and applying a voltage to an adjacent transistor, can be used in combination to enhance stress, and optimal detection conditions can be obtained. can be established In addition, the stress imposed on the test transistor may be enhanced by increasing the stress intensity (eg, light intensity, voltage level) and/or application time.

검사 트랜지스터에 스트레스 인가를 완료한 후 검사 트랜지스터의 특성을 측정하는 스트레스 후 검사 단계(S13)를 수행할 수 있다. 스트레스 후 검사 단계(S13)에서는 초기 검사 단계(S11)에서와 같은 방식으로 검사 트랜지스터의 특성을 측정할 수 있다. After the stress application to the test transistor is completed, the post-stress test step S13 of measuring the characteristics of the test transistor may be performed. In the post-stress test step S13 , characteristics of the test transistor may be measured in the same manner as in the initial test step S11 .

그 다음, 초기 검사 단계(S11)에서 측정한 특성과 스트레스 후 검사 단계(S13)에서 측정한 특성을 비교하여 특성 변화를 검출하는 단계(S14)를 수행할 수 있다. 특성 변화는 예컨대 검사 트랜지스터의 구동 범위(계조를 표현하는 게이트 전압의 범위) 변화로서 측정될 수 있다. 즉, 스트레스 후 검사 단계(S13)에서 측정한 구동 범위와 초기 검사 단계(S11)에서 측정한 구동 범위 간의 차이를 연산하여 대상 트랜지스터의 특성 변화를 감지할 수 있다. Next, a step (S14) of detecting a characteristic change by comparing the characteristic measured in the initial inspection step (S11) with the characteristic measured in the post-stress inspection step (S13) may be performed. The characteristic change may be measured, for example, as a change in the driving range (the range of the gate voltage expressing grayscale) of the test transistor. That is, a change in characteristics of the target transistor may be detected by calculating a difference between the driving range measured in the post-stress test step S13 and the driving range measured in the initial test step S11 .

검사 트랜지스터의 특성 변화를 검출한 후, 신뢰성을 판단하는 단계(S15)를 수행할 수 있다. 신뢰성 판단은 예컨대 특성 변화가 소정의 사양 이내인지 여부를 판단하는 것일 수 있다. 신뢰성 판단 결과는 예컨대 불량 여부를 판단하거나 표시 장치의 설계를 변경하는데 활용될 수 있다. After detecting a change in the characteristics of the test transistor, a step S15 of determining reliability may be performed. The reliability determination may be, for example, determining whether a characteristic change is within a predetermined specification. The reliability determination result may be used, for example, to determine whether there is a defect or to change the design of the display device.

도 7은 스트레스 조건에 따른 표시 장치의 검사 결과를 나타낸다. 7 shows a test result of a display device according to a stress condition.

도 7에서 Vg, Vd 및 Vs는 각각 대상 트랜지스터(예컨대, 도 2에서 제2 검사용 트랜지스터(TT2))의 게이트 전극 패드, 드레인 전극 패드 및 소스 전극 패드에 인가한 전압을 나타낸다. VSIDE는 인접 트랜지스터의 전극 패드(예컨대, 도 2에서 제1 검사용 트랜지스터(TT1)의 소스 전극 패드(S) 또는 제3 검사용 트랜지스터(TT3)의 게이트 전극 패드(G))에 인가한 전압을 나타낸다. 기준 조건(#1)은 초기 특성을 측정하는 조건이고, 나머지 조건(#2 내지 #9)은 스트레스 인가와 관련된다. In FIG. 7 , Vg, Vd, and Vs represent voltages applied to the gate electrode pad, the drain electrode pad, and the source electrode pad of the target transistor (eg, the second test transistor TT2 in FIG. 2 ), respectively. V SIDE is a voltage applied to an electrode pad of an adjacent transistor (eg, the source electrode pad S of the first test transistor TT1 in FIG. 2 or the gate electrode pad G of the third test transistor TT3 in FIG. 2 ). indicates The reference condition (#1) is a condition for measuring initial characteristics, and the remaining conditions (#2 to #9) are related to the application of stress.

대상 트랜지스터에 대한 스트레스 조건을 변경하면서 검사를 진행하였고, 스트레스 조건과 검사 결과를 도 7에 도시된 것과 같은 표로 나타내었다. 대상 트랜지스터에 가해지는 스트레스가 증가함에 따라 대체로 특성 변화(구동 범위 변화)가 증가하는 것으로 나타났다. 특히, 광을 조사하고 인접 트랜지스터에 높은 전압을 인가 시 소자 특성 변화 감지가 극대화되었다. 다만, 스트레스가 가혹할 경우, 구동 범위 변화량에 역전이 발생하였다. The test was performed while changing the stress conditions for the target transistor, and the stress conditions and test results are shown in a table as shown in FIG. 7 . It was found that the characteristic change (drive range change) generally increased as the stress applied to the target transistor increased. In particular, when light is irradiated and a high voltage is applied to an adjacent transistor, the detection of changes in device characteristics is maximized. However, when the stress was severe, a reversal occurred in the amount of change in the driving range.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention as defined in the following claims are also provided. is within the scope of the right.

10: 표시 패널 D: 드레인 전극 패드
DA: 표시 영역 G: 게이트 전극 패드
NA: 비표시 영역 PX: 화소
S: 소스 전극 패드 SB: 기판
T1-T7: 트랜지스터 TEG: 검사 소자부
TT1-TT4: 검사용 트랜지스터10: display panel D: drain electrode pad
DA: display area G: gate electrode pad
NA: Non-display area PX: Pixel
S: source electrode pad SB: substrate
T1-T7: Transistor TEG: Test element section
TT1-TT4: Inspection Transistors

Claims (16)

표시 패널의 비표시 영역에 검사용 트랜지스터를 포함하는 검사 소자부를 제공하는 단계,
상기 검사용 트랜지스터의 초기 특성을 측정하는 단계,
상기 검사용 트랜지스터에 스트레스를 인가하는 단계,
상기 검사용 트랜지스터의 스트레스 후 특성을 측정하는 단계, 그리고
상기 초기 특성과 상기 스트레스 후 특성을 비교하여, 상기 트랜지스터의 특성 변화를 검출하는 단계
를 포함하는 표시 장치의 검사 방법. providing an inspection element unit including an inspection transistor in a non-display area of a display panel;
measuring the initial characteristics of the test transistor;
applying stress to the test transistor;
measuring the post-stress characteristics of the test transistor, and
detecting a change in characteristics of the transistor by comparing the initial characteristics with the post-stress characteristics
Inspection method of a display device comprising a. 제1항에서,
상기 검사 소자부는 상기 검사용 트랜지스터에 인접하는 검사용 트랜지스터를 포함하고,
상기 스트레스를 인가하는 단계는 상기 인접하는 검사용 트랜지스터에 전압을 인가하는 단계를 포함하는 표시 장치의 검사 방법. In claim 1,
The test element unit includes a test transistor adjacent to the test transistor,
The applying of the stress includes applying a voltage to the adjacent test transistor. 제2항에서,
상기 검사 소자부에는 상기 검사용 트랜지스터와 연결된 복수의 전극 패드 및 상기 인접하는 검사용 트랜지스터와 연결된 복수의 전극 패드가 배열되어 있고,
상기 인접하는 검사용 트랜지스터에 전압을 인가하는 단계는 상기 인접하는 검사용 트랜지스터와 연결된 복수의 전극 패드 중 상기 검사용 트랜지스터에 가장 가까이 위치하는 전극 패드에 전압을 인가하는 것을 포함하는 표시 장치의 검사 방법. In claim 2,
A plurality of electrode pads connected to the inspection transistor and a plurality of electrode pads connected to the adjacent inspection transistor are arranged in the inspection element unit,
The applying a voltage to the adjacent test transistor includes applying a voltage to an electrode pad located closest to the test transistor among a plurality of electrode pads connected to the adjacent test transistor. . 제3항에서,
상기 검사용 트랜지스터와 연결된 복수의 전극 패드와 상기 인접하는 검사용 트랜지스터와 연결된 복수의 전극 패드는 일렬로 배열되어 있는 표시 장치의 검사 방법. In claim 3,
A method of inspecting a display device, wherein a plurality of electrode pads connected to the inspection transistor and a plurality of electrode pads connected to the adjacent inspection transistor are arranged in a line. 제2항에서,
상기 검사용 트랜지스터 및 상기 인접하는 검사용 트랜지스터 중 하나는 다결정 반도체를 포함하고 다른 하나는 산화물 반도체를 포함하는 표시 장치의 제조 방법. In claim 2,
and one of the inspection transistor and the adjacent inspection transistor includes a polycrystalline semiconductor and the other includes an oxide semiconductor. 제1항에서,
상기 스트레스를 인가하는 단계는 상기 검사용 트랜지스터에 광을 조사하는 단계를 포함하는 표시 장치의 검사 방법. In claim 1,
The applying of the stress includes irradiating light to the inspection transistor. 제6항에서,
상기 광은 600nm 이상의 파장을 가진 표시 장치의 검사 방법. In claim 6,
The light is an inspection method of a display device having a wavelength of 600 nm or more. 제1항에서,
상기 스트레스를 인가하는 단계는 상기 검사용 트랜지스터에 인가되는 전압을 상향시키는 단계를 포함하는 표시 장치의 검사 방법. In claim 1,
The applying of the stress includes increasing a voltage applied to the test transistor. 표시 패널에 제1 검사용 트랜지스터 및 제2 검사용 트랜지스터를 서로 인접하게 위치하도록 제공하는 단계,
상기 제1 검사용 트랜지스터의 초기 특성을 측정하는 단계,
상기 제2 검사용 트랜지스터에 전압을 인가하여 상기 제1 검사용 트랜지스터에 스트레스를 인가하는 단계,
상기 제1 검사용 트랜지스터의 스트레스 후 특성을 측정하는 단계, 그리고
상기 초기 특성과 상기 스트레스 후 특성을 비교하여, 상기 제1 검사용 트랜지스터의 특성 변화를 검출하는 단계
를 포함하는 표시 장치의 검사 방법. providing a first inspection transistor and a second inspection transistor adjacent to each other on a display panel;
measuring the initial characteristics of the first test transistor;
applying a voltage to the second test transistor to apply stress to the first test transistor;
measuring the post-stress characteristics of the first test transistor, and
detecting a change in characteristics of the first inspection transistor by comparing the initial characteristics with the post-stress characteristics
Inspection method of a display device comprising a. 제9항에서,
상기 표시 패널은 화소들이 배치되어 있는 표시 영역 및 상기 표시 영역 주변의 비표시 영역을 포함하고, 상기 제1 검사용 트랜지스터 및 상기 제2 검사용 트랜지스터는 상기 비표시 영역에 위치하는 표시 장치의 검사 방법. In claim 9,
The display panel includes a display area in which pixels are disposed and a non-display area around the display area, wherein the first inspection transistor and the second inspection transistor are located in the non-display area . 제9항에서,
상기 제1 검사용 트랜지스터와 연결된 복수의 전극 패드 및 상기 제2 검사용 트랜지스터와 연결된 복수의 전극 패드가 표시 패널에 배열되어 있고,
상기 제2 검사용 트랜지스터에 전압을 인가하는 것은 상기 제2 검사용 트랜지스터와 연결된 복수의 전극 패드 중 상기 제1 검사용 트랜지스터에 가장 가까이 위치하는 전극 패드에 전압을 인가하는 것인 표시 장치의 검사 방법. In claim 9,
a plurality of electrode pads connected to the first inspection transistor and a plurality of electrode pads connected to the second inspection transistor are arranged on the display panel;
The application of the voltage to the second inspection transistor includes applying a voltage to an electrode pad located closest to the first inspection transistor among a plurality of electrode pads connected to the second inspection transistor. . 제11항에서,
상기 제1 검사용 트랜지스터와 연결된 복수의 전극 패드와 상기 제2 검사용 트랜지스터와 연결된 복수의 전극 패드는 일렬로 배열되어 있는 표시 장치의 검사 방법. In claim 11,
A plurality of electrode pads connected to the first inspection transistor and a plurality of electrode pads connected to the second inspection transistor are arranged in a line. 제9항에서,
상기 제1 검사용 트랜지스터 및 상기 제2 검사용 트랜지스터 중 하나는 다결정 반도체를 포함하고 다른 하나는 산화물 반도체를 포함하는 표시 장치의 제조 방법. In claim 9,
and wherein one of the first inspection transistor and the second inspection transistor includes a polycrystalline semiconductor and the other includes an oxide semiconductor. 제9항에서,
상기 스트레스를 인가하는 단계는 상기 제1 검사용 트랜지스터에 광을 조사하는 것을 더 포함하는 표시 장치의 검사 방법. In claim 9,
The applying of the stress further includes irradiating light to the first inspection transistor. 제14항에서,
상기 광은 400nm 이상의 파장을 가진 표시 장치의 검사 방법. 15. In claim 14,
The light is a method of inspecting a display device having a wavelength of 400 nm or more. 제9항에서,
상기 스트레스를 인가하는 단계는 상기 제1 검사용 트랜지스터에 인가되는 전압을 상향시키는 것을 더 포함하는 표시 장치의 검사 방법. In claim 9,
The applying of the stress further includes increasing a voltage applied to the first test transistor.
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