KR20220057160A - Amplifier - Google Patents

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KR20220057160A
KR20220057160A KR1020200142118A KR20200142118A KR20220057160A KR 20220057160 A KR20220057160 A KR 20220057160A KR 1020200142118 A KR1020200142118 A KR 1020200142118A KR 20200142118 A KR20200142118 A KR 20200142118A KR 20220057160 A KR20220057160 A KR 20220057160A
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amplifier
pmos transistor
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output stage
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KR1020200142118A
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송보배
황태호
김병수
장영종
이재학
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한국전자기술연구원
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Abstract

An output stage of an amplifier according to the present invention includes: a first PMOS transistor which includes a source terminal (SP1) connected to a VDD and a drain terminal (DP1) connected to a first common node (N1); a second PMOS transistor which includes a source terminal (SP2) connected to the VDD and a drain terminal (DP2) connected to a second common node (N2); a first PMOS transistor which includes a gate terminal (GN1) connected to a gate terminal (GP2) of the second NMOS transistor, a drain terminal (DN1) connected to the first common node (N1), and a source terminal (SN1) connected to a ground; and a second PMOS transistor which includes a gate terminal (GN2) connected to the gate terminal (GP1) of the first NMOS transistor, a drain terminal (DN2) connected to the second common node (N2), and a source terminal (SN2) connected to the ground. Accordingly, an increase in transconductance is induced through an increase in current sinking, and the gain of the amplifier is increased.

Description

증폭기{Amplifier}Amplifier

본 발명은 폴디드-캐스코드(folded-cascode) 구조의 증폭기에 관한 것으로, 더욱 상세하게는, 상기 증폭기 내의 출력 스테이지에 관한 것이다.The present invention relates to an amplifier of a folded-cascode structure, and more particularly, to an output stage in the amplifier.

증폭기는 신호를 증폭하는 기능을 갖는 것으로, 아날로그 집적 회로들(ICs)에서 중요한 구성요소이다.An amplifier has a function of amplifying a signal, and is an important component in analog integrated circuits (ICs).

기존 증폭기는 폴디드-캐스코드 구조를 사용하여 입력 공통-모드 범위(input common-mode range) 와 power-supply rejection을 개선하고, 푸시-풀(push-pull) 출력 단을 갖도록 설계된다.Existing amplifiers use a folded-cascode structure to improve input common-mode range and power-supply rejection, and are designed to have a push-pull output stage.

이러한 기존 증폭기는 상대적으로 높은 이득을 얻기 위해, 사이즈 증가, 예를 들면, 푸시-풀 출력 단의 멀티플라이어(Multiplier) 증가가 불가피하다.In order to obtain a relatively high gain of these conventional amplifiers, an increase in size, for example, an increase in a multiplier of a push-pull output stage is inevitable.

이러한 출력단의 사이즈 증가는 전체 칩(chip0 사이즈 증가로 이어지고, 전체 칩(chip0 사이즈 증가는 가격 경쟁력과 전력 소모에 문제점이 있다.An increase in the size of the output stage leads to an increase in the size of the entire chip (chip0), and an increase in the size of the entire chip (chip0) has problems in price competitiveness and power consumption.

상술한 문제점을 해결하기 위한 본 발명의 목적은 출력단의 회로 구조를 변경하여 저면적 및 높은 이득 갖는 증폭기 회로를 제공하는 데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide an amplifier circuit having a low area and high gain by changing the circuit structure of an output stage.

본 발명의 전술한 목적들 및 그 이외의 목적과 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해진다.The above and other objects, advantages and features of the present invention, as well as a method of achieving them, will become clear with reference to the embodiments described below in detail in conjunction with the accompanying drawings.

상기의 목적을 달성하기 위한 본 발명의 일면에 따른 증폭기는 출력 스테이지를 포함하고, 상기 출력 스테이지는, VDD에 연결된 소스 단자(SP1)와 제1 공통 노드(N1)에 연결된 드레인 단자(DP1)를 포함하는 제1 PMOS 트랜지스터; 상기 VDD에 연결된 소스 단자(SP2)와 제2 공통 노드(N2)에 연결된 드레인 단자(DP2)를 포함하는 제2 PMOS 트랜지스터; 상기 제2 PMOS 트랜지스터의 게이트 단자(GP2)와 연결되는 게이트 단자(GN1), 상기 제1 공통 노드(N1)에 연결되는 드레인 단자(DN1) 및 접지에 연결되는 소스 단자(SN1)를 포함하는 제1 NMOS 트랜지스터; 및 상기 제1 PMOS 트랜지스터의 게이트 단자(GP1)와 연결되는 게이트 단자(GN2), 상기 제2 공통 노드(N2)에 연결되는 드레인 단자(DN2) 및 상기 접지에 연결되는 소스 단자(SN2)를 포함하는 제2 NMOS 트랜지스터를 포함한다.An amplifier according to an aspect of the present invention for achieving the above object includes an output stage, wherein the output stage includes a source terminal SP1 connected to VDD and a drain terminal DP1 connected to the first common node N1. a first PMOS transistor comprising; a second PMOS transistor including a source terminal SP2 connected to the VDD and a drain terminal DP2 connected to a second common node N2; a first gate terminal GN1 connected to the gate terminal GP2 of the second PMOS transistor, a drain terminal DN1 connected to the first common node N1, and a source terminal SN1 connected to the ground 1 NMOS transistor; and a gate terminal GN2 connected to the gate terminal GP1 of the first PMOS transistor, a drain terminal DN2 connected to the second common node N2, and a source terminal SN2 connected to the ground. and a second NMOS transistor.

상기 제1 및 제2 NMOS 트랜지스터들의 p-형 바디(p-type body)에는 바디 바이어스(body bias) 전압이 인가되는 것을 특징으로 한다.the first and second A body bias voltage is applied to the p-type body of the NMOS transistors.

상기 제1 및 제2 NMOS 트랜지스터들은, 전류를 싱킹(sinking)하기 위한 역할로 동작하여, 증폭기의 트랜스컨덕턴스(transconductance)의 증가를 유도하는 것을 특징으로 한다.The first and second NMOS transistors serve to sink a current to induce an increase in transconductance of the amplifier.

상기 제1 및 제2 PMOS 트랜지스터와 상기 제1 및 제2 NMOS 트랜지스터는, 55 나노 공정을 통해 제조된 3.3V용 MOS 소자들이고, 상기 제1 및 제2 NMOS 트랜지스터들의 p-형 바디(p-type body)에 제공되는 바디 바이어스(body bias) 전압은, 0.62V인 것을 특징으로 한다.The first and second PMOS transistors and the first and second NMOS transistors are 3.3V MOS devices manufactured through a 55 nanometer process, and the first and second NMOS transistors are A body bias voltage provided to the p-type body of the NMOS transistors is characterized in that it is 0.62V.

본 발명의 다른 일면에 따른 증폭기는, 폴디드-캐스코드(folded-cascode) 구조를 갖는 증폭기로서, 상기 증폭기는, 크로스-커플(cross-coupled) 구조로 연결된 4개의 MOS 트랜지스터들을 포함하는 출력 스테이지; 및 상기 4개의 MOS 트랜지스터들 중에서 NMOS 트랜지스터들의 p-형 바디(p-type body)에 제공되는 바디 바이어스(body bias) 전압을 생성하는 바디 바이어스 전압 생성기를 포함한다. An amplifier according to another aspect of the present invention is an amplifier having a folded-cascode structure, wherein the amplifier includes an output stage including four MOS transistors connected in a cross-coupled structure. ; and a body bias voltage generator configured to generate a body bias voltage provided to p-type bodies of NMOS transistors among the four MOS transistors.

본 발명에 따르면, 증폭기의 출력 스테이지를 크로스-커플(cross-coupled) 구조의 출력 스테이지(output stage)로 구성하여 전류 싱킹(current sinking)의 증가를 유도하고, 이러한 전류 싱킹(current sinking)의 증가를 통해 트랜스컨덕턴스(transconductance: gm))의 증가를 유도하여 증폭기의 이득을 증가시킬 수 있다.According to the present invention, an increase in current sinking is induced by configuring an output stage of an amplifier as an output stage having a cross-coupled structure, and such an increase in current sinking The gain of the amplifier can be increased by inducing an increase in transconductance (gm)).

또한, 크로스-커플(cross-coupled) 구조의 출력 스테이지(output stage)에 포함된 엔모스(NMOS) 소자들이 형성되는 p-형 바디(p-type body)에 제공되는 바디 바이어스(body bias) 전압을 통해 문턱 전압(VTH)의 감소를 유도하여 트랜스컨덕턴스(transconductance: gm)를 더 증가시켜 증폭기의 이득을 더욱 더 증가시킬 수 있다.In addition, a body bias voltage provided to a p-type body in which NMOS devices included in an output stage of a cross-coupled structure are formed. By inducing a decrease in the threshold voltage (V TH ) through , the transconductance (gm) can be further increased to further increase the gain of the amplifier.

도 1은 본 발명의 실시 예에 따른 증폭기에 포함된 출력 스테이지의 상세 회로도이다.
도 2는 도 1에 도시된 출력 스테이지의 크로스-커플(cross-coupled) 구조를 통해 증가된 전류 싱킹(current sinking)을 도식적으로 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따라 NMOS 트랜지스터에 제공된 바디 바이어스 전압에 의한 증폭기 이득의 증가를 보여주기 위한 실험 데이터이다.1 is a detailed circuit diagram of an output stage included in an amplifier according to an embodiment of the present invention.
FIG. 2 is a diagram schematically illustrating increased current sinking through a cross-coupled structure of the output stage shown in FIG. 1 .
3 is experimental data showing an increase in an amplifier gain by a body bias voltage provided to an NMOS transistor according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can have various changes and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail. However, this is not intended to limit the present invention to specific embodiments, and it should be understood to include all modifications, equivalents and substitutes included in the spirit and scope of the present invention.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present application, terms such as “comprise” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having meanings consistent with the meanings in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present application. does not

본 발명에 따른 증폭기는 가변의 이득 값을 갖는 구조로 되어 있으며, 약 60dB 이상의 이득을 가지며 폴디드-캐스코드(folded-cascode) 구조를 통해 2-스테이지(two-stage) 증폭기의 공통 모드 범위(common-mode range) 와 power-supply rejection을 개선한 구조를 갖는다.The amplifier according to the present invention has a structure having a variable gain value, has a gain of about 60 dB or more, and has a common mode range of a two-stage amplifier through a folded-cascode structure ( It has a structure with improved common-mode range) and power-supply rejection.

무엇보다도 본 발명에 따른 증폭기는 푸시-풀(push-pull) 출력 스테이지를 포함하도록 구성되며, 이러한 출력 스테이지의 구조적 변경을 통해 상대적으로 저면적 및 높은 이득을 유도할 수 있다.Above all, the amplifier according to the present invention is configured to include a push-pull output stage, and a relatively low area and high gain can be induced through structural modification of the output stage.

이하, 도면을 참조하여, 본 발명의 증폭기에 포함된 출력 스테이지의 실시 예에 대해 상세히 설명하기로 한다.Hereinafter, an embodiment of the output stage included in the amplifier of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시 예에 따른 증폭기에 포함된 출력 스테이지의 상세 회로도이고, 도 2는 도 1에 도시된 출력 스테이지의 크로스-커플(cross-coupled) 구조를 통해 증가된 전류 싱킹(current sinking)을 도식적으로 나타낸 도면이다.1 is a detailed circuit diagram of an output stage included in an amplifier according to an embodiment of the present invention, and FIG. 2 is a cross-coupled structure of the output stage shown in FIG. 1 for increased current sinking. ) is a diagram showing schematically.

먼저, 도 1을 참조하면, 본 발명의 실시 예에 따른 폴디드-캐스코드(folded-cascode) 구조를 갖는 증폭기는 크로스-커플(cross-coupled) 구조의 출력 스테이지(110)와 상기 크로스-커플(cross-coupled) 구조의 출력 스테이지(110)에 바디 바이어스 전압(body_bias)을 제공하는 바디 바이어스 전압 생성기(130)를 포함한다.First, referring to FIG. 1 , an amplifier having a folded-cascode structure according to an embodiment of the present invention includes an output stage 110 having a cross-coupled structure and the cross-coupled structure. and a body bias voltage generator 130 that provides a body bias voltage body_bias to the output stage 110 having a (cross-coupled) structure.

출력 스테이지(110)는, 도 1에 도시된 바와 같이, 크로스-커플(cross-coupled) 구조로 연결된 4개의 MOS 트랜지스터들(PMOS1, PMOS2, NMOS1, NMOS2)을 포함한다.The output stage 110 includes four MOS transistors PMOS1 , PMOS2 , NMOS1 and NMOS2 connected in a cross-coupled structure, as shown in FIG. 1 .

제1 PMOS 트랜지스터(PMOS1)의 드레인 단자(DP1)와 제1 NMOS 트랜지스터(NMOS1)의 드레인 단자(DN1)는 제1 공통 노드(N1)를 통해 연결되어, 제1 PMOS 트랜지스터(PMOS1)와 제1 NMOS 트랜지스터(NMOS1)는 직렬로 연결되고, 제1 공통 노드(N1)는 제1 출력단(VOUT1)으로 사용된다.The drain terminal DP1 of the first PMOS transistor PMOS1 and the drain terminal DN1 of the first NMOS transistor NMOS1 are connected through a first common node N1, and the first PMOS transistor PMOS1 and the first The NMOS transistor NMOS1 is connected in series, and the first common node N1 is used as the first output terminal VOUT1.

제2 PMOS 트랜지스터(PMOS2)의 드레인 단자(DP2)와 제2 NMOS 트랜지스터(NMOS2)의 드레인 단자(DN2)는 제2 공통 노드(N2)를 통해 연결되어, 제2 PMOS 트랜지스터(PMOS2)와 제2 NMOS 트랜지스터(NMOS2)는 직렬로 연결되고, 제2 공통 노드(N1)는 제2 출력단(VOUT2)으로 사용된다.The drain terminal DP2 of the second PMOS transistor PMOS2 and the drain terminal DN2 of the second NMOS transistor NMOS2 are connected through a second common node N2, and the second PMOS transistor PMOS2 and the second The NMOS transistor NMOS2 is connected in series, and the second common node N1 is used as the second output terminal VOUT2.

제1 PMOS 트랜지스터(PMOS1)의 소스 단자(SP1)와 제2 PMOS 트랜지스터(PMOS2)의 소스 단자(SP2)는 VDD에 연결되고, 제1 NMOS 트랜지스터(NMOS1)의 소스 단자(SN1)와 제2 NMOS 트랜지스터(NMOS2)의 소스 단자(SN2)는 접지에 연결된다.The source terminal SP1 of the first PMOS transistor PMOS1 and the source terminal SP2 of the second PMOS transistor PMOS2 are connected to VDD, and the source terminal SN1 of the first NMOS transistor NMOS1 and the second NMOS The source terminal SN2 of the transistor NMOS2 is connected to the ground.

제1 PMOS 트랜지스터(PMOS1)의 게이트 단자(GP1)와 제2 NMOS 트랜지스터(NMOS2)의 게이트 단자(GN2)가 연결되고, 제1 NMOS 트랜지스터(NMOS1)의 게이트 단자(GN1)와 제2 PMOS 트랜지스터(PMOS2)의 게이트 단자(GP2)가 연결되어, 4개의 MOS 트랜지스터들(PMOS1, PMOS2, NMOS1, NMOS2)이 크로스-커플(cross-coupled) 구조로 연결된다.The gate terminal GP1 of the first PMOS transistor PMOS1 and the gate terminal GN2 of the second NMOS transistor NMOS2 are connected, and the gate terminal GN1 of the first NMOS transistor NMOS1 is connected to the second PMOS transistor ( The gate terminal GP2 of the PMOS2 is connected, and the four MOS transistors PMOS1 , PMOS2 , NMOS1 , and NMOS2 are connected in a cross-coupled structure.

이와 같이, 출력 스테이지(110)를 크로스-커플(cross-coupled) 구조로 연결된 4개의 MOS 트랜지스터들(PMOS1, PMOS2, NMOS1, NMOS2)로 구성하여, 제1 NMOS 트랜지스터(NMOS1) 및/또는 제2 NMOS 트랜지스터(NMOS2)는 각자의 게이트 단자(GN1, GN2)에 인가되는 게이트 전압에 대응하는 전류를 싱킹(sinking)하기 위한 역할로 동작한다.In this way, the output stage 110 is composed of four MOS transistors PMOS1 , PMOS2 , NMOS1 and NMOS2 connected in a cross-coupled structure, so that the first NMOS transistor NMOS1 and/or the second The NMOS transistor NMOS2 operates to sink a current corresponding to the gate voltage applied to the respective gate terminals GN1 and GN2.

도 2에 도시된 바와 같이, 전류 싱킹(current sinking)의 증가를 통해, 본 발명은 증폭기의 트랜스컨덕턴스(transconductance: gm)의 증가를 유도하여 증폭기의 이득을 증가시킬 수 있다. As shown in FIG. 2 , through an increase in current sinking, the present invention induces an increase in transconductance (gm) of the amplifier to increase the gain of the amplifier.

한편, 본 발명의 실시 예에서는, 증폭기의 트랜스컨덕턴스(gm)를 더욱 더 증가시키기 위해, 바디 바이어스 전압 생성기(130)로부터 생성된 바디 바이어스 전압(body_bias)이 제1 및 제2 NMOS 트랜지스터(NMOS1 및 NMOS2)가 형성되는 p-형 바디(p-type body)에 인가된다.Meanwhile, in the embodiment of the present invention, in order to further increase the transconductance gm of the amplifier, the body bias voltage body_bias generated from the body bias voltage generator 130 is applied to the first and second NMOS transistors NMOS1 and NMOS1 and NMOS2) is applied to the formed p-type body.

이처럼 본 발명에서 NMOS 트랜지스터들(NMOS1 및 NMOS2)의 p-형 바디(p-type body)에 제공되는 바디 바이어스 전압(body_bias)을 통해 NMOS 트랜지스터들(NMOS1 및 NMOS2)의 문턱 전압(VTH) 감소를 유도하여 트랜스컨덕턴스(transconductance: gm)의 더욱 더 증가시켜서 증폭기의 이득을 더욱 더 증가시킬 수 있다.As such, in the present invention, the threshold voltage V TH of the NMOS transistors NMOS1 and NMOS2 is reduced through the body bias voltage body_bias provided to the p-type body of the NMOS transistors NMOS1 and NMOS2. It is possible to further increase the gain of the amplifier by further increasing the transconductance (gm) by inducing .

도 3은 본 발명의 실시 예에 따라 NMOS 트랜지스터에 제공된 바디 바이어스 전압에 의한 증폭기의 이득 증가를 보여주기 위한 실험 데이터이다.3 is experimental data for showing an increase in gain of an amplifier by a body bias voltage provided to an NMOS transistor according to an embodiment of the present invention.

도 3을 참조하면, 본 발명에 따른 증폭기의 이등 증가율을 확인하기 위해, SMIC 55 나노 공정을 통해 3.3V용 제조된 MOS 소자들로 이루어진 증폭기를 대상으로 실험을 수행하였고, 0V, 0.62V 및 1.14V의 바디 바이어스 전압(body_bias)에서 각각의 이득을 확인한 결과, 0V와 1.14V의 바디 바이어스 전압(body_bias)에서 66.751 dB와 66.335 dB였고, 0.62V의 바디 바이어스 전압(body_bias)에서 73.913 dB의 이득 증가(약 7dB)를 확인할 수 있었다.Referring to FIG. 3 , in order to confirm the quadratic increase rate of the amplifier according to the present invention, an experiment was performed on an amplifier composed of MOS devices manufactured for 3.3V through the SMIC 55 nano process, 0V, 0.62V, and 1.14 As a result of checking each gain at the body bias voltage (body_bias) of V, it was 66.751 dB and 66.335 dB at the body bias voltages of 0V and 1.14V (body_bias), and the gain increased by 73.913 dB at the body bias voltage (body_bias) of 0.62V. (about 7dB) could be confirmed.

이러한 결과로부터 증폭기의 이득이 바디 바이어스 전압(body_bias)의 증가에 비례하는 것은 아니며, 적절한 바디 바이어스 전압의 선택이 중요한데, 55 나노 공정을 통해 3.3V용 MOS 소자들로 이루어진 증폭기에서 출력 스테이지를 크로스-커플(cross-coupled) 구조로 설계한 경우, 가장 높은 이득 증가의 개선효과를 확인할 수 있었다.From these results, the gain of the amplifier is not proportional to the increase of the body bias voltage (body_bias), and selection of an appropriate body bias voltage is important. In the case of designing with a cross-coupled structure, the improvement effect of the highest gain increase was confirmed.

바디 바이어스 전압을 0.62V(620mV)에서 1.14V로 증가시킨 경우, 증폭기의 이득이 감소됨을 확인하였는데, 이는 NMOS 소자의 드레인 단자와 소스 단자 사이에서 흐르는 전류가 바디 바이어스 전압의 증가에 따라 게이트 단자 쪽으로 흘러 들어가는 누설 전류의 영향을 예측할 수 있다. When the body bias voltage was increased from 0.62V (620mV) to 1.14V, it was confirmed that the gain of the amplifier was reduced. The effect of the leakage current flowing in can be predicted.

결론적으로, 적절한 MOS 제조 공정에 따라 적절한 바디 바이어스 전압을 선정하는 것 또한 증폭기의 이득 개선을 이끌어 낼 수 있는 중요한 요소임을 확인할 수 있다. In conclusion, it can be confirmed that selecting an appropriate body bias voltage according to an appropriate MOS manufacturing process is also an important factor that can lead to an improvement in the gain of the amplifier.

이상 설명한 바와 같이, 증폭기의 출력 스테이지를 크로스-커플 구조로 연결된 MOS 소자들로 구성하고, 더하여 MOS 소자들 중에서 NMOS 소자들로 바디 바이어스 전압을 제공하는 구조 변경을 통해 저면적 및 높은 이득을 갖는 증폭기를 제공할 수 있다.As described above, an amplifier having a low area and high gain through structural change in which the output stage of the amplifier is composed of MOS devices connected in a cross-coupled structure, and a body bias voltage is provided to NMOS devices among the MOS devices. can provide

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

Claims (7)

증폭기의 출력 스테이지에서,
상기 출력 스테이지는,
VDD에 연결된 소스 단자(SP1)와 제1 공통 노드(N1)에 연결된 드레인 단자(DP1)를 포함하는 제1 PMOS 트랜지스터;
상기 VDD에 연결된 소스 단자(SP2)와 제2 공통 노드(N2)에 연결된 드레인 단자(DP2)를 포함하는 제2 PMOS 트랜지스터;
상기 제2 PMOS 트랜지스터의 게이트 단자(GP2)와 연결되는 게이트 단자(GN1), 상기 제1 공통 노드(N1)에 연결되는 드레인 단자(DN1) 및 접지에 연결되는 소스 단자(SN1)를 포함하는 제1 NMOS 트랜지스터; 및
상기 제1 PMOS 트랜지스터의 게이트 단자(GP1)와 연결되는 게이트 단자(GN2), 상기 제2 공통 노드(N2)에 연결되는 드레인 단자(DN2) 및 상기 접지에 연결되는 소스 단자(SN2)를 포함하는 제2 NMOS 트랜지스터
를 포함하는 것인 증폭기.At the output stage of the amplifier,
The output stage is
a first PMOS transistor including a source terminal SP1 connected to VDD and a drain terminal DP1 connected to a first common node N1;
a second PMOS transistor including a source terminal SP2 connected to the VDD and a drain terminal DP2 connected to a second common node N2;
a first terminal including a gate terminal GN1 connected to the gate terminal GP2 of the second PMOS transistor, a drain terminal DN1 connected to the first common node N1, and a source terminal SN1 connected to the ground 1 NMOS transistor; and
a gate terminal GN2 connected to the gate terminal GP1 of the first PMOS transistor, a drain terminal DN2 connected to the second common node N2, and a source terminal SN2 connected to the ground second NMOS transistor
An amplifier comprising a. 제1항에서,
상기 제1 및 제2 NMOS 트랜지스터들의 p-형 바디(p-type body)에는 바디 바이어스(body bias) 전압이 인가되는 것인 증폭기.In claim 1,
and a body bias voltage is applied to p-type bodies of the first and second NMOS transistors. 제1항에서,
상기 제1 및 제2 NMOS 트랜지스터들은, 전류를 싱킹(sinking)하기 위한 역할로 동작하여, 증폭기의 트랜스컨덕턴스(transconductance)의 증가를 유도하는 것인 증폭기.In claim 1,
and the first and second NMOS transistors serve to sink current, leading to an increase in transconductance of the amplifier. 제1항에서,
상기 제1 및 제2 PMOS 트랜지스터와 상기 제1 및 제2 NMOS 트랜지스터는, 55 나노 공정을 통해 제조된 3.3V용 MOS 소자들이고,
상기 제1 및 제2 NMOS 트랜지스터들의 p-형 바디(p-type body)에 제공되는 바디 바이어스(body bias) 전압은, 0.62V인 것인 증폭기.In claim 1,
The first and second PMOS transistors and the first and second NMOS transistors are MOS devices for 3.3V manufactured through a 55 nanometer process,
and a body bias voltage provided to a p-type body of the first and second NMOS transistors is 0.62V. 폴디드-캐스코드(folded-cascode) 구조를 갖는 증폭기에서,
상기 증폭기는,
크로스-커플(cross-coupled) 구조로 연결된 4개의 MOS 트랜지스터들을 포함하는 출력 스테이지; 및
상기 4개의 MOS 트랜지스터들 중에서 NMOS 트랜지스터들의 p-형 바디(p-type body)에 제공되는 바디 바이어스(body bias) 전압을 생성하는 바디 바이어스 전압 생성기
를 포함하는 증폭기.In an amplifier having a folded-cascode structure,
The amplifier is
an output stage including four MOS transistors connected in a cross-coupled structure; and
A body bias voltage generator that generates a body bias voltage provided to p-type bodies of NMOS transistors among the four MOS transistors.
An amplifier comprising a. 제5항에서,
상기 출력 스테이지는,
VDD에 연결된 소스 단자(SP1)와 제1 공통 노드(N1)에 연결된 드레인 단자(DP1)를 포함하는 제1 PMOS 트랜지스터;
상기 VDD에 연결된 소스 단자(SP2)와 제2 공통 노드(N2)에 연결된 드레인 단자(DP2)를 포함하는 제2 PMOS 트랜지스터;
상기 제2 PMOS 트랜지스터의 게이트 단자(GP2)와 연결되는 게이트 단자(GN1), 상기 제1 공통 노드(N1)에 연결되는 드레인 단자(DN1) 및 접지에 연결되는 소스 단자(SN1)를 포함하는 제1 NMOS 트랜지스터; 및
상기 제1 PMOS 트랜지스터의 게이트 단자(GP1)와 연결되는 게이트 단자(GN2), 상기 제2 공통 노드(N2)에 연결되는 드레인 단자(DN2) 및 상기 접지에 연결되는 소스 단자(SN2)를 포함하는 제2 NMOS 트랜지스터
를 포함하는 것인 증폭기.In claim 5,
The output stage is
a first PMOS transistor including a source terminal SP1 connected to VDD and a drain terminal DP1 connected to a first common node N1;
a second PMOS transistor including a source terminal SP2 connected to the VDD and a drain terminal DP2 connected to a second common node N2;
a first terminal including a gate terminal GN1 connected to the gate terminal GP2 of the second PMOS transistor, a drain terminal DN1 connected to the first common node N1, and a source terminal SN1 connected to the ground 1 NMOS transistor; and
a gate terminal GN2 connected to the gate terminal GP1 of the first PMOS transistor, a drain terminal DN2 connected to the second common node N2, and a source terminal SN2 connected to the ground second NMOS transistor
An amplifier comprising a. 제6항에서,
상기 제1 및 제2 NMOS 트랜지스터는, 전류를 싱킹(sinking)하기 위한 역할로 동작하여, 증폭기의 트랜스컨덕턴스(transconductance)의 증가를 유도하는 것인 증폭기.In claim 6,
and the first and second NMOS transistors serve to sink current, leading to an increase in transconductance of the amplifier.
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