KR20220043433A - APPARATUS AND METHOD FOR DETECTING A MALFUNTION OF FET(Field Effect Transistor) - Google Patents

APPARATUS AND METHOD FOR DETECTING A MALFUNTION OF FET(Field Effect Transistor) Download PDF

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Abstract

According to an embodiment of the present invention, a device for detecting a failure of a field effect transistor (FET), comprises: a load having one end connected to a first DC power supply terminal having a negative (-) pole; a second DC power terminal having a positive (+) pole; an FET for turning on/off the flow of DC power of the second DC power terminal to the load in accordance with a control signal; a control signal generation unit for generating the control signal for controlling turn-on/off of the FET; a driving voltage state checking unit for outputting a first output signal which is a high or low signal in accordance with the control signal; a load state checking unit for outputting a second output signal which is a high or low signal in accordance with voltage applied to the load; a failure determination unit for comparing the first and second output signals to determine a failure of the FET; and a display unit for displaying a result of determining the failure of the FET. Therefore, the failure of the FET can be intuitively confirmed.

Description

FET(Field Effect Transistor) 고장 검출 장치 및 방법{APPARATUS AND METHOD FOR DETECTING A MALFUNTION OF FET(Field Effect Transistor)}Field Effect Transistor (FET) Failure Detection Apparatus and Method

본 발명은 전원을 입력 받는 전자 장치의 입력부에서 사용되는 스위칭 수단의 고장을 검출하기 위한 것으로, 특히 전자 장치로 입력되는 전원을 스위칭하는 FET(Field Effect Transistor)의 고장 여부를 검출하기 위한 장치 및 방법에 관한 것이다. The present invention is for detecting a failure of a switching means used in an input unit of an electronic device receiving power, and in particular, an apparatus and method for detecting a failure of a FET (Field Effect Transistor) for switching power input to an electronic device is about

이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The content described in this section merely provides background information on the embodiments of the present invention and does not constitute the prior art.

일반적으로 전자 장치의 전기 회로의 입력단에서 사용되는 FET(Field Effect Transistor)는 주로 전원 입력의 스위칭 온/오프를 위해 사용되거나 돌입 전류 제한용으로 사용된다. In general, a FET (Field Effect Transistor) used at an input terminal of an electric circuit of an electronic device is mainly used for switching on/off of a power input or for limiting an inrush current.

전기 회로에서 빈번히 사용되는 FET는 돌입전류, 과열, 전원 입력 비정상 인가 등의 다양한 이유로 인해 소손이 발생할 가능성이 높고, 점검자 입장에서 FET의 소손이 발생한 상태에서 분해/재조립 또는 불안정한 회로상태에서의 전원 인가가 부담으로 존재한다. FETs, which are frequently used in electric circuits, are highly likely to be damaged due to various reasons such as inrush current, overheating, abnormal power input, etc. Accreditation exists as a burden.

종래에 FET(Field Effect Transistor)에 고장이 발생한 것으로 추정할 경우에는, 전기 회로로부터 FET를 분해한 후 FET에 대한 테스트를 통해 고장 여부를 판단하게 된다. When it is estimated that a failure has occurred in a field effect transistor (FET) in the prior art, the failure is determined through a test on the FET after disassembling the FET from the electric circuit.

구체적으로, 종래에는 전기 회로 입력단의 FET의 불량이 의심될 경우, 상기 불량으로 의심되는 FET를 전기 회로 보드에서 분해한 후 단품 단위로 저항 테스트를 수행하여 FET의 불량 여부를 판단한다. Specifically, in the related art, when a defect in the FET of the input terminal of an electric circuit is suspected, the FET suspected of being defective is disassembled from the electric circuit board and then a resistance test is performed in units of units to determine whether the FET is defective.

이러한 FET에 대한 테스트 결과 FET가 정상으로 판단될 경우에는 FET를 다시 전기 회로에 재조립하거나 또는 신규 FET로의 부품 교체가 필요하고, 다시 FET를 전기 회로에 재조립하더라도 불안정한 상태에서 전원 인가를 통해 확인 시험이 재차 필요하는 등 번거로운 절차들이 필요하다. If it is determined that the FET is normal as a result of the FET test, the FET must be reassembled in the electric circuit or parts replaced with a new FET are required. It requires cumbersome procedures, such as the need for the test again.

본 발명은 상술한 필요성에 따라 안출 된 것으로, 본 발명의 목적은 전기 회로에서 FET의 점검을 위해 FET의 분해 및 FET 단품 테스트를 거치지 않고 FET 고장 여부를 판단할 수 있는 FET 고장 검출 장치 및 방법을 제공함에 있다. The present invention has been devised in response to the above-mentioned necessity, and an object of the present invention is to provide an FET failure detection device and method that can determine whether a FET has failed without going through FET disassembly and FET unit test to check the FET in an electric circuit is in providing.

상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 FET(Field Effect Transistor) 고장 검출 장치는, 일단이 음(-)극을 갖는 제1 직류 전원 단자에 연결된 부하, 양(+)극을 갖는 제2 직류 전원 단자, 제어 신호에 따라 상기 부하로의 상기 제2 직류 전원 단자의 직류 전원 흐름을 온/오프 시키는 FET, 상기 FET의 턴 온/턴 오프를 제어하기 위한 상기 제어 신호를 발생시키는 제어 신호 발생부, 상기 제어 신호에 따라 하이(High) 또는 로우(Low) 신호인 제1 출력 신호를 출력하는 구동 전압 상태 확인부, 상기 부하에 인가된 전압에 따라 하이(High) 또는 로우(Low) 신호인 제2 출력 신호를 출력하는 부하 상태 확인부, 상기 제1 출력 신호와 상기 제2 출력 신호를 비교하여 상기 FET의 고장을 판단하는 고장 판단부, 상기 FET의 고장 판단 결과를 표시하는 표시부를 포함한다. FET (Field Effect Transistor) failure detection device according to an embodiment of the present invention for achieving the above object, one end of the load connected to the first DC power terminal having a negative (-) pole, a positive (+) pole a second DC power supply terminal having a FET for turning on/off the flow of DC power of the second DC power supply terminal to the load according to a control signal, and generating the control signal for controlling turn on/off of the FET A control signal generator, a driving voltage state checker for outputting a first output signal that is a high or low signal according to the control signal, and a high or low voltage depending on the voltage applied to the load ) a load state check unit for outputting a second output signal, which is a signal, a failure determination unit for determining a failure of the FET by comparing the first output signal with the second output signal, a display unit for displaying the failure determination result of the FET includes

그리고, 상기 구동 전압 상태 확인부는, 일단이 상기 제어 신호 발생부에 연결되는 전류 제한용 제1 저항, 일단이 접지에 연결되는 풀 다운용 제2 저항, 상기 제어 신호 발생부에서 발생되는 상기 제어 신호 신호에 따라 상기 제1 출력 신호를 출력하는 제1 포토 커플러를 포함하고, 상기 제1 포토 커플러의 1차측은 애노드가 상기 제1 저항의 타단에 연결되고, 캐소드는 접지에 연결되고, 상기 제1 포토 커플러의 2차즉은 컬렉터가 상기 제1 포토 커플러의 동작 전원에 연결되고, 이미터는 상기 제2 저항의 타단에 연결됨을 특징으로 한다. In addition, the driving voltage state check unit includes a first resistor for current limiting, one end of which is connected to the control signal generator, a second resistor for pull-down that has one end connected to the ground, and the control signal generated by the control signal generator. a first photocoupler for outputting the first output signal according to a signal, wherein the primary side of the first photocoupler has an anode connected to the other end of the first resistor, a cathode connected to the ground, and the first The secondary of the photo coupler is characterized in that the collector is connected to the operating power of the first photo coupler, and the emitter is connected to the other end of the second resistor.

또한, 상기 부하 상태 확인부는, 상기 부하에 인가된 전류를 센싱하고 일단이 상기 부하의 타단에 연결된 션드 저항(Shunt Resistor)(Rsense), 상기 션트 저항과 병렬로 연결되어 상기 션트 저항이 센싱한 전류를 전압으로 변환하여 센싱 전압(VR)으로 출력하는 전류 센서, 일단이 접지에 연결된 풀 다운용 제3 저항, 상기 센싱된 전압의 출력 여부에 따라 상기 제2 출력 신호를 출력하는 제2 포토 커플러를 포함하고, 상기 제2 포토 커플러의 애노드는 상기 전류 센서의 출력단에 연결되고, 상기 제2 포토 커플러의 캐소드는 접지에 연결되고, 상기 제2 포토 커플러의 컬렉터는 상기 제2 포토 커플러의 동작 전원에 연결되고, 상기 제2 포토 커플러의 이미터는 상기 제3 저항의 타단에 연결됨을 특징으로 한다. In addition, the load state check unit senses the current applied to the load, and one end of the shunt resistor (R sense ) is connected to the other end of the load, is connected in parallel with the shunt resistor, and the shunt resistor senses. A current sensor that converts a current into a voltage and outputs the sensed voltage (V R ), a third resistor for pull-down having one end connected to the ground, and a second port for outputting the second output signal according to whether the sensed voltage is output a coupler, wherein the anode of the second photocoupler is connected to the output terminal of the current sensor, the cathode of the second photocoupler is connected to the ground, and the collector of the second photocoupler operates the second photocoupler It is connected to a power source, and the emitter of the second photo coupler is connected to the other end of the third resistor.

그리고, 상기 FET는 P채널 MOS FET임을 특징으로 하고, 상기 FET의 소스는 상기 제1 직류 전원 단자에 연결되고, 상기 FET의 게이트는 상기 제1 저항의 타단에 연결되고, 상기 FET의 드레인은 상기 션트 저항의 타단에 연결됨을 특징으로 한다. And, it is characterized in that the FET is a P-channel MOS FET, the source of the FET is connected to the first DC power supply terminal, the gate of the FET is connected to the other end of the first resistor, and the drain of the FET is the It is characterized in that it is connected to the other end of the shunt resistor.

또한, 상기 고장 판단부는, 제1 입력단이 상기 제3 저항의 타단에 연결되고, 제2 입력단이 상기 제2 저항의 일단에 연결되는 XOR 게이트, 상기 XOR 게이트의 출력단에 연결되어 상기 XOR 게이트의 XOR 연산 출력이 하이(High) 신호 인지 또는 로우(Low) 신호인지에 따라 상기 FET의 고장 여부를 판단하고, 상기 FET로의 제어 신호와 상기 XOR 연산 출력에 따라 상기 FET의 고장 유형을 판단하고, 그 판단 결과를 상기 표시부를 통해 표시하게 제어하는 제어부를 포함한다.In addition, the failure determination unit may include an XOR gate having a first input terminal connected to the other end of the third resistor, a second input terminal connected to one end of the second resistor, and an XOR gate connected to an output terminal of the XOR gate. It is determined whether the FET has failed according to whether the operation output is a high signal or a low signal, and the type of failure of the FET is determined according to the control signal to the FET and the XOR operation output, and the determination and a control unit controlling to display the result through the display unit.

그리고, 상기 제어부는, 상기 출력단의 출력이 하이(High) 신호이면, 상기 FET의 상태를 고장으로 판단하고, 상기 출력단의 출력이 로우(Low) 신호이면, 상기 FET의 상태를 정상으로 판단함을 특징으로 한다. And, when the output of the output terminal is a high signal, the control unit determines that the state of the FET is a failure, and when the output of the output terminal is a low signal, determines that the state of the FET is normal characterized.

또한, 상기 제어부는, 상기 제어 신호가 발생한 상태에서 상기 출력단의 출력이 하이(High) 신호이면, 상기 FET의 고장 유형을 FET 단락 상태로 판단하고, 상기 제어 신호가 발생하지 않은 상태에서 상기 출력단의 출력이 하이(High) 신호이면, 상기 FET의 고장 유형을 FET 도통 상태로 판단함을 특징으로 한다.In addition, when the output of the output terminal is a high signal in a state in which the control signal is generated, the control unit determines the failure type of the FET as a short circuit state of the FET, and in a state in which the control signal is not generated, the output terminal When the output is a high signal, it is characterized in that the failure type of the FET is determined as the FET conduction state.

상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 부하로 공급될 직류 전원에 대해 스위칭을 수행하는 FET의 고장 검출 방법은, 상기 직류 전원을 발생하는 단계, 상기 FET의 턴 온/턴 오프를 제어하기 위한 제어 신호를 발생하는 단계, 상기 제어 신호에 따라 상기 FET가 턴 온 또는 턴 오프되는 단계, 상기 FET의 턴 온 또는 턴 오프에 따라 하이(High) 또는 로우(Low) 신호인 제1 출력 신호를 출력하는 단계, 상기 부하에 인가된 전압에 따라 하이(High) 또는 로우(Low) 신호인 제2 출력 신호를 출력하는 단계, 상기 제1 출력 신호와 상기 제2 출력 신호를 비교하여 상기 FET의 고장 여부를 판단하는 단계를 포함한다. According to an embodiment of the present invention for achieving the above object, there is provided a method for detecting a failure of an FET for performing switching on a DC power to be supplied to a load, generating the DC power, and turning on/off the FET generating a control signal for controlling outputting an output signal; outputting a second output signal that is a high or low signal according to a voltage applied to the load; comparing the first output signal with the second output signal to obtain the and determining whether the FET has failed.

그리고, 상기 FET의 고장 여부를 판단하는 단계는, 상기 제1 출력 신호와 상기 제2 출력 신호를 XOR 연산하는 단계, 상기 XOR 연산 출력이 하이(High) 신호 인지 또는 로우(Low) 신호 인지에 따라 상기 FET의 고장 여부를 판단하는 단계, 상기 FET로의 제어 신호와 상기 XOR 연산 출력에 따라 상기 FET의 고장 유형을 판단하는 단계를 포함한다. In addition, the step of determining whether the FET has failed may include performing an XOR operation on the first output signal and the second output signal, depending on whether the XOR operation output is a high signal or a low signal. and determining whether the FET has failed, and determining a failure type of the FET according to a control signal to the FET and an output of the XOR operation.

또한, 상기 FET의 고장 여부를 판단하는 단계는, 상기 XOR 연산의 출력이 하이(High) 신호이면, 상기 FET의 상태를 고장으로 판단하고, 상기 XOR 연산의 출력이 로우(Low) 신호이면, 상기 FET의 상태를 정상으로 판단하는 단계를 포함한다. In the step of determining whether the FET is faulty, if the output of the XOR operation is a high signal, the state of the FET is determined as a failure, and if the output of the XOR operation is a low signal, the and determining that the state of the FET is normal.

상술한 본 발명의 실시 예에 따르면 전기 회로에 FET 고장 검출을 위한 회로를 추가하여 전기 회로에서 FET를 분해하지 않은 상태로 FET의 턴 온/턴 오프 제어신호와 출력 간의 특성을 비교하여 FET의 고장 여부를 용이하게 판단할 수 있어, FET가 고장이 난 상태로 전원을 인가하여 확인하는 위험부담을 감소시킬 수 있다. According to the above-described embodiment of the present invention, by adding a circuit for detecting FET failure in the electric circuit, the characteristics between the turn-on/turn-off control signal of the FET and the output are compared without disassembling the FET in the electric circuit to cause the failure of the FET. Since it can be easily determined whether the FET is in a faulty state, it is possible to reduce the risk of checking by applying power to the FET.

또한 상술한 본 발명의 실시 예에 따르면 FET의 고장 발생 시 FET의 고장 발생 여부를 직관적으로 확인할 수 있다. In addition, according to the above-described embodiment of the present invention, when a failure of the FET occurs, it is possible to intuitively check whether the failure of the FET occurs.

도 1은 본 발명의 실시 예에 따라 전기 회로의 입력단에 위치한 FET의 고장 여부를 판단하기 위한 FET 고장 검출 회로를 도시한 블록 구성도이다.
도 2는 본 발명의 실시 예에 따른 전기 회로의 입력단에 위치한 FET의 고장 여부를 판단하기 위한 FET 고장 검출 회로를 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 FET 고장 검출 회로의 동작 흐름도이다. 1 is a block diagram illustrating a FET failure detection circuit for determining whether an FET located at an input terminal of an electric circuit fails according to an embodiment of the present invention.
2 is a diagram illustrating a FET failure detection circuit for determining whether an FET located at an input terminal of an electric circuit has failed according to an embodiment of the present invention.
3 is an operation flowchart of a FET failure detection circuit according to an embodiment of the present invention.

이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시 예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시 예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.The following is merely illustrative of the principles of the invention. Therefore, those skilled in the art will be able to devise various devices that, although not explicitly described or shown herein, embody the principles of the present invention and are included within the spirit and scope of the present invention. In addition, all conditional terms and examples listed herein are, in principle, expressly intended only for the purpose of understanding the concept of the present invention, and it should be understood that they are not limited to the specifically enumerated embodiments and states as such. do.

또한, 본 발명의 원리, 관점 및 실시 예들 뿐만 아니라 특정 실시 예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.Moreover, it is to be understood that all detailed description reciting specific embodiments, as well as principles, aspects, and embodiments of the invention, are intended to include structural and functional equivalents of such matters. It should also be understood that such equivalents include not only currently known equivalents, but also equivalents developed in the future, i.e., all devices invented to perform the same function, regardless of structure.

따라서, 예를 들어, 본 명세서의 블럭도는 본 발명의 원리를 구체화하는 예시적인 회로의 개념적인 관점을 나타내는 것으로 이해되어야 한다. 이와 유사하게, 모든 흐름도, 상태 변환도, 의사 코드 등은 컴퓨터가 판독 가능한 매체에 실질적으로 나타낼 수 있고 컴퓨터 또는 프로세서가 명백히 도시되었는지 여부를 불문하고 컴퓨터 또는 프로세서에 의해 수행되는 다양한 프로세스를 나타내는 것으로 이해되어야 한다.Thus, for example, the block diagrams herein are to be understood as representing conceptual views of illustrative circuitry embodying the principles of the present invention. Similarly, all flowcharts, state transition diagrams, pseudo code, etc. may be tangibly embodied on computer-readable media and be understood to represent various processes performed by a computer or processor, whether or not a computer or processor is explicitly shown. should be

프로세서 또는 이와 유사한 개념으로 표시된 기능 블럭을 포함하는 도면에 도시된 다양한 소자의 기능은 전용 하드웨어뿐만 아니라 적절한 소프트웨어와 관련하여 소프트웨어를 실행할 능력을 가진 하드웨어의 사용으로 제공될 수 있다. 프로세서에 의해 제공될 때, 상기 기능은 단일 전용 프로세서, 단일 공유 프로세서 또는 복수의 개별적 프로세서에 의해 제공될 수 있고, 이들 중 일부는 공유될 수 있다.The functions of the various elements shown in the figures including a processor or functional blocks represented by similar concepts may be provided by the use of dedicated hardware as well as hardware having the ability to execute software in association with appropriate software. When provided by a processor, the functionality may be provided by a single dedicated processor, a single shared processor, or a plurality of separate processors, some of which may be shared.

또한 프로세서, 제어 또는 이와 유사한 개념으로 제시되는 용어의 명확한 사용은 소프트웨어를 실행할 능력을 가진 하드웨어를 배타적으로 인용하여 해석되어서는 아니되고, 제한 없이 디지털 신호 프로세서(DSP) 하드웨어, 소프트웨어를 저장하기 위한 롬(ROM), 램(RAM) 및 비 휘발성 메모리를 암시적으로 포함하는 것으로 이해되어야 한다. 주지관용의 다른 하드웨어도 포함될 수 있다.In addition, the clear use of terms presented as processor, control, or similar concepts should not be construed as exclusively referring to hardware having the ability to execute software, and without limitation, digital signal processor (DSP) hardware, ROM for storing software. It should be understood to implicitly include (ROM), RAM (RAM) and non-volatile memory. Other common hardware may also be included.

본 명세서의 청구범위에서, 상세한 설명에 기재된 기능을 수행하기 위한 수단으로 표현된 구성요소는 예를 들어 상기 기능을 수행하는 회로 소자의 조합 또는 펌웨어/마이크로 코드 등을 포함하는 모든 형식의 소프트웨어를 포함하는 기능을 수행하는 모든 방법을 포함하는 것으로 의도되었으며, 상기 기능을 수행하도록 상기 소프트웨어를 실행하기 위한 적절한 회로와 결합된다. 이러한 청구범위에 의해 정의되는 본 발명은 다양하게 열거된 수단에 의해 제공되는 기능들이 결합되고 청구항이 요구하는 방식과 결합되기 때문에 상기 기능을 제공할 수 있는 어떠한 수단도 본 명세서로부터 파악되는 것과 균등한 것으로 이해되어야 한다.In the claims of this specification, a component expressed as a means for performing the function described in the detailed description includes, for example, a combination of circuit elements that perform the function or software in any form including firmware/microcode, etc. It is intended to include all methods of performing the functions of the device, coupled with suitable circuitry for executing the software to perform the functions. Since the present invention defined by these claims is combined with the functions provided by the various enumerated means and in a manner required by the claims, any means capable of providing the functions are equivalent to those contemplated from the present specification. should be understood as

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명하기로 한다.The above-described objects, features and advantages will become more apparent through the following detailed description in relation to the accompanying drawings, and accordingly, those of ordinary skill in the art to which the present invention pertains can easily implement the technical idea of the present invention. There will be. In addition, in the description of the present invention, if it is determined that a detailed description of a known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따라 전기 회로의 입력단에 위치한 FET(110)의 고장 여부를 판단하기 위한 FET 고장 검출 회로(150)를 도시한 블록 구성도이다. 1 is a block diagram illustrating a FET failure detection circuit 150 for determining whether an FET 110 located at an input terminal of an electric circuit has failed according to an embodiment of the present invention.

본 발명의 실시 예에 따른 FET 고장 검출 회로(150)가 FET(110)의 고장 여부를 판단하는 과정은 FET(110)의 턴 온/턴 오프를 스위칭하기 위해 제어 신호 발생부(115)에서 발생되는 게이트 전압(VG)과 부하(180)의 센싱된 전류의 전압 값(VR)을 비교하고, 그 비교 결과를 이용하여 FET(110)의 고장 여부를 판단한다. The process in which the FET failure detection circuit 150 according to an embodiment of the present invention determines whether the FET 110 has failed occurs in the control signal generator 115 to switch the turn on/off of the FET 110 . The gate voltage V G is compared with the voltage value V R of the sensed current of the load 180 , and it is determined whether the FET 110 has failed using the comparison result.

다시 도 1을 참조하면, 제어 신호 발생부(115)는 FET(110)를 턴 온/턴 오프시키기 위한 제어 신호를 출력하고, FET(110)는 상기 제어 신호에 의해 전원 입력부(105)를 통해 입력된 전원을 스위칭 온/오프한다. Referring back to FIG. 1 , the control signal generator 115 outputs a control signal for turning on/off the FET 110 , and the FET 110 uses the control signal through the power input unit 105 . Switches on/off the input power.

그리고 본 발명의 실시 예에 따라 FET(110)의 고장 여부를 판단하기 위한 FET 고장 검출 회로(150)는 부하 상태 확인부(155), 고장 판단부(160), 구동 전압 상태 확인부(165), 표시부(170)를 포함한다. In addition, according to an embodiment of the present invention, the FET failure detection circuit 150 for determining whether the FET 110 has a failure includes a load condition check unit 155 , a failure determination unit 160 , and a driving voltage condition check unit 165 . , and a display unit 170 .

구동 전압 상태 확인부(165)는 상기 제어 신호에 따라 FET(110)의 게이트 단자에 인가되는 전압에 따라 하이(High) 또는 로우(Low) 신호인 제1 출력 신호(Y1)를 생성하여 고장 판단부(160)로 출력한다. The driving voltage state check unit 165 determines a failure by generating a first output signal Y1 that is a high or low signal according to a voltage applied to the gate terminal of the FET 110 according to the control signal. output to the unit 160 .

부하 상태 확인부(155)는 상기 부하(180)에 인가된 전압에 따라 하이(High) 또는 로우(Low) 신호인 제2 출력 신호(Y2)를 생성하여 고장 판단부(160)로 출력한다. The load state check unit 155 generates a second output signal Y2 that is a high or low signal according to the voltage applied to the load 180 and outputs it to the failure determination unit 160 .

고장 판단부(160)는 상기 제1 출력 신호(Y1)와 상기 제2 출력 신호(Y2)를 비교하여 상기 FET의 고장을 판단하고, 그 결과를 표시부(170)로 전달하여 표시하게 한다. The failure determination unit 160 compares the first output signal Y1 with the second output signal Y2 to determine the failure of the FET, and transmits the result to the display unit 170 for display.

도 2는 본 발명의 실시 예에 따른 전기 회로의 입력단에 위치한 FET(110)의 고장 여부를 판단하기 위한 FET 고장 검출 회로(150)를 도시한 도면이다. FIG. 2 is a diagram illustrating a FET failure detection circuit 150 for determining whether or not a failure of the FET 110 located at the input terminal of the electric circuit according to an embodiment of the present invention.

먼저, 도 2에 도시된 FET(110)는 설명의 편의를 위해 P 채널 MOS FET를 사용하였다. First, the FET 110 shown in FIG. 2 uses a P-channel MOS FET for convenience of description.

다시 도 2를 참고하면, 본 발명의 실시 예에 따른 FET 고장 검출 회로(150)의 고장 판단부(160)는 FET(110)의 구동(턴 온/턴 오프 동작)을 제어하기 위해 제어 신호 발생부(115)로부터 게이트 단자에 인가되는 제어 신호(VG 전압)와 부하(180)의 센싱된 전류의 전압(VR)와의 비교를 통해 FET의 고장 여부를 판단할 수 있다. Referring back to FIG. 2 , the failure determination unit 160 of the FET failure detection circuit 150 according to an embodiment of the present invention generates a control signal to control the driving (turn on/turn off operation) of the FET 110 . Whether the FET has failed may be determined by comparing the control signal (V G voltage) applied to the gate terminal from the unit 115 and the voltage V R of the sensed current of the load 180 .

그럼 이하에서는 본 발명의 실시 예에 따라 FET(110)의 고장 여부를 판단하기 위한 구체적인 회로 구성을 살펴보기로 한다. Hereinafter, a detailed circuit configuration for determining whether the FET 110 has failed according to an embodiment of the present invention will be described.

먼저, 구동 전압 상태 확인부(165)는 일단이 상기 제어 신호 발생부(115)에 연결되는 전류 제한용 제1 저항(R1)(165a), 일단이 접지에 연결되는 풀 다운용 제2 저항(R2)(165c), 상기 상기 제어 신호 발생부(115)에서 발생되는 상기 제어 신호 신호에 따라 상기 제1 출력 신호(Y1)를 출력하는 제1 포토 커플러(U1)(165b)를 포함한다. 이때 상기 제1 포토 커플러(U1)(165b)의 1차측은 애노드가 상기 제1 저항(R1)(165a)의 타단에 연결되고, 캐소드는 접지에 연결되고, 상기 제1 포토 커플러의 2차즉은 컬렉터가 상기 제1 포토 커플러(U1)(165b)의 동작 전원(+5VDC)에 연결되고, 이미터는 상기 제2 저항(R2)(165c)의 타단에 연결된다. First, the driving voltage state check unit 165 includes a first resistor (R1) 165a for limiting current connected at one end to the control signal generator 115, and a second resistor for pull-down having one end connected to the ground ( R2) (165c), and a first photocoupler (U1) (165b) for outputting the first output signal (Y1) according to the control signal signal generated by the control signal generator 115 is included. At this time, in the primary side of the first photo coupler (U1) (165b), the anode is connected to the other end of the first resistor (R1) (165a), the cathode is connected to the ground, and the secondary of the first photo coupler is A collector is connected to the operating power (+5VDC) of the first photo couplers (U1) (165b), and the emitter is connected to the other end of the second resistor (R2) (165c).

그리고, 상기 부하 상태 확인부(155)는 상기 부하(180)에 인가된 전류를 센싱하고 일단이 상기 부하의 타단에 연결된 션드 저항(Shunt Resistor)(Rsense)(155a), 상기 션트 저항(Rsense)(155a)과 병렬로 연결되어 상기 션트 저항(Rsense)(155a)이 센싱한 전류를 전압으로 변환하여 센싱 전압(VR)으로 출력하는 전류 센서(155b), 일단이 접지에 연결된 풀 다운용 제3 저항(R3)(155d), 상기 센싱된 전압의 출력 여부에 따라 상기 제2 출력 신호(Y2)를 출력하는 제2 포토 커플러(U2)(155c)를 포함한다.In addition, the load state check unit 155 senses the current applied to the load 180 and includes a shunt resistor (R sense ) 155a, one end connected to the other end of the load, and the shunt resistor R A current sensor (155b) connected in parallel with the sense (155a) to convert the current sensed by the shunt resistor (R sense ) (155a) into a voltage and output it as a sensed voltage (V R ), a pool having one end connected to the ground a third resistor (R3) for down (155d), and a second photo coupler (U2) (155c) for outputting the second output signal (Y2) according to whether the sensed voltage is output.

상기 제2 포토 커플러(U2)(155c)의 애노드는 상기 전류 센서(155b)의 출력단에 연결되고, 상기 제2 포토 커플러(U2)(155c)의 캐소드는 접지에 연결되고, 상기 제2 포토 커플러(U2)(155c)의 컬렉터는 상기 제2 포토 커플러(U2)(155c)의 동작 전원(+5VDC)에 연결되고, 상기 제2 포토 커플러(U2)(155c)의 이미터는 상기 제3 저항(R3)(155d)의 타단에 연결된다. Anodes of the second photo couplers U2 and 155c are connected to an output terminal of the current sensor 155b, cathodes of the second photo couplers U2 and 155c are connected to ground, and the second photo coupler The collector of (U2) (155c) is connected to the operating power (+5VDC) of the second photo coupler (U2) (155c), and the emitter of the second photo coupler (U2) (155c) is the third resistor ( R3) is connected to the other end of (155d).

그리고, 상기 FET(110)의 소스는 상기 제1 직류 전원 단자(105)에 연결되고, 상기 FET(110)의 게이트는 상기 제1 저항(R1)(165a)의 타단에 연결되고, 상기 FET(110)의 드레인은 상기 션트 저항(155a)의 타단에 연결된다. And, the source of the FET 110 is connected to the first DC power supply terminal 105, the gate of the FET 110 is connected to the other end of the first resistor (R1) 165a, and the FET ( The drain of 110 is connected to the other end of the shunt resistor 155a.

상기 고장 판단부(160)는 제1 입력단이 상기 제3 저항의 타단에 연결되고, 제2 입력단이 상기 제2 저항의 일단에 연결되는 XOR 게이트(U3)(160a), 상기 XOR 게이트(U3)(160a)의 출력단에 연결되어 상기 XOR 게이트(U3)(160a)의 XOR 연산 출력이 하이(High) 신호 인지 또는 로우(Low) 신호인지에 따라 상기 FET의 고장 여부를 판단하고, 상기 FET로의 제어 신호와 상기 XOR 연산 출력에 따라 상기 FET의 고장 유형을 판단하고, 그 판단 결과를 상기 표시부(170)를 통해 표시하게 제어하는 제어부(160b)를 포함한다. The failure determination unit 160 includes an XOR gate (U3) (160a), wherein a first input terminal is connected to the other end of the third resistor, and a second input terminal is connected to one end of the second resistor (U3). It is connected to the output terminal of 160a and determines whether the FET is faulty depending on whether the XOR operation output of the XOR gate U3 and 160a is a high signal or a low signal, and controls the FET and a control unit 160b that determines a failure type of the FET according to a signal and an output of the XOR operation, and controls to display the determination result through the display unit 170 .

본 발명의 실시 예에 따라 상기 제어부(160b)는 상기 XOR 게이트(U3)(160a) 출력단의 출력이 하이(High) 신호이면, 상기 FET(110)의 상태를 고장으로 판단하고, 상기 상기 XOR 게이트(U3)(160a) 출력단의 출력이 로우(Low) 신호이면, 상기 FET(110)의 상태를 정상으로 판단한다. According to an embodiment of the present invention, when the output of the output terminal of the XOR gate (U3) 160a is a high signal, the controller 160b determines that the state of the FET 110 is a failure, and the XOR gate When the output of the (U3) (160a) output terminal is a low signal, it is determined that the state of the FET 110 is normal.

그리고, 본 발명의 실시 예에 따른 상기 제어부(160b)는 상기 제어 신호의 발생 여부와 상기 XOR 게이트(U3)(160a) 출력단의 신호를 비교하여 FET(110)의 고장 유형을 판단할 수 있다.In addition, the control unit 160b according to an embodiment of the present invention may determine the failure type of the FET 110 by comparing whether the control signal is generated or not and the signal at the output terminal of the XOR gate (U3) 160a.

구체적으로, 상기 제어부(160b)는 상기 제어 신호 발생부(115)에서 제어 신호(턴 온 신호)가 발생한 상태에서 상기 상기 XOR 게이트(U3)(160a) 출력단의 출력이 하이(High) 신호이면, 상기 FET(110)의 고장 유형을 FET 단락 상태로 판단하고, 상기 제어 신호가 발생하지 않은 상태(턴 오프 신호)에서 상기 상기 XOR 게이트(U3)(160a) 출력단의 출력이 하이(High) 신호이면, 상기 FET(110)의 고장 유형을 FET 도통 상태로 판단한다. Specifically, when the control signal (turn-on signal) is generated from the control signal generator 115 and the output of the XOR gate (U3) 160a output terminal is a high signal, If it is determined that the failure type of the FET 110 is a FET short-circuit state, and the output of the XOR gate (U3) 160a is a high signal in a state in which the control signal is not generated (turn-off signal) , it is determined that the failure type of the FET 110 is the FET conduction state.

상기 도 2를 다시 참조하면, 본 발명의 실시 예에서는 FET(110)의 고장 여부 판단할 때, 노이즈 및 전압 레벨을 동일하게 맞추기 위하여 포토 커플러(U1, U2)와 풀 다운(Pull down) 저항들(R2, R3)을 사용하였으며, 제1 포토 커플러(U1)의 입력단 저항(R1)은 제1 포토 커플러(U1)의 전류 제한용으로 설계에 맞는 적절한 값을 적용하였다. Referring back to FIG. 2, in the embodiment of the present invention, when determining whether the FET 110 has failed, photo couplers U1 and U2 and pull-down resistors are used to make noise and voltage levels equal. (R2, R3) was used, and the input resistance R1 of the first photo coupler U1 was applied with an appropriate value suitable for the design for limiting the current of the first photo coupler U1.

그럼, 이하에서는 상기 도 2에 도시된 FET(110)가 정상일 경우에 FET 고장 검출 회로(150)의 각 구성 별 신호 흐름을 설명하면 다음과 같다. Then, the signal flow for each configuration of the FET failure detection circuit 150 when the FET 110 shown in FIG. 2 is normal will be described below.

먼저, 제어 신호 발생부(115)에서 FET 구동 전압인 VG 전압을 인가하면 FET(110)의 게이트(GATE) 단자에 연결된 제1 포토 커플러(U1)(165b)가 턴 온(TURN ON)되고 2차측에는 하이(HIGH) 신호가 제1 출력 신호(Y1)로 생성된다. 그리고, 상기 VG 전압에 의해 FET(110)가 턴 온(TURN ON)됨으로써, 부하(180)에 센싱된 전압과 연결된 제2 포토 커플러(U2)(155c)도 턴 온(TURN ON)이 되고 마찬가지로 2차측에 하이(HIGH) 신호가 제2 출력 신호(Y2)로 생성된다.First, when the control signal generator 115 applies the FET driving voltage V G , the first photo couplers U1 and 165b connected to the gate terminal of the FET 110 are turned on. On the secondary side, a HIGH signal is generated as the first output signal Y1. And, as the FET 110 is turned on by the V G voltage, the second photo couplers U2 and 155c connected to the voltage sensed by the load 180 are also turned on. Similarly, a HIGH signal is generated as the second output signal Y2 on the secondary side.

상술한 제1 포토 커플러(U1)(165b)의 제1 출력 신호(Y1)인 하이(HIGH)신호와 제2 포토 커플러(U2)(155c) 제2 출력 신호(Y2)인 하이(HIGH)신호는 XOR 게이트(GATE)(U3)(160a)로 입력되고, XOR 연산 결과 로우(LOW) 신호로 제어부(160b)로 출력된다. 상기 로우(LOW)신호를 입력 받은 제어부(160b)는 상기 FET(110)를 정상으로 판단한다. 즉, 본 발명의 실시 예에 따른 XOR 게이트(GATE)(U3)(160a)는 FET(110)의 VG 전압과 VR 전압 중 어느 하나라도 동일한 신호가 발생하지 않으면 하이(HIGH) 신호를 출력하게 된다. 따라서, 제어부(160b)는 상기 XOR 게이트(GATE)(U3)(160a)의 출력이 하이(HIGH) 신호일 경우, 상기 FET(110)를 고장으로 판단하고, 로우(LOW) 신호일 경우에는 상기 FET(110)를 정상으로 판단한다. A high signal that is the first output signal Y1 of the first photocouplers U1 and 165b and a HIGH signal that is the second output signal Y2 of the second photocouplers U2 and 155c is input to the XOR gate (GATE) (U3) 160a, and is output to the controller 160b as a LOW signal as a result of the XOR operation. The control unit 160b receiving the LOW signal determines that the FET 110 is normal. That is, the XOR gate (GATE) (U3) 160a according to the embodiment of the present invention outputs a HIGH signal when the same signal is not generated at any one of the V G voltage and the V R voltage of the FET 110 . will do Therefore, when the output of the XOR gate (GATE) (U3) 160a is a HIGH signal, the controller 160b determines that the FET 110 is a failure, and when it is a LOW signal, the FET ( 110) is considered normal.

그리고, 본 발명의 실시 예에 따른 제어부(160b)는 FET의 고장 유형을 판단할 수 있다. And, the control unit 160b according to an embodiment of the present invention may determine the failure type of the FET.

먼저, 첫 번째 FET의 고장 유형인 FET 단락의 경우를 설명한다. First, the case of FET short circuit, which is a failure type of the first FET, will be described.

FET(110)가 단락 될 경우에는 제어 신호 발생부(115)로부터 FET(110)의 구동(TURN ON)을 위한 제어 신호인 구동 전압 VG를 인가했음에도 불구하고 부하(180)의 출력이 없는 상태이다.When the FET 110 is short-circuited, there is no output of the load 180 despite the application of the driving voltage V G , which is a control signal for driving the FET 110 , from the control signal generator 115 . am.

따라서, 본 발명의 실시 예에 따른 FET 고장 검출 회로(150)에서는 FET(110)를 턴 온(TURN ON) 하기 위한 VG 전압을 인가하여 제1 포토 커플러(U1)(165b)을 턴 온(TURN ON) 시켜 2차측 출력인 제1 출력 신호(Y1)가 하이(HIGH)(+5VDC) 상태이지만, FET(110)가 단락 된 상태인 경우에는, 전류 센서(155b)에 의해 부하(180)측에 대해 센싱된 센싱 전압 VR은 로우(LOW) 상태가 되어 제2 포토 커플러(U2)(155c)를 턴 온(TURN ON) 시키지 못한다. 그렇기 때문에 제2 포토 커플러(U2)(155C)의 2차측 출력은 로우(LOW) 상태로 유지되고 XOR 게이트(U3)(160a)의 두 개의 입력단 중 제1 입력단으로는 하이(HIGH) 신호(Y1)가, 제2 입력단으로 로우(LOW) 신호(Y2)가 입력되고, 두 개의 입력단으로 입력된 신호를 XOR 연산결과 하이(HIGH) 신호가 출력되고, 제어부(160B)는 FET(110)의 고장을 검출한다. Therefore, in the FET failure detection circuit 150 according to the embodiment of the present invention, the V G voltage for turning on the FET 110 is applied to turn on the first photo couplers U1 and 165b. TURN ON) and the first output signal Y1, which is the secondary output, is in a high (HIGH) (+5VDC) state, but when the FET 110 is in a short-circuited state, the load 180 by the current sensor 155b The sensing voltage V R sensed with respect to the side is in a low state and does not turn on the second photo couplers U2 and 155c. Therefore, the secondary-side output of the second photo coupler (U2) (155C) is maintained in a low state, and a high (HIGH) signal (Y1) to the first of the two input terminals of the XOR gate (U3) 160a ), a low (LOW) signal (Y2) is input to the second input terminal, a high (HIGH) signal is outputted as a result of XORing the signals input to the two input terminals, and the control unit 160B causes the FET 110 to fail. to detect

두 번째 FET의 고장 유형인 FET 도통의 경우를 설명한다. The case of FET conduction, which is a failure type of the second FET, will be described.

FET(110)가 도통 될 경우에는 제어 신호 발생부(115)로부터 FET(110)의 구동을 위한 제어 신호인 구동 전압 VG를 인가하지 않았는데도(TURN OFF), 부하(180)의 출력이 발생하는 상태이다.When the FET 110 conducts, the output of the load 180 is generated even when the driving voltage V G , which is a control signal for driving the FET 110, is not applied from the control signal generator 115 (TURN OFF). is the state

따라서, 본 발명의 실시 예에 따른 FET 고장 검출 회로(150)에서는 FET(110)를 턴 온(TURN ON) 하기 위한 VG 전압을 인가하지 않았으므로, 제1 포토 커플러(U1)(165b)는 턴 오프(TURN OFF)된 상태이고 이에 따라 2차측 출력 Y1도 로우(LOW) 신호 상태로 유지된다.Therefore, in the FET failure detection circuit 150 according to the embodiment of the present invention, since the V G voltage for turning on the FET 110 is not applied, the first photo coupler (U1) (165b) is It is turned off (TURN OFF), and accordingly, the secondary side output Y1 is also maintained as a low signal state.

또한 FET(110)가 도통 된 상태라면 부하(180)측 전류 센서(155b)의 센싱 전압 VR은 하이(HIGH) 신호 상태로 제2 포토 커플러(U2)(155c)를 턴 온(TURN ON) 시킴으로써 제2 포토 커플러(U2)(155c)의 2차측 출력인 Y2는 하이(HIGH) 신호 상태로 유지된다. 따라서, XOR 게이트(U3)(160a)의 두 개의 입력단 중 제1 입력단으로는 로우(LOW) 신호(Y1), 제2 입력단으로는 하이(HIGH) 신호(Y2)가 입력되고, 두 개의 입력단으로 입력된 신호를 XOR 연산결과 하이(HIGH) 신호가 출력되고, 제어부(160B)는 FET(110)의 고장을 검출한다. In addition, if the FET 110 is in a conductive state, the sensing voltage V R of the current sensor 155b on the load 180 side turns on the second photo coupler U2 and 155c in a HIGH signal state. By doing so, the secondary-side output Y2 of the second photo coupler (U2) 155c is maintained in a high signal state. Accordingly, among the two input terminals of the XOR gate (U3) 160a, a LOW signal Y1 is input to the first input terminal, and a HIGH signal Y2 is input to the second input terminal, and is input to the two input terminals. A HIGH signal is output as a result of XORing the input signal, and the controller 160B detects a failure of the FET 110 .

도 3은 본 발명의 실시 예에 따른 FET 고장 검출 회로(150)의 동작 흐름도이다. 3 is an operation flowchart of the FET failure detection circuit 150 according to an embodiment of the present invention.

S100단계에서 직류 전원이 발생하고, S105단계에서 FET(110)가 턴 온된 상태라면, S110단계에서 제1 포토 커플러(165a)가 턴 온되고, S115단계에서 제1 출력 신호(Y1)을 하이(HIGH) 신호로 출력한다. S120단계에서 제2 포토 커플러(155c)가 턴 온되면, S125단계에서 제2 출력 신호(Y2)를 하이(HIGH) 신호로 출력하고, 상기 제2 포토 커플러(155c)가 턴 오프 상태라면, S130단계에서 제2 출력 신호(Y2)를 로우(LOW) 신호로 출력한다. If DC power is generated in step S100 and the FET 110 is turned on in step S105, the first photocoupler 165a is turned on in step S110 and the first output signal Y1 is set to high ( HIGH) signal. When the second photocoupler 155c is turned on in step S120, the second output signal Y2 is output as a HIGH signal in step S125, and if the second photocoupler 155c is turned off, S130 In the step, the second output signal Y2 is output as a low signal.

S135단계에서 XOR 게이트(160a)는 상기 제1 출력 신호(Y1)과 상기 제2 출력 신호(Y2)를 XOR 연산하고, S140단계에서 XOR 연산 결과가 로우(LOW) 신호라면, S145에서 FET(110)를 정상으로 판단하고, 상기 XOR 연산 결과가 하이(HIGH) 신호라면, S150단계에서 FET(110)를 고장으로 판단한다. In step S135, the XOR gate 160a performs an XOR operation on the first output signal Y1 and the second output signal Y2. If the result of the XOR operation in step S140 is a low signal, in step S145, the FET 110 ) is determined to be normal, and if the result of the XOR operation is a HIGH signal, it is determined that the FET 110 is faulty in step S150.

반면, 상기 S105단계의 검사 결과, FET(110)가 턴 오프되었다면, S155단계에서 제1 포토 커플러(165a)가 턴 오프되고, S160단계에서 제1 출력 신호(Y1)을 로우(LOW) 신호로 출력한다. S165단계에서 제2 포토 커플러(155c)가 턴 온상태라면, S175단계에서 제2 출력 신호(Y2)를 하이(HIGH) 신호로 출력하고, 상기 제2 포토 커플러(155c)가 턴 오프 상태라면, S170단계에서 제2 출력 신호(Y2)를 로우(LOW) 신호로 출력한다. On the other hand, as a result of the inspection in step S105, if the FET 110 is turned off, the first photo coupler 165a is turned off in step S155, and the first output signal Y1 is converted to a low signal in step S160. print out If the second photocoupler 155c is turned on in step S165, the second output signal Y2 is output as a HIGH signal in step S175, and if the second photocoupler 155c is turned off, In step S170, the second output signal Y2 is output as a low signal.

S180단계에서 XOR 게이트(160a)는 상기 제1 출력 신호(Y1)과 상기 제2 출력 신호(Y2)를 XOR 연산하고, S185단계에서 XOR 연산 결과가 로우(LOW) 신호라면, S195에서 FET(110)를 정상으로 판단하고, 상기 XOR 연산 결과가 하이(HIGH) 신호라면, S190단계에서 FET(110)를 고장으로 판단한다. In step S180, the XOR gate 160a performs an XOR operation on the first output signal Y1 and the second output signal Y2. If the result of the XOR operation in step S185 is a low signal, in step S195, the FET 110 ) is determined to be normal, and if the result of the XOR operation is a HIGH signal, it is determined that the FET 110 is faulty in step S190.

또한, 상술한 본 발명의 다양한 실시 예들에 따른 동작 방법은 프로그램으로 구현되어 다양한 비일시적 판독 가능 매체(non-transitory computer readable medium)에 저장되어 제공될 수 있다. 비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.In addition, the above-described operating method according to various embodiments of the present invention may be implemented as a program and stored in various non-transitory computer readable media to be provided. The non-transitory readable medium refers to a medium that stores data semi-permanently, rather than a medium that stores data for a short moment, such as a register, cache, memory, and the like, and can be read by a device. Specifically, the various applications or programs described above may be provided by being stored in a non-transitory readable medium such as a CD, DVD, hard disk, Blu-ray disk, USB, memory card, ROM, and the like.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In addition, although preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the specific embodiments described above, and the technical field to which the present invention pertains without departing from the gist of the present invention as claimed in the claims In addition, various modifications are possible by those of ordinary skill in the art, and these modifications should not be individually understood from the technical spirit or perspective of the present invention.

Claims (10)

FET(Field Effect Transistor) 고장 검출 장치에 있어서,
일단이 음(-)극을 갖는 제1 직류 전원 단자에 연결된 부하;
양(+)극을 갖는 제2 직류 전원 단자;
제어 신호에 따라 상기 부하로의 상기 제2 직류 전원 단자의 직류 전원 흐름을 온/오프 시키는 FET;
상기 FET의 턴 온/턴 오프를 제어하기 위한 상기 제어 신호를 발생시키는 제어 신호 발생부;
상기 제어 신호에 따라 하이(High) 또는 로우(Low) 신호인 제1 출력 신호를 출력하는 구동 전압 상태 확인부;
상기 부하에 인가된 전압에 따라 하이(High) 또는 로우(Low) 신호인 제2 출력 신호를 출력하는 부하 상태 확인부;
상기 제1 출력 신호와 상기 제2 출력 신호를 비교하여 상기 FET의 고장을 판단하는 고장 판단부; 및
상기 FET의 고장 판단 결과를 표시하는 표시부를 포함하는 FET 고장 검출 장치.
A FET (Field Effect Transistor) failure detection device, comprising:
a load having one end connected to a first DC power terminal having a negative (-) pole;
a second DC power terminal having a positive (+) pole;
an FET for turning on/off the DC power flow of the second DC power supply terminal to the load according to a control signal;
a control signal generator for generating the control signal for controlling turn-on/turn-off of the FET;
a driving voltage state check unit for outputting a first output signal that is a high or low signal according to the control signal;
a load state check unit for outputting a second output signal that is a high or low signal according to the voltage applied to the load;
a failure determination unit comparing the first output signal and the second output signal to determine a failure of the FET; and
FET failure detection device including a display unit for displaying the failure determination result of the FET.
 제1항에 있어서,
상기 구동 전압 상태 확인부는,
일단이 상기 제어 신호 발생부에 연결되는 전류 제한용 제1 저항;
일단이 접지에 연결되는 풀 다운용 제2 저항; 및
상기 제어 신호 발생부에서 발생되는 상기 제어 신호 신호에 따라 상기 제1 출력 신호를 출력하는 제1 포토 커플러;를 포함하고,
상기 제1 포토 커플러의 1차측은 애노드가 상기 제1 저항의 타단에 연결?斌?, 캐소드는 접지에 연결되고, 상기 제1 포토 커플러의 2차즉은 컬렉터가 상기 제1 포토 커플러의 동작 전원에 연결되고, 이미터는 상기 제2 저항의 타단에 연결됨을 특징으로 하는 FET 고장 검출 장치.
According to claim 1,
The driving voltage state check unit,
a first resistor having one end connected to the control signal generator for limiting current;
a second resistor for pull-down whose one end is connected to ground; and
a first photo coupler for outputting the first output signal according to the control signal signal generated by the control signal generator;
In the primary side of the first photocoupler, the anode is connected to the other end of the first resistor, the cathode is connected to the ground, and the secondary, that is, the collector of the first photocoupler is connected to the operating power of the first photocoupler. connected, and the emitter is connected to the other end of the second resistor.
 제2항에 있어서,
상기 부하 상태 확인부는,
상기 부하에 인가된 전류를 센싱하고 일단이 상기 부하의 타단에 연결된 션드 저항(Shunt Resistor)(Rsense);
상기 션트 저항과 병렬로 연결되어 상기 션트 저항이 센싱한 전류를 전압으로 변환하여 센싱 전압(VR)으로 출력하는 전류 센서;
일단이 접지에 연결된 풀 다운용 제3 저항;및
상기 센싱된 전압의 출력 여부에 따라 상기 제2 출력 신호를 출력하는 제2 포토 커플러를 포함하고,
상기 제2 포토 커플러의 애노드는 상기 전류 센서의 출력단에 연결되고, 상기 제2 포토 커플러의 캐소드는 접지에 연결되고, 상기 제2 포토 커플러의 컬렉터는 상기 제2 포토 커플러의 동작 전원에 연결되고, 상기 제2 포토 커플러의 이미터는 상기 제3 저항의 타단에 연결됨을 특징으로 하는 FET 고장 검출 장치.
3. The method of claim 2,
The load state check unit,
a shunt resistor sensing the current applied to the load and having one end connected to the other end of the load (Shunt Resistor) (R sense );
a current sensor connected in parallel with the shunt resistor to convert the current sensed by the shunt resistor into a voltage and output it as a sensed voltage (V R );
a third resistor for pull down, one end of which is connected to ground; and
and a second photo coupler for outputting the second output signal according to whether the sensed voltage is output,
The anode of the second photo coupler is connected to the output terminal of the current sensor, the cathode of the second photo coupler is connected to the ground, and the collector of the second photo coupler is connected to the operating power of the second photo coupler, The emitter of the second photo coupler is connected to the other end of the third resistor.
 제3항에 있어서,
상기 FET는 P채널 MOS FET임을 특징으로 하고,
상기 FET의 소스는 상기 제1 직류 전원 단자에 연결되고, 상기 FET의 게이트는 상기 제1 저항의 타단에 연결되고, 상기 FET의 드레인은 상기 션트 저항의 타단에 연결됨을 특징으로 하는 FET 고장 검출 장치.
4. The method of claim 3,
The FET is characterized in that it is a P-channel MOS FET,
A source of the FET is connected to the first DC power supply terminal, a gate of the FET is connected to the other end of the first resistor, and a drain of the FET is connected to the other end of the shunt resistor. .
 제4항에 있어서,
상기 고장 판단부는,
제1 입력단이 상기 제3 저항의 타단에 연결되고, 제2 입력단이 상기 제2 저항의 일단에 연결되는 XOR 게이트;
상기 XOR 게이트의 출력단에 연결되어 상기 XOR 게이트의 XOR 연산 출력이 하이(High) 신호 인지 또는 로우(Low) 신호인지에 따라 상기 FET의 고장 여부를 판단하고, 상기 FET로의 제어 신호와 상기 XOR 연산 출력에 따라 상기 FET의 고장 유형을 판단하고, 그 판단 결과를 상기 표시부를 통해 표시하게 제어하는 제어부를 포함함을 특징으로 하는 하는 FET 고장 검출 장치.
5. The method of claim 4,
The failure determination unit,
an XOR gate having a first input connected to the other end of the third resistor and a second input connected to one end of the second resistor;
It is connected to the output terminal of the XOR gate to determine whether the FET has failed depending on whether the XOR operation output of the XOR gate is a high signal or a low signal, and a control signal to the FET and the XOR operation output FET failure detection apparatus according to claim 1, characterized in that it determines the failure type of the FET, and comprising a control unit for controlling the determination result to be displayed through the display unit.
 제5항에 있어서,
상기 제어부는,
상기 출력단의 출력이 하이(High) 신호이면, 상기 FET의 상태를 고장으로 판단하고,
상기 출력단의 출력이 로우(Low) 신호이면, 상기 FET의 상태를 정상으로 판단함을 특징으로 하는 FET 고장 검출 장치.
6. The method of claim 5,
The control unit is
If the output of the output stage is a high signal, it is determined that the state of the FET is a failure,
FET failure detection device, characterized in that when the output of the output terminal is a low signal, it is determined that the state of the FET is normal.
 제6항에 있어서,
상기 제어부는,
상기 제어 신호가 발생한 상태에서 상기 출력단의 출력이 하이(High) 신호이면, 상기 FET의 고장 유형을 FET 단락 상태로 판단하고,
상기 제어 신호가 발생하지 않은 상태에서 상기 출력단의 출력이 하이(High) 신호이면, 상기 FET의 고장 유형을 FET 도통 상태로 판단함을 특징으로 하는 FET 고장 검출 장치.
7. The method of claim 6,
The control unit is
When the output of the output terminal is a high signal in the state in which the control signal is generated, it is determined that the failure type of the FET is a FET short-circuit state,
FET failure detection device, characterized in that when the output of the output terminal is a high signal in a state in which the control signal is not generated, the failure type of the FET is determined as a FET conduction state.
 부하로 공급될 직류 전원에 대해 스위칭을 수행하는 FET의 고장 검출 방법에 있어서,
상기 직류 전원을 발생하는 단계;
상기 FET의 턴 온/턴 오프를 제어하기 위한 제어 신호를 발생하는 단계;
상기 제어 신호에 따라 상기 FET가 턴 온 또는 턴 오프되는 단계;
상기 FET의 턴 온 또는 턴 오프에 따라 하이(High) 또는 로우(Low) 신호인 제1 출력 신호를 출력하는 단계;
상기 부하에 인가된 전압에 따라 하이(High) 또는 로우(Low) 신호인 제2 출력 신호를 출력하는 단계; 및
상기 제1 출력 신호와 상기 제2 출력 신호를 비교하여 상기 FET의 고장 여부를 판단하는 단계를 포함하는 FET 고장 검출 방법.
A method for detecting a failure of an FET for performing switching on a DC power to be supplied to a load, the method comprising:
generating the DC power;
generating a control signal for controlling turn on/off of the FET;
turning on or off the FET according to the control signal;
outputting a first output signal that is a high or low signal according to turn-on or turn-off of the FET;
outputting a second output signal that is a high or low signal according to the voltage applied to the load; and
and determining whether the FET has failed by comparing the first output signal with the second output signal.
 제8항에 있어서,
상기 FET의 고장 여부를 판단하는 단계는,
상기 제1 출력 신호와 상기 제2 출력 신호를 XOR 연산하는 단계;
상기 XOR 연산 출력이 하이(High) 신호 인지 또는 로우(Low) 신호 인지에 따라 상기 FET의 고장 여부를 판단하는 단계;및
상기 FET로의 제어 신호와 상기 XOR 연산 출력에 따라 상기 FET의 고장 유형을 판단하는 단계를 포함함을 특징으로 하는 FET 고장 검출 방법.
9. The method of claim 8,
The step of determining whether the FET is faulty is
performing an XOR operation on the first output signal and the second output signal;
determining whether the FET has failed according to whether the XOR operation output is a high signal or a low signal; and
and determining a failure type of the FET according to a control signal to the FET and an output of the XOR operation.
 제9항에 있어서,
상기 FET의 고장 여부를 판단하는 단계는,
상기 XOR 연산의 출력이 하이(High) 신호이면, 상기 FET의 상태를 고장으로 판단하고, 상기 XOR 연산의 출력이 로우(Low) 신호이면, 상기 FET의 상태를 정상으로 판단하는 단계를 포함함을 특징으로 하는 FET 고장 검출 방법.
10. The method of claim 9,
The step of determining whether the FET is faulty is
If the output of the XOR operation is a high signal, determining the state of the FET as a failure, and if the output of the XOR operation is a low signal, determining the state of the FET as normal. FET failure detection method characterized.
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