KR20220039277A - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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KR20220039277A
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Abstract

본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 시스템은 복수의 반도체 메모리들을 포함하는 메모리 장치; 및 상기 복수의 반도체 메모리들 각각의 모바일 이온량에 기초하여 상기 복수의 반도체 메모리들 각각의 가비지 컬렉션 동작의 수행 주기를 설정하고, 설정된 상기 수행 주기에 기초하여 상기 복수의 반도체 메모리들의 상기 가비지 컬렉션 동작을 제어하는 컨트롤러를 포함한다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{Memory system and operating method of the memory system}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 메모리 장치에 포함된 반도체 메모리 장치들 각각의 리텐션 특성에 따라 가비지 컬렉션 동작을 수행하는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 시스템은 복수의 반도체 메모리들을 포함하는 메모리 장치; 및 상기 복수의 반도체 메모리들 각각의 모바일 이온량에 기초하여 상기 복수의 반도체 메모리들 각각의 가비지 컬렉션 동작의 수행 주기를 설정하고, 설정된 상기 수행 주기에 기초하여 상기 복수의 반도체 메모리들의 상기 가비지 컬렉션 동작을 제어하는 컨트롤러를 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법은 복수의 반도체 메모리들을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하기 위한 컨트롤러가 제공되는 단계; 상기 복수의 반도체 메모리들 각각에 대하여 프로그램 동작을 수행하는 단계; 상기 프로그램 동작이 완료된 후 상기 복수의 반도체 메모리들 각각에 대한 리드 동작을 수행하는 단계; 상기 리드 동작 결과에 기초하여 페일 비트를 검출하여 카운트하는 단계; 상기 카운트된 상기 페일 비트의 수에 기초하여 상기 복수의 반도체 메모리들 각각의 모바일 이온량을 측정하는 단계; 및 상기 복수의 반도체 메모리들 각각의 상기 모바일 이온량에 대한 정보를 상기 복수의 반도체 메모리들 각각의 캠 블록 또는 상기 컨트롤러에 저장하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법은 복수의 반도체 메모리들 각각에 포함된 캠 블록에 저장된 모바일 이온량을 리드하여 컨트롤러의 가비지 컬렉션 제어부에 저장하는 단계; 상기 가비지 컬렉션 제어부에 저장된 상기 복수의 반도체 메모리들 각각의 상기 모바일 이온량에 기초하여 상기 복수의 반도체 메모리들 각각의 가비지 컬렉션 동작의 수행 주기를 설정하는 단계; 및 상기 복수의 반도체 메모리들 중 상기 가비지 컬렉션 동작의 수행 주기에 도달한 반도체 메모리의 상기 가비지 컬렉션 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 메모리 장치에 포함된 복수의 반도체 메모리 장치들 각각의 리텐션 특성을 판단하고, 판단된 리텐션 특성에 기초하여 가비지 컬렉션 동작 주기를 설정함으로써 메모리 시스템에 저장된 데이터의 신뢰성을 개선할 수 있다. 또한, 최적화된 가비지 컬렉션 동작 주기에 따라 리드 동작 시 방어 알고리즘 수행 횟수가 감소되어 리드 동작 성능을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 6은 본 발명의 제1 실시 예에 따른 모바일 이온량을 측정하는 방법을 설명하기 위한 순서도이다.
도 7은 메모리 셀들의 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
도 8은 본 발명은 제2 실시 예에 따른 모바일 이온량을 측정하는 방법을 설명하기 위한 순서도이다.
도 9는 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100) 및 컨트롤러(Controller; 1200)를 포함한다.
메모리 장치(1100)는 복수의 반도체 메모리(Semiconductor Memory; 100)들을 포함한다. 복수의 반도체 메모리(100)들은 복수의 그룹들로 분할될 수 있다.
복수의 반도체 메모리들(100)은 데이터를 저장할 수 있는 복수의 메모리 블록들을 포함하며, 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 캠(CAM; Content Addressable Memory) 블록으로 이용할 수 있다. 일 실시 예에서, 캠 블록은 해당 반도체 메모리의 모바일 이온량에 대한 데이터를 저장할 수 있다.
도 1에서, 복수의 그룹들은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리(100)는 도 3을 참조하여 후술하도록 한다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(Host; 1400)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1400)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1400)로부터 수신되는 요청에 응답하여 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1400) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 또한 컨트롤러(1200)는 메모리 장치(1100)를 구성하는 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션(GC: Garbage Collection) 동작의 수행 주기를 설정하고, 수행 주기에 기초하여 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션 동작을 제어한다. 가비지 컬렉션 동작은 반도체 메모리에 포함된 복수의 메모리 블록들 중 유효 데이터를 저장하고 있는 적어도 하나 이상의 빅팀 블록을 선택하고, 선택된 빅팀 블록에 저장된 데이터들 중 유효 데이터만을 카피하여 복수의 메모리 블록들 중 소거 상태인 타겟 블록에 저장한 후, 선택된 빅팀 블록을 소거시키는 동작이다.
일 실시 예에서, 컨트롤러(1200)는 복수의 반도체 메모리들(100) 각각의 모바일 이온량에 대한 데이터를 저장한다. 컨트롤러(1200)는 복수의 반도체 메모리들(100) 각각의 모바일 이온량에 기초하여 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션 동작의 수행 주기를 설정한다. 컨트롤러(1200)는 설정된 수행 주기에 기초하여 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션 동작을 제어한다. 다른 실시 예에서, 컨트롤러(1200)는 복수의 반도체 메모리들(100) 각각에 저장된 모바일 이온량에 대한 데이터를 수신한다. 컨트롤러(1200)는 수신된 복수의 반도체 메모리들(100) 각각의 모바일 이온량에 대한 데이터에 기초하여 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션 동작의 수행 주기를 설정한다. 컨트롤러(1200)는 설정된 수행 주기에 기초하여 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션 동작을 제어한다.
상술한 메모리 시스템(1000)은 버퍼 메모리(Buffer memory)가 추가적으로 구비되어 설계될 수 있다.
호스트(1400)는 메모리 시스템(1000)을 제어한다. 호스트(1400)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1400)는 메모리 시스템(1000)의 쓰기 동작, 읽기 동작, 소거 동작 등을 커맨드를 통해 요청할 수 있다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(1400)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 2를 참고하면, 컨트롤러(1200)는 호스트 제어부(1210), 프로세서(1220), 메모리 버퍼부(1230), 에러 정정부(1240), 플래쉬 제어부(1250), 및 버스(1310)를 포함할 수 있다.
버스(1310)는 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
호스트 제어부(1210)는 도 1의 호스트(1400)와 메모리 버퍼부(1230) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어부(1210)는 호스트(1400)로부터 입력된 데이터를 메모리 버퍼부(1230)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어부(1210)는 메모리 버퍼부(1230)에 버퍼링(buffering)된 데이터를 호스트(1400)로 출력하는 동작을 제어할 수 있다. 호스트 제어부(1210)는 호스트 인터페이스를 포함하여 구성될 수 있다.
프로세서(1220)는 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1220)는 호스트 제어부(1210)를 통해 도 1의 호스트(1400)와 통신하고, 플래쉬 제어부(1250)를 통해 도 1의 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서(1220)는 메모리 버퍼부(1230)를 제어할 수 있다. 프로세서(1220)는 메모리 버퍼부(1230)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
프로세서(1220)는 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함, 1221) 및 가비지 컬렉션 제어부(1222)을 포함하여 구성될 수 있다.
플래시 변환 계층(FTL; 1221)은 메모리 버퍼부(1230)에 저장된 펌웨어(firmware)를 구동시킨다. 또한 플래시 변환 계층(FTL; 1221)은 데이터 쓰기 동작시 도 1의 호스트(1400)로부터 입력된 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 또한 플래시 변환 계층(FTL; 1221)은 데이터 읽기 동작시 호스트(1400)로부터 입력된 논리 어드레스에 맵핑된 물리 어드레스를 확인한다.
가비지 컬렉션 제어부(1222)는 도 1에 도시된 복수의 반도체 메모리들(100) 각각의 모바일 이온량에 대한 데이터를 저장하고, 저장된 모바일 이온량에 대한 데이터에 기초하여 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션 동작의 수행 주기를 설정한다. 또한, 가비지 컬렉션 제어부(1222)는 설정된 수행 주기에 기초하여 각 반도체 메모리들(100)이 가비지 컬렉션 동작을 수행하도록 반도체 메모리들(100)을 제어할 수 있다.
가비지 컬렉션 제어부(1222)는 모바일 이온량 저장부(1223) 및 주기 설정부(1224)를 포함하여 구성될 수 있다.
모바일 이온량 저장부(1223)는 복수의 반도체 메모리들(100) 각각의 모바일 이온량에 대한 데이터를 저장한다. 일 실시 예에서, 모바일 이온량 저장부(1223)는 도 1의 메모리 장치(1100)의 웨이퍼 레벨 또는 패키징 레벨에서의 테스트 동작 시 수행되는 모바일 이온량 측정 동작에 의해 측정된 모바일 이온량에 대한 데이터가 저장될 수 있다. 다른 실시 예에서, 메모리 장치(1100)의 웨이퍼 레벨 또는 패키징 레벨에서의 테스트 동작 시 수행되는 모바일 이온량 측정 동작에 의해 측정된 모바일 이온량에 대한 데이터는 각 반도체 메모리(100)의 캠 블록에 저장되고, 메모리 시스템(1000)의 부팅 동작 시 각 반도체 메모리(100)의 캠 블록에 저장된 모바일 이온량에 대한 데이터가 리드된다. 리드된 각 반도체 메모리(100)의 모바일 이온량에 대한 데이터는 모바일 이온량 저장부(1223)에 저장될 수 있다.
주기 설정부(1224)는 모바일 이온량 저장부(1223)에 저장된 각 반도체 메모리들(100)의 모바일 이온량에 대한 데이터에 기초하여 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션 동작의 수행 주기를 설정한다.
메모리 버퍼부(1230)는 프로세서(1220)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1230)는 프로세서(1220)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1230)는 프로세서(1220)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1230)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다. 메모리 버퍼부(1230)는 프로세서(1220)에 의해 생성된 커맨드 큐를 저장할 수 있다.
에러 정정부(1240)는 에러 정정을 수행할 수 있다. 에러 정정부(1240)는 플래쉬 제어부(1250)를 통해 도 1의 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩된 데이터는 플래쉬 제어부(1250)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(1240)는 메모리 장치(1100)로부터 플래쉬 제어부(1250)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1240)는 플래쉬 제어부(1250)의 구성 요소로서 플래쉬 제어부(1250)에 포함될 수 있다.
일 실시 예에서, 리드 동작 시 에러 정정부(1240)에 의해 수행되는 에러 정정 디코딩 동작 결과 페일이 발생할 경우, 프로세서(1220)는 방어 알고리즘 동작을 수행하도록 도 1의 메모리 장치(1100)를 제어할 수 있다. 방어 알고리즘은 리트라이(read retry) 동작, eBoost 동작, 소프트 디코딩 동작과 같이 리드 전압을 조절하여 리드 동작을 재수행하고 리드 동작 시 에러 발생 비율을 감소시킨다.
플래쉬 제어부(1250)는 프로세서(1220)에서 생성된 커맨드 큐에 응답하여 메모리 장치(1100)를 제어하기 위한 내부 커맨드를 생성하여 출력한다. 플래쉬 제어부(1250)는 데이터 쓰기 동작 시 메모리 버퍼부(1230)에 버퍼링(buffering)된 데이터를 메모리 장치(1100)에 전송하여 프로그램하는 동작을 제어할 수 있다. 다른 예시로서 플래쉬 제어부(1250)는 읽기 동작시 커맨드 큐에 응답하여 메모리 장치(1100)로부터 리드 되어 출력된 데이터를 메모리 버퍼부(1230)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 플래쉬 제어부(1250)는 플래쉬 인터페이스를 포함하여 구성될 수 있다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 블록도이다.
도 3을 참조하면, 반도체 메모리(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함하는 메모리 셀 어레이(110), 복수의 메모리 블록들(BLK1~BLKz)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작, 또는 이레이즈 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150) 및 입출력 회로(160)를 포함한다.
주변회로(PERI)는 메모리 셀 어레이(110)의 하부 영역에 배치될 수 있다. 예를 들어, 기판 상에 주변회로(PERI)가 형성되고, 주변회로(PERI) 상에 메모리 셀 어레이(110)이 형성될 수 있다, 주변회로(PERI)와 메모리 셀 어레이(110)는 워드라인들(WLs)을 통해 서로 연결된다. 워드라인들(WLs)은 도전성 콘택 형성 공정으로 형성되며, 콘택 형성 공정 시 모바일 이온들이 발생하여 메모리 셀 어레이(110)에 포함된 메모리 셀들의 리텐션 특성을 저하시킬 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들을 포함한다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(non volatile) 메모리 셀들이다. 이는, 도 4 및 도 5를 참조하여 더욱 상세히 설명된다. 일 실시 예에서, 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록(BLK1)은 캠(CAM) 블록으로 이용할 수 있다. 캠 블록은 반도체 메모리(100)의 모바일 이온량에 대한 데이터를 저장할 수 있다. 모바일 이온량에 대한 데이터는 반도체 메모리(100)의 웨이퍼 레벨 또는 패키징 레벨에서 수행되는 테스트 동작, 즉 모바일 이온량 측정 동작 결과에 기초한 데이터이다. 모바일 이온량 측정 동작은 도 6 또는 도 8을 참조하여 후술하도록 한다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 커맨드(CMD)에 응답하여 리드 동작, 프로그램 동작, 또는 이레이즈 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
제어 회로(120)는 가비지 컬렉션 동작 시 다수의 메모리 블록들 중 선택된 메모리 블록, 즉 빅팀 블록에 저장된 유효 데이터를 소거 상태의 메모리 블록, 즉 타겟 블록에 프로그램하도록 주변 회로(PERI)를 제어한다. 제어 회로(120)는 타겟 블록의 프로그램 동작이 완료되면 빅팀 블록을 소거하도록 주변 회로(PERI)를 제어한다. 좀 더 상세하게는, 가비지 컬렉션 동작 시 제어 회로(120)는 빅팀 블록에 저장된 유효 데이터를 리드하여 도 1의 컨트롤러(1200)로 전송하도록 주변 회로(PERI)를 제어한다. 제어 회로(120)는 컨트롤러(1200)로부터 유효 데이터를 수신받아 타겟 블록에 프로그램하도록 주변 회로(PERI)를 제어한다. 컨트롤러(1200)로부터 수신되는 유효 데이터는 도 2의 에러 정정부(1240)에 의해 에러 정정 동작이 수행된 데이터일 수 있다. 제어 회로(120)는 타겟 블록에 대한 프로그램 동작 중 또는 프로그램 동작이 완료된 후, 빅팀 블록을 소거하도록 주변 회로(PERI)를 제어한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 이레이즈 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 이레이즈 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 셀 어레이(110)에서 선택된 메모리 블록의 로컬 라인들로 전달될 수 있도록 글로벌 라인들과 로컬 라인들을 연결한다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 셀 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들에 저장하기 위해 입력되는 데이터(DATA)에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터(DATA)를 리드하기 위하여 비트라인들(BL1~BLk)의 전압 또는 전류량을 센싱한다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터(DATA)를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터(DATA)가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 입력된 데이터(DATA)를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터(DATA)를 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터(DATA)를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(150)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 5를 참조하여 더 상세히 설명된다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다.
도 6은 본 발명의 제1 실시 예에 따른 모바일 이온량을 측정하는 방법을 설명하기 위한 순서도이다.
도 7은 메모리 셀들의 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
도 1 내지 도 7을 참조하여, 본 발명의 제1 실시 예에 따른 모바일 이온량을 측정하는 방법을 설명하면 다음과 같다.
모바일 이온량을 측정하는 측정 동작은 도 1에 도시된 메모리 장치(1100)에 포함된 반도체 메모리들(100)이 웨이퍼 상태인 웨이퍼 레벨 또는 복수의 반도체 메모리들(100)을 포함하는 메모리 장치(1100)와 컨트롤러(1200)를 패키징한 패키징 레벨에서 수행될 수 있다.
단계 S610에서, 반도체 메모리들(100) 각각은 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록 또는 전체 메모리 블록을 선택하여 랜덤 데이터 또는 솔리드 데이터를 프로그램한다. 랜덤 데이터 또는 솔리드 데이터를 프로그램하는 동작을 테스트 프로그램 동작으로 정의할 수 있다. 랜덤 데이터는 도 7과 같이 소거 상태(E), 다수의 프로그램 상태(P1 내지 P7)에 각각 대응하는 데이터가 균등하게 포함된 데이터일 수 있다. 솔리드 데이터는 다수의 프로그램 상태(P1 내지 P7) 중 설정된 하나의 프로그램 상태(예를 들어 P1)에 대응하는 데이터만이 포함된 데이터일 수 있다.
예를 들어, 반도체 메모리(100)의 페이지 버퍼 그룹(140)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 외부로부터 프로그램할 랜덤 데이터 또는 솔리드 데이터를 수신하여 임시 저장하고, 임시 저장된 데이터에 기초하여 비트라인들(BL1~BLk)의 전위 레벨을 조절한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급하여 프로그램 동작을 수행한다.
단계 S620에서, 상술한 단계 S610에서 프로그램 동작이 완료되고 설정 시간 후 반도체 메모리들(100) 각각은 랜덤 데이터 또는 솔리드 데이터가 프로그램된 적어도 하나의 메모리 블록 또는 전체 메모리 블록을 선택하여 데이터 리드 동작을 수행한다. 이를 테스트 리드 동작으로 정의할 수 있다.
예를 들어, 반도체 메모리(100)의 전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급한다.
페이지 버퍼 그룹(140)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 선택된 메모리 블록의 비트라인들(BL1~BLk)의 전압 또는 전류량을 센싱하여 리드 데이터를 래치한다.
페이지 버퍼 그룹(140)에 의해 래치된 리드 데이터는 컬럼 디코더(150) 및 입출력 회로(160)를 통해 외부로 출력될 수 있다.
단계 S630에서, 복수의 반도체 메모리들(100) 각각의 리드 페일 비트를 검출한다. 예를 들어, 단계 S610에서 프로그램한 랜덤 데이터와 단계 S620에서 리드된 데이터를 서로 비교하여 상이한 데이터의 수를 검출하여 리드 페일 비트를 검출할 수 있다. 예를 들어, 단계 S610에서 솔리드 데이터를 프로그램한 경우, 단계 S620에서 리드된 데이터 중 솔리드 데이터 이외의 데이터를 카운트하여 리드 페일 비트를 검출할 수 있다.
단계 S640에서 검출된 리드 페일 비트 수에 기초하여 복수의 반도체 메모리들(100) 각각의 모바일 이온량을 측정한다. 예를 들어 각 반도체 메모리(100)의 리드 페일 비트 수에 대응하는 모바일 이온량을 각 반도체 메모리(100)의 모바일 이온량으로 측정한다. 예를 들어, 리드 페일 비트 수가 클수록 대응하는 모바일 이온량은 증가하고, 리드 페일 비트 수가 작을 수록 대응하는 모바일 이온량은 감소한다.
단계 S650에서, 각 반도체 메모리의 모바일 이온량에 대한 데이터를 각 반도체 메모리(100)의 캠 블록(예를 들어 BLK1) 또는 컨트롤러(1200)의 모바일 이온량 저장부(1223)에 저장한다.
도 7은 메모리 셀들의 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
도 8은 본 발명은 제2 실시 예에 따른 모바일 이온량을 측정하는 방법을 설명하기 위한 순서도이다.
도 1 내지 도 5, 도 7 및 도 8을 참조하여, 본 발명의 제2 실시 예에 따른 모바일 이온량을 측정하는 방법을 설명하면 다음과 같다.
모바일 이온량을 측정하는 측정 동작은 도 1에 도시된 메모리 장치(1100)에 포함된 반도체 메모리들(100)이 웨이퍼 상태인 웨이퍼 레벨 또는 복수의 반도체 메모리들(100)을 포함하는 메모리 장치(1100)와 컨트롤러(1200)를 패키징한 패키징 레벨에서 수행될 수 있다.
단계 S810에서, 반도체 메모리들(100) 각각은 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록 또는 전체 메모리 블록을 선택하여 랜덤 데이터 또는 솔리드 데이터를 프로그램한다. 랜덤 데이터 또는 솔리드 데이터를 프로그램하는 동작을 테스트 프로그램 동작으로 정의할 수 있다. 랜덤 데이터는 도 7과 같이 소거 상태(E), 다수의 프로그램 상태(P1 내지 P7)에 각각 대응하는 데이터가 균등하게 포함된 데이터일 수 있다. 솔리드 데이터는 다수의 프로그램 상태(P1 내지 P7) 중 설정된 하나의 프로그램 상태(예를 들어 P1)에 대응하는 데이터만이 포함된 데이터일 수 있다.
예를 들어, 반도체 메모리(100)의 페이지 버퍼 그룹(140)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 외부로부터 프로그램할 랜덤 데이터 또는 솔리드 데이터를 수신하여 임시 저장하고, 임시 저장된 데이터에 기초하여 비트라인들(BL1~BLk)의 전위 레벨을 조절한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급하여 프로그램 동작을 수행한다.
단계 S820에서, 상술한 단계 S610에서 프로그램 동작이 완료된 후, 설정 시간 동안 반도체 메모리들(100)이 형성된 웨이퍼 또는 메모리 장치(1100) 및 컨트롤러(1200)가 패키징된 패키지 칩을 오븐 내에서 베이킹(baking) 동작을 수행한다. 즉, 설정 시간 동안 반도체 메모리들(100)이 형성된 웨이퍼 또는 메모리 장치(1100) 및 컨트롤러(1200)가 패키징된 패키지 칩에 설정 온도를 가한다.
이 후, 반도체 메모리들(100) 각각은 랜덤 데이터 또는 솔리드 데이터가 프로그램된 적어도 하나의 메모리 블록 또는 전체 메모리 블록을 선택하여 데이터 리드 동작을 수행한다. 이를 테스트 리드 동작으로 정의할 수 있다.
예를 들어, 반도체 메모리(100)의 전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급한다.
페이지 버퍼 그룹(140)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 선택된 메모리 블록의 비트라인들(BL1~BLk)의 전압 또는 전류량을 센싱하여 리드 데이터를 래치한다.
페이지 버퍼 그룹(140)에 의해 래치된 리드 데이터는 컬럼 디코더(150) 및 입출력 회로(160)를 통해 외부로 출력될 수 있다.
단계 S830에서, 복수의 반도체 메모리들(100) 각각의 리드 페일 비트를 검출한다. 예를 들어, 단계 S610에서 프로그램한 랜덤 데이터와 단계 S620에서 리드된 데이터를 서로 비교하여 상이한 데이터의 수를 검출하여 리드 페일 비트를 검출할 수 있다. 예를 들어, 단계 S810에서 솔리드 데이터를 프로그램한 경우, 단계 S820에서 리드된 데이터 중 솔리드 데이터 이외의 데이터를 카운트하여 리드 페일 비트를 검출할 수 있다.
단계 S840에서 검출된 리드 페일 비트 수에 기초하여 복수의 반도체 메모리들(100) 각각의 모바일 이온량을 측정한다. 예를 들어 각 반도체 메모리(100)의 리드 페일 비트 수에 대응하는 모바일 이온량을 각 반도체 메모리(100)의 모바일 이온량으로 측정한다. 예를 들어, 리드 페일 비트 수가 클수록 대응하는 모바일 이온량은 증가하고, 리드 페일 비트 수가 작을 수록 대응하는 모바일 이온량은 감소한다.
단계 S850에서, 각 반도체 메모리의 모바일 이온량에 대한 데이터를 각 반도체 메모리(100)의 캠 블록(예를 들어 BLK1) 또는 컨트롤러(1200)의 모바일 이온량 저장부(1223)에 저장한다.
도 9는 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 1, 도 2 및 도 9를 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 가비지 컬렉션 동작을 설명하면 다음과 같다.
컨트롤러(1200)의 프로세서(1220)는 메모리 장치(1100)에 포함된 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션 동작의 수행 주기를 관리한다.
예를 들어, 가비지 컬렉션 제어부(1222)의 주기 설정부(1224)는 모바일 이온량 저장부(1223)에 저장된 각 반도체 메모리들(100)의 모바일 이온량에 대한 데이터에 기초하여 복수의 반도체 메모리들(100) 각각의 가비지 컬렉션 동작의 수행 주기를 설정한다. 예를 들어, 주기 설정부(1224)는 반도체 메모리(100)에 대응하는 모바일 이온량이 많을수록 가비지 컬렉션 동작의 수행 주기 상대적으로 짧게 설정하고, 반도체 메모리(100)에 대응하는 모바일 이온량이 적을수록 가비지 컬렉션 동작의 수행 주기 상대적으로 길게 설정할 수 있다.
모바일 이온량 저장부(1223)는 복수의 반도체 메모리들(100) 각각의 모바일 이온량에 대한 데이터를 저장할 수 있다.
일 실시 예에서, 모바일 이온량 저장부(1223)는 앞서 설명한 도 6 및 도 8을 참조하여 설명한 제1 실시 예에 따른 모바일 이온량 측정 방법 또는 제2 실시 예에 따른 모바일 이온량 측정 방법에서 측정된 모바일 이온량에 대한 데이터가 저장될 수 있다.
다른 실시 예에서, 상술한 제1 실시 예에 따른 모바일 이온량 측정 방법 또는 제2 실시 예에 따른 모바일 이온량 측정 방법에서 측정되어 각 반도체 메모리(100)의 캠 블록에 저장된다. 메모리 시스템(1000)의 부팅 동작 시 각 반도체 메모리(100)의 캠 블록에 저장된 모바일 이온량에 대한 데이터가 리드된다. 리드된 각 반도체 메모리(100)의 모바일 이온량에 대한 데이터는 모바일 이온량 저장부(1223)에 저장될 수 있다.
가비지 컬렉션 제어부(1222)는 설정된 각 반도체 메모리(100)의 가비지 컬렉션 동작의 수행 주기에 기초하여 각 반도체 메모리들(100)이 가비지 컬렉션 동작을 수행하도록 반도체 메모리들(100)을 제어할 수 있다. 예를 들어, 가비지 컬렉션 제어부(1222)는 복수의 반도체 메모리들(100) 각각의 마지막 가비지 컬렉션 동작이 수행된 시점부터 현재까지의 시간을 체크하고, 체크된 시간이 가비지 컬렉션 동작의 수행 주기에 도달한 반도체 메모리(100)에 대해서 가비지 컬렉션 동작을 수행하도록 메모리 장치(1100)을 제어한다.
본 발명의 일 실시 예에서는 체크된 시간이 가비지 컬렉션 동작의 수행 주기에 도달한 반도체 메모리(100)의 A 빅팀 블록(Victim A Block) 및 B 빅팀 블록(Victim B Block)의 유효 데이터를 타겟 블록(Target Block)에 저장하여 가비지 컬렉션 동작을 수행하는 것을 일예로 설명한다.
도 8을 참조하면, A 빅팀 블록(Victim A Block)에 포함된 다수의 페이지들은 유효 데이터가 저장된 페이지(Valid)들과 유효하지 않은 데이터가 저장된 페이지(Invalid)들을 포함할 수 있다. 또한 B 빅팀 블록(Victim B Block)에 포함된 다수의 페이지들은 유효 데이터가 저장된 페이지(Valid)들과 유효하지 않은 데이터가 저장된 페이지(Invalid)들을 포함할 수 있다.
타겟 블록(Target Block)은 메모리 블록들 중 프리 블록들 중 하나를 선택하므로 데이터가 저장되지 않은 소거 상태(free)의 페이지들로 구성된다.
가비지 컬렉션 동작 시 A 빅팀 블록(Victim A Block) 및 B 빅팀 블록(Victim B Block)에 포함된 다수의 페이지들 중 유효 데이터가 저장된 페이지(Valid)들의 데이터를 리드하고, 리드된 데이터는 도 2의 에러 정정부(1240)로 전송된다. 에러 정정부(1240)는 수신된 데이터에 대한 에러 정정 동작을 수행하고, 에러가 정정된 데이터는 메모리 버퍼부(1230)에 저장된다. 이 후, 메모리 버퍼부(1230)에 저장에 저장된 유효 데이터들은 페이지 단위로 타겟 블록(Target Block)에 저장된다. 즉, 복수의 빅팀 블록들에 저장된 유효 데이터들은 타겟 블록에 카피되어 저장된다. 따라서 복수의 빅팀 블록들에 저장된 유효 데이터들은 빅팀 블록들의 수보다 적은 수의 타겟 블록에 모두 저장될 수 있다.
상술한 A 빅팀 블록(Victim A Block) 및 B 빅팀 블록(Victim B Block)의 유효 데이터를 타겟 블록에 저장한, A 빅팀 블록(Victim A Block) 및 B 빅팀 블록(Victim B Block)은 소거되어 프리 블록이 된다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 각 반도체 메모리에 대하여 웨이퍼 레벨 또는 패키지 레벨에서 모바일 이온 측정 동작을 수행하고, 측정된 모바일 이온량에 기초하여 각 반도체 메모리의 가비지 컬렉션 동작의 수행 주기를 최적화하여 설정할 수 있다. 이로 인하여 각 반도체 메모리는 최적화된 가비지 컬렉션 동작에 의해 리드 동작의 에러 발생 비율이 감소될 수 있다. 또한, 에러 발생 비율이 감소되어 방어 알고리즘 수행 횟수가 감소하여 리드 동작 특성이 개선된다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다. 컨트롤러(1200)는 프로세서(3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 컨트롤러(1200)의 제어에 따라 디스플레이(3200)를 통하여 출력될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)에 포함되는 복수의 메모리 블록들 중 일부 메모리 블록들로 수퍼 블록을 구성할 수 있다.
무선 송수신기(3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)에 포함되는 복수의 메모리 블록들 중 일부 메모리 블록들로 수퍼 블록을 구성할 수 있다.
프로세서(4100)는 입력 장치(4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(5100) 또는 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)에 포함되는 복수의 메모리 블록들 중 일부 메모리 블록들로 수퍼 블록을 구성할 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)에 포함되는 복수의 메모리 블록들 중 일부 메모리 블록들로 수퍼 블록을 구성할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 100: 반도체 메모리
1210 : 호스트 제어부 1220 : 프로세서
1221 :FTL 1222 : 가비지 컬렉션 제어부
1223 : 모바일 이온량 저장부 1224 : 주기 설정부

Claims (20)

  1. 복수의 반도체 메모리들을 포함하는 메모리 장치; 및
    상기 복수의 반도체 메모리들 각각의 모바일 이온량에 기초하여 상기 복수의 반도체 메모리들 각각의 가비지 컬렉션 동작의 수행 주기를 설정하고, 설정된 상기 수행 주기에 기초하여 상기 복수의 반도체 메모리들의 상기 가비지 컬렉션 동작을 제어하는 컨트롤러를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 복수의 반도체 메모리들의 상기 가비지 컬렉션 동작을 제어하기 위한 가비지 컬렉션 제어부를 포함하며,
    상기 가비지 컬렉션 제어부는 상기 복수의 반도체 메모리들 각각의 상기 모바일 이온량에 대한 데이터를 저장하는 모바일 이온 저장부; 및
    상기 모바일 이온 저장부에 저장된 상기 모바일 이온량에 대한 데이터에 기초하여 상기 복수의 반도체 메모리들 각각의 상기 수행 주기를 설정하는 주기 설정부를 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 복수의 메모리 블록들을 포함하며,
    상기 복수의 메모리 블록들 중 적어도 하나의 메모리 블록은 캠 블록으로 할당하며, 상기 캠 블록은 해당 반도체 메모리의 상기 모바일 이온량에 대한 데이터를 저장하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 부팅 동작 시 상기 캠 블록에 저장된 상기 모바일 이온량에 대한 데이터를 리드하여 상기 컨트롤러로 전송하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 모바일 이온 저장부는 상기 부팅 동작 시 상기 복수의 반도체 메모리들로부터 수신되는 상기 모바일 이온량에 대한 데이터를 저장하는 메모리 시스템.
  6. 제 2 항에 있어서,
    상기 가비지 컬렉션 제어부는 상기 복수의 반도체 메모리들 각각의 마지막 가비지 컬렉션 동작이 수행된 시점부터 현재까지의 시간을 체크하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 가비지 컬렉션 제어부는 상기 복수의 반도체 메모리들 중 상기 체크된 시간이 상기 수행 주기에 도달한 반도체 메모리에 대해 상기 가비지 컬렉션 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 가비지 컬렉션 동작 시 다수의 메모리 블록들 중 적어도 하나의 빅팀 블록을 선택하고, 상기 선택된 빅팀 블록에 저장된 유효 데이터를 리드하여 상기 컨트롤러로 출력하고,
    상기 컨트롤러로부터 프로그램할 데이터를 수신하여 상기 다수의 메모리 블록들 중 타겟 블록에 저장하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 컨트롤러는 에러 정정부를 포함하며,
    상기 에러 정정부는 상기 메모리 장치로부터 수신되는 상기 유효 데이터에 대한 에러 정정 동작을 수행하여 상기 프로그램할 데이터로 생성하는 메모리 시스템.
  10. 복수의 반도체 메모리들을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하기 위한 컨트롤러가 제공되는 단계;
    상기 복수의 반도체 메모리들 각각에 대하여 프로그램 동작을 수행하는 단계;
    상기 프로그램 동작이 완료된 후 상기 복수의 반도체 메모리들 각각에 대한 리드 동작을 수행하는 단계;
    상기 리드 동작 결과에 기초하여 페일 비트를 검출하여 카운트하는 단계;
    상기 카운트된 상기 페일 비트의 수에 기초하여 상기 복수의 반도체 메모리들 각각의 모바일 이온량을 측정하는 단계; 및
    상기 복수의 반도체 메모리들 각각의 상기 모바일 이온량에 대한 정보를 상기 복수의 반도체 메모리들 각각의 캠 블록 또는 상기 컨트롤러에 저장하는 단계를 포함하는 메모리 시스템의 동작 방법.
  11. 제 10 항에 있어서,
    상기 프로그램 동작을 수행한 후 상기 리드 동작을 수행하기 이전에 설정 시간 동안 대기하는 메모리 시스템의 동작 방법.
  12. 제 10 항에 있어서,
    상기 프로그램 동작을 수행한 후 상기 리드 동작을 수행하기 이전에 설정 시간 동안 설정 온도를 상기 메모리 장치에 가하는 메모리 시스템의 동작 방법.
  13. 제 10 항에 있어서,
    상기 프로그램 동작은 랜덤 데이터 또는 솔리드 데이터를 프로그램하는 메모리 시스템의 동작 방법.
  14. 제 10 항에 있어서,
    상기 페일 비트를 검출하여 카운트하는 단계는 상기 프로그램 동작 시 프로그램한 데이터와 상기 리드 동작시 리드된 데이터를 서로 비교하여 사로 상이한 데이터를 상기 페일 비트로 검출하고, 검출된 상기 페일 비트를 카운트하는 메모리 시스템의 동작 방법.
  15. 제 14 항에 있어서,
    상기 복수의 반도체 메모리들 각각의 모바일 이온량을 측정하는 단계는 상기 카운트된 상기 페일 비트의 수가 클수록 상기 측정된 모바일 이온량이 증가하는 메모리 시스템의 동작 방법.
  16. 복수의 반도체 메모리들 각각에 포함된 캠 블록에 저장된 모바일 이온량을 리드하여 컨트롤러의 가비지 컬렉션 제어부에 저장하는 단계;
    상기 가비지 컬렉션 제어부에 저장된 상기 복수의 반도체 메모리들 각각의 상기 모바일 이온량에 기초하여 상기 복수의 반도체 메모리들 각각의 가비지 컬렉션 동작의 수행 주기를 설정하는 단계; 및
    상기 복수의 반도체 메모리들 중 상기 가비지 컬렉션 동작의 수행 주기에 도달한 반도체 메모리의 상기 가비지 컬렉션 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 제 16 항에 있어서,
    상기 수행 주기를 설정하는 단계 후,
    상기 복수의 반도체 메모리들 각각의 마지막 가비지 컬렉션 동작이 수행된 시점부터 현재까지의 시간을 체크하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 가비지 컬렉션 동작을 수행하는 단계는
    상기 체크된 시간이 상기 수행 주기에 도달한 상기 반도체 메모리를 검출하는 단계; 및
    상기 검출된 반도체 메모리에 대해서 상기 가비지 컬렉션 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제 16 항에 있어서,
    상기 가비지 컬렉션 동작 시 상기 반도체 메모리에 포함된 복수의 메모리 블록들 중 선택된 빅팀 블록에 저장된 유효 데이터를 리드하여 상기 컨트롤러로 출력하는 단계;
    상기 리드된 유효 데이터에 대한 에러 정정 동작을 수행하는 단계; 및
    상기 에러 정정 동작이 완료된 상기 유효 데이터를 상기 복수의 메모리 블록들 중 타겟 블록에 프로그램하는 단계를 포함하는 메모리 시스템의 동작 방법.
  20. 제 19 항에 있어서,
    상기 타겟 블록에 프로그램이 완료된 후, 상기 빅팀 블록을 소거하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
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