KR20220038842A - Memory device with high capacity and extended bandwidth - Google Patents

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KR20220038842A
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Abstract

Disclosed is a memory device having a high capacity and a wide bandwidth using a functional interposer. The memory device comprises: a plurality of interposers stacked on a substrate; a plurality of memory chips flip-chip-bonded onto the interposers; a plurality of wiring patterns provided on the interposers and including a plurality of data lines individually connected to data input/output pins of the plurality of memory chips; and a plurality of conductive connection members individually connecting the plurality of data lines and a plurality of bonding fingers on the substrate. The data input/output pins of the memory chips may be accessed in parallel through the plurality of bonding fingers.

Description

고용량 및 와이드 대역폭을 갖는 메모리 장치{MEMORY DEVICE WITH HIGH CAPACITY AND EXTENDED BANDWIDTH}MEMORY DEVICE WITH HIGH CAPACITY AND EXTENDED BANDWIDTH

본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 기능성 인터포저를 이용한 고용량 및 와이드 대역폭을 갖는 메모리 장치에 관한 것이다.The present invention relates to semiconductor technology, and more particularly, to a memory device having a high capacity and a wide bandwidth using a functional interposer.

4차 산업혁명 시대의 도래로 반도체 기술의 중요성이 증가하고, 5세대 이동통신과 사물 인터넷(Internet of Things, IoT), 인공지능(Artificial Intelligence, AI)의 발전으로 고용량의 데이터를 빠르게 처리할 수 있는 새로운 부품 및 모듈에 대한 필요성이 커지고 있다. 새로운 반도체 기술은 정보통신 및 휴대 전자 단말기 외에 자동차, 방위산업 등 고신뢰성을 요구하는 분야에서도 그 필요성이 확대되고 있다. 특히, 고용량 데이터 처리 기능 및 열악한 환경에서도 에러 없이 동작할 수 있는 신뢰성 향상에 대한 요구가 점차 증가하고 있다. With the advent of the 4th industrial revolution, the importance of semiconductor technology is increasing, and with the development of 5th generation mobile communication, Internet of Things (IoT), and artificial intelligence (AI), high-capacity data can be processed quickly. There is a growing need for new components and modules. The need for new semiconductor technologies is expanding in fields requiring high reliability, such as automobiles and defense industries, in addition to information communication and portable electronic terminals. In particular, there is a growing demand for a high-capacity data processing function and improved reliability for error-free operation even in a harsh environment.

종래에는 고용량 및 와이드 대역폭을 갖는 메모리 장치의 구현을 위하여 메모리 칩 자체의 데이터 입출력 핀 개수를 늘리고, TSV(Through Silicon Via) 기술을 이용하여 복수의 메모리 칩들을 적층하는 방법을 사용하고 있다. Conventionally, in order to implement a memory device having a high capacity and a wide bandwidth, a method of increasing the number of data input/output pins of the memory chip itself and stacking a plurality of memory chips using TSV (Through Silicon Via) technology is used.

그러나, 데이터 입출력 핀 개수를 늘리면 메모리 칩 전체 핀 개수가 많아지게 되어 인접 핀들간 간섭이 증가하고, 간섭 증가에 따른 신호 왜곡으로 인하여 신뢰성이 저하되는 문제가 있었다.However, when the number of data input/output pins is increased, the total number of pins of the memory chip increases, which increases interference between adjacent pins, and there is a problem in that reliability is deteriorated due to signal distortion caused by the increase in interference.

TSV 기술 적용을 위해서는 실리콘 기판을 에칭하여 비아홀(via hole)을 형성하는 공정, TSV와 실리콘 기판 간 절연을 위해 비아 홀 측벽에 절연층을 형성하는 공정, 씨드층(seed layer)을 형성하는 공정, 전기 도금 공정으로 비아 홀 내에 TSV를 형성하고 TSV가 노출되도록 실리콘 기판을 씨닝(thinning)하는 공정, 실리콘 기판의 전면 및 후면에 TSV와 연결되는 패드 및 범프를 형성하는 공정 등 많은 공정이 요구되므로, 제작에 많은 시간이 소요되고 제작 비용이 비싼 문제가 있었다. 그리고, 씨닝된 얇은 실리콘 기판을 핸들링하기 위해서는 실리콘 기판을 임시 웨이퍼에 부착하였다가 이후 탈착해야 하는데, 임시 웨이퍼를 탈부착하는 과정 중에 불량이 발생할 가능성이 높다. 또한, TSV를 이용한 칩 스택시 열 압착 본딩 공정이 이용되는데 열 압착 본딩 공정은 작업자의 높은 기술력을 필요로 하고 생산 속도가 더뎌 공정 단가가 높은 단점이 있다. To apply the TSV technology, a process of forming a via hole by etching a silicon substrate, a process of forming an insulating layer on the sidewall of a via hole for insulation between the TSV and the silicon substrate, a process of forming a seed layer, Since many processes are required, such as a process of forming a TSV in a via hole with an electroplating process and thinning a silicon substrate to expose the TSV, a process of forming pads and bumps connected to the TSV on the front and back surfaces of the silicon substrate, There was a problem that it takes a lot of time to produce and the production cost is high. In addition, in order to handle the thinned silicon substrate, the silicon substrate must be attached to and then detached from the temporary wafer, and there is a high possibility that defects occur during the process of attaching and detaching the temporary wafer. In addition, when stacking chips using TSV, a thermocompression bonding process is used, but the thermocompression bonding process requires high technical skills of an operator and has a disadvantage in that the process unit cost is high due to a slow production speed.

TSV 개수 증가로 범프 및 패드의 개수가 많아지게 되고 인접 범프들간 간격 및 인접 패드들간 간격 간격이 좁아지게 되어 칩 스택시 얼라인 마진 부족으로 인해 연결 불량이 발생할 확률이 크고, 상, 하 메모리 칩들간 연결을 위해서 스택되는 메모리 칩들이 서로 밀착된 상태로 적층되어야 하므로 메모리 칩 동작 중에 발생하는 열이 제대로 배출되기 어려워 고열에 의해 메모리 장치의 성능 저하 및 기능 오류가 초래될 가능성이 큰 문제점이 있었다. As the number of TSVs increases, the number of bumps and pads increases, and the gap between adjacent bumps and the gap between adjacent pads becomes narrower. Therefore, there is a high probability that a connection failure occurs due to lack of alignment margin during chip stacking, and between upper and lower memory chips. Since the stacked memory chips must be stacked in close contact with each other for connection, it is difficult to properly dissipate heat generated during the operation of the memory chip, and there is a high possibility that the performance of the memory device and malfunction of the memory device may be deteriorated due to the high heat.

본 발명이 이루고자 하는 기술적 과제는, 기능성 인터포저를 이용한 고용량 및 와이드 대역폭을 갖는 메모리 장치를 제공하는데 있다. An object of the present invention is to provide a memory device having a high capacity and a wide bandwidth using a functional interposer.

본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 스택된 복수의 인터포저들; 상기 인터포저들 상에 플립칩 본딩된 복수의 메모리 칩들; 상기 인터포저들에 마련되고 상기 복수의 메모리 칩들의 데이터 입출력 핀들에 개별적으로 연결되는 복수의 데이터 배선들을 포함하는 복수의 배선 패턴들; 및 상기 복수의 배선 패턴들과 상기 기판 상의 복수의 본딩 핑거들을 개별적으로 연결하는 복수의 전도성 연결 부재들;을 포함할 수 있다. 상기 메모리 칩들의 상기 데이터 입출력 핀들은 상기 복수의 본딩 핑거들을 통해서 병렬적으로 액세스가 가능한 것을 특징으로 한다.A memory device according to an embodiment of the present invention includes: a plurality of interposers stacked on a substrate; a plurality of memory chips flip-chip bonded on the interposers; a plurality of wiring patterns provided on the interposers and including a plurality of data lines individually connected to data input/output pins of the plurality of memory chips; and a plurality of conductive connecting members individually connecting the plurality of wiring patterns and a plurality of bonding fingers on the substrate. The data input/output pins of the memory chips may be accessed in parallel through the plurality of bonding fingers.

상기 인터포저들 각각은 상기 데이터 배선들에 직렬 연결되는 복수의 저항 소자들을 더 포함할 수 있다.Each of the interposers may further include a plurality of resistance elements connected in series to the data lines.

상기 인터포저는 베이스층; 상기 베이스층을 덮는 제1 절연층; 및 상기 제1 절연층 상의 제1 전극층;을 포함하고, 상기 저항 소자들은 상기 제1 절연층 상에 배치되고, 각각 상기 제1 전극층에 포함된 제1 전극과 제2 전극 사이에 연결될 수 있다. The interposer may include a base layer; a first insulating layer covering the base layer; and a first electrode layer on the first insulating layer, wherein the resistance elements are disposed on the first insulating layer and connected between the first electrode and the second electrode included in the first electrode layer, respectively.

상기 복수의 배선 패턴들은 상기 메모리 칩의 전원 공급핀에 연결되는 전원 배선;및 상기 메모리 칩의 그라운드 핀에 연결되는 그라운드 배선;을 더 포함하고, 상기 메모리 장치는 상기 전원 배선과 상기 그라운드 배선 사이에 연결된 디커플링 캐패시터를 더 포함할 수 있다.The plurality of wiring patterns may further include a power line connected to a power supply pin of the memory chip; and a ground line connected to a ground pin of the memory chip, wherein the memory device is disposed between the power line and the ground line. It may further include a connected decoupling capacitor.

상기 인터포저는, 베이스층; 상기 베이스층을 덮는 제1 절연층; 상기 제1 절연층 상의 제1 전극층; 상기 제1 절연층 상에 형성되어 상기 제1 전극층을 덮는 제2 절연층; 상기 제2 절연층 상의 제2 전극층;을 포함하고, 상기 디커플링 캐패시터는 상기 제1 전극층에 포함된 캐패시터 제1 전극; 상기 제2 전극층에 포함되고 상기 캐패시터 제1 전극과 중첩되는 캐패시터 제2 전극; 및 상기 캐패시터 제1 전극 및 상기 캐패시터 제2 전극 사이에 배치된 상기 제2 절연층으로 이루어진 유전층;을 포함할 수 있다.The interposer may include a base layer; a first insulating layer covering the base layer; a first electrode layer on the first insulating layer; a second insulating layer formed on the first insulating layer and covering the first electrode layer; a second electrode layer on the second insulating layer, wherein the decoupling capacitor includes: a capacitor first electrode included in the first electrode layer; a capacitor second electrode included in the second electrode layer and overlapping the capacitor first electrode; and a dielectric layer including the second insulating layer disposed between the capacitor first electrode and the capacitor second electrode.

상기 인터포저들 각각은 상기 복수의 배선 패턴들에 연결되는 복수의 임피던스 매칭 패턴들을 더 포함할 수 있다. Each of the interposers may further include a plurality of impedance matching patterns connected to the plurality of wiring patterns.

상기 임피던스 매칭 패턴은 쿼터웨이브 트랜스포머 또는 싱글 스터브를 포함할 수 있다. The impedance matching pattern may include a quarter wave transformer or a single stub.

상기 메모리 칩들의 적어도 하나는 다른 메모리 칩들이 저장 및 출력하는 데이터에 대한 ECC 기능을 제공하는 ECC 메모리 칩일 수 있다. At least one of the memory chips may be an ECC memory chip that provides an ECC function for data stored and output by other memory chips.

본 발명에 따르면, 대역폭 확장을 위하여 메모리 칩의 핀 개수를 늘리지 않아도 되므로 인접 핀들간 간섭을 억제하여 간섭에 의한 동작 오류를 줄이는데 기여할 수 있다.According to the present invention, since it is not necessary to increase the number of pins of the memory chip for bandwidth expansion, interference between adjacent pins can be suppressed, thereby contributing to reducing operation errors caused by interference.

본 발명에 따르면, TSV 기술을 적용하지 않고서도 고용량 및 확장된 대역폭을 갖는 메모리 장치의 구현이 가능하므로 TSV 형성을 위해 필요한 제조 단계들을 생략하여 제조 시간을 단축시키고 제조 공정 중에 불량이 발생할 확률을 줄이는데 기여할 수 있다.According to the present invention, it is possible to implement a memory device having a high capacity and an extended bandwidth without applying the TSV technology. can contribute

본 발명에 따르면, 인터포저에 저항 소자를 구비하여 저항 소자를 통해서 메모리 칩에 데이터 신호를 전달하므로 저항 소자와 메모리 칩 사이에 연결되는 데이터 배선의 길이를 짧게 구성할 수 있으므로 데이터 신호의 충실도를 향상시키는데 기여할 수 있다.According to the present invention, since the interposer is provided with a resistive element to transmit a data signal to the memory chip through the resistive element, the length of the data line connected between the resistive element and the memory chip can be shortened, thereby improving the fidelity of the data signal. can contribute to making

본 발명에 따르면, 인터포저에 디커플링 캐패시터를 구비하여 메모리 칩이 필요로 하는 전원을 보조적으로 제공하고, 메모리 칩에 인가되는 전원의 고주파 노이즈 및 인덕턴스 성분 등을 배제함으로써 전원을 안정화시킬 수 있다. According to the present invention, the interposer is provided with a decoupling capacitor to provide auxiliary power required by the memory chip, and the power can be stabilized by excluding high-frequency noise and inductance components of the power applied to the memory chip.

본 발명에 따르면, 인터포저에 임피던스 매칭 패턴을 구비하여 임피던스 차이에 의한 반사 손실을 줄이는데 기여할 수 있다.According to the present invention, it is possible to contribute to reducing the return loss due to the impedance difference by providing an impedance matching pattern in the interposer.

본 발명에 따르면, 상부 메모리 칩과 하부 메모리 칩 사이에 인터포저가 배치되어 메모리 칩 동작 중에 메모리 칩에서 발생되는 열이 인터포저를 통해서 배출될 수 있으므로 열에 의한 메모리 칩의 성능 저하 및 기능 오류를 줄이는데 기여할 수 있다. According to the present invention, an interposer is disposed between the upper memory chip and the lower memory chip so that heat generated from the memory chip during operation of the memory chip can be discharged through the interposer, thereby reducing performance degradation and functional errors of the memory chip due to heat. can contribute

도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도이다.
도 2는 도 1의 메모리 칩의 핀 배치를 예시하는 평면도이다.
도 3a는 도 1의 인터포저의 배선 패턴의 배치를 예시하는 평면도이다.
도 3b는 인터포저의 다른 예시를 나타낸 평면도이다.
도 4는 저항 소자의 예시적인 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 6은 디커플링 캐패시터의 예시적인 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 8a 및 도 8b는 임피던스 매칭 패턴의 예시적인 평면도들이다.
도 9는 본 발명에 따른 메모리 장치를 구비한 전자 시스템의 블록도이다.
도 10은 본 발명에 따른 메모리 장치를 포함하는 메모리 카드의 블럭도이다. 1 is a schematic cross-sectional view of a memory device according to an embodiment of the present invention.
FIG. 2 is a plan view illustrating a pin arrangement of the memory chip of FIG. 1 .
FIG. 3A is a plan view illustrating an arrangement of a wiring pattern of the interposer of FIG. 1 .
3B is a plan view illustrating another example of an interposer.
4 is an exemplary plan view of a resistive element.
5 is a cross-sectional view taken along line I-I' of FIG. 4 .
6 is an exemplary plan view of a decoupling capacitor.
7 is a cross-sectional view taken along line II-II' of FIG. 6 .
8A and 8B are exemplary plan views of an impedance matching pattern.
9 is a block diagram of an electronic system having a memory device according to the present invention.
10 is a block diagram of a memory card including a memory device according to the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.

또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. In addition, since the shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to the illustrated matters. Like reference numerals refer to like elements throughout. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in a singular, a case including a plural may be included unless otherwise explicitly stated.

또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.In addition, in interpreting the components in the embodiments of the present invention, it should be interpreted as including an error range even if there is no separate explicit description.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In addition, in describing the components of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the elements from other elements, and the essence, order, order, or number of the elements are not limited by the terms. When it is described that a component is “connected”, “coupled” or “connected” to another component, the component may be directly connected or connected to the other component, but other components may be interposed between each component. It should be understood that each component may be “interposed” or “connected”, “coupled” or “connected” through another component. In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as 'on', 'on', 'on', 'beside', etc., 'right' Alternatively, one or more other parts may be positioned between two parts unless 'directly' is used.

또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다. In addition, components in the embodiments of the present invention are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.

또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다. In addition, the features (configurations) in the embodiments of the present invention can be partially or wholly combined or combined or separated from each other, and technically various interlocking and driving are possible, and each embodiment is implemented independently with respect to each other It may be possible or may be implemented together in a related relationship.

이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도이고, 도 2는 도 1의 메모리 칩의 핀 배치를 예시하는 평면도이고, 도 3a는 도 1의 인터포저의 배선 패턴의 배치를 예시하는 평면도이고, 도 3b는 인터포저의 다른 예시를 나타낸 평면도이다. 1 is a schematic cross-sectional view of a memory device according to an embodiment of the present invention, FIG. 2 is a plan view illustrating a pin arrangement of the memory chip of FIG. 1, and FIG. 3A is an arrangement of a wiring pattern of the interposer of FIG. 1 It is a plan view illustrating an example, and FIG. 3B is a plan view showing another example of an interposer.

도 1을 참조하면, 메모리 장치는 기판(10), 기판(10) 상에 스택된 복수의 인터포저들(20), 복수의 인터포저들(20) 상에 플립칩 본딩된 복수의 메모리 칩들(30), 복수의 인터포저들(20)과 복수의 메모리 칩들(30)을 연결하는 복수의 전도성 연결 부재들(W)을 포함하여 구성될 수 있다. Referring to FIG. 1 , the memory device includes a substrate 10 , a plurality of interposers 20 stacked on the substrate 10 , and a plurality of memory chips flip-chip bonded on the plurality of interposers 20 . 30), a plurality of conductive connecting members W connecting the plurality of interposers 20 and the plurality of memory chips 30 may be included.

기판(10)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 기판(10)의 상면에는 복수의 본딩 핑거들(12)이 배치되고, 기판(10)의 하면에는 복수의 볼랜드들(미도시)이 배치될 수 있다. 복수의 볼랜드들 상에 복수의 외부접속부재들(14)이 장착될 수 있다. 복수의 외부접속부재들(14)은 외부 장치와의 연결을 위한 메모리 장치의 외부 접점으로, 예를 들어 솔더볼(solder ball)로 구성될 수 있다. The substrate 10 may be a printed circuit board (PCB). A plurality of bonding fingers 12 may be disposed on an upper surface of the substrate 10 , and a plurality of ball lands (not shown) may be disposed on a lower surface of the substrate 10 . A plurality of external connection members 14 may be mounted on the plurality of ball lands. The plurality of external connection members 14 are external contacts of the memory device for connection to an external device, and may include, for example, solder balls.

메모리 칩들(30)은 베어 반도체 다이(bare semiconductor die) 형태로 구성될 수 있다. 도시하지 않았지만, 메모리 칩들(30)은 반도체 패키지 형태로 구성될 수도 있다. 메모리 칩들(30)은 예컨대 DRAM 칩일 수 있다. 메모리 칩들(30)의 적어도 하나는 다른 메모리 칩들이 저장 및/또는 출력하는 데이터에 대한 ECC(Error Correcting Code) 기능을 제공하는 ECC 메모리 칩일 수 있다. 메모리 칩들(30) 각각은 일면에 복수의 핀들(PIN)을 구비할 수 있다. The memory chips 30 may be configured in the form of a bare semiconductor die. Although not shown, the memory chips 30 may be configured in the form of a semiconductor package. The memory chips 30 may be, for example, DRAM chips. At least one of the memory chips 30 may be an ECC memory chip that provides an ECC (Error Correcting Code) function for data stored and/or output by other memory chips. Each of the memory chips 30 may have a plurality of pins PIN on one surface thereof.

도 2를 참조하면, 복수의 핀들(PIN)은 복수의 데이터 입출력 핀들(DQ), 전원 공급핀(VCC), 그라운드 핀(VSS)을 포함할 수 있다. 도시하지 않았지만, 복수의 핀들(PIN)은 어드레스 입력핀, 로우 어드레스 스트로브 핀(Row address strobe pin), 상위 칼럼 어드레스 스트로브 핀(Upper column address strobe pin), 하위 칼럼 어드레스 스트로브 핀(Lower column address strobe pin), 읽기/쓰기 입력 핀(Read/write input pin), 데이터 출력 인에이블 핀(Data output enable pin), 사용하지 않고 그냥 형태로만 존재하는 핀(NC pin) 등을 더 포함할 수 있다. 도 2는 예시적으로 메모리 칩(30)이 8개의 데이터 입출력 핀들(DQ)을 포함하는 경우를 나타내나, 메모리 칩(30)에 포함된 데이터 입출력 핀들(DQ)의 개수가 이에 한정되는 것은 아니다. Referring to FIG. 2 , the plurality of pins PIN may include a plurality of data input/output pins DQ, a power supply pin VCC, and a ground pin VSS. Although not shown, the plurality of pins PIN includes an address input pin, a row address strobe pin, an upper column address strobe pin, and a lower column address strobe pin. ), a read/write input pin, a data output enable pin, and a pin that is not used and exists only in the form (NC pin), etc. may be further included. FIG. 2 exemplarily illustrates a case in which the memory chip 30 includes eight data input/output pins DQ, but the number of data input/output pins DQ included in the memory chip 30 is not limited thereto. .

도 1을 다시 참조하면, 메모리 칩들(30) 각각의 일면에 복수의 핀들(PIN)에 연결되는 복수의 범프들(BM)이 마련될 수 있다. 범프(BM)는 솔더(solder), 구리 필라(copper pillar)의 어느 하나 또는 이들의 조합으로 구성될 수 있다. 메모리 칩들(30) 각각은 범프들(BM)을 매개로 대응하는 인터포저(20) 상에 플립칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다. Referring back to FIG. 1 , a plurality of bumps BM connected to a plurality of pins PIN may be provided on one surface of each of the memory chips 30 . The bump BM may be formed of any one of solder, copper pillar, or a combination thereof. Each of the memory chips 30 may be mounted on the corresponding interposer 20 via the bumps BM using a flip-chip bonding method.

본 실시예는 기판(10) 상에 2개의 인터포저(20)가 적층되고, 각 인터포저(20) 상에 2개의 메모리 칩(30)이 실장되는 경우를 나타내나, 인터포저(20)의 적층 개수 및 각 인터포저(20) 상에 실장되는 메모리 칩(30)의 개수가 이에 한정되는 것은 아니다. 인터포저(20)의 적층 개수는 3개 이상일 수도 있고, 각 인터포저(20) 상에 실장되는 메모리 칩(30)의 개수는 1개이거나 3개 이상일 수도 있다.In this embodiment, two interposers 20 are stacked on a substrate 10 and two memory chips 30 are mounted on each interposer 20 . The number of stacks and the number of memory chips 30 mounted on each interposer 20 are not limited thereto. The number of stacked interposers 20 may be three or more, and the number of memory chips 30 mounted on each interposer 20 may be one or three or more.

도 1 내지 도 3a를 참조하면, 인터포저(20)는 복수의 배선 패턴들(21)을 포함할 수 있다. 배선 패턴들(21) 각각의 일단부는 범프(BM)가 본딩되는 범프 패드를 구성할 수 있고, 배선 패턴들(21) 각각의 타단부는 인터포저(20)의 가장자리에 배치되며 전도성 연결 부재(W)가 본딩되는 본딩 패드를 구성할 수 있다. 1 to 3A , the interposer 20 may include a plurality of wiring patterns 21 . One end of each of the wiring patterns 21 may constitute a bump pad to which the bump BM is bonded, and the other end of each of the wiring patterns 21 is disposed at the edge of the interposer 20 and a conductive connecting member ( W) may constitute a bonding pad to which it is bonded.

배선 패턴들(21)은 메모리 칩(30)의 데이터 입출력 핀들(DQ)에 개별적으로 연결되는 복수의 데이터 배선들(21A), 메모리 칩(30)의 전원 공급핀(VCC)에 연결되는 전원 배선(21B) 및 메모리 칩(30)의 그라운드 핀(VSS)에 연결되는 그라운드 배선(21C)을 포함할 수 있다. The wiring patterns 21 include a plurality of data lines 21A individually connected to the data input/output pins DQ of the memory chip 30 , and a power line connected to the power supply pin VCC of the memory chip 30 . 21B and a ground wire 21C connected to the ground pin VSS of the memory chip 30 .

인터포저들(20)의 배선 패턴들(21)은 전도성 연결 부재(W)를 통해서 기판(10)의 본딩 핑거들(12)에 연결될 수 있다. 특히, 인터포저들(20)의 배선 패턴들(21) 중에서 데이터 배선들(21A)은 서로 다른 전도성 연결 부재(W)를 통해서 기판(10)의 본딩 핑거들(12)에 개별적으로 연결될 수 있다. 도시하지 않았지만, 인터포저들(20)의 전원 배선들(21B)은 전도성 연결 부재들(W)을 통해서 기판(10)의 본딩 핑거들(12)의 하나에 공통으로 연결될 수 있다. 인터포저들(20)의 그라운드 배선들(21C)도 전도성 연결 부재들(W)을 통해서 기판(10)의 본딩 핑거들(12)의 하나에 공통으로 연결될 수 있다. The wiring patterns 21 of the interposers 20 may be connected to the bonding fingers 12 of the substrate 10 through the conductive connecting member W. In particular, among the wiring patterns 21 of the interposers 20 , the data wirings 21A may be individually connected to the bonding fingers 12 of the substrate 10 through different conductive connecting members W. . Although not shown, the power lines 21B of the interposers 20 may be commonly connected to one of the bonding fingers 12 of the substrate 10 through the conductive connecting members W. As shown in FIG. The ground wires 21C of the interposers 20 may also be commonly connected to one of the bonding fingers 12 of the substrate 10 through the conductive connecting members W. As shown in FIG.

복수의 전도성 연결 부재들(W)은 와이어들을 포함할 수 있다. 비록, 본 실시예에서는 전도성 연결 부재(W)가 와이어인 경우를 나타내나, 이에 한정되는 것은 아니다. The plurality of conductive connection members W may include wires. Although, in the present embodiment, the conductive connecting member W is a wire, but is not limited thereto.

범프(BM), 데이터 배선(21A) 및 전도성 연결 부재(W)는 메모리 칩(30)의 입출력 핀(DQ)과 이에 대응하는 본딩 핑거(12)를 연결하는 버스 라인을 구성할 수 있다. 메모리 칩들(30)의 입출력 핀들(DQ)은 버스 라인들을 통해서 기판(10)의 본딩 핑거들(12)에 개별적으로 연결되며, 기판(10)의 본딩 핑거들(12)을 통해서 병렬적으로 액세스될 수 있다. 예시적으로, 메모리 칩들(30) 각각이 8개의 데이터 입출력 핀들(DQ)을 포함하고 메모리 칩들(30)의 개수가 4개인 경우, 32개의 입출력을 갖는 메모리 장치를 구성할 수 있다. 메모리 장치의 입출력 개수는 메모리 칩(30)의 개수 및 각 메모리 칩(30)에 포함된 입출력 핀의 개수에 따라서 달라질 수 있다.The bump BM, the data line 21A, and the conductive connection member W may constitute a bus line connecting the input/output pin DQ of the memory chip 30 and the bonding finger 12 corresponding thereto. The input/output pins DQ of the memory chips 30 are individually connected to the bonding fingers 12 of the substrate 10 through bus lines, and accessed in parallel through the bonding fingers 12 of the substrate 10 . can be For example, when each of the memory chips 30 includes eight data input/output pins DQ and the number of memory chips 30 is four, a memory device having 32 input/output may be configured. The number of input/output of the memory device may vary according to the number of memory chips 30 and the number of input/output pins included in each memory chip 30 .

인터포저들(20) 및 인터포저들(20) 상에 실장된 메모리 칩들(30) 사이의 공간에 언더필 부재(40)가 충진될 수 있고, 인터포저들(20), 메모리 칩들(30) 및 전도성 연결 부재들(W)은 기판(10) 상에 마련된 몰드 부재(50)에 의해 몰딩될 수 있다. An underfill member 40 may be filled in a space between the interposers 20 and the memory chips 30 mounted on the interposers 20 , and the interposers 20 , the memory chips 30 and The conductive connection members W may be molded by the mold member 50 provided on the substrate 10 .

멀티미디어 데이터의 고속 처리 요구에 따라 메모리 장치는 높은 데이터 레이트 동작이 요구된다. 데이터 레이트가 높아질수록 크로스토크(cross talk) 발생, 신호 왜곡 또는 노이즈(noise) 발생으로 인해 메모리 장치의 성능이 저하될 수 있다. 메모리 장치의 성능 향상을 위하여 높은 데이터 레이트 동작시 데이터 신호 충실도를 향상시키는 것이 요구된다.In accordance with the demand for high-speed processing of multimedia data, the memory device is required to operate at a high data rate. As the data rate increases, the performance of the memory device may deteriorate due to generation of cross talk, signal distortion, or noise. In order to improve the performance of a memory device, it is required to improve data signal fidelity when operating at a high data rate.

도 3b를 참조하면, 인터포저(20)는 복수의 저항 소자들(Rs)을 더 포함할 수 있다. 저항 소자들(Rs)은 데이터 배선들(21A) 상에 각각 위치하며, 각각 대응하는 데이터 배선(21A)에 직렬로 연결될 수 있다. 저항 소자들(Rs)은 데이터 배선들(21A) 상에 위치하여 시그널 품질을 떨어뜨려 메모리 성능에 악영향을 주는 시그널 반사를 감소시키는 역할을 할 수 있다. 저항 소자(Rs)가 메모리 칩(30)이 실장되는 인터포저(20)에 구성됨에 따라서 저항 소자(Rs)와 메모리 칩(30)을 연결하는 배선 길이가 짧게 구현될 수 있다. 이에 따라, 저항 소자(Rs)에 의한 시그널 반사 억제 효과를 높여 데이터 신호의 충실도를 향상시키는데 기여할 수 있다.Referring to FIG. 3B , the interposer 20 may further include a plurality of resistance elements Rs. The resistance elements Rs are respectively positioned on the data lines 21A and may be connected in series to the corresponding data lines 21A, respectively. The resistive elements Rs may be disposed on the data lines 21A to reduce signal reflection that adversely affects memory performance by reducing signal quality. As the resistance element Rs is configured in the interposer 20 on which the memory chip 30 is mounted, a wiring length connecting the resistance element Rs and the memory chip 30 may be shortened. Accordingly, it is possible to contribute to improving the fidelity of the data signal by increasing the signal reflection suppression effect by the resistance element Rs.

인터포저(20)는 디커플링 캐패시터(DCAP)을 더 포함할 수 있다. 디커플링 캐패시터(DCAP)는 전원 배선(21B)과 그라운드 배선(21C) 사이에 연결되며, 전원 상의 고주파 노이즈를 제거하거나 메모리 칩이 필요로 하는 전원을 보조적으로 제공하고, 메모리 칩에 외부 전원이 연결될 때 발생하는 인덕턴스(inductance) 성분 등을 배제하는 역할을 할 수 있다. 디커플링 캐패시터(DCAP)가 메모리 칩(30)이 실장되는 인터포저(20)에 구성됨에 따라서 디커플링 캐패시터(DCAP)와 메모리 칩(30)을 연결하는 배선 길이가 짧게 구현될 수 있다. 이에 따라, 캐패시터(DCAP)와 메모리 칩(30)을 연결하는 배선 상에서 발생하는 노이즈 및 인덕턴스 성분을 줄여줄 수 있으므로 메모리 칩(30)에 제공되는 전원을 보다 안정화시킬 수 있다. The interposer 20 may further include a decoupling capacitor (DCAP). The decoupling capacitor (DCAP) is connected between the power supply wiring 21B and the ground wiring 21C, and removes high-frequency noise on the power supply or provides the power required by the memory chip auxiliary, and when an external power supply is connected to the memory chip It may serve to exclude the generated inductance component. As the decoupling capacitor DCAP is configured in the interposer 20 on which the memory chip 30 is mounted, a wiring length connecting the decoupling capacitor DCAP and the memory chip 30 may be shortened. Accordingly, noise and inductance components generated on the wiring connecting the capacitor DCAP and the memory chip 30 can be reduced, so that the power supplied to the memory chip 30 can be more stabilized.

인터포저(20)는 배선 패턴들(21) 상에 각각 위치하는 복수의 임피던스 매칭 패턴들(미도시)을 더 포함할 수 있다. 임피던스 매칭 패턴들은 임피던스 차이로 인한 반사 손실을 줄여주는 역할을 할 수 있다. 임피던스 매칭 패턴들이 메모리 칩(30)이 실장되는 인터포저(20)에 구성됨에 따라서 임피던스 매칭 패턴들에 의한 반사 손실 억제 효과를 높일 수 있다.The interposer 20 may further include a plurality of impedance matching patterns (not shown) respectively positioned on the wiring patterns 21 . Impedance matching patterns may serve to reduce a return loss due to an impedance difference. As the impedance matching patterns are configured in the interposer 20 on which the memory chip 30 is mounted, the effect of suppressing return loss by the impedance matching patterns may be increased.

도 4는 저항 소자의 예시적인 평면도이고, 도 5는 도 4의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.4 is an exemplary plan view of the resistance element, and FIG. 5 is a cross-sectional view taken along line I-I' of FIG. 4 .

도 4 및 도 5를 참조하면, 저항 소자(Rs)는 제1 전극(E1)과 제2 전극(E2) 사이에 설치될 수 있다. 저항 소자(Rs)는 도전성 필러(filler)가 혼합된 에폭시 수지형 카본 페이스트를 인쇄하여 형성된 저항체로 구성될 수 있다. 저항 소자(Rs)의 저항값(Resistance)은 하기 수학식 1에 의해 결정될 수 있다.4 and 5 , the resistance element Rs may be installed between the first electrode E1 and the second electrode E2 . The resistor Rs may be formed of a resistor formed by printing an epoxy resin-type carbon paste mixed with a conductive filler. The resistance value of the resistance element Rs may be determined by Equation 1 below.

Figure pat00001
Figure pat00001

여기서, ρ는 저항체의 비저항값, L은 제1 전극(E1)과 제2 전극(E2) 사이의 거리, W는 제1,제2 전극(E1,E2)의 너비, t1은 저항체의 두께이다.Here, ρ is the resistivity value of the resistor, L is the distance between the first electrode E1 and the second electrode E2, W is the width of the first and second electrodes E1 and E2, and t1 is the thickness of the resistor .

제1 전극(E1), 제2 전극(E2) 및 저항 소자(Rs)는 인터포저(20)를 구성하는 전극들 및 절연층을 이용하여 구성될 수 있다. The first electrode E1 , the second electrode E2 , and the resistance element Rs may be formed using electrodes and an insulating layer constituting the interposer 20 .

인터포저(20)는 베이스층(1), 베이스층(1) 상에 마련된 제1 절연층(DL1), 제1 절연층(DL1) 상에 마련된 제1 전극층(M1), 제1 절연층(DL1) 상에 마련되어 제1 전극층(M1)을 덮는 제2 절연층(DL2), 제2 절연층(DL2) 상의 제3 절연층(DL3)을 포함할 수 있다. 예시적으로, 제1,제2 전극(E1,E2)은 제1 전극층(M1)에 구성될 수 있고, 저항 소자(Rs)는 제1 절연층(DL1) 상에 배치될 수 있다. The interposer 20 includes a base layer 1, a first insulating layer DL1 provided on the base layer 1, a first electrode layer M1 provided on the first insulating layer DL1, and a first insulating layer ( A second insulating layer DL2 provided on the DL1 and covering the first electrode layer M1 may include a third insulating layer DL3 on the second insulating layer DL2. For example, the first and second electrodes E1 and E2 may be formed on the first electrode layer M1 , and the resistance element Rs may be disposed on the first insulating layer DL1 .

도 6은 디커플링 캐패시터의 예시적인 평면도이고, 도 7은 도 6의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.FIG. 6 is an exemplary plan view of a decoupling capacitor, and FIG. 7 is a cross-sectional view taken along line II-II' of FIG. 6 .

도 6 및 도 7을 참조하면, 디커플링 캐패시터(DCAP)는 인터포저(20)를 구성하는 전극층들 및 절연층을 이용하여 구성될 수 있다. 6 and 7 , the decoupling capacitor DCAP may be configured using electrode layers and an insulating layer constituting the interposer 20 .

예시적으로, 디커플링 캐패시터(DCAP)는 제1 전극층(M1)에 마련된 캐패시터 제1 전극(CE1), 제2 전극층(M2)에 마련되며 캐패시터 제1 전극(CE1)과 중첩되는 캐패시터 제2 전극(CE2), 그리고 캐패시터 제1 전극(CE1)과 캐패시터 제2 전극(CE2) 사이의 제2 절연층(DL2)으로 이루어진 유전층을 포함하여 구성될 수 있다. 디커플링 캐패시터(DCAP)의 용량(C)은 하기 수학식 2에 의해 결정될 수 있다.Exemplarily, the decoupling capacitor DCAP is a capacitor first electrode CE1 provided on the first electrode layer M1 and a capacitor second electrode CE1 provided on the second electrode layer M2 and overlapping the capacitor first electrode CE1. CE2) and a dielectric layer including a second insulating layer DL2 between the capacitor first electrode CE1 and the capacitor second electrode CE2. The capacity C of the decoupling capacitor DCAP may be determined by Equation 2 below.

Figure pat00002
Figure pat00002

여기서, ε 는 제2 절연층(DL2)의 유전 상수, t2는 캐패시터 제1 전극(CE1)과 캐패시터 제2 전극(CE2) 사이의 제2 절연층(DL2) 두께, A는 캐패시터 제1 전극(CE1)과 캐패시터 제2 전극(CE2) 간 중첩 면적이다.Here, ε is the dielectric constant of the second insulating layer DL2, t2 is the thickness of the second insulating layer DL2 between the capacitor first electrode CE1 and the capacitor second electrode CE2, A is the capacitor first electrode CE1 CE1) and an overlapping area between the capacitor second electrode CE2.

도 8a 및 도 8b는 본 발명에 따른 메모리 장치의 인터포저에 포함된 임피던스 매칭 패턴의 예시적인 평면도이다. 8A and 8B are exemplary plan views of an impedance matching pattern included in an interposer of a memory device according to the present invention.

도 8a를 참조하면, 임피던스 매칭 패턴은 쿼터 웨이브 트랜스포머(Quarterwave Transformer, QT)로 구성될 수 있다. 쿼터 웨이브 트랜스포머(QT)는 1/4λ 파장 길이를 가지며 인터포저의 전극층을 이용하여 구성될 수 있다. 쿼터 웨이브 트랜스포머(QT)는 대응하는 배선 패턴(도 3a의 21)에 직렬로 연결될 수 있다.Referring to FIG. 8A , the impedance matching pattern may be configured as a quarter wave transformer (QT). The quarter wave transformer (QT) has a 1/4λ wavelength and may be configured using an electrode layer of an interposer. The quarter wave transformer QT may be connected in series to a corresponding wiring pattern ( 21 of FIG. 3A ).

도 8b를 참조하면 임피던스 매칭 패턴은 스터브(stub, ST)로 구성될 수 있다. 스터브(ST)는 인터포저의 전극층을 이용하여 구성된 짧은 길이의 선로로, 대응하는 배선 패턴(도 3a의 21)에 병렬로 연결되며, 배선 패턴에 연결되지 않은 쪽의 끝단이 개방되어 있다. Referring to FIG. 8B , the impedance matching pattern may be formed of a stub (ST). The stub ST is a short-length line constructed using the electrode layer of the interposer, and is connected in parallel to the corresponding wiring pattern (21 of FIG. 3A ), and the end of the side not connected to the wiring pattern is open.

스터브(ST)는 주파수의 파장과 비교하여 매우 짧은 길이로 구성되어 원하는 신호 대역에서 커패시터의 특성을 가질 수 있다. 즉, 스터브(ST)는 배선 패턴에 병렬로 연결된 커패시터의 기능을 하여 로우 패스 필터의 역할을 하게 된다. 따라서, 신호의 고주파 잡음은 감소되고 저주파수 성분만이 메모리 칩으로 전달된다. 스터브(ST)의 폭과 길이 및 배치를 다양하게 하면 여러 가지의 로우 패스 필터를 구현할 수 있다.The stub ST is configured to have a very short length compared to the wavelength of the frequency, and thus may have capacitor characteristics in a desired signal band. That is, the stub ST functions as a capacitor connected in parallel to the wiring pattern to serve as a low-pass filter. Accordingly, high-frequency noise of the signal is reduced and only low-frequency components are transferred to the memory chip. By varying the width, length, and arrangement of the stub ST, various low-pass filters can be implemented.

이상, 본 발명의 실시예들에 의하면 대역폭 확장을 위하여 메모리 칩의 핀 개수를 늘리지 않아도 되므로 인접 핀들간 간섭을 억제하여 간섭에 의한 동작 오류를 줄이는데 기여할 수 있다.As described above, according to embodiments of the present invention, since it is not necessary to increase the number of pins of the memory chip for bandwidth expansion, interference between adjacent pins can be suppressed, thereby contributing to reduction of operation errors due to interference.

본 발명의 실시예들에 의하면, TSV 기술을 적용하지 않고서도 고용량 및 확장 대역폭을 갖는 메모리 장치의 구현이 가능하므로 TSV 형성을 위해 필요한 제조 공정 단계들을 생략하여 제조 시간을 단축시키고 제조 공정 중에 불량이 발생할 확률을 줄이는데 기여할 수 있다.According to the embodiments of the present invention, it is possible to implement a memory device having a high capacity and an extended bandwidth without applying the TSV technology. It can help to reduce the probability of occurrence.

본 발명의 실시예들에 의하면, 인터포저에 저항 소자를 구비하여 저항 소자를 통해서 메모리 칩에 데이터 신호를 전달하므로 저항 소자와 메모리 칩 사이에 연결되는 데이터 배선의 길이를 짧게 구성할 수 있으므로 데이터 신호의 충실도를 향상시키는데 기여할 수 있다.According to embodiments of the present invention, since the interposer includes a resistance element to transmit a data signal to the memory chip through the resistance element, the length of the data line connected between the resistance element and the memory chip can be shortened. can contribute to improving the fidelity of

본 발명의 실시예들에 의하면, 인터포저에 디커플링 캐패시터를 구비하여 메모리 칩이 필요로 하는 전원을 보조적으로 제공하고, 메모리 칩에 인가되는 전원의 고주파 노이즈 및 인덕턴스 성분 등을 배제함으로써 전원을 안정화시킬 수 있다. According to the embodiments of the present invention, a decoupling capacitor is provided in the interposer to provide auxiliary power required by the memory chip, and to stabilize power by excluding high-frequency noise and inductance components of power applied to the memory chip. can

본 발명의 실시예들에 의하면, 인터포저에 임피던스 매칭 패턴을 구비하여 임피던스 차이에 의한 반사 손실을 줄이는데 기여할 수 있다.According to embodiments of the present invention, it is possible to contribute to reducing the return loss due to the impedance difference by providing an impedance matching pattern in the interposer.

본 발명의 실시예들에 의하면, 상부 메모리 칩과 하부 메모리 칩 사이에 인터포저가 배치되어 메모리 칩 동작 중에 메모리 칩에서 발생되는 열이 인터포저를 통해서 배출될 수 있으므로 열에 의한 메모리 칩의 성능 저하 및 기능 오류를 줄이는데 기여할 수 있다. According to embodiments of the present invention, an interposer is disposed between the upper memory chip and the lower memory chip, so that heat generated from the memory chip during operation of the memory chip can be discharged through the interposer. It can contribute to reducing functional errors.

전술한 메모리 장치는 다양한 전자 시스템 및 패키지 모듈들에 적용될 수 있다.The above-described memory device may be applied to various electronic systems and package modules.

도 9는 본 발명에 따른 메모리 장치를 구비한 전자 시스템의 블록도이고, 도 10은 본 발명에 따른 메모리 장치를 포함하는 메모리 카드의 블럭도이다. 9 is a block diagram of an electronic system including a memory device according to the present invention, and FIG. 10 is a block diagram of a memory card including the memory device according to the present invention.

도 9를 참조하면, 본 발명의 실시예들에 따른 메모리 장치는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(718)를 통해서 상호 커플링될 수 있다. Referring to FIG. 9 , a memory device according to embodiments of the present invention may be applied to an electronic system 710 . The electronic system 710 may include a controller 711 , an input/output unit 712 , and a memory 713 . The controller 711 , the input/output unit 712 , and the memory 713 may be coupled to each other through a bus 718 that provides a path for data movement.

예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다. For example, the controller 711 may include at least one microprocessor, at least one digital signal processor, at least one microcontroller, and at least one of a logic circuit capable of performing the same function as those components. The memory 713 may include memory devices according to embodiments of the present invention. The input/output unit 712 may include at least one selected from a keypad, a keyboard, a display device, a touch screen, and the like. The memory 713 is a device for data storage, and may store data and/or a command executed by the controller 711 or the like.

메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플래시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다. The memory 713 may include a volatile memory device such as DRAM and/or a non-volatile memory device such as flash memory. For example, the flash memory may be mounted in an information processing system such as a mobile terminal or a desktop computer. The flash memory may be configured as a solid state disk (SSD). In this case, the electronic system 710 may stably store a large amount of data in the flash memory system.

전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다. The electronic system 710 may further include an interface 714 configured to transmit/receive data to and from a communication network. The interface 714 may have a wired or wireless form. For example, interface 714 may include an antenna, a wired transceiver, or a wireless transceiver.

전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.The electronic system 710 may be understood as a mobile system, a personal computer, an industrial computer, or a logic system that performs various functions. For example, a mobile system includes a personal digital assistant (PDA), a portable computer, a tablet computer, a mobile phone, a smart phone, a wireless phone, and a laptop computer. , a memory card, a digital music system, and an information transmission/reception system.

전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다. When the electronic system 710 is a device capable of performing wireless communication, the electronic system 710 is a code division multiple access (CDMA), global system for mobile communications (GSM), north American digital cellular (NADC), E- It may be used in communication systems such as enhanced-time division multiple access (TDMA), wideband code division multiple access (WCDAM), CDMA2000, long term evolution (LTE), and wireless broadband Internet (Wibro).

도 10을 참조하면, 본 발명의 실시예들에 따른 메모리 장치는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.Referring to FIG. 10 , the memory device according to embodiments of the present invention may be provided in the form of a memory card 800 . For example, the memory card 800 may include a memory 810 such as a nonvolatile memory device and a memory controller 820 . The memory 810 and the memory controller 820 may store data or read stored data.

메모리(810)는 본 발명의 실시예들에 따른 메모리 장치가 적용된 비휘발성 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.The memory 810 may include any one or more of nonvolatile memory devices to which the memory device according to the embodiments of the present invention is applied, and the memory controller 820 responds to a write/read request from the host 830 . to read the stored data or control the memory 810 to store data.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above, although it has been described with reference to the embodiments of the present invention, those skilled in the art or those having ordinary knowledge in the technical field will It will be understood that various modifications and variations of the present invention can be made without departing from the technical scope.

10: 기판
20: 인터포저
30: 메모리 칩
W: 전도성 연결 부재
DQ: 데이터 핀
Rs: 저항 소자
DCAP: 디커플링 캐패시터10: substrate
20: interposer
30: memory chip
W: Conductive connection member
DQ: data pin
Rs: resistance element
DCAP: Decoupling Capacitor

Claims (8)

기판 상에 스택된 복수의 인터포저들;
상기 인터포저들 상에 플립칩 본딩된 복수의 메모리 칩들;
상기 인터포저들에 마련되고 상기 복수의 메모리 칩들의 데이터 입출력 핀들에 개별적으로 연결되는 복수의 데이터 배선들을 포함하는 복수의 배선 패턴들; 및
상기 복수의 배선 패턴들과 상기 기판 상의 복수의 본딩 핑거들을 개별적으로 연결하는 복수의 전도성 연결 부재들; 을 포함하며,
상기 메모리 칩들의 상기 데이터 입출력 핀들은 상기 복수의 본딩 핑거들을 통해서 병렬적으로 액세스가 가능한 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.a plurality of interposers stacked on the substrate;
a plurality of memory chips flip-chip bonded on the interposers;
a plurality of wiring patterns provided on the interposers and including a plurality of data lines individually connected to data input/output pins of the plurality of memory chips; and
a plurality of conductive connecting members individually connecting the plurality of wiring patterns and a plurality of bonding fingers on the substrate; includes,
The memory device having a high capacity and wide bandwidth, characterized in that the data input/output pins of the memory chips can be accessed in parallel through the plurality of bonding fingers. 제1 항에 있어서, 상기 인터포저들 각각은 상기 데이터 배선들에 직렬 연결되는 복수의 저항 소자들을 더 포함하는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.The memory device of claim 1 , wherein each of the interposers further comprises a plurality of resistance elements connected in series to the data lines. 제2 항에 있어서, 상기 인터포저는 베이스층;
상기 베이스층을 덮는 제1 절연층;및
상기 제1 절연층 상의 제1 전극층;을 포함하며,
상기 제1 절연층 상에 배치되고, 상기 제1 전극층에 포함된 제1 전극과 제2 전극 사이에 연결되는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.3. The method of claim 2, wherein the interposer comprises: a base layer;
a first insulating layer covering the base layer; and
a first electrode layer on the first insulating layer;
A memory device having a high capacity and a wide bandwidth, which is disposed on the first insulating layer and is connected between a first electrode and a second electrode included in the first electrode layer. 제1 항에 있어서, 상기 복수의 배선 패턴들은 상기 메모리 칩의 전원 핀에 연결되는 전원 배선; 및
상기 메모리 칩의 그라운드 핀에 연결되는 그라운드 배선;을 더 포함하며,
상기 전원 배선과 상기 그라운드 배선 사이에 연결된 디커플링 캐패시터;를 더 포함하는 것을 특징으로 하는 기능성 인터포저를 이용한 고용량 및 와이드 대역폭을 갖는 메모리 장치.The apparatus of claim 1 , wherein the plurality of wiring patterns comprises: a power line connected to a power pin of the memory chip; and
It further includes; a ground wire connected to the ground pin of the memory chip,
A memory device having a high capacity and a wide bandwidth using a functional interposer, further comprising a decoupling capacitor connected between the power line and the ground line. 제4 항에 있어서, 상기 인터포저는 베이스층;
상기 베이스층을 덮는 제1 절연층;
상기 제1 절연층 상의 제1 전극층;
상기 제1 절연층 상에 형성되어 상기 제1 전극층을 덮는 제2 절연층; 및
상기 제2 절연층 상의 제2 전극층;을 포함하며,
상기 디커플링 캐패시터는, 상기 제1 전극층에 포함된 캐패시터 제1 전극;
상기 제2 전극층에 포함되고 상기 캐패시터 제1 전극과 중첩되는 캐패시터 제2 전극; 및
상기 캐패시터 제1 전극 및 상기 캐패시터 제2 전극 사이에 배치된 상기 제2 절연층으로 이루어진 유전층;을 포함하는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.5. The method of claim 4, wherein the interposer comprises: a base layer;
a first insulating layer covering the base layer;
a first electrode layer on the first insulating layer;
a second insulating layer formed on the first insulating layer and covering the first electrode layer; and
a second electrode layer on the second insulating layer; and
The decoupling capacitor may include: a capacitor first electrode included in the first electrode layer;
a capacitor second electrode included in the second electrode layer and overlapping the capacitor first electrode; and
and a dielectric layer including the second insulating layer disposed between the capacitor first electrode and the capacitor second electrode. 제1 항에 있어서, 상기 인터포저들 각각은 상기 복수의 배선 패턴들에 연결되는 복수의 임피던스 매칭 패턴들을 더 포함하는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.The memory device of claim 1 , wherein each of the interposers further comprises a plurality of impedance matching patterns connected to the plurality of wiring patterns. 제6 항에 있어서, 상기 임피던스 매칭 패턴은 쿼터웨이브 트랜스포머 또는 싱글 스터브를 포함하는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.The memory device of claim 6 , wherein the impedance matching pattern includes a quarter-wave transformer or a single stub. 제1 항에 있어서, 상기 메모리 칩들의 적어도 하나는 다른 메모리 칩들이 저장 및 출력하는 데이터에 대한 ECC 기능을 제공하는 ECC 메모리 칩인 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.The memory device of claim 1 , wherein at least one of the memory chips is an ECC memory chip that provides an ECC function for data stored and output by other memory chips.
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