KR20220032628A - 커패시턴스 검출 장치 - Google Patents

커패시턴스 검출 장치 Download PDF

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Abstract

커패시턴스 검출 장치(200)에 있어서 센싱 신호에 따라 상이한 커패시턴스 값을 생성하도록 구성되는 채널 커패시터(101); 상기 채널 커패시터(101)에 연결되고, 펄스 신호를 수신하고 상기 채널 커패시터(101)의 커패시턴스 값을 검출하도록 구성되는 검출 회로(220); 및 상기 채널 커패시터(101) 및 상기 검출 회로(220) 사이에 연결되고, 상기 채널 커패시터(101)의 기초 커패시턴스 값을 상쇄하고 상기 채널 커패시터(101)의 가변 커패시턴스 값을 생성하도록 구성되는 조정 회로(210)를 포함하며, 상기 검출 회로(220)는 상기 채널 커패시터(101)의 가변 커패시턴스 값을 출력 신호로 전환하도록 더 구성된다. 따라서, 조정 회로(210)를 통해 채널 커패시터(101)의 기준 커패시턴스를 상쇄하고, 검출 회로(220)의 출력 신호의 유효 범위를 향상시킬 수 있다.

Description

커패시턴스 검출 장치
본 출원은 전자 제품의 기술 분야에 관한 것으로, 특히, 커패시턴스 검출 장치에 관한 것이다.
정전식 터치 스크린 기술은 인체의 전류 유도를 사용하여 작동하는 것이다. 정전식 터치 스크린은 일반적으로 네 모서리로부터 네개의 전극이 나와있는 4층 복합 유리 스크린이다. 손가락이 금속층에 터치하면 인체의 전기장에 의해 인체와 터치스크린 표면 사이에 커플링 커패시터가 형성되며, 고주파 전류의 경우, 커패시터가 직접 도체이므로 인체 손가락은 터치 포인트에서 아주 작은 전류를 흡수하게 된다. 이 전류는 터치스크린의 네 모서리에 있는 전극에서 각각 흘러나오고, 이 네개의 전극에 흐르는 전류는 손가락으로부터 네모서리까지의 거리에 비례하며, 컨트롤러는 네개의 전류 비율에 대하여 정확히 계산하여 터치 포인트의 위치를 얻는다.
정전식 터치 스크린 실제 애플리케이션 시나리오에서, 터치 포인트의 상태는 일반적으로 셀프 정전용량 검출 회로에 의해 검출된다. 셀프 정전용량 터치 스크린에는 전극이 설치되어 있기 때문에, 각 채널 커패시터가 형성되고, 채널 커패시터의 커패시턴스 값의 변화는 셀프 정전용량 검출 회로에 의해 검출되며, 채널 커패시터의 커패시턴스 값의 변화에 따라 터치 포인트의 터치 상황이 얻어질 수 있다.
기존의 셀프 정전용량 검출 회로는 연산 증폭기와 피드백 커패시터로 구성되며, 채널 커패시터에 대해 충방전하고, 채널 커패시터에 저장된 전하를 연산 증폭기를 통해 연산 증폭기의 출력 단자로 전달함으로써 최종적으로, 전압값Vo가 출력된다. 검출 전압값Vo는 검출된 채널 커패시터Csen의 커패시턴스 값의 크기를 나타낸다.
하지만, 기존의 검출 방법에서는 출력 전압Vo의 유효 신호 범위가 너무 좁아, 후속 신호 처리에 불리하다.
본 출원의 실시예의 목적 중 하나는 조정 회로를 통해 채널 커패시터의 기준 커패시턴스의 영향을 상쇄하고 검출 회로의 출력 신호의 유효 범위를 향상시키는 커패시턴스 검출 장치를 제공하는 것이다.
상기 목적을 실현하기 위하여, 본 출원은 아래와 같은 기술적 방안들을 적용한다:
제1 측면에 따르면, 본 출원의 실시예에서 제공하는 커패시턴스 검출 장치는 센싱 신호에 따라 상이한 커패시턴스 값을 생성하도록 구성되는 채널 커패시터; 상기 채널 커패시터에 연결되고, 펄스 신호를 수신하고 상기 채널 커패시터의 커패시턴스 값을 검출하도록 구성되는 검출 회로; 및 상기 채널 커패시터와 상기 검출 회로 사이에 연결되고, 상기 채널 커패시터의 기초 커패시턴스 값을 상쇄하고 상기 채널 커패시터의 가변 커패시턴스 값을 생성하도록 구성되는 조정 회로를 포함하고, 상기 검출 회로는 상기 채널 커패시터의 가변 커패시턴스 값을 출력 신호로 전환하도록 더 구성된다.
실시 가능한 일 양태에서, 상기 커패시턴스 검출 장치는 제1 단부가 상기 검출 회로의 순방향 입력 단자에 연결되고, 제2 단부가 상기 검출 회로의 역방향 입력 단자에 연결되는 제1 리셋 스위치를 더 포함한다.
실시 가능한 일 양태에서, 상기 커패시턴스 검출 장치는 상기 제1 리셋 스위치의 상기 제2 단부와 상기 검출 회로의 역방향 입력 단자 사이에 연결되는 검출 스위치를 더 포함한다.
실시 가능한 일 양태에서, 상기 조정 회로는 감소된 기초 소자; 및 일단이 상기 감소된 기초 소자에 연결되고 타단이 상기 채널 커패시터의 양극에 연결되는 제1 감소된 기초 스위치를 포함하고, 상기 제1 감소된 기초 스위치가 턴온될 경우, 상기 감소된 기초 소자를 통해 상기 채널 커패시터를 충전하거나 방전한다.
실시 가능한 일 양태에서, 상기 제1 감소된 기초 스위치 및 상기 제2 감소된 기초 스위치는 동일한 타이밍 시퀀스로 작동된다.
실시 가능한 일 양태에서, 상기 감소된 기초 소자는 감소된 기초 커패시터이고, 상기 감소된 기초 커패시터의 양극은 상기 제1 감소된 기초 스위치에 연결되고, 상기 감소된 기초 커패시터의 음극은 제2 감소된 기초 스위치를 통해 기준 레벨 포트에 연결된다.
실시 가능한 일 양태에서, 상기 조정 회로는 일단이 상기 감소된 기초 커패시터의 양극에 연결되고, 타단이 제1 레벨 포트에 연결되는 제1 레벨 스위치를 더 포함한다.
실시 가능한 일 양태에서, 상기 제1 레벨 스위치는 일단이 상기 감소된 기초 커패시터의 양극에 연결되고, 타단이 제1 레벨 포트의 저레벨 포트에 연결되는 제1 서브 스위치; 및 일단이 상기 감소된 기초 커패시터의 양극에 연결되고, 타단이 제1 레벨 포트의 고레벨 포트에 연결되는 제2 서브 스위치를 포함한다.
실시 가능한 일 양태에서, 상기 조정 회로는 일단이 상기 감소된 기초 커패시터의 음극에 연결되고, 타단이 제2 레벨 포트에 연결되는 제2 레벨 스위치를 더 포함한다.
실시 가능한 일 양태에서, 상기 제2 레벨 스위치는 일단이 상기 감소된 기초 커패시터의 음극에 연결되고, 타단이 제2 레벨 포트의 저레벨 포트에 연결되는 제3 서브 스위치; 및 일단이 상기 감소된 기초 커패시터의 음극에 연결되고, 타단이 제2 레벨 포트의 고레벨 포트에 연결되는 제4 서브 스위치를 포함한다.
실시 가능한 일 양태에서, 상기 제1 서브 스위치 및 상기 제4 서브 스위치는 동일한 타이밍 시퀀스로 작동되고, 상기 제2 서브 스위치 및 상기 제3 서브 스위치는 동일한 타이밍 시퀀스로 작동된다.
실시 가능한 일 양태에서, 상기 감소된 기초 소자는 전류원이고, 상기 감소된 기초 소자는 입력 단자가 상기 제1 감소된 기초 스위치에 연결되는 제1 전류원을 포함한다.
실시 가능한 일 양태에서, 상기 감소된 기초 소자는 제2 전류원; 및 일단이 상기 채널 커패시터의 양극에 연결되고, 타단이 상기 제2 전류원의 출력 단자에 연결되는 제3 감소된 기초 스위치를 더 포함한다.
실시 가능한 일 양태에서, 상기 검출 회로는 역방향 입력 단자가 상기 채널 커패시터의 양극에 연결되고, 순방향 입력 단자가 펄스 신호 포트에 연결되는 연산 증폭기; 및 상기 연산 증폭기의 역방향 입력 단자 및 상기 연산 증폭기의 출력 단자 사이에 연결되는 피드백 커패시터를 포함하고, 상기 검출 회로는 연산 증폭기가 상기 펄스 신호 포트를 통해 펄스 신호를 수신할 때, 상기 채널 커패시터의 가변 커패시턴스 값을 검출하도록 구성된다.
실시 가능한 일 양태에서, 상기 검출 회로는 상기 피드백 커패시터와 병렬 연결되는 제2 리셋 스위치를 포함한다.
본 출원에서 제공하는 커패시턴스 검출 장치는 채널 커패시터와 검출 회로 사이에 조정 회로를 설치함으로써 채널 커패시터의 기준 커패시턴스를 상쇄하고, 나아가 채널 커패시터의 유효한 커패시턴스 값 변화 정보를 검출 회로로 전달함으로써 검출 회로 출력 신호의 유효 범위를 향상시킨다.
본 출원의 실시예들의 기술적 방안을 보다 명확하게 설명하기 위하여, 이하에서는 본 출원의 실시예들에서 사용되어야 하는 도면들을 간략하게 소개하도록 한다. 이하의 도면들은 단지 본 출원의 일부 실시예들만을 도시한 것임을 이해하여야 한다. 따라서, 본 출원의 범위를 한정하는 것으로 간주되어서는 안되며, 본 기술분야에서 통상의 지식을 가진 자라면 창조적인 노동을 하지 않는 전제하에서 이러한 도면으로부터 기타 도면을 얻을 수 있다.
도 1은 본 출원 일 실시예에 따른 애플리케이션 시나리오의 개략도이다.
도 2는 본 출원 일 실시예에 따른 커패시턴스 검출 장치의 회로 개략도이다.
도 3은 본 출원 일 실시예에 따른 커패시턴스 검출 장치의 회로 개략도이다.
도 4는 본 출원 일 실시예에 따른 커패시턴스 검출 장치에서 각 소자의 작업 타이밍의 개략도이다.
도 5는 본 출원 일 실시예에 따른 커패시턴스 검출 장치의 회로 개략도이다.
도 6은 본 출원 일 실시예에 따른 커패시턴스 검출 장치에서 각 소자의 작업 타이밍의 개략도이다.
본 출원은 2020년 3월 11일에 중국 특허청에 제출된 제 2020101672162호, 발명 명칭이 "커패시턴스 검출 장치”인 중국 특허 출원의 우선권을 주장하는 바, 상기 출원의 전부 내용은 참조로서 본 발명에 포함된다.
이하, 본 출원의 실시예의 도면과 결합하여, 본 출원의 실시예의 기술적 방안에 대해 설명하도록 한다. 본 출원에 대한 설명에서, "제1", "제2" 등의 용어는 단지 설명을 구별하기 위해 사용된 것으로, 상대적 중요성을 지시하거나 암시하는 것으로 이해될 수 없다.
도 1에 도시된 바와 같이, 본 실시예는 터치 스크린(100) 및 커패시턴스 검출 장치(200)를 포함하는 커패시턴스 검출 장치(200)의 애플리케이션 시나리오를 제공한다. 여기서, 터치 스크린(100)은 셀프 정전용량 방식의 터치 스크린일 수 있다. 터치 스크린(100)에는 전극이 설치되어 복수의 채널 커패시터(101)가 형성되고, 터치 스크린(100)은 채널 커패시터(101) 값을 변화시키는 센싱 신호를 수집하도록 구성된다. 센싱 신호는 터치 스크린(100)에 대한 사용자 손가락의 터치 신호일 수 있고 비접촉식 센싱 신호일 수도 있다. 커패시턴스 검출 장치(200)는 채널 커패시터(101)의 커패시턴스 값의 변화량을 감출하도록 구성된다.
일 실시예에서, 채널 커패시터(101) 중 하나를 예로 들면, 손가락이 터치 스크린(100)에 터치하지 않을 경우 채널 커패시터(101)의 커패시턴스 값을 C1으로 표시하고, 손가락이 터치 스크린(100)에 터치할 경우 채널 커패시터(101)의 커패시턴스 값을 C2로 표시하면 커패시턴스 값의 변화는 Cchange=C2-C1이다. 즉, 채널 커패시터(101)의 변화량이다. 채널 커패시터(101)의 커패시턴스 값의 변화가 검출됨으로써 손가락 터치 여부가 검출될 수 있다.
도 2에 도시된 바와 같이, 본 실시예에서는 도 1에 도시된 애플리케이션 시나리오에 적용될 수 있는 커패시턴스 검출 장치(200)를 제공한다. 상기 장치는 채널 커패시터(101), 조정 회로(210) 및 검출 회로(220)를 포함한다. 여기서, 채널 커패시터(101)는 센싱 신호에 따라 상이한 커패시턴스 값을 생성하도록 구성된다. 검출 회로(220)는 채널 커패시터(101)에 연결되며 펄스 신호를 수신하고 채널 커패시터(101)의 커패시턴스 값을 검출하도록 구성된다.
일 실시예에서, 커패시턴스 검출 장치(200)가 채널 커패시터(101)에 대해 충방전함으로써, 채널 커패시터(101)에 저장된 전하가 검출 회로(220)를 통해 출력 단자로 전달되고, 최종적으로, 검출 전압값Vo가 출력된다. 출력된 전압값Vo는 검출된 채널 커패시터(101)의 커패시턴스 값의 크기를 나타낸다.
일 실시예에서, 조정 회로(210)는 채널 커패시터(101)와 검출 회로(220) 사이에 연결되고, 채널 커패시터(101)의 커패시턴스 값 중 무효 정보를 상쇄하고 채널 커패시터(101)의 가변 커패시턴스 값을 생성하도록 구성된다. 검출 회로(220)는 채널 커패시터(101)의 가변 커패시턴스 값을 출력 신호로 전환하도록 더 구성된다. 실제 응용에서, 커패시턴스 값C1이 너무 크면 출력 전압Vo의 유효 신호 범위가 지나치게 좁게 된다. 검출하는 과정에서 조정 회로(210)를 통해 C1을 뺄 수 있다. 이로써, 손가락이 터치 스크린(100)에 터치할 경우, 검출 회로(220)의 출력 전압Vo의 전체 범위 내에서 유효 신호 범위는 크게 향상된다.
도 3에 도시된 바와 같이, 본 실시예에서는 도 1에 도시된 애플리케이션 시나리오에 적용될 수 있는 커패시턴스 검출 장치(200)를 제공한다. 상기 장치는 채널 커패시터(101), 조정 회로(210) 및 검출 회로(220)를 포함한다.
일 실시예에서, 검출 회로(220)는 연산 증폭기(221), 피드백 커패시터(CF) 및 제2 리셋 스위치(223)를 포함한다. 여기서, 연산 증폭기(221)의 역방향 입력 단자는 채널 커패시터(101)의 양극에 연결되고, 연산 증폭기(221)의 순방향 입력 단자는 펄스 신호 포트(222)에 연결된다. 피드백 커패시터(CF)는 연산 증폭기(221)의 역방향 입력 단자와 연산 증폭기(221)의 출력 단자 사이에 연결된다. 제2 리셋 스위치(223)는 피드백 커패시터(CF)에 병렬 연결된다.
일 실시예에서, 커패시턴스 검출 장치(200)는, 제1 단부가 검출 회로(220)의 순방향 입력 단자에 연결되고, 제2 단부가 검출 회로(220)의 역방향 입력 단자에 연결되는 제1 리셋 스위치(230)를 더 포함한다.
일 실시예에서, 커패시턴스 검출 장치(200)는 제1 리셋 스위치(230)의 제2 단부 및 검출 회로(220)의 역방향 입력 단자 사이에 연결되는 검출 스위치(240)를 더 포함한다.
일 실시예에서, 조정 회로(210)는 감소된 기초 소자, 및 일단이 감소된 기초 소자에 연결되고 타단이 채널 커패시터(101)의 양극에 연결되는 제1 감소된 기초 스위치(212)를 포함하고, 제1 감소된 기초 스위치가 턴온될 때, 감소된 기초 소자를 통해 채널 커패시터를 충전하거나 방전한다.
일 실시예에서, 감소된 기초 소자는 감소된 기초 커패시터(211)이고, 감소된 기초 커패시터(211)의 양극은 제1 감소된 기초 스위치(212)에 연결되고, 감소된 기초 커패시터(211)의 음극은 제2 감소된 기초 스위치(213)를 통해 기준 레벨 포트에 연결된다.
일 실시예에서, 조정 회로(210)는 일단이 감소된 기초 커패시터(211)의 양극에 연결되고 타단이 제1 레벨 포트(215)에 연결되는 제1 레벨 스위치(214)를 더 포함한다.
일 실시예에서, 제1 레벨 스위치(214)는 일단이 감소된 기초 커패시터(211)의 양극에 연결되고 타단이 제1 레벨 포트(215)의 저레벨 포트(VL)에 연결되는 제1 서브 스위치(S1) 및 일단이 감소된 기초 커패시터(211)의 양극에 연결되고 타단이 제1 레벨 포트(215)의 고레벨 포트(VH)에 연결되는 제2 서브 스위치(S2)를 포함한다.
일 실시예에서, 조정 회로(210)는 일단이 감소된 기초 커패시터(211)의 음극에 연결되고 타단이 제2 레벨 포트(217)에 연결되는 제2 레벨 스위치(216)를 더 포함한다.
일 실시예에서, 제2 레벨 스위치(216)는 일단이 감소된 기초 커패시터(211)의 음극에 연결되고 타단이 제2 레벨 포트(217)의 저레벨 포트(VL)에 연결되는 제3 서브 스위치(S3) 및 일단이 감소된 기초 커패시터(211)의 음극에 연결되고 타단이 제2 레벨 포트(217)의 고레벨 포트(VH)에 연결되는 제4 서브 스위치(S4)를 포함한다.
일 실시예에서, 도 4는 상기 도 3의 커패시턴스 검출 장치(200)에서 각 소자의 작업 타이밍 다이어그램이다. 여기서, 제1 리셋 스위치(230)와 제2 리셋 스위치(223)는 동일한 타이밍 시퀀스로 작동되고, 타이밍 시퀀스 번호는 Ph1이다. 검출 스위치(240), 제1 감소된 기초 스위치(212) 및 제2 감소된 기초 스위치(213)는 동일한 타이밍 시퀀스로 작동되고, 타이밍 시퀀스 번호는 Ph2 이다. 제2 서브 스위치(S2)와 제3 서브 스위치(S3)는 동일한 타이밍 시퀀스로 작동되고, 타이밍 시퀀스 번호는 Ph3이다. 제1 서브 스위치(S1)와 제4 서브 스위치(S4)는 동일한 타이밍 시퀀스로 작동되고, 타이밍 시퀀스 번호는 Ph3b이다.
도 3에 도시된 회로도 및 도 4에 도시된 타이밍 다이어그램에 기초하여, 커패시턴스 검출 장치(200)의 작동 원리는 다음과 같다.
펄스 신호 포트(222)는 펄스 신호VSTIM를 수신한다. 하나의 완전한 펄스 신호VSTIM 주기는 전하 증폭기의 하나의 완전한 작동 주기이다.
제1 단계1: 펄스 신호VSTIM가 포지티브 펄스 신호인 위상 단계에서:
타이밍 시퀀스 Ph1의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스 Ph2의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스 Ph3의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스Ph3b의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 커패시턴스 검출 장치(200)는 RESET 리셋 위상에 진입하게 되고 제1 레벨 포트(215)의 고레벨 포트(VH)와 제2 레벨 포트(217)의 저레벨 포트(VL) 사이의 전압 차이에 의해 채널 커패시터(101)가 충전된다. T1시간 거쳐 충전이 완료된 후，리셋 전하량은 Q_RESET=Q_Cbase=VH*Cbase이다.
여기서, Q_Cbase는 감소된 기초 커패시터(211)의 전하량을 나타내고, VH는 감소된 기초 커패시터(211)의 전압값을 나타내고, Cbase는 감소된 기초 커패시터(211)의 커패시턴스 값을 나타낸다.
2: 위상 적분 시, 타이밍 시퀀스 Ph1의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스Ph2의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스 Ph3의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스Ph3b의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 펄스 신호VSTIM와 기준 레벨 포트의 기준 신호VDRV는 낮은 전위로부터 높은 전위로 되는 상태에 진입한다.
이때: Q_INTERG=Q_CSEN+Q_Cbase+Q_CF.
Q_Csen=VH*Csen.
Q_Cbase=0.
Q_CF=(VH-VO)*CF.
최종적으로:
Q_RESET=Q_INTERG.
VH*Cbase=VH*Csen+(VH-VO)*CF.
VO=VH(Csen+CF-Cbase)/CF.
=VH* [1-(Cbase-Csen)/CF].
여기서, Q_INTERG는 커패시턴스 검출 장치(200)의 총 전하량을 나타내고, Csen는 채널 커패시터(101)의 커패시턴스 값을 나타내고, Q_Csen는 채널 커패시터(101)의 전하량을 나타내고, CF는 피드백 커패시터(CF)의 커패시턴스 값을 나타내고, Q_CF는 피드백 커패시터(CF)의 전하량을 나타낸다. VO는 연산 증폭기(221)의 출력 단자의 출력 전압 값을 나타낸다.
제2단계1: 펄스 신호VSTIM가 네거티브 펄스 신호인 위상 단계에서:
타이밍 시퀀스 Ph1의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스 Ph2의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스Ph3b의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스 Ph3의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 커패시턴스 검출 장치(200)는 RESET 리셋 위상에 진입하게 되고 채널 커패시터(101)는 제1 레벨 포트(215)의 저레벨 포트(VL)와 제2 레벨 포트(217)의 고레벨 포트(VH) 사이의 전압 차이에 의해 충전된다. t2시간 거쳐 충전이 완료된 후, Q_RESET=Q_Cbase=-VH*Cbase.
2: 위상 적분: 타이밍 시퀀스 Ph1의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스 Ph2의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스 Ph3의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스 Ph3b의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 펄스 신호VSTIM와 기준 레벨 포트의 기준 신호VDRV는 높은 전위로부터 낮은 전위로 되는 상태에 진입한다.
다음과 같이: Q_INTERG=Q_Csen+Q_Cbase+Q_CF.
Q_Csen=-VH*Csen .
Q_Cbase=0.
Q_CF=-VO*CF.
최종적으로:
Q_RESET=Q_INTERG.
-VH*Cbase=-VH*Csen-VO*CF.
VO=VH*(Cbase-Csen)/CF.
펄스 신호VSTIM의 포지티브 위상 단계 및 네거티브 위상 단계에서, 커패시턴스 검출 장치(200)의 출력 전압VO는 모두 항목(Cbase-Csen)을 포함한다. 여기서, Cbase는 감소된 기초 커패시터(211)의 커패시턴스 값이고 채널 커패시터(101)에서 변하지 않는 성분Csen를 상쇄하고 검출 회로(220)의 출력 신호의 유효 범위를 넓히는 작용을 한다.
도 5에 도시된 바와 같이, 본 실시예에서는 도 1에 도시된 애플리케이션 시나리오에 적용될 수 있는 커패시턴스 검출 장치(200)를 제공한다. 상기 장치는 채널 커패시터(101), 조정 회로(210) 및 검출 회로(220)를 포함한다.
일 실시예에서, 감소된 기초 소자는 전류원일 수 있다. 감소된 기초 소자는 제1 전류원(218), 제2 전류원(219) 및 제3 감소된 기초 스위치(219A)를 포함하고, 여기서, 제1 전류원(218)의 입력 단자는 제1 감소된 기초 스위치(212)에 연결된다. 제3 감소된 기초 스위치(219A)의 일단이 채널 커패시터(101)의 양극에 연결되고, 타단이 제2 전류원(219)의 출력 단자에 연결된다. 검출 회로(220)와 기타 소자의 연결 관계 및 원리에 대해, 전술한 실시예에 관한 설명을 참조할 수 있다.
일 실시예에서, 도 6은 상기 도 5의 커패시턴스 검출 장치(200)에서 각 소자의 작업 타이밍 다이어그램이다. 여기서, 제1 리셋 스위치(230)와 제2 리셋 스위치(223)는 동일한 타이밍 시퀀스로 작동되고, 타이밍 시퀀스 번호는 Ph1이다. 검출 스위치(240)의 타이밍 시퀀스 번호는 Ph2이다. 제1 감소된 기초 스위치(212)의 타이밍 시퀀스 번호는 Ph3n이다. 제3 감소된 기초 스위치(219A)의 타이밍 시퀀스 번호는 Ph3p이다. 나머지 스위치 소자들의 타이밍 시퀀스 번호는 상기 도 3 및 도 4에 관한 실시예에 대한 설명을 참조한다.
도 5에 도시된 회로도 및 도 6에 도시된 타이밍 다이어그램에 기초하여, 커패시턴스 검출 장치(200)의 작동 원리는 다음과 같을 수 있다.
펄스 신호 포트(222)가 펄스 신호VSTIM를 수신한다. 하나의 완전한 펄스 신호VSTIM 주기는 전하 증폭기의 하나의 완전한 작동 주기이다.
제1 단계1: 펄스 신호VSTIM가 포지티브 펄스 신호인 위상 단계에서:
타이밍 시퀀스 Ph1의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스 Ph2의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스 Ph3n의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스 Ph3p의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 커패시턴스 검출 장치(200)는 RESET 리셋 위상에 진입하게 된다.
리셋 전하량Q_RESET=0.
2: 위상 적분 시: 타이밍 시퀀스 Ph1의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스 Ph2의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스Ph3n의 스위치 소자는 턴온되고 높은 전위를 갖게 되며, 즉, 제1 감소된 기초 스위치(212)가 턴온된다. 타이밍 시퀀스 Ph3p의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 펄스 신호VSTIM는 낮은 전위로부터 높은 전위로 되는 상태에 진입한다. 채널 커패시터(101)는 제1 전류원(218)에 의해 방전되고 방전 시간은 T1이다.
Q_INTERG=Q_Csen+Q_CF+Q_Is1.
Q_Csen=VH*Csen.
Q_CF=(VH-VO)*CF.
최종적으로:
Q_RESET=Q_INTERG.
0=VH*Csen+(VH-VO)*CF+Q_Is1.
Is1*T1=VH*Cbase를 만족하면,
VO=VH(Csen+CF-Cbase)/CF.
=VH* [1 -(Cbase-Csen)/CF].
여기서, Q_Is1은 제1 전류원(218)의 전하량을 나타내고, Is1은 제1 전류원(218)의 작동 전류 값을 나타낸다.
제2단계1: 펄스 신호VSTIM가 네거티브 펄스 신호인 위상 단계에서:
타이밍 시퀀스 Ph1의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스 Ph2의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스Ph3n의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스Ph3p의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 커패시턴스 검출 장치(200)는 RESET 리셋 위상에 진입하게 된다.
이때: Q_RESET=0
2: 위상 적분 시: 타이밍 시퀀스 Ph1의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스Ph2의 스위치 소자는 턴온되고 높은 전위를 갖게 된다. 타이밍 시퀀스 Ph3n의 스위치 소자는 턴오프되고 낮은 전위를 갖게 된다. 타이밍 시퀀스 Ph3p의 스위치 소자는 턴온되고 낮은 전위를 갖게 되며, 즉, 제3 감소된 기초 스위치(219A)가 턴온된다. 펄스 신호VSTIM는 높은 전위로부터 낮은 전위로 되는 상태에 진입한다. 채널 커패시터(101)는 제2 전류원(219)에 의해 충전되고 충전 시간은 T2이다.
Q_INTERG=Q_Csen+Q_CF+Q_Is2.
Q_Csen=-VH*Csen.
Q_CF=-VO*CF.
최종적으로:
Q_RESET=Q_INTERG.
0=-VH*Csen-VO*CF+Q_Is2.
Is2*T2=VH*Cbase를 만족하면,
VO=VH*(Cbase-Csen)/CF.
펄스 신호VSTIM의 포지티브 위상 단계 및 네거티브 위상 단계에서, 커패시턴스 검출 장치(200)의 출력 전압VO는 모두 항목(Cbase-Csen)을 포함한다. 여기서, Cbase는 감소된 기초 커패시터(211)의 커패시턴스 값이고, 채널 커패시터(101)에서 변하지 않는 성분Csen를 상쇄하고, 출력 신호의 유효 범위를 넓히는 작용을 한다.
감소된 기초 커패시터(211) Cbase의 작동 원리는 감소된 기초 커패시터(211)에 저장된 전하를 통해 채널 커패시터(101)의 전하를 차감하고 상쇄시키는 것이다. 따라서 전류원을 통해 채널 커패시터(101) Csen에 대해 충방전함으로써 Csen의 전하량을 개변시킬 수 있어 감소된 기초 커패시터(211)의 과정을 완료할 수 있다.
상기 커패시턴스 검출 장치(200)에서, 채널 커패시터(101)의 전압이 고전압VI인 경우, 제1 감소된 기초 스위치(212)가 턴온되고 채널 커패시터(101)는 제1 전류원(218)에 의해 방전된다. 방전 과정은 다음과 같이 표시할 수 있다.
Q=Is*T1=V1*Cbase. 여기서, T1은 제1 전류원(218)이 감소된 기초 과정에서 작동된 시간이다.
채널 커패시터(101)의 전압이 저전압V2인 경우, 제3 감소된 기초 스위치(219A)가 턴온되고 채널 커패시터(101)는 제2 전류원(219)을 통해 충전된다. 방전 과정은 다음과 같이 표시할 수 있다.
Q=Is*T2=(V1-V2)*Cbase. 여기서, T2는 제2 전류원(219)이 감소된 기초 과정에서 작동된 시간이다.
이로부터, 전류원을 감소된 기초 소자로 사용하고, 시스템에서 적분 시간 T1 및 T2를 통해 전류원에 흐르는 전류의 크기를 조정함으로써 감소된 기초 후 효과가 조정될 수 있음을 알 수 있다. 따라서, 셀프 정전용량 검출 회로(220)가 소모하는 칩 면적을 크게 줄일 수 있어 칩 비용을 절감하고 자원을 절약할 수 있다.
본 출원의 실시예들은 첨부된 도면과 함께 설명되었지만, 당업자는 본 출원의 사상 및 범위를 벗어나지 않는 상황하에서 다양한 수정 및 변형을 할 수 있고, 이러한 수정 및 변형은 모두 첨부된 청구범위에 의해 한정된 범위에 속할 것이다.
본 출원에서 제공하는 커패시턴스 검출 장치는 채널 커패시터와 검출 회로 사이에 조정 회로를 설치함으로써 채널 커패시터의 기준 커패시턴스를 상쇄하고, 나아가 채널 커패시터의 유효한 커패시턴스 값 변화 정보를 검출 회로로 전달함으로써 검출 회로 출력 신호의 유효 범위를 향상시킨다.
100: 터치 스크린 101: 채널 커패시터 200: 커패시턴스 검출 장치
210: 조정 회로 220: 검출 회로 230: 제1 리셋 스위치
240: 검출 스위치 211: 감소된 기초 커패시터 212: 제1 감소된 기초 스위치
213: 제2 감소된 기초 스위치 214: 제1 레벨 스위치 215: 제1 레벨 포트
216: 제2 레벨 스위치 217: 제2 레벨 포트 S1: 제1 서브 스위치
S2: 제2 서브 스위치 S3: 제3 서브 스위치 S4: 제4 서브 스위치
VL: 저레벨 포트 VH: 고레벨 포트 221: 연산 증폭기
CF: 피드백 커패시터 222: 펄스 신호 포트 223: 제2 리셋 스위치
218: 제1 전류원 219: 제2 전류원 219A: 제3 감소된 기초 스위치
Ph1, Ph2, Ph3, Ph3b, Ph3n, Ph3p는 각각 대응되는 작동 타이밍 번호를 나타낸다.

Claims (15)

  1. 센싱 신호에 따라 상이한 커패시턴스 값을 생성하도록 구성되는 채널 커패시터;
    상기 채널 커패시터에 연결되고, 펄스 신호를 수신하고 상기 채널 커패시터의 커패시턴스 값을 검출하도록 구성되는 검출 회로; 및
    상기 채널 커패시터와 상기 검출 회로 사이에 연결되고, 상기 채널 커패시터의 기초 커패시턴스 값을 상쇄하고 상기 채널 커패시터의 가변 커패시턴스 값을 생성하도록 구성되는 조정 회로를 포함하고,
    상기 검출 회로는 상기 채널 커패시터의 가변 커패시턴스 값을 출력 신호로 전환하도록 더 구성되는 것을 특징으로 하는 커패시턴스 검출 장치.
  2. 제1항에 있어서,
    제1 단부가 상기 검출 회로의 순방향 입력 단자에 연결되고, 제2 단부가 상기 검출 회로의 역방향 입력 단자에 연결되는 제1 리셋 스위치를 더 포함하는 것을 특징으로 하는 커패시턴스 검출 장치.
  3. 제2항에 있어서,
    상기 제1 리셋 스위치의 상기 제2 단부와 상기 검출 회로의 역방향 입력 단자 사이에 연결되는 검출 스위치를 더 포함하는 것을 특징으로 하는 커패시턴스 검출 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 조정 회로는
    감소된 기초 소자; 및
    일단이 상기 감소된 기초 소자에 연결되고 타단이 상기 채널 커패시터의 양극에 연결되는 제1 감소된 기초 스위치를 포함하고,
    상기 제1 감소된 기초 스위치가 턴온될 경우, 상기 감소된 기초 소자를 통해 상기 채널 커패시터를 충전하거나 방전하는 것을 특징으로 하는 커패시턴스 검출 장치.
  5. 제4항에 있어서,
    상기 감소된 기초 소자는 감소된 기초 커패시터이고, 상기 감소된 기초 커패시터의 양극은 상기 제1 감소된 기초 스위치에 연결되고, 상기 감소된 기초 커패시터의 음극은 제2 감소된 기초 스위치를 통해 기준 레벨 포트에 연결되는 것을 특징으로 하는 커패시턴스 검출 장치.
  6. 제5항에 있어서,
    상기 제1 감소된 기초 스위치 및 상기 제2 감소된 기초 스위치는 동일한 타이밍 시퀀스로 작동되는 것을 특징으로 하는 커패시턴스 검출 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 조정 회로는 일단이 상기 감소된 기초 커패시터의 양극에 연결되고, 타단이 제1 레벨 포트에 연결되는 제1 레벨 스위치를 더 포함하는 것을 특징으로 하는 커패시턴스 검출 장치.
  8. 제7항에 있어서,
    상기 제1 레벨 스위치는
    일단이 상기 감소된 기초 커패시터의 양극에 연결되고, 타단이 제1 레벨 포트의 저레벨 포트에 연결되는 제1 서브 스위치; 및
    일단이 상기 감소된 기초 커패시터의 양극에 연결되고, 타단이 제1 레벨 포트의 고레벨 포트에 연결되는 제2 서브 스위치를 포함하는 것을 특징으로 하는 커패시턴스 검출 장치.
  9. 제8항에 있어서,
    상기 조정 회로는 일단이 상기 감소된 기초 커패시터의 음극에 연결되고, 타단이 제2 레벨 포트에 연결되는 제2 레벨 스위치를 더 포함하는 것을 특징으로 하는 커패시턴스 검출 장치.
  10. 제9항에 있어서,
    상기 제2 레벨 스위치는
    일단이 상기 감소된 기초 커패시터의 음극에 연결되고, 타단이 제2 레벨 포트의 저레벨 포트에 연결되는 제3 서브 스위치; 및
    일단이 상기 감소된 기초 커패시터의 음극에 연결되고, 타단이 제2 레벨 포트의 고레벨 포트에 연결되는 제4 서브 스위치를 포함하는 것을 특징으로 하는 커패시턴스 검출 장치.
  11. 제10항에 있어서,
    상기 제1 서브 스위치 및 상기 제4 서브 스위치는 동일한 타이밍 시퀀스로 작동되고, 상기 제2 서브 스위치 및 상기 제3 서브 스위치는 동일한 타이밍 시퀀스로 작동되는 것을 특징으로 하는 커패시턴스 검출 장치.
  12. 제4항에 있어서,
    상기 감소된 기초 소자는 전류원이고,
    상기 감소된 기초 소자는 입력 단자가 상기 제1 감소된 기초 스위치에 연결되는 제1 전류원을 포함하는 것을 특징으로 하는 커패시턴스 검출 장치.
  13. 제12항에 있어서,
    상기 감소된 기초 소자는
    제2 전류원; 및
    일단이 상기 채널 커패시터의 양극에 연결되고, 타단이 상기 제2 전류원의 출력 단자에 연결되는 제3 감소된 기초 스위치를 더 포함하는 것을 특징으로 하는 커패시턴스 검출 장치.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 검출 회로는
    역방향 입력 단자가 상기 채널 커패시터의 양극에 연결되고, 순방향 입력 단자가 펄스 신호 포트에 연결되는 연산 증폭기; 및
    상기 연산 증폭기의 역방향 입력 단자 및 상기 연산 증폭기의 출력 단자 사이에 연결되는 피드백 커패시터를 포함하고,
    상기 검출 회로는 연산 증폭기가 상기 펄스 신호 포트를 통해 펄스 신호를 수신할 때, 상기 채널 커패시터의 가변 커패시턴스 값을 검출하도록 구성되는 것을 특징으로 하는 커패시턴스 검출 장치.
  15. 제14항에 있어서,
    상기 검출 회로는 상기 피드백 커패시터와 병렬 연결되는 제2 리셋 스위치를 포함하는 것을 특징으로 하는 커패시턴스 검출 장치.
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