KR20220016418A - 표시 장치 - Google Patents

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light emitting
electrodes
etl1
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이정환
김진택
심용섭
이승민
이희근
임백현
채경태
윤해주
추승진
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 화소들을 포함하는 기판, 상기 기판 상에 배치되며 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연성 반사층, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 복수의 발광 소자를 포함하되, 상기 절연성 반사층은 굴절률이 서로 다른 복수의 제1 층 및 제2 층을 포함하고, 상기 제1 층과 상기 제2 층은 서로 교번하여 적층된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 관한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 전면 출광 효율이 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 화소들을 포함하는 기판, 상기 기판 상에 배치되며 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연성 반사층, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 복수의 발광 소자를 포함하되, 상기 절연성 반사층은 굴절률이 서로 다른 복수의 제1 층 및 제2 층을 포함하고, 상기 제1 층과 상기 제2 층은 서로 교번하여 적층된다.
상기 절연성 반사층은 상기 발광 소자의 일단 및 타단과 중첩할 수 있다.
상기 제1 층의 굴절률은 상기 제2 층의 굴절률보다 작을 수 있다.
상기 제1 층의 두께는 상기 제2 층의 두께보다 클 수 있다.
상기 절연성 반사층의 두께는 4000 옹스트롱 이상일 수 있다.
상기 절연성 반사층은 4쌍 이상의 상기 제1 층 및 상기 제2 층을 포함할 수 있다.
상기 제1 층은 실리콘 산화물(SiOx)을 포함하고, 상기 제2 층은 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 제1 층은 실리콘 산화물(SiOx)을 포함하고, 상기 제2 층은 티타늄 산화물(TiOx)을 포함할 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 발광 소자의 일단과 접하는 제1 컨택 전극, 및 상기 제2 전극 및 상기 발광 소자의 타단과 접하는 제2 컨택 전극을 더 포함할 수 있다.
상기 절연성 반사층은 상기 제1 전극과 상기 제1 컨택 전극 사이에 배치될 수 있다.
상기 절연성 반사층의 일면은 상기 제1 전극과 접하고, 상기 절연성 반사층의 타면은 상기 제1 컨택 전극과 접할 수 있다.
상기 절연성 반사층은 상기 제1 전극을 부분적으로 노출시키는 개구부를 포함할 수 있다.
상기 제1 컨택 전극은 상기 절연성 반사층의 개구부를 통해 상기 제1 전극과 접할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 발광 소자 하부에 절연성 반사층이 배치됨으로써 발광 소자의 하부로 방출되는 광이 절연성 반사층에 의해 반사되어 표시 패널의 전면 방향으로 출광될 수 있다. 이에 따라, 표시 패널의 하부로 손실되는 광량을 최소화할 수 있으므로, 전면 출광 효율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 5는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 6 내지 도 10은 일 실시예에 따른 화소의 회로도들이다.
도 11 및 도 12는 일 실시예에 따른 화소의 평면도들이다.
도 13 내지 도 15는 일 실시예에 따른 화소의 단면도들이다.
도 16은 일 실시예에 따른 절연성 반사층을 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 원기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기, 일 예로 약 100nm 내지 약 10um 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)의 크기는 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 다양하게 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlIn-GaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11) 및 후술하는 제2 반도체층(13) 사이에 배치될 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)의 타입과 상이한 타입의 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
실시예에 따라, 제1 반도체층(11)의 제1 길이는 제2 반도체층(13)의 제2 길이보다 길 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다. 몇몇 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부 및 상기 양 단부와 인접한 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및/또는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체 물질 및/또는 전극층을 추가적으로 포함할 수 있다.
별도로 도시하지 않았지만, 실시예에 따라 발광 소자(LD)는 반도체층(11, 13) 상에 배치되는 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극을 더 포함할 수 있다. 상기 컨택 전극은 제1 반도체층(11)의 일단 및/또는 제2 반도체층(13)의 일단 상에 배치될 수 있다. 또한, 반도체층(11, 13)과 활성층(12) 사이에 각각 배치되는 제3 반도체층 및 제4 반도체층을 더 포함할 수도 있다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4를 참조하면, 일 실시예에 의한 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 중앙 영역에 배치되고, 활성층(12)은 제1 반도체층(11)의 적어도 일 영역을 감싸도록 제1 반도체층(11)의 표면에 배치될 수 있다. 그리고, 제2 반도체층(13)은 활성층(12)의 적어도 일 영역을 감싸도록 활성층(12)의 표면에 배치될 수 있다.
또한, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일 영역을 감싸는 전극층(14) 및/또는 절연막(INF)을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제2 반도체층(13)의 일 영역을 감싸도록 제2 반도체층(13)의 표면에 배치되는 전극층(14)과, 전극층(14)의 적어도 일 영역을 감싸도록 전극층(14)의 표면에 배치되는 절연막(INF)을 더 포함할 수 있다. 즉, 상술한 실시예에 의한 발광 소자(LD)는 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 전극층(14) 및 절연막(INF)을 포함하는 코어-쉘 구조로 구현될 수 있고, 전극층(14) 및/또는 절연막(INF)은 실시예에 따라 생략될 수도 있다.
일 실시예에서, 발광 소자(LD)는 어느 일 방향을 따라 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)의 적어도 일 영역은 육각 뿔 형상을 가질 수 있다. 다만, 발광 소자(LD)의 형상이 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)의 양측 단부는 돌출된 형상을 가질 수 있다. 제1 반도체층(11)의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 반도체층(11)의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상을 가질 수 있다. 또한, 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타 단부는 일정한 폭의 다각 기둥 형상을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 반도체층(11)이 하부로 향할수록 폭이 점진적으로 좁아지는 다각 형상 또는 계단 형상 등의 단면을 가질 수도 있다. 제1 반도체층(11)의 양측 단부의 형상은 실시예에 따라 다양하게 변경될 수 있는 것으로서, 상술한 실시예에 한정되는 것은 아니다.
실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(또는 중앙 영역)에 위치할 수 있다. 또한, 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD)는 육각 뿔 형상을 가질 수 있다.
이하의 실시예들은 도 1 및 도 2에 도시된 발광 소자(LD)가 적용된 것을 예로서 설명되나, 통상의 기술자라면 도 3 및 도 4에 도시된 발광 소자(LD)를 포함한 다양한 형상의 발광 소자들을 실시예들에 적용할 수 있다.
도 5는 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 5는 상술한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 도 5를 참조하면, 표시 패널(PNL)은 기판(SUB)과, 기판(SUB) 상에 정의된 복수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 기판(SUB)은 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 기판(SUB)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 기판(SUB)은 화소들(PXL)이 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소들(PXL)은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1 내지 도 4의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 다이오드를 포함할 수 있다. 예를 들어, 화소들(PXL) 각각은 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬 또는 직렬로 연결된 복수의 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소들(PXL)의 광원을 구성할 수 있다.
도 5에서는 표시 영역(DA)에서 화소들(PXL)이 스트라이프 형태로 배열되는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 화소들(PXL)은 현재 공지된 펜타일(pentile) 형태 등 다양한 화소 배열 형태를 가지고 배치될 수 있다.
도 6 내지 도 10은 일 실시예에 따른 화소의 회로도들이다.
도 6 내지 도 10은 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다.
먼저 도 6을 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ETL1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함)과, 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ETL2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함)과, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ETL1)은 애노드 전극이고, 제2 전극(ETL2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 제1 전극(ETL1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(일 예로, P형 단부)와, 제2 전극(ETL2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ETL1, ETL2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
실시예에 따라, 제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ETL1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원 배선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부(일 예로, N형 단부)는 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ETL2)) 및 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
일 실시예에서, 광원 유닛(LSU)은 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 제1 및 제2 전극들(ETL1, ETL2)의 사이에는 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결되어 있을 수 있다.
각각의 역방향 발광 소자(LDrv)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(ETL1, ETL2)의 사이에 병렬로 연결되되, 발광 소자들(LD)과는 반대 방향으로 제1 및 제2 전극들(ETL1, ETL2)의 사이에 연결될 수 있다. 예를 들어, 역방향 발광 소자(LDrv)의 N형 단부는 제1 전극(ETL1) 및 화소 회로(PXC)를 경유하여 제1 전원(VDD)에 연결되고, 역방향 발광 소자(LDrv)의 P형 단부는 제2 전극(ETL2)을 경유하여 제2 전원(VSS)에 연결될 수 있다. 이러한 역방향 발광 소자(LDrv)는 제1 및 제2 전극들(ETL1, ETL2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDrv)에는 실질적으로 비발광 상태를 유지할 수 있다.
또한, 실시예에 따라서는 적어도 하나의 화소(PXL)가 제1 및 제2 전극들(ETL1, ETL2)의 사이에 온전히 연결되지 않은 적어도 하나의 비유효 광원(미도시)을 더 포함할 수도 있다. 일 예로, 적어도 하나의 화소(PXL)는 광원 유닛(LSU) 내에 위치하되 각각의 단부들이 제1 및 제2 전극들(ETL1, ETL2)에 온전히 연결되지 않은 적어도 하나의 비유효 발광 소자를 더 포함할 수도 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ETL1)의 사이에 연결된다. 이러한 화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결된다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 제1 전극(ETL1)에 연결될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 연결된다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(일 예로, 소스 전극)은 데이터선(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결된다. 이러한 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 연결되고, 다른 전극은 제1 노드(N1)에 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전한다.
한편, 도 6에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
예를 들면, 도 7에 도시된 바와 같이 제1 및 제2 트랜지스터들(T1, T2) 각각은 N형 트랜지스터일 수 있다. 이 경우, 각각의 프레임 기간마다 데이터선(Dj)으로 공급되는 데이터 신호(DSj)를 화소(PXL)에 기입하기 위한 주사 신호(SSi)의 게이트-온 전압은 하이 레벨 전압("게이트-하이 전압"이라고도 함)일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호(DSj)의 전압은 도 6의 실시예에서와 상반된 레벨의 전압일 수 있다. 일 예로, 도 6의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 낮은 전압의 데이터 신호(DSj)가 공급되는 반면, 도 7의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호(DSj)가 공급될 수 있다. 또 다른 실시예에서는 제1 및 제2 트랜지스터들(T1, T2)이 서로 다른 도전형의 트랜지스터들일 수 있다. 예를 들어, 제1 및 제2 트랜지스터들(T1, T2) 중 하나는 P형 트랜지스터이고, 나머지 하나는 N형 트랜지스터일 수도 있다.
일 실시예에서, 화소 회로(PXC) 및 광원 유닛(LSU)의 상호 연결 위치는 변경될 수 있다. 예를 들어, 도 7에 도시된 바와 같이 화소 회로(PXC)를 구성하는 제1 및 제2 트랜지스터들(T1, T2)이 모두 N형 트랜지스터들일 때, 화소 회로(PXC)는 광원 유닛(LSU)과 제2 전원(VSS)의 사이에 연결되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 전원(VSS)의 사이에 연결될 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)가 N형 트랜지스터들로 구성되더라도 화소 회로(PXC)가 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결되거나, 및/또는 스토리지 커패시터(Cst)가 제1 전원(VDD)과 제1 노드(N1)의 사이에 연결될 수도 있다.
도 7에 도시된 화소(PXL)는 제1 및 제2 트랜지스터들(T1, T2)의 타입 변경에 따라 일부 회로 소자의 연결 위치 및 제어 신호들(일 예로, 주사 신호(SSi) 및 데이터 신호(DSj))의 전압 레벨이 변경되는 것을 제외하고는 그 구성 및 동작이 도 6의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 7의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 6 및 도 7에 도시된 실시예에 한정되지는 않는다. 일 예로, 화소 회로(PXC)는 도 8 또는 도 9에 도시된 실시예와 같이 구성될 수도 있다. 즉, 화소 회로(PXC)는 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 8을 참조하면, 화소 회로(PXC)는 센싱 제어선(SCLi) 및 센싱선(SLj)에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인 및 j번째 수직 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 센싱 제어선(SCLi) 및 j번째 센싱선(SLj)에 연결될 수 있다. 화소 회로(PXC)는 제3 트랜지스터(T3)를 더 포함할 수 있다. 또는 다른 실시예에서는 센싱선(SLj)이 생략되고, 해당 화소(PXL)(또는 인접 화소)의 데이터선(Dj)을 통해 센싱 신호(SENj)를 검출함에 의해 화소(PXL)의 특성을 검출할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 연결된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ETL1)에 연결된 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱선(SLj)에 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결된다. 센싱 제어선(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안, 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 연결할 수 있다. 이후, 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 8에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 N형 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 도 8에서는 광원 유닛(LSU)이 화소 회로(PXC)와 제2 전원(VSS)의 사이에 연결되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 광원 유닛(LSU)이 제1 전원(VDD)과 화소 회로(PXC)의 사이에 연결될 수도 있다.
도 9를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선 또는 제어선에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 연결될 수 있다. 또한, 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수도 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 일 실시예에서, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원 배선(PL1)을 통해 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 제1 전극(ETL1))에 연결될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극) 사이에 연결된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 연결된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호(SSi)가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호(DSj)가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)과 제1 노드(N1) 사이에 연결된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 연결된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호(SSi)가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다. 따라서, 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 제1 트랜지스터(T1)는 다이오드 연결된 형태로 턴-온되고, 이에 따라 데이터선(Dj)으로부터의 데이터 신호(DSj)가 제2 트랜지스터(T2), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 차례로 경유하여 제1 노드(N1)로 공급된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호(DSj) 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압이 충전된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 연결된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호(SSi-1)가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다.
실시예에 따라, 초기화 전원(Vint)의 전압은 데이터 신호(DSj)의 최저 전압 이하일 수 있다. 각각의 화소(PXL)로 해당 프레임의 데이터 신호(DSj)가 공급되기에 앞서, i-1번째 주사선(Si-1)으로 공급되는 게이트-온 전압의 주사 신호(SSi-1)에 의해 제1 노드(N1)가 초기화 전원(Vint)의 전압으로 초기화된다. 이에 따라, 이전 프레임의 데이터 신호(DSj)의 전압과 무관하게, i번째 주사선(Si)으로 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 제1 트랜지스터(T1)가 순방향으로 다이오드 연결된다. 이에 따라, 해당 프레임의 데이터 신호(DSj)가 제1 노드(N1)로 전달될 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 연결된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 연결된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호(ESi)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 연결된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 연결된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호(ESi)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
이러한 제5 및 제6 트랜지스터들(T5, T6)은 화소(PXL)의 발광 기간을 제어할 수 있다. 예를 들어, 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되면, 제1 전원(VDD)으로부터 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6) 및 광원 유닛(LSU)을 차례로 경유하여 제2 전원(VSS)으로 구동 전류가 흐를 수 있는 전류 패스가 형성될 수 있다. 그리고, 제5 및/또는 제6 트랜지스터들(T5, T6)이 턴-오프되면, 상기 전류 패스가 차단되면서 화소(PXL)의 발광이 방지될 수 있다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 제1 전극(ETL1))과 초기화 전원(Vint) 사이에 연결된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 수평 라인의 화소들(PXL)을 선택하기 위한 주사선, 일 예로 i+1번째 주사선(Si+1)에 연결된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호(SSi+1)가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극(일 예로, 제1 화소 전극(ETL1))으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다.
한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호 및/또는 초기화 전원(Vint)은 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉, i번째 주사선(Si) 또는 이전 수평 라인의 주사선, 일 예로 i-1번째 주사선(Si-1)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si) 또는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호(SSi 또는 SSi-1)가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다. 이에 따라, 각각의 프레임 기간 동안 화소(PXL)가 데이터 신호(DSj)에 대응하여 보다 균일한 휘도로 발광할 수 있다. 또한, 실시예에 따라서는 제4 트랜지스터(T4)와 제7 트랜지스터(T7)가 서로 다른 전위를 가지는 각각의 초기화 전원에 연결될 수도 있다. 즉, 실시예에 따라서는 화소로 복수의 초기화 전원들이 공급되고, 제1 노드(N1)와 제1 전극(ETL1)이 서로 다른 전위의 초기화 전원에 의해 초기화될 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 연결된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호(DSj) 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장한다.
한편, 도 9에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
또한, 도 6 내지 도 9에서는 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 도 10 에 도시된 바와 같이 각 화소(PXL)의 광원 유닛(LSU)이 적어도 2단의 직렬 구조를 포함하도록 구성될 수도 있다. 도 10의 실시예들을 설명함에 있어, 도 6 내지 도 9의 실시예들과 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 적어도 두 개의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결된 제1 내지 제3 발광 소자(LDa, LDb, LDc)를 포함할 수 있다. 제1, 제2 및 제3 발광 소자들(LDa, LDb, LDc)은 각각의 유효 광원을 구성할 수 있다.
제1 발광 소자(LDa)의 제1 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 제1 전극(즉, 제1 화소 전극)(ETL1) 등을 경유하여 제1 전원(VDD)에 연결된다. 그리고, 제1 발광 소자(LDa)의 제2 단부(일 예로, N형 단부)는 제1 중간 전극(IET1)을 통해 제2 발광 소자(LDb)의 제1 단부(일 예로, P형 단부)에 연결된다.
제2 발광 소자(LDb)의 제1 단부(일 예로, P형 단부)는 제1 발광 소자(LDa)의 제2 단부에 연결된다. 그리고, 제2 발광 소자(LDb)의 제2 단부(일 예로, N형 단부)는 제2 중간 전극(IET2)을 통해 제3 발광 소자(LDc)의 제1 단부(일 예로, P형 단부)에 연결된다.
제3 발광 소자(LDc)의 제1 단부(일 예로, P형 단부)는 제2 발광 소자(LDb)의 제2 단부에 연결된다. 그리고, 제3 발광 소자(LDc)의 제2 단부(일 예로, N형 단부)는 광원 유닛(LSU)의 제2 전극(즉, 제2 화소 전극)(ETL2) 등을 경유하여 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LDa, LDb, LDc)은 광원 유닛(LSU)의 제1 및 제2 전극들(ETL1, ETL2)의 사이에 순차적으로 직렬 연결될 수 있다.
한편, 도 10에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ETL1, ETL2)의 사이에 인가되는 전압은 증가하되, 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 직렬 구조를 적용하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다.
별도로 도시하지 않았지만, 실시예에 따라, 적어도 하나의 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 이 경우, 광원 유닛(LSU)은 직/병렬 혼합 구조로 구성될 수 있다.
도 11 및 도 12는 일 실시예에 따른 화소의 평면도들이다.
도 11 및 도 12에서는 각 화소(PXL)의 광원 유닛(LSU)을 중심으로 화소(PXL)의 구조를 도시하기로 한다. 다만, 실시예에 따라서는 각각의 화소(PXL)가 광원 유닛(LSU)에 연결되는 회로 소자들(일 예로, 각각의 화소 회로(PXC)를 구성하는 복수의 회로 소자들)을 선택적으로 더 포함할 수 있다.
또한, 도 11 및 도 12에서는 각각의 광원 유닛(LSU)이 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원 배선(일 예로, 제1 및/또는 제2 전원 배선들(PL1, PL2)), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호 배선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ETL1, ETL2) 중 적어도 하나가 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
먼저 도 11을 참조하면, 화소(PXL)는 각각의 발광 영역(EMA)에 배치된 제1 전극(ETL1) 및 제2 전극(ETL2)과, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 배치된 적어도 하나의 발광 소자(LD)(일 예로, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 연결된 복수의 발광 소자들(LD))를 포함할 수 있다. 또한, 화소(PXL)는 발광 소자(LD)를 제1 및 제2 전극들(ETL1, ETL2)의 사이에 전기적으로 연결하는 제1 컨택 전극(CE1) 및 제2 컨택 전극(CE2)을 더 포함할 수 있다.
제1 전극(ETL1) 및 제2 전극(ETL2)은 각 화소(PXL)의 발광 영역(EMA)에 배치될 수 있다. 발광 영역(EMA)은 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)(특히, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 온전히 연결된 유효 광원들)이 배치되는 영역일 수 있다. 또한, 발광 영역(EMA)에는 발광 소자들(LD)에 연결되는 소정의 전극들(일 예로, 제1 및 제2 전극들(ETL1, ETL2) 및/또는 제1 및 제2 컨택 전극들(CE1, CE2)) 또는 상기 전극들의 일 영역이 배치될 수 있다.
제1 및 제2 전극들(ETL1, ETL2)은 서로 이격되어 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ETL1, ETL2)은 각각의 발광 영역(EMA)에서 제1 방향(X축 방향)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다.
한편, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL)의 제1 전극들(ETL1)이 서로 연결되고, 화소들(PXL)의 제2 전극들(ETL2)이 서로 연결되어 있을 수 있다. 이러한 제1 및 제2 전극들(ETL1, ETL2)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는 제1 정렬 전압) 및 제2 정렬 신호(또는 제2 정렬 전압)를 공급받을 수 있다. 일 예로, 제1 및 제2 전극들(ETL1, ETL2) 중 어느 하나는 교류 형태의 정렬 신호를 공급받고, 제1 및 제2 전극들(ETL1, ETL2) 중 다른 하나는 일정한 전압 레벨을 가지는 정렬 전압(일 예로, 접지 전압)을 공급받을 수 있다. 즉, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 전극들(ETL1, ETL2)에 소정의 정렬 신호가 인가될 수 있다. 이에 따라, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 전계가 형성될 수 있다. 전계에 의해 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD)이 제1 및 제2 전극들(ETL1, ETL2)의 사이에서 자가 정렬할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후에는 화소들(PXL)의 사이에서 적어도 제1 전극들(ETL1) 사이의 연결을 끊음으로써, 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
제1 및 제2 전극들(ETL1, ETL2)은 다양한 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ETL1, ETL2)은 도 11 및 도 12에 도시된 바와 같이 각각이 어느 일 방향을 따라 연장되는 바 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ETL1, ETL2) 각각은 제1 방향(X축 방향)과 교차하는(일 예로, 직교하는) 제2 방향(Y축 방향)을 따라 연장되는 바 형상을 가질 수 있다.
한편, 도 11 및 도 12에서는 각각의 발광 영역(EMA)에 하나의 제1 전극(ETL1) 및 하나의 제2 전극(ETL2)이 배치되는 경우를 도시하였지만, 화소(PXL)의 발광 영역(EMA)에 배치되는 제1 및 제2 전극들(ETL1, ETL2)의 개수와 배치는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 발광 영역(EMA)에 복수의 제1 전극들(ETL1) 및/또는 제2 전극들(ETL2)이 배치될 수도 있다.
하나의 화소(PXL) 내에 복수의 제1 전극들(ETL1)이 배치될 경우, 제1 전극들(ETL1)은 서로 일체 또는 비일체로 연결될 수 있다. 예를 들어, 제1 전극들(ETL1)은 일체로 연결되거나, 이들과 상이한 층(일 예로, 화소 회로(PXC)가 배치되는 회로층)에 위치한 브릿지 패턴에 의해 서로 연결될 수 있다. 유사하게, 하나의 화소(PXL) 내에 복수의 제2 전극들(ETL2)이 배치될 경우, 제2 전극들(ETL2)은 서로 일체 또는 비일체로 연결될 수 있다. 예를 들어, 제2 전극들(ETL2)은 일체로 연결되거나, 이들과 상이한 층에 위치한 브릿지 패턴에 의해 서로 연결될 수 있다. 즉, 각 화소(PXL)에 배치되는 제1 및 제2 전극들(ETL1, ETL2)의 형상, 개수, 배열 방향 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
제1 전극(ETL1)은 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원 배선(일 예로, 제1 전원 배선(PL1)) 및/또는 신호 배선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전극(ETL1)이 소정의 전원 배선 또는 신호 배선에 직접 연결될 수도 있다.
일 실시예에서, 제1 전극(ETL1)은 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 상기 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원 배선(PL1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 제1 배선은 소정의 제1 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호 배선일 수도 있다.
제2 전극(ETL2)은 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원 배선(일 예로, 제2 전원 배선(PL2)) 및/또는 신호 배선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제2 전극(ETL2)이 소정의 전원 배선 또는 신호 배선에 직접 연결될 수도 있다.
일 실시예에서, 제2 전극(ETL2)은 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 제2 배선에 전기적으로 연결될 수 있다. 상기 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원 배선(PL2)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 제2 배선은 소정의 제2 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호 배선일 수도 있다.
발광 소자들(LD)은 제1 전극(ETL1)과 제2 전극(ETL2)의 사이에 연결될 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 전극(ETL1)과 제2 전극(ETL2)의 사이에 제1 방향(X축 방향)으로 배치되어, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 전기적으로 연결될 수 있다.
한편, 도 11 및 도 12에서는 발광 소자들(LD)이 모두 제1 방향(X축 방향)으로 균일하게 정렬된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 제1 및 제2 전극들(ETL1, ETL2)의 사이에서 사선 방향 등으로 배열될 수도 있다.
실시예에 따라, 각각의 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1 내지 도 4에 도시된 바와 같은 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형의 발광 소자일 수 있다. 다만, 발광 소자(LD)의 종류 및/또는 크기는 발광 소자(LD)를 광원으로 이용하는 각각의 발광 장치, 일 예로 화소(PXL)의 설계 조건 등에 따라 다양하게 변경될 수 있다.
각각의 발광 소자(LD)는 제1 전극(ETL1)을 향해 배치된 제1 단부(EP1)와, 제2 전극(ETL2)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ETL1)에 전기적으로 연결되고, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ETL2)에 전기적으로 연결될 수 있다. 예를 들어, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 컨택 전극(CE1)을 통해 제1 전극(ETL1)에 전기적으로 연결되고, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 컨택 전극(CE2)을 통해 제2 전극(ETL2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ETL1)에 직접적으로 접촉됨으로써, 제1 전극(ETL1)에 전기적으로 연결될 수도 있다. 유사하게, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ETL2)에 직접적으로 접촉됨으로써, 제2 전극(ETL2)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CE1) 및/또는 제2 컨택 전극(CE2)을 선택적으로 형성할 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 비롯한 다양한 방식을 통해 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 이때, 화소들(PXL)의 제1 및 제2 전극들(ETL1, ETL2)에 소정의 정렬 전압(또는 정렬 신호)을 인가하게 되면, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 전계가 형성되면서, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 전극들(ETL1, ETL2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
실시예에 따라, 발광 소자들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제1 컨택 전극(CE1) 및 제2 컨택 전극(CE2)이 형성될 수 있다. 이에 따라, 발광 소자들(LD)을 제1 및 제2 전극들(ETL1, ETL2)의 사이에 보다 안정적으로 연결할 수 있다.
제1 컨택 전극(CE1)은 제1 전극(ETL1) 및 이에 인접한 적어도 한 발광 소자(LD)의 제1 단부(EP1)와 중첩되도록 제1 전극(ETL1) 및 발광 소자(LD)의 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CE1)은 제1 전극(ETL1)과 발광 소자들(LD)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 또한, 제1 컨택 전극(CE1)은 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정할 수 있다. 한편, 다른 실시예에서, 제1 컨택 전극(CE1)이 형성되지 않을 경우, 발광 소자들(LD)의 제1 단부들(EP1)은 이에 인접한 제1 전극(ETL1)과 중첩되도록 배치되어 제1 전극(ETL1)에 직접 연결될 수도 있다.
제2 컨택 전극(CE2)은 제2 전극(ETL2) 및 이에 인접한 적어도 한 발광 소자(LD)의 제2 단부(EP2)와 중첩되도록 제2 전극(ETL2) 및 발광 소자(LD)의 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CE2)은 제2 전극(ETL2)과 발광 소자들(LD)의 제2 단부들(EP2)을 전기적으로 연결할 수 있다. 또한, 제2 컨택 전극(CE2)은 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정할 수 있다. 한편, 다른 실시예에서, 제2 컨택 전극(CE2)이 형성되지 않을 경우, 발광 소자들(LD)의 제2 단부들(EP2)은 이에 인접한 제2 전극(ETL2)과 중첩되도록 배치되어 제2 전극(ETL2)에 직접 연결될 수도 있다.
상술한 실시예들에서, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 해당 화소(PXL)의 유효 광원을 구성할 수 있다. 그리고, 이러한 유효 광원들이 모여 해당 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
예를 들어, 제1 전원 배선(PL1), 제1 전극(ETL1) 및/또는 제1 컨택 전극(CE1) 등을 경유하여 발광 소자들(LD)의 제1 단부들(EP1)에 제1 전원(VDD)(또는 주사 신호나 데이터 신호 등을 비롯한 소정의 제1 제어 신호)이 인가되고, 제2 전원 배선(PL2), 제2 전극(ETL2) 및/또는 제2 컨택 전극(CE2) 등을 경유하여 발광 소자들(LD)의 제2 단부들(EP2)에 제2 전원(VSS)(또는 주사 신호나 데이터 신호 등을 비롯한 소정의 제2 제어 신호)이 인가되면, 제1 및 제2 전극들(ETL1, ETL2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하게 된다. 이에 따라, 화소(PXL)에서 광이 방출된다.
도 12를 참조하면, 화소(PXL)는 제1 및 제2 전극들(ETL1, ETL2)과 중첩되는 제1 뱅크(BNK1)와, 각각의 발광 영역(EMA)을 둘러싸는 제2 뱅크(BNK2)를 더 포함할 수 있다.
제1 뱅크(BNK1)("격벽"이라고도 함)는 제1 및 제2 전극들(ETL1, ETL2)의 하부에 배치될 수 있다. 예를 들어, 제1 뱅크(BNK1)는 제1 및 제2 전극들(ETL1, ETL2) 각각의 일 영역과 중첩되도록 제1 및 제2 전극들(ETL1, ETL2)의 하부에 배치될 수 있다.
제1 뱅크(BNK1)가 제1 및 제2 전극들(ETL1, ETL2) 각각의 일 영역 하부에 배치됨에 따라, 제1 뱅크(BNK1)가 형성된 영역에서 제1 및 제2 전극들(ETL1, ETL2)이 상부 방향(제3 방향(Z축 방향))으로 돌출될 수 있다. 이러한 제1 뱅크(BNK1)는 제1 및 제2 전극들(ETL1, ETL2)과 함께 반사성 뱅크("반사 격벽"이라고도 함)를 구성할 수 있다. 예를 들어, 제1 및 제2 전극들(ETL1, ETL2) 및/또는 제1 뱅크(BNK1)를 반사성을 가지는 물질로 형성하거나, 제1 및 제2 전극들(ETL1, ETL2) 및/또는 제1 뱅크(BNK1)의 돌출된 측벽 상에 반사성을 가지는 적어도 하나의 물질층을 형성할 수 있다. 이에 따라, 제1 및 제2 전극들(ETL1, ETL2)과 마주하는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광이 보다 표시 패널(PNL)의 정면 방향을 향하도록 유도할 수 있다. 이와 같이 제1 뱅크(BNK1)에 의해 제1 및 제2 전극들(ETL1, ETL2)의 일 영역이 상부 방향으로 돌출되는 경우, 화소(PXL)에서 생성되는 광 중에서 표시 패널(PNL)의 정면 방향(제3 방향(Z축 방향))으로 향하는 광의 비율을 높여, 화소(PXL)의 광 효율을 향상시킬 수 있다.
한편, 실시예에 따라서 제1 뱅크(BNK1)는 생략될 수 있다. 이 경우, 제1 및 제2 전극들(ETL1, ETL2)은 실질적으로 평탄하게 형성되거나, 또는 요철 표면을 가지도록 형성될 수 있다. 일 예로, 제1 및 제2 전극들(ETL1, ETL2) 각각을 영역별로 상이한 두께로 형성하여 요철 표면을 형성함으로써, 제1 및 제2 전극들(ETL1, ETL2)의 일 영역을 상부 방향으로 돌출시킬 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출된 광이 표시 패널(PNL)의 정면 방향(제3 방향(Z축 방향))으로 향하도록 유도할 수 있다.
제2 뱅크(BNK2)는 각 화소(PXL)의 발광 영역(EMA)을 규정하는 구조물로서, 일 예로 화소 정의막일 수 있다. 예를 들어, 제2 뱅크(BNK2)는 각 화소(PXL)의 발광 영역(EMA)을 둘러싸도록, 화소(PXL)가 제공되는 각 화소 영역(PXA)의 경계 영역 및/또는 인접한 화소들(PXL) 사이의 영역에 배치될 수 있다.
제2 뱅크(BNK2)는 도 12에 도시된 바와 같이 제1 및 제2 전극들(ETL1, ETL2)의 일 영역(일 예로, 양 단부)과 중첩될 수 있다. 이 경우, 제1 및 제2 컨택홀들(CH1, CH2)은 제2 뱅크(BNK2)와 중첩되도록 비발광 영역(NEA)에 형성되거나, 또는 제2 뱅크(BNK2)와 중첩되지 않도록 발광 영역(EMA)의 내측에 형성될 수 있다.
제2 뱅크(BNK2)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 제2 뱅크(BNK2)는 다양한 종류의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료) 및/또는 특정 색상의 컬러필터 물질 등을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다. 일 실시예에서, 화소(PXL)의 광 효율을 보다 높일 수 있도록 제2 뱅크(BNK2)의 표면(일 예로, 측면)에 도시되지 않은 반사막이 형성될 수도 있다.
또한, 제2 뱅크(BNK2)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 규정하는 댐 구조물로도 기능할 수 있다. 예를 들어, 제2 뱅크(BNK2)에 의해 각각의 발광 영역(EMA)이 구획됨으로써, 발광 영역(EMA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
일 실시예에서, 제2 뱅크(BNK2)는 화소들(PXL)의 제1 뱅크들(BNK1)을 형성하는 과정에서 제1 뱅크들(BNK1)과 동일한 층에 동시 형성될 수 있다. 다른 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크들(BNK1)을 형성하는 공정과는 별개의 공정을 통해, 제1 뱅크들(BNK1)과 동일 또는 상이한 층에 형성될 수도 있다.
도 13 내지 도 15는 일 실시예에 따른 화소의 단면도들이다.
예를 들어, 도 13 및 도 14는 도 12의 Ⅰ-Ⅰ' 선을 기준으로 자른 단면도들이고, 도 15는 도 12의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
화소 회로(PXC)를 구성하는 다양한 회로 소자들을 보여주기 위하여, 도 13 및 도 14에서는 회로 소자들 중 임의의 트랜지스터(T)를 도시하고, 도 15에서는 회로 소자들 중 제1 전극(ETL1)에 연결되는 트랜지스터(일 예로, 도 6 등의 제1 트랜지스터(T1))와 스토리지 커패시터(Cst)를 도시하였으나, 각 화소(PXL)는 복수의 트랜지스터들을 포함할 수 있다. 이하에서, 제1 트랜지스터(T1)를 구분하여 명기할 필요가 없을 경우에는 제1 트랜지스터(T1)에 대해서도 "트랜지스터(T)"로 포괄하여 지칭하기로 한다.
한편, 트랜지스터들(T) 및 스토리지 커패시터(Cst)의 구조 및/또는 층별 위치 등이 도 13 내지 도 15에 도시된 실시예에 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 또한, 일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)를 구성하는 트랜지스터들(T) 중 적어도 하나가 나머지 트랜지스터들(T)과는 상이한 단면 구조를 가지거나, 및/또는 단면 상에서 상이한 위치에 배치될 수도 있다.
도 13 내지 도 15를 참조하면, 일 실시예에 따른 화소들(PXL) 및 이를 포함한 표시 장치는 회로층(PCL) 및 회로층(PCL) 상에 배치된 발광 소자층(DPL)을 포함할 수 있다.
회로층(PCL)은 기판(SUB)을 포함할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나, 반드시 이에 제한되는 것은 아니다.
기판(SUB) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 기판(SUB)의 표면을 평활하게 하고, 수분 또는 외부 공기의 침투를 방지하는 기능을 할 수 있다. 버퍼층(BFL)은 단일막 또는 다층막으로 구성된 무기막일 수 있다.
버퍼층(BFL) 상에는 트랜지스터들(T) 및 스토리지 커패시터(Cst) 등과 같은 각종 회로 소자와, 상기 회로 소자에 연결되는 각종 배선들이 배치될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있고, 이 경우 적어도 하나의 회로 소자 및/또는 배선이 기판(SUB)의 일면 상에 직접 배치될 수도 있다.
각각의 트랜지스터(T)는 반도체 패턴(SCL)("반도체층" 또는 "활성층"이라고도 함), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 도 13 내지 도 15에서는 각각의 트랜지스터(T)가 반도체 패턴(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체 패턴(SCL)과 통합되어 구성될 수도 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체 패턴(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 반도체 패턴(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)의 반도체 패턴들(SCL)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 트랜지스터들(T)의 반도체 패턴(SCL)은 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다. 다른 실시예에서, 트랜지스터들(T) 중 일부와 나머지 일부는 서로 다른 물질로 이루어진 반도체 패턴들(SCL)을 포함할 수도 있다. 예를 들어, 트랜지스터들(T) 중 일부의 반도체 패턴(SCL)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 트랜지스터들(T) 중 다른 일부의 반도체 패턴(SCL)은 산화물 반도체로 이루어질 수 있다.
게이트 절연층(GI)은 반도체 패턴(SCL) 상에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은 실리콘 산질화물(SiON), 실리콘 질화물(SiNx), 또는 실리콘 산화물(SiOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 한편, 도 13 내지 도 15에서는 탑-게이트 구조의 트랜지스터(T)를 도시하였으나, 다른 실시예에서, 트랜지스터(T)는 바텀-게이트 구조를 가질 수도 있다. 이 경우, 게이트 전극(GE)은 반도체 패턴(SCL)의 하부에 반도체 패턴(SCL)과 중첩되도록 배치될 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 상에 배치될 수 있다. 일 예로, 제1 층간 절연층(ILD1)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 이러한 제1 층간 절연층(ILD1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연층(ILD1)은 실리콘 산질화물(SiON), 실리콘 질화물(SiNx), 또는 실리콘 산화물(SiOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 층간 절연층(ILD1)의 구성 물질이 특별히 한정되지는 않는다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 도 6 등에 도시된 제1 트랜지스터(T1)는 패시베이션층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1)) 및/또는 브릿지 패턴(BRP)을 통해, 해당 화소(PXL)의 제1 전극(ETL1)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 서로 중첩되는 제1 커패시터 전극(Cst_E1) 및 제2 커패시터 전극(Cst_E2)을 포함한다. 제1 및 제2 커패시터 전극들(Cst_E1, Cst_E2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 또한, 제1 및 제2 커패시터 전극들(Cst_E1, Cst_E2) 중 적어도 하나는 제1 트랜지스터(T1)를 구성하는 적어도 하나의 전극 또는 반도체 패턴(SCL)과 동일한 층에 배치될 수 있다.
예를 들어, 제1 커패시터 전극(Cst_E1)은 제1 트랜지스터(T1)의 반도체 패턴(SCL)과 동일한 층에 배치되는 하부 전극(LE)과, 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되며 하부 전극(LE)에 전기적으로 연결되는 상부 전극(UE)을 포함한 다중층의 전극으로 구성될 수 있다. 그리고, 제2 커패시터 전극(Cst_E2)은 제1 트랜지스터(T1)의 게이트 전극과 동일한 층에 배치되며, 제1 커패시터 전극(Cst_E1)의 하부 전극(LE) 및 상부 전극(UE)의 사이에 배치된 단일층의 전극으로 구성될 수 있다.
다만, 제1 및 제2 커패시터 전극들(Cst_E1, Cst_E2) 각각의 구조 및/또는 위치는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제1 및 제2 커패시터 전극들(Cst_E1, Cst_E2) 중 어느 하나가 제1 트랜지스터(T1)를 구성하는 전극들(일 예로, 게이트 전극(GE), 및 제1 및 제2 트랜지스터 전극들(TE1, TE2)) 및 반도체 패턴(SCL)과는 상이한 층에 배치된 도전 패턴을 포함할 수도 있다. 일 예로, 제1 커패시터 전극(Cst_E1) 또는 제2 커패시터 전극(Cst_E2)은 제2 층간 절연층(ILD2)의 상부에 배치된 도전 패턴을 포함한 단일층 또는 다중층 구조를 가질 수도 있다.
일 실시예에서, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호 배선 및/또는 전원 배선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층 상에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다.
제1 및/또는 제2 전원 배선들(PL1, PL2)은 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되거나, 상이한 층에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원 배선(PL2)은 제2 층간 절연층(ILD2) 상에 배치되어, 패시베이션층(PSV)에 의해 적어도 부분적으로 커버될 수 있다. 이러한 제2 전원 배선(PL2)은 패시베이션층(PSV)을 관통하는 제2 컨택홀(CH2)을 통해, 패시베이션층(PSV)의 상부에 배치된 광원 유닛(LSU)의 제2 전극(ETL2)에 전기적으로 연결될 수 있다. 다만, 제1 및/또는 제2 전원 배선들(PL1, PL2)의 위치 및/또는 구조는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제2 전원 배선(PL2)이 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되어, 도시되지 않은 적어도 하나의 브리지 패턴 및/또는 제2 컨택홀(CH2)을 통해 제2 전극(ETL2)에 전기적으로 연결될 수도 있다.
제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)의 상부에 배치되며, 제1 층간 절연층(ILD1) 상에 위치한 제1 및 제2 트랜지스터 전극들(TE1, TE2) 및/또는 스토리지 커패시터(Cst) 등을 커버할 수 있다. 이러한 제2 층간 절연층(ILD2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은 실리콘 산질화물(SiON), 실리콘 질화물(SiNx), 또는 실리콘 산화물(SiOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제2 층간 절연층(ILD2)의 구성 물질이 특별히 한정되지는 않는다. 제2 층간 절연층(ILD2) 상에는 화소 회로(PXC)에 구비된 적어도 하나의 회로 소자(일 예로, 제1 트랜지스터(T1))를 제1 전극(ETL1)에 연결하기 위한 브릿지 패턴(BRP), 제1 전원 배선(PL1) 및/또는 제2 전원 배선(PL2)이 배치될 수 있다.
다만, 실시예에 따라서는 제2 층간 절연층(ILD2)이 생략될 수도 있다. 이 경우, 도 15의 브릿지 패턴(BRP) 등은 생략될 수 있고, 제2 전원 배선(PL2)은 트랜지스터(T)의 일 전극이 배치되는 층에 배치될 수 있다.
트랜지스터들(T) 및 스토리지 커패시터(Cst)를 비롯한 회로 소자들 및/또는 제1 및 제2 전원 배선들(PL1, PL2)을 비롯한 배선들의 상부에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 패시베이션층(PSV)은 적어도 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 패시베이션층(PSV)의 상부에는 발광 소자층(DPL)이 배치될 수 있다.
발광 소자층(DPL)은 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 복수의 전극들(ETL1, ETL2), 발광 소자들(LD), 및 절연성 반사층(RFL)을 포함할 수 있다. 또한, 발광 소자층(DPL)은 제1 및 제2 전극들(ETL1, ETL2)의 사이에 발광 소자들(LD)을 보다 안정적으로 연결하기 위한 제1 및 제2 컨택 전극들(CE1, CE2), 제1 및 제2 전극들(ETL1, ETL2) 각각의 일 영역을 상부 방향으로 돌출시키기 위한 제1 뱅크(BNK1), 및/또는 각각의 발광 영역(EMA)을 둘러싸는 제2 뱅크(BNK2)를 선택적으로 더 포함할 수 있다.
제1 뱅크(BNK1)는 회로층(PCL)의 패시베이션층(PSV) 상에 배치될 수 있다. 제1 뱅크(BNK1)는 분리형 또는 일체형의 패턴으로 형성될 수 있다. 제1 뱅크(BNK1)는 회로층(PCL)이 형성된 기판(SUB)의 일면 상에서 제3 방향(Z축 방향)으로 돌출될 수 있다.
제1 뱅크(BNK1)는 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 기판(SUB)에 대하여 소정 범위의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다른 실시예에서, 제1 뱅크(BNK1)는 반원 또는 반타원 형상 등의 단면을 가질 수 있으나, 이에 한정되지는 않는다.
제1 뱅크(BNK1)는 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 실리콘 산질화물(SiON), 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는 제1 뱅크(BNK1)는 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 뱅크(BNK1)의 구성 물질 및/또는 패턴 형상은 다양하게 변경될 수 있다.
일 실시예에서, 제1 뱅크(BNK1)는 반사 부재로 기능할 수 있다. 일 예로, 제1 뱅크(BNK1)는 그 상부에 제공된 제1 및 제2 전극들(ETL1, ETL2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향(일 예로, 제3 방향(Z축 방향))으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 생략될 수도 있다.
제1 뱅크(BNK1)의 상부에는 각 화소(PXL)의 화소 전극들을 구성하는 제1 및 제2 전극들(ETL1, ETL2)이 배치될 수 있다. 실시예에 따라, 제1 및 제2 전극들(ETL1, ETL2)은 제1 뱅크(BNK1)에 대응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ETL1, ETL2)은 제1 뱅크(BNK1)에 대응하는 각각의 경사면 또는 곡면을 가지면서, 제3 방향(Z축 방향)으로 돌출될 수 있다. 한편, 제1 뱅크(BNK1)가 형성되지 않는 경우, 제1 및 제2 전극들(ETL1, ETL2)은 패시베이션층(PSV) 상에 실질적으로 평탄하게 형성되거나, 영역별로 상이한 두께로 형성됨으로써 일 영역이 기판(SUB)의 제3 방향(Z축 방향)으로 돌출될 수 있다.
제1 및 제2 전극들(ETL1, ETL2) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ETL1, ETL2) 각각은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO (indium gallium zinc oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ETL1, ETL2) 각각은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 전극들(ETL1, ETL2) 각각은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 및 제2 전극들(ETL1, ETL2)은 서로 동일한 도전 물질을 포함하거나, 서로 다른 도전 물질을 포함할 수 있다.
제1 및 제2 전극들(ETL1, ETL2)의 일 영역 상에는 절연성 반사층(RFL)이 배치될 수 있다. 절연성 반사층(RFL)은 발광 소자(LD)와 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 절연성 반사층(RFL)은 제1 전극(ETL1) 및 제2 전극(ETL2) 상에 직접 배치되고, 발광 소자(LD)는 절연성 반사층(RFL) 상에 직접 배치될 수 있다. 즉, 절연성 반사층(RFL)의 일면은 제1 전극(ETL1) 및 제2 전극(ETL2)과 접하고, 절연성 반사층(RFL)의 타면은 발광 소자(LD)와 접할 수 있다. 또한, 절연성 반사층(RFL)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)와 중첩하도록 배치될 수 있다. 이에 따라, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)로부터 방출된 광은 하부에 배치된 절연성 반사층(RFL)에서 반사되어 표시 패널(PNL)의 전면 방향 즉, 제3 방향(Z축 방향)으로 출광될 수 있다. 이에 따라, 표시 패널(PNL)의 하부로 손실되는 광량을 최소화하여 전면 출광 효율을 향상시킬 수 있다.
절연성 반사층(RFL)은 제1 및 제2 전극(ETL1, ETL2)과 제1 및 제2 컨택 전극(CE1, CE2) 사이에 배치될 수 있다. 절연성 반사층(RFL)은 제1 전극(ETL1) 및 제2 전극(ETL2) 각각의 일 영역을 커버하도록 형성되며, 제1 전극(ETL1) 및 제2 전극(ETL2) 각각의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 예를 들어, 절연성 반사층(RFL)은 각각의 제1 뱅크(BNK1) 상에서 제1 전극(ETL1) 및 제2 전극(ETL2)의 일 영역을 노출할 수 있다. 제1 및 제2 전극들(ETL1, ETL2)은 절연성 반사층(RFL)의 개구부를 통해 제1 및 제2 컨택 전극들(CE1, CE2)에 전기적으로 연결될 수 있다.
일 실시예에서, 절연성 반사층(RFL)은 일차적으로 제1 전극(ETL1) 및 제2 전극(ETL2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 절연성 반사층(RFL) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 절연성 반사층(RFL)은 각 제1 뱅크(BNK1) 상부의 일 영역에서 각 전극(ETL1, ETL2)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 또는 다른 실시예에서, 절연성 반사층(RFL)은 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에만 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 절연성 반사층(RFL)은 제1 전극(ETL1) 및 제2 전극(ETL2)이 형성된 이후 제1 전극(ETL1) 및 제2 전극(ETL2)을 커버하도록 형성되어, 후속 공정에서 제1 전극(ETL1) 및 제2 전극(ETL2)이 손상되는 것을 방지할 수 있다. 또한, 절연성 반사층(RFL)은 각각의 발광 소자(LD)를 안정적으로 지지하는 역할을 할 수 있다. 이에 따라, 발광 소자(LD)와 제1 전극(ETL1) 및 제2 전극(ETL2) 사이에 배치되는 별도의 절연층이 생략될 수 있으므로, 표시 장치의 제조 공정을 간소화할 수 있다.
절연성 반사층(RFL)은 절연성을 가진 반사성 물질을 포함할 수 있다. 절연성 반사층(RFL)이 전도성 물질을 배제함에 따라, 절연성 반사층(RFL)이 발광 소자(LD) 정렬에 영향을 미치는 것을 방지할 수 있다. 절연성 반사층(RFL)은 반사성 물질로서 황산 바륨(BaSO4), 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 아연(ZnO), 탄산 납(PbCO3), 및 산화 알루미늄(Al2O3) 중 적어도 하나를 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 반사율을 확보할 수 있는 범위 내에서 다양한 반사성 물질이 선택될 수 있다. 일 실시예에서, 절연성 반사층(RFL)은 분산 브래그 반사층(Distributed Bragg Reflector: DBR)으로 구현될 수 있다. 이에 대한 상세한 설명을 위해 도 16이 참조된다.
도 16은 일 실시예에 따른 절연성 반사층을 나타내는 단면도이다.
도 16을 참조하면, 절연성 반사층(RFL)은 굴절률이 서로 다른 복수의 제1 층(L1) 및 제2 층(L2)을 포함할 수 있다. 복수의 제1 층(L1) 및 제2 층(L2)은 서로 교번하여 적층될 수 있다.
제1 층(L1) 및 제2 층(L2)은 굴절률이 다른 무기 물질을 포함할 수 있다. 예를 들어, 제1 층(L1) 및 제2 층(L2)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 및 탄탈륨 산화물(TaOx) 중 적어도 하나를 포함할 수 있다.
제1 층(L1) 및 제2 층(L2)은 서로 다른 두께를 가질 수 있다. 여기서 각 층의 두께는 제3 방향(Z축 방향)으로의 두께를 의미한다. 제1 층(L1)의 두께(HL1)와 제2 층(L2)의 두께(HL2)는 각각 발광 소자(LD)가 방출하는 광의 파장에 따라 조절될 수 있다. 예를 들어, 제1 층(L1)의 두께(HL1)와 제2 층(L2)의 두께(HL2)는 각각 수학식 1 및 수학식 2를 만족하도록 조절될 수 있다.
Figure pat00001
Figure pat00002
상기 수학식 1 및 수학식 2에서, HL1 및 HL2은 각각 제1 층(L1) 및 제2 층(L2)의 두께이고, m은 공정 능력 등을 고려하여 설계자에 의해 선택될 수 있는 자연수이고, λ는 절연성 반사층(RFL)의 반사 파장 또는 발광 소자(LD)가 방출하는 광의 파장이고, n1 및 n2는 각각 제1 층(L1) 및 제2 층(L2)의 굴절률이고, θ는 절연성 반사층(RFL)으로의 입사 각도이다.
일 실시예에서, 제1 층(L1)은 실리콘 산화물(SiOx)을 포함하고, 제2 층(L2)은 실리콘 질화물(SiNx)을 포함할 수 있다. 이 경우, 제1 층(L1)의 굴절률은 제2 층(L2)의 굴절률보다 작고, 제1 층(L1)의 두께는 제2 층(L2)의 두께보다 클 수 있다. 또한, 제1 층(L1)은 실리콘 산화물(SiOx)을 포함하고, 제2 층(L2)은 티타늄 산화물(TiOx)을 포함할 수 있다. 이 경우, 제1 층(L1)의 굴절률은 제2 층(L2)의 굴절률보다 작고, 제1 층(L1)의 두께는 제2 층(L2)의 두께보다 클 수 있다.
절연성 반사층(RFL)은 제1 층(L1) 및 제2 층(L2)을 구성하는 물질에 따라 각각 4쌍 내지 10쌍의 제1 층(L1) 및 제2 층(L2)을 포함할 수 있다.
이하, 표 1을 참조하여 비교예 및 실시예에 대한 반사율 및 출광 효율을 살펴본다. 비교예는 화소(PXL)가 절연성 반사층을 포함하지 않는 경우이고, 실시예 1 내지 3은 화소(PXL)가 절연성 반사층(RFL)을 포함하는 경우이다. 이때 실시예 1은 제1 층(L1)이 실리콘 산화물(SiOx)을 포함하고, 제2 층(L2)이 실리콘 질화물(SiNx)을 포함하고, 3쌍의 제1 층(L1) 및 제2 층(L2)을 포함하는 경우이다. 실시예 2는 제1 층(L1)이 실리콘 산화물(SiOx)을 포함하고, 제2 층(L2)이 실리콘 질화물(SiNx)을 포함하고, 4쌍의 제1 층(L1) 및 제2 층(L2)을 포함하는 경우이다. 실시예 3은 제1 층(L1)이 실리콘 산화물(SiOx)을 포함하고, 제2 층(L2)이 티타늄 산화물(TiOx)을 포함하고, 4쌍의 제1 층(L1) 및 제2 층(L2)을 포함하는 경우이다.
제1 층 제2 층 쌍 절연성 반사층의 두께(Å) 반사율(%) 출광 효율(%)
비교예 SiOx SiOx - 3000 4.4 29.11
실시예 1 SiOx SiNx 3 3660 30.7 29.43
실시예 2 SiOx SiNx 4 5200 45.9 34.54
실시예 3 SiOx TiOx 4 4800 78.3 35.38
반사율은 각각 446nm를 기준으로 측정되었으며, 비교예는 4.4%를 나타내고, 실시예 1은 30.7%, 실시예2는 45.9%, 실시예 3은 78.9%를 나타냄을 확인하였다. 이에 따른 출광 효율은 실시예 1은 29.43%로서 비교예 대비 약 1%, 실시예 2는 34.54%로서 비교예 대비 약 18%, 실시예 3은 35.38%로서 비교예 대비 약 21% 향상됨을 확인하였다. 즉, 실시예 2 및 3에 따라 4쌍의 제1 층(L1) 및 제2 층(L2)을 포함하는 경우 절연성 반사층(RFL)의 반사율을 확보하여 표시 장치의 전면 출광 효율이 향상됨을 알 수 있다.
다시 도 13 내지 도 15를 참조하면, 절연성 반사층(RFL) 상에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 한편, 발광 소자들(LD)의 공급에 앞서, 발광 영역(EMA)의 주변에는 제2 뱅크(BNK2)가 형성될 수 있다. 예를 들어, 각각의 발광 영역(EMA)을 둘러싸도록 제2 뱅크(BNK2)가 형성될 수 있다.
발광 소자들(LD)은 제1 뱅크(BNK1), 제1 및 제2 전극들(ETL1, ETL2), 및 제2 뱅크(BNK2) 등이 형성된 각각의 화소 영역(PXA)에 공급되어 제1 및 제2 전극들(ETL1, ETL2)의 사이에 정렬될 수 있다. 일 예로, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EMA)에 다수의 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 및 제2 전극들(ETL1, ETL2) 각각에 인가되는 소정의 정렬 신호(또는 정렬 전압)에 의해 제1 및 제2 전극들(ETL1, ETL2)의 사이에 방향성을 가지고 정렬될 수 있다.
발광 소자들(LD)의 일 영역 상에는 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 발광 소자들(LD) 각각의 일 영역 상에 배치될 수 있다. 일 예로, 절연 패턴(INP)은 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 국부적으로 배치될 수 있다.
절연 패턴(INP)은 각 화소(PXL)의 발광 영역(EMA)에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 실시예에 따라서는 절연 패턴(INP)은 생략될 수도 있다.
절연 패턴(INP)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 절연 패턴(INP)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄(Al2O3), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 절연 패턴(INP)을 형성하게 되면, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은 각각 제1 및 제2 컨택 전극들(CE1, CE2)에 의해 커버될 수 있다. 제1 및 제2 컨택 전극들(CE2, CE2)은 서로 이격되도록 형성된다. 예를 들어, 이웃한 제1 및 제2 컨택 전극들(CE1, CE2)은 절연 패턴(INP)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 서로 이격되어 배치될 수 있다.
또한, 제1 및 제2 컨택 전극들(CE1, CE2)은 제1 및 제2 전극들(ETL1, ETL2) 각각의 노출 영역을 커버하도록 제1 및 제2 전극들(ETL1, ETL2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CE1, CE2)은 제1 뱅크(BNK1)의 상부 또는 제1 뱅크(BNK1)의 주변에서 제1 및 제2 전극들(ETL1, ETL2) 각각과 접촉되도록 제1 및 제2 전극들(ETL1, ETL2) 각각의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CE1, CE2)이 각각 제1 및 제2 전극들(ETL1, ETL2)에 전기적으로 연결될 수 있다. 그리고, 제1 및 제2 컨택 전극들(CE1, CE2)을 통해, 제1 및 제2 전극들(ETL1, ETL2) 각각이 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)에 전기적으로 연결될 수 있다.
일 실시예에서, 도 13에 도시된 바와 같이 제1 및 제2 컨택 전극들(CE1, CE2)은 기판(SUB)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 컨택 전극들(CE1, CE2)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CE1, CE2)은 도 14에 도시된 바와 같이 기판(SUB)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 제1 컨택 전극(CE1)과 제2 컨택 전극(CE2) 사이에 제2 절연층(INS2)이 추가적으로 배치될 수 있다. 즉, 컨택 전극들(CE1, CE2)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
실시예에 따라, 컨택 전극들(CE1, CE2)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CE1, CE2)은 ITO, IZO, ZnO, IGZO, 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 제1 단부(EP1) 및 제2 단부(EP2)를 통해 발광 소자들(LD)로부터 방출되는 빛이 컨택 전극들(CE1, CE2)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
컨택 전극들(CE1, CE2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은 제1 및 제2 전극들(ETL1, ETL2), 발광 소자들(LD), 절연 패턴(INP), 제1 및 제2 컨택 전극들(CE1, CE2)을 커버하도록, 기판(SUB)의 전면 상에 배치될 수 있다. 제1 절연층(INS1)은 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은 적어도 두 층의 무기 절연층들과, 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 절연층(INS1)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있다.
실시예에 따라, 제1 절연층(INS1)의 상부에는 적어도 한 층의 오버 코트층(OC)이 더 배치될 수도 있다. 오버 코트층(OC)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 오버 코트층(OC) 각각은 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
상술한 일 실시예에 따른 표시 장치에 의하면, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)로부터 방출된 광은 발광 소자(LD) 하부에 절연성 반사층(RFL)에 의해 반사되어 표시 패널(PNL)의 전면 방향 즉, 제3 방향(Z축 방향)으로 출광될 수 있다. 이에 따라, 표시 패널(PNL)의 하부로 손실되는 광량을 최소화하여 전면 출광 효율을 향상시킬 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
PXL: 화소들
SUB: 기판
ETL1: 제1 전극
ETL2: 제2 전극
LD: 발광 소자
RFL: 절연성 반사층
L1: 제1 층
L2: 제2 층

Claims (13)

  1. 복수의 화소들을 포함하는 기판;
    상기 기판 상에 배치되며 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연성 반사층; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 복수의 발광 소자를 포함하되,
    상기 절연성 반사층은 굴절률이 서로 다른 복수의 제1 층 및 제2 층을 포함하고,
    상기 제1 층과 상기 제2 층은 서로 교번하여 적층되는 표시 장치.
  2. 제1 항에 있어서,
    상기 절연성 반사층은 상기 발광 소자의 일단 및 타단과 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 층의 굴절률은 상기 제2 층의 굴절률보다 작은 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 층의 두께는 상기 제2 층의 두께보다 큰 표시 장치.
  5. 제4 항에 있어서,
    상기 절연성 반사층의 두께는 4000 옹스트롱 이상인 표시 장치.
  6. 제1 항에 있어서,
    상기 절연성 반사층은 4쌍 이상의 상기 제1 층 및 상기 제2 층을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 층은 실리콘 산화물(SiOx)을 포함하고, 상기 제2 층은 실리콘 질화물(SiNx)을 포함하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 층은 실리콘 산화물(SiOx)을 포함하고, 상기 제2 층은 티타늄 산화물(TiOx)을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 일단과 접하는 제1 컨택 전극; 및
    상기 제2 전극 및 상기 발광 소자의 타단과 접하는 제2 컨택 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 절연성 반사층은 상기 제1 전극과 상기 제1 컨택 전극 사이에 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 절연성 반사층의 일면은 상기 제1 전극과 접하고, 상기 절연성 반사층의 타면은 상기 제1 컨택 전극과 접하는 표시 장치.
  12. 제10 항에 있어서,
    상기 절연성 반사층은 상기 제1 전극을 부분적으로 노출시키는 개구부를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 컨택 전극은 상기 절연성 반사층의 개구부를 통해 상기 제1 전극과 접하는 표시 장치.
KR1020200096224A 2020-07-31 2020-07-31 표시 장치 KR20220016418A (ko)

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