KR20220015161A - 파워모듈 및 이에 포함되는 세라믹기판의 제조방법 - Google Patents

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Abstract

본 발명은 파워모듈 및 이에 포함되는 세라믹기판의 제조방법에 관한 것으로, 세라믹기판 제조방법은 세라믹기재의 두께, 상기 비아홀의 크기, 상기 비아홀의 수량, 상기 금속충진재의 재료 및 상기 금속충진재의 소결 밀도를 설정하는 단계와, 상기 설정값을 이용하여 저항값을 산출하는 단계와, 상기 산출한 저항값을 기준 범위와 비교하는 단계와, 상기 산출한 저항값이 기준 범위 이내인지 판단하는 단계와, 판단 결과 상기 산출한 저항값이 상기 기준 범위 이내이면 상기 설정값을 설계값으로 설정하는 단계와 상기 설계값을 적용하여 상기 세라믹기판을 제조하는 단계를 포함한다. 본 발명은 세라믹기재의 두께, 비아홀의 면적, 금속충진재의 재료 및 밀도 제어를 통해 원하는 소비전력의 세라믹기판 제조가 가능하고, 이를 통해 에너지 절감형 파워모듈을 제조할 수 있는 이점이 있다.

Description

파워모듈 및 이에 포함되는 세라믹기판의 제조방법{MANUFACTURING OF POWER MODULE AND CERAMIC SUBSTRATE INCLUDING THEREIN}
본 발명은 파워모듈 및 이에 포함되는 세라믹기판의 제조방법에 관한 것으로, 더욱 상세하게는 고출력 전력 반도체 칩을 적용하여 성능을 개선한 파워모듈 및 이에 포함되는 세라믹기판의 제조방법에 관한 것이다.
파워모듈은 하이브리드 자동차, 전기차 등의 모터 구동을 위해 고전압 전류를 공급하기 위해 사용된다.
파워모듈 중 양면 냉각 파워모듈은 반도체 칩의 상, 하부에 각각 기판을 설치하고 그 기판의 외측면에 각각 방열판을 구비한다. 양면 냉각 파워모듈은 단면에 방열판을 구비하는 단면 냉각 파워모듈에 비해 냉각 성능이 우수하여 점차 그 사용이 증가하는 추세이다.
전기차 등에 사용되는 양면 냉각 파워모듈은 두 기판의 사이에 IGBT(Si), 탄화규소(SiC), 질화갈륨(GaN) 등의 전력 반도체 칩이 실장되므로 고전압으로 인해 높은 발열과 주행 중 진동이 발생하기 때문에 이를 해결하기 위해 고강도와 고방열 특성을 동시에 만족시키는 것이 중요하다.
특허문헌 1: 등록특허공보 제1836658호(2018.03.02 등록)
본 발명의 목적은 고강도와 고방열 특성을 가지고, 접합 특성이 우수하며, 전류 경로를 최소화하여 부피를 줄일 수 있으며 효율 및 성능을 향상시킬 수 있는 파워모듈을 제공하는 것이다.
본 발명의 다른 목적은 원하는 소비전력을 구현하여 효율 및 성능을 향상시킬 수 있는 세라믹기판 제조방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 세라믹기재의 상면과 하면에 전극 패턴이 형성되고, 세라믹기재를 관통하는 복수 개의 비아홀에 금속충진재가 충진 및 소결되어 세라믹기재의 상면과 하면의 전극 패턴을 연결하는 관통 전극을 형성하는 세라믹기판 제조방법에 있어서, 세라믹기재의 두께, 비아홀의 크기, 비아홀의 수량, 금속충진재의 재료 및 금속충진재의 소결 밀도를 설정하는 단계와 설정값을 이용하여 저항값을 산출하는 단계와 산출한 저항값을 기준 범위와 비교하는 단계와, 산출한 저항값이 기준 범위 이내인지 판단하는 단계와, 판단 결과 산출한 저항값이 기준 범위 이내이면 설정값을 설계값으로 설정하는 단계와, 설계값을 적용하여 세라믹기판을 제조하는 단계를 포함한다.
설정값을 이용하여 저항값을 산출하는 단계는, 세라믹기재의 두께로부터 관통 전극의 길이를 산출하는 단계와 세라믹기재의 두께, 비아홀의 크기 및 비아홀의 수량으로부터 비아홀의 면적을 산출하는 단계와 금속충진재의 재료 및 금속충진재의 소결 밀도로부터 관통 전극의 비저항을 산출하는 단계와, 산출한 관통 전극의 길이, 비아홀의 면적 및 관통 전극의 비저항으로부터 저항값을 산출하는 단계를 포함한다.
산출한 저항값을 기준 범위와 비교하는 단계에서, 기준 범위는 원하는 소비전력을 구현할 수 있는 저항값 범위이다.
판단 결과, 산출한 저항값이 기준 범위 이내가 아니면 세라믹기재의 두께, 비아홀의 크기, 비아홀의 수량, 금속충진재의 재료 및 금속충진재의 소결 밀도를 설정하는 단계로 회귀하여, 세라믹기재의 두께, 비아홀의 크기, 비아홀의 수량, 금속충진재의 재료 및 금속충진재의 소결 밀도 중 적어도 하나를 변경하여 설정값을 재설정하고, 재설정한 설정값을 이용하여 저항값을 산출하는 단계를 수행한다.
세라믹기재의 두께, 비아홀의 크기, 비아홀의 수량, 금속충진재의 재료 및 금속충진재의 소결 밀도를 설정하는 단계에서, 비아홀의 크기는 0.5mm~3.0mm 범위에서 설정한다.
세라믹기재의 두께, 비아홀의 크기, 비아홀의 수량, 금속충진재의 재료 및 금속충진재의 소결 밀도를 설정하는 단계에서, 비아홀의 면적이 세라믹기판의 면적 대비 10% 이상이 되도록, 세라믹기재의 두께, 상기 비아홀의 크기 및 상기 비아홀의 수량을 설정한다.
세라믹기재의 두께, 상기 비아홀의 크기, 상기 비아홀의 수량, 상기 금속충진재의 재료 및 상기 금속충진재의 소결 밀도를 설정하는 단계에서, 금속충진재는 Ag합금계, Ag-Pd계, Ag-Ceramic계, Cu합금계 중 하나 또는 이들의 혼합 페이스트에서 설정한다.
세라믹기재는 알루미나(Al2O3), ZTA, AlN, SiN, Si3N4 중 하나에서 설정한다.
본 발명은 고강도와 고방열 특성을 가지고, 접합 특성이 우수하며, 전류 경로를 최소화하여 부피를 줄일 수 있으며 고속 스위칭에 최적화되어 효율 및 성능을 향상시킬 수 있는 효과가 있다.
또한 본 발명은 세라믹기판에 비아홀을 형성하고 비아홀에 금속충진재를 적용하여 세라믹기판의 상면과 하면의 전극 패턴을 최단거리로 연결하므로 전기적 효율을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 세라믹기판에 비아홀이 복수 개 형성되어 상면과 하면의 전극 패턴을 연결하므로 파워모듈에 적용되어 대전류의 분산 및 대전류의 통전을 용이하게 하여 쇼트 및 과열 등의 문제를 방지하고 고속 전류의 이동 효율을 높일 수 있는 효과가 있다.
또한, 본 발명은 세라믹기재의 두께, 비아홀의 면적, 금속충진재의 밀도 증가 등을 통해 전기적 전력값을 제어하므로 원하는 소비전력을 구현하여 에너지 절감형 세라믹기판을 제조할 수 있고 이를 통해 파워모듈의 효율을 높일 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 의한 파워모듈의 형상을 보인 사시도이다.
도 2는 본 발명의 실시예에 의한 파워모듈의 형상을 보인 분해 사시도이다.
도 3은 본 발명의 실시예에 의한 파워모듈의 측단면도이다.
도 4는 본 발명의 실시예에 의한 하우징을 보인 사시도이다.
도 5는 본 발명의 실시예에 의한 하부 세라믹기판을 설명하기 위한 사시도이다.
도 6은 본 발명의 실시예에 의한 하부 세라믹기판의 상면과 하면을 보인 도면이다.
도 7은 본 발명의 실시예에 의한 상부 세라믹기판을 설명하기 위한 사시도이다.
도 8은 본 발명의 실시예에 의한 상부 세라믹기판의 상면과 하면을 보인 도면이다.
도 9는 본 발명의 실시예에 의한 상부 세라믹기판에 연결핀이 결합된 상태를 보인 사시도이다.
도 10은 본 발명의 실시예에 의한 PCB 기판의 평면도이다.
도 11은 본 발명의 실시예에 의한 세라믹기판에 비아홀이 형성된 모습을 보인 사시도이다.
도 12는 본 발명의 실시예에 의한 세라믹기재에 비아홀을 형성하고 상면과 하면의 전극 패턴을 연결하는 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시예에 의한 세라믹기판에 비아홀이 형성된 모습을 보인 사시도이다.
도 14는 본 발명의 실시예에 의한 세라믹기판 제조방법을 설명하기 위한 플로챠트이다.
도 15는 본 발명의 실시예로 설정값을 이용하여 저항값을 산출하는 방법을 설명하기 위한 플로챠트이다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 의한 파워모듈의 형상을 보인 사시도이고, 도 2는 본 발명의 실시예에 의한 파워모듈의 형상을 보인 분해 사시도이다.
도 1 및 도 2에 도시된 바에 의하면, 본 발명의 실시예에 따른 파워모듈(10)은 하우징(100)에 파워모듈을 이루는 각종 구성품을 수용하여 형성한 패키지 형태의 전자부품이다. 파워모듈(10)은 하우징(100) 안에 기판 및 소자를 배치하여 보호하는 형태로 형성된다.
파워모듈(10)은 다수의 기판 및 다수의 반도체 칩을 포함할 수 있다. 실시예에 따른 파워모듈(10)은 하우징(100), 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400) 및 방열판(500)을 포함한다.
하우징(100)은 중앙에 상하로 개구되는 빈 공간이 형성되며 양측에 제1 단자(610)와 제2 단자(620)가 위치된다. 하우징(100)은 중앙의 빈 공간에 방열판(500), 하부 세라믹기판(200), 상부 세라믹기판(300) 및 PCB 기판(400)이 상하 일정 간격을 두고 순차적으로 적층되며, 양측의 제1 단자(610)와 제2 단자(620)에 외부 단자를 연결하기 위한 지지볼트(630)가 체결된다. 제1 단자(610)와 제2 단자(620)는 전원의 입출력단으로 사용된다.
도 2에 도시된 바에 의하면, 파워모듈(10)은 하우징(100)의 중앙의 빈 공간에 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)이 순차적으로 수용된다. 구체적으로, 하우징(100)의 하면에 방열판(500)이 배치되고, 방열판(500)의 상면에 하부 세라믹기판(200)이 부착되고, 하부 세라믹기판(200)의 상부에 상부 세라믹기판(300)이 일정 간격을 두고 배치되며, 상부 세라믹기판(300)의 상부에 PCB 기판(400)이 일정 간격을 두고 배치된다.
하우징(100)에 PCB 기판(400)이 배치된 상태는 PCB 기판(400)의 가장자리에 요입되게 형성된 안내홈(401,402)과 안내홈(401,402)에 대응되게 하우징(100)에 형성된 안내리브(101) 및 걸림턱(102)에 의해 고정될 수 있다. 실시예에 따른 PCB 기판(400)은 가장자리를 둘러 다수 개의 안내홈(401,402)이 형성되고, 이들 중 일부의 안내홈(401)은 하우징(100)의 내측면에 형성된 안내리브(101)가 안내되고 이들 중 나머지 일부의 안내홈(402)은 하우징(100)의 내측면에 형성된 걸림턱(102)이 통과되어 걸어진다.
또는, 하우징(100)의 중앙의 빈 공간에 방열판(500), 하부 세라믹기판(200), 상부 세라믹기판(300)이 수용되고, 그 상면에 PCB 기판(400)이 배치된 상태는 체결볼트(미도시)로 고정될 수도 있다. 그러나, 하우징(100)에 PCB 기판(400)을 걸림턱 구조로 고정하는 것이 체결볼트로 고정하는 경우 대비 조립 시간을 줄이고 조립 공정이 간편하다.
하우징(100)은 네 모서리에 체결공(103)이 형성된다. 체결공(103)은 방열판(500)에 형성된 연통공(501)과 연통된다. 체결공(103)과 연통공(501)을 관통하여 고정볼트(150)가 체결되고, 체결공(103)과 연통공(501)을 관통한 고정볼트(150)의 단부는 방열판(500)의 하면에 배치될 고정지그의 고정공에 체결될 수 있다.
제1 단자(610)와 제2 단자(620)에 버스바(700)가 연결된다. 버스바(700)는 제1 단자(610)와 제2 단자(620)를 상부 세라믹기판(300)과 연결한다. 버스바(700)는 3개가 구비되며, 하나는 제1 단자(610) 중 +단자를 상부 세라믹기판(300)의 제1 전극 패턴(a)과 연결하고, 다른 하나는 제1 단자(610) 중 -단자를 제3 전극 패턴(c)과 연결하며, 나머지 하나는 제2 단자(620)를 제2 전극 패턴(b)과 연결한다. 제1 전극 패턴(a), 제2 전극 패턴(b) 및 제3 전극 패턴(c)은 후술할 도 7을 참조한다.
도 3은 본 발명의 실시예에 의한 파워모듈의 측단면도이다.
도 3에 도시된 바에 의하면, 파워모듈(10)은 하부 세라믹기판(200)과 상부 세라믹기판(300)의 복층 구조이며, 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 반도체 칩(G)이 위치된다. 반도체 칩(G)은 GaN(Gallium Nitride) 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor) 중 어느 하나일 수 있으나, 바람직하게는 반도체 칩(G)은 GaN 칩을 사용한다. GaN(Gallium Nitride) 칩(G)은 대전력(300A) 스위치 및 고속(~1MHz) 스위치로 기능하는 반도체 칩이다. GaN 칩(G)은 기존의 실리콘 기반 반도체 칩보다 열에 강하면서 칩의 크기도 줄일 수 있는 장점이 있다.
또한, GaN 칩(G)은 높은 전자이동도, 높은 전자밀도 특성으로 고속 스위치가 가능하고 소형화가 가능해 고성능 및 고효율화에 최적화된 전력 반도체 칩이다. 또한, GaN 칩(G)은 고온에서도 안정적으로 동작하며 고출력 특성을 가져 고효율화가 가능하다
하부 세라믹기판(200)과 상부 세라믹기판(300)은 반도체 칩(G)으로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 세라믹기재의 적어도 일면에 브레이징 접합된 금속층을 포함하는 세라믹기판으로 형성된다.
세라믹기재는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 세라믹기재 상에 브레이징 접합된 금속박으로 반도체 칩(G)을 실장하는 전극 패턴 및 구동소자를 실장하는 전극 패턴으로 각각 형성된다. 예컨데, 금속층은 반도체 칩(G) 또는 주변 부품이 실장될 영역에 전극 패턴으로 형성된다. 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 금속박은 세라믹기재 상에 780℃~1100℃로 소성되어 세라믹기재와 브레이징 접합된 것을 일 예로 한다. 이러한 세라믹기판을 AMB(Active Metal Brazing) 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판, DBA 기판(Direct Brazed Aluminum)을 적용할 수도 있다. 그러나 내구성 및 방열 효율면에서 AMB 기판이 가장 적합하다. 상기한 이유로, 하부 세라믹기판(200)과 상부 세라믹기판(300)은 AMB 기판임을 일 예로 한다.
PCB 기판(400)은 상부 세라믹기판(300)의 상부에 배치된다. 즉, 파워모듈(10)은 하부 세라믹기판(200)과 상부 세라믹기판(300)과 PCB 기판(400)의 3층 구조로 구성된다. 고전력용 제어를 위한 반도체 칩(G)을 상부 세라믹기판(200)과 하부 세라믹기판(300)의 사이에 배치하여 방열 효율을 높이고, 저전력용 제어를 위한 PCB 기판(400)을 최상부에 배치하여 반도체 칩(G)에서 발생하는 열로 인한 PCB 기판(400)의 손상을 방지한다. 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)은 핀으로 연결 또는 고정될 수 있다.
방열판(500)은 하부 세라믹기판(200)의 하부에 배치된다. 방열판(500)은 반도체 칩(G)에서 발생하는 열의 방열을 위한 것이다. 방열판(500)은 소정의 두께를 가지는 사각 플레이트 형상으로 형성된다. 방열판(500)은 하우징(100)과 대응되는 면적으로 형성되며 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.
이하에서는 본 발명의 파워모듈의 각 구성별 특징을 더욱 상세하게 설명하기로 한다. 파워모듈의 각 구성별 특징을 설명하는 도면에서는 각 구성별 특징을 강조하기 위해 도면을 확대하거나 과장하여 표현한 부분이 있으므로 도 1에 도시된 기본 도면과 일부 일치하지 않는 부분이 있을 수 있다.
도 4는 본 발명의 실시예에 의한 하우징을 보인 사시도이다.
도 4에 도시된 바에 의하면, 하우징(100)은 중앙에 빈 공간이 형성되며, 양단에 제1 단자(610)와 제2 단자(620)가 위치된다. 하우징(100)은 양단에 제1 단자(610)와 제2 단자(620)가 일체로 고정되게 인서트 사출 방식으로 형성될 수 있다.
기존의 파워모듈은 이격된 회로를 연결하기 위해 하우징에 연결핀을 인서트 사출하여 적용하고 있으나, 본 실시예는 하우징(100)의 제조시 연결핀을 제외하여 제조한 형상을 갖는다. 이는 하우징(100)의 내부에 연결핀이 위치하지 않음으로써 형상을 단순화하여 파워모듈의 비틀림 모멘트에 유연성을 향상시킨다.
하우징(100)은 네 모서리에 체결공(103)이 형성된다. 체결공(103)은 방열판(500)에 형성된 연통공(501)과 연통된다. 제1 단자(610)와 제2 단자(620)에는 지지공(104)이 형성된다. 지지공(104)에는 제1 단자(610) 및 제2 단자(620)를 모터 등의 외부 단자와 연결하기 위한 지지볼트(630)가 체결된다.
하우징(100)은 단열 재질로 형성된다. 하우징(100)은 반도체 칩(G)에서 발생한 열이 하우징(100)을 통해 상부의 PCB 기판(400)에 전달되지 않도록 단열 재질로 형성될 수 있다.
또는 하우징(100)은 방열 플라스틱 재질을 적용할 수 있다. 하우징(100)은 반도체 칩(G)에서 발생한 열이 하우징(100)을 통해 외부로 방열될 수 있도록 방열 플라스틱 재질을 적용할 수 있다. 일예로, 하우징(100)은 엔지니어링 플라스틱 재질로 형성될 수 있다. 엔지니어링 플라스틱은 높은 내열성과 뛰어난 강도, 내약품성, 내마모성을 가지며 150℃ 이상에서 장시간 사용 가능하다. 엔지니어링 플라스틱은 폴리아미드, 폴리카보네이트, 폴리에스테르, 변성 폴리페닐렌옥사이드 중 하나의 재료로 된 것일 수 있다.
반도체 칩(G)은 스위치로서 반복 동작을 하는데 그로 인해 하우징(100)은 고온과 온도변화에 스트레스를 받게 되나, 엔지니어링 플라스틱은 고온 안정성이 우수하므로 일반 플라스틱에 비해 고온과 온도변화에 상대적으로 안정적이고 방열 특성도 우수하다.
실시예는 엔지니어링 플라스틱 소재에 알루미늄 또는 구리로 된 단자를 인서트사출 적용하여 하우징(100)을 제조한 것일 수 있다. 엔지니어링 플라스틱 소재로 된 하우징(100)은 열을 전파시켜 외부로 방열시킨다. 하우징(100)은 수지에 고열 전도율 필러를 충전함으로써 일반 엔지니어링 플라스틱 소재보다 열전도성을 더 높일 수 있고 알루미늄에 비해 경량인 고방열 엔지니어링 플라스틱으로 될 수 있다.
또는, 하우징(100)은 엔지니어링 플라스틱 또는 고강도 플라스틱 소재의 내외부에 그래핀 방열코팅재를 도포하여 방열 특성을 가지도록 한 것일 수 있다.
도 5는 본 발명의 실시예에 의한 하부 세라믹기판을 설명하기 위한 사시도이다.
도 3 및 도 5에 도시된 바에 의하면, 하부 세라믹기판(200)은 방열판(500)의 상면에 부착된다. 구체적으로, 하부 세라믹기판(200)은 반도체 칩(G)과 방열판(500)의 사이에 배치된다. 하부 세라믹기판(200)은 반도체 칩(G)에서 발생하는 열을 방열판(500)으로 전달하고, 반도체 칩(G)과 방열판(500)의 사이를 절연하여 쇼트를 방지하는 역할을 한다.
하부 세라믹기판(200)은 방열판(500)의 상면에 솔더링 접합될 수 있다. 방열판(500)은 하우징(100)과 대응되는 면적으로 형성되며 방열 효율을 높이기 위해 구리 재질로 형성될 수 있다. 솔더는 SnAg, SnAgCu 등이 사용될 수 있다.
도 6은 본 발명의 실시예에 의한 하부 세라믹기판의 상면과 하면을 보인 도면이다.
도 5 및 도 6에 도시된 바에 의하면, 하부 세라믹기판(200)은 세라믹기재(201)와 세라믹기재(201)의 상하면에 브레이징 접합된 금속층(202,203)을 포함한다. 하부 세라믹기판(200)은 세라믹기재(201)의 두께가 0.68t이고, 세라믹기재(201)의 상면과 하면에 형성한 금속층(202,203)의 두께가 0.8t인 것을 일예로 할 수 있다.
하부 세라믹기판(200)의 상면(200a)의 금속층(202)은 구동소자를 실장하는 전극 패턴일 수 있다. 하부 세라믹기판(200)에 실장되는 구동소자는 NTC 온도센서(210)일 수 있다. NTC 온도센서(210)는 하부 세라믹기판(200)의 상면에 실장된다. NTC 온도센서(210)는 반도체 칩(G)의 발열로 인한 파워모듈 내의 온도 정보를 제공하기 위한 것이다. 하부 세라믹기판(200)의 하면(200b)의 금속층(203)은 방열판(500)에 열전달을 용이하게 하기 위해 하부 세라믹기판(200)의 하면 전체에 형성될 수 있다.
하부 세라믹기판(200)에 절연 스페이서(220)가 접합된다. 절연 스페이서(220)는 하부 세라믹기판(200)의 상면에 접합되며 하부 세라믹기판(200)과 상부 세라믹기판(300)의 이격 거리를 규정한다.
절연 스페이서(220)는 하부 세라믹기판(200)과 상부 세라믹기판(300)의 이격 거리를 규정하여 상부 세라믹기판(300)의 하면에 실장된 반도체 칩(G)에서 발생하는 열의 방열 효율을 높이고, 반도체 칩(G) 간의 간섭을 방지하여 쇼트와 같은 전기적 충격을 방지한다.
절연 스페이서(220)는 하부 세라믹기판(200)의 상면 가장자리를 둘러 소정 간격을 두고 다수 개가 접합된다. 절연 스페이서(220) 간의 간격은 방열 효율을 높이는 공간으로 활용된다. 도면상 절연 스페이서(220)는 하부 세라믹기판(200)을 기준으로 할 때 가장자리를 둘러 배치되며, 일예로 8개가 일정 간격을 두고 배치된다.
절연 스페이서(220)는 하부 세라믹기판(200)에 일체로 접합되어 하부 세라믹기판(200)의 상부에 상부 세라믹기판(300)을 배치할 때 얼라인을 확인하는 용도로 적용될 수 있다. 하부 세라믹기판(200)에 절연 스페이서(220)가 접합된 상태에서 그 상부에 반도체 칩(G)이 실장된 상부 세라믹기판(300)을 배치할 때, 절연 스페이서(220)가 상부 세라믹기판(300)의 얼라인을 확인하는 용도로 적용될 수 있다. 또한, 절연 스페이서(220)는 하부 세라믹기판(200)과 상부 세라믹기판(300)을 지지하여 하부 세라믹기판(200)과 상부 세라믹기판(300)의 휨을 방지하는데 기여한다.
절연 스페이서(220)는 하부 세라믹기판(200)에 실장된 칩과 상부 세라믹기판(300)에 실장된 칩 및 부품 간의 절연을 위해 세라믹 소재로 형성될 수 있다. 일 예로, 절연 스페이서는 Al2O3, ZTA, Si3N4, AlN 중 선택된 1종 또는 이들 중 둘 이상이 혼합된 합금으로 형성될 수 있다. Al2O3, ZTA, Si3N4, AlN는 기계적 강도, 내열성이 우수한 절연성 재료이다.
절연 스페이서(220)는 하부 세라믹기판(200)에 브레이징 접합된다. 절연 스페이서(220)를 하부 세라믹기판(200)에 솔더링 접합하면 솔더링 또는 가압 소성시 열적 기계적 충격으로 기판이 파손될 수 있으므로 브레이징 접합한다. 브레이징 접합은 AgCu층과 Ti층을 포함한 브레이징 접합층을 이용할 수 있다. 브레이징을 위한 열처리는 780℃~900℃에서 수행할 수 있다. 브레이징 후, 절연 스페이서(220)는 하부 세라믹기판(200)의 금속층(202)과 일체로 형성된다. 브레이징 접합층의 두께는 0.005mm~0.08mm로 절연 스페이서의 높이에 영향을 미치치 않을 만큼 얇고 접합 강도는 높다.
하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 인터커넥션 스페이서(230)를 설치한다. 인터커넥션 스페이서(230)는 상하 복층 구조의 기판에서 연결핀을 대신하여 전극 패턴 간 전기적 연결을 수행할 수 있다. 전기적 로스(loss) 및 쇼트(shot)를 방지하여 기판 간을 직접 연결함으로써 접합 강도를 높이고 전기적 특성도 개선할 수 있다. 인터커넥션 스페이서(230)는 일단이 브레이징 접합 방식으로 하부 세라믹기판(200)의 전극 패턴에 접합될 수 있다. 또한, 인터커넥션 스페이서(230)는 반대되는 타단이 브레이징 접합 방식 또는 솔더링 접합 방식으로 상부 세라믹기판(300)의 전극 패턴에 접합될 수 있다. 인터커넥션 스페이서(230)는 Cu 또는 Cu+CuMo 합금일 수 있다.
도 7은 본 발명의 실시예에 의한 상부 세라믹기판을 설명하기 위한 사시도이고, 도 8은 본 발명의 실시예에 의한 상부 세라믹기판의 상면과 하면을 보인 도면이다.
도 7 및 도 8에 도시된 바에 의하면, 상부 세라믹기판(300)은 하부 세라믹기판(200)의 상부에 배치된다.
상부 세라믹기판(300)은 적층 구조의 중간 기판이다. 상부 세라믹기판(300)은 하면에 반도체 칩(G)을 실장하고, 고속 스위칭을 위한 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로를 구성한다.
상부 세라믹기판(300)은 세라믹기재(301)와 세라믹기재(301)의 상하면에 브레이징 접합된 금속층(302,303)을 포함한다. 상부 세라믹기판(300)은 세라믹기재의 두께가 0.38t이고 세라믹기재의 상면(300a)과 하면(300b)에 형성한 전극 패턴의 두께가 0.3t인 것을 일예로 한다. 세라믹기판은 상면과 하면의 패턴 두께가 동일해야 브레이징시 틀어지지 않는다.
상부 세라믹기판(300)의 상면의 금속층(302)이 형성하는 전극 패턴은 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)으로 구분된다. 상부 세라믹기판(300)의 하면의 금속층(303)이 형성하는 전극 패턴은 상부 세라믹기판(300)의 상면의 전극 패턴과 대응된다. 상부 세라믹기판(300)의 상면의 전극 패턴을 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)으로 구분한 것은 고속 스위칭을 위해 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로로 분리하기 위함이다.
반도체 칩(G)은 상부 세라믹기판(300)의 하면(300b)에 솔더(Solder), 은 페이스트(Ag Paste) 등의 접착층에 의해 플립칩(flip chip) 형태로 구비된다. 반도체 칩(G)이 상부 세라믹기판(300)의 하면에 플립칩 형태로 구비됨에 따라 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수가 있게 되어, 이에 의해 방열 성능 또한 개선시킬 수 있다.
도 8에 도시된 바와 같이, 반도체 칩(G)은 고속 스위칭을 위해 2개씩 병렬로 연결될 수 있다. 반도체 칩(G)은 2개가 상부 세라믹기판(300)의 전극 패턴 중 제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하는 위치에 배치되고 나머지 2개가 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하는 위치에 병렬로 배치된다. 일예로 반도체 칩(G) 하나의 용량은 150A이다. 따라서 반도체 칩(G) 2개를 병렬연결하여 용량이 300A가 되도록 한다.
반도체 칩(G)으로 GaN 칩을 사용하는 파워모듈의 목적은 고속 스위칭에 있다. 고속 스위칭을 위해서는 Gate drive IC 단자에서 반도체 칩(G)의 Gate 단자 간이 매우 짧은 거리로 연결되는 것이 중요하다. 따라서 반도체 칩(G) 간을 병렬로 연결하여 Gate drive IC와 Gate 단자 간 연결 거리를 최소화한다. 또한, 반도체 칩(G)이 고속으로 스위칭하기 위해서는 반도체 칩(G)의 Gate 단자와 Source 단자가 동일한 간격을 유지하는 것이 중요하다. 이를 위해 반도체 칩(G)과 반도체 칩(G)의 사이의 중심에 연결핀이 연결되도록 Gate 단자와 Source 단자를 배치할 수 있다. Gate 단자와 Source 단자가 동일한 간격을 유지하지 않거나 패턴의 길이가 달라지면 문제가 발생한다.
Gate 단자는 낮은 전압을 이용하여 반도체 칩(G)을 온오프(on/off)시키는 단자이다. Gate 단자는 연결핀을 통해 PCB 기판(400)과 연결될 수 있다. Source 단자는 고전류가 들어오고 나가는 단자이다. 반도체 칩(G)은 Drain 단자를 포함하며, Source 단자와 Drain 단자는 N형과 P형으로 구분되어 전류의 방향을 바꿀 수 있다. Source 단자와 Drain 단자는 반도체 칩(G)을 실장하는 전극 패턴인 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)을 통해 전류의 입출력을 담당한다. Source 단자와 Drain 단자는 전원의 입출력을 담당하는 도 1의 제1 단자(610) 및 제2 단자(620)와 연결된다.
도 1에 도시된 제1 단자(610)는 +단자와 -단자를 포함하며, 제1 단자(610)에서 +단자로 유입된 전원은 도 8에 도시된 상부 세라믹기판(300)의 제1 전극 패턴(a), 제1 전극 패턴(a)과 제2 전극 패턴(b)의 사이에 배치된 반도체 칩(G) 및 제2 전극 패턴(b)을 통해 제2 단자(620)로 출력된다. 그리고 도 1에 도시된 제2 단자(620)로 유입된 전원은 도 8에 도시된 제2 전극 패턴(b), 제2 전극 패턴(b)과 제3 전극 패턴(c)의 사이에 배치된 반도체 칩(G) 및 제3 전극 패턴(c)을 통해 제1 단자(610)의 -단자로 출력된다. 예컨데, 제1 단자(610)에서 유입되고 반도체 칩(G)을 통과하여 제2 단자(620)로 출력되는 전원을 하이 사이드(High Side), 제2 단자(620)에서 유입되고 반도체 칩(G)을 통과하여 제1 단자(610)로 출력되는 전원을 로우 사이드(Low Side)가 된다.
도 7에 도시된 바에 의하면, 상부 세라믹기판(300)은 NTC 온도센서(210)에 대응하는 부분에 커팅부(310)가 형성될 수 있다. 하부 세라믹기판(200)의 상면에 NTC 온도센서(210)가 장착된다. NTC 온도센서(210)는 반도체 칩(G)의 발열로 인한 파워모듈 내의 온도 정보를 제공하기 위한 것이다. 그런데 NTC 온도센서(210)의 두께가 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이의 간격에 비해 두꺼워 NTC 온도센서(210)와 상부 세라믹기판(300)의 간섭이 발생한다. 이를 해결하기 위해 NTC 온도센서(210)와 간섭되는 부분의 상부 세라믹기판(300)을 커팅하여 커팅부(310)를 형성한다.
커팅부(310)를 통해 상부 세라믹기판(300)과 하부 세라믹기판(200)의 사이 공간에 몰딩을 위한 실리콘액 또는 에폭시를 주입할 수 있다. 상부 세라믹기판(300)과 하부 세라믹기판(200)의 사이를 절연하기 위해 실리콘액 또는 에폭시를 주입해야 한다. 상부 세라믹기판(300)과 하부 세라믹기판(200)에 실리콘액 또는 에폭시를 주입하기 위해 상부 세라믹기판(300)의 한쪽면을 커팅하여 커팅부(310)를 형성할 수 있으며, 커팅부(310)는 NTC 온도센서(210)와 대응되는 위치에 형성하여 상부 세라믹기판(300)과 NTC 온도센서(210)의 간섭도 방지할 수 있다. 실리콘액 또는 에폭시는 반도체 칩(G)의 보호, 진동의 완화 및 절연의 목적으로 하부 세라믹기판(200)과 상부 세라믹기판(300) 사이의 공간과 상부 세라믹기판(300)과 PCB 기판(400) 사이의 공간에 충진할 수 있다.
상부 세라믹기판(300)에 쓰루홀(Through Hole)(320)이 형성된다. 쓰루홀(320)은 상하 복층의 기판 구조에서 상부 세라믹기판(300)에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하고, 하부 세라믹기판(200)에 실장된 NTC 온도센서(210)를 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하기 위한 것이다.
쓰루홀(320)은 반도체 칩(G)이 설치되는 위치에 2개씩 8개가 형성되고, NTC 온도센서가 설치되는 위치에 2개가 설치되어 총 10개가 형성될 수 있다. 또한, 쓰루홀(320)은 상부 세라믹기판(300)에서 제1 전극 패턴(a)과 제3 전극 패턴(c)이 형성된 부분에 다수 개가 형성될 수 있다.
제1 전극 패턴(a)에 형성된 다수 개의 쓰루홀(320)은 상부 세라믹기판(300)의 상면의 제1 전극 패턴(a)으로 유입된 전류가 상부 세라믹기판(300)의 하면에 형성된 제1 전극 패턴(a)으로 이동하고 반도체 칩(G)으로 유입되도록 한다. 제3 전극 패턴(c)에 형성된 다수 개의 쓰루홀(320)은 반도체 칩(G)으로 유입된 전류가 상부 세라믹기판(300)의 하면의 제3 전극 패턴(c)을 통해 상부 세라믹기판(300)의 상면의 제3 전극 패턴(c)으로 이동하도록 한다.
쓰루홀(320)의 직경은 0.5mm~5.0mm일 수 있다. 쓰루홀(320)에는 연결핀이 설치되어 PCB 기판의 전극 패턴과 연결되고 이를 통해 PCB 기판(400)에 실장되는 구동소자와 연결될 수 있다. 상하 복층의 기판 구조에서 쓰루홀(320) 및 쓰루홀(320)에 설치되는 연결핀을 통한 전극 패턴 간 연결은 최단 거리 연결을 통해 다양한 출력 손실을 제거하여 파워모듈의 크기에 따른 제약을 개선하는데 기여할 수 있다.
상부 세라믹기판(300)의 전극 패턴에는 복수 개의 비아홀(330)이 형성될 수 있다. 비아홀(330)은 기판 면적 대비 최소 50% 이상 가공될 수 있다. 상술한 비아홀(330)의 면적은 기판 면적 대비 최소 50% 이상 적용되는 예로 들어 설명하였으나, 이에 한정되는 것은 아니며 50% 이하로 가공될 수도 있다.
일예로 제1 전극 패턴(a)에는 152개의 비아홀이 형성되고 제2 전극 패턴(b)에는 207개의 비아홀이 형성되고 제3 전극 패턴(c)에는 154개의 비아홀이 형성될 수 있다. 각 전극 패턴에 형성되는 복수 개의 비아홀은 대전류 통전 및 대전류 분산을 위한 것이다. 하나의 슬롯 형태로 상부 세라믹기판(300)의 상면의 전극 패턴과 하면의 전극 패턴을 도통시키면 한쪽으로만 고전류가 흘러 쇼트, 과열 등의 문제가 발생할 수 있다.
비아홀(330)에는 전도성 물질이 충진된다. 전도성 물질은 Ag 또는 Ag 합금일 수 있다. Ag 합금은 Ag-Pd 페이스트일 수 있다. 비아홀(330)에 충진된 전도성 물질은 상부 세라믹기판(300)의 상면의 전극 패턴과 하면의 전극 패턴을 전기적으로 연결한다. 비아홀(330)은 PCB 기판(400) 가공하여 형성할 수 있다.
도 9는 본 발명의 실시예에 의한 상부 세라믹기판에 연결핀이 결합된 상태를 보인 사시도이다.
도 9에 도시된 바에 의하면, 연결핀(800)은 상부 세라믹기판(300)에서 반도체 칩(G)과 인접한 위치에 형성된 쓰루홀(Through Hole)(320)에 끼워진다. 반도체 칩(G)과 인접한 위치에 형성된 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응된 위치에 형성된 쓰루홀에 끼워져 반도체 칩(G)을 실장하는 게이트(Gate) 단자와 PCB 기판(400)의 전극 패턴을 연결할 수 있다.
또한, 연결핀(800)은 상부 세라믹기판(300)에서 NTC 온도센서(210)와 인접하는 위치에 형성된 쓰루홀(320)에 끼워진다. NTC 온도센서(210)와 인접하는 위치에 형성된 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응되는 위치에 형성된 쓰루홀에 끼워져 NTC 온도센서(210)의 단자와 PCB 기판(400)의 전극 패턴을 연결할 수 있다.
또한, 연결핀(800)은 상부 세라믹기판(300)에서 제1 전극 패턴(a)과 제3 전극 패턴(c)에 일렬로 형성된 다수 개의 쓰루홀(320)에 끼워진다. 제1 전극 패턴(a)과 제3 전극 패턴(c)에 형성된 다수 개의 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응된 위치에 형성된 쓰루홀에 끼워져 반도체 칩(G)을 PCB 기판(400)의 캐패시터(410)와 연결할 수 있다.
연결핀(800)은 상부 세라믹기판(300)에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하여 다양한 출력 손실을 제거하고 고속 스위칭이 가능하게 한다.
도 10은 본 발명의 실시예에 의한 PCB 기판의 평면도이다.
도 10에 도시된 바에 의하면, PCB 기판(400)은 반도체 칩(G)을 스위칭하거나 NTC 온도센서(210)가 감지한 정보를 이용하여 반도체 칩의 스위칭하기 위한 구동소자가 실장된다. 구동소자는 Gate Drive IC를 포함한다.
PCB 기판(400)은 상면에 캐패시터(410)가 장착된다. 캐패시터(410)는 상부 세라믹기판(300)의 제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하도록 배치된 반도체 칩(G)과 상부 세라믹기판(300)의 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하도록 배치된 반도체 칩(G)의 사이에 해당하는 위치인 PCB 기판(400)의 상면에 장착된다.
반도체 칩(G)의 사이에 해당하는 위치인 PCB 기판(400)의 상면에 캐패시터(410)가 장착되면 연결핀(도 9의 도면 부호 800)을 이용하여 반도체 칩(G)과 Gate Drive IC 회로를 최단거리로 연결할 수 있으므로 고속 스위칭에 보다 유리하다. 일 예로, 캐패시터(410)는 용량을 맞추기 위해 10개가 병렬로 연결될 수 있다. 입력단에 디커플링용도로 2.5㎌ 이상을 확보하기 위해서는 고전압의 캐패시터 10개를 연결하여 용량을 확보해야 한다. 관련식은 56㎌/630V×5ea= 2.8㎌에서 확인된다. Gate Drive IC 회로는 High side gate drive IC와 Low side gate drive IC를 포함한다.
도 11은 본 발명의 실시예에 의한 세라믹기판에 비아홀이 형성된 모습을 보인 사시도이다.
도 11에 도시된 바에 의하면, 상부 세라믹기판(300)에는 비아홀(330)이 형성된다.
비아홀(330)은 상부 세라믹기판(300)의 세라믹기재(301)를 상하로 관통하도록 형성된다. 비아홀(330)은 복수 개가 형성되며, 비아홀(330)에는 금속충진재(P)가 충진된다. 비아홀(330)에 충진된 금속충진재(P)는 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 수직으로 연결한다. 비아홀(330)에 충진된 금속충진재(P)는 비아홀(330)의 상부와 하부로 돌출되어 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)과 접합된다.
세라믹기재(301)는 알루미나(Al2O3), ZTA, AlN, SiN, Si3N4 중 하나로 형성될 수 있다. 이와 같이, 세라믹기재(301)는 절연재질로 형성되므로 상면과 하면의 전극 패턴(a,b,c)의 전기적 연결이 불가능한 구조이다. 파워모듈에서 반도체 칩을 통한 루프 연결 및 전기적 회로 연결이 필요한데, 전기적 루프 길이가 길어지면 인덕턴스 값이 증가한다. 인덕턴스 값이 증가하면 전류의 고속 이동에 불리하다.
따라서 인덕턴스 값을 낮추어 전류의 고속 이동에 유리하도록 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 비아홀(330)에 충진한 금속충진재(P)로 연결하여 전류의 이동 효율을 높이고, 파워모듈의 소형화가 가능하게 한다.
비아홀(330)은 내경이 0.1mm~0.3mm 범위이다.
금속충진재(P)는 전도성 금속으로 이루어진다. 일 예로, 금속충진재(P)는 Ag합금계, Ag-Pd계, Ag-Ceramic계, Cu합금계 중 하나 또는 이들의 혼합 페이스트로 이루어진다. 상기한 금속충진재(P)는 저항이 낮아 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 연결하여 전류의 이동 효율을 높인다.
비아홀(330)의 면적은 상부 세라믹기판(300)의 면적 대비 10% 이상일 수 있다.
도 12는 본 발명의 실시예에 의한 세라믹기재에 비아홀을 형성하고 상면과 하면의 전극 패턴을 연결하는 방법을 설명하기 위한 도면이다.
도 12에 도시된 바에 의하면, 세라믹기재(301)를 준비하고, 세라믹기재(301)에 상하로 관통하는 복수 개의 비아홀(330)을 형성한다. 비아홀(330)은 레이저 드릴링(Laser Drilling) 공법 또는 포토 비아(Photo via) 공법으로 형성할 수 있다.
비아홀(330)은 내경을 0.1mm~0.3mm 범위로 형성할 수 있다. 비아홀(330)은 전극 패턴(a,b,c)이 형성되는 위치와 대응하도록 세라믹기재(301)에 형성한다.
비아홀(330)에 금속충진재(P)를 충진한다. 금속충진재(P)는 금속잉크(페이스트)의 형태로 비아홀(330)에 충진되며, 비아홀(330)에 충진된 금속충진재(P)는 건조, 소성(소결)하는 과정 통해 비아홀(330)에 고정된다.
세라믹기재(301)의 비아홀(330)에 금속충진재(P)를 충진한 다음, 세라믹기재(301)의 상면과 하면에 금속박으로 된 전극 패턴(a,b,c)을 브레이징 접합하여 상부 세라믹기판(300)을 제조할 수 있으며, 금속박으로 된 전극 패턴(a,b,c)을 세라믹기재(301)의 상면과 하면에 접합하는 브레이징 접합 과정에서, 금속충진재(P)가 소성되어 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 연결할 수 있다. 금속박은 동박일 수 있다. 비아홀(330)에 충진되고 소결된 금속충진재(P)는 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 통전시킨다.
상기한 방법으로 제조된 상부 세라믹기판(300)은 레이저 드릴링(Laser Drilling) 공법 등을 이용하여 세라믹기재(301)와 전극 패턴(a,b,c)을 관통하는 쓰루홀(320)을 더 형성하여 최종 원하는 상부 세라믹기판(300)의 형상으로 제조할 수 있다.
도 13은 본 발명의 다른 실시예에 의한 세라믹기판에 비아홀이 형성된 모습을 보인 사시도이다.
도 13에 도시된 바에 의하면, 다른 실시예에 의한 비아홀(330')은 상부 세라믹기판(300')의 세라믹기재(301)와 전극 패턴(a,b,c)을 상하로 관통하도록 형성될 수 있다. 즉, 세라믹기재(301)에 형성된 비아홀(330)과 연통되게 전극 패턴(a,b,c)에도 비아홀(330a)이 형성될 수 있다.
이 경우, 금속충진재(P)는 전극 패턴(a,b,c)의 비아홀(330)과 세라믹기재(301)의 비아홀(330)에 충진되어, 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 전기적으로 연결한다.
다른 실시예의 경우, 세라믹기재(301)의 상면과 하면에 금속박으로 된 전극 패턴(a,b,c)을 브레이징 접합하여 상부 세라믹기판(300')을 제조할 수 있으며, 상부 세라믹기판(300)의 제조 후, 레이저 드릴링(Laser Drilling) 공법 또는 포토 비아(Photo via) 공법으로 상부 세라믹기판(300')을 관통하도록 비아홀(330')을 형성할 수 있다. 다음으로, 비아홀(330')에 금속충진재(P)를 충진하고 건조, 소성할 수 있다.
다른 실시예는 금속박의 브레이징 접합 및 금속충진재(P)의 소성을 위해 2번의 소결 공정이 수행되어야 한다. 그러나 다른 실시예는 전극 패턴(a,b,c)에도 비아홀(330a)이 형성되므로 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)의 통전 신뢰성이 우수한 장점이 있다. 물론, 다른 실시예는 비아홀(330')에 금속충진재(P)를 충진한 다음 건조 공정만 수행하고 소성 공정은 수행하지 않을 수 있다. 그러나, 소성 공정은 비아홀(330')에 충진된 금속충진재(P)의 밀도를 증가시켜 전도성을 높이는 역할을 하므로 건조 후 소성 공정을 추가로 수행하는 것이 바람직하다.
그리고 전술한 일 실시예는 비아홀(330)에 금속충진재(P)의 충진하고 세라믹기재(301)의 상면과 하면에 전극 패턴(a,b,c)을 형성하는 금속박을 브레이징 접합 과정에서 금속충진재(P)가 소성되므로 1번의 소결 공정만 수행되는 장점이 있다. 그러나 일 실시예는 세라믹기재(301)의 비아홀(330)에만 금속충진재(P)가 충진되므로 비아홀(330)에 충진되는 금속충진재(P)의 양을 잘 조절하여 통전 신뢰성을 확보하는 것이 중요하다.
상술한 일 실시예와 다른 실시예의 상부 세라믹기판(300,300')은 비아홀(330,330')에 충진된 금속충진재(P)가 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 최단거리로 연결하고 분산 연결하므로, 파워모듈(1)에 적용되어 대전류의 분산 및 대전류의 통전을 용이하게 하여 쇼트 및 과열 등의 문제를 방지하고 고속 전류의 이동 효율을 높일 수 있다.
상기한 일 실시예와 다른 실시예의 상부 세라믹기판(300,300')은 세라믹기재(301)의 두께를 낮추거나, 비아홀(330,330')의 내경을 크게하거나, 비아홀(330,330')에 충진되는 금속충진재(P)의 재료 선택 및 비아홀(330,330')에 충진되는 금속충진재(P)의 밀도를 증가시키는 소성 공정 등을 추가하여 세라믹기판의 사전 전기적 저항을 계산할 수 있고 이를 통해 세라믹기판의 전기 저항값을 낮추고 원하는 소비전력을 구현할 수 있다.
일 실시예를 예로 들어, 원하는 세라믹기판 소비전력을 구현하는 세라믹기판 제조방법을 구체적으로 설명하기로 한다.
도 14는 본 발명의 실시예에 의한 세라믹기판 제조방법을 설명하기 위한 플로챠트이고, 도 15는 본 발명의 실시예로 설정값을 이용하여 저항값을 산출하는 방법을 설명하기 위한 플로챠트이다.
도 11, 도 12 및 도 14에 도시된 바에 의하면, 세라믹기판 제조방법은 세라믹기재(301)의 두께, 비아홀(330)의 크기, 비아홀(330)의 수량, 비아홀(330)에 충진되는 금속충진재(P)의 재료 및 금속충진재(P)의 소결 밀도를 설정하는 단계(S10)와, 설정값을 이용하여 세라믹기판(300)의 저항값을 산출하는 단계(S20)와, 산출한 저항값을 기준 범위와 비교하는 단계(S30)와, 산출한 저항값이 기준 범위 이내인지 판단하는 단계(S40)와, 판단 결과 산출한 저항값이 기준 범위 이내이면 설정값을 설계값으로 설정하는 단계(S50)와, 설정된 설계값을 적용하여 세라믹기판을 제조하는 단계(S60)를 포함한다.
세라믹기판(300)은 세라믹기재(301)의 상면과 하면에 전극 패턴(302,303)이 형성되고, 세라믹기재(302,303)를 관통하는 복수 개의 비아홀(330)에 금속충진재(P)가 충진되어 세라믹기재(301)의 상면과 하면의 전극 패턴(302,303)을 연결하도록 제조된다. 비아홀(330)에 충진된 금속충진재(P)는 건조 및 소결되어 세라믹기재(301)의 상면의 전극 패턴(302)과 하면의 전극 패턴(303)을 연결하는 관통 전극이 된다.
세라믹기판(300)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonding Copper) 기판, DBA 기판(Direct Brazed Aluminum), TPC(Thick Printing Copper) 기판 중 하나일 수 있다.
상기한 세라믹기판 제조방법에서, 세라믹기재(301)의 두께, 비아홀(330)의 크기, 비아홀(330)의 수량, 금속충진재(P)의 재료 및 금속충진재(P)의 소결 밀도를 설정하는 단계(S10)는, 세라믹기재(301)의 두께, 비아홀(330)의 크기, 비아홀(330)의 수량, 금속충진재(P)의 재료 및 금속충진재(P)의 소결 밀도를 이용하여 세라믹기판(300)의 저항값을 계산하기 위한 것이다.
세라믹기재(301)의 두께, 비아홀(330)의 크기, 비아홀(330)의 수량, 금속충진재(P)의 재료 및 금속충진재(P)의 소결 밀도를 설정하는 단계(S10)에서, 비아홀(330)의 면적이 세라믹기판(300)의 면적 대비 10% 이상이 되도록, 세라믹기재(301)의 두께, 비아홀(330)의 크기 및 비아홀(330)의 수량을 설정한다.
복수 개의 비아홀(330)은 대전류 통전 및 대전류 분산을 위한 것인데, 비아홀(330)의 면적이 세라믹기판(300)의 면적 대비 10% 미만이면 좁은 면적으로 고전류가 흘러 쇼트, 과열 등의 문제가 발생할 수 있다.
세라믹기재(301)는 알루미나(Al2O3), ZTA, AlN, SiN, Si3N4 중 하나에서 설정한다. 세라믹기판(300)은 세라믹기재(301)를 형성하는 소재에 따라 기본적인 소비전력값이 고정된다. 그리고, 세라믹기재(301)에 형성되는 비아홀(330), 비아홀(330)에 충진되는 금속충진재(P)에 의해 세라믹기판(300)의 소비전력이 제어될 수 있다.
그 예로, 세라믹기재(301)의 두께를 낮추거나, 비아홀(330)의 면적을 크게하거나, 비아홀(330)에 충진되는 금속충진재(P)의 재료 선택 또는 비아홀(330)에 충진되는 금속충진재(P)의 밀도를 증가시키는 소결 공정을 추가하여 세라믹기판(300)의 사전 저항값을 낮출 수 있고, 이를 근거로 세라믹기판(300)을 제조하여 소비전력을 낮출 수 있다.
비아홀(330)의 크기는 전류의 분산 이동을 통해 전류 이동 효율을 높일 수 있도록 0.1mm~3.0mm 범위에서 설정하며, 바람직하게는 0.5mm~3.0mm 범위에서 설정할 수 있다.
금속충진재(P)는 비저항이 낮고 전기전도도가 우수한 Ag합금계, Ag-Pd계, Ag-Ceramic계, Cu합금계 중 하나 또는 이들의 혼합 페이스트에서 설정할 수 있다. 금속충진재(P)의 소결 밀도는 소결 온도에 따른 밀도 데이터를 이용하여 소결 온도를 설정하는 것일 수 있다.
도 15에 도시된 바에 의하면, 설정값을 이용하여 저항값을 산출하는 단계(S20)는, 세라믹기재(301)의 두께로부터 관통 전극의 길이를 산출하는 단계(S21)와, 세라믹기재(301)의 두께, 비아홀(330)의 크기 및 비아홀(330)의 수량으로부터 비아홀(330)의 면적을 산출하는 단계(S22)와, 금속충진재(P)의 재료 및 금속충진재(P)의 소결 밀도로부터 관통 전극의 비저항을 산출하는 단계(S23)를 포함하며, 상기한 단계에 의해 산출한 관통 전극의 길이, 비아홀의 면적 및 관통 전극의 비저항으로부터 저항값을 산출한다(S24).
도 14의 산출한 저항값을 기준 범위와 비교하는 단계(S30)에서, 기준 범위는 원하는 소비전력을 구현할 수 있는 저항값 범위이다. 저항값이 낮아지면 소비전력이 낮아진다.
소비전력(P)은 I２R 또는 VA로 계산되므로, 전압이 일정한 상태에서 저항이 낮아지면 소비전력이 낮아진다. 여기서, I, A는 전류, V는 전압, R은 저항이다.
산출한 저항값을 기준 범위와 비교하는 단계(S30)에서, 산출한 저항값이 기준 범위 이내인지 비교한다.
산출한 저항값이 기준 범위 이내인지 판단하는 단계(S40)에서, 산출한 저항값이 기준 범위 내에 포함되는지 기준 범위 이내가 아닌지 판단한다.
판단 결과, 산출한 저항값이 기준 범위 이내이면 설정값을 설계값으로 설정하는 단계(S50)는, 산출한 저항값을 만족하는 세라믹기재(301)의 두께, 비아홀(330)의 크기, 비아홀(330)의 수량, 비아홀(330)에 충진되는 금속충진재(P)의 재료, 금속충진재(P)의 소결 밀도를 만족하는 세라믹기판(300)을 제조하도록 세라믹기판의 설계값을 설정한다.
설계값을 적용하여 세라믹기판을 제조하는 단계(S60)는, 세라믹기재(301)를 준비하고, 세라믹기재(301)에 상하로 관통되는 복수 개의 비아홀(330)을 형성한 다음, 비아홀(330)에 금속충진재(P)를 충진하고, 세라믹기재(301)의 상면과 하면에 전극 패턴(302,303)을 부착한 다음 건조 및 소결하는 과정을 수행하는 것을 일 예로 할 수 있다.
한편, 판단 결과, 산출한 저항값이 기준 범위 이내가 아니면 세라믹기재(301)의 두께, 비아홀(330)의 크기, 비아홀(330)의 수량, 금속충진재(P)의 재료 및 금속충진재(P)의 소결 밀도를 설정하는 단계로 회귀하여, 세라믹기재(301)의 두께, 비아홀(330)의 크기, 비아홀(330)의 수량, 금속충진재(P)의 재료 및 금속충진재(P)의 소결 밀도 중 적어도 하나를 변경하여 설정값을 재설정하고, 재설정한 설정값을 이용하여 저항값을 산출하는 단계(S20)와 그 후속 단계들을 다시 수행한다.
상기한 과정은, 산출한 저항값이 기준 범위 이내를 만족할 때까지 반복 수행되고, 산출한 저항값이 기준 범위 이내라고 판단되면, 해당 재설정한 설정값을 설계값으로 설정하는 단계(S50)로 넘어가게 된다.
상술한 방법으로 제작된 세라믹기판은 반도체 칩이 실장되는 상부 세라믹기판으로 사용되고 파워모듈에 적용될 수 있다. 상기한 방법으로 원하는 소비전력이 구현된 세라믹기판을 파워모듈에 적용하면 에너지 절감형 파워모듈을 구현할 수 있다. 세라믹기판에 실장되는 반도체 칩은 Si 반도체 칩, SiC 반도체 칩, GaN 칩 중 적어도 하나를 포함할 수 있다.
이하에서는 저항값을 산출하고 소비전력을 산출하는 방법을 설명하기로 한다.
저항값(R)을 낮추는 요인은 관통 전극의 길이(ℓ), 비아홀의 면적(A), 금속충진재의 밀도이다. 관통 전극의 길이가 짧고, 비아홀의 면적이 넓고, 금속충진재의 밀도가 높을수록 저항값(R)은 낮아진다. 관통 전극의 길이(ℓ)는 세라믹기재의 두께에서 산출된다.
저항값(R)의 계산식은 아래와 같다.
Figure pat00001
R: 저항값[Ω]
ρ: 비저항[Ω.㎜]
ℓ: 길이(㎜)
A: 면적(㎟)
금속충진재의 밀도는 기본적으로 금속충진재의 비저항에 근거한다.
표 1은 금속충진재의 비저항을 나타낸 것이다.
금속충진재 비저항[Ω.㎜]
소결전		 비저항[Ω.㎜]
850℃소결후
Ag-Pure 1.59×10-5 -
Ag-Pd 3% 2.59×10-5 -
Ag-Al2O3 0.15% 3.072×10-5 1.49×10-5
금속충진재로 Ag-Pd 3%를 사용하고, 비아홀의 직경이 0.15(A), 세라믹기재의 두께가 0.38mm(ℓ)이면, 저항값(R)은 0.56mΩ으로 산출된다.
(2.59×10-5)×{0.38/((0.15/2)2*π)}=0.00056Ω=0.56mΩ
금속충진재로 Ag-Al2O3 0.15%를 사용하고, 비아홀의 직경이 0.2(A), 세라믹기재의 두께가 0.38mm(ℓ)이며, 850℃에서 소결하면, 저항값(R)은 0.18mΩ로 산출된다. 850℃ 소결된 금속충진재의 비저항은 축적된 실험 데이터의 평균값을 적용한 것이다.
(1.49×10-5)×{0.38/((0.2/2)2*π)}=0.00018Ω=0.18mΩ
산출한 저항값(R)을 근거로 도 13에 도시된 상부 세라믹기판의 소비전력을 계산할 수 있다.
일 예로, 비아홀의 직경 0.2mm에서 산출한 저항값(R)이 0.18mΩ이고, 소비전류가 300A라고 가정한다.
또한, 상부 세라믹기판(300)의 제1 전극 패턴(a)에 형성된 비아홀의 개수가 152개, 제2 전극 패턴(b)에 형성된 비아홀의 개수가 207개, 제3 전극 패턴(c)에 형성된 비아홀의 개수가 154개라고 가정한다.
그러면, VDC+(HS Pattern)인 제1 전극 패턴(a)은 비아홀 개수가 152ea이므로 저항값이 0.18mΩ/152ea=0.00118mΩ로 산출되고, 소비전력은 P=I２R=300A2×0.0018Ω=107mΩ로 산출된다.
VSW(PWM OUT)인 제2 전극 패턴(b)은 비아홀 개수가 207ea이므로 저항값이 0.18mΩ/207ea=0.00087mΩ로 산출되고, 소비전력은 P=I２R=300A2×0.00087mΩ=78mΩ로 산출된다.
VDC-(LS Pattern)인 제3 전극 패턴(c)은 비아홀 개수가 154ea이므로 저항값이 0.18mΩ/154ea=0.00117mΩ로 산출되고, 소비전력은 P=I２R=300A2×0.00117mΩ=105mΩ로 산출된다.
상술한 바와 같이, 산출한 저항값(R)을 근거로 소비전력의 계산이 가능하므로 산출한 저항값을 기준 범위와 비교하고, 산출한 저항값이 기준 범위 이내이면 산출한 저항값에 해당하는 설정값(세라믹기재의 두께, 비아홀의 면적, 금속충진재의 재료, 금속충진재의 소결밀도)을 설계값으로 설정하고, 상기 설계값을 적용하여 세라믹기판을 제조할 수 있다.
본 발명은 도면과 명세서에 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명은 기술분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 권리범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 파워모듈 100: 하우징
101: 안내리브 102: 걸림턱
103: 체결공 104: 지지공
200: 하부 세라믹기판 201: 세라믹기재
202,203: 금속층 210: NTC 온도센서
220: 절연 스페이서 230: 인터커넥션 스페이서
300,300': 상부 세라믹기판 301: 세라믹기재
302,302: 금속층 310: 커팅부
320,420: 쓰루홀 330,330a: 비아홀
400: PCB 기판 401: 안내홈
410: 캐패시터 420: 쓰루홀
430: 커넥터 500: 방열판
501: 연통공 610: 제1 단자
620: 제2 단자 630: 지지볼트
700: 버스바 G: 반도체 칩(GaN 칩)
800: 연결핀 P: 금속충진재

Claims (11)

  1. 세라믹기재의 상면과 하면에 전극 패턴이 형성되고, 상기 세라믹기재를 관통하는 복수 개의 비아홀에 금속충진재가 충진 및 소결되어 상기 세라믹기재의 상면과 하면의 전극 패턴을 연결하는 관통 전극을 형성하는 세라믹기판 제조방법에 있어서,
    상기 세라믹기재의 두께, 상기 비아홀의 크기, 상기 비아홀의 수량, 상기 금속충진재의 재료 및 상기 금속충진재의 소결 밀도의 설정값을 설정하는 단계;
    상기 설정값을 이용하여 저항값을 산출하는 단계;
    상기 산출한 저항값을 기준 범위와 비교하는 단계;
    상기 산출한 저항값이 기준 범위 이내인지 판단하는 단계;
    판단 결과, 상기 산출한 저항값이 상기 기준 범위의 이내이면 상기 설정값을 설계값으로 설정하는 단계; 및
    상기 설계값을 적용하여 상기 세라믹기판을 제조하는 단계;
    를 포함하는 세라믹기판 제조방법.
  2. 제1항에 있어서,
    상기 설정값을 이용하여 저항값을 산출하는 단계는,
    상기 세라믹기재의 두께로부터 상기 관통 전극의 길이를 산출하는 단계;
    상기 세라믹기재의 두께, 상기 비아홀의 크기 및 상기 비아홀의 수량으로부터 상기 비아홀의 면적을 산출하는 단계;
    상기 금속충진재의 재료 및 상기 금속충진재의 소결 밀도로부터 상기 관통 전극의 비저항을 산출하는 단계; 및
    상기 산출한 상기 관통 전극의 길이, 상기 비아홀의 면적 및 상기 관통 전극의 비저항으로부터 저항값을 산출하는 단계;
    를 포함하는 세라믹기판 제조방법.
  3. 제1항에 있어서,
    상기 산출한 저항값을 기준 범위와 비교하는 단계에서,
    상기 기준 범위는 원하는 소비전력을 구현할 수 있는 저항값 범위인 세라믹기판 제조방법.
  4. 제1항에 있어서,
    상기 판단 결과, 상기 산출한 저항값이 상기 기준 범위 이내가 아니면
    상기 세라믹기재의 두께, 상기 비아홀의 크기, 상기 비아홀의 수량, 상기 금속충진재의 재료 및 상기 금속충진재의 소결 밀도를 설정하는 단계로 회귀하여,
    상기 상기 세라믹기재의 두께, 상기 비아홀의 크기, 상기 비아홀의 수량, 상기 금속충진재의 재료 및 상기 금속충진재의 소결 밀도 중 적어도 하나를 변경하여 설정값을 재설정하고,
    상기 재설정한 설정값을 이용하여 저항값을 산출하는 단계를 수행하는 세라믹기판 제조방법.
  5. 제1항에 있어서,
    상기 세라믹기재의 두께, 상기 비아홀의 크기, 상기 비아홀의 수량, 상기 금속충진재의 재료 및 상기 금속충진재의 소결 밀도를 설정하는 단계에서,
    상기 비아홀의 크기는 0.5mm~3.0mm 범위에서 설정하는 세라믹기판 제조방법.
  6. 제1항에 있어서,
    상기 세라믹기재의 두께, 상기 비아홀의 크기, 상기 비아홀의 수량, 상기 금속충진재의 재료 및 상기 금속충진재의 소결 밀도를 설정하는 단계에서,
    상기 비아홀의 면적이 상기 세라믹기판의 면적 대비 10% 이상이 되도록,
    상기 세라믹기재의 두께, 상기 비아홀의 크기 및 상기 비아홀의 수량을 설정하는 세라믹기판 제조방법.
  7. 제1항에 있어서,
    상기 세라믹기재의 두께, 상기 비아홀의 크기, 상기 비아홀의 수량, 상기 금속충진재의 재료 및 상기 금속충진재의 소결 밀도를 설정하는 단계에서,
    상기 금속충진재는 Ag합금계, Ag-Pd계, Ag-Ceramic계, Cu합금계 중 하나 또는 이들의 혼합 페이스트에서 설정하는 세라믹기판 제조방법.
  8. 제1항에 있어서,
    상기 세라믹기재는 알루미나(Al2O3), ZTA, AlN, SiN, Si3N4 중 하나에서 설정하는 세라믹기판 제조방법.
  9. 제1항 내지 제8항 중 어느 한 항에 기재된 세라믹기판 제조방법으로 제조된 세라믹기판; 및
    상기 세라믹기판에 실장된 반도체 칩;
    을 포함하는 파워모듈.
  10. 제9항에 있어서,
    상기 세라믹기판은
    AMB(Active Metal Brazing) 기판, DBC(Direct Bonding Copper) 기판, DBA 기판(Direct Brazed Aluminum), TPC(Thick Printing Copper) 기판 중 하나인 파워모듈.
  11. 제10항에 있어서,
    상기 반도체 칩은
    Si 반도체 칩, SiC 반도체 칩, GaN 칩 중 적어도 하나를 포함하는 파워모듈.
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