KR20220009419A - 양자 정보 프로세서용 프로세서 요소 - Google Patents
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Abstract
본 명세서에서는 프로세서 요소가 개시되어 있다. 프로세서 요소는 실리콘 층을 포함한다. 프로세서 요소는 실리콘 층 위에 배치되어 실리콘 층과 인터페이스를 형성하는 유전체 층을 추가로 포함한다. 프로세서 요소는 유전체 층과 접촉하는 전도성 비아를 추가로 포함하고, 상기 전도성 비아는 유전체 층에 가장 가까운 인터페이스 단부 및 원위 단부를 갖는 금속 부분을 포함한다. 전도성 비아의 금속 부분의 인터페이스 단부의 단면적은 100nm x 100nm 이하이다. 사용 시, 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 유전체 층과 실리콘 층 사이의 인터페이스에서 양자점을 유도하는데, 상기 양자점은 실리콘 층에 하나 이상의 전자들 또는 정공들을 가두기 위한 것이다. 본 명세서에서는 방법도 기재되어 있다.
Description
본 발명은 양자 정보 처리에 사용하기 위한 프로세서 요소(processor element)에 관한 것이다. 특히, 본 출원은 양자점과 같은 가둠 영역(confinement region)을 사용하여 큐비트(qubit)로 사용하기 위한 전하 캐리어를 저장하고, 상보적 금속 산화물 반도체 제조 프로세스에 의해 제조 가능한 프로세서 요소에 관한 것이다.
본 명세서에 설명된 발명은, 적어도 부분적으로, 양자 역학, 양자 정보 및 양자 계산에 기초한다. 관심 있는 독자를 위한 기본 사항은 마이클 에이 닐슨(Michael A Nielsen)과 이삭 엘 추앙(Isaac L Chuang)의 "양자 계산 및 양자 정보(Quantum Computation and Quantum Information)"에 자세히 설명되어 있다. 특히, 이 참고문헌은 큐비트의 속성과 상보적 기반에서 양자 측정의 기본 사항을 포함하고, 양자 오류 수정(quantum error correction) 및 내결함성 양자 컴퓨팅(fault-tolerant quantum computing)에 대한 소개를 제공한다. 이 참고문헌은 또한 독자들이 양자 물리학 분야에서 통상적으로 사용되는 표기법에 익숙해지도록 한다.
양자 컴퓨터는 고전적 컴퓨터가 처리하는 고전적 정보(예컨대 이산 고전 비트(discrete classical bit), 즉 0과 1)를 일반화한 양자 정보를 처리하는 디바이스이다. 양자 컴퓨터는 많은 작업을 훨씬 더 효율적으로 수행할 수 있기 때문에 최소한 일부 프로세스에 대해 고전적 컴퓨터보다 훨씬 더 강력할 가능성이 있다.
달리 "큐비트"라고도 공지된 양자 비트 처리용 컴퓨터에서, 각 큐비트는 두 가지 상태 중 하나에 배치될 수 있다. 그러나 양자 비트들의 특성으로 인해, 이들은 또한 이러한 두 상태의 중첩에 놓일 수 있다. 컴퓨터의 모든 큐비트가 적절한 상태의 중첩에 놓이면, 컴퓨터의 전체 상태 중첩은 2m으로 확장되며, 이때 m은 큐비트의 수이다. 컴퓨터를 이러한 상태의 중첩에 둠으로써 그로버(Grover) 알고리즘과 같은 양자 알고리즘을 사용하여 다양한 문제를 훨씬 더 빠르게 해결할 수 있다. 이는 가능한 각 상태를 순차적으로 실행하는 것이 아니라, 큐비트가 동시에 모든 가능한 상태의 조합에 있다는 사실에서 비롯된 것으로 볼 수 있다. 큐비트는 고전적인 0, 고전적인 1 또는 두 상태의 중첩으로 생각될 수 있지만, 큐디트(qudit)는 0,1,…,d-1 또는 d개 상태 중 어느 것의 중첩으로 생각될 수 있다.
범용 양자 컴퓨터는 많은 수의 인수분해(factoring large numbers), 검색 알고리즘(search algorithm) 및 양자 시뮬레이션(quantum simulation)과 같은 여러 작업에 대한 처리 시간의 속도 향상을 약속하지만, 양자 상태를 제어하는 데 높은 정밀도가 요구되고, 많은 수의 큐비트 또는 큐디트를 처리할 수 있도록 양자 컴퓨터를 확장하는 것이 어렵기 때문에 이러한 양자 컴퓨터의 개발 진행이 방해를 받고 있다.
본 발명은 상기 설명된 문제들 중 일부를 완화할 수 있는 프로세서 디바이스, 아키텍처(architecture) 및 장치를 제공한다.
상기 설명된 바와 같이, 범용 양자 컴퓨터를 구축하고자 하는 오랜 열망이 있지만, 범용 양자 컴퓨터를 만드는 데에는 많은 장애물이 있다. 특히, 양자 컴퓨터 개발의 주요 장애물은 양자 상태와 외부 세계의 의도하지 않은 상호작용으로 인해 양자 정보가 손실되는 디코히어런스(decoherence)이다. 양자 오류 수정은 디코히어런스 및 기타 노이즈 소스로 인한 오류로부터 양자 정보를 보호하는 데 사용될 수 있다. 실제로, 논리적 큐비트(logical qubit)가 임의의 개별 물리적 큐비트(physical qubit)보다 더 정밀하게 처리될 수 있도록 복수의 물리적 큐비트에서 논리적 큐비트를 구성할 수 있다.
양자 컴퓨터 구축의 두 번째 주요 장애물은 확장성(scalability)이다. 이온 트랩 아키텍처 및 초전도 큐비트 아키텍처와 같이 큐비트를 구현하기 위한 여러 경쟁 아키텍처가 존재하지만, 몇 큐비트 이상을 유지할 수 있는 디바이스를 구축하는 것은 매우 어렵다. 대규모 범용 양자 컴퓨팅에 대한 가장 유망한 접근 방식 중 다수는 오류가 내결함성 임계값 미만인 경우 복수의 (노이지(noisy)) 물리적 큐비트를 사용하여 이상적인 논리적 큐비트를 시뮬레이션할 수 있는 양자 오류 수정에 의존한다. 이러한 접근 방식은 매우 많은 수의 큐비트로 확장될 수 있는 아키텍처를 필요로 한다. 많은 수의 물리적 큐비트로 신뢰할 수 있게 작동하도록 적절하게 확장될 수 없는 모든 아키텍처로 대규모 양자 컴퓨터를 구현하는 것은 어려울 것이다.
본 발명자들은, 양자 컴퓨팅 아키텍처가 상보적 금속 산화물 반도체(complementary-metal-oxide-semiconductor, CMOS) 프로세스를 사용하여 제조될 수 있는 경우, 이러한 아키텍처가 많은 물리적 큐비트를 포함하도록 확장될 가능성이 있음을 인식했다.
본 명세서에 설명된 요소/아키텍처/디자인은 기존 CMOS 기술, 예를 들어 40nm CMOS 프로세스를 사용하여 제작될 수 있는 스핀 큐비트 양자 프로세서에 대한 기본 빌딩 블록을 형성할 수 있다. 이러한 프로세스는 통상적으로 디바이스 생산에 사용되는 재료, 특정 치수 및 제작 방법을 제한하지만, 고도로 개발되고 잘 제어된 특성은 복잡한 디바이스가 매우 큰 규모로 비교적 저렴한 비용으로 매우 높은 수율과 높은 균일성으로 생산될 수 있음을 의미한다. 그러나, 프로세스 제한으로 인해, 이 기술을 사용하여 적절한 스핀 큐비트 빌딩 블록을 생성하려면 많은 독창적인 단계가 필요하다. 예를 들어, 사용되는 재료로 인해, CMOS 호환성 원칙이 종종 가정되지만, 현실은 디바이스의 규모 또는 패터닝의 다른 복잡성으로 인해 표준 CMOS 프로세스와 호환되지 않게 된다. 예를 들어, 작은 피처(feature) 크기와 피치(pitch)는 일부 디자인이 전자 빔 리소그래피를 사용해서만 제작될 수 있음을 의미한다. 표준 CMOS 제조 프로세스를 사용하여 별개의 영역들 사이에서 단지 수 나노미터로 금속 영역을 패터닝하는 것은 매우 어렵다. 또한, 많은 양자 프로세서 요소를 작은 공간에 피팅(fitting)하려고 할 때, 제어 전자 장치와 인터페이스하는 데 많은 어려움이 있다. 본 명세서에 설명된 아키텍처를 포뮬레이션할 때, 본 발명자들은 CMOS 제조 프로세스에 대한 많은 표준 설계 규칙을 "위반"했다.
반도체의 국부적 스핀은 양자 정보의 기본 비트를 인코딩하는 데 사용될 수 있다. 실리콘(Si) 양자점(QD)은 스핀 큐디트의 실현을 위한 유망한 후보이다. 양자점 구조를 한정하는 데 도움이 되는 게이트(gate)와 같은 금속 영역은 실질적으로 균일한 두께의 유전체 층 상에 금속 층을 패터닝하여 실리콘 반도체 영역으로부터 금속을 분리함으로써 실현될 수 있다. 양자점은 이러한 여러 게이트의 결합된 정전기 전위(electrostatic potential)를 통해 한정된다. 이것은 고전적인 제어 전자 장치와 인터페이스하기 위해 작은 금속 게이트 영역에서 전극 영역으로 금속 커넥션(connection)을 확장하여 많은 게이트에 대한 신호를 얻는 방법과 같은 문제를 낳는다. 프로세서의 양자점 영역이 많을수록 문제가 더 커지므로, 양자 컴퓨터에 필요할 수 있는 수천 개의 양자점으로 확장 가능한 어레이를 만드는 것은 여전히 중요한 과제이며, 설명된 예는 이러한 문제를 줄이는 데 도움이 된다.
본 발명의 일 측면에 따르면, 프로세서 요소가 본 명세서에 제공된다. 상기 프로세서 요소는 실리콘 층을 포함한다. 프로세서 요소는 실리콘 층 위에 배치되어 실리콘 층과 인터페이스를 형성하는 유전체 층을 추가로 포함한다. 프로세서 요소는 유전체 층과 접촉하는 전도성 비아를 추가로 포함하고, 상기 전도성 비아는 유전체 층에 가장 가까운 인터페이스 단부 및 원위 단부를 갖는 금속 부분을 포함한다. 전도성 비아의 금속 부분의 인터페이스 단부의 단면적은 100nm x 100nm 이하이다. 사용 시, 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 유전체 층과 실리콘 층 사이의 인터페이스에서 양자점을 유도하는데, 상기 양자점은 실리콘 층에 하나 이상의 전자 또는 정공을 가두기 위한 것이다.
통상적으로, CMOS 제조 프로세스 흐름은 FEOL(frontend-of-line) 및 BEOL(backend-of-line) 프로세스로 나눌 수 있다. 일반적으로 FEOL은 출발 물질(예를 들어 사용될 실리콘 웨이퍼)의 선택부터 소스/드레인 영역의 형성까지를 포함하여, 살리사이드화(salicidation)(즉, 실리사이드 형성) 이전의 모든 프로세스들을 지칭한다. BEOL은 일반적으로 살리사이드화 후의 모든 프로세스들을 지칭한다. "살리사이드"라는 용어는 자체 정렬된 실리사이드라는 표현을 간결화한 것이다. 살리사이드 프로세스는 디바이스의 활성 영역에서 금속 필름과 실리콘의 반응을 포함하며, 궁극적으로는 일련의 어닐링 및/또는 에칭 프로세스를 통해 금속 실리사이드 접점을 형성한다. 살리사이드 프로세스는 통상적으로 완전히 형성되고 패턴화된 반도체 디바이스(예를 들어 트랜지스터) 위에 얇은 전이 금속 층을 적층하는 것으로 시작된다. 웨이퍼가 가열되어 반도체 디바이스의 활성 영역(예를 들어, 소스, 드레인, 게이트)에서 전이 금속이 노출된 실리콘과 반응하여 저-저항 전이 금속 실리사이드를 형성한다. 전이 금속은 이산화규소 유전체 층이나 웨이퍼에 존재하는 모든 질화규소 절연체와 반응하지 않는다. 반응 후, 남아 있는 모든 전이 금속은 통상적으로 화학적 에칭에 의해 제거되어 디바이스의 활성 영역에만 실리사이드 접점을 남길 수 있다.
그에 반해, 본 명세서에 설명된 프로세서 요소의 전도성 비아는 살리사이드 층과 접촉하는 것이 아닌 유전체 층과 접촉한다. 비아는 보통 그렇듯이 실리사이드를 통해 옴으로 연결되는 대신 얇은 산화물에 의해 실리콘에서 분리되기 때문에, 비아 상의 전압은 양자점을 형성하고 제어하는 데 사용될 수 있다.
본 명세서 전체에 걸쳐, "위(above)" 및 "아래(below)", 또는 "상부(upper)" 및 "하부(lower)"와 같은 방향성 용어가 언급된다. 이러한 용어에 대한 언급은 순전히 본 명세서에 개시된 구현예의 피처의 상대적인 위치를 지시하는 것이다. 예를 들어, 전극이 유전체 층 위에 있고 실리콘 층이 유전체 층 아래에 있다고 언급되는 경우, 전극과 실리콘 층이 유전체 층의 반대쪽에 형성되는 것으로 이해해야 한다. 즉, 본 명세서에 기재된 것과 같은 방향성 용어는 관찰자의 관점에서 상대적인 방향을 지칭하는 것이 아니라, 모든 면에서 상대적인 용어로 간주되어야 한다. "수직" 방향은 적층 구조를 통한 방향을 의미하도록 의도된다.
전도성 비아의 금속 부분의 인터페이스 단부의 단면적은 100nm x 100nm 이하이다. 예를 들어, 상기 단면적은 80nm x 80nm 이하일 수 있다. 예를 들어, 상기 단면적은 60nm x 60nm 이하일 수 있다. 예를 들어, 상기 단면적은 약 40nm x 40nm일 수 있다.
유전체 층은 10nm 미만의 두께를 가질 수 있으며, 예를 들어, 유전체 층은 약 5nm의 두께를 가질 수 있다.
금속 부분은 임의의 적합한 금속, 예를 들어 텅스텐을 포함할 수 있다.
금속 부분의 인터페이스 단부는 유전체 층과 접촉할 수 있다.
전도성 비아는 완전히 금속 비아(metallic via)일 수 있다. 예를 들어, 비아는 텅스텐 테이퍼드(tapered) 부분으로 구성될 수 있다.
전도성 비아는 금속 부분과 유전체 층 사이에 그리고 유전체 층과 접촉하는 폴리실리콘 부분을 추가로 포함할 수 있다.
전도성 비아의 금속 부분은 금속 부분의 단면적이 인터페이스 단부에서보다 원위 단부에서 더 크도록 테이퍼(taper)를 가질 수 있다. 예를 들어, 금속 전극이 수직 팬아웃(fanout)에 이어 수평 커넥션을 제공하는 상단에서 더 큰 에칭 홀 때문에 테이퍼링이 발생할 수 있다. 이러한 캡은 유전체 층과 직접 접촉하거나 가장 가까운 단부보다 클 수 있다.
수직 상호 접속 액세스로도 알려진 비아는 하나 이상의 인접한 층의 평면을 통과하는 물리적 전자 회로의 층들 사이의 전기적 커넥션이다. 유리하게는, CMOS 스택을 통해 수직 방향으로 이러한 테이퍼드 프로파일을 갖는 전도성 비아를 제공함으로써, 고전적 제어 장치를 사용하여 전위를 여전히 제어할 수 있으면서 프로세서 요소의 양자점 영역을 더 잘 한정할 수 있다. 이러한 방식으로 양자점을 형성함으로써, 전도성 비아의 금속 부분이 실리콘 층과 유전체 층 사이의 인터페이스에서 수직 방향으로 펼쳐지면서, 프로세서 요소가 차지하는 공간 면적이 감소되고, 이에 따라 많은 이러한 프로세서 요소는 제조 동안 동일한 웨이퍼 상에 포함될 수 있다. 따라서 더욱 많은 프로세서 요소가 작은 폼 팩터(form factor)에 포함될 수 있다.
사용시, 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 단일 전자를 양자점에 가둘 수 있다.
프로세서 요소는 소스 전극(source electrode)을 추가로 포함할 수 있다. 프로세서 요소는 드레인 전극(drain electrode)을 추가로 포함할 수 있다. 프로세서는 하나 이상의 폴리실리콘 게이트 전극을 추가로 포함할 수 있고, 특히 2개의 폴리실리콘 게이트 전극을 포함할 수 있다. 양자점은 단일 전자 트랜지스터(single electron transistor, SET) 아일랜드(island)를 제공할 수 있다.
프로세서 요소는 유전체 층과 접촉하는 제2 전도성 비아를 추가로 포함할 수 있으며, 상기 제2 전도성 비아는 인터페이스 단부 및 원위 단부를 갖는 제2 금속 부분을 포함하기 위한 것이다. 전도성 비아의 제2 금속 부분의 인터페이스 단부의 단면적은 100nm x 100nm 이하일 수 있다. 사용시, 제2 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 유전체 층과 실리콘 층 사이의 제2 인터페이스에서 제2 양자점을 유도할 수 있으며, 상기 제2 양자점은 실리콘 층에 하나 이상의 전자 또는 정공을 가두기 위한 것이다.
제2 전도성 비아의 제2 금속 부분은 제2 금속 부분의 단면적이 인터페이스 단부에서보다 원위 단부에서 더 크도록 테이퍼를 가질 수 있다.
양자점 및 제2 양자점은, 예를 들어 유전체 층을 통한 양자 터널링 장벽(quantum tunnelling barrier)에 의해 분리될 수 있다.
제2 양자점은 큐비트로 사용하기 위해 전자 또는 정공을 가두기 위한 것일 수 있다.
제2 금속 부분의 인터페이스 단부는 유전체 층과 접촉할 수 있다.
제2 전도성 비아는 완전히 금속 비아일 수 있다.
제2 전도성 비아는 제2 금속 부분과 유전체 층 사이에 그리고 유전체 층과 접촉하는 제2 폴리실리콘 부분을 추가로 포함할 수 있다. 제2 전도성 비아의 제2 금속 부분은 제2 금속 부분의 단면적이 인터페이스 단부에서보다 원위 단부에서 더 크도록 테이퍼를 가질 수 있다.
전도성 비아의 금속 부분의 인터페이스 단부는 제2 전도성 비아의 제2 금속 부분의 인터페이스 단부로부터 60nm 이하의 거리만큼 이격될 수 있다. 예를 들어, 비아들은 50nm 이하, 40nm 이하, 30nm 이하, 또는 20nm 이하의 거리만큼 이격될 수 있다. 유사하게, 양자점과 제2 양자점은 60nm 이하의 거리만큼 이격될 수 있다. 예를 들어, 양자점은 50nm 이하, 40nm 이하, 30nm 이하, 또는 20nm 이하의 거리만큼 이격될 수 있다.
본 발명의 일 측면에 따르면, 프로세서가 본 명세서에 설명되어 있으며, 상기 프로세서는 본 명세서에 설명된 복수의 프로세서 요소들을 포함한다.
본 발명의 일 측면에 따르면, 프로세서 요소가 제공된다. 프로세서 요소는 실리콘 물질 층, 및 실리콘 물질 층과 인터페이스를 형성하는 유전 물질 층을 포함한다. 프로세서 요소는 유전체 층과 접촉하는 한 쌍의 전도성 비아를 추가로 포함하고, 전도성 비아 쌍은 각각 유전체 층에 가장 가까운 인터페이스 단부 및 원위 단부를 갖는 금속 부분을 포함한다. 전도성 비아 쌍의 각 전도성 비아의 금속 부분의 인터페이스 단부의 단면적은 100nmХ100nm 이하이다. 사용 시, 전도성 비아 쌍의 각 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 인터페이스에서 제1 양자점과 제2 양자점을 유도하며, 상기 제1 양자점은 단일 전자 트랜지스터의 아일랜드로 사용하기 위한 것이고, 제2 양자점은 큐비트로 사용하기 위해 전하 캐리어를 가두기 위한 것이다.
전도성 비아 쌍의 각 전도성 비아의 금속 부분은 금속 부분의 단면적이 인터페이스 단부에서보다 원위 단부에서 더 크도록 테이퍼를 가질 수 있다.
본 발명의 일 측면에 따르면, 본 명세서에 설명된 프로세서를 작동시키는 방법이 제공된다. 상기 프로세서 요소는 실리콘 층을 포함한다. 프로세서 요소는 실리콘 층 위에 배치되어 실리콘 층과 인터페이스를 형성하는 유전체 층을 추가로 포함한다. 프로세서 요소는 유전체 층과 접촉하는 전도성 비아를 추가로 포함하고, 상기 전도성 비아는 유전체 층에 가장 가까운 인터페이스 단부 및 원위 단부를 갖는 금속 부분을 포함한다. 전도성 비아의 금속 부분의 인터페이스 단부의 단면적은 80nm x 80nm 이하이다. 전도성 비아의 금속 부분은 금속 부분의 단면적이 인터페이스 단부에서보다 원위 단부에서 더 크도록 테이퍼를 갖는다. 사용 시, 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 유전체 층과 실리콘 층 사이의 인터페이스에서 양자점을 유도하는데, 상기 양자점은 실리콘 층에 하나 이상의 전자 또는 정공을 가두기 위한 것이다. 본 방법은 양자점에 단일 전자 또는 정공을 가두기 위해 전도성 비아의 금속 부분의 원위 단부에 바이어스 전위를 인가하는 단계를 포함한다.
양자점은 단일 전자 트랜지스터(SET) 아일랜드일 수 있고, 프로세서 요소는 유전체 층과 접촉하는 제2 전도성 비아를 추가로 포함할 수 있으며, 상기 제2 전도성 비아는 인터페이스에서 제2 양자점을 한정하기 위한 것으로, 제2 금속 부분을 포함하고, 상기 제2 양자점은, 사용시, 하나 이상의 전자 또는 정공을 실리콘 층에 가두기 위한 것으로, 상기 제2 양자점은 터널링 장벽에 의해 SET 아일랜드로부터 분리된다. 본 방법은 큐비트로 사용하기 위해 제2 양자점에 단일 전자 또는 정공을 가두기 위해 제2 전도성 비아의 제2 금속 부분의 원위 단부에 바이어스 전위를 인가하는 단계를 추가로 포함할 수 있다.
본 방법은 SET 아일랜드에 갇힌 전자 또는 정공의 상태를 조작함으로써 제2 양자점 내에 갇힌 큐비트의 논리적 상태를 조작하는 단계를 추가로 포함할 수 있다.
이제 본 발명의 구현예들은 첨부된 도면을 참조하여 단지 예로서 설명될 것이며, 여기서:
도 1은 제1 예에 따른 프로세서 요소의 단면의 평면도를 도시하고;
도 2는 제1 예에 따른 프로세서 요소의 단면의 제1 측면도를 도시하고;
도 3은 제1 예에 따른 프로세서 요소의 단면의 제2 측면도를 도시하고;
도 4는 제2 예에 따른 프로세서 요소의 단면의 평면도를 도시하고;
도 5는 제2 예에 따른 프로세서 요소의 단면의 제1 측면도를 도시하고;
도 6은 제2 예에 따른 프로세서 요소의 단면의 제2 측면도를 도시하고;
도 7은 본 명세서에 기재된 하나 이상의 프로세서 요소들을 작동시키기 위한 컨트롤러(controller)를 도시하고;
도 8은 프로세서 요소를 도시하고;
도 9는 프로세서 요소들의 어레이를 도시한다.
설명 및 도면 전체에 걸쳐, 동일한 참조 번호는 동일한 부분을 지칭한다.
도 1은 제1 예에 따른 프로세서 요소의 단면의 평면도를 도시하고;
도 2는 제1 예에 따른 프로세서 요소의 단면의 제1 측면도를 도시하고;
도 3은 제1 예에 따른 프로세서 요소의 단면의 제2 측면도를 도시하고;
도 4는 제2 예에 따른 프로세서 요소의 단면의 평면도를 도시하고;
도 5는 제2 예에 따른 프로세서 요소의 단면의 제1 측면도를 도시하고;
도 6은 제2 예에 따른 프로세서 요소의 단면의 제2 측면도를 도시하고;
도 7은 본 명세서에 기재된 하나 이상의 프로세서 요소들을 작동시키기 위한 컨트롤러(controller)를 도시하고;
도 8은 프로세서 요소를 도시하고;
도 9는 프로세서 요소들의 어레이를 도시한다.
설명 및 도면 전체에 걸쳐, 동일한 참조 번호는 동일한 부분을 지칭한다.
다양한 구현예가 아래에 설명되지만, 본 발명은 이들 구현예들로 제한되지 않으며, 이들 구현예들의 변형도 첨부된 청구범위들에 의해서만 제한되는 본 발명의 범위 내에 있을 수 있다.
도 1 내지 도 3은 여러 다른 관점에서 본 발명의 또 다른 예에 따른 프로세서 요소(100)를 도시한 것이다. 도 1은 z-축을 따라 제1 높이에서 x-y 평면의 프로세서 요소의 절단도(cut-through view)를 도시한다. 즉, 도 1은 프로세서 요소(100) 내의 제1 높이에서 위에서 본 프로세서 요소(100)를 도시한다(평면도). 도 2는 실질적으로 방향 A(도 1에 도시됨)를 따라 본 프로세서 요소(100)의 단면도를 도시한다. 도 3은 실질적으로 방향 B(도 1에 도시됨)를 따라 본 프로세서 요소(100)의 제2 단면도를 도시한다. 파선으로 나타낸 피처(예를 들어, 도 2의 피처(114A, 114B, 108A 및 108B))는 표시 목적만을 위해 나타낸 것이며, 시야에서 차단된다.
도 1 내지 도 3의 프로세서 요소는 이러한 복수의 프로세서 요소들을 포함하는 양자 컴퓨터용 큐비트 제어 요소로서 구현될 수 있다. 아래에서 설명되는 바와 같이, 도 1 내지 도 3의 프로세서 요소에서, 전자와 같은 전하 캐리어는 단일 전자 체제(single electron regime) 또는 소수의 전자 체제(few-electron regime)로 가져올 수 있는 반도체의 작은 영역(즉, 양자점)에 갇힐 수 있다. 도 1 내지 도 3의 프로세서 요소는 2개의 양자점을 제공하는데, 하나는 단일 전자 트랜지스터(SET)의 아일랜드로 사용하기 위한 것이고, 다른 하나는 스핀 큐비트로 사용하기 위해 전하 캐리어를 가두기 위한 것이다.
도면을 참조하면, 프로세서 요소(100)는 실리콘 층(110)을 포함한다. 상기 실리콘 층은 등방성으로 농축될 수 있다. 이 예에서는 등방성으로 농축된 실리콘 28Si가 사용된다. 28Si는 통상적인 실리콘 기판 상에서 성장된 에피택셜 층(epitaxial layer)일 수 있다.
프로세서 요소(100)는 금속 소스 전극(112A) 및 금속 드레인 전극(112B)을 추가로 포함하며, 각각은 대응하는 금속 비아(114A, 114B)에 연결된다. 소스 전극(112A) 아래에는 옴 영역(ohmic region)(116A)이 있다. 드레인 전극(112B) 아래에는 옴 영역(116B)이 있다.
이산화규소(SiO2)로 형성된 얇은 유전체 게이트 층(104)은 실리콘 층(110) 상에 위치된다. 이 예에서 유전체 층의 두께는 약 5nm이다. 유전체 층(104) 위에는 폴리실리콘 게이트 전극(106A) 및 폴리실리콘 게이트 전극(106B)이 위치하며, 각각은 전용 금속 비아(108A, 108B)에 의해 디바이스의 상위 층에 있는 전극(도시되지 않음)에 결합된다. 폴리실리콘 게이트 전극(106A, 106B)은 이 예에서 대략 105nm의 거리만큼 서로 이격되어 있다. 금속 비아(108A, 108B)에 전위를 인가함으로써, 유도 전하 캐리어(120A, 120B) 영역이 폴리실리콘 전극(106A, 106B) 아래의 실리콘 층(110)과 이산화규소(104) 사이의 인터페이스에서 실리콘 층(110)에 형성된다.
전도성 비아, 이 예에서 금속 비아(109)는 프로세서 요소(100)의 상위 평면부터 얇은 유전체 층(104)까지 연장된다. 유전체 층(104)과 접촉하는 금속 비아(109)의 단부(여기서 비아(109)의 금속 부분의 인터페이스 단부라고도 함)는 100nm x 100nm 이하의 단면적을 갖는다. 이 예에서 상기 단면적은 65nm x 65nm이다. 전도성 비아(109)의 금속 부분은 금속 부분의 단면적이 얇은 유전체 층(104)에 가장 가까운 인터페이스 단부에서보다 원위 단부(도시되지 않음)에서 더 크도록 테이퍼를 가질 수 있다. 비아(109)의 아래, Si/SiO2 인터페이스에는 전자 또는 정공이 격리될 수 있는 영역이 있다. 비아(109)의 원위 단부에 충분한 양의 전위(positive potential)가 인가되면, 전자가 영역(118)에 격리되게 될 것이고; 반면에 비아(109)의 원위 단부에 충분한 음의 전위(negative potential)가 인가되면, 정공이 영역(118)에 격리되게 될 것이다. 일 예에서, 비아(108A, 108B 및 108C)에 인가된 전위는 양자점(118)과 소스 및 드레인 전극(112A, 112B) 사이에 양자 터널링 장벽으로 양자점 영역(118)에서 단일 전자를 격리하기에 충분할 수 있다. 이러한 방식으로 단일 전자 트랜지스터(SET)가 형성된다.
따라서 단일 전자 트랜지스터는 소스 전극과 드레인 전극에 연결된 터널링 접합(tunnelling junction)들(산화물 층(104) 내) 사이의 실리콘 층(110)에 형성된 SET 아일랜드(118)를 포함하며, SET 아일랜드(118) 사이의 터널링은 게이트 전극들(106A 및 106B)에 인가된 전위에 의해 제어된다. 터널링을 통해 SET 아일랜드(118)에 전자를 추가하거나 SET 아일랜드(118)로부터 전자를 빼내어 음으로 또는 양으로 하전될 수 있다.
SET 아일랜드(118)에서 과잉 전자의 존재는 시스템의 정전기 에너지에 영향을 미치는데, 이는 SET의 충전 에너지(charging energy)에 따라 달라진다:
여기서 Q 아일랜드 는 ne로 주어진 아일랜드의 전하이며, 이때 n은 과잉 전자의 수이고, e는 전자 1개의 전하이며, C는 SET 아일랜드(118)의 총 커패시턴스(capacitance)이다. SET 아일랜드(118)의 총 커패시턴스 C는 소스 및 드레인 전극에 대한 터널링 접합들의 고유 커패시턴스와 전극들(106A 및 106B)에 의해 제어되는 게이트 커패시턴스를 포함한다.
전극(106A, 106B)에서의 전위가 실질적으로 동일하다고 가정하면, SET의 정전기 에너지는 다음과 같이 주어진다:
이때 n 게이트 는 기본 게이트 전하의 수이다. SET의 정전기 에너지는 소스 전극과 드레인 전극 사이의 주어진 전위차에서 접합을 통한 터널링이 금지 또는 허용되는지 여부를 결정한다. 이것이 쿨롱 봉쇄 효과(Coulomb blockade effect)이다. 드레인-소스 전압은 접합 전 전자의 에너지를 결정하며, 전압이 쿨롱 봉쇄보다 높을 때, 전자가 봉쇄를 극복하고 터널링이 발생할 것이다. 봉쇄 높이는 SET 아일랜드(118) 상의 과잉 전자의 수와 게이트 전하에 의해 결정될 수 있다.
프로세서 요소(100)는 유전체 층(104)과 접촉하는 제2 전도성 비아(122)를 추가로 포함하며, 상기 제2 전도성 비아는 인터페이스 단부 및 원위 단부를 갖는 제2 금속 부분을 포함한다. 제2 전도성 비아의 제2 금속 부분의 인터페이스 단부의 단면적은 80nm x 80nm 이하이고, 이 예에서는 또한 65nm x 65nm이다. 제2 금속 비아(122)는 또한 제2 금속 부분의 단면적이 인터페이스 단부에서보다 원위 단부(도시되지 않음)에서 더 크도록 테이퍼를 갖는다.
두꺼운 산화물 재료(102)(이 예에서는 또한 SiO2)는 또한 프로세서 요소(100)의 다양한 구성요소를 둘러싼다.
제1 및 제2 금속 비아(109, 122)는 서로 가깝게 위치하며, SiO2 층(104)에서 약 60nm의 거리만큼 이격되어 있다. 사용시, 실질적으로 비아(122) 아래의 인터페이스에서 실리콘 층(110)에 전자 또는 정공을 가두기 위해 비아(122)의 원위 단부에 전위를 인가할 수 있다. 사용시, 제2 양자점(120)은 실리콘 층에 형성되어 단일 전자를 가두는 데 사용될 수 있다. 단일 큐비트는 양자점(120)에서 격리된 전자의 스핀 상태로 인코딩될 수 있다.
따라서, 프로세서 요소(100)는 제1 양자점(SET 아일랜드(118)로 작용)을 갖는 SET, 및 스핀 큐비트로 사용하기 위해 전자를 가두기 위한 근접하게 위치한 제2 양자점(120)을 포함한다. SET 아일랜드(118)는 양자점(120)에 저장된 큐비트를 판독하기 위해 조작될 수 있다. 2개의 양자점(118, 120)의 점유는 비아(109, 122)에 인가되는 전압에 의해 제어되고, 양자점에 상대적으로 적은 수의 전자를 가두도록 조정될 수 있다. 간단한 시나리오에서 각 양자점(118, 120)은 점유 N이 홀수일 때 S = 1/2의 스핀을 전달하고, 점유 N이 짝수일 때 S = 0의 스핀을 전달한다. SET 아일랜드(118)와 양자점(120) 사이의 터널링은 파울리 스핀-봉쇄 메커니즘(Pauli spin-blockade mechanism)에 따라 달라진다. 특히, SET 아일랜드(118)와 양자점(120)의 스핀이 같을 때, 파울리 배타 원리(Pauli exclusion principle)에 의해 두 영역 사이의 터널링이 금지된다. 반면에, SET 아일랜드(118)와 양자점(120)의 스핀이 같지 않다면, 터널링이 일어날 수 있다. 소스 전극과 드레인 전극 사이의 전류 흐름의 차이를 통해 사용자는 두 상태를 구별할 수 있다. 특히, SET 아일랜드(118)의 총 커패시턴스 C는 제2 양자점(120)에 보유된 스핀 큐비트의 상태에 따라 달라지며, 따라서 제2 양자점에서 스핀 큐비트의 상태는 SET의 정전기 에너지를 극복하기 위해 필요한 드레인-소스 전압을 분석하여 결정될 수 있다.
따라서 양자점(118, 120)은 존재하는 모든 전자 구성요소(예를 들어, 전극(106A, 106B)) 및 비아(108A, 108B, 109 및 122)의 결합된 정전기 전위에 의해 한정된다. 테이퍼드 비아는 프로세서 요소(100)를 작동시키기 위한 제어 신호를 제공하는 데 도움이 된다.
프로세서 요소(100)는 40nm CMOS 프로세스와 같은 임의의 적절한 제조 프로세스에 의해 형성될 수 있다. 예를 들어, 실리콘 층(110)이 제공될 수 있다. 두꺼운 산화물 층(104)이 실리콘 층(110) 상에 제공될 수 있고, 두꺼운 산화물 층(104)을 에칭하여 전도성 비아 및 전극을 위한 간격을 제공할 수 있으며, 전도성 비아는 나머지 얇은 산화물 층(1024)에 의해 실리콘 층(106)으로부터 분리된다. 전도성 비아 및 전극은 두꺼운 산화물 층에 형성된 공간 내로 삽입될 수 있다.
대안적으로, 실리콘 층(110)이 제공될 수 있다. 얇은 유전체 층(104)을 제공하기 위해 얇은 SiO2 층들이 실리콘 층 위에 적층될 수 있다. 전도성 비아는 얇은 층(104) 위에 배치될 수 있고, 그 다음 적층된 두꺼운 SiO2 층으로 둘러싸일 수 있다.
도 4 내지 도 6은 여러 다른 관점에서 또 다른 예(청구범위의 범위 내에 있지 않음)에 따른 프로세서 요소(200)를 도시한다. 도 4는 z-축을 따라 제1 높이에서 x-y 평면의 프로세서 요소의 절단도를 도시한다. 즉, 도 4는 프로세서 요소(200) 내의 제1 높이에서 위에서 본 프로세서 요소(200)의 단면도(평면도)를 도시한다. 도 5는 실질적으로 방향 C(도 4에 도시됨)를 따라 본 프로세서 요소(200)의 단면도를 도시한다. 도 6은 실질적으로 방향 D(도 4에 도시됨)를 따라 본 프로세서 요소(200)의 제2 단면도를 도시한다. 파선으로 나타낸 피처(예를 들어, 도 5의 피처(114A, 114B, 108A 및 108B))는 표시 목적만을 위해 나타낸 것이며, 시야에서 차단된다.
도 4 내지 도 6에 도시된 예는 제1 전도성 비아(124)가 폴리실리콘 부분(128) 위에 장착된 금속 부분(126)을 포함한다는 점에서 도 1 내지 도 3에 도시된 예와 상이하다. 도 1 내지 도 3의 예에서와 같이, 금속 부분(126)은 유전체 층(104)에 가장 가까운(즉, 이 예에서 폴리실리콘 부분(128)과 접촉하는) 인터페이스 단부 및 원위 부분(도시되지 않음)을 갖는다. 인터페이스 단부와 금속 부분의 원위 단부 사이에 테이퍼가 있어서, 원위 단부에서의 금속 부분(126)의 단면적은 인터페이스 단부에서의 금속 부분(126)의 단면적보다 더 크다. 인터페이스 단부에서 금속 부분(126)의 단면적은 80nm x 80nm 이하이다.
도 4 내지 도 6의 프로세서 요소(200)는 제2 전도성 비아(130)가 제2 폴리실리콘 부분(134) 위에 장착된 제2 금속 부분(132)을 포함한다는 점에서 도 1 내지 도 3의 프로세서 요소(100)와 더 다르다. 도 1 내지 도 3의 프로세서 요소(100)에서와 같이, 금속 부분(132)은 유전체 층(104)에 가장 가까운(즉, 이 예에서 제2 폴리실리콘 부분(134)과 접촉하는) 인터페이스 단부 및 원위 부분(도시되지 않음)을 갖는다. 제2 금속 부분(132)의 인터페이스 단부와 원위 단부 사이에 테이퍼가 있어서, 원위 단부에서의 제2 금속 부분(132)의 단면적은 인터페이스 단부에서의 제2 금속 부분(132)의 단면적보다 더 크다. 인터페이스 단부에서 금속 부분(132)의 단면적은 80nm x 80nm 이하이다.
제2 프로세서 요소(200)는 단일 폴리실리콘 층을 제공한 다음 폴리실리콘 층을 에칭하여 별개의 전극(106A, 106B) 및 전도성 비아의 폴리실리콘 부분(128, 134)을 한정함으로써 부분적으로 생성될 수 있다.
도 7은 상기 기재된 프로세서 요소(100, 200)와 같은 하나 이상의 프로세서 요소들을 포함하는 양자 프로세서를 작동시키기 위한 (고전적인) 컨트롤러/컴퓨팅 장치(700)의 블록 다이아그램(block diagram)이다. 예를 들어, 컴퓨팅 장치(700)는 컴퓨팅 디바이스를 포함할 수 있다. 컴퓨팅 장치(700)는 연결된 다수의 디바이스에 걸쳐 분산될 수 있다. 도 7에 도시된 아키텍처와 다른 아키텍처가 숙련가에 의해 이해되는 바와 같이 사용될 수 있다.
도면을 참조하면, 컨트롤러/컴퓨팅 장치(700)는 하나 이상의 (고전적인) 프로세서들(710), 하나 이상의 메모리들(720), 시각적 디스플레이(730) 및 가상 또는 물리적 키보드(740)와 같은 다수의 선택적 사용자 인터페이스들, 통신 모듈(750), 및 선택적으로 포트(760) 및 선택적으로 전원(770)을 포함한다. 각 구성요소들(710, 720, 730, 740, 750, 760, 및 770)은 다양한 버스(bus)들을 이용하여 상호 연결된다. 고전적인 프로세서(710)는 통신 모듈(750)을 통해 또는 포트(760)를 통해 수신된, 메모리(720)에 저장된 명령을 포함하여, 컴퓨팅 장치(700) 내에서 실행하기 위한 명령을 처리할 수 있다.
메모리(720)는 컴퓨팅 장치(700) 내에 데이터를 저장하기 위한 것이다. 하나 이상의 메모리(720)는 휘발성 메모리 유닛 또는 유닛들을 포함할 수 있다. 하나 이상의 메모리들은 비휘발성 메모리 유닛 또는 유닛들을 포함할 수 있다. 하나 이상의 메모리(720)는 또한 자기 디스크 또는 광 디스크와 같은 또 다른 형태의 컴퓨터 판독 가능 매체일 수 있다. 하나 이상의 메모리(720)는 컴퓨팅 장치(700)를 위한 대용량 저장(mass storage)을 제공할 수 있다. 본 명세서에 설명된 방법을 수행하기 위한 명령은 하나 이상의 메모리(720) 내에 저장될 수 있다.
장치(700)는 시각적 디스플레이(730)와 같은 시각화 수단 및 키보드(740)와 같은 가상 또는 전용 사용자 입력 디바이스를 포함하는 다수의 사용자 인터페이스들을 포함한다.
통신 모듈(750)은 프로세서(710)와 원격 시스템 간의 통신을 송수신하는 데 적합하다. 예를 들어, 통신 모듈(750)은 인터넷과 같은 통신 네트워크를 통해 통신을 송수신하는 데 사용될 수 있다.
포트(760)는, 예를 들어, 프로세서(710)에 의해 처리될 명령을 포함하는 비일시적 컴퓨터 판독 가능 매체를 수신하기에 적합하다.
프로세서(710)는 데이터를 수신하고, 메모리(720)에 액세스하고, 통신 모듈(750) 또는 사용자 입력 디바이스(740)로부터 포트(760)에 연결된 컴퓨터 판독 가능 저장 매체 또는 상기 메모리(720)로부터 수신된 명령에 따라 작동하도록 구성된다.
도 1 내지 도 3의 프로세서 요소(100)를 참조하면(이는 도 4 내지 도 6의 프로세서 요소(200)에도 동일하게 적용 가능하지만), 도 7의 고전적인 프로세서(710)는 유전체 층(104)과 실리콘 층(110) 사이의 인터페이스에서 양자점(118)을 유도하기 위해 프로세서 요소(100)의 전도성 비아(109)의 원위 단부에 바이어스 전위를 인가하도록 구성된다. 프로세서(710)는 비아(108A, 108B)에 전위를 인가하여 폴리실리콘 전극(106A, 106B)의 게이트 전위를 제어함으로써, 실리콘 층(110)에 가둠 영역(118)을 더 한정하도록 추가로 구성될 수 있다.
프로세서(710)는 유전체 층(104)과 실리콘 층(110) 사이의 제2 인터페이스에서 제2 양자점(120)을 유도하기 위해 프로세서 요소(100)의 제2 전도성 비아(122)의 원위 단부에 바이어스 전위를 인가하도록 추가로 구성되며, 이때 제2 양자점(120)은 실리콘 층에 하나 이상의 전자들 또는 정공들을 가두기 위한 것이다.
프로세서(710)는 프로세서 요소(100)의 소스 전극과 드레인 전극 사이에서 전압을 인가하도록 추가로 구성될 수 있다. 상기 기재된 바와 같이, 드레인-소스 전압은 제2 양자점(120)에 저장된 임의의 스핀 큐비트의 논리적 상태를 독출하는 데 사용될 수 있다. 프로세서(710)는 SET 아일랜드(118)에 갇힌 전자 또는 정공의 상태를 조작함으로써 제2 양자점 내에 갇힌 큐비트의 논리적 상태를 조작하도록 추가로 구성될 수 있다.
도 8은 프로세서 요소를 도시한다. 프로세서 요소(100) 및 프로세서 요소(200)와 유사하게, 도 8의 프로세서 요소는 실리콘 층(806), 및 실리콘 층(806) 위에 배치되어 실리콘 층(806)과 인터페이스를 형성하는 유전체 층(804)을 포함한다. 프로세서 요소는 유전체 층(804)과 접촉하는 전도성 비아(810), 이 예에서 텅스텐 비아를 추가로 포함한다. 전도성 비아(810)와 유전체 층(804) 사이에는 살리사이드가 존재하지 않는다. 전도성 비아(810)는 유전체 층(804)과 접촉하는 인터페이스 단부를 갖는다. 전도성 비아(810)의 원위 단부는 이 예에서 금속 전극(812)과 접촉하고 있으며, 이는 차례로 예를 들어 도 7의 장치(700)에 의해 제어되어 전도성 비아(810)에 전위를 인가할 수 있다. 사용시, 전도성 비아에 대한 바이어스 전위의 인가는 유전체 층(804)과 실리콘 층(806) 사이의 인터페이스에서 양자점(808)을 유도하며, 상기 양자점(808)은 실리콘 층(806)에 하나 이상의 전자들 또는 정공들을 가두기 위한 것이다. 프로세서 요소는 전도성 비아 주위에 추가 유전 물질(802)을 추가로 포함한다.
도 9는 이러한 프로세서 요소의 어레이를 도시한다. 특히, 실리콘 층에 양자점을 형성하도록 각각 배열된 전도성 비아의 1차원 어레이를 형성하는 여러 전도성 비아들이 도시되어 있다. 양자점은, 예를 들어, 60nm 이하의 거리만큼 이격될 수 있다. 상기 어레이의 전도성 비아에 인가된 바이어스 전위를 제어하기 위한 금속 전극은 수직축을 따라 각각 다른 높이에 있다. 이러한 프로세서 요소들로 2차원 어레이도 형성될 수 있다. 프로세서는 프로세서 요소들의 어레이를 포함할 수 있다.
설명된 구현예들의 변형이 예상된다. 예를 들어, 개시된 모든 구현예의 피처들은 임의의 방식으로 조합될 수 있다. 예를 들어, 어레이는 도 1-3 및/또는 도 4-6 및/또는 도 8에 도시된 구현예들에 따른 여러 프로세서 요소들을 포함할 수 있다. 프로세서는 여러 프로세서 요소들의 어레이를 포함할 수 있다.
예로서, 프로세서 요소의 상이한 피처들 사이의 거리는 상이할 수 있다. 예를 들어, 폴리실리콘 게이트 전극들(106A, 106B)은 대략 125nm의 거리만큼 서로 이격되어 있다. 폴리실리콘 게이트 전극들(106A, 106B)은 대략 145nm의 거리만큼 서로 이격되어 있다. 폴리실리콘 게이트 전극들(106A, 106B)은 대략 185nm의 거리만큼 서로 이격되어 있다.
제1 및 제2 금속 비아들(109, 122)은 서로 가깝게 위치하며, SiO2 층(104)에서, 약 60nm 또는 약 40nm의 거리만큼 이격될 수 있다.
본 명세서에 설명된 다양한 방법, 또는 적어도 이의 측면은 컴퓨터 프로그램에 의해 구현될 수 있음이 이해될 것이다. 컴퓨터 프로그램은 상기 설명된 다양한 방법들 중 하나 이상의 기능을 수행하도록 컴퓨터에 지시하도록 배열된 컴퓨터 코드를 포함할 수 있다. 이러한 방법들을 수행하기 위한 컴퓨터 프로그램 및/또는 코드는 컴퓨터 판독 가능 매체 또는 컴퓨터 프로그램 제품을 통해 컴퓨터와 같은 장치에 제공될 수 있다. 컴퓨터 판독 가능 매체는, 예를 들어, 전자, 자기, 광학, 전자기, 적외선 또는 반도체 시스템, 또는 예를 들어 인터넷을 통해 코드를 다운로드하기 위한 데이터 전송을 위한 전파 매체일 수 있다. 대안적으로, 컴퓨터 판독 가능 매체는 반도체 또는 고체 상태 메모리(solid state memory), 자기 테이프(magnetic tape), 이동식 컴퓨터 디스켓(removable computer diskette), 랜덤 액세스 메모리(random access memory, RAM), 읽기 전용 메모리(read-only memory, ROM), 강성 자기 디스크(rigid magnetic disk), 및 광 디스크(optical disk), 예를 들어 CD-ROM, CD-R/W 또는 DVD와 같은 물리적 컴퓨터 판독 가능 매체의 형태를 취할 수 있다.
컴퓨터와 같은 장치는 본 명세서에 논의된 다양한 방법들에 따라 하나 이상의 프로세스들을 수행하도록 이러한 코드에 따라 구성될 수 있다. 이러한 장치는 데이터 처리 시스템의 형태를 취할 수 있다. 이러한 데이터 처리 시스템은 분산 시스템일 수 있다. 예를 들어, 이러한 데이터 처리 시스템은 네트워크를 통해 분산될 수 있다.
상기 구현예들은 단지 예로서 설명되었으며, 설명된 구현예들은 모든 면에서 단지 예시적인 것이며 제한적이 아닌 것으로 간주되어야 한다. 설명된 구현예들의 변형이 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.
Claims (18)
- 프로세서 요소(processor element)로서, 상기 프로세서 요소는
실리콘 층;
상기 실리콘 층 위에 배치되어 상기 실리콘 층과 인터페이스를 형성하는 유전체 층; 및
상기 유전체 층과 접촉하는 전도성 비아(conductive via)를 포함하되, 상기 전도성 비아는 상기 유전체 층과 접촉하는 인터페이스 단부 및 원위 단부를 갖는 금속 부분을 포함하고;
상기 전도성 비아의 금속 부분의 인터페이스 단부의 단면적은 100nm x 100nm 이하이며;
사용시, 상기 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 상기 유전체 층과 상기 실리콘 층 사이의 인터페이스에서 양자점을 유도하는데, 상기 양자점은 상기 실리콘 층에 하나 이상의 전자들 또는 정공(hole)들을 가두기 위한 것인, 프로세서 요소. - 제1항에 있어서, 상기 전도성 비아는 완전히 금속 비아인 것인, 프로세서 요소.
- 제1항 또는 제2항에 있어서, 상기 전도성 비아의 금속 부분은 상기 금속 부분의 단면적이 인터페이스 단부에서보다 원위 단부에서 더 크도록 테이퍼(taper)를 갖는 것인, 프로세서 요소.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 사용시, 상기 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 상기 양자점에 단일 전자가 가둬지는 것인, 프로세서 요소.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 프로세서 요소는 소스 전극(source electrode); 드레인 전극(drain electrode); 및 2개의 폴리실리콘 게이트 전극들을 추가로 포함하고; 상기 양자점은 단일 전자 트랜지스터(single electron transistor, SET) 아일랜드(island)를 제공하는 것인, 프로세서 요소.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 프로세서 요소는 상기 유전체 층과 접촉하는 제2 전도성 비아를 추가로 포함하되, 상기 제2 전도성 비아는 인터페이스 단부 및 원위 단부를 갖는 제2 금속 부분을 포함하고;
상기 제2 전도성 비아의 제2 금속 부분의 인터페이스 단부의 단면적은 100nm x 100nm 이하이고;
사용시, 상기 제2 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 상기 유전체 층과 상기 실리콘 층 사이의 제2 인터페이스에서 제2 양자점을 유도하고, 상기 제2 양자점은 상기 실리콘 층에 하나 이상의 전자들 또는 정공들을 가두기 위한 것인, 프로세서 요소. - 제6항에 있어서, 상기 양자점과 상기 제2 양자점은 양자 터널링 장벽(quantum tunnelling barrier)에 의해 분리되는 것인, 프로세서 요소.
- 제7항에 있어서, 상기 제2 양자점은 큐비트(qubit)로 사용하기 위해 전자 또는 정공을 가두기 위한 것인, 프로세서 요소.
- 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 제2 금속 부분의 인터페이스 단부는 상기 유전체 층과 접촉하고 있는 것인, 프로세서 요소.
- 제9항에 있어서, 상기 제2 전도성 비아는 완전히 금속 비아인 것인, 프로세서 요소.
- 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 제2 전도성 비아는 상기 제2 금속 부분과 상기 유전체 층 사이에 그리고 상기 유전체 층과 접촉하는 제2 폴리실리콘 부분을 추가로 포함하는 것인, 프로세서 요소.
- 제6항 내지 제11항 중 어느 한 항에 있어서, 상기 제2 전도성 비아의 제2 금속 부분은 상기 제2 금속 부분의 단면적이 상기 인터페이스 단부에서보다 원위 단부에서 더 크도록 테이퍼를 갖는 것인, 프로세서 요소.
- 제6항 내지 제12항 중 어느 한 항에 있어서, 상기 양자점은 상기 제2 양자점으로부터 60nm 이하의 거리만큼 이격되어 있는 것인, 프로세서 요소.
- 프로세서 요소로서, 상기 프로세서 요소는
실리콘 물질 층, 및 상기 실리콘 물질 층과 인터페이스를 형성하는 유전 물질 층; 및
상기 유전체 층과 접촉하는 한 쌍의 전도성 비아들을 포함하되, 상기 전도성 비아 쌍은 각각 상기 유전체 층과 접촉하는 인터페이스 단부 및 원위 단부를 갖는 금속 부분을 포함하고;
상기 전도성 비아 쌍의 각 전도성 비아의 금속 부분의 인터페이스 단부의 단면적은 100nmХ100nm 이하이고;
사용시, 상기 전도성 비아 쌍의 각 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 상기 인터페이스에서 제1 양자점 및 제2 양자점을 유도하고, 상기 제1 양자점은 단일 전자 트랜지스터의 아일랜드로 사용하기 위한 것이고, 상기 제2 양자점은 큐비트로 사용하기 위해 전하 캐리어를 가두기 위한 것인, 프로세서 요소. - 제1항 내지 제14항 중 어느 한 항에 기재된 복수의 프로세서 요소들을 포함하는 프로세서.
- 프로세서 요소의 작동 방법으로서, 양자 프로세서 요소는
실리콘 층;
상기 실리콘 층 위에 배치되어 상기 실리콘 층과 인터페이스를 형성하는 유전체 층; 및
상기 유전체 층과 접촉하는 전도성 비아를 포함하되, 상기 전도성 비아는 상기 유전체 층과 접촉하는 인터페이스 단부 및 원위 단부를 갖는 금속 부분을 포함하고;
상기 전도성 비아의 금속 부분의 인터페이스 단부의 단면적은 100nm x 100nm 이하이며;
사용시, 상기 전도성 비아의 원위 단부에 바이어스 전위를 인가하면 상기 유전체 층과 상기 실리콘 층 사이의 인터페이스에서 양자점을 유도하는데, 상기 양자점은 상기 실리콘 층에 하나 이상의 전자들 또는 정공들을 가두기 위한 것이고,
상기 방법은 상기 양자점에 단일 전자 또는 정공을 가두기 위해 전도성 비아의 금속 부분의 원위 단부에 바이어스 전위를 인가하는 단계를 포함하는, 방법. - 제16항에 있어서,
상기 양자점은 단일 전자 트랜지스터(SET) 아일랜드이고;
상기 요소는 상기 유전체 층과 접촉하는 제2 전도성 비아를 추가로 포함하고, 상기 제2 전도성 비아는 상기 인터페이스에서 제2 양자점을 한정하기 위한 것으로, 제2 금속 부분을 포함하고, 상기 제2 양자점은, 사용시, 상기 실리콘 층에 하나 이상의 전자들 또는 정공들을 가두기 위한 것으로, 상기 제2 양자점은 터널링 장벽에 의해 SET 아일랜드로부터 분리되고;
상기 방법은 큐비트로 사용하기 위해 제2 양자점에 단일 전자 또는 정공을 가두기 위해 제2 전도성 비아의 제2 금속 부분의 원위 단부에 바이어스 전위를 인가하는 단계를 추가로 포함하는, 방법. - 제17항에 있어서, SET 아일랜드에 갇힌 전자들 또는 정공들의 상태를 조작함으로서 상기 제2 양자점 내에 갇힌 큐비트의 논리적 상태(logic state)를 조작하는 단계를 추가로 포함하는, 방법.
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