KR20220002790A - 화소 및 유기 발광 표시 장치 - Google Patents

화소 및 유기 발광 표시 장치 Download PDF

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Abstract

다양한 실시예들에 따라서, 제1 내지 제3 스캔 신호 및 데이터 전압을 수신하고, 구동 전압을 전달하는 전원선과 제1 및 제2 초기화 전압을 각각 전달하는 제1 및 제2 전압선에 접속되는 화소가 제공된다. 화소는 발광 소자, 게이트-소스 전압에 따라 상기 전원선에서 상기 발광 소자로 흐르는 전류의 크기를 제어하는 구동 TFT, 상기 전원선과 상기 구동 TFT의 게이트 사이의 저장 커패시터, 상기 제1 스캔 신호에 응답하여 상기 데이터 전압을 상기 구동 TFT의 소스에 전달하는 스캔 TFT, 상기 제1 스캔 신호에 응답하여 상기 구동 TFT의 드레인과 상기 구동 TFT의 게이트를 서로 접속하도록, 서로 직렬로 연결되는 제1 및 제2 보상 TFT, 상기 제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 구동 TFT의 게이트에 인가하는 게이트 초기화 TFT, 상기 제3 스캔 신호에 응답하여 상기 제2 초기화 전압을 상기 발광 소자의 애노드에 인가하는 애노드 초기화 TFT, 및 상기 제1 및 제2 보상 TFT 사이의 플로팅 노드와 상기 전원선 또는 상기 제2 전압선 사이의 차폐 커패시터를 포함한다.

Description

화소 및 유기 발광 표시 장치{Pixel and organic light emitting display}
본 발명은 화소 및 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치(Organic Light Emitting Display)는 전류에 의해 밝기가 달라지는 발광 소자, 예컨대, 유기 발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기 발광 표시 장치 내의 한 화소는 유기 발광 다이오드, 게이트 단자와 소스 단자 사이의 전압에 따라 유기 발광 다이오드에 공급되는 전류량을 제어하는 구동 트랜지스터, 유기 발광 다이오드의 휘도를 제어하기 위한 데이터 전압을 구동 트랜지스터로 전달하는 스위칭 트랜지스터, 및 데이터 전압을 저장하는 저장 커패시터를 포함한다. 저장 커패시터에 저장된 데이터 전압이 한 프레임 동안 일정하게 유지되지 못하면 유기 발광 다이오드의 휘도가 달라지는 문제가 발생한다.
한편, 화소에 데이터 전압을 기입하기 전에, 구동 트랜지스터의 게이트에 초기화 전압이 인가된다. 유기 발광 다이오드의 발광 전에 유기 발광 다이오드의 애노드에도 동일한 초기화 전압이 인가될 경우, 유기 발광 다이오드의 커패시터 특성으로 인하여 발광이 지연되는 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 누화(crosstalk) 특성을 악화시키지 않으면서 기존의 디자인 룰(design rule)을 적용하여 해상도 및 화소 크기를 유지하고, 발광 지연 문제를 해결할 수 있는 화소 및 이의 레이아웃, 및 이를 채용한 유기 발광 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 화소는 제1 내지 제3 스캔 신호 및 데이터 전압을 수신하고, 구동 전압을 전달하는 전원선과 제1 및 제2 초기화 전압을 각각 전달하는 제1 및 제2 전압선에 접속된다. 상기 화소는 발광 소자, 게이트-소스 전압에 따라 상기 전원선에서 상기 발광 소자로 흐르는 전류의 크기를 제어하는 구동 TFT, 상기 전원선과 상기 구동 TFT의 게이트 사이의 저장 커패시터, 상기 제1 스캔 신호에 응답하여 상기 데이터 전압을 상기 구동 TFT의 소스에 전달하는 스캔 TFT, 상기 제1 스캔 신호에 응답하여 상기 구동 TFT의 드레인과 상기 구동 TFT의 게이트를 서로 접속하도록, 서로 직렬로 연결되는 제1 및 제2 보상 TFT, 상기 제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 구동 TFT의 게이트에 인가하는 게이트 초기화 TFT, 상기 제3 스캔 신호에 응답하여 상기 제2 초기화 전압을 상기 발광 소자의 애노드에 인가하는 애노드 초기화 TFT, 및 상기 제1 및 제2 보상 TFT 사이의 플로팅 노드와 상기 전원선 또는 상기 제2 전압선 사이의 차폐 커패시터를 포함한다.
본 발명의 다른 측면에 따른 화소는 제1 내지 제3 스캔 신호를 각각 전달하는 제1 내지 제3 스캔선, 발광 제어 신호를 전달하는 발광 제어선, 데이터 전압을 전달하는 데이터선, 구동 전압을 전달하는 전원선, 및 제1 및 제2 초기화 전압을 각각 전달하는 제1 및 제2 전압선에 접속된다. 상기 화소는 애노드, 및 캐소드를 갖는 발광 소자, 상기 전원선에 연결되는 상부 전극, 및 하부 전극을 갖는 저장 커패시터, 상기 저장 커패시터에 연결되는 게이트, 상기 전원선에 연결되는 소스, 및 드레인을 갖는 제1 TFT, 상기 제1 스캔선에 연결되는 게이트, 상기 데이터선에 연결되는 소스, 및 상기 제1 TFT의 소스에 연결되는 드레인을 갖는 제2 TFT, 상기 제1 스캔선에 연결되는 게이트, 플로팅 노드에 연결되는 소스, 및 상기 제1 TFT의 게이트에 연결되는 드레인을 갖는 제1 보상 TFT, 및 상기 제1 스캔선에 연결되는 게이트, 상기 제1 TFT의 드레인에 연결되는 소스, 및 상기 플로팅 노드에 연결되는 드레인을 갖는 제2 보상 TFT를 포함하는 제3 TFT, 상기 제2 스캔선에 연결되는 게이트, 상기 제1 TFT의 게이트에 연결되는 소스, 및 상기 제1 전압선에 연결되는 드레인을 갖는 제4 TFT, 상기 발광 제어선에 연결되는 게이트, 상기 전원선에 연결되는 소스, 및 상기 제1 TFT의 소스에 연결되는 드레인을 갖는 제5 TFT, 상기 발광 제어선에 연결되는 게이트, 상기 제1 TFT의 드레인에 연결되는 소스, 및 상기 발광 소자의 애노드에 연결되는 드레인을 갖는 제6 TFT, 상기 제3 스캔선에 연결되는 게이트, 상기 발광 소자의 애노드에 연결되는 소스, 및 상기 제2 전압선에 연결되는 드레인을 갖는 제7 TFT, 및 상기 플로팅 노드에 연결되는 하부 전극, 및 상기 제2 초기화 전압 또는 상기 구동 전압이 인가되는 상부 전극을 갖는 차폐 커패시터를 포함한다.
본 발명의 일 측면에 따른 표시 장치는 제1 방향과 제2 방향으로 연장되는 기판, 제1 내지 제3 스캔 신호를 각각 전달하고 상기 제1 방향으로 연장되는 제1 내지 제3 스캔선, 데이터 전압을 전달하고 상기 제2 방향으로 연장되는 데이터선, 구동 전압을 전달하는 전원선, 제1 및 제2 초기화 전압을 각각 전달하고 상기 제1 방향으로 연장되는 제1 및 제2 전압선, 및 상기 기판 상에 상기 제1 방향과 상기 제2 방향으로 배열되는 복수의 화소를 포함한다. 상기 복수의 화소 각각은 발광 소자, 게이트-소스 전압에 따라 상기 전원선에서 상기 발광 소자로 흐르는 전류의 크기를 제어하는 구동 TFT(Thin Film Transistor), 상기 전원선과 상기 구동 TFT의 게이트 사이의 저장 커패시터, 상기 제1 스캔 신호에 응답하여 상기 데이터 전압을 상기 구동 TFT의 소스에 전달하는 스캔 TFT, 상기 제1 스캔 신호에 응답하여 상기 구동 TFT의 드레인과 상기 구동 TFT의 게이트를 서로 접속하도록, 서로 직렬로 연결되는 제1 및 제2 보상 TFT, 상기 제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 구동 TFT의 게이트에 인가하는 게이트 초기화 TFT, 상기 제3 스캔 신호에 응답하여 상기 제2 초기화 전압을 상기 발광 소자의 애노드에 인가하는 애노드 초기화 TFT, 및 상기 제1 및 제2 보상 TFT 사이의 플로팅 노드와 상기 전원선 또는 상기 제2 전압선 사이의 차폐 커패시터를 포함한다.
본 발명의 다양한 실시예들에 따르면, 화소에 데이터를 기입하기 전에 구동 TFT의 게이트를 초기화하기 위한 제1 초기화 전압과 발광 소자가 발광하기 전에 발광 소자의 애노드를 초기화하기 위한 제2 초기화 전압을 별도로 화소에 인가함으로써, 발광 소자의 커패시터 특성으로 인하여 발생되는 발광 지연의 문제를 개선할 수 있다.
제1 초기화 전압을 전달하는 제1 전압선 외에 제2 초기화 전압을 전달하는 제2 전압선이 화소를 통과하지만, 새로운 도전층을 추가하지 않고도 기존의 디자인 룰을 적용하면서 화소의 평면 크기를 증가시키지 않음으로써 기존 해상도가 유지될 수 있다.
구동 TFT의 게이트와 드레인 사이에 연결되는 보상 TFT의 플로팅 노드를 구동 전압 또는 제2 초기화 전압으로 차폐함으로써 누화(crosstalk) 특성이 악화되지 않게 할 수 있다. 따라서, 표시 장치의 표시 품질은 개선될 수 있다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 3은 기판 상에 구현한 도 2의 화소의 예시적인 평면도를 도시한다.
도 4a 및 도 4b는 도 3의 화소를 Ⅳa-Ⅳa' 및 Ⅳb-Ⅳb'을 따라 절취한 예시적인 단면도들을 각각 도시한다.
도 5는 다른 실시예에 따른 화소의 등가 회로도를 도시한다.
도 6은 기판 상에 구현한 도 5의 화소의 예시적인 평면도를 도시한다.
도 7은 도 6의 화소를 Ⅶ-Ⅶ'을 따라 절취한 예시적인 단면도를 도시한다.
본 발명은 다양하게 변형되고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 도시하고 상세한 설명을 통해 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 상세히 설명된다. 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다. 명세서 전체에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 개략적인 블록도이다.
도 1을 참조하면, 유기 발광 표시 장치(100)는 표시부(110), 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 생성부(150)를 포함한다.
표시부(110)는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소(PX)들을 포함한다. 용이한 이해를 위해 도 1에는 하나의 화소(PXij)만 도시되었지만, m x n개의 화소들(PX)이 예컨대 매트릭스 형태로 배열될 수 있다. 여기서 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이다.
화소들(PX)은 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 및 데이터선들(DL_1 내지 DL_n)에 연결된다. 화소들(PX)은 전원선들(PL_1 내지 PL_n), 제1 전압선들(VL1_1 내지 VL1_m), 및 제2 전압선들(VL2_1 내지 VL2_m)에 연결된다. 예컨대, 도 1에 도시된 바와 같이, 제i 행 제j 열에 위치하는 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 데이터선(DL_j), 전원선(PL_j), 제1 전압선(VL1_i), 제2 전압선(VL2_i), 및 제2 스캔선(SL2_i+1)에 연결될 수 있다. 제2 스캔선(SL2_i+1)는 화소(PXij)에 대하여 제3 스캔선으로 지칭될 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 제1 전압선들(VL1_1 내지 VL1_m), 및 제2 전압선들(VL2_1 내지 VL2_m)은 제1 방향(예컨대, 행 방향)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다. 데이터선들(DL_1 내지 DL_n) 및 전원선들(PL_1 내지 PL_n)은 제2 방향(예컨대, 열 방향)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m) 각각은 게이트 구동부(120)로부터 출력되는 제1 스캔 신호들(GW_1 내지 GW_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_1 내지 SL2_m) 각각은 게이트 구동부(120)로부터 출력되는 제2 스캔 신호들(GI_1 내지 GI_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_2 내지 SL2_m+1) 각각은 게이트 구동부(120)로부터 출력되는 제3 스캔 신호들(GB_1 내지 GB_m)을 동일 행의 화소들(PX)에게 전달한다. 제2 스캔 신호(GI_i)와 제3 스캔 신호(GB_i-1)는 제2 스캔선(SL2_i)를 통해 전달되는 실제로 동일한 신호일 수 있다.
발광 제어선들(EML_1 내지 EML_m) 각각은 게이트 구동부(120)로부터 출력되는 발광 제어 신호들(EM _1 내지 EM_m)을 동일 행의 화소들(PX)에게 전달한다. 데이터선들(DL_1 내지 DL_n) 각각은 데이터 구동부(130)로부터 출력되는 데이터 전압(D1 내지 Dm)을 동일 열의 화소들(PX)에게 전달한다. 제i 행 제j 열에 위치하는 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i), 데이터 전압(Dj), 및 발광 제어 신호(EM_i)를 수신한다.
전원선들(PL_1 내지 PL_n) 각각은 전압 생성부(150)로부터 출력되는 제1 구동 전압(ELVDD)을 동일 열의 화소들(PX)에게 전달한다. 제1 전압선들(VL1_1 내지 VL1_m) 각각은 전압 생성부(150)로부터 출력되는 제1 초기화 전압(VINT1)을 동일 행의 화소들(PX)에게 전달한다. 제2 전압선들(VL2_1 내지 VL2_m) 각각은 전압 생성부(150)로부터 출력되는 제2 초기화 전압(VINT2)을 동일 행의 화소들(PX)에게 전달한다.
화소(PXij)는 발광 소자 및 데이터 전압(Dj)에 기초하여 발광 소자로 흐르는 전류의 크기를 제어하는 구동 TFT(Thin File Transistor)를 포함한다. 데이터 전압(Dj)은 데이터 구동부(130)에서 출력되며 데이터선(DL_j)을 통해 화소(PXij)에서 수신된다. 발광 소자는 예컨대 유기 발광 다이오드일 수 있다. 발광 소자가 구동 TFT로부터 수신되는 전류의 크기에 대응하는 밝기로 발광함으로써, 화소(PXij)는 데이터 전압(Dj)에 대응하는 계조를 표현할 수 있다. 화소(PX)는 풀 컬러를 표시할 수 있는 단위 화소의 일부, 예컨대, 부화소에 대응될 수 있다. 화소(PXij)는 적어도 하나의 스위칭 TFT 및 적어도 하나의 커패시터를 더 포함할 수 있다. 화소(PXij)에 대하여 아래에서 더욱 자세히 설명한다.
전압 생성부(150)는 화소(PXij)의 구동에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(150)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 및 제2 초기화 전압(VINT2)을 생성할 수 있다. 제1 구동 전압(ELVDD)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)과 제2 구동 전압(ELVSS)의 차이는 화소(PX)의 발광 소자가 발광하는데 필요한 문턱 전압보다 작을 수 있다.
도 1에 도시되지 않았지만, 전압 생성부(150)는 화소(PXij)의 스위칭 트랜지스터를 제어하기 위한 제1 게이트 전압(VGH) 및 제2 게이트 전압(VGL)을 생성하여 게이트 구동부(120)에 제공할 수 있다. 제1 게이트 전압(VGH)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 오프되고, 제2 게이트 전압(VGL)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 온될 수 있다. 제1 게이트 전압(VGH)은 게이트 오프 전압으로 지칭되고, 제2 게이트 전압(VGL)은 게이트 온 전압으로 지칭될 수 있다. 화소(PXij)의 스위칭 트랜지스터들은 p형 MOSFET일 수 있으며, 제1 게이트 전압(VGH)의 레벨은 제2 게이트 전압(VGL)의 레벨보다 높을 수 있다. 도 1에 도시되지 않았지만, 전압 생성부(150)는 감마 기준 전압들을 생성하여 데이터 구동부(130)에 제공할 수도 있다.
타이밍 제어부(140)는 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어함으로써, 표시부(110)를 제어할 수 있다. 표시부(110)의 화소들(PX)은 프레임 기간 마다 새로운 데이터 전압(D)을 수신하고, 데이터 전압(D)에 대응하는 휘도로 발광함으로써 한 프레임의 영상 소스 데이터(RGB)에 대응하는 영상을 표시할 수 있다. 일 실시예에 따르면, 한 프레임 기간은 게이트 초기화 기간, 데이터 기입 및 애노드 초기화 기간, 및 발광 기간을 포함할 수 있다. 초기화 기간에는 제2 스캔 신호(GI)와 동기화하여 제1 초기화 전압(VINT1)이 화소들(PX)에 인가될 수 있다. 데이터 기입 및 애노드 초기화 기간에는 제1 스캔 신호(GW)와 동기화하여 데이터 전압(D)이 화소들(PX)에 제공되고 제3 스캔 신호(GB)와 동기화하여 제2 초기화 전압(VINT2)이 화소들(PX)에 인가될 수 있다. 발광 기간에는 표시부(110)의 화소들(PX)이 발광한다.
타이밍 제어부(140)는 외부로부터 영상 소스 데이터(RGB)와 제어신호(CONT)를 수신한다. 타이밍 제어부(140)는 표시부(110) 및 화소들(PX)의 특성 등을 기초로 영상 소스 데이터(RGB)를 영상 데이터(DATA)로 변환할 수 있다. 타이밍 제어부(1400는 영상 데이터(DATA)를 데이터 구동부(130)에 제공할 수 있다.
제어신호(CONT)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 등을 포함할 수 있다. 타이밍 제어부(140)는 제어신호(CONT)를 이용하여 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(140)는 1 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 영상 소스 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(140)는 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 및 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 주사 기간의 시작 시점에 첫 번째 스캔 신호를 생성하는 게이트 구동부(120)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(120)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트 시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(120)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(130)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력을 제어한다. 한편, 데이터 구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(120)는 전압 생성부(150)로부터 제공되는 제1 및 제2 게이트 전압(VGH, VGL)을 이용하여 타이밍 제어부(140)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 제1 스캔 신호들(GW_1 내지 GW_m), 제2 스캔 신호들(GI_1 내지 GI_m), 및 제3 스캔 신호들(GB_1 내지 GB_m)을 순차적으로 생성한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 제어부(140)로부터 공급되는 영상 데이터(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(130)는 병렬 데이터 체계의 데이터로 변환할 때, 영상 데이터(DATA)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(130)는 데이터선들(DL_1 내지 DL_n)을 통해 데이터 전압(D1 내지 Dn)을 화소들(PX)에 제공한다. 화소들(PX)은 제1 스캔 신호들(GW_1 내지 GW_m)에 응답하여 데이터 전압(D1 내지 Dn)을 수신한다.
도 2는 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 2를 참조하면, 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i)을 각각 전달하는 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i), 및 데이터 전압(Dj)을 전달하는 데이터선(DL_j), 발광 제어 신호(EM_i)를 전달하는 발광 제어선(EML_i)에 연결된다. 화소(PXij)는 제1 구동 전압(ELVDD)을 전달하는 전원선(PL_j), 제1 초기화 전압(VINT1)을 전달하는 제1 전압선(VL1_i) 및 제2 초기화 전압(VINT2)을 전달하는 제2 전압선(VL2_i)에 연결된다. 화소(PXij)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다. 화소(PXij)는 도 1의 화소(PXij)에 대응할 수 있다.
제1 스캔선(GWL_i)은 도 1의 제1 스캔선(SL1_i)에 대응하고, 제2 스캔선(GIL_i)은 도 1의 제2 스캔선(SL2_i)에 대응하고, 제3 스캔선(GBL_i)은 도 1의 제2 스캔선(SL2_i+1)에 대응한다.
화소(PXij)는 발광 소자(OLED), 제1 내지 제7 TFT(T1 내지 T7), 저장 커패시터(Cst) 및 차폐 커패시터(Csh)를 포함한다. 발광 소자(OLED)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
제1 TFT(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 TFT(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다. 제3 TFT(T3)는 서로 직렬로 연결되는 제1 보상 TFT(T3a)와 제2 보상 TFT(T3b)를 포함한다.
제1 TFT(T1)는 구동 TFT로 지칭되고, 제2 TFT(T2)는 스캔 TFT로 지칭되고, 제3 TFT(T3)는 보상 TFT로 지칭되고, 제4 TFT(T4)는 게이트 초기화 TFT로 지칭되고, 제5 TFT(T5)는 제1 발광 제어 TFT로 지칭되고, 제6 TFT(T6)는 제2 발광 제어 TFT로 지칭되고, 제7 TFT(T7)는 애노드 초기화 TFT로 지칭될 수 있다.
저장 커패시터(Cst)는 전원선(PL_j)과 구동 TFT(T1)의 게이트 사이에 연결된다. 저장 커패시터(Cst)는 전원선(PL_j)에 연결되는 상부 전극, 및 구동 TFT(T1)의 게이트에 연결되는 하부 전극을 가질 수 있다.
구동 TFT(T1)는 게이트-소스 전압에 따라 전원선(PL_j)에서 발광 소자(OLED)로 흐르는 전류(Id)의 크기를 제어할 수 있다. 구동 TFT(T1)는 저장 커패시터(Cst)의 하부 전극에 연결되는 게이트, 제1 발광 제어 TFT(T5)를 통해 전원선(PL_j)에 연결되는 소스, 제2 발광 제어 TFT(T6)를 통해 발광 소자(OLED)에 연결되는 드레인을 가질 수 있다.
구동 TFT(T1)는 게이트-소스 전압에 따라 구동 전류(Id)를 발광 소자(OLED)에 출력할 수 있다. 구동 전류(Id)의 크기는 구동 TFT(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 발광 소자(OLED)는 구동 TFT(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다.
스캔 TFT(T2)는 제1 스캔 신호(GW_i)에 응답하여 데이터 전압(Dj)을 구동 TFT(T1)의 소스에 전달한다. 스캔 TFT(T2)는 제1 스캔선(GWL_i)에 연결되는 게이트, 데이터선(GL_j)에 연결되는 소스, 및 구동 TFT(T1)의 소스에 연결되는 드레인을 가질 수 있다.
제1 및 제2 보상 TFT들(T3a, T3b)은 구동 TFT(T1)의 드레인과 게이트 사이에 직렬로 연결되며, 제1 스캔 신호(GW_i)에 응답하여 구동 TFT(T1)의 드레인과 게이트를 서로 연결한다. 제1 및 제2 보상 TFT들(T3a, T3b) 사이의 노드는 플로팅 노드(FN)로 지칭한다. 제1 보상 TFT(T3a)는 제1 스캔선(GWL_i)에 연결되는 게이트, 플로팅 노드(FN)에 연결되는 소스, 및 구동 TFT(T1)의 게이트에 연결되는 드레인을 가질 수 있다. 제2 보상 TFT(T3b)는 제1 스캔선(GWL_i)에 연결되는 게이트, 구동 TFT(T1)의 드레인에 연결되는 소스, 및 플로팅 노드(FN)에 연결되는 드레인을 가질 수 있다.
차폐 커패시터(Csh)는 플로팅 노드(FN)와 제2 전압선(VL2_i) 사이에 연결된다. 차폐 커패시터(Csh)는 제2 전압선(VL2_i)에 연결되는 상부 전극, 및 플로팅 노드(FN)에 연결되는 하부 전극을 가질 수 있다. 차폐 커패시터(Csh)의 상부 전극은 제2 전압선(VL2_i)의 일부일 수 있다.
차폐 커패시터(Csh)가 없다면, 플로팅 노드(FN)는 제1 및 제2 보상 TFT들(T3a, T3b)이 턴 오프될 때 플로팅 되기 때문에, 주변 신호선들의 전압 변동에 의해 플로팅 노드(FN)의 전위가 흔들리게 되고, 저장 커패시터(Cst)에 저장된 전하는 제1 및 제2 보상 TFT들(T3a, T3b)을 통해 서서히 누설되는 문제가 발생하였다.
본 실시예에 따르면, 제1 및 제2 보상 TFT들(T3a, T3b)이 턴 오프되더라도, 차폐 커패시터(Csh)의 상부 전극에는 제2 초기화 전압(VINT2)이 항상 인가되므로, 플로팅 노드(FN)의 전압은 차폐 커패시터(Csh)에 의해 유지될 수 있다. 플로팅 노드(FN)와 다른 신호선들 사이에 기생 커패시턴스는 존재한다. 다른 신호선들의 전압이 변동하더라도, 차폐 커패시터(Csh)에 의해 플로팅 노드(FN)의 전압 변동은 현저하게 감소될 수 있다.
게이트 초기화 TFT(T4)는 제2 스캔 신호(GI_i)에 응답하여 제1 초기화 전압(VINT1)을 구동 TFT(T1)의 게이트에 인가한다. 게이트 초기화 TFT(T4)는 제2 신호선(GIL_i)에 연결되는 게이트, 구동 TFT(T1)의 게이트에 연결되는 소스, 및 제1 전압선(VL1_i)에 연결되는 드레인을 가질 수 있다.
도 2에 도시된 바와 같이, 게이트 초기화 TFT(T4)는 구동 TFT(T1)의 게이트와 제1 전압선(VL1_i) 사이에서 서로 직렬로 연결되는 제1 초기화 TFT(T4a) 및 제2 초기화 TFT(T4b)를 포함할 수 있다. 제1 초기화 TFT(T4a)는 제2 신호선(GIL_i)에 연결되는 게이트, 구동 TFT(T1)의 게이트에 연결되는 소스, 및 제2 초기화 TFT(T4b)의 소스에 연결되는 드레인을 가질 수 있다. 제2 초기화 TFT(T4b)는 제2 신호선(GIL_i)에 연결되는 게이트, 제1 초기화 TFT(T4a)의 드레인에 연결되는 소스, 및 제1 전압선(VL1_i)에 연결되는 드레인을 가질 수 있다.
애노드 초기화 TFT(T7)는 제3 스캔 신호(GB_i)에 응답하여 제2 초기화 전압(VINT2)을 발광 소자(OLED)의 애노드에 인가한다. 애노드 초기화 TFT(T7)는 제2 신호선(GBL_i)에 연결되는 게이트, 발광 소자(OLED)의 애노드에 연결되는 소스, 및 제2 전압선(VL2_i)에 연결되는 드레인을 가질 수 있다.
제1 발광 제어 TFT(T5)는 발광 제어 신호(EM_i)에 응답하여 전원선(PL_j)과 구동 TFT(T1)의 소스를 서로 접속할 수 있다. 제1 발광 제어 TFT(T5)는 발광 제어선(EML_i)에 연결되는 게이트, 전원선(PL_j)에 연결되는 소스, 및 구동 TFT(T1)의 소스에 연결되는 드레인을 가질 수 있다.
제2 발광 제어 TFT(T6)는 발광 제어 신호(EM_i)에 응답하여 구동 TFT(T1)의 드레인과 발광 소자(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 TFT(T6)는 발광 제어선(EML_i)에 연결되는 게이트, 구동 TFT(T1)의 드레인에 연결되는 소스, 및 발광 소자(OLED)의 애노드에 연결되는 드레인을 가질 수 있다.
제2 스캔 신호(GI_i)는 이전 행의 제1 스캔 신호(GW_i-1)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(GB_i)는 제1 스캔 신호(GW_i)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제3 스캔 신호(GB_i)는 다음 행의 제1 스캔 신호(GW_i+1)와 실질적으로 동기화될 수 있다.
이하에서 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.
우선, 하이 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 TFT(T5)와 제2 발광 제어 TFT(T6)가 턴 오프되고, 구동 TFT(T1)는 구동 전류(Id)의 출력을 멈추고, 발광 소자(OLED)는 발광을 멈춘다.
이후, 로우 레벨의 제2 스캔 신호(GI_i)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 TFT(T4)가 턴 온되며, 제1 초기화 전압(VINT1)은 구동 TFT(T1)의 게이트, 즉, 저장 커패시터(Cst)의 하부 전극에 인가된다. 저장 커패시터(Cst)에는 구동 전압(ELVDD)과 제1 초기화 전압(VINT1)의 차(ELVDD-VINT1)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(GW_i)가 수신되는 데이터 기입 기간 동안, 스캔 TFT(T2)와 보상 TFT(T3)가 턴 온되며, 데이터 전압(Dj)은 구동 TFT(T1)의 소스에 수신된다. 보상 TFT(T3)에 의해 구동 TFT(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 TFT(T1)의 게이트 전압은 제1 초기화 전압(VINT1)에서 상승한다. 구동 TFT(T1)의 게이트 전압이 데이터 전압(Dj)에서 구동 TFT(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dj - |Vth|)과 동일해지면, 구동 TFT(T1)이 턴 오프되면서 구동 TFT(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 저장 커패시터(Cst)에는 구동 전압(ELVDD)과 데이터 보상 전압(Dj - |Vth|)의 차(ELVDD- Dj + |Vth|)가 저장된다.
또한, 로우 레벨의 제3 스캔 신호(GB_i)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 TFT(T7)가 턴 온되며, 제2 초기화 전압(VINT2)은 발광 소자(OLED)의 애노드에 인가된다. 제2 초기화 전압(VINT2)을 발광 소자(OLED)의 애노드에 인가하여 발광 소자(OLED)를 완전히 비발광시킴으로써, 발광 소자(OLED)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
제2 초기화 전압(VINT2)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높고, 제2 구동 전압(ELVSS)에서 발광 소자(OLED)의 문턱 전압만큼 높은 전압 레벨보다는 낮을 수 있다. 발광 소자(OLED)는 상대적으로 큰 크기를 갖기 때문에, 상당히 큰 커패시턴스를 갖는다. 게다가, 제1 초기화 전압(VINT1)의 레벨은 너무 낮기 때문에, 다음 프레임에 발광 소자(OLED)는 상당한 지연 시간 후에 발광하기 시작한다. 그러나, 본 실시예에 따르면, 제1 초기화 전압(VINT1)의 레벨보다 높은 레벨을 갖는 제2 초기화 전압(VINT2)으로 발광 소자(OLED)의 애노드를 초기화함으로써, 다음 프레임에 발광 소자(OLED)는 빠른 시간 내에 발광하기 시작할 수 있다. 즉, 발광 지연 문제가 해소될 수 있다.
제1 스캔 신호(GW_i)와 제3 스캔 신호(GB_i)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
우선, 로우 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 TFT(T5)와 제2 발광 제어 TFT(T6)가 턴 온되고, 구동 TFT(T1)는 저장 커패시터(Cst)에 저장되었던 전압, 즉, 구동 TFT(T1)의 소스-게이트 전압(ELVDD- Dj + |Vth|)에서 구동 TFT(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD-Dj)에 대응하는 구동 전류(Id)를 출력하고, 발광 소자(OLED)는 구동 전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
도 3은 기판 상에 구현한 도 2의 화소의 예시적인 평면도를 도시한다. 도 4a 및 도 4b는 도 3의 화소를 Ⅳa-Ⅳa' 및 Ⅳb-Ⅳb'을 따라 절취한 예시적인 단면도들을 각각 도시한다.
도 2, 도 3, 도 4a 및 도 4b를 함께 참조한다. 도 3에는 서로 행 방향(x)으로 인접한 2개의 화소(PXij, PXi(j+1))가 도시된다. 화소(PXij)는 도 1 및 도 2의 화소(PXij)에 대응할 수 있다. 도 3에서, 행 방향(x)은 제1 방향으로 지칭하고, 열 방향(y)은 제2 방향으로 지칭될 수 있다. 도 3, 도 4a 및 도 4b에 도시되는 평면도 및 단면도는 화소(PXij)를 예시적으로 도시한 것이며, 본 발명의 사상의 범위 내에서 변경될 수 있다.
도 4a 및 도 4b를 참조하면, 유기 발광 표시 장치(도 1의 100)는 기판(SUB), 기판(SUB) 상의 반도체층(도 3의 ACT), 반도체층(ACT) 상의 제1 도전층(도 3의 CON1), 제1 도전층(CON1) 상의 제2 도전층(도 3의 CON2), 제2 도전층(CON2) 상의 제3 도전층(도 3의 CON3), 및 제3 도전층(CON3) 상의 제4 도전층(CON4)를 포함한다. 유기 발광 표시 장치(100)는 반도체층(ACT)과 제1 도전층(CON1) 사이의 제1 절연층(INS1), 제1 도전층(CON1)과 제2 도전층(CON2) 사이의 제2 절연층(INS2), 제2 도전층(CON2)과 제3 도전층(CON3) 사이의 제3 절연층(INS3), 및 제3 도전층(CON3)과 제4 도전층(CON4) 사이의 제4 절연층(INS4)을 포함한다.
제1 도전층(CON1)은 제1 게이트 전극층으로 지칭되고, 제2 도전층(CON2)은 제2 게이트 전극층으로 지칭되고, 제3 도전층(CON3)은 제1 소스/드레인 전극층으로 지칭되고, 제4 도전층(CON4)은 제1 화소 전극층으로 지칭될 수 있다. 제1 절연층(INS1)은 제1 게이트 절연층으로 지칭되고, 제2 절연층(INS2)은 제2 게이트 절연층으로 지칭되고, 제3 절연층(INS3)은 층간 절연층으로 지칭되고, 제4 절연층(INS4)은 평탄화층으로 지칭될 수 있다.
유기 발광 표시 장치(100)는 기판(SUB) 상에 행 방향(x)과 열 방향(y)으로 배열되는 복수의 화소들(PX)을 포함한다. 복수의 화소들(PX)은 2개의 화소(PXij, PXi(j+1))를 포함한다. 화소(PXij)는 도 1 및 도 2를 참조로 앞에서 설명되었으며, 반복하여 설명하지 않는다.
유기 발광 표시 장치(100)는 기판(SUB) 상에서 행 방향(x)으로 연장되는 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 제1 전압선들(VL1_1 내지 VL1_m), 및 제2 전압선들(VL2_1 내지 VL2_m)을 포함한다. 유기 발광 표시 장치(100)는 기판(SUB) 상에서 열 방향(y)으로 연장되는 데이터선들(DL_1 내지 DL_n), 및 전원선들(PL_1 내지 PL_n)을 포함한다.
제1 스캔선들(SL1_1 내지 SL1_m)은 제1 스캔선들(GWL_1 내지 GWL_m)에 각각 대응하고, 제2 스캔선들(SL2_1 내지 SL2_m)은 제2 스캔선들(GIL_1 내지 GIL_m)에 각각 대응하고, 제2 스캔선들(SL2_2 내지 SL2_m+1)은 제3 스캔선들(GBL_1 내지 GBL_m)에 각각 대응한다. 제1 스캔선(SL1_i)는 제1 스캔선(GWL_i)의 기능을 물리적으로 구현할 수 있고, 제2 스캔선(SL2_i)는 제2 스캔선(GIL_i)와 제3 스캔선(SBL_i-1)의 기능을 물리적으로 구현할 수 있다.
도 3을 참조하면, 제1 내지 제7 TFT(T1 내지 T7)가 도시된다. 제1 내지 제6 TFT(T1 내지 T6)는 화소(PXij)에 포함되지만, 제7 TFT(T7)는 이전 행의 화소(PX(i-1)j)에 포함된다. 도 3에 도시되지 않았지만, 화소(PXij) 역시 화소(PX(i-1)j)의 제7 TFT(T7)에 대응하는 제7 TFT(도 3에 미 도시, T7)를 포함한다. 화소(PXij)의 제7 TFT(도 3에 미 도시, T7)는 제6 TFT(T6)에 연결되도록 배치되고, 제3 스캔선(도 3에 미 도시, GBL_i)을 따라 전달되는 제3 스캔 신호(GB_i)에 의해 제어될 것임을 쉽게 이해할 수 있을 것이다.
화소(PXij)는 제1 내지 제7 TFT(T1 내지 T7), 저장 커패시터(Cst), 및 차폐 커패시터(Csh)를 포함한다. 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 제1 전압선(VL1_i), 제2 전압선(VL2_i), 데이터선(DL_j), 및 전원선(PL_j)에 연결된다. 화소(PXij)의 제7 TFT(도 3에 미 도시, T7)는 제3 스캔선(도 3에 미 도시, SL2_i+1) 및 제2 전압선(도 3에 미 도시, VL2_i+1)에 연결된다.
제1 내지 제7 TFT(T1 내지 T7)는 반도체층(ACT)을 따라 배열되며, 반도체층(ACT)은 다양한 형상으로 굴곡되어 배치된다. 반도체층(ACT)은 폴리 실리콘 또는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 포함하는 산화물, 또는 이들의 복합 산화물을 포함할 수 있다. 반도체층(ACT)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
반도체층(ACT)은 제1 내지 제7 TFT(T1 내지 T7) 각각의 채널 영역, 소스 영역 및 드레인 영역을 포함한다. 도 4a에 도시된 바와 같이, 반도체층(ACT)은 제1 TFT(T1)의 제1 소스 영역(T1s), 제1 드레인 영역(T1d), 및 제1 소스 영역(T1s)과 제1 드레인 영역(T1d) 사이의 제1 채널 영역(T1c)을 포함한다.
도 4b에 도시된 바와 같이, 반도체층(ACT)은 제1 보상 TFT(T3a)의 제1 보상 채널 영역(T3ac), 제2 보상 TFT(T3b)의 제2 보상 채널 영역(T3bc), 및 제1 및 제2 보상 채널 영역들(T3ac, T3bc) 사이에 위치하는 도전 영역(CR)을 포함한다. 도전 영역(CR)은 제1 보상 TFT(T3a)의 소스 영역(T3as)과 제2 보상 TFT(T3b)의 드레인 영역(T3ad)을 포함하며, 차폐 커패시터(Csh)의 하부 전극(Csh_bot)으로 기능할 수 있다. 반도체층(ACT)은 제1 보상 TFT(T3a)의 드레인 영역(T3ad)과 제2 보상 TFT(T3b)의 소스 영역(T3as)을 포함한다.
구동 TFT로 기능하는 제1 TFT(T1)의 제1 채널 영역은 굴곡되어 있으며, 오메가(Ω) 형상을 가질 수 있다. 제1 채널 영역을 굴곡된 형상으로 형성함으로써, 제1 채널 영역의 채널 길이를 길게 확보할 수 있다. 그에 따라, 제1 TFT(T1)의 게이트 전극에 인가되는 게이트 전압의 구동 범위(driving range)는 넓어지게 된다. 게이트 전압의 크기를 변화시켜 유기 발광 다이오드(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있으며, 유기 발광 표시 장치(100)의 해상도를 높이고 표시 품질을 향상시킬 수 있다. 제1 채널 영역은 '역S', 'S', 'M', 'W' 등과 같은 다양한 형상으로 변형될 수 있다.
제1 도전층(CON1)은 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 및 구동 TFT로 기능하는 제1 TFT(T1)의 제1 게이트 전극(도 4a의 T1g)을 포함한다. 도 3에 도시되지 않았지만, 제1 도전층(CON1)은 제3 스캔선(SL2_i+1)을 포함한다.
제1 스캔선(SL1_i)은 제2 TFT(T2)의 게이트 전극, 제1 보상 TFT(T3a)의 제1 보상 게이트 전극(도 4b의 T3ag), 제2 보상 TFT(T3b)의 제2 보상 게이트 전극(도 4b의 T3bg)을 포함한다. 제1 스캔선(SL1_i)은 전체적으로 행 방향(x)으로 연장되고, 열 방향(y)으로 돌출된 부분을 갖는다. 제1 스캔선(SL1_i)의 돌출된 부분은 제1 보상 TFT(T3a)의 제1 보상 게이트 전극(T3ag)으로 기능할 수 있다.
제2 스캔선(SL2_i)은 제1 초기화 TFT(T4a)의 제1 초기화 게이트 전극, 제2 초기화 TFT(T4b)의 제2 초기화 게이트 전극, 및 이전 행의 화소(PX(i-1)j)의 제7 TFT(T7)의 제7 게이트 전극을 포함한다. 제2 스캔선(SL2_i)은 전체적으로 행 방향(x)으로 연장된다. 도 3에 도시되지 않았지만, 제3 스캔선(SL2_i+1)은 다음 행의 화소(PX(i+1)j)의 제1 초기화 TFT(T4a)의 제1 초기화 게이트 전극, 다음 행의 화소(PX(i+1)j)의 제2 초기화 TFT(T4b)의 제2 초기화 게이트 전극, 및 화소(PXij)의 제7 TFT(T7)의 제7 게이트 전극을 포함할 것이다.
발광 제어선(EML_i)은 제5 TFT(T5)의 게이트 전극 및 제6 TFT(T6)의 게이트 전극을 포함한다. 발광 제어선(EML_i)은 전체적으로 행 방향(x)으로 연장된다.
제1 내지 제7 TFT(T1 내지 T7) 각각의 게이트 전극은 제1 내지 제7 TFT(T1 내지 T7) 각각의 채널 영역 중첩한다. 도 4a에 도시된 바 같이, 제1 TFT(T1)의 제1 게이트 전극(T1g)은 제1 TFT(T1)의 제1 채널 영역(T1c)와 중첩하고, 저장 커패시터(Cst)의 하부 전극(Csg_bot)으로 기능한다. 도 4b에 도시된 바 같이, 제1 보상 TFT(T3a)의 제1 보상 게이트 전극(T3ag), 및 제2 보상 TFT(T3b)의 제2 보상 게이트 전극(T3bg)은 각각 제1 보상 TFT(T3a)의 제1 보상 채널 영역(T3ac), 및 제2 보상 TFT(T3b)의 제2 보상 채널 영역(T3bc)과 중첩한다.
제2 도전층(CON2)은 차폐 커패시터(Csh)의 상부 전극(도 4b의 Csh_top)을 포함한다. 도 4b에 도시된 바와 같이, 차폐 커패시터(Csh)의 상부 전극(Csh_top)은 반도체층(ACT)의 도전 영역(CR)과 적어도 부분적으로 중첩한다.
제2 도전층(CON2)은 제1 전압선(VL1_i), 제2 전압선(VL2_i), 및 저장 커패시터(Cst)의 상부 전극(도 4a의 Cst_top)을 더 포함한다. 제1 전압선(VL1_i)은 제1 초기화 전압(VINT1)을 전달하고, 전체적으로 행 방향(x)으로 연장된다.
제2 전압선(VL2_i)은 제2 초기화 전압(VINT2)을 전달하고, 전체적으로 행 방향(x)으로 연장되지만, 반도체층(ACT)의 하부 전극(Csh_bot)과 중첩하도록 열 방향(-y)으로 돌출된 부분을 갖는다. 제2 전압선(VL2_i)의 돌출된 부분은 차폐 커패시터(Csh)의 상부 전극(Csh_top)으로 기능할 수 있다.
도 3 및 도 4a에 도시된 바와 같이, 저장 커패시터(Cst)의 상부 전극(Cst_top)은 적어도 부분적으로 하부 전극(Cst_bot)과 중첩한다. 상부 전극(Cst_top)은 행 방향(x)으로 연결되어 제3 전압선(VL3_i)을 형성할 수 있다. 열 방향(y)으로 연장되는 전원선들(PL_1 내지 PL_n)과 행 방향(x)으로 연장되는 상부 전극(Cst_top)은 복수의 제2 콘택 플러그들(c2)을 통해 서로 연결되어 메쉬 구조를 형성할 수 있다. 제1 구동 전압(ELVDD)은 메쉬 구조를 통해 표시부(110) 전체에 공급되므로, 화소들(PX)에 인가되는 제1 구동 전압(ELVDD)의 레벨 편차는 감소될 수 있다.
제1 도전층(CON1)에 포함되는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 및 발광 제어선(EML_i)은 행 방향(x)으로 연장되고, 제2 도전층(CON2)에 포함되는 제1 전압선(VL1_i), 및 제2 전압선(VL2_i)도 역시 행 방향(x)으로 연장된다. 도 3에 도시된 바와 같이, 열 방향(y)을 따라(도 3에서 아래 방향으로) 제1 전압선(VL1_i), 제2 스캔선(SL2_i), 제2 전압선(VL2_i), 제1 스캔선(SL1_i) 및 발광 제어선(EML_i)이 순서대로 배치된다. 제2 스캔선(SL2_i)은 제1 전압선(VL1_i)과 제2 전압선(VL2_i) 사이에서 행 방향(x)을 따라 연장되고, 제2 전압선(VL2_i)은 제2 스캔선(SL2_i)과 제1 스캔선(SL1_i) 사이에서 행 방향(x)으로 따라 연장된다.
제3 도전층(CON3)은 데이터선(DL_j) 및 전원선(PL_j)을 포함한다. 데이터선(DL_j)은 전체적으로 열 방향(y)으로 연장되고, 전원선(PL_j)도 역시 전체적으로 열 방향(y)으로 연장된다. 데이터선(DL_j)은 제1 콘택 플러그(c1)를 통해 반도체층(ACT)의 제2 TFT(T2)의 소스 영역에 전기적으로 연결된다. 전원선(PL_j)은 제2 콘택 플러그(c2)를 통해 제2 도전층(CON2)의 상부 전극(Cst_top)에 전기적으로 연결되고, 제3 콘택 플러그(c3)를 통해 반도체층(ACT)의 제5 TFT(T5)의 소스 영역에 전기적으로 연결된다.
제3 도전층(CON3)은 복수의 연결 전극들(CE_T1g, CE_T7, CE_T4, CE_OLED)을 포함한다. 도 4a 및 도 4b에 도시된 바와 같이, 게이트 연결 전극(CE_T1g)은 제4 및 제5 콘택 플러그(c4, c5)를 포함하며, 제1 도전층(CON1)의 제1 TFT(T1)의 제1 게이트 전극(T1g)과 반도체층(ACT)의 제1 보상 TFT(T3a)의 드레인 영역(T3ad)을 서로 전기적으로 연결한다.
제1 초기화 연결 전극(CE_T4)은 제8 및 제9 콘택 플러그(c8, c9)를 포함하며, 반도체층(ACT)의 제4 TFT(T4)의 드레인 영역과 제2 도전층(CON2)의 제1 전압선(VL1_i)을 서로 전기적으로 연결한다. 제2 초기화 연결 전극(CE_T7)은 제6 및 제7 콘택 플러그(c6, c7)를 포함하며, 제2 도전층(CON2)의 제2 전압선(VL2_i)과 반도체층(ACT)의 제7 TFT(T7)의 드레인 영역을 서로 전기적으로 연결한다. 중간 연결 전극(CE_OLED)은 제6 TFT(T6)의 드레인 영역에 연결되는 제10 콘택 플러그(c10)를 포함한다. 중간 연결 전극(CE_OLED)에는 제11 콘택 플러그(c11)가 연결되며, 제11 콘택 플러그(c11)는 중간 연결 전극(CE_OLED)과 발광 소자(OLED)의 애노드 전극(OLEDa)를 서로 전기적으로 연결한다.
제4 도전층(CON4)은 발광 소자(OLED)의 애노드 전극(도 4a 및 도 4b의 OLEDa)을 포함한다. 애노드 전극(OLEDa)은 제10 및 제11 콘택 플러그(c10, c11) 및 중간 연결 전극(CE_OLED)을 통해 제6 TFT(T6)의 드레인 영역에 전기적으로 연결된다. 도시되지 않았지만, 발광 소자(OLED)의 애노드 전극(OLEDa) 상에 유기 발광층 및 공통 전극이 배치될수 있으며, 유기 발광층은 애노드 전극(OLEDa)과 공통 전극 사이에 흐르는 전류에 의해 발광할 수 있다.
도 3에 도시된 바와 같이, 반도체층(ACT)의 도전 영역(CR)은 다음 열의 데이터선(DL_j+1)에 가깝게 위치한다. 데이터선(DL_j+1)에는 한 프레임 동안 m개의 데이터 전압들(D1 내지 Dm)이 인가되므로, 데이터선(DL_j+1)의 전압 레벨은 매우 빨리 변한다. 데이터선(DL_j) 역시 도전 영역(CR)에 인접하게 위치하며, 데이터선(DL_j)의 전압 레벨 역시 빠르게 변한다. 이와 같은 도전 영역(CR) 주변의 도전체의 전압 레벨이 빠르고 크게 변하더라도, 도전 영역(CR)의 전압 레벨은 차폐 커패시터(Csh)에 의해 유지되므로, 제3 TFT(T3)의 플로팅 노드(FN)의 전압 레벨이 주변 도전체의 전압 변동에 연동하여 변하는 현상이 방지되거나 적어도 완화될 수 있다.
도 5는 다른 실시예에 따른 화소의 등가 회로도를 도시한다.
도 5를 참조하면, 도 5의 화소(PXij)는 차폐 커패시터(Csh)를 제외하고 도 2의 화소(PXij)와 실질적으로 동일하다. 차이점을 중심으로 설명하고, 공통되는 부분에 대해서는 설명을 생략한다.
차폐 커패시터(Csh)는 플로팅 노드(FN)와 전원선(PL_j) 사이에 연결된다. 차폐 커패시터(Csh)는 전원선(PL_j)에 연결되는 상부 전극, 및 플로팅 노드(FN)에 연결되는 하부 전극을 가질 수 있다. 차폐 커패시터(Csh)의 상부 전극은 전원선(PL_j)에 연결될 수 있다.
차폐 커패시터(Csh)가 없다면, 플로팅 노드(FN)는 제1 및 제2 보상 TFT들(T3a, T3b)이 턴 오프될 때 플로팅 되기 때문에, 주변 신호선들의 전압 변동에 의해 플로팅 노드(FN)의 전위가 흔들리게 되고, 저장 커패시터(Cst)에 저장된 전하는 제1 및 제2 보상 TFT들(T3a, T3b)을 통해 서서히 누설되는 문제가 발생하였다.
본 실시예에 따르면, 제1 및 제2 보상 TFT들(T3a, T3b)이 턴 오프되더라도, 차폐 커패시터(Csh)의 상부 전극에는 제1 구동 전압(ELVDD)이 항상 인가되므로, 플로팅 노드(FN)의 전압은 차폐 커패시터(Csh)에 의해 유지될 수 있다. 플로팅 노드(FN)와 다른 신호선들 사이에 기생 커패시턴스는 존재한다. 다른 신호선들의 전압이 변동하더라도, 차폐 커패시터(Csh)에 의해 플로팅 노드(FN)의 전압 변동은 현저하게 감소될 수 있다.
도 6은 기판 상에 구현한 도 5의 화소의 예시적인 평면도를 도시한다. 도 8은 도 7의 화소를 Ⅶ -Ⅶ '을 따라 절취한 예시적인 단면도를 도시한다. 도 9a 내지 도 9d는 도 7의 반도체층 및 제1 내지 제3 도전층 각각의 평면도를 도시한다.
도 5, 도 6, 및 도 7를 함께 참조한다. 화소(PXij)는 도 1 및 도 5의 화소(PXij)에 대응할 수 있다. 도 6에서, 행 방향(x)은 제1 방향으로 지칭하고, 열 방향(y)은 제2 방향으로 지칭될 수 있다. 도 6, 및 도 7에 도시되는 평면도 및 단면도는 화소(PXij)를 예시적으로 도시한 것이며, 본 발명의 사상의 범위 내에서 변경될 수 있다.
도 7을 참조하면, 유기 발광 표시 장치(도 1의 100)는 기판(SUB), 기판(SUB) 상의 반도체층(도 6의 ACT), 반도체층(ACT) 상의 제1 도전층(도 6의 CON1), 제1 도전층(CON1) 상의 제2 도전층(도 6의 CON2), 제2 도전층(CON2) 상의 제3 도전층(도 6의 CON3), 및 제3 도전층(CON3) 상의 제4 도전층(CON4)를 포함한다. 유기 발광 표시 장치(100)는 반도체층(ACT)과 제1 도전층(CON1) 사이의 제1 절연층(INS1), 제1 도전층(CON1)과 제2 도전층(CON2) 사이의 제2 절연층(INS2), 제2 도전층(CON2)과 제3 도전층(CON3) 사이의 제3 절연층(INS3), 및 제3 도전층(CON3)과 제4 도전층(CON4) 사이의 제4 절연층(INS4)을 포함한다.
유기 발광 표시 장치(100)는 기판(SUB) 상에 행 방향(x)과 열 방향(y)으로 배열되는, 화소(PXij)와 같은 복수의 화소들(PX)을 포함한다. 화소(PXij)는 도 1 및 도 5을 참조로 앞에서 설명되었으며, 반복하여 설명하지 않는다.
유기 발광 표시 장치(100)는 기판(SUB) 상에서 행 방향(x)으로 연장되는 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 제1 전압선들(VL1_1 내지 VL1_m), 및 제2 전압선들(VL2_1 내지 VL2_m)을 포함한다. 유기 발광 표시 장치(100)는 기판(SUB) 상에서 열 방향(y)으로 연장되는 데이터선들(DL_1 내지 DL_n), 및 전원선들(PL_1 내지 PL_n)을 포함한다.
도 6을 참조하면, 제1 내지 제7 TFT(T1 내지 T7)가 도시된다. 제1 내지 제6 TFT(T1 내지 T6)는 화소(PXij)에 포함되지만, 제7 TFT(T7)는 이전 행의 화소(PX(i-1)j)에 포함된다. 도 7에 도시되지 않았지만, 화소(PXij)는 화소(PX(i-1)j)의 제7 TFT(T7)에 대응하는 제7 TFT(도 6에 미 도시, T7)를 포함한다. 화소(PXij)의 제7 TFT(도 6에 미 도시, T7)는 제6 TFT(T6)에 연결되도록 배치되고, 제3 스캔선(도 7에 미 도시, GBL_i)을 따라 전달되는 제3 스캔 신호(GB_i)에 의해 제어된다.
화소(PXij)는 제1 내지 제7 TFT(T1 내지 T7), 저장 커패시터(Cst), 및 차폐 커패시터(Csh)를 포함한다. 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 제1 전압선(VL1_i), 제2 전압선(VL2_i), 데이터선(DL_j), 및 전원선(PL_j)에 연결된다. 화소(PXij)의 제7 TFT(도 6에 미 도시, T7)는 제3 스캔선(도 6에 미 도시, SL2_i+1) 및 제2 전압선(도 6에 미 도시, VL2_i+1)에 연결된다.
제1 내지 제7 TFT(T1 내지 T7)는 반도체층(ACT)을 따라 배열되며, 반도체층(ACT)은 다양한 형상으로 굴곡되어 배치된다. 반도체층(ACT)은 제1 내지 제7 TFT(T1 내지 T7) 각각의 채널 영역, 소스 영역 및 드레인 영역을 포함한다. 도 7에 도시된 바와 같이, 반도체층(ACT)은 제1 보상 TFT(T3a)의 제1 보상 채널 영역(T3ac), 제2 보상 TFT(T3b)의 제2 보상 채널 영역(T3bc), 및 제1 및 제2 보상 채널 영역들(T3ac, T3bc) 사이에 위치하는 도전 영역(CR)을 포함한다. 도전 영역(CR)은 제1 보상 TFT(T3a)의 소스 영역(T3as)과 제2 보상 TFT(T3b)의 드레인 영역(T3ad)을 포함하며, 차폐 커패시터(Csh)의 하부 전극(Csh_bot)으로 기능할 수 있다. 반도체층(ACT)은 제1 보상 TFT(T3a)의 드레인 영역(T3ad)과 제2 보상 TFT(T3b)의 소스 영역(T3as)을 포함한다.
제1 도전층(CON1)은 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 및 제1 TFT(T1)의 제1 게이트 전극을 포함한다. 도 6에 도시되지 않았지만, 제1 도전층(CON1)은 화소(PXij)에 연결되는 제3 스캔선(SL2_i+1)을 포함한다.
제1 스캔선(SL1_i)은 제2 TFT(T2)의 게이트 전극, 제1 보상 TFT(T3a)의 제1 보상 게이트 전극, 제2 보상 TFT(T3b)의 제2 보상 게이트 전극을 포함한다. 도 6에 도시된 바와 같이, 제1 스캔선(SL1_i)은 전체적으로 행 방향(x)으로 연장되고, 열 방향(y)으로 돌출되어 제1 보상 게이트 전극(도 7의 T3ag)으로 기능하는 부분을 갖는다.
제2 스캔선(SL2_i)은 제1 초기화 TFT(T4a)의 제1 초기화 게이트 전극, 제2 초기화 TFT(T4b)의 제2 초기화 게이트 전극, 및 이전 행의 화소(PX(i-1)j)의 제7 TFT(T7)의 제7 게이트 전극을 포함한다. 도 6에 도시되지 않았지만, 제3 스캔선(SL2_i+1)은 다음 행의 화소(PX(i+1)j)의 제1 초기화 게이트 전극과 제2 초기화 게이트 전극, 및 화소(PXij)의 제7 게이트 전극을 포함할 것이다. 발광 제어선(EML_i)은 제5 TFT(T5)의 제5 게이트 전극 및 제6 TFT(T6)의 제6 게이트 전극을 포함한다.
제2 도전층(CON2)은 차폐 커패시터(Csh)의 상부 전극(Csh_top)을 포함한다. 도 7에 도시된 바와 같이, 차폐 커패시터(Csh)의 상부 전극(Csh_top)은 반도체층(ACT)의 도전 영역(CR)과 적어도 부분적으로 중첩한다. 상부 전극(Csh_top)은 전원선(PL_j)과 전기적으로 연결되어 제1 구동 전압(ELVDD)을 수신한다.
제2 도전층(CON2)은 제1 전압선(VL1_i), 제2 전압선(VL2_i), 및 저장 커패시터(Cst)의 상부 전극(Cst_top)을 더 포함한다. 도 6에 도시된 바와 같이, 저장 커패시터(Cst)의 상부 전극(Cst_top)은 적어도 부분적으로 하부 전극(Cst_bot), 즉, 제1 TFT(T1)의 제1 게이트 전극과 중첩한다. 상부 전극(Cst_top)은 행 방향(x)으로 연결되어, 행 방향(x)으로 연장되는 제3 전압선(VL3_i)을 형성할 수 있다. 열 방향(y)으로 연장되는 전원선들(PL_1 내지 PL_n)과 행 방향(x)으로 연장되는 제3 전압선들(VL3_i)은 복수의 제2 콘택 플러그들(c2)을 통해 서로 연결되어 메쉬 구조를 형성할 수 있다.
제3 도전층(CON3)은 데이터선(DL_j) 및 전원선(PL_j)을 포함한다. 데이터선(DL_j)은 제1 콘택 플러그(c1)를 통해 반도체층(ACT)의 제2 TFT(T2)의 소스 영역에 전기적으로 연결된다. 전원선(PL_j)은 제2 콘택 플러그(c2)를 통해 제2 도전층(CON2)의 상부 전극(Cst_top)에 전기적으로 연결되고, 제3 콘택 플러그(c3)를 통해 반도체층(ACT)의 제5 TFT(T5)의 소스 영역에 전기적으로 연결된다.
제3 도전층(CON3)은 복수의 연결 전극들(CE_T1g, CE_T7, CE_T4, CE_OLED, CE_C)을 포함한다. 게이트 연결 전극(CE_T1g)은 제4 및 제5 콘택 플러그(c4, c5)를 포함하고, 제1 도전층(CON1)의 제1 게이트 전극(T1g)과 반도체층(ACT)의 제1 보상 TFT(T3a)의 드레인 영역(도 7의 T3ad)을 서로 전기적으로 연결한다.
제1 초기화 연결 전극(CE_T4)은 제8 및 제9 콘택 플러그(c8, c9)를 포함하고, 반도체층(ACT)의 제4 TFT(T4)의 드레인 영역과 제2 도전층(CON2)의 제1 전압선(VL1_i)을 서로 전기적으로 연결한다. 제2 초기화 연결 전극(CE_T7)은 제6 및 제7 콘택 플러그(c6, c7)를 포함하고, 제2 도전층(CON2)의 제2 전압선(VL2_i)과 반도체층(ACT)의 제7 TFT(T7)의 드레인 영역을 서로 전기적으로 연결한다. 중간 연결 전극(CE_OLED)은 제6 TFT(T6)의 드레인 영역에 연결되는 제10 콘택 플러그(c10)를 포함한다. 중간 연결 전극(CE_OLED)에는 제11 콘택 플러그(c11)가 연결되며, 제11 콘택 플러그(c11)는 중간 연결 전극(CE_OLED)과 발광 소자(OLED)의 애노드 전극(OLEDa)를 서로 전기적으로 연결한다.
커패시터 연결 전극(CE_C)은 제12 및 제13 콘택 플러그(c12, c13)를 포함한다. 커패시터 연결 전극(CE_C)은 제2 도전층(CON2)의 차폐 커패시터(Csh)의 상부 전극(Csh_top)과 제2 도전층(CON2)의 저장 커패시터(Cst)의 상부 전극(Cst_top)을 서로 전기적으로 연결한다. 저장 커패시터(Cst)의 상부 전극(Cst_top)은 제2 콘택 플러그(c2)를 통해 전원선(PL_j)에 연결되므로, 차폐 커패시터(Csh)의 상부 전극(Csh_top) 역시 전원선(PL_j)에 전기적으로 연결된다. 차폐 커패시터(Csh)의 상부 전극(Csh_top)에 제1 구동 전압(ELVDD)이 항상 인가된다.
제4 도전층(CON4)은 발광 소자(OLED)의 애노드 전극(도 7의 OLEDa)을 포함한다. 애노드 전극(OLEDa)은 제10 및 제11 콘택 플러그(c10, c11) 및 중간 연결 전극(CE_OLED)을 통해 제6 TFT(T6)의 드레인 영역에 전기적으로 연결된다. 도시되지 않았지만, 발광 소자(OLED)의 애노드 전극(OLEDa) 상에 유기 발광층 및 공통 전극이 배치될 수 있으며, 유기 발광층은 애노드 전극(OLEDa)과 공통 전극 사이에 흐르는 전류에 의해 발광할 수 있다.
도 6에 도시된 바와 같이, 반도체층(ACT)의 도전 영역(CR)은 주변의 도전체의 전압 레벨이 빠르고 크게 변하더라도, 도전 영역(CR)은 차폐 커패시터(Csh)에 의해 전압 레벨이 유지되므로, 제3 TFT(T3)의 플로팅 노드(FN)의 전압 레벨이 주변 도전체의 전압 변동에 연동하여 변하는 현상이 제거 또는 완화될 수 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

Claims (20)

  1. 제1 내지 제3 스캔 신호들 및 데이터 전압을 수신하고, 구동 전압을 전달하는 전원선과 제1 및 제2 초기화 전압들을 각각 전달하는 제1 및 제2 전압선들에 접속되는 화소에 있어서,
    발광 소자;
    게이트-소스 전압에 따라 상기 전원선에서 상기 발광 소자로 흐르는 전류의 크기를 제어하는 구동 TFT(Thin Film Transistor);
    상기 전원선과 상기 구동 TFT의 게이트 사이의 저장 커패시터;
    상기 제1 스캔 신호에 응답하여 상기 데이터 전압을 상기 구동 TFT의 소스에 전달하는 스캔 TFT;
    상기 제1 스캔 신호에 응답하여 동작하고, 상기 구동 TFT의 드레인과 게이트 사이에서 서로 직렬로 연결되는 제1 및 제2 보상 TFT들;
    상기 제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 구동 TFT의 게이트에 인가하는 게이트 초기화 TFT;
    상기 제3 스캔 신호에 응답하여 상기 제2 초기화 전압을 상기 발광 소자의 애노드에 인가하는 애노드 초기화 TFT; 및
    상기 제1 및 제2 보상 TFT들 사이의 플로팅 노드와 상기 전원선 또는 상기 제2 전압선 사이의 차폐 커패시터를 포함하는 화소.
  2. 제1 항에 있어서,
    상기 제1 보상 TFT의 제1 보상 채널 영역, 상기 제2 보상 TFT의 제2 보상 채널 영역, 및 상기 차폐 커패시터의 하부 전극으로서 상기 제1 및 제2 보상 채널 영역들 사이에 위치하는 도전 영역을 포함하는 반도체층;
    상기 제1 및 제2 보상 TFT들의 제1 및 제2 게이트 전극들을 포함하는 제1 도전층; 및
    상기 제1 도전층 상에 배치되고, 상기 반도체층의 상기 도전 영역과 적어도 부분적으로 중첩하는 상기 차폐 커패시터의 상부 전극을 포함하는 제2 도전층을 더 포함하는 화소.
  3. 제2 항에 있어서,
    상기 제1 도전층은 상기 저장 커패시터의 하부 전극, 및 상기 제1 내지 제3 스캔 신호들을 각각 전달하는 제1 내지 제3 스캔선들을 더 포함하고,
    상기 제2 도전층은 상기 저장 커패시터의 상부 전극, 및 상기 제1 및 제2 전압선들을 더 포함하고,
    상기 제1 내지 제3 스캔선들 및 상기 제1 및 제2 전압선들은 제1 방향으로 연장되는 화소.
  4. 제3 항에 있어서,
    상기 제2 도전층 상에 배치되고, 상기 전원선 및 상기 데이터 전압을 전달하는 데이터선을 포함하는 제3 도전층; 및
    상기 제3 도전층 상에 배치되고, 상기 발광 소자의 애노드 전극을 포함하는 제4 도전층을 더 포함하고,
    상기 전원선 및 상기 데이터선은 제2 방향으로 연장되는 화소.
  5. 제4 항에 있어서,
    상기 차폐 커패시터의 상기 상부 전극은 상기 제2 전압선의 일부인 화소.
  6. 제4 항에 있어서,
    상기 제3 도전층은 상기 제2 도전층의 상기 차폐 커패시터의 상기 상부 전극과 상기 제2 도전층의 상기 저장 커패시터의 상기 상부 전극을 서로 연결하는 제1 연결 전극을 더 포함하는 화소
  7. 제4 항에 있어서,
    상기 반도체층은 상기 애노드 초기화 TFT의 드레인 영역, 및 상기 게이트 초기화 TFT의 드레인 영역을 더 포함하고,
    상기 제3 도전층은,
    상기 제2 도전층의 상기 제2 전압선과 상기 반도체층의 상기 애노드 초기화 TFT의 드레인 영역을 서로 연결하는 제2 연결 전극; 및
    상기 제2 도전층의 상기 제1 전압선과 상기 반도체층의 상기 게이트 초기화 TFT의 드레인 영역을 서로 연결하는 제3 연결 전극을 더 포함하는 화소.
  8. 제4 항에 있어서,
    상기 제2 스캔선은 상기 제1 전압선과 상기 제2 전압선 사이에 배치되고, 상기 제2 전압선은 상기 제2 스캔선과 상기 제1 스캔선 사이에 배치되는 화소.
  9. 제1 항에 있어서,
    발광 제어 신호에 응답하여 상기 전원선과 상기 구동 TFT의 소스를 서로 접속하는 제1 발광 제어 TFT; 및
    상기 발광 제어 신호에 응답하여 상기 구동 TFT의 드레인과 상기 발광 소자의 애노드를 서로 접속하는 제2 발광 제어 TFT를 더 포함하는 화소.
  10. 제1 항에 있어서,
    상기 제2 초기화 전압의 레벨은 상기 제1 초기화 전압의 레벨보다 높은 화소.
  11. 제1 내지 제3 스캔 신호를 각각 전달하는 제1 내지 제3 스캔선, 발광 제어 신호를 전달하는 발광 제어선, 데이터 전압을 전달하는 데이터선, 구동 전압을 전달하는 전원선, 및 제1 및 제2 초기화 전압을 각각 전달하는 제1 및 제2 전압선에 접속되는 화소에 있어서,
    애노드, 및 캐소드를 갖는 발광 소자;
    상기 전원선에 연결되는 상부 전극, 및 하부 전극을 갖는 저장 커패시터;
    상기 저장 커패시터에 연결되는 게이트, 상기 전원선에 연결되는 소스, 및 드레인을 갖는 제1 TFT;
    상기 제1 스캔선에 연결되는 게이트, 상기 데이터선에 연결되는 소스, 및 상기 제1 TFT의 소스에 연결되는 드레인을 갖는 제2 TFT;
    상기 제1 스캔선에 연결되는 게이트, 플로팅 노드에 연결되는 소스, 및 상기 제1 TFT의 게이트에 연결되는 드레인을 갖는 제1 보상 TFT, 및 상기 제1 스캔선에 연결되는 게이트, 상기 제1 TFT의 드레인에 연결되는 소스, 및 상기 플로팅 노드에 연결되는 드레인을 갖는 제2 보상 TFT를 포함하는 제3 TFT;
    상기 제2 스캔선에 연결되는 게이트, 상기 제1 TFT의 게이트에 연결되는 소스, 및 상기 제1 전압선에 연결되는 드레인을 갖는 제4 TFT;
    상기 발광 제어선에 연결되는 게이트, 상기 전원선에 연결되는 소스, 및 상기 제1 TFT의 소스에 연결되는 드레인을 갖는 제5 TFT;
    상기 발광 제어선에 연결되는 게이트, 상기 제1 TFT의 드레인에 연결되는 소스, 및 상기 발광 소자의 애노드에 연결되는 드레인을 갖는 제6 TFT;
    상기 제3 스캔선에 연결되는 게이트, 상기 발광 소자의 애노드에 연결되는 소스, 및 상기 제2 전압선에 연결되는 드레인을 갖는 제7 TFT; 및
    상기 플로팅 노드에 연결되는 하부 전극, 및 상기 제2 초기화 전압 또는 상기 구동 전압이 인가되는 상부 전극을 갖는 차폐 커패시터를 포함하는 화소.
  12. 제11 항에 있어서,
    상기 제1 내지 제7 TFT들의 활성 영역들, 및 상기 차폐 커패시터의 상기 하부 전극으로 기능하는 도전 영역을 포함하는 반도체층;
    상기 반도체층 상에 배치되고, 상기 제1 내지 제7 TFT들의 게이트 전극들, 상기 저장 커패시터의 상기 하부 전극, 상기 제1 내지 제3 스캔선들, 및 상기 발광 제어선을 포함하는 제1 도전층; 및
    상기 제1 도전층 상에 배치되고, 상기 저장 커패시터의 상기 상부 전극, 상기 차폐 커패시터의 상기 상부 전극, 및 상기 제1 및 제2 전압선들을 포함하는 제2 도전층을 더 포함하고,
    상기 반도체층의 상기 도전 영역과 상기 제2 도전층의 상기 차폐 커패시터의 상기 상부 전극은 서로 중첩하는 화소.
  13. 제12 항에 있어서,
    상기 제2 도전층 상에 배치되고, 상기 전원선 및 상기 데이터선을 포함하는 제3 도전층; 및
    상기 제3 도전층 상에 배치되고, 상기 발광 소자의 애노드 전극을 포함하는 제4 도전층을 더 포함하는 화소.
  14. 제13 항에 있어서,
    상기 차폐 커패시터의 상기 상부 전극은 상기 제2 전압선의 일부인 화소.
  15. 제13 항에 있어서,
    상기 제3 도전층은 상기 제2 도전층의 상기 차폐 커패시터의 상기 상부 전극과 상기 제2 도전층의 상기 저장 커패시터의 상기 상부 전극을 서로 연결하는 제1 연결 전극을 더 포함하는 화소.
  16. 제13 항에 있어서,
    상기 반도체층은 상기 애노드 초기화 TFT의 드레인 영역을 더 포함하고,
    상기 제3 도전층은 상기 제2 도전층의 상기 제2 전압선과 상기 반도체층의 상기 애노드 초기화 TFT의 드레인 영역을 서로 연결하는 제2 연결 전극을 더 포함하는 화소.
  17. 제13 항에 있어서,
    상기 반도체층은 상기 게이트 초기화 TFT의 드레인 영역을 더 포함하고,
    상기 제3 도전층은 상기 제2 도전층의 상기 제1 전압선과 상기 반도체층의 상기 게이트 초기화 TFT의 드레인 영역을 서로 연결하는 제3 연결 전극을 더 포함하는 화소.
  18. 제1 방향과 제2 방향으로 연장되는 기판;
    제1 내지 제3 스캔 신호를 각각 전달하고 상기 제1 방향으로 연장되는 제1 내지 제3 스캔선;
    데이터 전압을 전달하고 상기 제2 방향으로 연장되는 데이터선;
    구동 전압을 전달하는 전원선;
    제1 및 제2 초기화 전압을 각각 전달하고 상기 제1 방향으로 연장되는 제1 및 제2 전압선; 및
    상기 기판 상에 상기 제1 방향과 상기 제2 방향으로 배열되는 복수의 화소를 포함하고,
    상기 복수의 화소 각각은,
    발광 소자;
    게이트-소스 전압에 따라 상기 전원선에서 상기 발광 소자로 흐르는 전류의 크기를 제어하는 구동 TFT(Thin Film Transistor);
    상기 전원선과 상기 구동 TFT의 게이트 사이의 저장 커패시터;
    상기 제1 스캔 신호에 응답하여 상기 데이터 전압을 상기 구동 TFT의 소스에 전달하는 스캔 TFT;
    상기 제1 스캔 신호에 응답하여 상기 구동 TFT의 드레인과 상기 구동 TFT의 게이트를 서로 접속하도록, 서로 직렬로 연결되는 제1 및 제2 보상 TFT;
    상기 제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 구동 TFT의 게이트에 인가하는 게이트 초기화 TFT;
    상기 제3 스캔 신호에 응답하여 상기 제2 초기화 전압을 상기 발광 소자의 애노드에 인가하는 애노드 초기화 TFT; 및
    상기 제1 및 제2 보상 TFT 사이의 플로팅 노드와 상기 전원선 또는 상기 제2 전압선 사이의 차폐 커패시터를 포함하는 유기 발광 표시 장치.
  19. 제18 항에 있어서,
    발광 제어 신호를 전달하고 상기 제1 방향으로 연장되는 발광 제어선을 더 포함하고,
    상기 복수의 화소 각각은,
    상기 발광 제어 신호에 응답하여 상기 전원선과 상기 구동 TFT의 소스를 서로 접속하는 제1 발광 제어 TFT; 및
    상기 발광 제어 신호에 응답하여 상기 구동 TFT의 드레인과 상기 발광 소자의 애노드를 서로 접속하는 제2 발광 제어 TFT를 더 포함하는 유기 발광 표시 장치.
  20. 제18 항에 있어서,
    상기 차폐 커패시터는 상부 전극, 하부 전극, 및 상기 상부 전극과 상기 하부 전극 사이의 유전층을 포함하고,
    상기 하부 전극은 반도체층의 도전 영역으로 이루어지고,
    상기 상부 전극은 상기 제2 전압선의 일부인 유기 발광 표시 장치.
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