KR20220000511A - Low Common Mode Noise Full-Bridge LLC Resonant Converter with Balanced Resonant Tank - Google Patents

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Abstract

Disclosed is a low common mode noise full-bridge LLC resonant converter with a balanced resonant tank. The low common mode noise full-bridge LLC resonant converter with the balanced resonant tank disclosed by the present invention comprises: a first side circuit having a planar transformer (PT) including a plurality of layers; and a second side circuit having the PT including the plurality of layers. The first side circuit comprises: a first resonant inductor and a first resonant capacitor connected to one end part of the PT; and a second resonant inductor and a second resonant capacitor connected to another end part of the PT.

Description

균형 공진 탱크를 갖는 낮은 공통모드 노이즈 풀-브리지 LLC 공진 컨버터{Low Common Mode Noise Full-Bridge LLC Resonant Converter with Balanced Resonant Tank}Low Common Mode Noise Full-Bridge LLC Resonant Converter with Balanced Resonant Tank

본 발명은 균형 공진 탱크를 갖는 낮은 공통모드 노이즈 풀-브리지 LLC 공진 컨버터에 관한 것이다.The present invention relates to a low common mode noise full-bridge LLC resonant converter with a balanced resonant tank.

전력 컨버터의 공통 모드(Common Mode; CM) 노이즈는 전자 장치, 장비 및 시스템을 방해 할 수 있는 EMI(Electromagnetic Interference)를 생성한다. EMI 문제를 완화하려면 CM 초크 및 Y 커패시터를 포함한 EMI 필터가 필요하다. EMI 필터의 필요성에도 불구하고 CM 노이즈 레벨이 높아질수록 EMI 필터의 크기가 커지기 때문에 전력 밀도에 부담이 될 수 있다. 따라서 높은 전력 밀도 컨버터에는 낮은 CM 노이즈가 필요하다. Common Mode (CM) noise in power converters creates electromagnetic interference (EMI) that can interfere with electronic devices, equipment and systems. To mitigate EMI issues, an EMI filter with a CM choke and Y capacitor is required. Despite the need for an EMI filter, as the CM noise level increases, the size of the EMI filter increases, which can put a burden on the power density. Therefore, low CM noise is required for high power density converters.

CM 노이즈는 주로 MOSFET의 기생 커패시터, 정류기 다이오드 및 변압기와 같이 높은 dv/dt 노드가 있는 기생 커패시터를 흐르는 CM 전류에 의해 발생한다. 그중에서 변압기의 기생 커패시터는 높은 수준의 CM 전류를 나타낸다. 특히, 평면 변압기(Planar Transformer; PT)는 PT에서 레이어의 중첩 면적이 훨씬 넓기 때문에 권선 변압기와 비교하여 기생 커패시터가 훨씬 더 크다. 기생 커패시터 간의 큰 dv/dt 차이를 갖는 큰 커패시턴스는 CM 노이즈가 심하다. PT는 소량의 자기를 설계하기 위한 솔루션이지만 큰 EMI 필터를 필요로 한다. 따라서, PT로부터 발생된 CM 노이즈를 감소시킬 필요가 있다. CM noise is mainly caused by CM current flowing through parasitic capacitors with high dv / dt nodes such as parasitic capacitors in MOSFETs, rectifier diodes and transformers. Among them, the parasitic capacitor of the transformer shows a high level of CM current. In particular, a Planar Transformer (PT) has a much larger parasitic capacitor compared to a wound transformer because the overlapping area of the layers in the PT is much larger. Large capacitances with large dv / dt differences between parasitic capacitors are CM noisy. PT is a solution for designing small amounts of magnetism, but requires a large EMI filter. Therefore, it is necessary to reduce the CM noise generated from the PT.

PT에서 생성된 CM 노이즈를 줄이기 위한 다양한 연구가 진행되었다. 종래기술에서는 변압기에 대해 제안된 럼프 커패시턴스 모델(lumped capacitance model)을 기반으로 CM 노이즈를 줄였다. 여기서, 우수한 CM 잡음 감쇠를 위해 역상 권선을 사용하며, 또 다른 종래기술에서는 커패시터, 인덕터 및 결합 인덕터와 같은 수동 컴포넌트들을 추가하여 낮은 CM 노이즈를 달성했다. 변압기의 기생 커패시터를 통해 흐르는 CM 전류를 제거하여 EMI 성능을 향상시키지만 추가 컴포넌트나 권선은 컨버터의 전력 밀도를 떨어뜨린다. 또 다른 종래기술에서는 변압기 및 정류기 다이오드의 위치를 변경하여 더 나은 CM 노이즈 감쇠를 얻는다. 이 기법은 추가 컴포넌트 또는 권선이 필요하지 않기 때문에 간단하다. 하지만, 변압기의 각 레이어 사이에서 기생 커패시터로부터 발생된 CM 노이즈를 고려하지 않기 때문에 CM 노이즈 감소의 개선이 제한되어있다. Various studies have been conducted to reduce CM noise generated by PT. In the prior art, CM noise is reduced based on a lumped capacitance model proposed for a transformer. Here, anti-phase windings are used for good CM noise attenuation, and in another prior art, passive components such as capacitors, inductors and coupling inductors are added to achieve low CM noise. Eliminating the CM current flowing through the transformer's parasitic capacitor improves EMI performance, but additional components or windings reduce the converter's power density. In another prior art, better CM noise attenuation is achieved by changing the position of the transformer and rectifier diodes. This technique is simple because no additional components or windings are required. However, improvements in CM noise reduction are limited because CM noise generated from parasitic capacitors between each layer of the transformer is not taken into account.

인접한 레이어들 사이의 기생 커패시터의 CM 노이즈를 감소시키기 위해 많은 연구가 연구되어왔다. 종래기수에서는 CM 노이즈를 억제하기 위해 1차 레이어와 2차 레이어 사이에 차폐 레이어를 사용한다. 그러나 차폐를 위해 추가 권선을 추가해야 하며 변압기의 권선 영역이 증가한다. 와상 전류로 인해 차폐 레이어에서 큰 전도 손실이 있다. 또 다른 종래기술에서는 차폐 레이어의 절반을 1차 회전으로 사용하여 1차 회로의 전도 손실을 완화할 수 있지만, 1차와 2차 권선 사이의 모든 공간에 대해 여전히 차폐 레이어가 필요하다. 또 다른 종래기술에서, 인접한 1차 및 2차 레이어는 동일한 dv/dt 특성을 가지며, 레이어들 사이에 기생 커패시터를 통해 CM 전류가 흐르지 않는다. 그러나 이러한 방식은 하프 브리지 LLC 공진 컨버터, 플라이 백 컨버터 및 순방향 컨버터에 적용된다. 따라서, 1차측 회로에서 큰 전도 손실로 인해 중대 전력 어플리케이션에 이들을 활용하는 것은 어렵다.Many studies have been conducted to reduce the CM noise of parasitic capacitors between adjacent layers. In the prior art, a shielding layer is used between the primary layer and the secondary layer to suppress CM noise. However, additional windings must be added for shielding and the winding area of the transformer is increased. There is a large conduction loss in the shielding layer due to eddy currents. Another prior art uses half of the shielding layer as the primary turn to mitigate conduction losses in the primary circuit, but still requires a shielding layer for all spaces between the primary and secondary windings. In another prior art, adjacent primary and secondary layers have the same dv / dt characteristics, and no CM current flows through the parasitic capacitor between the layers. However, this approach applies to half-bridge LLC resonant converters, flyback converters and forward converters. Therefore, it is difficult to utilize them in critical power applications due to the large conduction losses in the primary circuit.

본 발명이 이루고자 하는 기술적 과제는 두 개의 균형 공진 탱크가 있는 낮은 공통 모드(Common Mode; CM) 노이즈 풀-브리지 LLC 공진 컨버터를 제공하는데 있다. An object of the present invention is to provide a low common mode (CM) noise full-bridge LLC resonant converter having two balanced resonant tanks.

일 측면에 있어서, 본 발명에서 제안하는 균형 공진 탱크를 갖는 낮은 공통모드 노이즈 풀-브리지 LLC 공진 컨버터는 복수의 레이어를 포함하는 평면 변압기(Planar Transformer; PT)를 갖는 1차측 회로 및 복수의 레이어를 포함하는 평면 변압기를 갖는 2차측 회로를 포함하고, 1차측 회로는 평면 변압기 일단에 연결된 제1 공진 인덕터 및 제1 공진 커패시터 및 평면 변압기의 또 다른 일단에 연결된 제2 공진 인덕터 및 제2 공진 커패시터를 포함한다. In one aspect, the low common-mode noise full-bridge LLC resonant converter with a balanced resonance tank proposed in the present invention comprises a primary-side circuit having a planar transformer (PT) including a plurality of layers and a plurality of layers. A secondary-side circuit having a planar transformer comprising: a first resonant inductor and a first resonant capacitor connected to one end of the planar transformer include

제1 공진 인덕터와 제2 공진 인덕터는 같은 값을 갖고, 제1 공진 커패시터와 제2 공진 커패시터는 같은 값을 가지며, 1차측 회로와 2차측 회로가 평면 변압기를 기준으로 대칭 구조이고, 균형 공진 탱크로 인해 평면 변압기의 기생 커패시터를 통해 흐르는 공통 모드(Common Mode; CM) 전류를 감소시킨다. The first resonant inductor and the second resonant inductor have the same value, the first resonant capacitor and the second resonant capacitor have the same value, the primary circuit and the secondary circuit have a symmetric structure with respect to the planar transformer, and the balanced resonance tank This reduces the common mode (CM) current flowing through the parasitic capacitor of the planar transformer.

1차측 회로의 작동 중, 평면 변압기를 기준으로 제1 공진 인덕터의 전압과 제1 공진 커패시터의 전압의 합은 제2 공진 인덕터의 전압과 제2 공진 커패시터의 전압의 합과 같다. During operation of the primary circuit, the sum of the voltage of the first resonant inductor and the voltage of the first resonant capacitor with respect to the planar transformer is equal to the sum of the voltage of the second resonant inductor and the voltage of the second resonant capacitor.

1차측 회로의 작동 중, 평면 변압기 양단의 전압 전위 대 접지의 dv/dt 특성은 0이된다. During operation of the primary circuit, the dv / dt characteristic of the voltage potential across the planar transformer versus ground becomes zero.

2차측 회로의 작동 중, 평면 변압기 양단의 전압 전위 대 접지의 dv/dt 특성도 0이 되고, 공통 모드 전류가 0이된다. During operation of the secondary circuit, the dv / dt characteristic of the voltage potential across the planar transformer versus ground also becomes zero, and the common mode current becomes zero.

1차측 회로 및 2차측 회로의 평면 변압기의 각 레이어는 1차 또는 2차 권선을 포함하고, 인접한 레이어의 턴 수가 동일하고, 레이아웃은 대칭 구조이다. Each layer of the planar transformer of the primary side circuit and the secondary side circuit includes a primary or secondary winding, the adjacent layers have the same number of turns, and the layout is a symmetrical structure.

1차측 회로 및 2차측 회로의 평면 변압기 각 양단에서 인접한 레이어 간의 접지 대 전압 전위의 dv/dt 특성은 동일하고, 공통 모드 전류가 0이 된다. The dv / dt characteristics of the ground-to-voltage potential between adjacent layers at each end of the planar transformer in the primary circuit and the secondary circuit are the same, and the common mode current is zero.

또 다른 일 측면에 있어서, 본 발명에서 제안하는 균형 공진 탱크를 갖는 낮은 공통모드 노이즈 풀-브리지 LLC 공진 컨버터는 변압기를 갖는 1차측 회로 및 변압기를 갖는 2차측 회로를 포함하고, 1차측 회로는 변압기 일단에 연결된 제1 공진 인덕터 및 제1 공진 커패시터 및 변압기의 또 다른 일단에 연결된 제2 공진 인덕터 및 제2 공진 커패시터를 포함한다. In another aspect, the low common mode noise full-bridge LLC resonant converter with a balanced resonance tank proposed in the present invention includes a primary circuit having a transformer and a secondary circuit having a transformer, and the primary circuit is a transformer It includes a first resonant inductor and a first resonant capacitor connected to one end, and a second resonant inductor and a second resonant capacitor connected to another end of the transformer.

본 발명의 실시예들에 따르면 제안된 컨버터에서 각 공진 인덕터와 공진 커패시터는 동일한 값을 가진 두 개의 구성 요소로 나뉘고, 변압기의 기생 커패시터를 통해 흐르는 CM 전류는 균형 잡힌 공진 탱크로 인해 감소한다. 또한, 동일한 dv/dt 특성을 갖는 평면 변압기의 1차 및 2차 레이어들을 인접하게 위치시킴으로써 CM 노이즈를 상당히 감소시킬 수 있다. 따라서, 제안된 컨버터는 EMI 필터의 크기를 줄이면서 높은 전력 밀도를 달성할 수 있다. According to embodiments of the present invention, in the proposed converter, each resonant inductor and resonant capacitor are divided into two components having the same value, and the CM current flowing through the parasitic capacitor of the transformer is reduced due to the balanced resonant tank. In addition, CM noise can be significantly reduced by adjacently locating the primary and secondary layers of a planar transformer with the same dv / dt characteristics. Therefore, the proposed converter can achieve high power density while reducing the size of the EMI filter.

도 1은 본 발명의 일 실시예에 따른 종래기술에 따른 변압기의 기생 커패시터 모델을 나타낸다.
도 2는 종래기술에 따른 FB(Full-Bridge) LLC 공진 컨버터의 회로도를 나타낸다.
도 3은 종래기술에 따른 컨버터의 빌로우 영역(below region) 및 어보브 영역(above region)에서 주요 작동 파형을 나타낸다.
도 4는 종래기술에 따른 1차측 및 2차측 회로에서

Figure pat00001
에서
Figure pat00002
까지 및
Figure pat00003
에서
Figure pat00004
까지의 등가회로를 도시한다.
도 5는 종래기술에 따른 1차측 및 2차측 회로에서
Figure pat00005
에서
Figure pat00006
까지의 등가회로를 도시한다.
도 6은 종래기술에 따른 1차측 및 2차측 회로에서
Figure pat00007
에서
Figure pat00008
까지의 등가회로를 나타낸다.
도 7은 종래기술에 따른 1차측 및 2차측 회로에서
Figure pat00009
에서
Figure pat00010
까지 및
Figure pat00011
에서
Figure pat00012
까지의 등가회로를 나타낸다.
도 8은 본 발명의 일 실시예에 따른 균형 공진 탱크를 갖는 낮은 공통모드 노이즈 풀-브리지 LLC 공진 컨버터의 회로도를 나타낸다.
도 9는 본 발명의 일 실시예에 따른 컨버터의 빌로우 영역(below region) 및 어보브 영역(above region)에서 주요 작동 파형을 나타낸다.
도 10은 본 발명의 일 실시예에 따른 1차측 회로의
Figure pat00013
에서
Figure pat00014
까지 및
Figure pat00015
에서
Figure pat00016
까지의 등가회로를 나타낸다.
도 11은 본 발명의 일 실시예에 따른 1차측 회로의
Figure pat00017
에서
Figure pat00018
까지의 등가회로를 나타낸다.
도 12는 본 발명의 일 실시예에 따른 1차측 회로의
Figure pat00019
에서
Figure pat00020
까지의 등가회로를 나타낸다.
도 13은 본 발명의 일 실시예에 따른 1차측 회로의
Figure pat00021
에서
Figure pat00022
까지 및
Figure pat00023
에서
Figure pat00024
까지의 등가회로를 나타낸다.
도 14는 본 발명의 실시예에 따른 PT의 기생 커패시터를 나타내는 도면이다.
도 15는 본 발명의 실시예에 따른 변압기의 1차 및 2차 레이어에서 전압 전위 대 접지를 나타낸다.
도 16은 본 발명의 실시예에 따른 컨버터의 변압기의 권선 레이아웃을 나타내는 도면이다. 1 shows a parasitic capacitor model of a transformer according to the prior art according to an embodiment of the present invention.
2 shows a circuit diagram of a Full-Bridge (FB) LLC resonant converter according to the prior art.
3 shows main operating waveforms in a below region and an above region of a converter according to the prior art.
4 is a primary side circuit and a secondary side circuit according to the prior art;
Figure pat00001
at
Figure pat00002
up to and
Figure pat00003
at
Figure pat00004
An equivalent circuit is shown.
5 is a primary side circuit and a secondary side circuit according to the prior art;
Figure pat00005
at
Figure pat00006
An equivalent circuit is shown.
6 is a primary side circuit and a secondary side circuit according to the prior art.
Figure pat00007
at
Figure pat00008
The equivalent circuit to
7 is a primary side circuit and a secondary side circuit according to the prior art.
Figure pat00009
at
Figure pat00010
up to and
Figure pat00011
at
Figure pat00012
The equivalent circuit to
8 is a circuit diagram of a low common mode noise full-bridge LLC resonant converter having a balanced resonant tank according to an embodiment of the present invention.
9 shows main operating waveforms in a below region and an above region of a converter according to an embodiment of the present invention.
10 is a diagram of a primary side circuit according to an embodiment of the present invention;
Figure pat00013
at
Figure pat00014
up to and
Figure pat00015
at
Figure pat00016
The equivalent circuit to
11 is a diagram of a primary side circuit according to an embodiment of the present invention;
Figure pat00017
at
Figure pat00018
The equivalent circuit to
12 is a diagram of a primary side circuit according to an embodiment of the present invention;
Figure pat00019
at
Figure pat00020
The equivalent circuit to
13 is a diagram of a primary side circuit according to an embodiment of the present invention;
Figure pat00021
at
Figure pat00022
up to and
Figure pat00023
at
Figure pat00024
The equivalent circuit to
14 is a diagram illustrating a parasitic capacitor of a PT according to an embodiment of the present invention.
15 shows voltage potential versus ground at the primary and secondary layers of a transformer according to an embodiment of the present invention.
16 is a diagram illustrating a winding layout of a transformer of a converter according to an embodiment of the present invention.

본 발명에서는 FB(Full-Bridge) LLC 공진 컨버터를 위한 공통 모드(Common Mode; CM) 노이즈 감소 방법을 제안한다. 공진 인덕터 및 공진 커패시터는 동일한 값을 갖는 2 개의 컴포넌트들로 분할된다. 대칭 회로로 인해 평면 변압기(Planar Transformer; PT)에서 생성된 CM 노이즈가 줄어든다. 인접한 1차 및 2차 레이어는 1차 및 2차 레이어 사이의 CM 전류를 감소시키기 위해 동일한 dv/dt 특성을 갖는다. 결과적으로, 제안된 컨버터는 변압기에서 기생 커패시터를 통해 흐르는 CM 전류를 감소시킬 수 있으며 EMI 필터의 크기를 줄임으로써 높은 전력 밀도를 달성할 수 있다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.The present invention proposes a common mode (CM) noise reduction method for a full-bridge (FB) LLC resonant converter. The resonant inductor and the resonant capacitor are divided into two components with equal values. The CM noise generated by the Planar Transformer (PT) is reduced due to the symmetrical circuit. Adjacent primary and secondary layers have the same dv / dt characteristics to reduce the CM current between primary and secondary layers. Consequently, the proposed converter can reduce the CM current flowing through the parasitic capacitor in the transformer and achieve high power density by reducing the size of the EMI filter. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

종래기술에 따른 컨버터의 CM 노이즈 특성을 설명한다. The CM noise characteristics of the converter according to the prior art will be described.

평면 변압기에서 생성된 CM 잡음은 1차 레이어와 2차 레이어 사이의 기생 커패시터를 통해 흐르는 CM 전류

Figure pat00025
에 의해 발생한다. The CM noise generated by the planar transformer is the CM current flowing through the parasitic capacitor between the primary and secondary layers.
Figure pat00025
caused by

도 1은 종래기술에 따른 변압기의 기생 커패시터 모델을 나타낸다. 1 shows a parasitic capacitor model of a transformer according to the prior art.

변압기가 대칭적으로 구성된 경우,

Figure pat00026
및
Figure pat00027
이라고 가정할 수 있으며,
Figure pat00028
은 다음과 같이 표현 될 수 있다: If the transformer is configured symmetrically,
Figure pat00026
and
Figure pat00027
It can be assumed that
Figure pat00028
can be expressed as:

Figure pat00029
Figure pat00029

여기서 도 1에 도시된 바와 같이,

Figure pat00030
,
Figure pat00031
,
Figure pat00032
, 및
Figure pat00033
는 변압기의 1차측과 2차측 사이의 기생 커패시터이고,
Figure pat00034
,
Figure pat00035
,
Figure pat00036
및
Figure pat00037
는 각각 지점
Figure pat00038
,
Figure pat00039
,
Figure pat00040
및
Figure pat00041
에서의 전압 대 접지이다. Here, as shown in Figure 1,
Figure pat00030
,
Figure pat00031
,
Figure pat00032
, and
Figure pat00033
is the parasitic capacitor between the primary and secondary sides of the transformer,
Figure pat00034
,
Figure pat00035
,
Figure pat00036
and
Figure pat00037
is each point
Figure pat00038
,
Figure pat00039
,
Figure pat00040
and
Figure pat00041
is the voltage to ground at

식(1)에 따르면,

Figure pat00042
은 변압기의 1차측 단자와 2차측 단자 간의 dv/dt 차이에 비례한다. 따라서 작은
Figure pat00043
에는 작은 dv/dt 차이가 필요하다. 두 개의 상이한 1차 또는 2차 레이어 사이에 기생 커패시터의 경우, 레이어들 사이에 CM 전류가 없다. According to equation (1),
Figure pat00042
is proportional to the difference in dv / dt between the primary and secondary terminals of the transformer. therefore small
Figure pat00043
requires a small dv / dt difference. In the case of a parasitic capacitor between two different primary or secondary layers, there is no CM current between the layers.

도 2는 종래기술에 따른 FB(Full-Bridge) LLC 공진 컨버터의 회로도를 나타낸다. 2 shows a circuit diagram of a Full-Bridge (FB) LLC resonant converter according to the prior art.

Figure pat00044
의 턴온 시간은 데드 타임으로
Figure pat00045
의 턴온 시간과 상보적이며 동일한 게이트 신호들이
Figure pat00046
및
Figure pat00047
에 적용된다.
Figure pat00044
The turn-on time is the dead time.
Figure pat00045
gate signals that are complementary and identical to the turn-on time of
Figure pat00046
and
Figure pat00047
applies to

도 3은 종래기술에 따른 컨버터의 빌로우 영역(below region) 및 어보브 영역(above region)에서 주요 작동 파형을 나타낸다. 3 shows main operating waveforms in a below region and an above region of a converter according to the prior art.

LLC 공진 컨버터의 동작은 종래기술에 따라 나뉘며, 각 모드의 CM 전류에 대해 설명한다. 도 3(a)는 빌로우 영역(below region)에서의 작동 파형이고, 도 3(b)는 어보브 영역(above region)에서의 작동 파형이다. The operation of the LLC resonant converter is divided according to the prior art, and the CM current of each mode will be described. Fig. 3(a) is an operation waveform in a below region, and Fig. 3(b) is an operation waveform in an above region.

도 4는 종래기술에 따른 1차측 및 2차측 회로에서

Figure pat00048
에서
Figure pat00049
까지 및
Figure pat00050
에서
Figure pat00051
까지의 등가회로를 도시한다. 4 is a primary side circuit and a secondary side circuit according to the prior art;
Figure pat00048
at
Figure pat00049
up to and
Figure pat00050
at
Figure pat00051
An equivalent circuit is shown.

도 4(a)는 1차측 등가회로, 도 4(b)는 2차측 등가회로를 나타낸다. 이러한 작동 중, 자화 인덕터 양단의 전압 (

Figure pat00052
)은 출력 전압(
Figure pat00053
)의 턴-비율(
Figure pat00054
)의 배이다. 또한, 2차 다이오드
Figure pat00055
및
Figure pat00056
가 전도된다. 따라서 기존 컨버터의 변압기 단자에서 전압 전위 대 접지 및 dv/dt 특성은 다음과 같이 계산할 수 있다: Fig. 4(a) shows the primary side equivalent circuit, and Fig. 4(b) shows the secondary side equivalent circuit. During this operation, the voltage across the magnetizing inductor (
Figure pat00052
) is the output voltage (
Figure pat00053
) of turn-ratio (
Figure pat00054
) is a double of Also, the secondary diode
Figure pat00055
and
Figure pat00056
is transmitted Therefore, the voltage potential versus ground and dv / dt characteristics at the transformer terminals of a conventional converter can be calculated as:

Figure pat00057
Figure pat00057

여기서,

Figure pat00058
및
Figure pat00059
는 기존 컨버터에서 변압기의 1차측 단자에서 전압 전위 대 접지이고,
Figure pat00060
및
Figure pat00061
는 종래 컨버터에서 변압기의 2 차측 단자에서의 전압 전위 대 접지이다. 식(1) 및 식(6)으로부터, 도 4의 종래 컨버터의 CM 전류
Figure pat00062
는 0이다. here,
Figure pat00058
and
Figure pat00059
is the voltage potential to ground at the primary terminal of the transformer in the conventional converter,
Figure pat00060
and
Figure pat00061
is the voltage potential at the secondary terminal of the transformer in a conventional converter versus ground. From equations (1) and (6), it can be seen that the CM current of the conventional converter in Fig.
Figure pat00062
is 0.

도 5는 종래기술에 따른 1차측 및 2차측 회로에서

Figure pat00063
에서
Figure pat00064
까지의 등가회로를 도시한다. 5 is a primary side circuit and a secondary side circuit according to the prior art;
Figure pat00063
at
Figure pat00064
An equivalent circuit is shown.

도 5(a)는 1차측 등가회로, 도 5(b)는 2차측 등가회로를 나타낸다. 2차측 다이오드를 통해 흐르는 전류가 없기 때문에

Figure pat00065
는 1차 측에 반영되지 않는다. 따라서, 1차측의 등가회로는 공진 인덕터
Figure pat00066
, 공진 커패시터
Figure pat00067
및 자화 인덕터
Figure pat00068
로 구성되고, 1차측 단자의
Figure pat00069
및 dv/dt 특성을 다음과 같이 나타낼 수 있다: Fig. 5(a) shows the primary side equivalent circuit, and Fig. 5(b) shows the secondary side equivalent circuit. Because there is no current flowing through the secondary side diode
Figure pat00065
is not reflected on the primary side. Therefore, the equivalent circuit of the primary side is a resonant inductor
Figure pat00066
, resonant capacitor
Figure pat00067
and magnetizing inductors
Figure pat00068
is composed of, and the primary terminal of
Figure pat00069
and dv / dt characteristics can be expressed as:

Figure pat00070
Figure pat00070

2차 다이오드의 기생 커패시터

Figure pat00071
,
Figure pat00072
,
Figure pat00073
및
Figure pat00074
가 같다고 가정하면, 정류기 다이오드의 접합 커패시터를 통해 흐르는 전류의 크기는 동일하고, 즉, 출력 전류
Figure pat00075
가 0이기 때문에,
Figure pat00076
이다. 또한,
Figure pat00077
과
Figure pat00078
의 전압은 동일하고,
Figure pat00079
와
Figure pat00080
의 전압은 동일하다. 따라서
Figure pat00081
와
Figure pat00082
간의 관계는 다음과 같이 얻을 수 있다: Parasitic capacitor of secondary diode
Figure pat00071
,
Figure pat00072
,
Figure pat00073
and
Figure pat00074
Assuming that is equal, the magnitude of the current flowing through the junction capacitor of the rectifier diode is equal, i.e. the output current
Figure pat00075
Since is 0,
Figure pat00076
to be. Also,
Figure pat00077
class
Figure pat00078
voltage is the same,
Figure pat00079
Wow
Figure pat00080
voltage is the same. thus
Figure pat00081
Wow
Figure pat00082
The relationship between them can be obtained as follows:

Figure pat00083
Figure pat00083

식(10)과 식(11)에서 2차측 단자의

Figure pat00084
,
Figure pat00085
및 dv/dt 특성은 다음과 같이 계산할 수 있다: In equations (10) and (11), the secondary terminal
Figure pat00084
,
Figure pat00085
and dv / dt characteristics can be calculated as:

Figure pat00086
Figure pat00086

Figure pat00087
Figure pat00087

식(1), 식(6) 및 식(14)를 사용하여 도 5의 작동 중 CM 전류

Figure pat00088
는 다음과 같이 계산할 수 있다: CM current during operation in Fig. 5 using equations (1), (6) and (14)
Figure pat00088
can be calculated as:

Figure pat00089
Figure pat00089

도 6은 종래기술에 따른 1차측 및 2차측 회로에서

Figure pat00090
에서
Figure pat00091
까지의 등가회로를 나타낸다. 6 is a primary side circuit and a secondary side circuit according to the prior art.
Figure pat00090
at
Figure pat00091
The equivalent circuit to

도 6(a)는 1차측 등가회로, 도 6(b)는 2차측 등가회로를 나타낸다. 이 작동 중에 1차 스위치가 꺼지고 2차측 다이오드를 통해 전류가 흐른다.

Figure pat00092
,
Figure pat00093
및
Figure pat00094
간의 관계는 다음과 같이 얻을 수 있다: Fig. 6(a) shows the primary side equivalent circuit, and Fig. 6(b) shows the secondary side equivalent circuit. During this operation, the primary switch is turned off and current flows through the secondary side diode.
Figure pat00092
,
Figure pat00093
and
Figure pat00094
The relationship between them can be obtained as follows:

Figure pat00095
Figure pat00095

여기서

Figure pat00096
은
Figure pat00097
양단의 전압이고
Figure pat00098
은
Figure pat00099
양단의 전압이다. 식(16), 식(17) 및 식(18)을 사용하여
Figure pat00100
,
Figure pat00101
및 1차측 단자의 dv/dt 특성은 다음과 같이 나타낼 수 있다: here
Figure pat00096
silver
Figure pat00097
is the voltage at both ends
Figure pat00098
silver
Figure pat00099
is the voltage at both ends. Using Equation (16), Equation (17) and Equation (18)
Figure pat00100
,
Figure pat00101
And the dv / dt characteristic of the primary side terminal can be expressed as:

Figure pat00102
Figure pat00102

2차측의 등가회로는 도 5(b)의 회로와 동일하다. 따라서,

Figure pat00103
및
Figure pat00104
의 dv/dt는 식(14)로부터 계산될 수 있다. 식(1), 식(14) 및 식(21)을 사용하여 도 6의 작동 중 CM 전류
Figure pat00105
는 다음과 같이 계산할 수 있다: The equivalent circuit on the secondary side is the same as the circuit in Fig. 5(b). thus,
Figure pat00103
and
Figure pat00104
dv / dt of can be calculated from equation (14). CM current during operation in Fig. 6 using equations (1), (14) and (21)
Figure pat00105
can be calculated as:

Figure pat00106
Figure pat00106

도 7은 종래기술에 따른 1차측 및 2차측 회로에서

Figure pat00107
에서
Figure pat00108
까지 및
Figure pat00109
에서
Figure pat00110
까지의 등가회로를 나타낸다.7 is a primary side circuit and a secondary side circuit according to the prior art.
Figure pat00107
at
Figure pat00108
up to and
Figure pat00109
at
Figure pat00110
The equivalent circuit to

도 7(a)는 1차측 등가회로, 도 7(b)는 2차측 등가회로를 나타낸다. 이 작동 중에 1차 스위치가 꺼지고 2차 다이오드를 통해 전류가 흐르지 않는다. 1차측의 등가회로는 도 6(a)의 회로와 유사하고, 1 차측 단자의

Figure pat00111
,
Figure pat00112
및 dv/dt 특성은 다음과 같이 계산할 수 있다: Fig. 7(a) shows the primary side equivalent circuit, and Fig. 7(b) shows the secondary side equivalent circuit. During this operation, the primary switch is off and no current flows through the secondary diode. The equivalent circuit of the primary side is similar to the circuit of Fig. 6(a), and the
Figure pat00111
,
Figure pat00112
and dv / dt characteristics can be calculated as:

Figure pat00113
Figure pat00113

2차측의 등가회로는 도 4(b)의 회로와 동일하다. 따라서

Figure pat00114
및
Figure pat00115
의 dv/dt는 식(6)에 따라 0이다. 식(1), 식(6), 식(25) 및 식(26)으로부터, 도 7의 작동 중 CM 전류
Figure pat00116
는 다음과 같이 계산될 수 있다: The equivalent circuit on the secondary side is the same as the circuit in Fig. 4(b). thus
Figure pat00114
and
Figure pat00115
dv / dt of is 0 according to equation (6). From equations (1), (6), (25) and (26), it can be seen that the CM current during operation in Fig. 7
Figure pat00116
can be calculated as:

Figure pat00117
Figure pat00117

기존 컨버터의 2차측 회로는 변압기를 기준으로 대칭이다. 하지만, 종래의 컨버터의 1차측 회로는 비대칭이다. 따라서 변압기에서 1차측과 2차측 단자의 dv/dt 특성이 다르기 때문에 변압기로부터 CM 노이즈가 커진다.The secondary circuit of a conventional converter is symmetrical with respect to the transformer. However, the primary circuit of the conventional converter is asymmetric. Therefore, the CM noise from the transformer increases because the dv / dt characteristics of the primary and secondary terminals of the transformer are different.

도 8은 본 발명의 일 실시예에 따른 균형 공진 탱크를 갖는 낮은 공통모드 노이즈 풀-브리지 LLC 공진 컨버터의 회로도를 나타낸다.8 is a circuit diagram of a low common mode noise full-bridge LLC resonant converter having a balanced resonant tank according to an embodiment of the present invention.

본 발명에서 제안하는 균형 공진 탱크를 갖는 낮은 공통모드 노이즈 풀-브리지 LLC 공진 컨버터는 복수의 레이어를 포함하는 평면 변압기(Planar Transformer; PT)(Lm,p)를 갖는 1차측 회로 및 복수의 레이어를 포함하는 평면 변압기)(Lm,s)를 갖는 2차측 회로를 포함한다. 1차측 회로는 평면 변압기 일단에 연결된 제1 공진 인덕터(Lr1) 및 제1 공진 커패시터(Cr1) 및 평면 변압기의 또 다른 일단에 연결된 제2 공진 인덕터(Lr2) 및 제2 공진 커패시터(Cr2)를 포함한다. The low common-mode noise full-bridge LLC resonant converter with a balanced resonance tank proposed in the present invention is a primary-side circuit having a Planar Transformer (PT) (L m,p ) including a plurality of layers and a plurality of layers It includes a secondary-side circuit with a planar transformer) (L m,s ) comprising The primary circuit includes a first resonant inductor (L r1 ) and a first resonant capacitor (C r1 ) connected to one end of the planar transformer, and a second resonant inductor (L r2 ) and a second resonant capacitor (C) connected to another end of the planar transformer r2 ).

제1 공진 인덕터와 제2 공진 인덕터는 같은 값을 갖고, 제1 공진 커패시터와 제2 공진 커패시터는 같은 값을 가지며, 1차측 회로와 2차측 회로가 평면 변압기를 기준으로 상하 대칭 구조이고, 균형 공진 탱크로 인해 평면 변압기의 기생 커패시터를 통해 흐르는 공통 모드(Common Mode; CM) 전류를 감소시킨다. The first resonant inductor and the second resonant inductor have the same value, the first resonant capacitor and the second resonant capacitor have the same value, the primary circuit and the secondary circuit have a vertical symmetric structure with respect to the planar transformer, and balanced resonance The tank reduces the common mode (CM) current flowing through the parasitic capacitor of the planar transformer.

1차측 회로의 작동 중, 평면 변압기를 기준으로 제1 공진 인덕터의 전압과 제1 공진 커패시터의 전압의 합은 제2 공진 인덕터의 전압과 제2 공진 커패시터의 전압의 합과 같다. During operation of the primary circuit, the sum of the voltage of the first resonant inductor and the voltage of the first resonant capacitor with respect to the planar transformer is equal to the sum of the voltage of the second resonant inductor and the voltage of the second resonant capacitor.

1차측 회로의 작동 중, 평면 변압기 양단의 전압 전위 대 접지의 dv/dt 특성은 0이된다. During operation of the primary circuit, the dv / dt characteristic of the voltage potential across the planar transformer versus ground becomes zero.

2차측 회로의 작동 중, 평면 변압기 양단의 전압 전위 대 접지의 dv/dt 특성도 0이 되고, 공통 모드 전류가 0이된다. During operation of the secondary circuit, the dv / dt characteristic of the voltage potential across the planar transformer versus ground also becomes zero, and the common mode current becomes zero.

1차측 회로 및 2차측 회로의 평면 변압기의 각 레이어는 1차 또는 2차 권선을 포함하고, 인접한 레이어의 턴 수가 동일하고, 레이아웃은 대칭 구조이다. Each layer of the planar transformer of the primary side circuit and the secondary side circuit includes a primary or secondary winding, the adjacent layers have the same number of turns, and the layout is a symmetrical structure.

1차측 회로 및 2차측 회로의 평면 변압기 각 양단에서 인접한 레이어 간의 접지 대 전압 전위의 dv/dt 특성은 동일하고, 공통 모드 전류가 0이 된다. The dv / dt characteristics of the ground-to-voltage potential between adjacent layers at each end of the planar transformer in the primary circuit and the secondary circuit are the same, and the common mode current is zero.

제안된 컨버터의 게이트 신호는 기존 컨버터의 게이트 신호와 동일하다. 제안된 컨버터에서 공진 인덕터와 공진 커패시터는 균형 공진 탱크를 만들기 위해 두 개의 컴포넌트로 똑같이 나뉜다. 따라서 1차측과 2차측이 변압기를 기준으로 대칭이기 때문에 제안된 컨버터의 CM 노이즈는 기존의 컨버터 보다 더 작다. 아래에서 제안된 컨버터의 CM 노이즈에 관하여 더욱 상세히 설명한다. The gate signal of the proposed converter is the same as that of the conventional converter. In the proposed converter, the resonant inductor and the resonant capacitor are equally divided into two components to make a balanced resonant tank. Therefore, the CM noise of the proposed converter is smaller than that of the conventional converter because the primary and secondary sides are symmetric with respect to the transformer. The CM noise of the proposed converter will be described in more detail below.

도 9는 본 발명의 일 실시예에 따른 컨버터의 빌로우 영역(below region) 및 어보브 영역(above region)에서 주요 작동 파형을 나타낸다. 9 shows main operating waveforms in a below region and an above region of a converter according to an embodiment of the present invention.

도 9(a)는 빌로우 영역(below region)에서의 작동 파형이고, 도 9(b)는 어보브 영역(above region)에서의 작동 파형이다. Fig. 9(a) is an operation waveform in a below region, and Fig. 9(b) is an operation waveform in an above region.

제안된 컨버터의 2차측에 대한 작동 및 등가회로는 종래의 컨버터와 동일하다. 아래에서 각 모드에 대해 제안된 컨버터의 CM 전류에 대해 설명한다. The operation and equivalent circuit for the secondary side of the proposed converter is the same as that of the conventional converter. The CM current of the proposed converter for each mode is described below.

도 9의 타이밍도를 참조하면, 본 발명에서 제안하는 균형 공진 탱크를 갖는 낮은 공통모드 노이즈 풀-브리지 LLC 공진 컨버터의 노이즈 저감 방법은 제1 스위치 및 제4 스위치가 턴 온되어 1차측 회로의 자화 인덕터 양단에 출력 전압에 비례하는 전압이 인가되는 단계(

Figure pat00118
에서
Figure pat00119
까지 및
Figure pat00120
에서
Figure pat00121
까지), 제2 스위치 및 제3 스위치가 턴 온되어 1차측 회로의 등가회로가 제1 공진 인덕터, 제1 공진 커패시터, 제2 공진 인덕터, 제2 공진 커패시터 및 자화 인덕터로 나타나고, 출력 전압은 1차측 회로에 반영되지 않는 단계(
Figure pat00122
에서
Figure pat00123
까지), 제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치가 턴 오프되고, 2차측 회로에 전류가 흐르는 단계(
Figure pat00124
에서
Figure pat00125
까지) 및 제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치가 턴 오프되고, 2차측 회로에 전류가 흐르지 않는 단계(
Figure pat00126
에서
Figure pat00127
까지 및
Figure pat00128
에서
Figure pat00129
까지)를 포함한다. 본 발명의 실시예에 따른 노이즈 저감 방법에 대하여 도 10 내지 도 13을 참조하여 더욱 상세히 설명한다. Referring to the timing diagram of FIG. 9 , in the noise reduction method of the low common mode noise full-bridge LLC resonant converter having a balanced resonance tank proposed in the present invention, the first switch and the fourth switch are turned on to magnetize the primary circuit A step in which a voltage proportional to the output voltage is applied across the inductor (
Figure pat00118
at
Figure pat00119
up to and
Figure pat00120
at
Figure pat00121
until), the second switch and the third switch are turned on, so that the equivalent circuit of the primary circuit appears as the first resonant inductor, the first resonant capacitor, the second resonant inductor, the second resonant capacitor and the magnetizing inductor, and the output voltage is 1 Steps not reflected in the secondary circuit (
Figure pat00122
at
Figure pat00123
until), the first switch, the second switch, the third switch, and the fourth switch are turned off, and a current flows in the secondary circuit (
Figure pat00124
at
Figure pat00125
until) and the first switch, the second switch, the third switch, and the fourth switch are turned off, and no current flows in the secondary circuit (
Figure pat00126
at
Figure pat00127
up to and
Figure pat00128
at
Figure pat00129
up to) is included. A noise reduction method according to an embodiment of the present invention will be described in more detail with reference to FIGS. 10 to 13 .

도 10은 본 발명의 일 실시예에 따른 1차측 회로의

Figure pat00130
에서
Figure pat00131
까지 및
Figure pat00132
에서
Figure pat00133
까지의 등가회로를 나타낸다. 10 is a diagram of a primary side circuit according to an embodiment of the present invention;
Figure pat00130
at
Figure pat00131
up to and
Figure pat00132
at
Figure pat00133
The equivalent circuit to

이러한 작동 중, 자화 인덕터 양단의 전압

Figure pat00134
은
Figure pat00135
이다. 동등하게 나뉘어져 있기 때문에,
Figure pat00136
은
Figure pat00137
와 같고,
Figure pat00138
은
Figure pat00139
와 같다. 따라서
Figure pat00140
의 전압
Figure pat00141
,
Figure pat00142
의 전압
Figure pat00143
,
Figure pat00144
의 전압
Figure pat00145
및
Figure pat00146
의 전압
Figure pat00147
간의 관계는 다음과 같이 계산될 수 있다: During this operation, the voltage across the magnetizing inductor
Figure pat00134
silver
Figure pat00135
to be. Since they are equally divided,
Figure pat00136
silver
Figure pat00137
same as,
Figure pat00138
silver
Figure pat00139
same as thus
Figure pat00140
voltage of
Figure pat00141
,
Figure pat00142
voltage of
Figure pat00143
,
Figure pat00144
voltage of
Figure pat00145
and
Figure pat00146
voltage of
Figure pat00147
The relationship between them can be calculated as follows:

Figure pat00148
Figure pat00148

제안된 컨버터에서 변압기의 1차측 단자들에서의 전압 전위 대 접지

Figure pat00149
및
Figure pat00150
는 식(28)에서 계산할 수 있다. 따라서
Figure pat00151
,
Figure pat00152
및 해당 dv/dt 특성은 다음과 같이 계산할 수 있다: Voltage potential at the primary terminals of the transformer in the proposed converter versus ground
Figure pat00149
and
Figure pat00150
can be calculated from Equation (28). thus
Figure pat00151
,
Figure pat00152
and the corresponding dv / dt characteristic can be calculated as:

Figure pat00153
Figure pat00153

2차측의 등가회로는 도 4(b)의 회로와 동일하다. 따라서 제안된 컨버터에서 변압기의 2차측 단자들에서의 전압 전위 대 접지

Figure pat00154
및
Figure pat00155
는 식(4) 및 식(5)에 따라 0이고,
Figure pat00156
및
Figure pat00157
의 dv/dt 특성도 0이다. 식(1), 식(6) 및 식(31)을 사용하여 도 10의 작동 중 CM 전류
Figure pat00158
는 0이다. The equivalent circuit on the secondary side is the same as the circuit in Fig. 4(b). Therefore, in the proposed converter, the voltage potential at the secondary terminals of the transformer versus ground
Figure pat00154
and
Figure pat00155
is 0 according to equations (4) and (5),
Figure pat00156
and
Figure pat00157
The dv / dt characteristic of is also zero. CM current during operation in Fig. 10 using equations (1), (6) and (31)
Figure pat00158
is 0.

도 11은 본 발명의 일 실시예에 따른 1차측 회로의

Figure pat00159
에서
Figure pat00160
까지의 등가회로를 나타낸다. 11 is a diagram of a primary side circuit according to an embodiment of the present invention;
Figure pat00159
at
Figure pat00160
The equivalent circuit to

Figure pat00161
과
Figure pat00162
의 합은
Figure pat00163
와
Figure pat00164
의 합과 같다. 따라서
Figure pat00165
,
Figure pat00166
및 해당 dv/dt 특성은 다음과 같이 계산할 수 있다:
Figure pat00161
class
Figure pat00162
the sum of
Figure pat00163
Wow
Figure pat00164
equal to the sum of thus
Figure pat00165
,
Figure pat00166
and the corresponding dv / dt characteristic can be calculated as:

Figure pat00167
Figure pat00167

여기서,

Figure pat00168
는
Figure pat00169
의 전압이다. here,
Figure pat00168
Is
Figure pat00169
is the voltage of

2차측의 등가회로는 도 5(b)의 회로와 동일하다. 따라서,

Figure pat00170
및
Figure pat00171
의 dv/dt는 각각 식(17) 및 식(18)을 사용하여 계산될 수 있다. 식(2), 식(14) 및 식(34)를 사용하여, 도 11의 작동 중 CM 전류
Figure pat00172
는 0이다. The equivalent circuit on the secondary side is the same as the circuit in Fig. 5(b). thus,
Figure pat00170
and
Figure pat00171
dv / dt of can be calculated using equations (17) and (18), respectively. Using equations (2), (14) and (34), the CM current during operation of Fig. 11
Figure pat00172
is 0.

도 12는 본 발명의 일 실시예에 따른 1차측 회로의

Figure pat00173
에서
Figure pat00174
까지의 등가회로를 나타낸다. 12 is a diagram of a primary side circuit according to an embodiment of the present invention;
Figure pat00173
at
Figure pat00174
The equivalent circuit to

1차측의 등가회로는 도 6(a)의 회로와 유사하며,

Figure pat00175
과
Figure pat00176
의 합은
Figure pat00177
와
Figure pat00178
의 합과 같다. 따라서
Figure pat00179
,
Figure pat00180
,
Figure pat00181
,
Figure pat00182
및
Figure pat00183
와
Figure pat00184
의 dv/dt 특성 간의 관계는 다음과 같이 얻을 수 있다: The equivalent circuit of the primary side is similar to the circuit of Fig. 6(a),
Figure pat00175
class
Figure pat00176
the sum of
Figure pat00177
Wow
Figure pat00178
equal to the sum of thus
Figure pat00179
,
Figure pat00180
,
Figure pat00181
,
Figure pat00182
and
Figure pat00183
Wow
Figure pat00184
The relationship between the dv / dt properties of can be obtained as:

Figure pat00185
Figure pat00185

Figure pat00186
Figure pat00186

도 4(b)의 동일한 등가회로에 기초하여,

Figure pat00187
및
Figure pat00188
의 dv/dt 특성은 0이다. 식(1), 식(6) 및 식(39)에서, 도 12에서의 작동 중 CM 전류
Figure pat00189
는 0이다. Based on the same equivalent circuit of Fig. 4(b),
Figure pat00187
and
Figure pat00188
The dv / dt characteristic of is zero. From equations (1), (6) and (39), the CM current during operation in Fig. 12
Figure pat00189
is 0.

도 13은 본 발명의 일 실시예에 따른 1차측 회로의

Figure pat00190
에서
Figure pat00191
까지 및
Figure pat00192
에서
Figure pat00193
까지의 등가회로를 나타낸다. 13 is a diagram of a primary side circuit according to an embodiment of the present invention;
Figure pat00190
at
Figure pat00191
up to and
Figure pat00192
at
Figure pat00193
The equivalent circuit to

1차측의 등가회로는 도 7(a)의 회로와 유사하며,

Figure pat00194
과
Figure pat00195
의 합은
Figure pat00196
와
Figure pat00197
의 합과 같다. 따라서,
Figure pat00198
,
Figure pat00199
,
Figure pat00200
,
Figure pat00201
및
Figure pat00202
와
Figure pat00203
의 dv/dt 특성 간의 관계는 다음과 같이 얻을 수 있다: The equivalent circuit of the primary side is similar to the circuit of Fig. 7(a),
Figure pat00194
class
Figure pat00195
the sum of
Figure pat00196
Wow
Figure pat00197
equal to the sum of thus,
Figure pat00198
,
Figure pat00199
,
Figure pat00200
,
Figure pat00201
and
Figure pat00202
Wow
Figure pat00203
The relationship between the dv / dt properties of can be obtained as:

Figure pat00204
Figure pat00204

2차측의 등가회로는 도 5(b)의 회로와 동일하다. 따라서, 식(14)에 따라

Figure pat00205
및
Figure pat00206
의 dv/dt는 0이다. 식(1), 식(14) 및 식(42)를 사용하여, 도 13에서의 작동 중 CM 전류
Figure pat00207
는 0이다. The equivalent circuit on the secondary side is the same as the circuit in Fig. 5(b). Therefore, according to equation (14)
Figure pat00205
and
Figure pat00206
dv / dt is zero. Using equations (1), (14) and (42), the CM current during operation in Fig. 13
Figure pat00207
is 0.

제안된 컨버터의 CM 전류는 모든 작동 조건에서 기존 컨버터의 CM 전류와 같거나 작다. 따라서, 제안된 컨버터의 CM 노이즈는 기존 컨버터의 CM 노이즈보다 작을 수있다.The CM current of the proposed converter is equal to or less than the CM current of the conventional converter under all operating conditions. Therefore, the CM noise of the proposed converter can be smaller than that of the conventional converter.

분석에 따르면, 본 발명의 실시예에 따른 컨버터 컨버터는 기존 컨버터에 비해 변압기에 더 작은 CM 전류가 흐르는 기생 커패시터를 갖는다. 하지만, 도 1의 변압기의 기생 커패시터 모델은 각 권선 사이의 기생 커패시터의 영향을 포함하지 않는다. According to the analysis, the converter converter according to the embodiment of the present invention has a parasitic capacitor through which a smaller CM current flows in the transformer compared to the conventional converter. However, the parasitic capacitor model of the transformer of FIG. 1 does not include the effect of the parasitic capacitor between each winding.

도 14는 본 발명의 실시예에 따른 PT의 기생 커패시터를 나타내는 도면이다. 14 is a diagram illustrating a parasitic capacitor of a PT according to an embodiment of the present invention.

PT에서 변압기의 각 레이어는 1차 또는 2차 권선을 포함하며 도 14와 같이 인접한 레이어 사이에 큰 기생 커패시터가 있다. 따라서 기생 커패시터는 변압기의 CM 전류를 분석하기 위해 고려해야 한다. 인접한 레이어들 사이의 CM 전류

Figure pat00208
는 식(1)과 유사하다. 인접한 레이어의 턴 수와 대칭 레이아웃이 동일한 경우, 기생 커패시턴스는 동일한 값으로 가정할 수 있다. 따라서
Figure pat00209
은 다음과 같이 계산할 수 있다: In the PT, each layer of the transformer includes a primary or secondary winding, with large parasitic capacitors between adjacent layers as shown in FIG. 14 . Therefore, the parasitic capacitor should be considered to analyze the CM current of the transformer. CM current between adjacent layers
Figure pat00208
is similar to Equation (1). When the number of turns of adjacent layers and the symmetric layout are the same, the parasitic capacitance may be assumed to be the same. thus
Figure pat00209
can be calculated as:

Figure pat00210
Figure pat00210

여기서

Figure pat00211
와
Figure pat00212
는 변압기에서 인접한 1차 레이어와 2차 레이어 사이의 기생 커패시터이고,
Figure pat00213
,
Figure pat00214
,
Figure pat00215
,
Figure pat00216
는 각각 a, b, c 및 d 지점에서의 전압 대 접지이다.here
Figure pat00211
Wow
Figure pat00212
is the parasitic capacitor between the adjacent primary and secondary layers in the transformer,
Figure pat00213
,
Figure pat00214
,
Figure pat00215
,
Figure pat00216
is the voltage versus ground at points a , b , c, and d, respectively.

식(43)에 따르면, 인접한 1차 및 2차 레이어의 접지 대 전압 전위의 dv/dt 특성이 동일하면,

Figure pat00217
은 0이다. According to equation (43), if the dv / dt characteristics of the ground-to-voltage potential of adjacent primary and secondary layers are equal, then
Figure pat00217
is 0.

도 15는 본 발명의 실시예에 따른 변압기의 1차 및 2차 레이어에서 전압 전위 대 접지를 나타낸다. 15 shows voltage potential versus ground at the primary and secondary layers of a transformer according to an embodiment of the present invention.

1차측의 1차 레이어 및

Figure pat00218
레이어의 전압은
Figure pat00219
에 기초하여
Figure pat00220
의 진폭에 따라 변하고, 진폭은 턴당
Figure pat00221
만큼 변한다. 1차측에서
Figure pat00222
레이어의 전압 전위
Figure pat00223
는
Figure pat00224
이된다. 따라서
Figure pat00225
의 dv/dt는 도 15에 도시된 바와 같이 정적 포인트이기 때문에 0이다. the primary layer on the primary side and
Figure pat00218
The voltage of the layer is
Figure pat00219
based on
Figure pat00220
changes with the amplitude of
Figure pat00221
change as much on the primary side
Figure pat00222
voltage potential of the layer
Figure pat00223
Is
Figure pat00224
becomes thus
Figure pat00225
dv / dt of is 0 because it is a static point as shown in FIG.

도 16은 본 발명의 실시예에 따른 컨버터의 변압기의 권선 레이아웃을 나타내는 도면이다. 16 is a diagram illustrating a winding layout of a transformer of a converter according to an embodiment of the present invention.

2차측의 1차 레이어 및

Figure pat00226
레이어의 전압은
Figure pat00227
에 기초하여
Figure pat00228
의 진폭에 따라 변하고, 진폭은 턴당
Figure pat00229
만큼 변한다. 2차측에서
Figure pat00230
레이어의 전압 전위
Figure pat00231
는
Figure pat00232
가된다. 따라서,
Figure pat00233
의 dv/dt 특성은 0이며, 이는 도 15에 도시된 바와 같이 정적 포인트를 의미한다. 1차측의
Figure pat00234
레이어와 2차측의
Figure pat00235
레이어 사이에는 dv/dt의 차이가 없다. n이
Figure pat00236
이기 때문에 양쪽의 턴당 전압 진폭 변화는 동일하다. 따라서, 1차 및 2차 레이어가 도 16에 도시된 바와 같이 1차측에 대한
Figure pat00237
레이어와 2차측에 대한
Figure pat00238
레이어에 기초하여 하나씩 중첩되면 1차 및 2차 레이어는 동일한 dv/dt 특성을 가질 수 있다. the primary layer on the secondary side and
Figure pat00226
The voltage of the layer is
Figure pat00227
based on
Figure pat00228
changes with the amplitude of
Figure pat00229
change as much on the second side
Figure pat00230
voltage potential of the layer
Figure pat00231
Is
Figure pat00232
goes thus,
Figure pat00233
The dv / dt characteristic of is 0, which means a static point as shown in FIG. primary side
Figure pat00234
layer and secondary
Figure pat00235
There is no difference in dv / dt between the layers. n is
Figure pat00236
Therefore, the voltage amplitude change per turn of both sides is the same. Therefore, the primary and secondary layers are applied to the primary side as shown in FIG.
Figure pat00237
layer and secondary
Figure pat00238
If they are overlapped one by one based on the layers, the primary and secondary layers may have the same dv / dt characteristics.

Figure pat00239
가
Figure pat00240
인 경우, 모든 1차 레이어 및 2차 레이어는 해당 쌍을 갖는다. 하지만,
Figure pat00241
와
Figure pat00242
는 일반적으로 다르기 때문에 쌍이 없는 레이어를 고려해야 한다. 여기서는
Figure pat00243
가
Figure pat00244
보다 큰 경우에 대해 설명한다. 쌍이 없는 레이어는 도 16에서 도트 무늬 레이어이며 쌍이 있는 기본 레이어 사이에 있다. CM 전류는 변압기의 같은 쪽의 기생 커패시터 사이에 흐르지 않기 때문에 이들 레이어를 통해 CM 전류가 흐르지 않는다.
Figure pat00239
go
Figure pat00240
, all primary and secondary layers have a corresponding pair. But,
Figure pat00241
Wow
Figure pat00242
are usually different, so unpaired layers should be considered. here
Figure pat00243
go
Figure pat00244
A larger case will be described. The unpaired layer is the polka dot layer in FIG. 16 and lies between the paired base layer. No CM current flows through these layers because no CM current flows between the parasitic capacitors on the same side of the transformer.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (20)

노이즈 저감을 위한 공진 컨버터에 있어서,
복수의 레이어를 포함하는 평면 변압기(Planar Transformer; PT)를 갖는 1차측 회로; 및
복수의 레이어를 포함하는 평면 변압기를 갖는 2차측 회로
를 포함하고,
1차측 회로는,
평면 변압기 일단에 연결된 제1 공진 인덕터 및 제1 공진 커패시터; 및
평면 변압기의 또 다른 일단에 연결된 제2 공진 인덕터 및 제2 공진 커패시터를 포함하는
노이즈 저감을 위한 공진 컨버터. In the resonant converter for noise reduction,
a primary side circuit having a planar transformer (PT) comprising a plurality of layers; and
Secondary-side circuit with a planar transformer comprising multiple layers
including,
The primary circuit is
a first resonant inductor and a first resonant capacitor connected to one end of the planar transformer; and
A second resonant inductor and a second resonant capacitor connected to another end of the planar transformer
Resonant converter for noise reduction. 제1항에 있어서,
제1 공진 인덕터와 제2 공진 인덕터는 같은 값을 갖고, 제1 공진 커패시터와 제2 공진 커패시터는 같은 값을 가지며,
1차측 회로와 2차측 회로가 평면 변압기를 기준으로 대칭 구조이고,
균형 공진 탱크로 인해 평면 변압기의 기생 커패시터를 통해 흐르는 공통 모드(Common Mode; CM) 전류를 감소시키는
노이즈 저감을 위한 공진 컨버터. According to claim 1,
The first resonant inductor and the second resonant inductor have the same value, the first resonant capacitor and the second resonant capacitor have the same value,
The primary side circuit and the secondary side circuit are symmetrical with respect to the planar transformer,
It reduces the common mode (CM) current flowing through the parasitic capacitor of the planar transformer due to the balanced resonant tank.
Resonant converter for noise reduction. 제1항에 있어서,
1차측 회로의 작동 중, 평면 변압기를 기준으로 제1 공진 인덕터의 전압과 제1 공진 커패시터의 전압의 합은 제2 공진 인덕터의 전압과 제2 공진 커패시터의 전압의 합과 같은
노이즈 저감을 위한 공진 컨버터. According to claim 1,
During operation of the primary circuit, the sum of the voltage of the first resonant inductor and the voltage of the first resonant capacitor with respect to the planar transformer is equal to the sum of the voltage of the second resonant inductor and the voltage of the second resonant capacitor
Resonant converter for noise reduction. 제3항에 있어서,
1차측 회로의 작동 중, 평면 변압기 양단의 전압 전위 대 접지의 dv/dt 특성은 0이되는
노이즈 저감을 위한 공진 컨버터. 4. The method of claim 3,
During operation of the primary circuit, the dv / dt characteristic of the voltage potential across the planar transformer versus ground becomes zero.
Resonant converter for noise reduction. 제4항에 있어서,
2차측 회로의 작동 중, 평면 변압기 양단의 전압 전위 대 접지의 dv/dt 특성도 0이 되고, 공통 모드 전류가 0이되는
노이즈 저감을 위한 공진 컨버터. 5. The method of claim 4,
During operation of the secondary circuit, the dv / dt characteristic of the voltage potential across the planar transformer versus ground also becomes zero, and the common mode current becomes zero.
Resonant converter for noise reduction. 제1항에 있어서,
1차측 회로 및 2차측 회로의 평면 변압기의 각 레이어는 1차 또는 2차 권선을 포함하고, 인접한 레이어의 턴 수가 동일하고, 레이아웃은 대칭 구조인
노이즈 저감을 위한 공진 컨버터.According to claim 1,
Each layer of the planar transformer of the primary side circuit and the secondary side circuit includes a primary or secondary winding, the adjacent layers have the same number of turns, and the layout is a symmetrical structure.
Resonant converter for noise reduction. 제1항에 있어서,
1차측 회로 및 2차측 회로의 평면 변압기 각 양단에서 인접한 레이어 간의 접지 대 전압 전위의 dv/dt 특성은 동일하고, 공통 모드 전류가 0이 되는
노이즈 저감을 위한 공진 컨버터.According to claim 1,
The dv / dt characteristics of the ground-to-voltage potential between adjacent layers at each end of the planar transformer in the primary circuit and the secondary circuit are the same, and the common mode current is zero.
Resonant converter for noise reduction. 노이즈 저감을 위한 공진 컨버터에 있어서,
변압기를 갖는 1차측 회로; 및
변압기를 갖는 2차측 회로
를 포함하고,
1차측 회로는,
변압기 일단에 연결된 제1 공진 인덕터 및 제1 공진 커패시터; 및
변압기의 또 다른 일단에 연결된 제2 공진 인덕터 및 제2 공진 커패시터를 포함하는
노이즈 저감을 위한 공진 컨버터.In the resonant converter for noise reduction,
a primary side circuit with a transformer; and
Secondary circuit with transformer
including,
The primary circuit is
a first resonant inductor and a first resonant capacitor connected to one end of the transformer; and
A second resonant inductor and a second resonant capacitor connected to another end of the transformer
Resonant converter for noise reduction. 제8항에 있어서,
제1 공진 인덕터와 제2 공진 인덕터는 같은 값을 갖고, 제1 공진 커패시터와 제2 공진 커패시터는 같은 값을 가지며,
1차측 회로와 2차측 회로가 변압기를 기준으로 대칭 구조이고,
균형 공진 탱크로 인해 변압기의 기생 커패시터를 통해 흐르는 공통 모드(Common Mode; CM) 전류를 감소시키는
노이즈 저감을 위한 공진 컨버터. 9. The method of claim 8,
The first resonant inductor and the second resonant inductor have the same value, the first resonant capacitor and the second resonant capacitor have the same value,
The primary circuit and secondary circuit are symmetrical with respect to the transformer,
It reduces the Common Mode (CM) current flowing through the parasitic capacitor of the transformer due to the balanced resonant tank.
Resonant converter for noise reduction. 제8항에 있어서,
1차측 회로의 작동 중, 변압기를 기준으로 제1 공진 인덕터의 전압과 제1 공진 커패시터의 전압의 합은 제2 공진 인덕터의 전압과 제2 공진 커패시터의 전압의 합과 같은
노이즈 저감을 위한 공진 컨버터. 9. The method of claim 8,
During operation of the primary circuit, the sum of the voltage of the first resonant inductor and the voltage of the first resonant capacitor with respect to the transformer is equal to the sum of the voltage of the second resonant inductor and the voltage of the second resonant capacitor
Resonant converter for noise reduction. 제10항에 있어서,
1차측 회로의 작동 중, 변압기 양단의 전압 전위 대 접지의 dv/dt 특성은 0이되는
노이즈 저감을 위한 공진 컨버터. 11. The method of claim 10,
During operation of the primary circuit, the dv / dt characteristic of the voltage potential across the transformer versus ground becomes zero.
Resonant converter for noise reduction. 제11항에 있어서,
2차측 회로의 작동 중, 변압기 양단의 전압 전위 대 접지의 dv/dt 특성도 0이 되고, 공통 모드 전류가 0이되는
노이즈 저감을 위한 공진 컨버터. 12. The method of claim 11,
During the operation of the secondary circuit, the dv / dt characteristic of the voltage potential across the transformer versus ground also becomes zero, and the common mode current becomes zero.
Resonant converter for noise reduction. 제8항에 있어서,
1차측 회로 및 2차측 회로의 변압기의 레이아웃은 대칭 구조인
노이즈 저감을 위한 공진 컨버터.9. The method of claim 8,
The layout of the transformer in the primary circuit and secondary circuit is a symmetrical structure.
Resonant converter for noise reduction. 제8항에 있어서,
1차측 회로 및 2차측 회로의 변압기 각 양단에서 접지 대 전압 전위의 dv/dt 특성은 동일하고, 공통 모드 전류가 0이 되는
노이즈 저감을 위한 공진 컨버터. 9. The method of claim 8,
The dv / dt characteristics of the ground-to-voltage potential at both ends of the transformer in the primary circuit and the secondary circuit are the same, and the common mode current becomes zero.
Resonant converter for noise reduction. 공진 컨버터의 노이즈 저감 방법에 있어서,
공진 컨버터는 복수의 레이어를 포함하는 평면 변압기(Planar Transformer; PT)를 갖는 1차측 회로; 및 복수의 레이어를 포함하는 평면 변압기를 갖는 2차측 회로를 포함하고,
1차측 회로는 평면 변압기 일단에 연결된 제1 공진 인덕터 및 제1 공진 커패시터, 제1 공진 인덕터에 일단이 각각 연결될 제1 스위치 및 제2 스위치, 평면 변압기의 또 다른 일단에 연결된 제2 공진 인덕터 및 제2 공진 커패시터, 제2 공진 인덕터에 일단이 각각 연결될 제3 스위치 및 제4 스위치를 포함하고,
제1 스위치 및 제4 스위치가 턴 온되어 1차측 회로의 자화 인덕터 양단에 출력 전압에 비례하는 전압이 인가되는 단계;
제2 스위치 및 제3 스위치가 턴 온되어 1차측 회로의 등가회로가 제1 공진 인덕터, 제1 공진 커패시터, 제2 공진 인덕터, 제2 공진 커패시터 및 자화 인덕터로 나타나고, 출력 전압은 1차측 회로에 반영되지 않는 단계;
제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치가 턴 오프되고, 2차측 회로에 전류가 흐르는 단계; 및
제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치가 턴 오프되고, 2차측 회로에 전류가 흐르지 않는 단계
를 포함하는 공진 컨버터의 노이즈 저감 방법. A method for reducing noise in a resonant converter, the method comprising:
The resonant converter includes a primary-side circuit having a planar transformer (PT) including a plurality of layers; and a secondary side circuit having a planar transformer comprising a plurality of layers;
The primary circuit includes a first resonant inductor and a first resonant capacitor connected to one end of the planar transformer, a first switch and a second switch each having one end connected to the first resonant inductor, a second resonant inductor and a second resonant inductor connected to another end of the planar transformer 2 resonant capacitors, and a third switch and a fourth switch each having one end connected to the second resonant inductor,
turning on the first switch and the fourth switch to apply a voltage proportional to the output voltage across the magnetizing inductor of the primary circuit;
When the second switch and the third switch are turned on, the equivalent circuit of the primary circuit appears as the first resonant inductor, the first resonant capacitor, the second resonant inductor, the second resonant capacitor and the magnetizing inductor, and the output voltage is applied to the primary circuit step not reflected;
the first switch, the second switch, the third switch, and the fourth switch are turned off, and a current flows in the secondary circuit; and
A step in which the first switch, the second switch, the third switch, and the fourth switch are turned off, and no current flows in the secondary circuit
A method of reducing noise in a resonant converter comprising a. 제15항에 있어서,
제1 스위치 및 제4 스위치가 턴 온되어 1차측 회로의 자화 인덕터 양단에 출력 전압에 비례하는 전압이 인가되는 단계는,
1차측 회로의 작동 중, 평면 변압기를 기준으로 제1 공진 인덕터의 전압과 제1 공진 커패시터의 전압의 합은 제2 공진 인덕터의 전압과 제2 공진 커패시터의 전압의 합과 같아지는
공진 컨버터의 노이즈 저감 방법. 16. The method of claim 15,
The first switch and the fourth switch are turned on to apply a voltage proportional to the output voltage across the magnetizing inductor of the primary circuit,
During operation of the primary circuit, the sum of the voltage of the first resonant inductor and the voltage of the first resonant capacitor with respect to the planar transformer is equal to the sum of the voltage of the second resonant inductor and the voltage of the second resonant capacitor.
A method of reducing noise in a resonant converter. 제16항에 있어서,
1차측 회로의 작동 중, 평면 변압기 양단의 전압 전위 대 접지의 dv/dt 특성은 0이되는
공진 컨버터의 노이즈 저감 방법. 17. The method of claim 16,
During operation of the primary circuit, the dv / dt characteristic of the voltage potential across the planar transformer versus ground becomes zero.
A method of reducing noise in a resonant converter. 제15항에 있어서,
제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치가 턴 오프되고, 2차측 회로에 전류가 흐르는 단계는,
2차측 회로의 작동 중, 평면 변압기 양단의 전압 전위 대 접지의 dv/dt 특성도 0이 되고, 공통 모드 전류가 0이되는
공진 컨버터의 노이즈 저감 방법. 16. The method of claim 15,
The first switch, the second switch, the third switch, and the fourth switch are turned off, the step of flowing a current in the secondary circuit,
During the operation of the secondary circuit, the dv / dt characteristic of the voltage potential across the plane transformer versus ground also becomes zero, and the common mode current becomes zero.
A method of reducing noise in a resonant converter. 제15항에 있어서,
1차측 회로 및 2차측 회로의 평면 변압기의 각 레이어는 1차 또는 2차 권선을 포함하고, 인접한 레이어의 턴 수가 동일하고, 레이아웃은 대칭 구조인
공진 컨버터의 노이즈 저감 방법. 16. The method of claim 15,
Each layer of the planar transformer of the primary side circuit and the secondary side circuit includes a primary or secondary winding, the adjacent layers have the same number of turns, and the layout is a symmetrical structure.
A method of reducing noise in a resonant converter. 제19항에 있어서,
1차측 회로 및 2차측 회로의 평면 변압기 각 양단에서 인접한 레이어 간의 접지 대 전압 전위의 dv/dt 특성은 동일하고, 공통 모드 전류가 0이 되는
공진 컨버터의 노이즈 저감 방법. 20. The method of claim 19,
The dv / dt characteristics of the ground-to-voltage potential between adjacent layers at each end of the planar transformer in the primary circuit and the secondary circuit are the same, and the common mode current is zero.
A method of reducing noise in a resonant converter.
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Title
Bin Li et al., "A symmetrical resonant converter and PCB transformer structure for common mode noise reduction"(2017.10.05.) *
Lihong Xie et al., "Reducing Common Mode Noise in Phase-Shifted Full-Bridge Converter", IEEE Transactions on Industrial Electronics (Volume: 65, Issue: 10, Oct. 2018)(2018.02.08.) *
M. Borage et al.,"Common-mode noise source and its passive cancellation in full-bridge resonant converter", 8th International Conference on Electromagnetic Interference and Compatibility(2003.12.19.) *

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KR102453928B1 (en) 2022-10-14

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