KR20210158701A - 반도체 발광 소자 - Google Patents

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KR20210158701A
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탁영조
김주성
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안성진
이동건
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최영진
최용석
하종훈
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삼성전자주식회사
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Abstract

반도체 발광 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물 스택; 상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극; 및 상기 발광 구조물 스택의 측벽의 적어도 일부분 상에 배치되는 필드 조절 구조물로서, 상기 활성층의 측벽을 둘러싸는 필드 조절 전극(field control electrode); 및 상기 필드 조절 전극과 상기 활성층 사이에 개재되는 유전층을 포함하는, 필드 조절 구조물을 포함한다.

Description

반도체 발광 소자{Semiconductor light emitting devices}
본 발명의 기술적 사상은 반도체 발광 소자에 관한 것으로, 더욱 상세하게는, 마이크로미터 사이즈 또는 서브마이크로미터 사이즈를 갖는 반도체 발광 소자에 관한 것이다.
반도체 발광 소자는 조명 장치용 광원뿐만 아니라 디스플레이 장치의 광원으로서 널리 사용되고 있다. 최근 반도체 발광 소자의 어플리케이션이 확대됨에 따라, 마이크로미터 사이즈 또는 서브마이크로미터 사이즈를 갖는 반도체 발광 소자의 개발이 요구되고 있다. 그러나 반도체 발광 소자의 사이즈가 작아질수록 발광 효율이 감소되는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 마이크로미터 사이즈와 같은 작은 사이즈를 가지더라도 우수한 발광 효율을 갖는 반도체 발광 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 발광 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물 스택; 상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극; 및 상기 발광 구조물 스택의 측벽의 적어도 일부분 상에 배치되는 필드 조절 구조물로서, 상기 활성층의 측벽을 둘러싸는 필드 조절 전극(field control electrode); 및 상기 필드 조절 전극과 상기 활성층 사이에 개재되는 유전층을 포함하는, 필드 조절 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 발광 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물 스택; 상기 제1 도전형 반도체층의 바닥면 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층의 상면 상에 배치되는 제2 전극; 및 상기 발광 구조물 스택의 측벽의 적어도 일부분 상에 배치되는 필드 조절 구조물로서, 상기 활성층의 측벽 및 상기 제2 도전형 반도체층의 측벽을 둘러싸고, 상기 제2 전극과 연결되는 필드 조절 전극; 및 상기 필드 조절 전극과 상기 활성층 사이 및 상기 필드 조절 전극과 상기 제2 도전형 반도체층 사이에 개재되는 유전층을 포함하는, 필드 조절 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 발광 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물 스택; 상기 제1 도전형 반도체층의 바닥면 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층의 상면 상에 배치되는 제2 전극; 및 상기 발광 구조물 스택의 측벽을 둘러싸는 필드 조절 구조물로서, 상기 발광 구조물 스택의 상기 측벽 상에 배치되는 유전층; 및 상기 활성층의 측벽을 둘러싸며, 상기 활성층의 상기 측벽과의 사이에 상기 유전층이 개재되고, 상기 제1 전극 및 상기 제2 전극으로부터 이격되어 배치되는 필드 조절 전극을 포함하는, 필드 조절 구조물을 포함한다.
본 발명의 기술적 사상에 의한 반도체 발광 소자는 발광 구조물 스택의 측벽 상에서 활성층의 측벽을 둘러싸는 유전층과 필드 조절 전극을 포함할 수 있고, 필드 조절 전극을 사용하여 활성층과 유전층의 계면에 필드 조절 전압이 인가되도록 구성될 수 있다. 필드 조절 전압의 인가에 의해, 활성층과 유전층의 계면에서 에너지 밴드의 벤딩(bending)이 발생할 수 있고, 이에 따라 제1 캐리어(또는 주 캐리어)의 농도와 제2 캐리어(또는 소수 캐리어)의 농도 사이의 불균형이 발생하여, 활성층과 유전층의 계면에 인접한 활성층 내에서 전자-정공의 비발광 재결합(non-radiative recombination) 속도가 현저히 감소될 수 있다. 따라서 반도체 발광 소자는 감소된 비발광 재결합 속도에 의해 현저히 향상된 발광 효율을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 6는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 9은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 10는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 12a는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 상면도이고, 도 12b는 도 12a의 I-I' 선을 따른 단면도이다.
도 13는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 14a는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 상면도이고, 도 14b는 도 14a의 II-II' 선을 따른 단면도이다.
도 15는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 16a 내지 도 16f는 예시적인 실시예들에 따른 반도체 발광 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 17은 필드 조절 전압의 인가에 따른 활성층 내부의 비발광 재결합 속도를 개략적으로 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다. 본 명세서 전체를 통해 동일한 참조부호는 동일한 구성요소를 가리키도록 사용된다.
도 1은 예시적인 실시예들에 따른 반도체 발광 소자(100)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 발광 소자(100)는 발광 구조물 스택(120), 제1 전극(130), 제2 전극(140), 및 필드 조절 구조물(150)을 포함할 수 있다.
발광 구조물 스택(120)은 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 포함할 수 있다. 도 1에 도시된 것과 같이, 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126)이 활성층(124)을 그 사이에 두고 적층될 수 있다.
활성층(124)은 서로 반대되는 제1 면(124F1)과 제2 면(124F2)을 가지며, 활성층(124)의 제1 면(124F1)이 제1 도전형 반도체층(122)과 접촉하고, 활성층(124)의 제2 면(124F2)이 제2 도전형 반도체층(126)과 접촉한다. 여기에서, 편의상 활성층(124)의 제1 면(124F1)과 접촉하는 제1 도전형 반도체층(122)의 표면을 제1 도전형 반도체층(122)의 상면으로, 상기 상면에 반대되는 제1 도전형 반도체층(122)의 표면을 제1 도전형 반도체층(122)의 바닥면으로 지칭한다. 또한 편의상 활성층(124)의 제2 면(124F2)과 접촉하는 제2 도전형 반도체층(126)의 표면을 제2 도전형 반도체층(126)의 바닥면으로, 상기 바닥면에 반대되는 제2 도전형 반도체층(126)의 표면을 제2 도전형 반도체층(126)의 상면으로 지칭한다.
또한 여기에서는 발광 구조물 스택(120)의 바닥면은 제1 도전형 반도체층(122)의 바닥면을 가리키고, 발광 구조물 스택(120)의 상면은 제2 도전형 반도체층(126)의 상면을 가리키는 것으로 사용된다. 또한 제1 도전형 반도체층(122)의 상면에 수직한 제1 방향을 따라 활성층(124)과 제2 도전형 반도체층(126)이 순서대로 배치된다.
발광 구조물 스택(120)의 측벽(120S)은 제1 도전형 반도체층(122)의 측벽, 활성층(124)의 측벽(124S), 및 제2 도전형 반도체층(126)의 측벽을 포함할 수 있다. 발광 구조물 스택(120)의 제1 도전형 반도체층(122)의 상면에 평행한 제2 방향을 따른 폭은 약 50 nm 내지 약 100 ㎛ 일 수 있다. 예를 들어, 발광 구조물 스택(120)의 제1 도전형 반도체층(122)의 상면에 평행한 제2 방향을 따른 폭은 약 50 ㎛ 이하일 수 있다. 발광 구조물 스택(120)의 폭이 약 100 ㎛ 이하, 또는 약 50 ㎛ 이하일 때 활성층(124)의 전체 면적에 대한 활성층(124)의 표면 영역의 면적의 비율이 상대적으로 커질 수 있고, 이러한 경우에 표면 결함들에 기인한 비발광 재결합에 의한 발광 효율 저하가 문제될 수 있다.
발광 구조물 스택(120)의 측벽(120S)은 제1 도전형 반도체층(122)의 상면에 대하여 수직하게 배치되거나 또는 제1 도전형 반도체층(122)의 상면에 대하여 소정의 경사각을 가지고 기울어지도록 배치될 수 있다. 예를 들어, 발광 구조물 스택(120)의 측벽(120S)은 제1 도전형 반도체층(122)의 수평 방향 폭이 제2 도전형 반도체층(126)의 수평 방향 폭보다 더 크도록 기울어지거나, 또는 제1 도전형 반도체층(122)의 수평 방향 폭이 제2 도전형 반도체층(126)의 수평 방향 폭보다 더 작도록 기울어질 수 있다. 발광 구조물 스택(120)의 측벽(120S)은 순차적으로 적층된 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 식각함에 의해 형성될 수 있다.
제1 도전형 반도체층(122)은 n형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, 예를 들어, n형 불순물은 Si일 수 있다. 예를 들어, 제1 도전형 반도체층(122)은 n형 GaN을 포함할 수 있다.
예시적인 실시예들에서, 제1 도전형 반도체층(122)은 콘택 반도체층(도시 생략) 및 전류 확산층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 콘택 반도체층의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3 범위일 수 있고, 상기 콘택 반도체층의 두께는 1 ㎛ 내지 5 ㎛일 수 있다. 상기 전류 확산층은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 반복해서 적층되는 구조일 수 있다. 예를 들어, 상기 전류 확산층은 각각 1 nm 내지 500 nm의 두께를 갖는 n형 GaN층 및/또는 AlxInyGazN (0≤x,y,z≤1, x=y=z=0 제외)으로 이루어진 조성이 다른 2이상의 층이 반복되어 적층된 n형 초격자층일 수 있다. 상기 전류 확산층의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3 일 수 있다. 필요에 따라, 상기 전류 확산층은 절연 물질층을 추가로 포함할 수도 있다.
예시적인 실시예들에서, 제2 도전형 반도체층(126)은 p형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 제2 도전형 반도체층(126)은 단층 구조로 구현될 수도 있다. 다른 실시예들에서, 제2 도전형 반도체층(126)은 서로 다른 조성을 갖는 다층 구조를 가질 수도 있다. 예를 들어, 제2 도전형 반도체층(126)은 제1 방향을 따라 순차적으로 적층된 전자 차단층(EBL)(도시 생략), 저농도 p형 반도체층(도시 생략) 및 고농도 p형 반도체층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 전자 차단층은 각각이 5 nm 내지 100 nm의 두께를 갖는 복수의 서로 다른 조성의 InxAlyGa(1-x-y)N이 적층된 구조를 갖거나, AlyGa(1-y)N으로 구성된 단일층일 수 있다. 상기 전자 차단층의 에너지 밴드갭(Eg)는 활성층(124)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 상기 전자 차단층의 Al 조성은 활성층(124)으로부터 멀어질수록 감소할 수 있다.
예시적인 실시예들에서, 활성층(124)은 양자 우물층과 양자 장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자 우물층과 양자 장벽층은 서로 다른 조성을 갖는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 일부 실시예들에서, 상기 양자 우물층은 InxGa1-xN (0<x≤1)이며, 상기 양자 장벽층은 GaN 또는 AlGaN일 수 있다. 상기 양자 우물층과 양자 장벽층의 두께는 각각 1 nm 내지 50 nm 범위일 수 있다. 다른 실시예들에서, 활성층(124)은 단일양자우물 구조를 가질 수 있다.
제1 전극(130)은 발광 구조물 스택(120)의 바닥면 상에 제1 도전형 반도체층(122)에 연결되도록 배치될 수 있다. 예를 들어, 제1 전극(130)은 제1 도전형 반도체층(122)의 바닥면과 접촉하도록 배치될 수 있다. 예시적인 실시예들에서, 제1 전극(130)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 다른 실시예들에서, 제1 전극(130)과 제1 도전형 반도체층(122) 사이에 오믹 콘택층(도시 생략)이 더 배치될 수도 있다. 상기 오믹 콘택층은 Ag, Au, Al등과 같은 금속, ITO(indium tin oxide), ZITO(zinc-doped indium tin oxide), ZIO(zinc indium oxide), GIO(gallium indium oxide), ZTO(zinc tin oxide), AZO(aluminum-doped zinc oxide), GZO(gallium-doped zinc oxide), In4Sn3O12 및 Zn(1-x)MgxO(zinc magnesium oxide, 0≤x≤1) 등과 같은 투명 도전성 산화물을 포함할 수 있다. 다른 실시예들에서, 상기 오믹 콘택층은 그래핀(graphene)을 포함할 수도 있다.
제2 전극(140)은 발광 구조물 스택(120)의 상면 상에 제2 도전형 반도체층(126)에 연결되도록 배치될 수 있다. 예를 들어, 제2 전극(140)은 제2 도전형 반도체층(126)의 바닥면과 접촉하도록 배치될 수 있다. 예시적인 실시예들에서, 제2 전극(140)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 다른 실시예들에서, 제2 전극(140)과 제2 도전형 반도체층(126) 사이에 오믹 콘택층(도시 생략)이 더 배치될 수도 있다. 상기 오믹 콘택층은 Ag, Au, Al등과 같은 금속, ITO, ZITO, ZIO, GIO, ZTO, AZO, GZO, In4Sn3O12 및 Zn(1-x)MgxO (0≤x≤1) 등과 같은 투명 도전성 산화물을 포함할 수 있다.
발광 구조물 스택(120)의 측벽(120S) 상에는 필드 조절 구조물(150)이 배치될 수 있다. 필드 조절 구조물(150)은 유전층(152)과 필드 조절 전극(154)을 포함할 수 있다.
예시적인 실시예들에서, 유전층(152)은 발광 구조물 스택(120)의 측벽(120S) 전체를 둘러싸도록 형성될 수 있다. 유전층(152)은 실리콘 산화물(SiOx), 실리콘 산질화물, 실리콘 질화물(SiNx), 마그네슘 산화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 갈륨 산화물, 갈륨 산화물, 알루미늄 질화물, 하프늄 산화물, 하프늄 실리케이트(HfSiOx) 중 적어도 하나를 포함할 수 있다. 예를 들어, 유전층(152)은 약 10 nm 내지 500 nm 범위의 제1 두께(t11)를 가질 수 있다.
필드 조절 전극(154)은 유전층(152) 상에서 활성층(124)의 측벽(124S)을 둘러싸도록 배치될 수 있다. 필드 조절 전극(154)은 활성층(124)의 측벽(124)과, 이에 인접한 제1 도전형 반도체층(122)의 측벽 일부분과 제2 도전형 반도체층(126)의 측벽 일부분을 둘러쌀 수 있다.
도 1에 도시된 것과 같이, 활성층(124)의 제1 면(124F1)을 기준 레벨(LV0)로 정의할 때, 활성층(124)의 제2 면(124F2)은 기준 레벨(LV0)보다 더 높은 제1 수직 레벨(LV1)에 위치하고, 필드 조절 전극(154)의 상면은 기준 레벨(LV0)과 제1 수직 레벨(LV1)보다 더 높은 제2 수직 레벨(LV2)에 위치할 수 있다. 또한 필드 조절 전극(154)의 바닥면은 기준 레벨(LV0)보다 더 낮은 제3 수직 레벨(LV3)에 위치할 수 있다. 이에 따라 활성층(124)의 측벽(124S) 전체가 필드 조절 전극(154)에 의해 둘러싸일 수 있다. 또한 필드 조절 전극(154)은 제1 전극(130) 및 제2 전극(140)과 서로 다른 수직 레벨에 배치되고, 제1 전극(130) 및 제2 전극(140)으로부터 이격되어 배치될 수 있다.
예시적인 실시예들에서, 필드 조절 전극(154)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 금속 물질 또는 ITO, ZITO, ZIO, GIO, ZTO, AZO, GZO, In4Sn3O12 및 Zn(1-x)MgxO (0≤x≤1) 등과 같은 투명 도전성 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 필드 조절 구조물(150)은 발광 구조물 스택(120)의 측벽(120S)에 인접한 활성층(124) 부분에서 발생할 수 있는 비발광 재결합(non-radiative recombination)에 의한 발광 효율 저하를 감소시키거나 방지하도록 작용할 수 있다. 일반적으로 활성층(124)의 측벽(124S)에 식각 공정에 의한 데미지가 가해질 수 있고, 활성층(124)의 측벽(124S)에 인접한 표면 영역에 댕글링 본드 또는 불순물 등에 의한 표면 결함들이 형성되며, 이러한 표면 결함들에 의해 비발광 재결합이 발생할 수 있다. 특히 발광 구조물 스택(120)의 사이즈가 감소할수록 활성층(124)의 전체 면적에 대한 활성층(124)의 표면 영역의 면적의 비율이 커지므로, 표면 결함들에 기인한 비발광 재결합에 의한 발광 효율 저하가 문제될 수 있다.
예시적인 실시예들에 따르면, 필드 조절 구조물(150)은 발광 구조물 스택(120)의 측벽(120S)에 인접한 활성층(124) 부분에서 주 캐리어인 제1 캐리어의 농도와 소수 캐리어인 제2 캐리어의 농도 사이의 불균형을 유발함에 의해 발광 구조물 스택(120)의 측벽(120S)에 인접한 활성층(124) 부분 내의 전자 및 정공의 재결합 속도를 감소시키도록 작용할 수 있다. 필드 조절 구조물(150)의 캐리어 농도 불균형과 관련하여 도 17을 참조로 상세히 설명할 것이다.
도 17은 필드 조절 전압의 인가에 따른 활성층 내부의 비발광 재결합 속도를 개략적으로 나타내는 그래프이다.
도 17을 참조하면, 필드 조절 구조물(150)에 필드 조절 전압(VFC)(단위 V)을 인가함에 따라 유전층(152)과 활성층(124) 사이의 계면에 인접한 활성층(124) 부분 내에서 발생하는 전자-정공의 비발광 재결합 속도(vSR)(단위 cm·s-1)가 도시된다. 제1 그래프(CN20)는 활성층(124)이 n형 반도체층을 포함할 때의 비발광 재결합 속도(vSR)에 대응되며, 이 때 제1 캐리어 또는 주 캐리어는 전자이고, 제2 캐리어 또는 소수 캐리어는 정공이다. 제2 그래프(CP20)는 활성층(124)이 p형 반도체층을 포함할 때의 비발광 재결합 속도(vSR)에 대응되며, 이 때 제1 캐리어 또는 주 캐리어는 정공이고, 제2 캐리어 또는 소수 캐리어는 전자이다.
활성층(124)이 n형 반도체층을 포함하는 제1 그래프(CN20)의 경우에, 기준 전압(V0)에서 비발광 재결합 속도(vSR)는 제1 속도(v0)이다. 기준 전압(V0)은 0 V일 수 있고, 필드 조절 구조물(150)에 전압이 인가되지 않는 상태에 대응될 수 있다.
필드 조절 전압(VFC)이 양의 값을 가지며 그 크기가 증가하면(예를 들어, VFC > 0), 유전층(152)과 활성층(124) 사이의 계면에 인가되는 전위 차에 의해 활성층(124)의 표면 영역의 에너지 밴드의 벤딩(bending)이 발생할 수 있다. 예를 들어, 활성층(124)과 유전층(152) 계면에서 에너지 밴드가 아래를 향해 벤딩되는 경우, 상기 계면에서 컨덕션 밴드가 페르미 레벨에 가까워지고 밸런스 밴드가 페르미 레벨로부터 멀어질 수 있고, 이에 따라 상기 계면에 주 캐리어인 전자가 축적되는 반면, 상기 계면에서 소수 캐리어인 정공의 농도가 감소된다. 즉 제1 캐리어 농도 또는 주 캐리어 농도가 제2 캐리어 농도 또는 소수 캐리어 농도보다 현저히 커지며, 이에 따라 캐리어 농도 불균형이 유발될 수 있다. 제1 캐리어 농도가 제2 캐리어 농도보다 현저히 큰 경우, 제2 캐리어 농도가 전자-정공 재결합 속도를 결정할 수 있고, 이에 따라 전자-정공 재결합 속도가 감소할 수 있다.
반대로 필드 조절 전압(VFC)이 음의 값을 가지며 그 크기가 증가하면(예를 들어, VFC < 0), 유전층(152)과 활성층(124) 사이의 계면에 인가되는 전위 차에 의해 활성층(124)의 표면 영역의 에너지 밴드가 위를 향해 벤딩될 수 있다. 예를 들어, 활성층(124)과 유전층(152) 계면에서 에너지 밴드가 위를 향해 벤딩되는 경우, 상기 계면에서 컨덕션 밴드가 페르미 레벨에 멀어지고 밸런스 밴드가 페르미 레벨에 가까워짐에 따라 상기 계면에서 주 캐리어인 전자의 농도가 감소하는 반면, 상기 계면에서 소수 캐리어인 정공이 축적되어 전자의 농도와 정공의 농도 사이의 차이가 감소될 수 있다. 특히 필드 조절 전압(VFC)이 제1 전압(V1)일 때 제1 캐리어 농도와 제2 캐리어 농도 차이가 가장 작으며(예를 들어, 제1 캐리어 농도와 제2 캐리어 농도가 유사한 값을 가지며) 전자-정공 재결합 속도는 제1 최대 속도(vNmax)를 가질 수 있다.
필드 조절 전압(VFC)이 제1 전압(V1)보다 더 작을 때(즉 필드 조절 전압(VFC)이 음의 값을 가지며 제1 전압(V1)의 크기보다 더 큰 크기를 가질 때, 예를 들어, VFC < V1), 활성층(124)과 유전층(152) 계면에서 에너지 밴드가 더욱 위를 향해 벤딩될 수 있고, 상기 계면에서 주 캐리어인 전자의 농도가 더 감소하는 반면, 상기 계면에서 소수 캐리어인 정공이 더 축적되어 캐리어 농도 불균형이 다시 유발될 수 있다.
요약하면, 활성층(124)이 n형 반도체층을 포함하는 제1 그래프(CN20)의 경우에, 필드 조절 전압(VFC)이 기준 전압(V0)보다 더 크거나 제1 전압(V1)보다 더 작을 때, 제1 캐리어 농도와 제2 캐리어 농도 사이의 불균형이 유발될 수 있고, 따라서 전자-정공의 비발광 재결합 속도가 감소할 수 있다.
활성층(124)이 p형 반도체층을 포함하는 제2 그래프(CP20)의 경우에, 기준 전압(V0)에서 비발광 재결합 속도(vSR)는 제1 속도(v0)이다. 기준 전압(V0)은 0 V일 수 있고, 필드 조절 구조물(150)에 전압이 인가되지 않는 상태에 대응될 수 있다.
필드 조절 전압(VFC)이 음의 값을 가지며 그 크기가 증가하면(즉, 필드 조절 전압(VFC)이 감소하면, 예를 들어, VFC < 0)), 활성층(124)과 유전층(152) 계면에서 에너지 밴드가 위를 향해 벤딩될 수 있고, 상기 계면에서 밸런스 밴드가 페르미 레벨에 가까워지고 컨덕션 밴드가 페르미 레벨로부터 멀어질 수 있고, 이에 따라 상기 계면에 주 캐리어인 정공이 축적되는 반면, 상기 계면에서 소수 캐리어인 전자의 농도가 감소된다. 즉 제1 캐리어 농도가 제2 캐리어 농도보다 현저히 커지는 캐리어 농도 불균형이 유발되고, 이에 따라 전자-정공 재결합 속도가 감소할 수 있다.
반대로 필드 조절 전압(VFC)이 양의 값을 가지며 그 크기가 증가하면(예를 들어, VFC > 0), 상기 계면에서 주 캐리어인 정공의 농도가 감소하는 반면, 상기 계면에서 소수 캐리어인 전자가 축적되어 전자의 농도와 정공의 농도 사이의 차이가 감소될 수 있다. 특히 필드 조절 전압(VFC)이 제2 전압(V2)일 때 제1 캐리어 농도와 제2 캐리어 농도 차이가 가장 작으며(예를 들어, 제1 캐리어 농도와 제2 캐리어 농도가 유사한 값을 가지며) 전자-정공 재결합 속도는 제2 최대 속도(vPmax)를 가질 수 있다.
필드 조절 전압(VFC)이 제2 전압(V2)보다 더 클 때(즉 필드 조절 전압(VFC)이 양의 값을 가지며, 제2 전압(V2)의 크기보다 더 큰 크기를 가질 때, 예를 들어, VFC > V2), 상기 계면에서 주 캐리어인 정공의 농도가 더 감소하는 반면, 상기 계면에서 소수 캐리어인 전자가 더 축적되어 캐리어 농도 불균형이 다시 유발될 수 있다.
요약하면, 활성층(124)이 p형 반도체층을 포함하는 제2 그래프(CP20)의 경우에, 필드 조절 전압(VFC)이 기준 전압(V0)보다 더 작거나 제2 전압(V2)보다 더 클 때, 제1 캐리어 농도와 제2 캐리어 농도 사이의 불균형이 유발될 수 있고, 따라서 전자-정공의 비발광 재결합 속도가 감소할 수 있다.
다시 도 1을 참조하면, 필드 조절 전극(154)은 활성층(124)과 유전층(152) 사이의 계면에서 제1 캐리어 농도와 제2 캐리어 농도 사이의 불균형을 유발하기에 적절한 범위의 필드 조절 전압을 인가하도록 구성될 수 있다. 예를 들어, 필드 조절 전압은 활성층(124)의 도전형, 유전층(152)의 물질, 활성층(124)의 두께, 활성층(124)의 벌크 영역에 대한 활성층(124)의 표면 영역의 비율 등에 따라 달라질 수 있다.
예시적인 실시예들에 따른 반도체 발광 소자(100)에 따르면, 필드 조절 구조물(150)에 의해 활성층(124)의 캐리어 농도 불균형이 유발되고, 반도체 발광 소자(100)는 현저히 향상된 발광 효율을 가질 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 발광 소자(100A)를 나타내는 단면도이다. 도 2에서, 도 1에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 2를 참조하면, 필드 조절 구조물(150A)은 발광 구조물 스택(120)의 측벽(120S) 전체를 둘러싸는 유전층(152)과, 유전층(152) 상에서 활성층(124)의 측벽(124S) 및 제2 도전형 반도체층(126)의 측벽을 둘러싸는 필드 조절 전극(154A)을 포함할 수 있다.
예시적인 실시예들에서, 필드 조절 전극(154A)은 제2 도전형 반도체층(126) 상에 배치되는 제2 전극(140A)과 연결될 수 있다. 예를 들어, 도 2에 도시된 것과 같이, 제2 전극(140A)이 발광 구조물 스택(120)의 상면 전체 상에 형성되고, 필드 조절 전극(154A)은 발광 구조물 스택(120)의 양 측벽(120S) 모두를 감싸며 제2 전극(140A)과 연결될 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 필드 조절 전극(154A)은 제2 전극(140A)의 형성 공정과 동일한 공정을 사용하거나, 제2 전극(140A)의 형성 물질과 동일한 물질을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
필드 조절 전극(154A)은 제2 전극(140A)에 전기적으로 연결될 수 있고, 이에 따라 제2 전극(140A)에 애노드 전압이 인가될 때 필드 조절 구조물(150A)에 상기 애노드 전압과 동일한 필드 조절 전압이 인가될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 발광 소자(100B)를 나타내는 단면도이다. 도 3에서, 도 1 및 도 2에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 3을 참조하면, 필드 조절 구조물(150B)은 발광 구조물 스택(120)의 측벽(120S) 전체를 둘러싸는 유전층(152)과, 유전층(152) 상에서 활성층(124)의 측벽(124S) 및 제1 도전형 반도체층(122)의 측벽을 둘러싸는 필드 조절 전극(154B)을 포함할 수 있다.
예시적인 실시예들에서, 필드 조절 전극(154B)은 제1 도전형 반도체층(122) 상에 배치되는 제1 전극(130B)과 연결될 수 있다. 예를 들어, 도 3에 도시된 것과 같이, 제1 전극(130B)이 발광 구조물 스택(120)의 상면 전체 상에 형성되고, 필드 조절 전극(154B)은 발광 구조물 스택(120)의 양 측벽(120S) 모두를 감싸며 제1 전극(130B)과 연결될 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 필드 조절 전극(154B)은 제1 전극(130B)의 형성 공정과 동일한 공정을 사용하거나, 제1 전극(130B)의 형성 물질과 동일한 물질을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
필드 조절 전극(154B)은 제1 전극(130B)에 전기적으로 연결될 수 있고, 이에 따라 제1 전극(130B)에 캐소드 전압이 인가될 때 필드 조절 구조물(150B)에 상기 캐소드 전압과 동일한 필드 조절 전압이 인가될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 발광 소자(100C)를 나타내는 단면도이다. 도 4에서, 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 4를 참조하면, 필드 조절 구조물(150C)은 제1 유전층(152a), 제2 유전층(152b), 및 필드 조절 전극(154)을 포함할 수 있다. 제1 유전층(152a)은 발광 구조물 스택(120)의 측벽(120S) 전체를 둘러싸도록 배치되고, 제1 두께(t11a)를 가질 수 있다. 제2 유전층(152b)은 제1 유전층(152a) 상에서 발광 구조물 스택(120)의 측벽(120S) 전체를 둘러싸도록 배치되고, 제2 두께(t11b)를 가질 수 있다. 예를 들어, 제1 두께(t11a) 및 제2 두께(t11b) 각각은 약 10 nm 내지 500 nm 범위를 가질 수 있다.
예시적인 실시예들에서, 제1 유전층(152a) 및 제2 유전층(152b) 각각은 실리콘 산화물(SiOx), 실리콘 산질화물, 실리콘 질화물(SiNx), 마그네슘 산화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 갈륨 산화물, 갈륨 산화물, 알루미늄 질화물, 하프늄 산화물, 하프늄 실리케이트(HfSiOx) 중 적어도 하나를 포함할 수 있고, 제2 유전층(152b)은 제1 유전층(152a)과 다른 물질을 포함할 수 있다.
일부 예시들에서, 제1 유전층(152a)은 실리콘 산화물을 포함하고, 제2 유전층(152)은 알루미늄 산화물을 포함할 수 있다. 일부 예시들에서, 제1 유전층(152a)은 실리콘 산화물을 포함하고, 제2 유전층(152b)은 실리콘 질화물을 포함할 수 있다.
일부 예시들에서, 제1 유전층(152a)은 실리콘 산화물을 포함하고, 제2 유전층(152b)은 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 일부 예시들에서, 제1 유전층(152a)은 비화학양론적(non-stoichiometric) 실리콘 산화물(SiOx)을 포함하고, 제2 유전층(152b)은 실리콘 이산화물(SiO2)을 포함할 수 있다. 여기에서 비화학양론적 실리콘 산화물은 실리콘의 함량 대 산소의 함량이 1:2와 다른 실리콘 산화물(SiOx)을 의미할 수 있고, 예를 들어, x는 0.5보다 크고 2보다 작을 수 있다. 일부 예시들에서, 제1 유전층(152a)은 어닐링 처리가 가해진 실리콘 산화물을 포함하고, 제2 유전층(152b)은 어닐링 처리가 가해지지 않은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 유전층(152a)과 제2 유전층(152b) 중 적어도 하나는 고정 전하층(fixed charge layer)으로 작용할 수 있다. 예시적인 실시예들에서, 제1 유전층(152a)과 제2 유전층(152b) 중 적어도 하나는 양의 고정 전하 또는 음의 고정 전하를 포함할 수 있다. 일부 실시예들에서, 제1 유전층(152a)과 제2 유전층(152b) 중 적어도 하나는 약 1E10 cm-2 보다 큰 총 전하 밀도(total charge density)를 가질 수 있다. 예를 들어, 제1 유전층(152a)과 제2 유전층(152b) 중 적어도 하나는 약 1E11 cm-2 보다 크거나, 또는 약 1E12 cm-2 보다 큰 총 전하 밀도를 가질 수 있다. 일부 실시예들에서, 제1 유전층(152a)의 총 전하 밀도가 제2 유전층(152b)의 총 전하 밀도와 다를 수 있다.
제1 유전층(152a)과 제2 유전층(152b) 중 적어도 하나가 고정 전하층으로 작용함에 따라, 필드 조절 전극(154)이 활성층(124)의 에너지 밴드를 벤딩시키는 것과 동시에 상기 고정 전하층이 활성층(124)의 에너지 밴드를 벤딩시키는 것을 도울 수 있다. 예시적인 실시예들에 따른 반도체 발광 소자(100C)에 따르면, 필드 조절 구조물(150C)에 의해 활성층(124)의 캐리어 농도 불균형이 유발되고, 반도체 발광 소자(100C)는 현저히 향상된 발광 효율을 가질 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 발광 소자(100D)를 나타내는 단면도이다. 도 5에서, 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
필드 조절 구조물(150D)은 제1 유전층(152a), 제2 유전층(152b), 제3 유전층(152c), 제4 유전층(152d), 및 필드 조절 전극(154)을 포함할 수 있다. 제1 유전층(152a), 제2 유전층(152b), 제3 유전층(152c), 및 제4 유전층(152d) 각각은 실리콘 산화물(SiOx), 실리콘 산질화물, 실리콘 질화물(SiNx), 마그네슘 산화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 갈륨 산화물, 갈륨 산화물, 알루미늄 질화물, 하프늄 산화물, 하프늄 실리케이트(HfSiOx) 중 적어도 하나를 포함할 수 있다. 제1 유전층(152a), 제2 유전층(152b), 제3 유전층(152c), 및 제4 유전층(152d) 각각은 약 10 nm 내지 500 nm 범위를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 유전층(152a), 제2 유전층(152b), 제3 유전층(152c), 및 제4 유전층(152d) 중 적어도 하나는 고정 전하층으로 작용할 수 있다. 예시적인 실시예들에서, 제1 유전층(152a), 제2 유전층(152b), 제3 유전층(152c), 및 제4 유전층(152d) 중 적어도 하나는 양의 고정 전하 또는 음의 고정 전하를 포함할 수 있다. 일부 실시예들에서, 제1 유전층(152a), 제2 유전층(152b), 제3 유전층(152c), 및 제4 유전층(152d) 중 적어도 하나는 약 1E10 cm-2 보다 큰 총 전하 밀도를 가질 수 있다. 예를 들어, 제1 유전층(152a), 제2 유전층(152b), 제3 유전층(152c), 및 제4 유전층(152d) 중 적어도 하나는 약 1E11 cm-2 보다 크거나, 또는 약 1E12 cm-2 보다 큰 총 전하 밀도를 가질 수 있다.
도 6는 예시적인 실시예들에 따른 반도체 발광 소자(200)를 나타내는 단면도이다. 도 6에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 6를 참조하면, 반도체 발광 소자(200)는 기판(210), 기판(210) 상에 배치된 버퍼층(212), 버퍼층(212) 상에 배치된 제1 도전형 반도체층(222), 활성층(224), 제2 도전형 반도체층(226), 제1 전극(230), 제2 전극(240), 및 필드 조절 구조물(250)을 포함할 수 있다.
기판(210)은 사파이어와 같은 절연성 기판일 수 있다. 하지만, 이에 한정되지 않으며, 기판(210)은 절연성 외에도 도전성 또는 반도체 기판일 수 있다. 예를 들어, 기판(210)은 사파이어 외에도 SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
버퍼층(212)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 상기 버퍼층(212)는 GaN, AlN, AlGaN, InGaN일 수 있다. 일부 실시예들에서, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
제1 도전형 반도체층(222)은 n형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, 예를 들어, n형 불순물은 Si일 수 있다. 예를 들어, 제1 도전형 반도체층(222)은 n형 GaN을 포함할 수 있다.
예시적인 실시예들에서, 제1 도전형 반도체층(222)은 버퍼층(212) 상에 배치된 콘택 반도체층(222a)과, 콘택 반도체층(222a) 상의 전류 확산층(222b)을 포함할 수 있다. 예를 들어, 콘택 반도체층(222a)의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3 범위일 수 있고, 콘택 반도체층(222a)의 두께는 1㎛ 내지 5㎛일 수 있다. 전류 확산층(222b)은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 반복해서 적층되는 구조일 수 있다. 예를 들어, 전류 확산층(222b)은 1 nm 내지 500 nm의 두께를 갖는 n형 GaN층 및/또는 AlxInyGazN (0≤x,y,z≤1, x=y=z=0 제외)으로 이루어진 조성이 다른 2이상의 층이 반복되어 적층된 n형 초격자층일 수 있다. 전류 확산층(222b)의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3 일 수 있다. 필요에 따라, 전류 확산층(222b)은 절연 물질층을 추가로 포함할 수도 있다.
예시적인 실시예들에서, 제2 도전형 반도체층(226)은 p형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 제2 도전형 반도체층(226)은 제1 방향을 따라 순차적으로 적층된 전자 차단층(EBL)(226a), 저농도 p형 반도체층(226b) 및 고농도 p형 반도체층(226c)을 포함할 수 있다. 예를 들어, 전자 차단층(226a)은 각각이 5 nm 내지 100 nm의 두께를 갖는 복수의 서로 다른 조성의 InxAlyGa(1-x-y)N이 적층된 구조를 갖거나, AlyGa(1-y)N으로 구성된 단일층일 수 있다. 전자 차단층(226a)의 에너지 밴드갭(Eg)은 활성층(224)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 전자 차단층(226a)의 Al 조성은 활성층(224)으로부터 멀어질수록 감소할 수 있다.
예시적인 실시예들에서, 활성층(224)은 양자 우물층과 양자 장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자 우물층과 양자 장벽층은 서로 다른 조성을 갖는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 일부 실시예들에서, 상기 양자 우물층은 InxGa1-xN (0<x≤1)이며, 상기 양자 장벽층은 GaN 또는 AlGaN일 수 있다. 상기 양자 우물층과 양자 장벽층의 두께는 각각 1 nm 내지 50 nm 범위일 수 있다. 다른 실시예들에서, 활성층(124)은 단일양자우물 구조를 가질 수 있다.
발광 구조물 스택(120)은 제1 도전형 반도체층(122)의 상면이 노출되는 메사 에칭 구조를 가질 수 있다. 예를 들어, 제1 도전형 반도체층(222), 활성층(224), 및 제2 도전형 반도체층(226)의 적층 구조는 메사 에칭되고, 이 때 노출되는 제1 도전형 반도체층(122)의 상기 상면은 메사 에칭 표면(222ME)으로 지칭될 수 있다. 제1 전극(230)은 제1 도전형 반도체층(222)의 메사 에칭 표면(222ME) 상에 배치될 수 있다. 예를 들어, 제1 전극(230)은 콘택 반도체층(222a)의 노출된 표면 상에 형성될 수 있고, Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조를 가질 수 있다.
제2 도전형 반도체층(226) 상에는 오믹 콘택층(242)이 배치되고, 오믹 콘택층(242) 상에 제2 전극(240)이 배치될 수 있다. 예시적인 실시예들에서, 오믹 콘택층(242)은 Ag, Au, Al등과 같은 금속, ITO, ZITO, ZIO, GIO, ZTO, AZO, GZO, In4Sn3O12 및 Zn(1-x)MgxO (0≤x≤1) 등과 같은 투명 도전성 산화물을 포함할 수 있다. 제2 전극(240)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조를 가질 수 있다.
필드 조절 구조물(250)은 유전층(252) 및 필드 조절 전극(254)을 포함할 수 있다. 유전층(252)은 제1 도전형 반도체층(222), 활성층(224), 및 제2 도전형 반도체층(226)의 측벽을 둘러쌀 수 있다. 필드 조절 전극(254)은 유전층(252) 상에서 활성층(224)을 둘러싸도록 배치될 수 있다.
도 6에 도시된 것과 같이, 유전층(252)은 제1 도전형 반도체층(222)의 메사 에칭 표면(222ME) 상에는 형성되지 않을 수 있다. 또한 필드 조절 전극(254)은 제1 도전형 반도체층(222)의 메사 에칭 표면(222ME)에 인접한 활성층(224) 부분의 측벽 상에는 배치되지 않을 수 있다. 필드 조절 전극(254)은 제1 전극(230) 및 제2 전극(240)으로부터 이격되어 배치되고, 유전층(252)과 인접하게 배치되는 활성층(224)의 표면 영역에 캐소드 전압 또는 애노드 전압과 독립적인 필드 조절 전압을 인가하도록 구성될 수 있다.
도 6에서, 유전층(252)이 제1 도전형 반도체층(222)의 바닥면까지 연장되고, 버퍼층(212)의 측벽 상에는 형성되지 않은 것이 예시적으로 도시된다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 도 6에 도시된 것과는 달리 유전층(252)이 기판(210)의 상면을 기준으로 제1 도전형 반도체층(222)의 바닥면보다 높은 레벨까지 연장되어 제1 도전형 반도체층(222)의 측벽 하측을 커버하지 않거나, 또는 기판(210)의 상면을 기준으로 제1 도전형 반도체층(222)의 바닥면보다 낮은 레벨까지 연장되어 버퍼층(212)의 측벽 일부분을 커버할 수도 있다.
도 7은 예시적인 실시예들에 따른 반도체 발광 소자(200A)를 나타내는 단면도이다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 7을 참조하면, 필드 조절 구조물(250A)은 유전층(252)과, 유전층(252) 상에서 활성층(224)의 측벽 및 제2 도전형 반도체층(226)의 측벽을 둘러싸는 필드 조절 전극(254A)을 포함할 수 있다.
예시적인 실시예들에서, 필드 조절 전극(254A)은 제2 도전형 반도체층(226) 상에 배치되는 제2 전극(240A)과 연결될 수 있다. 예를 들어, 도 6에 도시된 것과 같이, 필드 조절 전극(154A)은 기판(210)의 상면을 기준으로 제2 도전형 반도체층(226)의 상면보다 높은 레벨까지 연장될 수 있고, 제2 전극(240A)과 연결될 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 필드 조절 전극(254A)은 제2 전극(240A)의 형성 공정과 동일한 공정을 사용하거나, 제2 전극(240A)의 형성 물질과 동일한 물질을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
필드 조절 전극(254A)은 제2 전극(240A)에 전기적으로 연결될 수 있고, 이에 따라 제2 전극(240A)에 애노드 전압이 인가될 때 필드 조절 구조물(250A)에 상기 애노드 전압과 동일한 필드 조절 전압이 인가될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 발광 소자(200B)를 나타내는 단면도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 8을 참조하면, 필드 조절 구조물(250B)은 유전층(252)과, 유전층(252) 상에서 활성층(224)의 측벽을 둘러싸며 제1 전극(230B)과 연결된 필드 조절 전극(254B)을 포함할 수 있다.
예시적인 실시예들에서, 필드 조절 전극(254B)은 제1 도전형 반도체층(222) 상에 배치되는 제1 전극(230B)과 연결될 수 있다. 예를 들어, 도 8에 도시된 것과 같이, 필드 조절 전극(254B)은 제1 도전형 반도체층(222)의 메사 에칭 표면(222ME)에 인접한 활성층(224) 부분의 측벽을 포함하여 활성층(224)의 측벽 전체를 둘러싸도록 배치될 수 있다. 제1 전극(230B)이 제1 도전형 반도체층(222)의 메사 에칭 표면(222ME) 상에 형성되고, 필드 조절 전극(254B)은 메사 에칭 표면(222ME) 상에서 제1 전극(230B)과 연결될 수 있다.
예시적인 실시예들에서, 필드 조절 전극(254B)은 제1 전극(230B)의 형성 공정과 동일한 공정을 사용하거나, 제1 전극(230B)의 형성 물질과 동일한 물질을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
필드 조절 전극(254B)은 제1 전극(230B)에 전기적으로 연결될 수 있고, 이에 따라 제1 전극(230B)에 캐소드 전압이 인가될 때 필드 조절 구조물(250B)에 상기 캐소드 전압과 동일한 필드 조절 전압이 인가될 수 있다.
도 9은 예시적인 실시예들에 따른 반도체 발광 소자(300)를 나타내는 단면도이다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 9을 참조하면, 반도체 발광 소자(300)는 기판(310), 버퍼층(312), 제1 도전형 반도체층(322), 활성층(324), 제2 도전형 반도체층(326), 제1 전극(330), 제2 전극(340), 오믹 콘택층(342), 및 필드 조절 구조물(350)을 포함할 수 있고, 제1 도전형 반도체층(322)과 활성층(324) 사이에 V-피트 형성층(362), 중간 반도체층(364), 및 초격자층(366)을 더 포함할 수 있다.
V-피트 형성층(362)은 제1 도전형 반도체층(322)의 상면과 접하며, V-피트 형성층(362)의 상부 표면에 복수의 V-피트(362V)를 포함할 수 있다. V-피트(362V)는 약 1 x 108 cm-2 내지 약 5 x 109 cm-2의 밀도를 가질 수 있다. 일부 예시들에서, V-피트 형성층(362)은 약 200 nm 내지 약 800 nm의 두께를 가질 수 있고, V-피트(362V)의 입구의 폭(D1)은 약 200 nm 내지 약 800 nm일 수 있다. V-피트(362V)는 대략 10도 내지 90도 정도의 꼭지각(θ), 예를 들어 20도 내지 80도를 가질 수 있다. 예를 들어, V-피트(362V)를 그 꼭지점을 지나는 수직 평면으로 잘랐을 때 상기 수직 평면과 만나는 두 경사면이 이루는 각이 대략 10도 내지 90도일 수 있다. V-피트(362V)는 발광 구조물을 관통하는 관통 전위(threading dislocation) 주위에 형성되어, 관통 전위로 전류가 집중되는 현상을 방지할 수 있다. 예시적인 실시예들에서, V-피트 형성층(362)은 GaN, 또는 불순물이 도핑된 GaN 층을 포함할 수 있다.
V-피트 형성층(362) 상에는 중간 반도체층(364)이 배치될 수 있다. 중간 반도체층(364)은 V-피트(362V)를 커버하도록 배치되고, 중간 반도체층(364)은 막질 개선층으로 작용할 수 있다.
일부 실시예들에서, 중간 반도체층(364)은 MxGa1-xN의 조성을 가질 수 있고, M은 Al 또는 In일 수 있으며, 0.01≤x≤0.3을 만족할 수 있다. 일부 실시예에서는, 0.02≤x≤0.08일 수 있다. 다른 실시예들에서, 중간 반도체층(364)은 GaN 층과 MxGa1-xN층(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)이 교대로 적층된 다층 구조를 가질 수 있다. 선택적으로, 중간 반도체층(364)은 GaN와 MxGa1-xN(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)의 초격자층일 수 있다. 중간 반도체층(364)의 두께는 약 20 nm 내지 약 100 nm일 수 있다.
중간 반도체층(364)은 V-피트 형성층(362) 상면 상에 상대적으로 일정한 두께로 형성될 수 있다. 중간 반도체층(364)의 일부분은 V-피트(362V)를 커버하며, 중간 반도체층(364)의 상기 일부분은 V-피트(362V)에 대응되는 위치에서 제1 피트부(364V)를 포함할 수 있다. 제1 피트부(364V)는 V-피트(362V)와 대략 유사한 치수를 가질 수 있으나, 이에 한정되는 것은 아니다.
초격자층(366)은 중간 반도체층(364) 상에 배치될 수 있다. 초격자층(366)은 중간 반도체층(364) 상에서 상대적으로 일정한 두께로 형성되고, 제1 피트부(364V)를 커버할 수 있다. 초격자층(366)은 제1 피트부(364V)에 대응되는 위치에 제2 피트부(366V)를 포함할 수 있다. 초격자층(366)은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N층(여기서, 0≤x<1, 0≤y<1, 0≤x+y<1)이 반복해서 적층되는 구조를 가질 수 있다. 초격자층(366)은 전류의 확산을 촉진하여 상대적으로 넓은 면적에서 균일한 발광을 가능하게 할 수 있다.
활성층(324)은 초격자층(366) 상에 배치될 수 있다. 활성층(324)은 초격자층(366) 상에서 상대적으로 일정한 두께로 형성될 수 있고, 제2 피트부(366V)를 커버할 수 있다. 활성층(324)은 제2 피트부(366V)에 대응되는 위치에 제3 피트부(324V)를 포함할 수 있다.
필드 조절 구조물(350)은 유전층(352)과 필드 조절 전극(354)을 포함할 수 있다. 도 9에 예시적으로 도시된 것과 같이, 유전층(352)은 제1 도전형 반도체층(322), V-피트 형성층(362), 중간 반도체층(364), 초격자층(366), 활성층(324), 및 제2 도전형 반도체층(326)의 측벽들을 커버할 수 있다. 다른 실시예들에서, 유전층(352)은 활성층(324)의 측벽과, 이에 인접한 제2 도전형 반도체층(326)의 측벽 일부분 및 초격자층(366)의 측벽 일부분만을 커버할 수도 있다.
필드 조절 전극(354)은 유전층(352) 상에서 활성층(324)을 둘러싸도록 배치될 수 있다. 필드 조절 전극(354)은 제1 전극(330) 및 제2 전극(340)으로부터 이격되어 배치되고, 유전층(352)과 인접하게 배치되는 활성층(324)의 표면 영역에 캐소드 전압 또는 애노드 전압과 독립적인 필드 조절 전압을 인가하도록 구성될 수 있다.
도 10는 예시적인 실시예들에 따른 반도체 발광 소자(300A)를 나타내는 단면도이다. 도 10에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 10를 참조하면, 필드 조절 구조물(350A)은 유전층(352)과, 유전층(352) 상에서 활성층(324)의 측벽 및 제2 도전형 반도체층(326)의 측벽을 둘러싸는 필드 조절 전극(354A)을 포함할 수 있다.
필드 조절 전극(354A)은 제2 도전형 반도체층(326) 상에 배치되는 제2 전극(340A)과 연결될 수 있다. 필드 조절 전극(354A)은 제2 전극(340A)의 형성 공정과 동일한 공정을 사용하거나, 제2 전극(340A)의 형성 물질과 동일한 물질을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다. 필드 조절 전극(354A)은 제2 전극(340A)에 전기적으로 연결될 수 있고, 이에 따라 제2 전극(340A)에 애노드 전압이 인가될 때 필드 조절 구조물(350A)에 상기 애노드 전압과 동일한 필드 조절 전압이 인가될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 발광 소자(300B)를 나타내는 단면도이다. 도 11에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 11을 참조하면, 필드 조절 구조물(350B)은 유전층(352)과, 유전층(352) 상에서 활성층(324)의 측벽을 둘러싸며 제1 전극(330B)과 연결된 필드 조절 전극(354B)을 포함할 수 있다.
필드 조절 전극(354B)은 제1 도전형 반도체층(322) 상에 배치되는 제1 전극(330B)과 연결될 수 있다. 예시적인 실시예들에서, 필드 조절 전극(354B)은 제1 전극(330B)의 형성 공정과 동일한 공정을 사용하거나, 제1 전극(330B)의 형성 물질과 동일한 물질을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다. 필드 조절 전극(354B)은 제1 전극(330B)에 전기적으로 연결될 수 있고, 이에 따라 제1 전극(330B)에 캐소드 전압이 인가될 때 필드 조절 구조물(350B)에 상기 캐소드 전압과 동일한 필드 조절 전압이 인가될 수 있다.
도 12a는 예시적인 실시예들에 따른 반도체 발광 소자(400)를 나타내는 상면도이고, 도 12b는 도 12a의 I-I' 선을 따른 단면도이다. 도 12a 및 도 12b에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 12a 및 도 12b를 참조하면, 반도체 발광 소자(400)는 기판(410), 발광 구조물 스택(420), 제1 전극(430), 제2 전극(440), 및 필드 조절 구조물(450)을 포함할 수 있다.
발광 구조물 스택(420)은 제1 도전형 반도체층(422), 활성층(424), 및 제2 도전형 반도체층(426)을 포함하고, 제2 도전형 반도체층(426)의 바닥면 상에 제2 전극(440)이 배치될 수 있다. 복수의 콘택홀(420H)은 제2 전극(440), 제2 도전형 반도체층(426) 및 활성층(424)을 관통하여 제1 도전형 반도체층(422)까지 연장될 수 있다.
제1 전극(430)은 기판(410) 상에 형성되며, 복수의 콘택홀(420H) 내로 연장되어 제1 도전형 반도체층(422)과 연결될 수 있다. 복수의 콘택홀(420H)에 의해 노출되는 제1 도전형 반도체층(422) 부분을 콘택 영역(420C)으로 지칭할 수 있고, 콘택 영역(420C)에서 제1 도전형 반도체층(422)의 일부분이 제1 전극(430)과 접촉할 수 있다. 복수의 콘택홀(420H)은 식각 공정, 예를 들어, 반응성 이온 식각 공정 등을 이용하여 형성될 수 있다
필드 조절 구조물(450)은 복수의 콘택홀(420H)의 측벽 상에 순서대로 배치되는 제1 유전층(452a)과 제2 유전층(452b)을 포함할 수 있다. 제1 유전층(452a) 및 제2 유전층(452b)은 복수의 콘택홀(420H) 내벽에 노출되는 활성층(424)의 측벽을 둘러싸도록 배치될 수 있다. 제1 유전층(452a) 및 제2 유전층(452b)은 복수의 콘택홀(420H) 내벽뿐만 아니라 제2 전극(440)의 바닥면과 제1 전극(430)의 상면 사이에도 배치되어 제1 전극(430)을 제2 전극(440)으로부터, 그리고 발광 구조물 스택(420)으로부터 전기적으로 절연시킬 수 있다.
예시적인 실시예들에서, 제1 유전층(452a) 및 제2 유전층(452b) 각각은 실리콘 산화물(SiOx), 실리콘 산질화물, 실리콘 질화물(SiNx), 마그네슘 산화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 갈륨 산화물, 갈륨 산화물, 알루미늄 질화물, 하프늄 산화물, 하프늄 실리케이트(HfSiOx) 중 적어도 하나를 포함할 수 있고, 제2 유전층(452b)은 제1 유전층(452a)과 다른 물질을 포함할 수 있다. 제1 유전층(452a)과 제2 유전층(452b) 중 적어도 하나는 고정 전하층으로 작용할 수 있고, 상기 고정 전하층이 활성층(424)의 에너지 밴드를 벤딩시키는 것을 도울 수 있다.
발광 구조물 스택(420)의 일 측 상에 전극 형성 영역(420E)이 제공될 수 있고, 제2 전극(440)의 일부분이 전극 형성 영역(420E)까지 연장될 수 있다. 전극 형성 영역(420E)에 배치되는 제2 전극(440)의 일부분 상에는 전극 패드(442)가 배치될 수 있고, 전극 패드(442)의 측벽 하측은 절연층(460)에 의해 둘러싸일 수 있다.
예시적인 실시예들에 따르면, 복수의 콘택홀(420H)의 내벽에 노출되는 활성층(424) 측벽 상에 제1 유전층(452a)과 제2 유전층(452b)을 포함하는 필드 조절 구조물(450)이 배치될 수 있다. 필드 조절 구조물(450)은 고정 전하층으로 작용하여 활성층(424)의 에너지 밴드를 벤딩시킬 수 있고, 이에 따라 필드 조절 구조물(450)과 활성층(424)의 계면에 인접한 활성층(424)의 표면 영역에서 제1 캐리어(주 캐리어)의 농도와 제2 캐리어(소수 캐리어)의 농도 사이의 불균형이 유발될 수 있다. 따라서 비발광 전자-정공 재결합에 의한 발광 효율 저하가 감소되거나 방지될 수 있고, 이에 따라 반도체 발광 소자(400)는 현저히 향상된 발광 효율을 가질 수 있다.
도 13는 예시적인 실시예들에 따른 반도체 발광 소자(500)를 나타내는 단면도이다. 도 13에서, 도 1 내지 도 12에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
반도체 발광 소자(500)는 기판(510), 발광 구조물 스택(520), 제1 전극(530), 제2 전극(540), 및 필드 조절 구조물(550)을 포함할 수 있다. 발광 구조물 스택(520)은 기판(510) 상에 순차적으로 배치된 제1 도전형 반도체층(522), 활성층(524), 및 제2 도전형 반도체층(526)을 포함할 수 있다. 복수의 콘택홀(520H)이 활성층(524) 및 제2 도전형 반도체층(526)을 관통할 수 있고, 복수의 콘택홀(520H)에 의해 제1 도전형 반도체층(522) 표면 일부분이 노출될 수 있다.
제1 전극(530)은 제1 연결 전극부(532)에 의해 복수의 콘택홀(520H)에 의해 노출되는 제1 도전형 반도체층(522)의 표면 일부분과 연결될 수 있다. 제2 전극(540)은 제2 연결 전극부(542)에 의해 제2 도전형 반도체층(526)과 연결될 수 있다.
필드 조절 구조물(550)은 유전층(552)과 필드 조절 전극(554)을 포함할 수 있다. 유전층(552)은 복수의 콘택홀(520H)의 내벽 상에, 및 발광 구조물 스택(520) 상에 콘포말하게 배치될 수 있다. 한편, 유전층(552)은 제1 연결 전극부(532)와 제1 도전형 반도체층(522)의 접촉 영역과, 제2 연결 전극부(542)와 제2 도전형 반도체층(526)의 접촉 영역에 형성되지 않을 수 있다. 필드 조절 전극(554)은 복수의 콘택홀(520H)의 내벽에 인접하게 배치되는 활성층(524)의 측벽을 둘러싸도록 배치될 수 있고, 활성층(524)의 측벽과 필드 조절 전극(554) 사이에는 유전층(552)이 개재될 수 있다. 필드 조절 전극(554)은 복수의 콘택홀(520H)의 내벽을 따라 연장되어 제2 연결 전극부(542)와 연결될 수 있다.
예시적인 실시예들에서, 필드 조절 전극(554)은 제2 연결 전극부(542)의 형성 공정과 동일한 공정을 사용하거나, 제2 연결 전극부(542)의 형성 물질과 동일한 물질을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
절연층(560)은 필드 조절 구조물(550) 상에서 복수의 콘택홀(520H)의 내부 공간을 채울 수 있고, 제1 연결 전극부(532)를 둘러쌀 수 있다. 절연층(560) 상에 제1 전극(530) 및 제2 전극(540)이 동일한 수직 레벨에서 서로 이격되어 형성될 수 있고, 이에 따라 반도체 발광 소자(500)는 플립칩 방식으로 리드 프레임(도시 생략) 또는 인쇄 회로 기판(도시 생략) 상에 실장될 수 있다.
도 14a는 예시적인 실시예들에 따른 반도체 발광 소자(600)를 나타내는 상면도이고, 도 14b는 도 14a의 II-II' 선을 따른 단면도이다. 도 14a 및 도 14b에서, 도 1 내지 도 13에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 14a 및 도 14b를 참조하면, 반도체 발광 소자(600)는 제1 픽셀 영역(600R), 제2 픽셀 영역(600G) 및 제3 픽셀 영역(600B)을 포함하고, 제1 픽셀 영역(600R), 제2 픽셀 영역(600G) 및 제3 픽셀 영역(600B) 각각 내에 발광 구조물 스택(520)이 배치될 수 있다. 격벽(612)은 복수의 발광 영역(도시 생략)을 한정하는 매트릭스 형상으로 배치될 수 있고, 복수의 발광 영역과 발광 구조물 스택(520)이 수직 오버랩될 수 있다. 격벽(612)은 인접한 발광 구조물 스택(520) 사이의 영역과 수직 오버랩되도록 배치될 수 있다. 격벽(612)은 발광 구조물 스택(520)을 형성하기 위한 성장 기판일 수 있으며, 발광 구조물 스택(520)의 형성 후에 상기 성장 기판의 일부분을 제거하고 잔류하는 상기 성장 기판의 부분이 격벽(612)을 형성할 수 있다. 상기 제거 공정에 의해 격벽(612)에 인접한 제1 도전형 반도체층(522)의 상면에 요철부(522P)가 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
격벽(612) 상에는 제1 패시베이션층(662), 반사층(664), 및 제2 패시베이션층(666)이 순서대로 배치될 수 있다. 일부 실시예들에서, 제1 패시베이션층(662), 반사층(664), 및 제2 패시베이션층(666) 중 적어도 하나가 생략될 수도 있다. 일부 실시예들에서, Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 및 이들의 조합을 포함하는 금속층일 수 있다. 다른 실시예들에서, 반사층(664)은 티타늄 산화물 또는 알루미늄 산화물 등의 금속 산화물이 함유된 PPA(polyphthalamide)와 같은 수지층일 수 있다. 다른 실시예들에서, 반사층(664)은 분산 브래그 반사층(distributed Bragg reflector layer)일 수 있다. 예를 들어, 상기 분산 브래그 반사층은 굴절율이 다른 복수의 절연막이 수 내지 수백 회 반복하여 적층된 구조를 가질 수 있다. 상기 분산 브래그 반사층 내에 포함되는 상기 절연막은 각각 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 산화물 또는 질화물 및 그 조합을 포함할 수 있다.
제2 패시베이션층(666) 상에는 제1 내지 제3 형광층(670R, 670G, 670B)이 배치될 수 있다. 제1 내지 제3 형광층(670R, 670G, 670B)은 제1 내지 제3 픽셀 영역(600R, 600G, 600B) 내에 배치되는 발광 구조물 스택(520)으로부터 방출되는 빛을 원하는 색으로 변환시킬 수 있는 물질일 수 있다. 일부 실시예들에서, 제1 내지 제3 형광층(670R, 670G, 670B)은 단일한 종류의 물질일 수 있고, 동일한 색상을 가질 수 있다. 다른 실시예들에서, 제1 내지 제3 형광층(670R, 670G, 670B) 각각이 서로 다른 색상을 가질 수 있다.
예시적인 실시예들에서, 제1 내지 제3 형광층(670R, 670G, 670B)은 형광체가 분산된 수지 또는 형광체를 함유하는 필름을 포함할 수 있고, 예를 들어, 형광체 입자들이 소정의 농도로 균일하게 분산된 형광체 필름을 포함할 수 있다. 상기 형광체 입자들은 발광 구조물 스택(520)으로부터 방출되는 광의 파장을 변환시키는 파장 변환 물질일 수 있다. 형광체 입자의 밀도 향상 및 색 균일도 개선을 위하여 제1 내지 제3 형광층(670R, 670G, 670B)은 서로 다른 사이즈 분포를 갖는 2종 이상의 형광체 입자들을 포함할 수 있다.
예시적인 실시예들에 있어서, 형광체는 산화물계, 실리케이트계, 질화물계, 플루오라이트계 등 다양한 조성 및 컬러를 가질 수 있다. 예를 들어, 상기 형광체로서 β-SiAlON:Eu2+(녹색), (Ca,Sr)AlSiN3:Eu2+(적색), La3Si6N11:Ce3+(황색), K2SiF6:Mn4 +(적색), SrLiAl3N4:Eu(적색), Ln4-x(EuzM1-z)xSi12-yAlyO3+x+yN18-x-y (0.5≤x≤3, 0<z<0.3, 0<y≤4)(적색), K2TiF6:Mn4 +(적색), NaYF4:Mn4 +(적색), NaGdF4:Mn4 +(적색) 등이 사용될 수 있다. 그러나, 상기 형광체의 종류가 전술한 바에 한정되는 것은 아니다.
다른 실시예들에 있어서, 제1 내지 제3 형광층(670R, 670G, 670B) 상부에 양자점(quantum dot)과 같은 파장 변환 물질이 더 배치될 수 있다. 상기 양자점은 III-V 또는 II-VI 화합물 반도체를 이용하여 코어(Core)-쉘(Shell) 구조를 가질 수 있고, 예를 들어, CdSe, InP 등과 같은 코어(core)와 ZnS, ZnSe과 같은 쉘(shell)을 가질 수 있다. 또한, 상기 양자점은 코어 및 쉘의 안정화를 위한 리간드(ligand)를 포함할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 발광 소자(700)를 나타내는 단면도이다. 도 15에서, 도 1 내지 도 14b에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 15를 참조하면, 반도체 발광 소자(700)는 기판(710), 베이스층(712), 복수의 나노 발광 구조물(720), 및 필드 조절 구조물(750)을 포함할 수 있다.
베이스층(712)은 제1 도전형 반도체 물질을 포함할 수 있고, 복수의 나노 발광 구조물(720)의 성장면을 제공할 수 있다. 베이스층(712)은 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, Si와 같은 n형 불순물로 도핑될 수 있다. 예를 들어, 베이스층(712)은 n형 GaN일 수 있다.
베이스층(712) 상에는 개구부(714H)를 갖는 마스크층(714)이 배치될 수 있다. 개구부(714H)에 의해 노출되는 베이스층(712) 상면으로부터 제1 도전형 반도체층(722)이 성장될 수 있다. 마스크층(714)은 SiO2 또는 SiNx와 같은 절연 물질을 포함할 수 있다.
복수의 나노 발광 구조물(720)은 기판(710)의 상면에 수직한 제1 방향을 따라 순차적으로 배치되는 제1 도전형 반도체층(722), 활성층(724), 및 제2 도전형 반도체층(726)을 포함할 수 있다. 도 15에는 제1 도전형 반도체층(722), 활성층(724), 및 제2 도전형 반도체층(726) 각각의 상면이 기판(710)의 상면에 실질적으로 평행한 것으로 개략적으로 도시되었으나, 이와는 달리 제1 도전형 반도체층(722), 활성층(724), 및 제2 도전형 반도체층(726) 각각의 상면이 기판(710)의 상면에 대하여 소정의 각도로 경사질 수도 있다. 복수의 나노 발광 구조물(720) 각각은 기판(710)의 상면에 평행한 방향으로 약 10 nm 내지 500 nm 범위의 제1 폭(W1)을 가질 수 있다. 그러나, 복수의 나노 발광 구조물(720)의 제1 폭(W1)이 이에 한정되는 것은 아니다.
필드 조절 구조물(750)은 유전층(752)과 필드 조절 전극(754)을 포함할 수 있고, 유전층(752)은 복수의 나노 발광 구조물(720)의 측벽 및 마스크층(714) 상에 콘포말하게 형성되고, 필드 조절 전극(754)은 유전층(752) 상에서 활성층(724)의 측벽을 커버하도록 배치될 수 있다. 일부 예시들에서, 제1 매립층(762)이 필드 조절 전극(754)보다 낮은 수직 레벨에서 복수의 나노 발광 구조물(720)의 측벽 하측을 둘러싸고, 제2 매립층(764)이 필드 조절 전극(754)보다 높은 수직 레벨에서 복수의 나노 발광 구조물(720)의 측벽 상측을 둘러쌀 수 있다.
제2 매립층(764) 상에는 제2 도전형 반도체층(726)에 전기적으로 연결되는 제2 전극(740)이 형성될 수 있다. 도시되지는 않았으나 기판(710) 상에는 제1 도전형 반도체층(722)에 전기적으로 연결되는 제1 전극(도시 생략)이 더 형성될 수 있다.
예시적인 실시예들에서, 필드 조절 전극(754)은 제2 전극(740) 및 상기 제1 전극과 이격되어 배치되어, 유전층(752)과 인접하게 배치되는 활성층(724)의 표면 영역에 애노드 전압 또는 캐소드 전압과 독립적인 필드 조절 전압을 인가하도록 구성될 수 있다. 그러나, 도 15에 도시된 것과 달리, 필드 조절 전극(754)이 제2 전극(740)과 연결될 수도 있고, 이러한 경우에 제2 전극(740)에 캐소드 전압이 인가될 때 필드 조절 구조물(750)에 상기 캐소드 전압과 동일한 필드 조절 전압이 인가될 수도 있다.
도 16a 내지 도 16f는 예시적인 실시예들에 따른 반도체 발광 소자(100B)의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 16a를 참조하면, 기판(110) 상에 에피택셜 성장 공정에 의해 버퍼층(112)을 형성하고, 버퍼층(112) 상에 에피택셜 성장 공정에 의해 예비 발광 구조물 스택(120S)을 형성할 수 있다. 예비 발광 구조물 스택(120S)은 예비 제1 도전형 반도체층(122L), 예비 활성층(124L), 및 예비 제2 도전형 반도체층(126L)을 포함할 수 있다.
이후, 예비 발광 구조물 스택(120S) 상에 제2 전극층(140L)을 형성할 수 있다.
도 16b를 참조하면, 제2 전극층(140L) 상에 마스크 패턴(도시 생략)을 형성하고, 예비 발광 구조물 스택(120S)과 제2 전극층(140L)을 패터닝하여 복수의 발광 구조물 스택(120)과 제2 전극(140)을 형성할 수 있다. 복수의 발광 구조물 스택(120)이 형성됨에 따라 버퍼층(112)의 상면이 노출될 수 있다. 예를 들어, 상기 패터닝 공정은 건식 식각 공정 또는 습식 식각 공정을 포함할 수 있고, 일부 실시예들에서 상기 패터닝 공정은 반응성 이온 식각 공정일 수 있다.
일부 실시예들에서, 상기 패터닝 공정에서 제1 도전형 반도체층(122)의 바닥면보다 높은 레벨에서 식각 정지하여, 버퍼층(112)의 상면이 노출되지 않을 수도 있다.
도 16c를 참조하면, 버퍼층(112)과 발광 구조물 스택(120)의 측벽 및 제2 전극(140) 상에 유전층(152)을 콘포말하게 형성할 수 있다. 예시적인 실시예들에서, 유전층(152)은 실리콘 산화물(SiOx), 실리콘 산질화물, 실리콘 질화물(SiNx), 마그네슘 산화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 갈륨 산화물, 갈륨 산화물, 알루미늄 질화물, 하프늄 산화물, 하프늄 실리케이트(HfSiOx) 중 적어도 하나를 사용하여 형성될 수 있다. 선택적으로, 유전층(152) 형성 공정 이후에 어닐링 공정 또는 이온 주입 공정이 더 수행될 수도 있다.
도 16d를 참조하면, 유전층(152)에 이방성 식각 공정을 수행하여 발광 구조물 스택(120)의 측벽 상에 유전층(152)을 잔류시키고, 버퍼층(112)의 상면을 다시 노출시킬 수 있다.
도 16e를 참조하면, 제2 전극(140) 상에 지지 기판(170)을 부착할 수 있다. 지지 기판(170)과 제2 전극(140) 사이에는 접착층(도시 생략)이 개재될 수 있다.
도 16f를 참조하면, 기판(110)과 버퍼층(112)을 제거할 수 있다. 기판(110)과 버퍼층(112)의 제거 공정은 그라인딩 공정 또는 레이저 리프트 오프(laser lift-off) 공정 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(110)과 버퍼층(112)이 제거된 후에 제1 도전형 반도체층(122)의 상면이 노출될 수 있다.
이후, 지지 기판(170) 상에 제2 전극(140)을 커버하는 보호막(172)을 형성할 수 있다. 보호막(172)은 활성층(124)의 측벽을 커버하지 않는 높이로 형성될 수 있다.
이후 발광 구조물 스택(120)의 상면 및 측벽 상에 도전 물질을 사용하여 제1 전극(130B)과 필드 조절 전극(154B)을 형성할 수 있다. 제1 전극(130B)과 필드 조절 전극(154B)은 동일한 물질을 사용하여 형성될 수 있으며, 필드 조절 전극(154B)과 제1 전극(130B)이 서로 연결될 수 있다.
전술한 방법에 의해 반도체 발광 소자(100B)(도 3 참조)가 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
120: 발광 구조물 스택 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
130: 제1 전극 140: 제2 전극
150: 필드 조절 구조물 152: 유전층
154: 필드 조절 전극

Claims (20)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물 스택;
    상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극;
    상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극; 및
    상기 발광 구조물 스택의 측벽의 적어도 일부분 상에 배치되는 필드 조절 구조물로서,
    상기 활성층의 측벽을 둘러싸는 필드 조절 전극(field control electrode); 및
    상기 필드 조절 전극과 상기 활성층 사이에 개재되는 유전층을 포함하는, 필드 조절 구조물을 포함하는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 유전층은 상기 제1 도전형 반도체층의 측벽, 상기 활성층의 상기 측벽, 및 상기 제2 도전형 반도체층의 측벽을 둘러싸고,
    상기 필드 조절 전극은 상기 유전층의 일부분을 둘러싸는 것을 특징으로 하는 반도체 발광 소자.
  3. 제1항에 있어서,
    상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 상기 제1 도전형 반도체층의 상면에 수직한 제1 방향으로 순서대로 배치되고,
    상기 제1 전극은 상기 발광 구조물 스택의 바닥면 상에서 상기 제1 도전형 반도체층과 접촉하고,
    상기 제2 전극은 상기 발광 구조물 스택의 상면 상에서 상기 제2 도전형 반도체층과 접촉하고,
    상기 필드 조절 전극은 상기 발광 구조물 스택의 상기 측벽 상에 상기 제1 전극 및 상기 제2 전극과 이격되어 배치되는 것을 특징으로 하는 반도체 발광 소자.
  4. 제1항에 있어서,
    상기 유전층은 실리콘 산화물(SiOx), 실리콘 산질화물, 실리콘 질화물(SiNx), 마그네슘 산화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 갈륨 산화물, 갈륨 산화물, 알루미늄 질화물, 하프늄 산화물, 및 하프늄 실리케이트(HfSiOx) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광 소자.
  5. 제1항에 있어서,
    상기 유전층은 상기 활성층의 상기 측벽 상에 순차적으로 배치되는 제1 유전층과 제2 유전층을 포함하고,
    상기 제2 유전층은 상기 제1 유전층과 다른 물질을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  6. 제1항에 있어서,
    상기 필드 조절 전극은 상기 제2 도전형 반도체층의 측벽과 상기 활성층의 상기 측벽을 둘러싸며 상기 제2 전극에 연결되는 것을 특징으로 하는 반도체 발광 소자.
  7. 제1항에 있어서,
    상기 필드 조절 전극은 상기 제1 도전형 반도체층의 측벽과 상기 활성층의 상기 측벽을 둘러싸며 상기 제1 전극에 연결되는 것을 특징으로 하는 반도체 발광 소자.
  8. 제1항에 있어서,
    상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 상기 제1 도전형 반도체층의 상면에 수직한 제1 방향으로 순서대로 배치되고,
    상기 발광 구조물 스택은 상기 제1 도전형 반도체층의 상기 상면이 노출되는 메사 에칭 구조를 가지며,
    상기 제1 전극은 상기 제1 도전형 반도체층의 상기 상면 상에 배치되고,
    상기 제2 전극은 상기 발광 구조물 스택의 상면 상에서 상기 제2 도전형 반도체층과 접촉하도록 배치되고,
    상기 필드 조절 전극은 상기 발광 구조물 스택의 상기 측벽 상에서 상기 제1 전극 및 상기 제2 전극과 이격되어 배치되는 반도체 발광 소자.
  9. 제1항에 있어서,
    상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 상기 제1 도전형 반도체층의 상면에 수직한 제1 방향으로 순서대로 배치되고,
    상기 발광 구조물 스택은 상기 제1 도전형 반도체층의 상기 상면이 노출되는 메사 에칭 구조를 가지며,
    상기 제1 전극은 상기 제1 도전형 반도체층의 상기 상면 상에 배치되고,
    상기 제2 전극은 상기 발광 구조물 스택의 상면 상에서 상기 제2 도전형 반도체층과 접촉하도록 배치되고,
    상기 필드 조절 전극은, 상기 발광 구조물 스택의 상기 측벽 상에서 상기 제2 도전형 반도체층의 측벽을 둘러싸며 상기 제2 전극에 연결되는 것을 특징으로 하는 반도체 발광 소자.
  10. 제1항에 있어서,
    상기 발광 구조물 스택의 상기 제1 도전형 반도체층의 상면에 평행한 제2 방향으로의 폭은 100 마이크로미터 이하인 것을 특징으로 하는 반도체 발광 소자.
  11. 제1항에 있어서,
    상기 필드 조절 전극은 상기 활성층과 상기 유전층 사이의 계면에 인접한 상기 활성층 부분의 에너지 밴드를 벤딩시켜 제1 캐리어 농도와 제2 캐리어 농도 사이의 불균형을 유발하도록 구성되는 것을 특징으로 하는 반도체 발광 소자.
  12. 제11항에 있어서,
    상기 활성층이 n형 반도체층을 포함할 때, 상기 제1 캐리어 농도는 전자의 농도이고 상기 제2 캐리어 농도는 정공의 농도이며,
    상기 필드 조절 전극에 필드 조절 전압이 인가될 때 상기 제2 캐리어 농도가 상기 제1 캐리어 농도보다 더 작아지도록 구성되는 것을 특징으로 하는 반도체 발광 소자.
  13. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물 스택;
    상기 제1 도전형 반도체층의 바닥면 상에 배치되는 제1 전극;
    상기 제2 도전형 반도체층의 상면 상에 배치되는 제2 전극; 및
    상기 발광 구조물 스택의 측벽의 적어도 일부분 상에 배치되는 필드 조절 구조물로서,
    상기 활성층의 측벽 및 상기 제2 도전형 반도체층의 측벽을 둘러싸고, 상기 제2 전극과 연결되는 필드 조절 전극; 및
    상기 필드 조절 전극과 상기 활성층 사이 및 상기 필드 조절 전극과 상기 제2 도전형 반도체층 사이에 개재되는 유전층을 포함하는, 필드 조절 구조물을 포함하는 반도체 발광 소자.
  14. 제13항에 있어서,
    상기 유전층은 상기 제1 도전형 반도체층의 측벽, 상기 활성층의 상기 측벽, 및 상기 제2 도전형 반도체층의 상기 측벽을 둘러싸는 것을 특징으로 하는 반도체 발광 소자.
  15. 제13항에 있어서,
    상기 필드 조절 전극은 상기 제2 전극과 연결되지 않는 것을 특징으로 하는 반도체 발광 소자.
  16. 제13항에 있어서,
    상기 제1 도전형 반도체층의 상기 바닥면을 기준으로, 상기 필드 조절 전극의 바닥면은 상기 활성층의 바닥면보다 더 낮은 레벨에 배치되는 것을 특징으로 하는 반도체 발광 소자.
  17. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물 스택;
    상기 제1 도전형 반도체층의 바닥면 상에 배치되는 제1 전극;
    상기 제2 도전형 반도체층의 상면 상에 배치되는 제2 전극; 및
    상기 발광 구조물 스택의 측벽을 둘러싸는 필드 조절 구조물로서,
    상기 발광 구조물 스택의 상기 측벽 상에 배치되는 유전층; 및
    상기 활성층의 측벽을 둘러싸며, 상기 활성층의 상기 측벽과의 사이에 상기 유전층이 개재되고, 상기 제1 전극 및 상기 제2 전극으로부터 이격되어 배치되는 필드 조절 전극을 포함하는, 필드 조절 구조물을 포함하는 반도체 발광 소자.
  18. 제17항에 있어서,
    상기 제1 도전형 반도체층의 상기 바닥면을 기준으로, 상기 필드 조절 전극의 바닥면은 상기 활성층의 바닥면보다 더 낮은 레벨에 배치되고,
    상기 필드 조절 전극의 상면은 상기 활성층의 상면보다 더 높은 레벨에 배치되는 것을 특징으로 하는 반도체 발광 소자.
  19. 제17항에 있어서,
    상기 필드 조절 전극은 필드 조절 전압이 인가되도록 구성되며, 상기 필드 조절 전압은 상기 제1 전극에 인가되는 음극 전압 또는 상기 제2 전극에 인가되는 양극 전압과 독립적이며,
    상기 필드 조절 전극은, 상기 필드 조절 전극에 상기 필드 조절 전압이 인가될 때, 상기 활성층과 상기 유전층 사이의 계면에 인접한 상기 활성층 부분의 에너지 밴드가 벤딩되어 제1 캐리어 농도와 제2 캐리어 농도 사이의 불균형을 유발하도록 구성되는 것을 특징으로 하는 반도체 발광 소자.
  20. 제17항에 있어서,
    상기 유전층은 상기 활성층의 상기 측벽 상에 순차적으로 배치되는 제1 유전층과 제2 유전층을 포함하고,
    상기 제1 유전층 및 상기 제2 유전층 각각은 실리콘 산화물(SiOx), 실리콘 산질화물, 실리콘 질화물(SiNx), 마그네슘 산화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 갈륨 산화물, 갈륨 산화물, 알루미늄 질화물, 하프늄 산화물, 및 하프늄 실리케이트(HfSiOx) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광 소자.
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CN115832142A (zh) * 2022-11-25 2023-03-21 北京量子显示科技有限公司 Micro-LED芯片结构及Micro-LED芯片结构的制备方法
CN117691011B (zh) * 2024-02-02 2024-05-07 量晶显示(浙江)科技有限公司 Led的制备方法以及led

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906352B2 (en) * 2001-01-16 2005-06-14 Cree, Inc. Group III nitride LED with undoped cladding layer and multiple quantum well
WO2018178951A1 (en) * 2017-03-30 2018-10-04 Vuereal Inc. Vertical solid-state devices
DE102017108199A1 (de) * 2017-04-18 2018-10-18 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil und Betriebsverfahren für ein optoelektronisches Halbleiterbauteil
US10693042B2 (en) * 2017-11-23 2020-06-23 Lg Display Co., Ltd. Light-emitting device and display device using the same

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