KR20210148757A - Combination structure of multiple wafers equipped with digital capacitors and manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 충전 효율을 개선한 디지털 콘덴서 회로가 장착된 복수개의 웨이퍼를 결합한 구조 및 그 제조방법에 관한 것이다.The present invention relates to a structure combining a plurality of wafers equipped with a digital capacitor circuit having improved charging efficiency and a method for manufacturing the same.
기판(즉, 반도체 웨이퍼)에서 전압 강도는 처리중에 안정화되며 전체 처리 주기 중에 웨이퍼 대 웨이퍼로부터 재현될 수 있다. 즉, 웨이퍼에서 전압 수치는 타겟 재료가 웨이퍼 상에 증착됨에 따라, 일정하게 유지된다. 웨이퍼에서 안정 전압 수치는 이온화된 증착 재료가 웨이퍼에서 균일하게 끌어당기도록 한다. 균일한 증착 필름 층은 반도체 웨이퍼 제조 산업에서 상당히 바람직한 특성이다. 부가적으로, 동일한 안정 전압 강도는 각각의 새로운 웨이퍼가 처리됨에 따라 재현되거나 발생되어야 한다. 각각의 새로운 웨이퍼에 대한 동일한 안정 전압 강도의 재현은 부적절하게 처리된 웨이처의 양을 감소시키고 웨이퍼 배치 중에 필름 증착의 정확성을 개선시키는 것과 같이 바람직하다. 이와 같이, 제조된 제품의 총괄적인 품질이 증가된다.The voltage intensity at the substrate (ie, semiconductor wafer) is stabilized during processing and can be reproduced from wafer to wafer during the entire processing cycle. That is, the voltage level at the wafer remains constant as the target material is deposited on the wafer. A stable voltage level across the wafer allows the ionized deposition material to be uniformly drawn across the wafer. A uniformly deposited film layer is a highly desirable property in the semiconductor wafer manufacturing industry. Additionally, the same stable voltage intensity must be reproduced or generated as each new wafer is processed. Reproduction of the same stable voltage intensity for each new wafer is desirable as it reduces the amount of improperly processed wafers and improves the accuracy of film deposition during wafer placement. In this way, the overall quality of the manufactured product is increased.
웨이퍼 간의 접합 방법으로, 각각의 웨이퍼의 접합 면 상에 결합용 구리(Cu) 패드를 형성한 후, 이들을 서로 결합시켜 2개의 웨이퍼를 접합시키는 방법이 있다. 구리 패드 접합(bonding) 진행 시, 웨이퍼 전면에 일정 수준의 접합력(bonding force)을 확보할 필요가 있고, 그에 따라, 일반적으로 필수 패턴 이외에 더미 패턴(dummy pattern)을 형성하여 웨이퍼 간 접합에 적용하고 있다. 그러나 더미 패턴의 비율(ratio)이 높아, 더미 패턴 부분에서 접합 불량이 자주 발생하고, 또한, 접합 부분에 갭(gap) 또는 보이드(void)가 발생하여 남게 되어 불량이 발생할 수 있다.As a bonding method between wafers, there is a method of bonding two wafers by forming bonding copper (Cu) pads on the bonding surface of each wafer and then bonding them to each other. In the case of copper pad bonding, it is necessary to secure a certain level of bonding force on the front surface of the wafer. have. However, since the ratio of the dummy pattern is high, bonding defects frequently occur in the dummy pattern portion, and also, a gap or void may be generated and left in the bonding portion, thereby causing defects.
전압 안정성 및 재현성의 특성은 웨이퍼가 플라즈마와 직접 접하는 전기 도전체일때 적정화된다. 전압 안정성은 또한 웨이퍼 상의 DC 바이어스 수치가 다른 국부적인 도전체(즉, 증착 링 조립체)와 다를 때 손상된다. 공정 챔버 내의 두개의 도전체 사이의 전위차가 너무 크면, 아아크가 발생될 수 있다. 아아크는 대형 방전이 웨이퍼 상에 증착되는 챔버 내에 입자를 발생시키기 때문에 유해하다. 아아크는 웨이퍼로부터 플라즈마를 변경시키고 웨이퍼 표면에 손상을 가하는 또 다른 임시 도전 통로를 발생시키기 때문에 바람직하지 못하다.The voltage stability and reproducibility characteristics are optimized when the wafer is an electrical conductor in direct contact with the plasma. Voltage stability is also compromised when the DC bias values on the wafer differ from other local conductors (ie, the deposition ring assembly). If the potential difference between the two conductors in the process chamber is too large, arcing may occur. Arcing is detrimental because large discharges create particles in the chamber that are deposited on the wafer. Arcing is undesirable because it creates another temporary conductive path that changes plasma from the wafer and damages the wafer surface.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로써, 충전 효율을 높일 수 있는 디지털 콘덴서를 이용하여 이차 전지에 복수개 포함하는 웨이퍼를 다중으로 결합함으로써, 디지털 콘덴서의 충전 효율을 증가시킬 수 있는 구조를 제시함에 목적이 있다.The present invention is to solve the problems described above, and by using a digital capacitor capable of increasing the charging efficiency, by combining a plurality of wafers in a secondary battery in multiple ways, a structure capable of increasing the charging efficiency of the digital capacitor The purpose is to present
본 발명의 일 실시 예로써, 디지털 콘덴서 회로를 포함한 웨이퍼를 다중으로 결합한 구조가 제공될 수 있다.As an embodiment of the present invention, a structure in which multiple wafers including a digital capacitor circuit are combined may be provided.
일 개시에 의하여, 적어도 하나의 제 1 디지털 콘덴서 회로를 포함하는 제 1 웨이퍼, 적어도 하나의 제 2 디지털 콘덴서 회로를 포함하는 제 2 웨이퍼, 제 1 웨이퍼의 상면 상에 형성된 제 1 폴리머 층 및 제 2 웨이퍼의 하면 상에 포함된 제 2 폴리머 층이 250 내지 300℃의 열처리 공정을 통해 결합되어, 경화도 95 % 이상으로 형성된 폴리머 절연층을 포함하는, 디지털 콘덴서가 장착된 다중 웨이퍼의 결합구조를 제공할 수 있다.According to one disclosure, a first wafer including at least one first digital capacitor circuit, a second wafer including at least one second digital capacitor circuit, a first polymer layer formed on a top surface of the first wafer, and a second The second polymer layer included on the lower surface of the wafer is bonded through a heat treatment process of 250 to 300° C., and includes a polymer insulating layer formed with a curing degree of 95 ° % or more, providing a bonding structure of multiple wafers equipped with a digital capacitor can do.
일 개시에 의하여, 디지털 콘덴서가 장착된 다중 웨이퍼를 결합하는 제조 공정을 제공하며, 본 공정은 적어도 하나의 제 1 디지털 콘덴서 회로를 포함하는 제 1 웨이퍼의 상면 상에 형성된 제 1 폴리머 층과 적어도 하나의 제 2 디지털 콘덴서 회로를 포함하는 제 2 웨이퍼의 하면 상에 포함된 제 2 폴리머 층을 결합하는 단계 및 제 1 웨이퍼 및 제 2 웨이퍼가 결합된 상태에서 250 내지 300℃의 열처리를 수행하여 8~10㎛ 의 두께로 폴리머 절연층을 생성하는 단계를 포함할 수 있다.According to one disclosure, there is provided a manufacturing process for bonding multiple wafers mounted with digital capacitors, the process comprising: a first polymer layer formed on a top surface of a first wafer including at least one first digital capacitor circuit and at least one Combining the second polymer layer included on the lower surface of the second wafer including the second digital capacitor circuit of It may include the step of creating a polymer insulating layer to a thickness of 10㎛.
일 개시에 의하여, 기판, 기판 위에 형성되는 제 1 전극, 제 1 전극 위에 형성되는 강유전체 필름 및 강유전체 필름 위에 형성되는 제 2 전극을 포함하며, 강유전체 필름은 하나의 강유전체 필름이 적층된 것을 특징으로 하는, 강유전체를 이용하여 충전 효율을 개선한 디지털 콘덴서의 구조를 제공할 수 있다.According to one disclosure, a ferroelectric film comprising a substrate, a first electrode formed on the substrate, a ferroelectric film formed on the first electrode, and a second electrode formed on the ferroelectric film, wherein one ferroelectric film is laminated , it is possible to provide a structure of a digital capacitor with improved charging efficiency by using a ferroelectric.
일 개시에 의하여, 강유전체를 이용하여 충전 효율을 개선한 디지털 콘덴서의 제조방법을 제공하며, 본 방법은 기판 위에 제 1 전극을 형성하는 공정, 제 1 전극 위에 형성되는 강유전체 필름을 900~1000
여기서, 강유전체 필름은 서로 다른 조성물로 이루어진 적어도 하나의 강유전체 필름이 적층된 것을 특징으로 한다.Here, the ferroelectric film is characterized in that at least one ferroelectric film made of different compositions is laminated.
본 발명의 일 실시 예에 따른 디지털 콘덴서 회로는 직류 전원이 입력되는 전원단과 연결되어 전원단으로부터 발생된 전원 전류가 입력되는 입력 노드, 일 단이 입력 노드와 접속되고 입력 노드를 기준으로 분기하여 마련된 복수개의 콘덴서들, 복수개의 콘덴서들의 타 단에 접속되어 복수개의 콘덴서들 마다 각각 마련된 제 1 스위치 및 제 2 스위치로 분기하도록 형성된 충방전 노드 및 제 1 스위치 및 제 2 스위치의 개폐 동작을 제어하기 위한 제어부를 포함하고, 제어부에서는 그라운드에 접속된 제 1 스위치를 연결(ON)시키고, 부하와 접속된 제 2 스위치를 개방(OFF)시킴으로써 복수개의 콘덴서들이 충전되고, 복수개의 콘덴서들이 충전된 상태에서 제 1 스위치를 개방시키고 제 2 스위치를 연결시킴으로써 복수개의 콘덴서들이 방전될 수 있다.The digital capacitor circuit according to an embodiment of the present invention is connected to a power supply terminal to which DC power is input, an input node to which a power current generated from the power supply terminal is input, and one end is connected to the input node and is provided by branching based on the input node. A plurality of capacitors, a charge/discharge node connected to the other end of the plurality of capacitors to branch to a first switch and a second switch provided for each of the plurality of capacitors, respectively, and for controlling the opening/closing operation of the first switch and the second switch Including a control unit, the control unit connects (ON) the first switch connected to the ground, and opens (OFF) the second switch connected to the load so that the plurality of capacitors are charged, and in the state in which the plurality of capacitors are charged The plurality of capacitors may be discharged by opening the first switch and connecting the second switch.
일 개시에 의하면 디지털 콘덴서 회로를 포함하는 웨이퍼를 다중으로 결합함으로써, 디지털 콘덴서 회로가 제공하는 콘덴서의 충전 효율을 증폭하여 사용할 수 있다.According to one disclosure, by combining multiple wafers including the digital capacitor circuit, the charging efficiency of the capacitor provided by the digital capacitor circuit can be amplified and used.
본 발명의 디지털 콘덴서 회로에 의하면, 크기가 작고 복수개의 콘덴서의 순차 방전을 통해 부하에 전류가 공급되는 시간을 늘릴 수 있는 효과가 있다.According to the digital capacitor circuit of the present invention, it is possible to increase the time for which current is supplied to the load through the sequential discharge of a plurality of capacitors having a small size.
본 발명의 디지털 콘덴서에 포함된 강유전체를 이용하여 콘덴서의 충전 효율을 높일 수 있다.The charging efficiency of the capacitor can be increased by using the ferroelectric included in the digital capacitor of the present invention.
도 1은 일 개시에 의한 디지털 콘덴서 회로를 포함하는 웨이퍼를 다중 결합한 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 디지털 콘덴서 회로를 나타낸 예시도이다.
도 3은 일 개시에 의한 충전 효율을 개선한 디지털 콘덴서의 구조를 나타낸다.
도 4는 일 개시에 의한 3개층의 강유전체 필름을 포함하는 콘덴서의 구조를 설명하기 위한 도면이다.
도 5는 일 개시에 의한 절연 코팅층을 포함하는 디지털 콘덴서의 구조를 설명하기 위한 도면이다.1 is a view for explaining a structure in which a wafer including a digital capacitor circuit according to one disclosure is multi-coupled.
2 is an exemplary diagram illustrating a digital capacitor circuit according to an embodiment of the present invention.
3 shows a structure of a digital capacitor with improved charging efficiency according to one disclosure.
4 is a view for explaining the structure of a capacitor including a three-layer ferroelectric film according to the disclosure.
5 is a view for explaining the structure of a digital capacitor including an insulating coating layer according to the disclosure.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art can easily implement them. However, the present invention may be embodied in several different forms and is not limited to the embodiments described herein. And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 본 발명에 대해 구체적으로 설명하기로 한다. Terms used in this specification will be briefly described, and the present invention will be described in detail.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다. The terms used in the present invention have been selected as currently widely used general terms as possible while considering the functions in the present invention, but these may vary depending on the intention or precedent of a person skilled in the art, the emergence of new technology, and the like. In addition, in a specific case, there is a term arbitrarily selected by the applicant, and in this case, the meaning will be described in detail in the description of the corresponding invention. Therefore, the term used in the present invention should be defined based on the meaning of the term and the overall content of the present invention, rather than the name of a simple term.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 또한, 명세서 전체에서 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, "그 중간에 다른 소자를 사이에 두고" 연결되어 있는 경우도 포함한다. In the entire specification, when a part "includes" a certain element, this means that other elements may be further included, rather than excluding other elements, unless otherwise stated. In addition, terms such as "...unit" and "module" described in the specification mean a unit that processes at least one function or operation, which may be implemented as hardware or software, or a combination of hardware and software. . In addition, throughout the specification, when a part is "connected" with another part, this includes not only the case of being "directly connected" but also the case of being connected "with another element in the middle".
본 발명의 다른 특징은 누설 전류가 감소되고 미세구조 다공성이 개선되는 다층 구조의 강유전성 필름을 제조하는 방법에 관련된다. 본 발명의 이러한 특징에 따라서 상기 다층 구조의 강유전성 필름의 제조 방법은 하나 이상의 강유전성 물질 및/또는 하나 이상의 강유전성 물질의 혼합물로 이루어진 다층 구조의 강유전성 필름을 형성하는 단계, 및 약 5분 내지 120분 동안 800℃ 이하의 온도로 상기 다층 구조의 강유전성 필름을 열처리하는 단계를 포함할 수 있다.Another aspect of the present invention relates to a method for producing a multilayered ferroelectric film with reduced leakage current and improved microstructure porosity. According to this feature of the present invention, the method for manufacturing the multi-layered ferroelectric film comprises the steps of forming a multi-layered ferroelectric film composed of one or more ferroelectric materials and/or a mixture of one or more ferroelectric materials, and for about 5 to 120 minutes. It may include the step of heat-treating the ferroelectric film of the multi-layer structure at a temperature of 800 ℃ or less.
도 1은 일 개시에 의한 디지털 콘덴서 회로를 포함하는 웨이퍼를 다중 결합한 구조를 설명하기 위한 도면이다.1 is a view for explaining a structure in which a wafer including a digital capacitor circuit according to one disclosure is multiplied.
일 개시에 의하여, 웨이퍼 다중 결합 구조(1000)는 적어도 하나의 제 1 디지털 콘덴서 회로를 포함하는 제 1 웨이퍼(1001), 적어도 하나의 제 2 디지털 콘덴서 회로를 포함하는 제 2 웨이퍼(1002), 제 1 웨이퍼(100)의 상면 상에 형성된 제 1 폴리머 층 및 제 2 웨이퍼의 하면 상에 형성된 제 2 폴리머 층이 250 내지 300℃의 열처리 공정을 통해 결합되어, 경화도 95 % 이상으로 형성된 폴리머 절연층(1100)을 포함할 수 있다.According to one disclosure, the wafer
본원에서는 제 1 웨이퍼 및 제 2 웨이퍼의 결합만을 설명하지만, 같은 방식으로 2개 이상의 웨이퍼 결합이 이루어질 수 있으며, 웨이퍼 결합수에 제한두지 않는다.Although only the bonding of the first wafer and the second wafer is described herein, bonding of two or more wafers may be made in the same manner, and the number of wafer bonding is not limited.
여기서, 폴리머 절연층은(1100)을 이루는 제 1 폴리머 층 및 제 2 폴리머 층은 열에 강하고, 또한 결합력이 높은 폴리머 재질로 형성될 수 있다. 예를 들어, 제 1 폴리머 층 밀 제 2 폴리머 층은 180 내지 350℃ 정도의 열처리에 견딜 수 있는 폴리머 재질로 형성될 수 있다. 제 1 폴리머 층 및 제 2 폴리머 층은 열처리에 의해 리플로우(reflow)가 용이하고, 또한 열처리에 의해 다른 폴리머 층과 용이하게 결합할 수 있는 재질로 형성될 수 있다. 더 나아가, 제 1 폴리머 층 및 제 2 폴리머 층은 열처리를 의해 경화되며, 이러한 경화를 통해 강한 접합력을 유지할 수 있는 재질로 형성될 수 있다.Here, the first polymer layer and the second polymer layer constituting the
한편, 제 1 폴리머 층 및 제 2 폴리머 층은 현상액에 의해 어느 정도의 식각이 가능한 재질로 형성될 수 있다. 그에 따라, 제 1 폴리머 층 형성 후, 노광 공정없이 현상 공정만을 통해 용이하게 제 1 폴리머 층의 상부 일정 부분을 제거할 수 있다. 예컨대, 제 1 폴리머 층에 오르소-크레졸(ortho-cresol) 성분을 많이 추가함으로써, 노광 공정을 진행하지 않아도 TMAH(Tetramethyl ammounium hydroxide)와 같은 현상액에 일정 부분이 녹아 나오도록 할 수 있다. 또한, 제1 폴리머 층에 포함되는 메타-크레졸(meta-cresol)과 오르소-크레졸 등의 양을 상대적으로 조절함으로써, 현상 공정에서 제거되는 제1 폴리머 층의 두께를 조절할 수 있다.Meanwhile, the first polymer layer and the second polymer layer may be formed of a material that can be etched to some extent by a developer. Accordingly, after the formation of the first polymer layer, the upper portion of the first polymer layer may be easily removed through only a developing process without an exposure process. For example, by adding a large amount of ortho-cresol component to the first polymer layer, a certain portion can be dissolved in a developing solution such as TMAH (Tetramethyl ammounium hydroxide) without going through an exposure process. In addition, by relatively controlling the amounts of meta-cresol and ortho-cresol included in the first polymer layer, the thickness of the first polymer layer removed in the developing process can be controlled.
일 개시에 의하여 제 1 폴리머 층 및 제 2 폴리머 층은 예컨대, 폴리이미드 (polyimide), 폴리아마이드 (polyamide), 폴리아크릴레이트 (polyacrylrate), 및 폴리아라마이드 (polyaramide) 중 어느 하나로 형성될 수 있다. According to one disclosure, the first polymer layer and the second polymer layer may be formed of, for example, any one of polyimide, polyamide, polyacrylrate, and polyaramide.
제 1 폴리머 층 및 제 2 폴리머 층이, 전술한 특성들, 예컨대 열에 강하고, 리플로우가 가능하며, 경화를 통한 접합력이 높으며, 현상 공정만으로 소정 부분을 제거할 수 있는 특성 등을 포함한다면, 상기 물질들 이외의 다른 종류의 폴리머로 형성될 수 있다.If the first polymer layer and the second polymer layer include the above-described properties, such as resistance to heat, reflow, high bonding strength through curing, and the ability to remove a predetermined portion only through a developing process, the above It may be formed of a polymer other than the materials.
나아가, 제 1 폴리머 층 상면에 절연층을 더 포함함으로써, 제 1 폴리머 층과 제 2 폴리머 층의 결합력을 증진시킬 수 있다.Furthermore, by further including an insulating layer on the upper surface of the first polymer layer, bonding strength between the first polymer layer and the second polymer layer may be enhanced.
일 개시에 의하여 난연성 절연층은 제 1 웨이퍼와 제 2 웨이퍼가 결합되는 과정의 열적 안정성을 개선하기 위하여 복소점도(complex viscosity (|η*|: 단위 Pa*sec)의 최저점도(min. viscosity)가 30.0~50.0 Pa*sec 인 난연성 수지조성물로 제조된 것일 수 있다.According to one disclosure, the flame-retardant insulating layer has a minimum viscosity (min. viscosity) of complex viscosity (|η*|: unit Pa*sec) in order to improve thermal stability of a process in which the first wafer and the second wafer are bonded. It may be made of a flame retardant resin composition of 30.0 to 50.0 Pa * sec.
본 발명의 난연성 수지조성물은 레오미터(rheometer)에서 25mm 직경의 파라렐 플레이트를 플레이트 간격 1.0mm으로 사용하고, temperature sweep mode로 초기온도 60℃, 최종온도 180℃, 및 승온속도 5℃/분의 조건으로, 스트레인(strain) 1% 및 1Hz의 주파수에서 120 측정포인트와 24분간의 런타임으로 측정한 때에 얻어진 복소점도(complex viscosity (|η*|: 단위 Pa*sec)의 최저점도(min. viscosity)가 1.0~250.0 Pa*sec 일 수 있으며, 최저점도(min. viscosity)가 1.0~100.0 Pa*sec, 또는 1.0~50.0 Pa*sec, 1.0~40.0 Pa*sec 일 수 있음을 기술한 바 있다.The flame retardant resin composition of the present invention uses a 25mm diameter parallel plate in a rheometer with a plate spacing of 1.0mm, and in a temperature sweep mode, an initial temperature of 60°C, a final temperature of 180°C, and a temperature increase rate of 5°C/min. As a condition, the min. viscosity of the complex viscosity (|η*|: unit Pa*sec) obtained when the strain was measured with a strain of 1% and a frequency of 1Hz at 120 measuring points and a runtime of 24 min. ) may be 1.0~250.0 Pa*sec, and the minimum viscosity may be 1.0~100.0 Pa*sec, or 1.0~50.0 Pa*sec, 1.0~40.0 Pa*sec.
일 개시에 의하여, 본 발명에 따른 난연성 조성물은 상온 (25 ℃)에서 5일 동안 보관하더라도, 최저점도의 증가가 초기에 비하여 10% 이하인 것으로 나타났으며, 그 절대값 또한 100 Pa*sec 미만으로 나타나, 라미네이션 공정에서 패턴 사이를 채우지 못하거나 흐름성이 저하되는 문제점이 없다.According to one disclosure, even if the flame retardant composition according to the present invention is stored at room temperature (25 ℃) for 5 days, it was found that the increase in the lowest viscosity is 10% or less compared to the initial value, and the absolute value is also less than 100 Pa * sec. As it appears, there is no problem in that the gap between the patterns cannot be filled in the lamination process or the flowability is deteriorated.
난연성 조성물을 이용하여 난연성 절연층을 생성하는 단계는 평균 에폭시수지당량이 100 내지 700인 비스페놀 A형에폭시수지 5 내지 20중량부, 평균 에폭시수지 당량이 100 내지 600인 크레졸노볼락 에폭시수지 30 내지 60중량부, 평균 에폭시수지 당량이 100 내지 500인 고무변성형 에폭시수지 5 내지 15중량부 및 평균 에폭시수지 당량이 400 내지 800인 인계 에폭시수지 15 내지 30중량부를 포함하여 이루어지는 복합 에폭시수지; 아미노 트리아진계 경화제; 경화촉진제; 및무기충전제를 포함하는, 레오미터(rheometer)에서 25mm 직경의 파라렐 플레이트를 플레이트 간격 1.0mm으로 사용하고, temperature sweep mode로 초기온도 60℃, 최종온도 180℃, 및 승온속도 5℃/분의 조건으로, 스트레인(strain) 1% 및 1Hz의 주파수에서 120 측정포인트와 24분간의 런타임으로 측정한 때에 얻어진 복소점도(complex viscosity (|η*|: 단위 Pa*sec)의 최저점도(min. viscosity)가 1.0～250.0 Pa*sec 인 난연성 수지조성물을 상기와 같은 조건으로 기판표면에 코팅하는 공정을 통해 형성될 수 있다.The step of generating the flame retardant insulating layer using the flame retardant composition includes 5 to 20 parts by weight of a bisphenol A type epoxy resin having an average epoxy resin equivalent of 100 to 700, and a cresol novolac epoxy resin having an average epoxy resin equivalent of 100 to 600 30 to 60 A composite epoxy resin comprising 5 to 15 parts by weight of a rubber-modified epoxy resin having an average epoxy resin equivalent of 100 to 500 and 15 to 30 parts by weight of a phosphorus-based epoxy resin having an average epoxy resin equivalent of 400 to 800 parts by weight; amino triazine-based curing agent; curing accelerator; and an inorganic filler, using a 25 mm diameter parallel plate in a rheometer with a plate spacing of 1.0 mm, and an initial temperature of 60 ° C., a final temperature of 180 ° C., and a temperature increase rate of 5 ° C./min in a temperature sweep mode. As a condition, the min. viscosity of the complex viscosity (|η*|: unit Pa*sec) obtained when the strain was measured with a strain of 1% and a frequency of 1Hz at 120 measuring points and a runtime of 24 min. ) can be formed through the process of coating a flame retardant resin composition of 1.0 ~ 250.0 Pa * sec on the surface of the substrate under the same conditions as above.
다음으로, 난연성 절연층이 형성된 기판을 소정의 온도에서 프리큐어한 다음, 상기 난연성 절연층에 조도를 형성시킨 후, 상기 조도가 형성된 난연성 절연층 상에 인쇄회로패턴을 형성시키면, 제 1 웨이퍼와 제 2 웨이퍼의 폴리머 절연층간의 접착력을 향상시킬 수 있다.Next, after the substrate on which the flame-retardant insulating layer is formed is precure at a predetermined temperature, roughness is formed on the flame-retardant insulation layer, and then a printed circuit pattern is formed on the flame-retardant insulation layer on which the roughness is formed. Adhesion between the polymer insulating layers of the two wafers can be improved.
도 2는 본 발명의 일 실시 예에 따른 디지털 콘덴서 회로를 나타낸 예시도이다. 이하에서는 상기에서 설명한 도면을 참고하여 본 발명을 상세히 설명하기로 한다.2 is an exemplary diagram illustrating a digital capacitor circuit according to an embodiment of the present invention. Hereinafter, the present invention will be described in detail with reference to the drawings described above.
본 발명의 일 실시 예로써, 디지털 콘덴서 회로가 제공될 수 있다.As an embodiment of the present invention, a digital capacitor circuit may be provided.
일 개시에 의한 본원발명의 강유전체 필름을 포함하는 콘덴서(200)는 디지털 콘덴서 회로의 구성으로 사용될 수 있다. 강유전체 필름을 포함하는 콘덴서(200)는 복수개 사용되어, 충전 및 방전을 반복할 수 있다.The
본 발명의 일 실시 예에 따른 디지털 콘덴서 회로는 직류 전원이 입력되는 전원단과 연결되어 전원단으로부터 발생된 전원 전류가 입력되는 입력 노드, 일 단이 입력 노드와 접속되고 입력 노드를 기준으로 분기하여 마련된 복수개의 콘덴서들, 복수개의 콘덴서들의 타 단에 접속되어 복수개의 콘덴서들 마다 각각 마련된 제 1 스위치 및 제 2 스위치로 분기하도록 형성된 충방전 노드 및 제 1 스위치 및 제 2 스위치의 개폐 동작을 제어하기 위한 제어부를 포함하고, 제어부에서는 그라운드에 접속된 제 1 스위치를 연결(ON)시키고, 부하와 접속된 제 2 스위치를 개방(OFF)시킴으로써 복수개의 콘덴서들이 충전되고, 복수개의 콘덴서들이 충전된 상태에서 제 1 스위치를 개방시키고 제 2 스위치를 연결시킴으로써 복수개의 콘덴서들이 방전될 수 있다.The digital capacitor circuit according to an embodiment of the present invention is connected to a power supply terminal to which DC power is input, an input node to which a power current generated from the power supply terminal is input, and one end is connected to the input node and is provided by branching based on the input node. A plurality of capacitors, a charge/discharge node connected to the other end of the plurality of capacitors to branch to a first switch and a second switch provided for each of the plurality of capacitors, respectively, and for controlling the opening/closing operation of the first switch and the second switch Including a control unit, the control unit connects (ON) the first switch connected to the ground, and opens (OFF) the second switch connected to the load so that the plurality of capacitors are charged, and in the state in which the plurality of capacitors are charged The plurality of capacitors may be discharged by opening the first switch and connecting the second switch.
일 개시에 따른 직류 전원은 도 2에 도시된 바와 같이 교류전원을 공급하는 전원부(110)와 상기 교류전원을 직류로 정류하는 정류부(150)를 포함할 수 있다.As shown in FIG. 2 , the DC power source according to one disclosure may include a
일 개시에 따른 입력 노드에는 직류로 변환된 전원 전류가 입력되는데 입력된 전원 전류는 입력 노드를 기준으로 분기된 복수개의 콘덴서들로 분류(分流)될 수 있다.A power current converted into direct current is input to the input node according to one disclosure, and the input power current may be divided into a plurality of capacitors branched based on the input node.
일 개시에 따르면, 본 발의 디지털 콘덴서 회로에 콘덴서의 개수에는 제한이 없으며, 부하의 종류, 부하의 출력, 스위치(제 1 스위치 및 제 2 스위치)의 동작 방식 등 다양한 요소들을 고려하여 미리 결정될 수 있다.According to one disclosure, the number of capacitors in the digital capacitor circuit of the present invention is not limited, and may be predetermined in consideration of various factors such as the type of load, the output of the load, and the operation method of the switch (the first switch and the second switch). .
일 개시에 따르면, 충방전 노드와 접속되는 제 1 스위치 및 제 2 스위치의 개폐 동작에 따라 콘덴서가 충전되거나 방전될 수 있다.According to one disclosure, the capacitor may be charged or discharged according to the opening and closing operations of the first switch and the second switch connected to the charging/discharging node.
일 개시에 따르면, 도 1에 도시된 바와 같이 하나의 콘덴서마다 제 1 스위치 및 제 2 스위치가 충방전 노드를 기준으로 연결되는 구조로 접속되어 디지털 콘덴서 회로가 형성될 수 있다.According to one disclosure, as shown in FIG. 1 , a digital capacitor circuit may be formed by connecting a first switch and a second switch in a structure in which each capacitor is connected based on a charging/discharging node.
일 개시에 따른 제 1 스위치 및 제 2 스위치는 트랜지스터일 수 있고, 트랜지스터의 종류에는 제한이 없으며, 콘덴서의 정전용량(C) 및 부하의 출력에 따라 트랜지스터의 허용전류가 미리 결정될 수 있다.The first switch and the second switch according to the present disclosure may be transistors, the type of transistor is not limited, and the allowable current of the transistor may be predetermined according to the capacitance C of the capacitor and the output of the load.
이하에서는, 도 2에 개시된 본 발명의 일 실시 예에 따른 디지털 콘덴서 회로를 이용하여 콘덴서가 충방전 되는 과정을 설명한다. 즉, 도 2에는 4개의 콘덴서 및 상기 4개의 콘덴서에 연결된 제 1 스위치 및 제 2 스위치가 각각 4개로 연결된 디지털 콘덴서 회로에 기초하여 설명한다. 다만, 상기 콘덴서 및 콘덴서와 연결된 제 1, 2 스위치의 개수에는 제한이 없다.Hereinafter, a process in which the capacitor is charged and discharged using the digital capacitor circuit according to an embodiment of the present invention disclosed in FIG. 2 will be described. That is, in FIG. 2, description will be made based on a digital capacitor circuit in which four capacitors and a first switch and a second switch connected to the four capacitors are connected to each other. However, there is no limit to the number of the capacitor and the first and second switches connected to the capacitor.
일 개시에 따르면, 전원 전류가 공급되는 상태에서 복수개의 콘덴서들과 접속되는 모든 제 1 스위치(511, 521, 531, 541)가 연결(ON)되고, 제 2 스위치(512, 522, 532, 542)가 개방(OFF)되면 콘덴서들이 충전될 수 있다.According to one disclosure, all the
즉, 제 1 스위치(511, 521, 531, 541)는 그라운드(30)와 연결되어 있으므로, 제 1 스위치(511, 521, 531, 541)가 연결되고 제 2 스위치(512, 522, 532, 542)가 개방되면, 전원단과 콘덴서가 병렬로 연결된 등가회로가 형성되므로 콘덴서가 충전될 수 있다.That is, since the
일 개시에 따르면, 본 발명의 디지털 콘덴서 회로를 이용하면 충전된 복수개의 콘덴서들로부터 순차적으로 방전 과정이 수행될 수 있다. 방전 과정은 전술한 충전과 마찬가지로 복수개의 콘덴서들이 동시에 충전될 수도 있으나, 본 발명의 콘덴서 및 제 1,2 스위치가 연결된 구조를 활용하면 복수개의 콘덴서들이 순차 방전됨에 따라 방전 시간의 조절이 가능하여 부하의 출력을 조절할 수 있다. 즉, 부하에 인가되는 부하전류가 흐르는 시간을 조절할 수 있다.According to one disclosure, when the digital capacitor circuit of the present invention is used, a discharging process may be sequentially performed from a plurality of charged capacitors. In the discharging process, a plurality of capacitors may be charged at the same time as in the above-described charging, but if the capacitor of the present invention and the structure in which the first and second switches are connected, it is possible to control the discharge time as the plurality of capacitors are sequentially discharged, so that the load output can be adjusted. That is, it is possible to adjust the time for which the load current applied to the load flows.
일 개시에 따르면, 복수개의 콘덴서들이 충전된 상태에서 제 1 스위치(511, 521, 531, 541)는 모두 개방되고 방전 순서에 따라 콘덴서와 연결된 제 2 스위치가 연결됨으로써 순차적으로 방전될 수 있다. 즉, 방전은 제 1 스위치가 모두 개방된 상태에서 제 2 스위치의 순차 개폐에 따라 수행될 수 있다.According to one disclosure, in a state in which the plurality of capacitors are charged, all of the
예를 들면, 도 2의 복수개의 콘덴서들이 모두 충전된 상태에서 제 1 콘덴서(201) -> 제 2 콘덴서(202) -> 제 3 콘덴서(203) -> 제 4 콘덴서(204) 순서로 방전되는 과정을 살펴보면, 제 1 스위치가 모두 개방되고, 제 2 - 4 콘덴서와 연결된 제 2 스위치(522, 532, 542)가 개방 상태에서 제 1 콘덴서(201)와 연결된 제 2 스위치(512)가 연결됨으로써 충전된 제 1 콘덴서로부터 부하 측으로 방전될 수 있다. 다음으로, 제 1 콘덴서와 연결된 제 2 스위치(512)가 개방되고, 제 3 콘덴서 및 제 4 콘덴서와 연결된 제 2 스위치(532, 542)가 개방된 상태에서 제 2 콘덴서와 연결된 제 2 스위치(522)가 연결됨으로써 충전된 제 2 콘덴서로부터 부하 측으로 방전될 수 있다. 제 3,4 콘덴서의 방전도 전술한 과정과 마찬가지로 순차적으로 방전될 수 있다.For example, in a state in which the plurality of capacitors of FIG. 2 are all charged, the first capacitor 201 -> the second capacitor 202 -> the third capacitor 203 -> the fourth capacitor 204 is discharged in the order Looking at the process, all the first switches are opened, and the
즉, 충전된 복수개의 콘덴서들 중 미리 정해진 방전 순서에 따라 순차적으로 방전됨으로써 방전 시간을 조절함으로써 부하의 출력을 조절할 수 있다.That is, by sequentially discharging according to a predetermined discharging sequence among the plurality of charged capacitors, the output of the load may be adjusted by adjusting the discharging time.
보다 상세하게는, 방전 시간(tdc)은 하기 수학식 1에 따라 미리 결정될 수 있다.More specifically, the discharge time tdc may be predetermined according to Equation 1 below.
[수학식 1][Equation 1]
여기서, vL은 부하의 출력전압이며, Ceq는 등가 커패시터 값이며, tc는 충전시간이며, ic는 제 2 스위치의 허용전류이며, n은 콘덴서의 개수일 수 있다. 제어부에서는 상기 수학식 1에 따라 산출된 방전 시간에 기초하여 제 2 스위치의 개폐 동작을 제어할 수 있다.Here, vL is the output voltage of the load, Ceq is the equivalent capacitor value, tc is the charging time, ic is the allowable current of the second switch, and n may be the number of capacitors. The control unit may control the opening/closing operation of the second switch based on the discharge time calculated according to Equation 1 above.
일 개시에 따르면, 제어부는 복수개의 콘덴서들에 대하여 이하의 불량 검출 과정을 진행한 이후에 전술한 충방전 과정을 수행할 수 있다. 즉, 본 발명의 콘덴서 회로는 복수개의 콘덴서들이 포함되는데 충방전 과정을 수행하기 이전에 콘덴서가 제대로 동작 가능한지 여부에 대하여 불량 검출 과정이 선행될 수 있다. 특히, 본 발명의 콘덴서 회로에는 상당한 개수의 콘덴서들이 포함될 수 있고, 콘덴서의 개수가 증가할수록 콘덴서의 불량 검출 과정이 복잡해질 수밖에 없다. 이에 따라, 복수개의 콘덴서들에 대하여 영역들을 설정하고, 설정된 영역들로부터 재차 소영역들을 설정함으로써 단계적으로 콘덴서의 불량 여부를 검출할 수 있다. 이하에서는, 10개의 콘덴서가 마련된 디지털 콘덴서 회로에 기초하여 수행되는 불량 검출 과정을 설명한다.According to one disclosure, the controller may perform the charging/discharging process described above after performing the following defect detection process for the plurality of capacitors. That is, the capacitor circuit of the present invention includes a plurality of capacitors, and before performing the charging/discharging process, a defect detection process may be preceded as to whether the capacitor can operate properly. In particular, a considerable number of capacitors may be included in the capacitor circuit of the present invention, and as the number of capacitors increases, the process of detecting defects in the capacitor is inevitably complicated. Accordingly, by setting regions for the plurality of capacitors and setting small regions again from the set regions, it is possible to detect whether the capacitor is defective in stages. Hereinafter, a defect detection process performed based on a digital capacitor circuit having 10 capacitors will be described.
먼저, 복수개의 콘덴서들에 대하여 최초로 두 영역들이 소정의 중첩영역을 공유하도록 설정될 수 있다. First, with respect to the plurality of capacitors, two regions may be set to share a predetermined overlapping region.
(1) 영역 설정(One) zone setting
(2) 부하전류 측정(2) Load current measurement
(3) 영역 재설정(3) Zone reset
일 개시에 따른 제어부는, 예를 들면, 소프트웨어 혹은 프로그램을 구동하여 제어부에 연결된 본 발명의 적어도 하나의 다른 구성요소(Ex. 하드웨어 또는 소프트웨어 구성요소 )를 제어할 수 있고, 다양한 데이터 처리 및 연산을 수행할 수 있다. 제어부는 다른 구성요소( Ex. 통신부 )로부터 수신된 명령 또는 데이터를 휘발성 메모리에 로드하여 처리하고, 결과 데이터를 비휘발성 메모리에 저장할 수 있다. 제어부는 메인 제어부(Ex. 중앙 처리 장치 또는 어플리케이션 제어부), 및 이와는 독립적으로 운영되고, 추가적으로 또는 대체적으로, 메인 제어부보다 저전력을 사용하거나, 또는 지정된 기능에 특화된 보조 제어부(Ex. 그래픽 처리 장치, 이미지 시그널 제어부, 센서 허브 제어부, 또는 커뮤니케이션 제어부)를 포함할 수 있다. 여기서, 보조 제어부는 메인 제어부와 별개로 또는 임베디드(Embedded)되어 운영될 수 있다.The control unit according to one disclosure may control at least one other component (eg, hardware or software component) of the present invention connected to the control unit by driving software or a program, for example, and perform various data processing and calculations. can be done The control unit may load a command or data received from another component (Ex. communication unit) into the volatile memory for processing, and store the result data in the non-volatile memory. The control unit operates independently of the main control unit (Ex. central processing unit or application control unit), and additionally or alternatively, uses less power than the main control unit, or an auxiliary control unit specialized for a specified function (Ex. graphic processing unit, image signal control unit, sensor hub control unit, or communication control unit). Here, the auxiliary control unit may be operated separately or embedded in the main control unit.
도 3은 일 개시에 의한 충전 효율을 개선한 디지털 콘덴서의 구조를 나타낸다.3 shows a structure of a digital capacitor with improved charging efficiency according to one disclosure.
일 개시에 의하여, 기판(10), 기판 위에 형성되는 제 1 전극(20), 제 1 전극 위에 형성되는 강유전체 필름(30) 및 강유전체 필름(30) 위에 형성되는 제 2 전극(40)을 포함할 수 있다.According to one disclosure, a
제 1 전극(20) 및 제 2 전극(40)은 각각 Pt, Ir, Pd, 및 Ru를 포함하는 귀금속, 귀금속의 합금, 귀금속과 (귀금속이 아닌)금속의 합금, IrO2, RuO2, RhO2, SrRuO3, LaSrCoO3, La0.5Sr0.5CoO3, YBaCuO3, 및 YBa2Cu3O7-δ와 같은 전도성 산화물(conductive oxide), 조합물, 이들의 다층물 및 혼합물을 포함하는 전도성 물질로 이루어질 수 있다.The
일 개시에 의하여 제 1 전극(20)은 제 2 전극(40)과 동일한 전도성 물질 또는 상이한 전도성 물질로 이루어질 수 있다. 그러나 제 1 전극(20) 및 제 2 전극(40)이 동일한 전도성 물질로 이루어지는 것이 바람직하다.According to one disclosure, the
일 개시에 의하여 강유전체 필름(30)은 적어도 하나의 강유전체 막이 적층된 것을 특징으로 한다. 타이타늄산 지르콘산 납(PZT) 등으로 대표되는 결정을 포함하는 강유전체 박막은, 자발 분극, 고유전율, 전기광학 효과, 압전(壓電) 효과, 초전(焦電) 효과 등을 갖고 있기 때문에, 압전 소자 등의 광범위한 디바이스 개발에 응용된다. 또한, 이러한 강유전체 박막의 성막 방법으로서는, 예컨대 MOD법, 졸-겔법, CVD(Chemical Vapor Deposition)법, 스퍼터링법 등이 알려져 있지만, 특히 MOD법 및 졸-겔법은 강유전체 박막을 비교적 저비용으로 간편하게 성막할 수 있다는 이점을 갖는다.According to one disclosure, the
일 개시에 의하여 강유전체 필름(30)은, BTO막(BaTiO3), PZT(PbZrxTi1-xO3)막, PMN-PT막(Pb(Mg1/3Nb2/3)03-PbTi03), PLZT (Pb1-zLazZrxTi1-xO3)막 및 BSO-PZT(Bi2SiO5additive PZT)막 중에서 선택된 두 개의 필름이 제 1 강유전체 층과 제 2 강유전체 층을 이루는 것을 특징으로 한다.According to one disclosure, the
일 개시에 의하여 제 1 강유전체 층은 15nm∼40nm의 두께로 형성될 수 있으며 바람직하게는 25nm의 두께로 제조될 수 있다. 또한, 제 2 강유전체 층은 35nm∼140nm의 두께로 형성될 수 있으며, 바람직하게는 75nm의 두께로 제조될 수 있다.According to one disclosure, the first ferroelectric layer may be formed to a thickness of 15 nm to 40 nm, and preferably may be manufactured to a thickness of 25 nm. In addition, the second ferroelectric layer may be formed to a thickness of 35 nm to 140 nm, and preferably may be manufactured to a thickness of 75 nm.
일 개시에 의하여, 강유전성 물질 또는 혼합물이라는 용어는 자발 전기 분극(spontaneous electric polarization)을 보이는 임의의 결정질(crystalline), 다결정질(polycrystalline), 또는 비정질(amorphous) 물질을 나타내도록 본 명세서에서 사용된다. By way of one disclosure, the term ferroelectric material or mixture is used herein to denote any crystalline, polycrystalline, or amorphous material that exhibits spontaneous electric polarization.
본 발명에서 사용되는 강유전성 물질 또는 혼합물로는 원소 주기율표(CAS 버전)의 ⅣB 족(Ti, Zr 또는 Hf), ⅤB 족(V, Nb 또는 Ta), ⅥB 족(Cr, Mo 또는 W), ⅦB 족(Mn 또는 Re) 또는 ⅠB 족(Cu, Ag 또는 Au)의 금속을 포함하는 적어도 하나의 산성 산화물(acidic oxide)과 약 1 내지 3가의 양전하(positive formal charge)를 갖는 적어도 하나의 잉여 양이온(cation)을 포함하는 페로프스카이트형(perovskite-type) 산화물이다.The ferroelectric material or mixture used in the present invention includes Group IVB (Ti, Zr or Hf), Group VB (V, Nb or Ta), Group VIB (Cr, Mo or W), Group VIIB of the Periodic Table of the Elements (CAS version). (Mn or Re) or at least one acidic oxide comprising a metal of Group IB (Cu, Ag or Au) and at least one excess cation having a positive formal charge of about 1 to 3 ) is a perovskite-type oxide containing.
바람직한 페로프스카이트형 산화물로는 티타네이트계(titanate-based) 강유전체, 망간산염계(manganate-based) 물질, 쿠프레이트계(cuprate-based) 물질, 텅스텐 브론즈형(tungsten bronze-type) 니오베이트, 탄탈레이트, 또는 티타네이트, 및 층상 비스무트 탄탈레이트, 니오베이트, 또는 티타네이트가 있지만, 이것에만 한정되는 것은 아니다. 이러한 페로프스카이트형 산화물 중에서 스트론튬 비스무트 탄탈레이트, 스트론튬 비스무트 니오베이트, 비스무트 티타네이트, 스트론튬 비스무트 탄탄레이트 니오베이트, 납 지르코네이트(lead zirconate) 티타네이트 및 납 란탄(lanthanum) 지르코네이트 티타네이트가 본 발명에서 매우 바람직하다.Preferred perovskite-type oxides include titanate-based ferroelectrics, manganate-based materials, cuprate-based materials, tungsten bronze-type niobates, tantalate, or titanate, and layered bismuth tantalate, niobate, or titanate. Among these perovskite-type oxides, strontium bismuth tantalate, strontium bismuth niobate, bismuth titanate, strontium bismuth tantalate niobate, lead zirconate titanate and lead lanthanum zirconate titanate are It is highly preferred in the present invention.
일 개시에 의한 기판(10)은 상부면 위의 절연체는 물론 내장된 능동 장치 영역(active device region)을 포함할 수 있는 임의의 반도체 웨이퍼 또는 물질을 나타내기 위해 널리 사용된다.
일 개시에 의하여 기판(10)으로 사용할 수 있는 기판에 큰 제한은 없으나, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 외, 본 제작 공정의 처리 온도에 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 이용할 수 있다. 또한, 이들 기판 위에 반도체 소자가 형성된 것을 기판(10)으로 이용하여도 좋다.There is no great limitation on a substrate that can be used as the
유리 기판으로는, 예를 들어, 바륨붕규산 유리, 알루미노붕규산 유리 또는 알루미노규산 유리 등의 무알칼리 유리 기판을 이용하는 것이 좋다. 그 외에도 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 기판(10)으로, 가요성 기판(플렉서블 기판)을 이용하여도 좋다. 가요성 기판을 이용하는 경우, 가요성 기판 위에, 트랜지스터를 직접 제작하여도 좋으며, 다른 제작 기판 위에 트랜지스터를 제작하고, 그 후 가요성 기판에 박리, 전치하여도 좋다. 한편, 제작 기판에서 가요성 기판으로 박리, 전치하기 위해, 제작 기판과 트랜지스터 사이에 박리층을 형성하는 것이 좋다. As a glass substrate, it is good to use alkali-free glass substrates, such as barium borosilicate glass, alumino borosilicate glass, or aluminosilicate glass, for example. In addition, a quartz substrate, a sapphire substrate, or the like can be used. In addition, as the board|
도 4는 일 개시에 의한 3개층의 강유전체 필름을 포함하는 콘덴서의 구조를 설명하기 위한 도면이다. 4 is a view for explaining the structure of a capacitor including a three-layer ferroelectric film according to the disclosure.
강유전체 필름(30)은 서로 다른 조성비율로 제조된 3개층의 강유전체 필름으로 이루어질 수 있다.The
일 개시에 의한 강유전체 필름(30)은 제 1 강유전체 층(31) 및 제 2 강유전체 층(32)과 상이한 조성을 갖는 제 3 강유전체 층(33)을 포함할 수 있다. The
일 개시에 의하여 강유전체 필름(30)은, BTO막(BaTiO3), PZT(PbZrxTi1-xO3)막, PMN-PT막(Pb(Mg1/3Nb2/3)03-PbTi03), PLZT (Pb1-zLazZrxTi1-xO3)막 및 BSO-PZT(Bi2SiO5additive PZT)막 중에서 선택된 막이 제 1 강유전체 층(31), 제 2 강유전체 층(32) 및 제 3 강유전체 층(33)을 이루는 것을 특징으로 한다.According to one disclosure, the
일 개시에 의하여 제 1 강유전체 층(31)은 15nm∼40nm의 두께로 형성될 수 있으며 바람직하게는 25nm의 두께로 제조될 수 있다. According to one disclosure, the first
또한, 제 2 강유전체 층(32)은 35nm∼140nm의 두께로 형성될 수 있으며, 바람직하게는 75nm의 두께로 제조될 수 있다.In addition, the second
일 개시에 의하여 제 3 강유전체 층(33)은 PbZr0.5Ti0.5 O3로 구성되며, 제 3 강유전체 층(33)은 제 1 강유전체 층(31)과 제 2 강유전체(32) 사이에 35nm∼50nm의 두께로 제조될 수 있다. 바람직하게는 제 3 강유전체 층(33)은 45nm의 두께로 제조될 수 있다.According to one disclosure, the third
일 개시에 의한 강유전체 필름(30)은 300~3604g의 2-n-뷰톡시에탄올(CH3(CH2)3OCH2CH2OH)에 37~39g(0.135mol)의 타이타늄 테트라아이소프로폭사이드(Ti((CH3)2CHO)4)를 가하여 실온에서 교반하고, 65~70g의 다이에탄올아민(HN(CH2CH2OH)2)을 혼합하고, 130~141의 아세트산 납 3수화물(Pb(CH3COO)2·3H2O)을 가한 후, 80~85g의 지르코늄 아세틸 아세토네이트(Zr(CH3COCHCOCH3)4)를 가하고, 65~75℃에서 45분간 교반한 후, 실온이 될 때까지 자연 냉각하고, 32~35g의 평균 분자량이 400인 폴리에틸렌 글라이콜((-CH2CH2O-)n)을 가하고, 실온에서 교반 한 후, 35~37g의 물을 가하고 실온에서 교반하여 형성된 Pbz(ZrxTi1-x)O3 (0<z<1.2)로 이루어진 것을 특징으로 할 수 있다.The
도 5는 일 개시에 의한 절연 코팅층을 포함하는 디지털 콘덴서의 구조를 설명하기 위한 도면이다.5 is a view for explaining the structure of a digital capacitor including an insulating coating layer according to the disclosure.
일 개시에 의하여, 디지털 콘덴서는 기판(10)과 제 1 전극(20) 사이에 누설 전류를 방지하기 위하여, 절연체로 이루어진 코팅층(50)을 포함할 수 있다.According to one disclosure, the digital capacitor may include a
일 개시에 의한 코팅층(50)은 절연 코팅 조성물을 이용하여 형성되는 것으로, 제조된 절연 코팅 조성물을 1500~1800rpm으로 스핀코팅한 후, 120~130
일 개시에 의한 코팅층(50)은 두께 2nm~3.5nm로 제조될 수 있다. 바람직하게 코팅층(50)은 두께 2.8nm이하로 형성될 수 있다.The
일 개시에 의한 코팅층(50)은 제1 전극(20)으로부터 기판(10)을 절연시킬 수 있는 절연 물질로 이루어질 수 있다.The
예를 들어, 코팅층(50)을 이루는 절연 코팅 조성물로는 에폭시 아크릴레이트 수지 및 절연체를 포함하며, 상기 절연체는 구체적으로 실리콘 2산화물(dioxide), Al2O3, Ta2O5, TiO2, CrO2, HfO2, Y2O3, PMMA 및 TEOS와 같은 산화물, 실리콘 질화물(nitride), 탄탈 질화물, 티타늄 질화물과 같은 질화물, SiOxNy와 같은 옥시나이트라이드(oxynitride), BaSiTiO3, BaTiO3, 및 SrTiO3와 같은 고유전율(ε≥30) 금속 산화물, 크세로겔(xerogel) 및 이들의 조합물(combination), 다층물(multilayer), 또는 혼합물(mixutre)로 이루어질 수 있다.For example, the insulating coating composition constituting the
상기 에폭시 아크릴레이트 수지는 하기 화학식 1로 표시되는 화합물일 수 있다:The epoxy acrylate resin may be a compound represented by the following Chemical Formula 1:
[화학식 1] [Formula 1]
상기 코팅층(50)은 절연 코팅 조성물로 코팅되는 것으로, 상기 화학식 1로 표시되는 에폭시 아크릴레이트 수지 100 중량부에 대해, 절연체 30 내지 40 중량부를 포함할 수 있다. 상기 범위 내에서 혼합하여 사용 시, 기판의 균일한 코팅층을 형성하며, 사용 상태에 관계없이 기판과 우수한 접착성을 나타내며, 절연 효과를 나타낼 수 있다. The
또한, 코팅층(50)은 증착(deposition) 기술을 사용하여 기판(10)상에 형성될 수 있다. 예를 들면, 화학 기상 증착(chemical vapor deposition), 물리 기상 증착(physical vapor deposition), 스퍼터링(sputtering), 진공 증착(evaporation), 스핀온 코팅(spin-on coating), 딥 코팅(dip coating), 및 기타 유사한 증착 기술이 코팅층(50)을 형성하는데 사용될 수 있다. Further, the
일 개시에 의하여, 본원발명은 강유전체를 이용하여 충전 효율을 개선한 디지털 콘덴서를 제조하는 공정을 제공할 수 있다.According to one disclosure, the present invention may provide a process for manufacturing a digital capacitor with improved charging efficiency by using a ferroelectric.
디지털 콘덴서를 제조하는 공정은 기판 위에 제 1 전극을 형성하는 공정, 제 1 전극 위에 형성되는 강유전체 필름을 900~1000℃이하의 온도에서 30분~60분 동안 열처리하여 강유전체 필름을 형성하는 공정 및 강유전체 필름 위에 제 2 전극을 형성하는 공정을 포함할 수 있다.The digital capacitor manufacturing process includes a process of forming a first electrode on a substrate, a process of heat-treating a ferroelectric film formed on the first electrode at a temperature of 900 to 1000° C. for 30 to 60 minutes to form a ferroelectric film, and a ferroelectric film It may include a process of forming a second electrode on the film.
여기서, 강유전체 필름은 서로 다른 조성물로 이루어진 적어도 하나의 강유전체 필름이 적층된 것을 특징으로 한다.Here, the ferroelectric film is characterized in that at least one ferroelectric film made of different compositions is laminated.
전술한 본 발명의 스위치 제어 방법에 관한 내용은 컴퓨터에서 실행될 수 있는 프로그램으로 작성 가능하고, 컴퓨터 판독 가능 매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 또한, 상술한 방법에서 사용된 데이터의 구조는 컴퓨터 판독 가능 매체에 여러 수단을 통하여 기록될 수 있다. 본 발명의 다양한 방법들을 수행하기 위한 실행 가능한 컴퓨터 프로그램이나 코드를 기록하는 기록 매체는, 반송파(carrier waves)나 신호들과 같이 일시적인 대상들은 포함하는 것으로 이해되지는 않아야 한다. 상기 컴퓨터 판독 가능 매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, DVD 등)와 같은 저장 매체를 포함할 수 있다.The contents of the switch control method of the present invention described above can be written as a program that can be executed on a computer, and can be implemented in a general-purpose digital computer that operates the program using a computer-readable medium. In addition, the structure of data used in the above-described method may be recorded in a computer-readable medium through various means. A recording medium for recording an executable computer program or code for performing various methods of the present invention should not be construed as including temporary objects such as carrier waves or signals. The computer-readable medium may include a storage medium such as a magnetic storage medium (eg, a ROM, a floppy disk, a hard disk, etc.) and an optically readable medium (eg, a CD-ROM, a DVD, etc.).
제조예production example
상기 화학식 1로 표시되는 에폭시 아크릴레이트 수지 100 중량부에 대해, 절연체 35 중량부, 경화제인 모노아민 5 중량부, 용매 에틸아세테이트(Ethyl Acetate) 100 중량부를 혼합하여 절연 코팅 조성물을 제조하였다. 상기 절연체는 Ta2O5, TiO2, CrO2, 및 Y2O3를 동일한 비율로 혼합하여 사용하였다.An insulation coating composition was prepared by mixing 35 parts by weight of an insulator, 5 parts by weight of a curing agent monoamine, and 100 parts by weight of a solvent ethyl acetate, based on 100 parts by weight of the epoxy acrylate resin represented by Formula 1 above. The insulator was used by mixing Ta 2 O 5 , TiO 2 , CrO 2 , and Y 2 O 3 in the same ratio.
상기 절연 코팅 조성물을 기판의 일면에 2nm의 두께로 코팅하여 코팅층을 형성하였다. The insulating coating composition was coated on one surface of the substrate to a thickness of 2 nm to form a coating layer.
비교예 1Comparative Example 1
상기 절연 코팅 조성물에서 에폭시 아크릴레이트 수지를 제외한 것을 제외하고 제조예와 동일하게 제조하였다.The insulation coating composition was prepared in the same manner as in Preparation Example except that the epoxy acrylate resin was excluded.
비교예 2Comparative Example 2
상기 절연 코팅 조성물에서 절연체를 제외한 것을 제외하고 제조예와 동일하게 제조하였다.The insulation coating composition was prepared in the same manner as in Preparation Example except that the insulator was excluded.
실험예 1Experimental Example 1
절연 특성 평가Insulation property evaluation
일본 미쓰비시사(Mitsubishi, JPN)의 하이 레지스턴스 테스터(High resistance tester)를 이용하여 기판에 대한 표면저항을 측정하였다. The surface resistance to the substrate was measured using a high resistance tester of Mitsubishi, JPN, Japan.
(O：표면 저항 값 3xl010 초과, ㅿ： 표면 저항 값 lxlO9 내지 3xl010, x：표면 저항 값 1xlO9 미만)(O: surface resistance value more than 3xl0 10 , ㅿ: surface resistance value lxlO 9 to 3xl0 10 , x: surface resistance value less than 1xlO 9)
상기 실험 결과에 따르면, 본 발명의 절연 코팅층을 형성하는 경우 절연 효과가 우수한 것을 확인할 수 있다. According to the experimental results, it can be confirmed that the insulating effect is excellent when the insulating coating layer of the present invention is formed.
실험예 2Experimental Example 2
절연막 신뢰성 평가Insulation film reliability evaluation
필-오프(Peel off) 특성을 평가하기 위 해 일본 히라야마사의 PCT 챔버를 이용해서 PCT 평가를 진행하였다. In order to evaluate the peel-off characteristics, PCT evaluation was performed using a PCT chamber manufactured by Hirayama, Japan.
전술된 PCT 평가는 온도는 121℃, 압력은 2atm, 및 상대 습도(Relative Humidity, RH) 100% 조건 하에서 진행하였다. The above-described PCT evaluation was performed under conditions of a temperature of 121° C., a pressure of 2 atm, and a relative humidity (RH) of 100%.
또한, 필-오프 특성을 평가하기 위해 일본 히타치사의 코스모피아(COSMOPIA)를 이용해서 항온 항습 평가를 진행하였다. 전술된 항온 항습 평가는 85℃ 온도 및 상대습도 85% 조건 하에서 진행하였다.In addition, in order to evaluate the peel-off characteristics, constant temperature and humidity evaluation was performed using COSMOPIA manufactured by Hitachi, Japan. The constant temperature and humidity evaluation described above was conducted under the conditions of a temperature of 85° C. and a relative humidity of 85%.
(О: 코팅층이 기판에서 탈리됨. X: 코팅층이 기판에서 탈리되지 않음)(О: The coating layer is detached from the substrate. X: The coating layer is not detached from the substrate)
기판의 사용 조건 하에서의 코팅층의 탈리 여부를 확인하기 위해, 필-오프 테스트를 진행하였다. In order to check whether the coating layer is detached under the conditions of use of the substrate, a peel-off test was performed.
필-오프 여부에 대해 본 발명의 제조예에 의한 코팅층은 탈리되지 않은 것을 확인할 수 있으며, 비교예의 경우에도 PCT 테스트 상에서는 비교예 1이 탈리되지 않았으나 항온 항습 실험에서는 탈리되는 것을 확인할 수 있다.As for peel-off, it can be confirmed that the coating layer according to the preparation example of the present invention does not detach, and in the case of the comparative example, Comparative Example 1 did not detach on the PCT test, but it can be confirmed that it detaches in the constant temperature and humidity test.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The above description of the present invention is for illustration, and those of ordinary skill in the art to which the present invention pertains can understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. For example, each component described as a single type may be implemented in a dispersed form, and likewise components described as distributed may also be implemented in a combined form.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. 즉, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention as defined in the following claims are also provided. is within the scope of the That is, the scope of the present invention is indicated by the following claims rather than the above detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention. do.
Claims (7)
적어도 하나의 제 2 디지털 콘덴서 회로를 포함하는 제 2 웨이퍼; 및
상기 제 1 웨이퍼의 상면 상에 형성된 제 1 폴리머 층 및 상기 제 2 웨이퍼의 하면 상에 형성된 제 2 폴리머 층이 250 내지 300℃의 열처리 공정을 통해 결합되어, 경화도 95 % 이상으로 형성된 폴리머 절연층을 포함하는, 디지털 콘덴서가 장착된 다중 웨이퍼의 결합구조.a first wafer comprising at least one first digital capacitor circuit;
a second wafer comprising at least one second digital capacitor circuit; and
The first polymer layer formed on the upper surface of the first wafer and the second polymer layer formed on the lower surface of the second wafer are combined through a heat treatment process at 250 to 300° C., and a polymer insulating layer formed with a degree of curing of 95% or more A combined structure of multiple wafers equipped with a digital capacitor, including a.
상기 제 1 폴리머 층 상면에 난연성 절연층을 더 포함하며,
상기 난연성 절연층은 상기 제 1 웨이퍼와 상기 제 2 웨이퍼가 결합되는 과정의 열적 안정성을 개선하기 위하여 복소점도(complex viscosity (|η*|: 단위 Pa*sec)의 최저점도(min. viscosity)가 30.0~50.0 Pa*sec 인 난연성 수지조성물로 제조된 것인, 디지털 콘덴서가 장착된 다중 웨이퍼의 결합구조.The method of claim 1,
Further comprising a flame-retardant insulating layer on the upper surface of the first polymer layer,
The flame-retardant insulating layer has a minimum viscosity (min. viscosity) of a complex viscosity (|η*|: unit Pa*sec) in order to improve thermal stability of a process in which the first wafer and the second wafer are bonded. A bonding structure of multiple wafers equipped with a digital capacitor, which is made of a flame retardant resin composition of 30.0-50.0 Pa*sec.
상기 제 1 디지털 콘덴서 회로는,
기판;
상기 기판 위에 형성되는 제 1 전극;
상기 제 1 전극 위에 형성되는 강유전체 필름; 및
상기 강유전체 필름 위에 형성되는 제 2 전극을 포함하며,
상기 강유전체 필름은 적어도 하나의 강유전체 필름이 적층된 것을 특징으로 하는, 디지털 콘덴서가 장착된 다중 웨이퍼의 결합구조.The method of claim 1,
The first digital capacitor circuit,
Board;
a first electrode formed on the substrate;
a ferroelectric film formed on the first electrode; and
a second electrode formed on the ferroelectric film;
In the ferroelectric film, at least one ferroelectric film is laminated.
상기 강유전체 필름은 서로 다른 조성물로 이루어진 BTO막(BaTiO3), PZT(PbZrxTi1-xO3)막, PMN-PT막(Pb(Mg1/3Nb2/3)03-PbTi03), PLZT (Pb1-zLazZrxTi1-xO3)막 및 BSO-PZT(Bi2SiO5additive PZT)막 중에서 선택된 필름이 제 1 강유전체 층, 제 2 강유전체 층 및 제 3 강유전체 층을 이루는 것을 특징으로 하며,
상기 제 1 강유전체 층은 15nm∼40nm의 두께로 형성되며, 상기 제 2 강유전체 층은 35nm∼140nm의 두께로 형성되며, 상기 제 3 강유전체 층은 상기 제 1 강유전체 층과 제 2 강유전체 사이에 35nm∼50nm의 두께로 적층되는 것을 특징으로 하는, 디지털 콘덴서가 장착된 다중 웨이퍼의 결합구조.4. The method of claim 3,
The ferroelectric film includes a BTO film (BaTiO 3 ), a PZT (PbZr x Ti 1-x O 3 ) film, and a PMN-PT film (Pb(Mg 1/3 Nb 2/3 )0 3 -PbTi0 3 ), a PLZT (Pb 1-z La z Zr x Ti 1-x O 3 ) film, and a BSO-PZT (Bi 2 SiO 5 additive PZT) film are selected from the first ferroelectric layer, the second ferroelectric layer, and the third ferroelectric layer. It is characterized in that it forms a layer,
The first ferroelectric layer is formed to a thickness of 15 nm to 40 nm, the second ferroelectric layer is formed to a thickness of 35 nm to 140 nm, and the third ferroelectric layer is formed to a thickness of 35 nm to 50 nm between the first ferroelectric layer and the second ferroelectric layer. Combined structure of multiple wafers equipped with digital capacitors, characterized in that they are stacked to a thickness of .
상기 디지털 콘덴서 회로에 포함된 콘덴서는 복수개로 구비되며,
직류 전원이 입력되는 전원단과 연결되어 전원단으로부터 발생된 전원 전류가 입력되는 입력 노드; 상기 복수개의 콘덴서들의 타 단에 접속되어 상기 복수개의 콘덴서들 마다 각각 마련된 제 1 스위치 및 제 2 스위치로 분기하도록 형성된 충방전 노드; 및 상기 제 1 스위치 및 제 2 스위치의 개폐 동작을 제어하기 위한 제어부를 더 포함하고,
상기 제어부에서는 그라운드에 접속된 상기 제 1 스위치를 연결(ON)시키고, 부하와 접속된 상기 제 2 스위치를 개방(OFF)시킴으로써 상기 복수개의 콘덴서들이 충전되고, 상기 복수개의 콘덴서들이 충전된 상태에서 상기 제 1 스위치를 개방시키고 상기 제 2 스위치를 연결시킴으로써 상기 복수개의 콘덴서들이 부하로 방전되는 것을 특징으로 하는, 디지털 콘덴서가 장착된 다중 웨이퍼의 결합구조.The method of claim 1,
A plurality of capacitors included in the digital capacitor circuit are provided,
an input node connected to a power terminal to which DC power is input and to which a power current generated from the power terminal is input; a charging/discharging node connected to the other end of the plurality of capacitors and configured to branch to a first switch and a second switch respectively provided for each of the plurality of capacitors; and a control unit for controlling opening and closing operations of the first switch and the second switch,
In the control unit, the plurality of capacitors are charged by connecting (ON) the first switch connected to the ground and opening (OFF) the second switch connected to the load, and the plurality of capacitors are charged in the charged state. By opening the first switch and connecting the second switch, the plurality of capacitors are discharged to a load, characterized in that the digital capacitor is mounted on a multi-wafer coupling structure.
상기 강유전체 필름은,
300~3604g의 2-n-뷰톡시에탄올(CH3(CH2)3OCH2CH2OH)에 37~39g(0.135mol)의 타이타늄 테트라아이소프로폭사이드(Ti((CH3)2CHO)4)를 가하여 실온에서 교반하고, 65~70g의 다이에탄올아민(HN(CH2CH2OH)2)을 혼합하고, 130~141의 아세트산 납 3수화물(Pb(CH3COO)2·3H2O)을 가한 후, 80~85g의 지르코늄 아세틸 아세토네이트(Zr(CH3COCHCOCH3)4)를 가하고, 65~75℃에서 45분간 교반한 후, 실온이 될 때까지 자연 냉각하고, 32~35g의 평균 분자량이 400인 폴리에틸렌 글라이콜((-CH2CH2O-)n)을 가하고, 실온에서 교반 한 후, 35~37g의 물을 가하고 실온에서 교반하여 형성된 Pbz(ZrxTi1-x)O3 (0<z<1.2)로 이루어진 것을 특징으로 하는, 디지털 콘덴서가 장착된 다중 웨이퍼의 결합구조.4. The method of claim 3,
The ferroelectric film,
In 300-3604 g of 2-n-butoxyethanol (CH 3 (CH 2 ) 3 OCH 2 CH 2 OH) 37-39 g (0.135 mol) of titanium tetraisopropoxide (Ti((CH 3 ) 2 CHO) 4 ) was added and stirred at room temperature, 65-70 g of diethanolamine (HN(CH 2 CH 2 OH) 2 ) was mixed, and 130-141 of lead acetate trihydrate (Pb(CH 3 COO) 2 .3H 2 O), 80-85 g of zirconium acetyl acetonate (Zr(CH 3 COCHCOCH 3 ) 4 ) was added, stirred at 65-75° C. for 45 minutes, and then naturally cooled to room temperature, 32-35 g Polyethylene glycol ((-CH 2 CH 2 O-) n ) having an average molecular weight of 400 was added and stirred at room temperature, followed by adding 35 to 37 g of water and stirring at room temperature to form Pb z (Zr x Ti 1 -x )O 3 (0<z<1.2), characterized in that consisting of, a digital capacitor-equipped multi-wafer bonding structure.
적어도 하나의 제 1 디지털 콘덴서 회로를 포함하는 제 1 웨이퍼의 상면 상에 형성된 제 1 폴리머 층과 적어도 하나의 제 2 디지털 콘덴서 회로를 포함하는 제 2 웨이퍼의 하면 상에 포함된 제 2 폴리머 층을 결합하는 단계; 및
상기 제 1 웨이퍼 및 제 2 웨이퍼가 결합된 상태에서 250 내지 300℃의 열처리를 수행하여 8~10㎛의 두께로 폴리머 절연층을 생성하는 단계를 포함하는, 디지털 콘덴서가 장착된 다중 웨이퍼를 결합하는 제조 공정.In the manufacturing process of combining multiple wafers equipped with digital capacitors,
combining a first polymer layer formed on a top surface of a first wafer including at least one first digital capacitor circuit and a second polymer layer included on a bottom surface of a second wafer including at least one second digital capacitor circuit to do; and
Combining multiple wafers equipped with a digital capacitor, comprising the step of performing a heat treatment at 250 to 300 °C in a state in which the first wafer and the second wafer are combined to create a polymer insulating layer with a thickness of 8 to 10 µm Manufacture process.
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