KR20210143641A - 스커미온을 이용하는 논리소자 - Google Patents

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Abstract

스커미온을 이용하는 논리소자로, 입력부; 출력부; 및 상기 입력부 및 출력부 사이에 위치하며, 스커미온이 소멸할 수 있는 적어도 하나의 노치를 포함하는 연산부;를 포함하며, 상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 논리소자가 개시된다. 본 발명의 일 측면에서 제공되는 논리소자는 스커미온의 소멸을 이용함으로써, 비교적 적은 전력을 소모하며, 고집적성을 가질 수 있으며, 기존의 논리소자에 비하여 매우 간단한 구조를 가질 수 있는 효과가 있다.

Description

스커미온을 이용하는 논리소자{Logic device using Skyrmion}
본 발명은 스커미온을 이용하는 논리소자에 관한 것이다.
2015년 SIA (Semiconductor Industry Association)의 보고서에 따르면, 2040년경에는 컴퓨팅에 필요한 에너지가 전 세계 에너지 생산량을 뛰어넘을 것으로 예상된다. 글로벌 정보의 양이 기하급수적으로 증가하고 있으며, 이를 처리하기 위한 트랜지스터의 개수 또한 같은 추이로 증가, 따라서 컴퓨팅 소자의 전력 소비량 또한 기하급수적으로 증가한다는 추론이다. 인공지능과 빅데이터가 각광받는 현재, 데이터양의 증가 추세를 막는 것은 불가능하며, 전 세계의 에너지 생산량을 기하급수적으로 증가시키는 것 또한 매우 어려울 것이다. 따라서 이와 같은 예측이 현실화되는 것을 막기 위해서는 소자 하나당 사용 전력이 낮은 저전력 컴퓨팅 소자의 개발이 반드시 필요하다. 이러한 필요성 하에 학계, 산업계에서는 기존의 CMOS 기반 소자를 뛰어넘는 컴퓨팅 소자의 개발 시도를 계속하고 있으며, 그 중 스핀을 이용한 컴퓨팅이 많은 주목을 받고 있다.
전자의 스핀을 이용하면 저전력 컴퓨팅 소자를 구현할 수 있을 뿐 아니라, 자성 메모리 호환성의 측면에서 높은 성능을 기대할 수 있다. 대표적인 스핀 기반 컴퓨팅 소자로는 Spin-FET (Field Effect transistor), MTJ (Magnetic Tunnel Junction), 스핀파(spin wave), 스커미온(skyrmion) 기반 소자가 있다. 이들 스핀 기반 소자의 장점은 다음과 같다:
(1) 스핀에 의한 저전력: 전하의 이동을 스핀 모멘트의 전달로 대체함으로써 전자 산란에 의한 발열을 최소화할 수 있다.
(2) 비휘발성에 의한 저전력: 스핀 기반 소자는 전원을 차단하여도 정보가 유지되는 비휘발성이다. 따라서 전원을 상시 유지할 필요가 없어 대기전력 소모를 최소화할 수 있다.
(3) 로직 인 메모리(logic in memory): 기존 컴퓨터에는 연산 장치의 데이터 처리 속도(~10-9 s)와 메모리 소자에서 연산 장치로 데이터를 로딩하는 속도(~10-3 s)의 차이에 의한 '폰 노이만 병목현상'이 존재한다. 메모리 소자에 로직 소자가 직접 연결되어 있는 로직 인 메모리 소자를 사용하면 이를 해결할 수 있는데, 스핀 기반 컴퓨팅 소자는 그 자체로 비휘발성 메모리의 역할을 하므로 로직 인 메모리 소자이며, 따라서 기존 컴퓨팅 방식보다 빠른 컴퓨팅 성능을 기대할 수 있다.
(4) 기존 자성 메모리와의 호환성: 기존 제시된 자성 메모리(MRAM, Magnetic Random Access Memory)와의 호환성이 높아 자성 메모리의 장점(고속, 비휘발성, 저전력)을 동시에 사용할 수 있다.
이 중, 스커미온을 이용하는 스커미온 기본 소자를 컴퓨팅 소자로 구현하는 경우, 전력소모 및 집적성 측면에서 매우 유리할 수 있는 바, 최근에 이를 컴퓨팅 소자로 구현하기 위한 연구가 이루어지고 있다.
CN 107332554 A CN 107846215 A
Luo, S. et al. Reconfigurable Skyrmion Logic Gates. Nano Lett 18, 1180-1184 (2018). Liu, B. et al. in 2017 IEEE International Symposium on Parallel and Distributed Processing with Applications and 2017 IEEE International Conference on Ubiquitous Computing and Communications (ISPA/IUCC), 383-390 (2017).
본 발명의 일 측면에서의 목적은 스커미온의 소멸을 이용한 논리소자를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 측면에서
스커미온을 이용하는 논리소자로,
입력부;
출력부; 및
상기 입력부 및 출력부 사이에 위치하며, 스커미온이 소멸할 수 있는 적어도 하나의 노치를 포함하는 연산부;
를 포함하며,
상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 논리소자가 제공된다.
상기 논리소자의 일 실시예로서,
스커미온이 입력될 수 있으며, 서로 구획된 2 개의 입력단자를 포함하는 입력부;
상기 2 개의 입력단자가 연장되어 만나며, 일 측면에 스커미온 간의 반발에 의하여 스커미온이 소멸할 수 있는 노치를 포함하는 연산부;
상기 연산부와 연결되며, 연산부에 의하여 연산이 수행됨으로써 남아있는 스커미온이 도달하는 서로 구획된 2 개의 출력단자를 포함하는 출력부;
를 포함하며,
인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 반가산기(Half-adder)가 제공된다.
이 때, 상기 반가산기의 구체예로서,
상기 입력부는 상기 2 개의 입력단자 중 제1 측면 측에 위치하는 제1 입력단자 및 제1 측면의 반대 측에 위치하는 제2 입력단자를 포함하고,
상기 출력부는 상기 2 개의 출력단자 중 제1 측면 측에 위치하는 제1 출력단자 및 제1 측면의 반대 측에 위치하는 제2 출력단자를 포함하며,
상기 연산부의 제1 측면에 노치가 위치하고,
상기 2 개의 입력단자 중 어느 하나에만 스커미온이 입력되는 경우, 스커미온이 보존되어 제1 출력단자로 이동하고,
상기 2 개의 입력단자 모두에 스커미온이 입력되는 경우, 연산부에서 2 개의 스커미온이 반발하여, 1 개의 스커미온은 노치에서 소멸되고, 다른 1 개의 스커미온은 제2 출력단자로 이동하는 것을 특징으로 하는 반가산기가 제공된다.
상기 논리소자의 다른 일 실시예로서,
상기 반가산기로 이루어진 제1 반가산기 및 제2 반가산기를 포함하는 전가산기로,
상기 제1 반가산기의 제1 출력단자는 제2 반가산기의 제2 입력단자와 연결되고,
상기 제2 반가산기의 제1 입력단자와 연결되는 전가산기의 제1 입력단자, 상기 제1 반가산기의 제1 입력단자와 연결되는 전가산기의 제2 입력단자 및 상기 제1 반가산기의 제2 입력단자와 연결되는 전가산기의 제3 입력단자를 포함하는 전가산기의 입력부;
상기 제1 반가산기의 연산부를 포함하는 전가산기의 제1 연산부;
상기 제2 반가산기의 연산부를 포함하는 전가산기의 제2 연산부; 및
상기 제2 반가산기의 제1 출력단자와 연결되는 전가산기의 제1 출력단자 및 상기 제2 반가산기의 제2 출력단자 및 상기 제1 반가산기의 제2 출력단자와 연결되는 전가산기의 제2 출력단자를 포함하는 전가산기의 출력부;
를 포함하며,
인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 전가산기(Full-adder)가 제공된다.
상기 논리소자의 또 다른 일 실시예로서,
상기 반가산기 및 하나 이상의 상기 전가산기를 포함하는 논리소자로,
상기 하나 이상의 전가산기는 제1 전가산기를 포함하며,
상기 반가산기의 제2 출력단자는 상기 제1 전가산기의 제1 입력단자와 연결되고,
상기 반가산기의 제1 입력단자 및 상기 반가산기의 제2 입력단자를 포함하는 논리소자의 제1 입력부;
상기 제1 전가산기의 제2 입력단자 및 상기 제1 전가산기의 제3 입력단자를 포함하는 논리소자의 제2 입력부; 및
상기 반가산기의 제1 출력단자 및 상기 제1 전가산기의 제1 출력단자를 포함하는 논리소자의 출력부;
를 포함하며,
상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 논리소자가 제공된다.
이 때, 상기 논리소자의 일 구체예로서,
상기 논리소자는 n개의 전가산기를 포함하며,
제k-1 전가산기의 제2 출력단자는 제k 전가산기의 제1 입력단자와 연결되고,
상기 논리소자는
상기 반가산기의 제1 입력단자 및 상기 반가산기의 제2 입력단자를 포함하는 논리소자의 제1 입력부;
상기 제1 전가산기의 제2 입력단자 및 상기 제1 전가산기의 제3 입력단자를 포함하는 논리소자의 제2 입력부;
제2 전가산기 내지 제n 전가산기 각각의 제2 입력단자 및 제3 입력단자를 포함하는 논리소자의 제3 입력부 내지 제n+1 입력부; 및
상기 반가산기의 제1 출력단자, 상기 제1 전가산기 내지 제n-1 전가산기의 제1 출력단자, 상기 제n 전가산기의 제1 출력단자 및 상기 제n 전가산기의 제2 출력단자를 포함하는 논리소자의 출력부;
를 포함하는 것을 특징으로 하는 논리소자
(여기서 2≤k≤n이고, n 및 k는 자연수)가 제공된다.
본 발명의 일 측면에서 제공되는 논리소자는 스커미온의 소멸을 이용함으로써, 비교적 적은 전력을 소모하며, 고집적성을 가질 수 있으며, 기존의 논리소자에 비하여 매우 간단한 구조를 가질 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반가산기를 모식적으로 도시한 것이고,
도 2는 본 발명의 일 실시예에 따른 반가산기의 구동에 대한 전산모사 결과를 나타낸 것이고,
도 3은 본 발명의 일 실시예에 따른 반가산기를 XOR 게이트 및 AND 게이트로 나타낸 것이고,
도 4는 본 발명의 다른 일 실시예에 따른 전가산기를 모식적으로 도시한 것이고,
도 5는 본 발명의 다른 일 실시예에 따른 전가산기의 구동에 대한 전산모사 결과를 나타낸 것이고,
도 6은 본 발명의 다른 일 실시예에 따른 전가산기를 반가산기 및 OR 게이트로 나타낸 것이고,
도 7은 본 발명의 다른 일 실시예에 따른 전가산기의 변형예를 모식적으로 도시한 것이고,
도 8은 본 발명의 또 다른 일 실시예에 따른 2-bit 가산기를 모식적으로 도시한 것이고,
도 9는 본 발명의 또 다른 일 실시예에 따른 2-bit 가산기의 구동에 대한 전산모사 결과를 나타낸 것이고,
도 10 본 발명의 또 다른 일 실시예에 따른 2-bit 가산기를 반가산기 및 전가산기로 나타낸 것이고,
도 11은 본 발명의 다른 일 실시예에 따른 3-bit 가산기를 모식적으로 나타낸 것이고,
도 12는 본 발명의 다른 일 실시예에 따른 3-bit 가산기의 구동에 대한 전산모사 결과를 나타낸 것이고,
도 13은 본 발명의 다른 일 실시예에 따른 3-bit 가산기를 반가산기 및 전가산기로 나타낸 것이고,
도 14는 본 발명의 일 실시예에서 사용될 수 있는 타이밍 노치를 모식적으로 나타낸 것이고,
도 15는 본 발명의 일 실시예에서 사용될 수 있는 타이밍 노치에 대하여, 전류밀도에 따른 스커미온의 거동을 나타낸 것이고,
도 16은 본 발명의 일 실험예에 따라, 본원발명의 일 실시예에 따른 스커미온 가산기에서 복수의 연산을 병렬적으로 수행한 결과를 나타낸 것이고,
도 17은 본 발명의 일 실험예에 따라 본원발명의 일 실시예에 따른 스커미온 가산기의 소비전력을 보여주는 그래프를 나타낸 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서 "연결된다"는 일 영역에서 다른 영역으로 스커미온이 이동할 수 있음을 의미한다.
본 발명의 일 측면에서
스커미온을 이용하는 논리소자로,
입력부;
출력부; 및
상기 입력부 및 출력부 사이에 위치하며, 스커미온이 소멸할 수 있는 적어도 하나의 노치를 포함하는 연산부;
를 포함하며,
상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 논리소자가 제공된다.
스커미온 기반 소자는 스커미온을 전보 전달자(information carrier)로 사용한다. 스커미온은 2차원 평면 각 지점의 스핀이 소용돌이 모양으로 배열한 것을 말한다. 정확히는 각 지점의 스핀 방향 벡터를 3차원 공간에 매핑하였을 때 구면 위 모든 지점에 일대일 대응이 되는 스핀 구조체를 스커미온이라고 한다. 스커미온은 자성 박막에 나타날 수 있는 일종의 자성 특이점이며, 원형 경계면을 갖고 그 구조를 유지하려는 특성을 갖기 때문에 일종의 준입자(입자처럼 행동하나 실제 입자는 아닌 것)로 볼 수 있다.
스커미온은, 위상학적 보호(topological protection)에 의하여, 자성체 내부의 스커미온은 일정 수준의 외부 자극에 대해 안정하며, 전류에 의해서 움직일 수 있는 바, 스커미온 소자는 전류에 의한 구동이 가능하다. 또한, 스커미온은 흘려 준 전류 방향에 수직한 방향으로 휘어져 이동하는 스커미온 스커미온 홀 효과(skyrmion Hall effect)를 보이며, 물리적 경계에서 전류에 의하여 선택적으로 소멸하는 특징을 갖는다.
기존 스핀 기반 컴퓨팅 소자 대비 스커미온 기반 컴퓨팅 소자의 장점은 다음과 같다:
(1) 스커미온을 생성/감지할 때 이외에는 자화 스위칭이 필요하지 않아 MTJ 기반 컴퓨팅 소자 대비 전력소모 측면에서 유리하다.
(2) 스커미온은 전류로 움직이기 위한 임계전류밀도(threshold current density)가 자구벽에 비해 낮으므로 더 약한 전력 환경에서도 작동이 가능하다.
(3) 스커미온은 상온에서 지름 약 1 nm ~ 100 nm의 작은 크기를 갖기 때문에 메모리 소자를 작게 만들 수 있어 스커미온 기반 소자는 고집적성이다.
본 발명의 일 측면에서 제공되는 논리소자는 이용하지 않았던 스커미온 소멸을 이용하여, 간단한 구조이면서 복잡한 기능을 하는 새로운 스커미온 논리소자를 제공할 수 있다.
먼저, 본 발명의 일 측면에서 제공되는 논리소자는 입력부, 출력부 및 연산부를 포함한다.
상기 입력부는 스커미온이 입력될 수 있다.
상기 입력부에서는 스커미온 유무에 따라 입력값을 입력할 수 있다.
상기 연산부는 입력부 및 출력부 사이에 위치한다.
상기 연산부는 스커미온이 소멸할 수 있는 적어도 하나의 노치를 포함한다.
스커미온은 스커미온은 흘려 준 전류 방향에 수직한 방향으로 휘어져 이동한다. 일반적으로 스핀이 회전할 때에는 회전축 방향으로의 감쇠(damping)형 회전, 회전축에 수직한 방향으로의 세차운동(precession)형 회전이 동시에 일어난다. 자성층에 흘려 준 전류에 의해 스커미온을 구성하는 스핀이 회전할 때 감쇠형 회전은 전류에 평행한 방향으로 스커미온이 직진하는 움직임을, 세차운동형 회전은 전류에 수직한 방향으로 스커미온이 휘어지는 움직임을 만들어 낸다. 따라서 스커미온은 인가한 전류 방향에 평행하게 움직임과 동시에 수직한 방향으로 휘어져 움직인다. 이 때 전류 방향에 대한 스커미온 이동 방향의 각도는 물질의 자기회전비(gyromagnetic ratio)와 길버트 감쇠 상수(Gilbert damping constant)의 비율에 의존한다.
이 때, 스커미온이 휘어지는 방향에 위치하는 연산부의 일 측면을 제1 측면으로 정의한다면, 상기 노치는 연산부의 제1 측면에 위치한다.
상기 스커미온은 상기 노치에서 스커미온 간의 반발에 의하여 소멸할 수 있다.
보다 구체적으로, 연산부에 1 개의 스커미온만이 입력되는 경우, 스커미온이 소멸되지 않으며, 연산부에 2 개의 스커미온이 입력되는 경우, 스커미온 간의 반발력으로 인하여, 노치에서 1 개의 스커미온이 소멸할 수 있다.
이러한, 스커미온의 소멸에 대하여 보다 상세히 설명하면, 기본적으로 자성체 내부의 스커미온은 일정 수준의 외부 자극에 대해 안정하다. 스커미온의 스핀을 3차원 공간에 매핑하였을 때 구면의 모든 면적을 채우므로 스커미온은 1 또는 -1의 위상학적 수(topological number)를 갖는다. 이상적인 스핀 시스템에서 위상학적 수가 보존된다는 원리에 의해, 이상적인 자성체 내부에 존재하는 스커미온을 소멸(annihilation)시키는 데에는 무한한 에너지 장벽이 존재하고 이를 위상학적 보호라고 한다. 그러나 실제 자성체에서는 물질 격자구조 또는 경계면에서의 자화 불연속성에 의해 이 에너지 장벽이 유한한 값을 갖고, 따라서 강한 에너지가 주어질 경우 스커미온이 소멸할 수 있다. 즉, 경계면에 스커미온을 접근시키는 등의 특수한 자극을 통해 의도적으로 스커미온을 소멸시킬 수 있으나, 일상적인 물리적 충격 또는 약한 자기장, 상온 열적 요동에 대해서는 안정하다.
그러나, 자성체의 물리적 경계(시편의 모서리)에서는 자화의 불연속에 의해 에너지 분포가 변화하고, 특정 조건 하에서 스커미온이 소멸할 수 있다. 이 특정 조건 중 하나는 높은 전류를 인가하여 스커미온을 경계면에 강하게 접근시키는 것이다. 스커미온이 존재하는 자성체에 전류를 흘려 주면 스커미온 홀 효과에 의해 이동 방향이 휘어지고, 물리적 경계에 접근한다. 이 때 스커미온과 경계는 서로 반발하고, 낮은 전류에서는 전류가 스커미온을 경계 방향으로 미는 힘과 스커미온-경계 반발력이 평형을 이루어 스커미온이 안정적으로 이동한다. 그러나 높은 전류를 인가할 경우 스커미온이 특정 거리 이하로 경계와 가까워지고 에너지 최소점이 변화하여 순간적으로 확장하면서 스커미온이 소멸한다. 따라서 전류 값을 조절하여 선택적으로 스커미온을 보존 또는 소멸시킬 수 있다. 이 때 스커미온을 소멸시키기 위한 최소 전류밀도를 소멸임계전류밀도(threshold current density of annihilation)이라고 한다.
상기 노치의 형태는 특정 형태로 제한되지 않으나, 다른 경계에 비하여, 스커미온이 쉽게 소멸할 수 있는 구조임이 바람직하다. 일 예에서, 상기 노치는 끝이 뾰족한 형태일 수 있으며, 보다 상세하게는 삼각형 형상 또는 적어도 한 변이 곡선인 삼각형 형상을 포함할 수 있다.
상기 논리소자 내에 인가하는 전류는 다른 경계에서는 스커미온이 소멸하지 않으며, 상기 연산부에 1 개의 스커미온이 입력되더라도 노치에서 스커미온이 소멸하지 않으며, 상기 연산부에 2 개의 스커미온이 동시에 입력되어 스커미온이 반발하는 경우에 한하여 노치에서 소멸될 수 있는 전류 밀도로 조절됨이 바람직하다.
상기 출력부는 상기 연산부에서의 스커미온 거동 결과 남아 있는 스커미온이 출력될 수 있다.
상기 출력부에서는 스커미온 유무에 따라 출력값을 출력할 수 있다.
상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동할 수 있다.
즉, 스커미온이 존재하는 자성체에 전류를 흘려 줄 경우 스핀전달토크(spin transfer torque) 또는 스핀궤도토크(spin orbit torque)에 의해 각 위치의 스핀이 회전하며, 그 결과 스커미온이 이동한다. 이 이동은 실제 물질의 이동이 아니며, 각 위치의 스핀이 제자리에서 회전함에 따른 일종의 도미노 효과이다. 이 때 스커미온의 이동 속력은 흘려 준 전류밀도에 비례한다.
본 발명의 일 측면에서 제공되는 논리소자는 비자성층 및 상기 비자성층 위에 형성되는 자성층을 포함할 수 있다.
상기 스커미온 및 노치는 자성층 상에 위치할 수 있다.
상기 전류는 비자성층에 인가될 수 있다.
상기 비자성층은 비자성 금속 및 위상 절연체로 이루어지는 군으로부터 선택되는 1종 이상을 포함할 수 있다.
상기 비자성 금속은 예를 들어, 백금(Pt), 팔라듐(Pd), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 금(Au)일 수 있으나, 이에 제한되지는 않는다.
상기 위상 절연체는 예를 들어, Bi2Se3, Bi2Te3 및 Ag2Te3 일 수 있으나, 이에 제한되지는 않는다.
상기 자성층은 강자성체 및 페리자성체로 이루어지는 군으로부터 선택되는 1종 이상을 포함할 수 있다.
상기 강자성체는 금속 및 비금속, 도체 및 부도체를 모두 포함하며, 예를 들어, 코발트(Co), 철(Fe), 니켈(Ni) 및 이들의 합금일 수 있으나, 이에 제한되는 것은 아니다.
상기 페리자성체는 금속 및 비금속, 도체 및 부도체를 모두 포함하며, 예를 들어, TbCo, TbFe, GdCo, GdFe, GdFeCo, Fe3O4, YIG(Yttrium iron garnet), TmIG, TbIG 등일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 측면에서 제공되는 논리소자는 스커미온의 이동을 제어할 수 있는 타이밍 노치를 더 포함할 수 있다.
상기 타이밍 노치는 스커미온이 휘어지는 방향에 위치하는 소자의 일 측면을 제1 측면으로 정의한다면, 이에 대향되는 위치에 위치할 수 있다.
즉, 스커미온-홀 효과에 의하여 스커미온이 휘어지는 방향과 반대의 방향에 위치할 수 있으며, 그 결과 타이밍 노치에서는 스커미온의 소멸이 어려울 수 있다.
상기 타이밍 노치는 필요에 따라, 입력부, 연산부, 출력부 등 다양한 위치에 위치할 수 있다.
상기 타이밍 노치는 논리소자 내에 존재하는 스커미온의 이동 타이밍을 제어하는 역할을 할 수 있다.
상기 타이밍 노치는 특정 값 이하의 전류가 가하여 질 때 스커미온의 이동을 막을 수 있다.
보다 상세하게는 상기 타이밍 노치 앞에 스커미온이 위치하는 경우, 스커미온이 정지하여 있을 수 있으며, 순간적으로 비교적 높은 전류를 인가함으로써 스커미온이 타이밍 노치를 통과하여 이동할 수 있다.
즉, 스커미온을 타이밍 노치 앞에 정지시키고 싶은 경우, 비교적 낮은 전류를 인가하고, 스커미온을 이동시키고 싶은 경우 비교적 높은 전류를 인가하도록 전류 밀도를 조절할 수 있다.
상기 논리소자의 일 실시예로서,
상기 논리소자의 일 실시예로서,
스커미온이 입력될 수 있으며, 서로 구획된 2 개의 입력단자를 포함하는 입력부;
상기 2 개의 입력단자가 연장되어 만나며, 일 측면에 스커미온 간의 반발에 의하여 스커미온이 소멸할 수 있는 노치를 포함하는 연산부;
상기 연산부와 연결되며, 연산부에 의하여 연산이 수행됨으로써 남아있는 스커미온이 도달하는 서로 구획된 2 개의 출력단자를 포함하는 출력부;
를 포함하며,
인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 반가산기(Half-adder)가 제공된다.
여기서, 상기 반가산기는 상기 논리소자의 일 실시예인 바, 상기 논리소자에 대하여 상술한 내용이 모두 적용될 수 있다.
상술한 바와 같이, 상기 노치는 스커미온-홀 효과에 의하여 스커미온이 휘어지는 방향에 위치하는 연산부의 제1 측면에 위치할 수 있다.
상기 입력부 및 출력부에서 구획되었다는 의미는 각 입력단자 및 출력단자에서 스커미온이 통과하지 못하는 경계에 의하여 구분되어 있는 상태를 의미할 수 있으나, 특정 형태로 제한되는 것은 아니다.
상기 연산부에서 2 개의 입력단자가 연장되어 만난다는 의미는 구획된 각 입력단자가 스커미온이 이동할 수 있는 채널을 형성하며 연장되며, 연산부에서 각 채널이 만나 스커미온이 서로 만날 수 있도록 연통됨을 의미할 수 있으나, 특정 형태로 제한되는 것은 아니다.
일 구체예에서, 입력부는 상기 2 개의 입력단자 중 제1 측면 측에 위치하는 제1 입력단자 및 제1 측면의 반대 측에 위치하는 제2 입력단자를 포함할 수 있으며, 상기 출력부는 상기 2 개의 출력단자 중 제1 측면 측에 위치하는 제1 출력단자 및 제1 측면의 반대 측에 위치하는 제2 출력단자를 포함할 수 있다.
2 개의 입력단자 중 어느 하나에만 스커미온이 입력되는 경우, 스커미온이 보존되어 제1 출력단자로 이동할 수 있다.
2 개의 입력단자 모두에 스커미온이 입력되는 경우, 연산부에서 2 개의 스커미온이 반발하여, 1 개의 스커미온은 노치에서 소멸되고, 다른 1 개의 스커미온은 제2 출력단자로 이동할 수 있다.
상기 제1 출력단자는 XOR 게이트로 기능하고, 제2 출력단자는 AND 게이트로 기능할 수 있다.
상기 상기 제1 출력단자는 합(Sum) 신호를 출력하고, 상기 제2 출력단자는 캐리(Carry) 신호를 출력할 수 있다.
상기 반가산기는 비자성층 및 상기 비자성층 위에 형성되는 자성층을 포함할 수 있다.
상기 스커미온 및 노치는 자성층 상에 위치할 수 있다.
상기 전류는 비자성층에 인가될 수 있다.
상기 비자성층은 비자성 금속 및 위상 절연체로 이루어지는 군으로부터 선택되는 1종 이상을 포함할 수 있다.
상기 자성층은 강자성체 및 페리자성체로 이루어지는 군으로부터 선택되는 1종 이상을 포함할 수 있다.
상기 반가산기는 스커미온의 이동을 제어할 수 있는 타이밍 노치를 더 포함할 수 있다.
상기 논리소자의 다른 일 실시예로서,
상기 반가산기로 이루어진 제1 반가산기 및 제2 반가산기를 포함하는 전가산기로,
상기 제1 반가산기의 제1 출력단자는 제2 반가산기의 제2 입력단자와 연결되고,
상기 제2 반가산기의 제1 입력단자와 연결되는 전가산기의 제1 입력단자, 상기 제1 반가산기의 제1 입력단자와 연결되는 전가산기의 제2 입력단자 및 상기 제1 반가산기의 제2 입력단자와 연결되는 전가산기의 제3 입력단자를 포함하는 전가산기의 입력부;
상기 제1 반가산기의 연산부를 포함하는 전가산기의 제1 연산부;
상기 제2 반가산기의 연산부를 포함하는 전가산기의 제2 연산부; 및
상기 제2 반가산기의 제1 출력단자와 연결되는 전가산기의 제1 출력단자 및 상기 제2 반가산기의 제2 출력단자 및 상기 제1 반가산기의 제2 출력단자와 연결되는 전가산기의 제2 출력단자를 포함하는 전가산기의 출력부;
를 포함하며,
인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 전가산기(Full-adder)가 제공된다.
여기서, 상기 전가산기는 상기 논리소자의 일 실시예인 바, 상기 논리소자에 대하여 상술한 내용이 모두 적용될 수 있다.
상기 전가산기에서 제1 입력단자는 캐리 신호를 입력하고, 상기 전가산기의 제1 출력단자는 합 신호를 출력하고, 상기 전가산기의 제2 출력단자는 캐리 신호를 출력할 수 있다.
상기 논리소자의 또 다른 일 실시예로서,
상기 반가산기 및 하나 이상의 상기 전가산기를 포함하는 논리소자로,
상기 하나 이상의 전가산기는 제1 전가산기를 포함하며,
상기 반가산기의 제2 출력단자는 상기 제1 전가산기의 제1 입력단자와 연결되고,
상기 반가산기의 제1 입력단자 및 상기 반가산기의 제2 입력단자를 포함하는 논리소자의 제1 입력부;
상기 제1 전가산기의 제2 입력단자 및 상기 제1 전가산기의 제3 입력단자를 포함하는 논리소자의 제2 입력부; 및
상기 반가산기의 제1 출력단자 및 상기 제1 전가산기의 제1 출력단자를 포함하는 논리소자의 출력부;
를 포함하며,
상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 논리소자가 제공된다.
여기서, 논리소자는 상기 논리소자의 일 실시예인 바, 상기 논리소자에 대하여 상술한 내용이 모두 적용될 수 있다.
상기 반가산기의 제2 출력단자는 제1 전가산기의 제1 입력단자로 캐리 신호를 전달할 수 있다.
상기 출력부는 반가산기의 제1 출력단자 및 상기 제1 전가산기의 제1 출력단자에 더하여 추가적인 출력단자를 더 포함할 수 있다.
예를 들어, 일 구체예에서 상기 논리소자가 1개의 반가산기 및 1개의 전가산기를 포함하는 경우, 상기 반가산기의 제2 출력단자는 전가산기의 제1 입력단자와 연결되고, 제1 입력부는 반가산기의 제1 입력단자 및 반가산기의 제2 입력단자를 포함하며, 제2 입력부는 전가산기의 제2 입력단자 및 전가산기의 제3 입력단자를 포함하고, 출력부는 반가산기의 제1 출력단자, 전가산기의 제1 출력단자 및 전가산기의 제2 출력단자를 포함할 수 있다.
일 구체예에서,
상기 논리소자는 n개의 전가산기를 포함하며,
제k-1 전가산기의 제2 출력단자는 제k 전가산기의 제1 입력단자와 연결되고,
상기 논리소자는
상기 반가산기의 제1 입력단자 및 상기 반가산기의 제2 입력단자를 포함하는 논리소자의 제1 입력부;
상기 제1 전가산기의 제2 입력단자 및 상기 제1 전가산기의 제3 입력단자를 포함하는 논리소자의 제2 입력부;
제2 전가산기 내지 제n 전가산기 각각의 제2 입력단자 및 제3 입력단자를 포함하는 논리소자의 제3 입력부 내지 제n+1 입력부; 및
상기 반가산기의 제1 출력단자, 상기 제1 전가산기 내지 제n-1 전가산기의 제1 출력단자, 상기 제n 전가산기의 제1 출력단자 및 상기 제n 전가산기의 제2 출력단자를 포함하는 논리소자의 출력부;
를 포함하는 것을 특징으로 하는 논리소자
(여기서 2≤k≤n이고, n 및 k는 자연수)가 제공될 수 있다.
이 때, 상기 반가산기의 제2 출력단자는 제1 전가산기의 제1 입력단자로 캐리 신호를 전달하고, 상기 제k-1 전가산기의 제2 출력단자는 제k 전가산기의 제1 입력단자로 캐리 신호를 전달할 수 있다.
예를 들어, 일 구체예에서 상기 논리소자가 1개의 반가산기 및 2개의 전가산기를 포함하는 경우, 상기 반가산기의 제2 출력단자는 제1 전가산기의 제1 입력단자와 연결되고, 상기 제1 전가산기의 제2 출력단자는 제2 전가산기의 제1 입력단자와 연결될 수 있다.
또한, 제1 입력부는 반가산기의 제1 입력단자 및 반가산기의 제2 입력단자를 포함하며, 제2 입력부는 제1 전가산기의 제2 입력단자 및 전가산기의 제3 입력단자를 포함하고, 제3 입력부는 제2 전가산기의 제2 입력단자 및 제2 전가산기의 제3 입력단자를 포함한다.
또한, 출력부는 반가산기의 제1 출력단자, 제1 전가산기의 제1 출력단자, 제2 전가산기의 제1 출력단자 및 제2 전가산기의 제2 출력단자를 포함할 수 있다.
이와 같이, 상기 논리소자는 반가산기 및 전가산기를 계속 연결하여 구성될 수 있다.
이 때, 제k-1 전가산기의 제2 출력단자 및 제k 전가산기의 제1 입력단자가 연결되는 부분은 연결이 용이한 형태면 제한되지 않고 사용될 수 있다.
일 구체예에서, 도 7, 도 11 등에서 볼 수 있듯이, 제k-1 전가산기의 제2 출력단자 및 제k 전가산기의 제1 입력단자가 연결되는 부분이 진행 방향에 따라 아래쪽으로 기울어지도록 형성될 수 있으나, 이에 제한되는 것은 아니다.
상술한 논리소자 등과 같은 구조는 전자빔 리소그래피와 같은 방식으로 자성층을 패터닝함으로써 제작할 수 있다.
상기 입력부에서 스커미온은 레이저 포커싱 또는 MTJ 구조에 전압에 인가함으로써 생성될 수 있다.
상기 출력부에서 스커미온은 MTJ 구조를 수직 방향으로 설치하여 전압을 측정함으로써 감지될 수 있다.
본 발명에서 제공되는 논리소자들은 다른 스핀 기반 소자 대비 낮은 전류에서 구동이 가능하고, 작은 크기로 소자를 만들 수 있다는 장점이 있다. 또한, 본 발명에서 기존에는 고려하지 않았던 스커미온의 소멸을 이용하여, 보다 단순한 구조의 스커미온 논리소자를 구현할 수 있다.
이로써, XOR/AND 병렬 게이트 구조의 반가산기를 구현할 수 있으며, 반가산기를 연결하여 스커미온 전가산기를 구현할 수 있고, 또한, 스커미온 반가산기 및 전가산기를 연결한 2-bit 가산기를 구현할 수 있다.
나아가, 같은 방식을 반복하면 임의의 n-bit 가산기를 만들 수 있다.
또한, 본 발명에서 제공하는 논리소자는 초기화 과정이 필요 없으므로 제작과 사용의 측면에 이점이 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하고자 한다. 본 발명의 범위는 특정 실시예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
<실시예 1> 반가산기의 구현
강자성체/중금속의 이종접합 구조의 샘플의 중금속 층에 전류를 인가하여, 스핀궤도토크(spin-orbit torque, SOT)에 의해 스커미온이 이동하는 상황을 가정하였다. 이 때 각 지점의 자화 m의 시간변화를 지배하는 식은 다음의 LLG (Landau-Lifshitz-Gilbert) 방정식(수학식 1)으로 주어진다.
<수학식 1>
Figure pat00001
Figure pat00002
는 자기회전비(gyromagnetic ratio),
Figure pat00003
은 유효 자기장(effective magnetic field),
Figure pat00004
는 길버트 감쇠 상수(Gilbert damping constant),
Figure pat00005
,
Figure pat00006
,
Figure pat00007
는 스핀 편극(spin polarization)이다. 우변의 마지막 항이 슬롱츄스키(Slonczewski) 스핀전달토크(spin transfer torque) 항으로 전류에 의한 SOT 효과를 나타낸다. 특별한 언급이 있지 않는 한, 인가한 전류 밀도는
Figure pat00008
이며 주입 스핀 벡터는
Figure pat00009
이다.
물질은 백금-코발트(Pt/Co) 이종접합 구조를 가정하였으며 물질값은 다음 표와 같이 주어진다.
기호 값
Ms
(표면자화,
Saturation magnetization)		 5.8 × 105 A/m
A
(교환강성,
Exchange stiffness)		 1.5 × 10-11 J/m
KU
(단축이방성 상수,
Uniaxial anisotropy constant)		 8 × 105 J/m3
α
(길버트 감쇠 상수,
Gilbert damping constant)		 0.5
Dind
(계면 쟐로신스키-모리야 상호작용 상수,
Interfacial Dzyaloshinskii-Moriya interaction (DMI) constant)		 3.8 × 10-3 J/m2
도 1과 같이, 삼각형 형태의 노치를 형성하여, 도 1과 같은 반가산기를 구현하였다. 전류 밀도는 3.3 × 1010 A/m2으로 설정하였다.
도 1 그림 상으로, 실시예 1의 반가산기(1000)의 입력부(1100)의 상단에 반가산기 제1 입력단자(1110), 하단에 반가산기 제2 입력단자(1120)가 위치하며, 연산부(1200)의 상단에 노치(1210)가 위치하고, 출력부(1300)의 상단에 제1 출력단자(1310), 하단에 제2 출력단자(1320)가 위치한다.
도 2에서 볼 수 있듯이, (1,1)의 입력을 넣어 주면 아래에서 올라온 스커미온(10)이 위의 스커미온(10)을 삼각형의 꼭지점 부분으로 밀어주어 소멸하게 하고, 자신은 다시 아래쪽으로 내려온다. 가능한 네 가지 경우의 입력에 대한 결과를 나타내면 아래의 진리표와 같다(도 2 및 표 2).
A B XOR AND
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
즉, 도 1의 소자는 위쪽의 출력은 XOR 게이트, 아래쪽의 출력은 AND 게이트가 된다. XOR 게이트와 AND 게이트의 병렬 연결은 도 3과 같이 반가산기(half adder) 회로이므로, 도 1 및 도 2에 나타난 소자는 위쪽 출력이 SUM(합), 아래쪽 출력이 CARRY(자리올림수)인 반가산기 소자의 역할을 할 수 있다. 즉, 각 결과를 덧셈으로 치환하면, 도 2 및 표 2와 같이, '1+0=1', '0+1=1', '1+1=0(sum) 및 carry 1'이 된다.
<실시예 2> 전가산기의 구현
전가산기(full adder)는 반가산기 두 개와 OR 게이트의 합으로 구성할 수 있다(도 6). 즉, 실시예 1의 스커미온 반가산기 두 개와 스커미온 OR 소자 하나를 연결하면 전가산기 소자를 구성할 수 있다. 도 4는 이것에 기반하여 스커미온 전가산기 소자를 설계한 것이다. 두 개의 반가산기와 하나의 OR 게이트를 자성체 내에서 연결하여, 그 사이를 스커미온이 직접 이동하여 신호가 전달되도록 하였다. 이 경우 OR 게이트의 두 입력이 모두 1일 경우가 존재하지 않으므로 구조의 단순화를 위해 노치를 제거하였다. 우측 최하단의 통로는 출력 단자가 아니며 어떤 경우에도 이 쪽으로는 스커미온이 도달하지 않는다.
즉, 실시예 2의 전가산기(2000)는 실시예 1의 제1 반가산기(1000) 및 실시예 1의 제2 반가산기(1000')를 포함한다.
도 4의 전가산기의 제1 입력단자(2110)는 제2 반가산기의 제1 입력단자(1110')와 동일하며, 전가산기의 제2 입력단자(2120)는 제1 반가산기의 제1 입력단자(1110)와 동일하고, 전가산기의 제3 입력단자(2130)는 제1 반가산기의 제2 입력단자(1120)와 동일하다.
또한, 실시예 2의 전가산기에서 제1 반가산기의 제1 출력단자(1310)는 제2 반가산기의 제2 입력단자(1120')와 동일하다.
또한, 실시예 2의 전가산기의 제1 출력단자(2310)는 제2 반가산기의 제1 출력단자(1310')와 동일하며, 제2 출력단자(2320)는 제2 반가산기의 제2 출력단자(1320') 및 제1 반가산기의 제2 출력단자(1320)와 연결된다.
도 5는 스커미온 전가산기의 전산모사 상 작동 결과를 나타낸다. 입력 carry가 0인 경우는 반가산기와 동일하므로 입력 carry가 1인 경우만 나타냈다. 전가산기의 진리표(표 3)와 일치하는 결과가 나타나 작동이 잘 됨을 알 수 있으며, 나머지 입력 경우에 대해서도 정상적으로 전가산기의 기능을 수행함을 확인했다.
Cin A B Sum Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 0 1
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
또한, 추후, 다른 전가산기와의 연결이 용이하도록 스커미온이 도달하지 않는 우측 최하단의 통로를 제거하고, Cout 값이 아래쪽에서 출력될 수 있도록, 도 7과 같이 전가산기의 제2 출력단자 부근의 벽을 비스듬히 형성할 수 있다.
이러한 경우, 사이즈가 620 nm × 220 nm 에서 540 nm × 220 nm 로 축소될 수 있다.
<실시예 3> 반가산기+전가산기(2-bit 가산기) 구현
다수의 bit를 갖는 두 숫자를 더하기 위해서는 단일 가산기 간의 연결이 필요하다. 기본적인 ripple-carry adder는 반가산기에서 시작하여 더할 두 숫자의 첫 번째 자릿수들을 더하고, sum을 출력, carry를 다음 전가산기에 넘겨준 다음 또 다시 sum을 출력, carry를 다음 전가산기에 넘겨주는 것을 반복한다(도 10). 이 방식을 스커미온 가산기 소자에 적용하기 위해서는, 단일 가산기간의 연결이 가능한지를 확인해야 한다. 이를 위해 앞에서 제안한 스커미온 반가산기와 전가산기의 연결이 가능한지를 확인하였다.
도 8은 스커미온 반가산기와 전가산기를 직접 연결하여 구성한 2-bit 스커미온 가산기의 구조이다.
보다 구체적으로, 실시예 3의 2-bit 스커미온 가산기(3000)는 반가산기(1000) 및 전가산기(2000)를 포함한다.
실시예 3의 가산기(3000)의 제1 입력부(3100)는 반가산기의 제1 입력단자(1110) 및 제2 입력단자(1120)를 포함하고, 상기 가산기의 제2 입력부(3200)는 전가산기의 제2 입력단자(2120) 및 전가산기의 제3 입력단자(2130)를 포함한다.
상기 가산기(3000)에서 반가산기의 제2 출력단자(1320)는 전가산기의 제1 입력단자(2110)와 연결된다.
상기 가산기(3000)의 출력부(3400)는 반가산기의 제1 출력단자(1310), 전가산기의 제1 출력단자(2310) 및 전가산기의 제2 출력단자(2320)를 포함한다.
두 입력 A와 B 각각의 첫 번째 자릿수 A0, B0가 먼저 반가산기에 입력되고, 그 sum인 S0가 출력 단자로, carry인 C1이 다음의 전가산기로 이동한다. 그 다음 C1과, A, B의 두 번째 자릿수 A1, B1이 전가산기에 입력되고 그 결과로 S1, C2가 각각 출력 단자로 출력된다. 이 때 마지막 출력 C2는 A, B 합의 마지막 자릿수 S2와 같다.
도 9는 이 2-bit 스커미온 가산기의 전산모사 상 작동 결과를 나타낸다. 반가산기의 출력 carry C1이 0인 경우 전가산기의 하나와 같으므로 C1이 1인 경우만을 나타냈다. 각 경우에서 A1A0 + B1B0 = S2S1S0의 덧셈이 성공적으로 수행됨을 확인할 수 있다. 더 나아가 같은 방식으로 스커미온 전가산기를 하나 더 연결하면 3-bit 가산기, 하나 더 연결하면 4-bit 가산기, …가 될 것이므로 임의의 n-bit 가산기를 구현하는 것이 가능하다.
<실시예 4> 반가산기+전가산기+전가산기(3-bit 가산기) 구현
실시예 3에 대하여 전가산기를 하나 더 추가한 3-bit 스커미온 가산기를 도 11에 나타내었다. 실시예 2에서 언급하였듯이, 전가산기와의 연결이 용이하도록 스커미온이 도달하지 않는 우측 최하단의 통로를 제거하고, Cout 값이 아래쪽에서 출력될 수 있도록, 도 7 및 도 11과 같이 제1 전가산기 및 제2 전가산기의 제2 출력단자 부근의 벽을 비스듬히 형성하였다. 사이즈는 760 nm × 460 nm로 형성된다.
상기 가산기(3000)는 반가산기(1000), 제1 전가산기(2000) 및 제2 전가산기(2000')를 포함한다(도 13).
반가산기의 제2 출력단자(1320)는 제1 전가산기(2000)의 제1 입력단자(2110)와 연결된다.
제1 전가산기의 제2 출력단자(2320)는 제2 전가산기의 제1 입력단자(2110')와 연결된다.
상기 가산기의 제1 입력부(3100)는 반가산기의 제1 입력단자(1110) 및 제2 입력단자(1120)를 포함한다.
상기 가산기의 제2 입력부(3200)는 제1 전가산기의 제2 입력단자(2120) 및 제3 입력단자(2130)를 포함한다.
상기 가산기의 제3 입력부(3300)는 제2 전가산기의 제2 입력단자(2120') 및 제3 입력단자(2130')를 포함한다.
상기 가산기의 출력부(3400)는 반가산기의 제1 출력단자(1310), 제1 전가산기의 제1 출력단자(2310), 제2 전가산기의 제1 출력단자(2310') 및 제2 전가산기의 제2 출력단자(2320')를 포함한다(도 11).
도 12에서 일 예로 111+111을 연산한 결과, 111+111 = 1110으로 잘 작동함을 확인할 수 있다.
<실시예 5> 타이밍 노치의 형성
상기 실시예 1 내지 실시예 4에서, 스커미온의 소멸을 이용하여, 반가산기, 전가산기 및 이들의 합을 구현할 수 있음을 확인하였다.
다만, 가산기가 많이 접속될수록, 스커미온의 이동 타이밍을 제어하는 문제가 중요하게 대두된다. 이러한 이유로, 보다 용이하게 스커미온의 이동 타이밍을 제어하기 위하여 스커미온 소멸을 위한 노치(1210, 1210' 등)가 존재하는 면의 반대측, 즉 도 14와 같이 아래 측에 타이밍 노치(20)를 더 포함할 수 있다.
도 15에서 확인할 수 있듯이, 특정 값 이하의 전류 밀도에서는 스커미온이 타이밍 노치에 걸려 스커미온이 정지하여 있으며, 순간적으로 특정 값 이상의 전류 밀도를 가하여 주는 경우, 타이밍 노치를 넘어갈 수 있다.
이와 같은 타이밍 노치를 도 15와 같이, 실시예 1 내지 실시예 4의 논리소자에 적용할 수 있다.
<실험예 1> 병렬 연산
실시예 4의 3-bit 스커미온 가산기를 이용하여, 7+7, 6+6, 6+7, 6+3을 차례대로 연산하였다.
그 결과를 도 16을 통하여 확인할 수 있는데, 가장 우측 그림을 기준으로 각각의 박스는 오른쪽부터 차례대로, 7(111) + 7(111) 연산((a)), 6(110) + 6(110) 연산((b)), 6(110) + 7(111) 연산((c)), 6(110) + 3(011) 연산((d))을 나타낸다.
도 16에서 확인할 수 있듯이, 실시예 4의 3-bit 스커미온 가산기는 하나의 입력이 모두 연산되기 전에 다음 입력을 넣어주어도 동시에 연산할 수 있는 바, 연산 속도 측면에 있어서도 현저한 개선이 이루어질 수 있음을 알 수 있다.
<실험예 2> n-bit 스커미온 가산기의 소비전력 평가
실시예 1 내지 실시예 4 및 이를 응용하여 n-bit 스커미온 가산기를 구현하였으며, 이러한 가산기의 소비전력을 계산하여, 일반적인 wire-connected 가산기 및 Luo, S. et al. Reconfigurable Skyrmion Logic Gates. Nano Lett 18, 1180-1184 (2018)에서 제시하고 있는 가산기의 소비전력과 비교하였다.
그 결과를 도 17을 통하여 확인할 수 있는데, 본 발명의 실시예에 따른 n-bit 스커미온 가산기는 Luo, S. et al. Reconfigurable Skyrmion Logic Gates. Nano Lett 18, 1180-1184 (2018)에서 제시하고 있는 가산기에 비하여 소비전력이 현저히 낮을 뿐만 아니라, wire-connected 가산기에 비하여도 소비전력이 낮음을 알 수 있다.
특히, 32-bit 기준에서 본 발명의 실시예에 따른 스커미온 가산기는 Luo, S. et al. Reconfigurable Skyrmion Logic Gates. Nano Lett 18, 1180-1184 (2018)에서 제시하고 있는 가산기에 비하여 15% 수준의 전력만을 소모하면서도 구동이 가능함을 알 수 있다.
또한, 본 발명의 실시예에 따른 n-bit 스커미온 가산기의 경우, wire-connected 가산기에 비하여 그 구조가 현저히 간단함은 물론, 구동을 위한 소비전력 또한 낮다는 것을 확인할 수 있다.
즉, 본원발명의 실시예에 n-bit 스커미온 가산기의 경우, 단순한 구조를 가지면서도 매우 낮은 소비전력을 갖는다는 이점이 있다.
10 스커미온 20 타이밍 노치
1000 반가산기(제1 반가산기) 1000' 제2 반가산기
1100 반가산기 입력부 1100' 제2 반가산기 입력부
1110 반가산기 제1 입력단자 1110' 제2 반가산기 제1 입력단자
1120 반가산기 제2 입력단자 1120' 제2 반가산기 제2 입력단자
1200 반가산기 연산부 1200' 제2 반가산기 연산부
1210 반가산기 노치 1210' 제2 반가산기 노치
1300 반가산기 출력부 1310' 제2 반가산기 출력부
1310 반가산기 제1 출력단자 1310' 제2 반가산기 제1 출력단자
1320 반가산기 제2 출력단자 1320' 제2 반가산기 제2 출력단자
2000 전가산기(제1 전가산기) 2000' 제2 전가산기
2100 전가산기 입력부 2100' 제2 전가산기 입력부
2110 전가산기 제1 입력단자 2110' 제2 전가산기 제1 입력단자
2120 전가산기 제2 입력단자 2120' 제2 전가산기 제2 입력단자
2130 전가산기 제3 입력단자 2130' 제2 전가산기 제3 입력단자
2210 전가산기 제1 연산부 2210' 제2 전가산기 제1 연산부
2220 전가산기 제2 연산부 2220' 제2 전가산기 제2 연산부
2300 전가산기 출력부 2300' 제2 전가산기 출력부
2310 전가산기 제1 출력단자 2310' 제2 전가산기 제1 출력단자
2320 전가산기 제2 출력단자 2320' 제2 전가산기 제2 출력단자
3000 논리소자 3100 논리소자 제1 입력부
3200 논리소자 제2 입력부 3300 논리소자 제3 입력부
3400 논리소자 출력부

Claims (19)

  1. 스커미온을 이용하는 논리소자로,
    입력부;
    출력부; 및
    상기 입력부 및 출력부 사이에 위치하며, 스커미온이 소멸할 수 있는 적어도 하나의 노치를 포함하는 연산부;
    를 포함하며,
    상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 논리소자.
  2. 제1항에 있어서,
    상기 노치는 스커미온-홀 효과에 의하여 스커미온이 휘어지는 방향에 위치하는 연산부의 제1 측면에 위치하는 것을 특징으로 하는 논리소자.
  3. 제1항에 있어서,
    상기 스커미온은 상기 노치에서 스커미온 간의 반발에 의하여 소멸하는 것을 특징으로 하는 논리소자.
  4. 제1항에 있어서,
    상기 논리소자는
    상기 연산부에 1 개의 스커미온만이 입력되는 경우, 스커미온이 소멸되지 않으며,
    상기 연산부에 2 개의 스커미온이 입력되는 경우, 스커미온 간의 반발력으로 인하여 노치에서 1 개의 스커미온이 소멸하는 것을 특징으로 하는 논리소자.
  5. 제1항에 있어서,
    상기 논리소자는
    비자성층; 및
    상기 비자성층 위에 형성되는 자성층;
    을 포함하고,
    상기 스커미온 및 상기 노치는 상기 자성층 상에 위치하며,
    상기 전류는 비자성층에 인가되는 것을 특징으로 하는 논리소자.
  6. 제1항에 있어서,
    상기 논리소자는 특정 값 이하의 전류가 가하여 질 때 스커미온의 이동을 막을 수 있는 타이밍 노치를 더 포함하는 것을 특징으로 하는 논리소자.
  7. 스커미온이 입력될 수 있으며, 서로 구획된 2 개의 입력단자를 포함하는 입력부;
    상기 2 개의 입력단자가 연장되어 만나며, 일 측면에 스커미온 간의 반발에 의하여 스커미온이 소멸할 수 있는 노치를 포함하는 연산부;
    상기 연산부와 연결되며, 연산부에 의하여 연산이 수행됨으로써 남아있는 스커미온이 도달하는 서로 구획된 2 개의 출력단자를 포함하는 출력부;
    를 포함하며,
    인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 반가산기(Half-adder).
  8. 제7항에 있어서,
    상기 노치는 스커미온-홀 효과에 의하여 스커미온이 휘어지는 방향에 위치하는 연산부의 제1 측면에 위치하는 것을 특징으로 하는 반가산기.
  9. 제8항에 있어서,
    상기 입력부는 상기 2 개의 입력단자 중 제1 측면 측에 위치하는 제1 입력단자 및 제1 측면의 반대 측에 위치하는 제2 입력단자를 포함하고,
    상기 출력부는 상기 2 개의 출력단자 중 제1 측면 측에 위치하는 제1 출력단자 및 제1 측면의 반대 측에 위치하는 제2 출력단자를 포함하며,
    상기 연산부의 제1 측면에 노치가 위치하고,
    상기 2 개의 입력단자 중 어느 하나에만 스커미온이 입력되는 경우, 스커미온이 보존되어 제1 출력단자로 이동하고,
    상기 2 개의 입력단자 모두에 스커미온이 입력되는 경우, 연산부에서 2 개의 스커미온이 반발하여, 1 개의 스커미온은 노치에서 소멸되고, 다른 1 개의 스커미온은 제2 출력단자로 이동하는 것을 특징으로 하는 반가산기.
  10. 제9항에 있어서,
    상기 제1 출력단자는 XOR 게이트로 기능하고, 상기 제2 출력단자는 AND 게이트로 기능하는 것을 특징으로 하는 반가산기.
  11. 제9항에 있어서,
    상기 제1 출력단자는 합(Sum) 신호를 출력하고,
    상기 제2 출력단자는 캐리(Carry) 신호를 출력하는 것을 특징으로 하는 반가산기.
  12. 제7항에 있어서,
    상기 반가산기는
    비자성층; 및
    상기 비자성층 위에 형성되는 자성층;
    을 포함하고,
    상기 스커미온 및 상기 노치는 상기 자성층 상에 위치하며,
    상기 전류는 비자성층에 인가되는 것을 특징으로 하는 반가산기.
  13. 제9항에 있어서,
    상기 반가산기는 제1 측면의 반대 측면에 위치하며, 특정 값 이하의 전류가 가하여 질 때 스커미온의 이동을 막을 수 있는 타이밍 노치를 더 포함하는 것을 특징으로 하는 반가산기.
  14. 제9항의 반가산기로 이루어진 제1 반가산기 및 제2 반가산기를 포함하는 전가산기로,
    상기 제1 반가산기의 제1 출력단자는 제2 반가산기의 제2 입력단자와 연결되고,
    상기 제2 반가산기의 제1 입력단자와 연결되는 전가산기의 제1 입력단자, 상기 제1 반가산기의 제1 입력단자와 연결되는 전가산기의 제2 입력단자 및 상기 제1 반가산기의 제2 입력단자와 연결되는 전가산기의 제3 입력단자를 포함하는 전가산기의 입력부;
    상기 제1 반가산기의 연산부를 포함하는 전가산기의 제1 연산부;
    상기 제2 반가산기의 연산부를 포함하는 전가산기의 제2 연산부; 및
    상기 제2 반가산기의 제1 출력단자와 연결되는 전가산기의 제1 출력단자 및 상기 제2 반가산기의 제2 출력단자 및 상기 제1 반가산기의 제2 출력단자와 연결되는 전가산기의 제2 출력단자를 포함하는 전가산기의 출력부;
    를 포함하며,
    인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 전가산기(Full-adder).
  15. 제14항에 있어서,
    상기 전가산기의 제1 입력단자는 캐리 신호를 입력하고,
    상기 전가산기의 제1 출력단자는 합 신호를 출력하고,
    상기 전가산기의 제2 출력단자는 캐리 신호를 출력하는 것을 특징으로 하는 전가산기.
  16. 제9항의 반가산기 및 하나 이상의 제14항의 전가산기를 포함하는 논리소자로,
    상기 하나 이상의 전가산기는 제1 전가산기를 포함하며,
    상기 반가산기의 제2 출력단자는 상기 제1 전가산기의 제1 입력단자와 연결되고,
    상기 반가산기의 제1 입력단자 및 상기 반가산기의 제2 입력단자를 포함하는 논리소자의 제1 입력부;
    상기 제1 전가산기의 제2 입력단자 및 상기 제1 전가산기의 제3 입력단자를 포함하는 논리소자의 제2 입력부; 및
    상기 반가산기의 제1 출력단자 및 상기 제1 전가산기의 제1 출력단자를 포함하는 논리소자의 출력부;
    를 포함하며,
    상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 논리소자.
  17. 제16항에 있어서,
    상기 반가산기의 제2 출력단자는 상기 제1 전가산기의 제1 입력단자로 캐리 신호를 전달하는 것을 특징으로 하는 논리소자.
  18. 제16항에 있어서,
    상기 논리소자는 n개의 전가산기를 포함하며,
    제k-1 전가산기의 제2 출력단자는 제k 전가산기의 제1 입력단자와 연결되고,
    상기 논리소자는
    상기 반가산기의 제1 입력단자 및 상기 반가산기의 제2 입력단자를 포함하는 논리소자의 제1 입력부;
    상기 제1 전가산기의 제2 입력단자 및 상기 제1 전가산기의 제3 입력단자를 포함하는 논리소자의 제2 입력부;
    제2 전가산기 내지 제n 전가산기 각각의 제2 입력단자 및 제3 입력단자를 포함하는 논리소자의 제3 입력부 내지 제n+1 입력부; 및
    상기 반가산기의 제1 출력단자, 상기 제1 전가산기 내지 제n-1 전가산기의 제1 출력단자, 상기 제n 전가산기의 제1 출력단자 및 상기 제n 전가산기의 제2 출력단자를 포함하는 논리소자의 출력부;
    를 포함하는 것을 특징으로 하는 논리소자
    (여기서 2≤k≤n이고, n 및 k는 자연수).
  19. 제18항에 있어서,
    상기 반가산기의 제2 출력단자는 제1 전가산기의 제1 입력단자로 캐리 신호를 전달하고, 상기 제k-1 전가산기의 제2 출력단자는 제k 전가산기의 제1 입력단자로 캐리 신호를 전달하는 것을 특징으로 하는 논리소자.
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