KR20210137983A - 표시패널 및 표시장치 - Google Patents

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Abstract

본 발명은, 기판 상에 위치하는 차광층, 차광층 상에 위치하는 박막트랜지스터 및 절연막에 위치하는 컨택홀을 통해 차광층과 연결되고, 박막트랜지스터의 측면에서부터 유입되는 외부 광을 차단하는 광차단 패턴을 포함하는 표시패널 및 표시장치를 제공한다.

Description

표시패널 및 표시장치{DISPLAY PANEL AND DIPLAY DEVICE}
본 발명은 표시패널 및 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Diode Display Device)와 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치 중 액정표시장치(LCD)는 화소영역 각각을 온(on)/오프(off) 제어하기 위한 스위칭 소자인 박막 트랜지스터를 포함하는 어레이 기판과, 컬러필터 및/또는 블랙매트릭스 등을 구비한 상부기판과, 그 사이에 형성되는 액정물질층을 포함하는 표시패널과, 박막 트랜지스터를 제어하기 위한 구동부와, 표시패널로 광을 제공하는 백라이트 유닛(Back Light Unit; BLU) 등을 포함하여 구성되며, 화소 영역에 구비된 화소(Pixel; PXL) 전극 및 공통 전압(Vcom) 전극 사이에 인가되는 전계에 따라 액정층의 배열 상태가 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다.
한편, 새로운 평판표시장치 중 하나인 유기발광표시장치는 스스로 빛을 생성하는 발광소자이므로, 액정표시장치에 비하여 휘도, 시야각 및 대조비 등이 우수하며, 백라이트가 필요하지 않기 때문에 경량박형이 가능하고, 소비전력 측면에서도 장점을 갖는다.
유기발광표시장치는 픽셀에 포함된 각 서브픽셀의 트랜지스터에 연결된 유기발광다이오드로부터 출사되는 빛을 이용하여 영상을 표시하는데, 유기발광다이오드는 양극(anode)과 음극(cathode) 사이에 유기물로 이루어진 유기층을 형성하고 전기장을 가함으로 빛을 내는 소자로서, 낮은 전압에서 구동이 가능하고, 전력 소모가 비교적 적고, 가볍고 연성(flexible) 기판 상부에도 제작이 가능한 특징을 갖는다.
다만, 이러한 표시장치의 박막트랜지스터에 포함된 반도체층이 광에 노출되는 경우, 문턱전압(Threshold Voltage)의 쉬프트(Shift)가 발생할 수 있고, 문턱전압 쉬프트가 발생하면, 박막트랜지스터의 전기적 특성이 변동 또는 열화되는 문제점이 발생할 수 있다.
본 발명의 목적은, 외부에서 유입되는 광을 차단하여, 박막트랜지스터에 포함된 반도체층을 보호하고, 문턱전압 쉬프트를 방지하며, 박막트랜지스터의 전기적 특성의 변동 또는 열화를 방지하는 표시패널 및 표시장치를 제공함에 있다.
전술한 문제점을 해결하기 위하여, 일 측면에서, 본 발명에 따른 표시패널은, 기판 상에 위치하는 차광층, 차광층 상에 위치하는 박막트랜지스터 및 절연막에 위치하는 컨택홀을 통해 차광층과 연결되고, 박막트랜지스터의 측면에서부터 유입되는 외부 광을 차단하는 광차단 패턴을 포함할 수 있다.
다른 측면에서, 본 발명에 따른 표시장치는, 기판 상에 위치하는 박막트랜지스터 및 절연막에 위치하는 컨택홀을 통해, 기판과 박막트랜지스터 사이에 위치하는 차광층과 연결되고, 박막트랜지스터의 측면에서부터 유입되는 외부 광을 차단하는 광차단 패턴을 포함할 수 있다.
본 발명에 따른 표시패널 및 표시장치는, 외부에서 유입되는 광을 차단하여, 박막트랜지스터에 포함된 반도체층을 보호하고, 문턱전압 쉬프트를 방지하며, 박막트랜지스터의 전기적 특성의 변동 또는 열화를 방지하는 효과를 갖는다.
도 1은 실시예들이 적용되는 유기발광표시장치에 관한 개략적인 시스템 구성도이다.
도 2는 일반적인 표시패널을 나타내는 개략적인 단면도이다.
도 3은 실시예들에 따른 표시패널의 개략적인 평면도이다.
도 4는 일실시예에 따른 표시패널의 개략적인 평면도이다.
도 5는 도 4의 A-A' 부분을 절단한 개략적인 단면도이다.
도 6는 다른 실시예에 따른 표시패널의 개략적인 평면도이다.
도 7는 도 6의 B-B' 부분을 절단한 개략적인 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예들을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 같은 맥락에서, 어떤 구성 요소가 다른 구성 요소의 "상"에 또는 "아래"에 형성된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접 또는 또 다른 구성 요소를 개재하여 간접적으로 형성되는 것을 모두 포함하는 것으로 이해되어야 할 것이다.
도 1은 실시예들이 적용되는 유기발광표시장치에 관한 개략적인 시스템 구성도이다.
도 1을 참조하면, 유기발광표시장치(100)는 m개의 데이터 라인(DL1, ... , DLm, m: 자연수) 및 n개의 게이트 라인(GL1, ... , GLn, n: 자연수)이 형성된 표시패널(140), m개의 데이터 라인(DL1, ... , DLm)을 구동하는 데이터 구동부(120), n개의 게이트 라인(GL1, ... , GLn)을 순차적으로 구동하는 게이트 구동부(130), 데이터 구동부(120) 및 게이트 구동부(130)를 제어하는 타이밍 컨트롤러(110) 등을 포함한다.
우선, 타이밍 컨트롤러(110)는 호스트 시스템으로부터 입력되는 수직/수평 동기신호(Vsync, Hsync)와 영상데이터(data), 클럭신호(CLK) 등의 외부 타이밍 신호에 기초하여 데이터 구동부(120)를 제어하기 위한 데이터 제어신호(Data Control Signal, DCS)와 게이트 구동부(130)를 제어하기 위한 게이트 제어신호(Gate Control Signal, GCS)를 출력한다. 또한, 타이밍 컨트롤러(110)는 호스트 시스템으로부터 입력되는 영상데이터(data)를 데이터 구동부(120)에서 사용하는 데이터 신호 형식으로 변환하고 변환된 영상데이터(data')를 데이터 구동부(120)로 공급할 수 있다.
데이터 구동부(120)는 타이밍 컨트롤러(110)로부터 입력되는 데이터 제어신호(DCS) 및 변환된 영상데이터(data')에 응답하여, 영상데이터(data')를 계조 값에 대응하는 전압 값인 데이터신호(아날로그 화소신호 혹은 데이터 전압)로 변환하여 데이터라인(D1~Dm)에 공급한다.
한편, 게이트 구동부(130)는 타이밍 컨트롤러(110)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 게이트라인(G1~Gn)에 스캔신호(게이트 펄스 또는 스캔펄스, 게이트 온신호)를 순차적으로 공급한다.
게이트 구동부(130)는, 구동 방식에 따라서, 도 1에서와 같이 표시패널(140)의 한 측에만 위치할 수도 있고, 2개로 나누어져 표시패널(140)의 양측에 위치할 수도 있다.
한편 유기발광표시패널(140) 상의 각 화소(P)는, 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)에 의해 정의된 영역에 형성되어 매트릭스 형태로 배치될 수 있다.
표시장치(100)는, 기판(미도시) 상에 위치하는 차광층(미도시), 차광층 상에 위치하는 박막트랜지스터(미도시) 및 절연막(미도시)에 위치하는 컨택홀(미도시)을 통해 차광층(미도시)과 연결되고, 박막트랜지스터(미도시)의 측면에서부터 유입되는 외부 광을 차단하는 광차단 패턴(Pattern, 미도시)을 포함할 수 있다.
여기서 광차단 패턴(미도시)은, 박막트랜지스터(미도시)의 가장자리를 감싸는 구조를 갖는다. 또한 광차단 패턴(미도시)은, 기판(미도시) 상의 다수의 신호라인(GLn, DLm) 및 박막트랜지스터(미도시)의 전극(미도시)과 연결되지 않고 이격되어 있다. 또한 광차단 패턴(미도시)은, 기판(미도시) 상의 다수의 신호라인(GLn, DLm) 및 박막트랜지스터(미도시)의 전극(미도시)과 중첩되지 않는다.
이러한 광차단 패턴(미도시)을 포함하는 표시장치(100)는, 박막트랜지스터(미도시)의 측면에서 침투되는 외부의 광으로부터, 박막트랜지스터(미도시)의 반도체층(미도시)을 보호하는 기능을 수행한다.
구체적으로, 실시예들에 따른 표시장치(100)에 있어서, 박막트랜지스터(미도시)의 반도체층(미도시)이 외부의 광에 노출되는 경우, 네거티브(Negative) 문턱전압(Threshold Voltage, Vth) 쉬프트(Shift)가 발생하여 박막트랜지스터(미도시)의 전기적 특성이 변화하는 문제점이 발생할 수 있는데, 광차단 패턴(미도시)이 이를 차단함으로써, 문턱전압 쉬프트의 발생을 방지하고, 박막트랜지스터(미도시)의 전기적 특성 변화를 방지하는 효과를 발생시킨다.
추가적으로, 차광층(미도시)은 기판(미도시)과 박막트랜지스터(미도시)의 사이에 위치하고, 박막트랜지스터(미도시)의 반도체층(미도시)에 대응되도록 중첩되어 형성된다.
이하에서는 도면들을 참조하여, 이에 대해 보다 상세히 설명한다.
본 명세서에서, 표시패널(140)은, 예를 들어, 유기발광표시패널(140)일 수 있고, 이를 중점적으로 설명하지만, 실시예들은 이에 제한되지 않고, 표시패널(140)은 액정표시패널(140)일 수도 있음에 유의하여야 한다.
도 2는 일반적인 표시패널을 나타내는 개략적인 단면도이다.
도 2에 도시된 박막트랜지스터는 리던던시(Redundancy) 구조를 갖는 박막트랜지스터이고, 평면 구조를 갖는 동일 평면 트랜지스터(Coplanar Transistor)이며, 금속 산화물로 이루어진 산화물 트랜지스터(Oxide Transistor)이다. 다만, 이러한 박막트랜지스터는 설명의 편의를 위해 예로 든 것이다.
도 2를 참조하면, 일반적인 표시패널(140)은, 기판(202) 상에 위치하는 차광층(204), 차광층(204) 상에 위치하는 제1절연막(206), 제1절연막(206) 상에 위치하는 박막트랜지스터(Thin Film Transistor)를 포함한다.
여기서 박막트랜지스터는, 소스전극(220a, 220a'), 드레인전극(220b), 제1채널영역(219a) 및 제2채널영역(219b)을 포함하는 반도체층(218)과, 제1게이트절연막(216ㅁ) 및 제2게이트절연막(216b)을 포함하는 게이트절연막(216)과, 게이트절막(216) 상에 위치하고, 제1게이트전극(212a) 및 제2게이트전극(212b)을 포함하는 게이트전극(212)과, 게이트전극(212) 상에 위치하는 제2절연막(226)을 포함한다.
또한 표시패널(140)은, 제2절연막(226) 상에 위치하는 제3절연막(232), 제3절연막(232) 상에 형성된 컬러필터(234), 컬러필터(234) 상에 위치하는 평탄화층(236), 평탄화층(236) 상에 위치하는 셀(240) 및 셀(240) 상에 위치하는 보호층(250)을 포함한다.
도 2에 도시된 바와 같이, 박막트랜지스터의 반도체층(218)은 측면에서 유입되는 외부 광에 노출될 수 있다. 상부(도면에서 위쪽)와 하부(도면에서 아래쪽)에서 유입되는 외부 광의 경우, 각각 컬러필터(234)와 차광층(204)에 의해 차단될 수 있지만, 측면(도면에서 왼쪽 및 오른쪽)에서 유입되는 광의 경우, 투명한 재질의 절연막들(206, 226, 232)을 통과하여 반도체층(218)에 도달할 수 있다.
이렇게 반도체층(218)이 외부 광에 노출되면, 네거티브(Negative) 문턱전압 쉬프트(Threshold Voltage Shift)가 일어날 수 있다. 문턱전압 쉬프트가 발생하는 경우, 박막트랜지스터의 전기적 특성의 변화가 일어나는 문제점이 발생한다. 또한 이러한 전기적 특성의 변화에 따라, 구동 전압이 증가하고, 휘도나 색재현율과 같은 시감 특성이 저하될 수 있다.
실시예들에 따른 표시패널(140) 및 표시장치(100)는 이러한 문제점을 해결할 수 있는 구조를 갖는다.
도 3은 실시예들에 따른 표시패널의 개략적인 평면도이다. 도 3은, 실시예들에 따른 표시패널의 구조와 효과를 전체적으로 설명하기 위한 개략도이다.
도 3을 참조하면, 표시패널(140)은, 게이트전극(312), 소스전극(320a), 드레인전극(320b) 및 반도체층(318)으로 이루어진 박막트랜지스터를 포함한다. 여기서 박막트랜지스터는, 예를 들어, 표시패널(140)의 화소(P)를 구동하는 구동 트랜지스터일 수 있고, 소스전극(320a)과 드레인전극(320b)은 위치가 바뀔 수 있다.
한편, 박막트랜지스터의 상부에는 컬러필터(Color Filter, CF, 334)가 위치하고, 하부에는 차광층(Light Shield, LS, 304)이 위치한다. 또한 박막트랜지스터의 양 측면(도면에서 왼쪽과 오른쪽)에는, 광차단 패턴(330)이 위치할 수 있다.
박막트랜지스터의 반도체층(318)은, 외부에서 유입되는 광에 의해 민감하게 반응할 수 있다. 특히 반도체층(318)이 산화물 반도체로 이루어지는 경우, 문턱전압이 광에 의해 크게 변동될 수 있다. 예를 들면, 부극성의 바이어스 전압 및 일정 온도에 따른 스트레스인 NBTIS(Negative Bias Temperatuer Illuminance Stress) 조건에서, 산화물 박막트랜지스터(Oxide Thin Film Transistor)의 문턱전압 변동율은 광에 따라 크게 변동할 수 있다.
따라서, 외부에서 유입되는 광을 차단하는 구조가 필요하고, 전술한 컬러필터(334), 차광층(304) 및 광차단 패턴(330)이 광을 차단하는 기능을 수행하게 된다. 실시예들에 따른 표시패널(140)은 외부의 광을 차단하여, 문턱전압 쉬프트(변동)을 방지하여 박막트랜지스터의 전기적 특성의 변화 또는 열화를 방지하는 효과를 갖는다.
도 4는 일실시예에 따른 표시패널의 개략적인 평면도이다.
도 4를 참조하면, 표시패널(140)은, 기판(미도시) 상에 위치하는 차광층(304), 차광층(304) 상에 위치하는 박막트랜지스터 및 절연막(미도시)에 위치하는 컨택홀(CH)을 통해 차광층(304)과 연결되고, 박막트랜지스터의 측면에서부터 유입되는 외부 광을 차단하는 광차단 패턴(Pattern, 330)을 포함할 수 있다.
구체적으로, 차광층(304)은, 기판(미도시)과 박막트랜지스터 사이에 위치하고, 박막트랜지스터의 반도체층(318)과 중첩되도록, 기판(미도시) 상의 비표시영역에 배치되고, 반도체층(318)의 하부(도면에서 아래쪽)에서 유입되는 외부 광을 차단하는 기능을 수행한다.
한편, 표시패널(140)은, 기판(미도시) 상에 위치하는 다수의 신호라인(310, 322, 334)을 포함할 수 있다.
제1라인(310)은, 예를 들어, 도 1의 게이트라인(GLn)일 수 있고, 제2라인(322)은, 예를 들어, 고전압전원라인(Vdd 라인)일 수 있으며, 제3라인(334)은, 예를 들어, 도 1의 데이터라인(DLm)일 수 있다.
한편, 박막트랜지스터는, 예를 들어, 구동 트랜지스터일 수 있다. 구동 트랜지스터는, 스토리지 캐패시터(Cstg, 미도시)에 저장된 데이터신호에 대응하여 구동된다.다시 말해서, 데이터신호에 대응하여 픽셀전극(또는 화소전극 또는 양극 또는 애노드 전극)으로 공급되는 구동전류 혹은 구동전압을 제어하게 된다.
이에 따라, 예를 들어, 표시패널(140)이 유기발광표시패널(140)인 경우, 구동 트랜지스터가 구동되면, 공급되는 구동전류는 픽셀전극픽셀전극(또는 화소전극 또는 양극 또는 애노드 전극)으로 전달되어 유기층(미도시)을 통해 흐르면서 전자와 정공이 재결합되어 발광이 일어나고, 최종적으로 공통전극(미도시)으로 흘러나가게 된다.
박막트랜지스터의 반도체층(318)은, 다결정 실리콘(Poly Silicon), 저온 다결정 실리콘(Low Temperature Poly Silicon) 및 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물 반도체 중 하나로 이루어질 수 있다.
반도체층(318)의 경우, 외부 광에 노출되면, 문턱전압 쉬프트를 발생시켜 박막트랜지스터의 전기적 거동을 변화시키는 문제점이 발생할 수 있다. 특히, 반도체층(318)이 산화물 반도체로 이루어진 경우, 외부 광에 민감하게 반응하여, 박막트랜지스터의 전기적 성질이 크게 변동되거나 열화될 수 있다.
이러한 문제점을 방지하기 위해, 실시예에 따른 표시패널(140)은, 광차단 패턴(330)을 포함하고, 광차단 패턴(330)은, 기판(미도시) 상의 다수의 신호라인(310, 322, 334) 및 박막트랜지스터의 전극(312, 320a, 320b)과 연결되지 않는다. 즉, 광차단 패턴(330)은, 전압이 인가되지 않은 플로팅(Floating) 상태를 유지한다.
다시 말해서, 광차단 패턴(330)은 다른 구성요소에 전압을 공급하는 기능을 수행하지 않고, 박막트랜지스터의 측면에서 유입되는 외부 광을 차단하는 기능을 수행한다.
또한 광차단 패턴(330)은, 기판(미도시) 상의 다수의 신호라인(310, 322, 334) 및 박막트랜지스터의 전극(312, 320a, 320b)과 중첩되지 않는다. 이러한 구조는 불필요하게 발생되는 기생 캐패시턴스(Parasitic capacitance)가 발생하는 현상을 방지하는 효과를 발생시킨다.
광차단 패턴(330)은, 박막트랜지스터의 가장자리를 감싸는 구조를 갖는다.
도 4에 도시된 바와 같이, 광차단 패턴(330)은, 박막트랜지스터의 게이트전극(312), 소스전극(320a), 드레인전극(320b) 및 반도체층(318)을 둘러싸는 'ㄷ' 형태의 구조를 포함할 수 있다. 이에 따라서, 박막트랜지스터의 반도체층(318)이 측면에서 유입되는 외부 광에 의해 보호될 수 있다.
다만, 이는 설명의 편의를 위해 예시적으로 도시된 것이고, 광차단 패턴(330)의 평면 형태는 다양하게 설계될 수 있음에 유의하여야 한다.
한편, 표시패널(140)은, 박막트랜지스터 상에 컬러필터(334)를 추가로 포함할 수 있고, 컬러필터(334)는, 표시패널(140)의 상부(도면에서 위쪽)에서 유입되는 외부 광을 차단하여, 박막트랜지스터의 반도체층(318)을 보호하는 기능을 수행한다.
다만, 도 4에 도시된 다수의 신호라인(310, 322, 334)과, 박막트랜지스터 및 차광층(304) 등의 구조 및 배치는 예시적인 것이고, 실시예들에 따른 표시패널(140)은 다양하게 설계될 수 있다.
도 5는 도 4의 A-A' 부분을 절단한 개략적인 단면도이다.
도 5를 참조하면, 표시패널(140)은, 기판(302) 상에 위치하는 차광층(304), 차광층(304) 상에 위치하는 박막트랜지스터 및 절연막(306, 316)에 위치하는 컨택홀(CH)을 통해 차광층(304)과 연결되고, 박막트랜지스터의 측면에서부터 유입되는 외부 광을 차단하는 광차단 패턴(Pattern, 330)을 포함할 수 있다.
여기서, 광차단 패턴(330)은, 기판(302) 상의 다수의 신호라인(310, 322, 324) 및 박막트랜지스터의 전극(312, 320a, 320b)과 연결되지 않고, 중첩되지 않는다.
구체적으로, 표시패널(140)은, 기판(302) 상에 형성된 차광층(304), 차광층(304) 상에 형성된 제1절연막(306), 제1절연막(306) 상에 위치하는 게이트전극(312), 게이트전극(312) 상에 위치하는 게이트절연막(316), 게이트절연막(316) 상에 위치하는 반도체층(318), 반도체층(318) 상에 위치하는 소스전극(320a) 및 드레인전극(320b), 소스전극(320a) 및 드레인전극(320b)과 이격하여 동일한 층에 위치하는 광차단 패턴(330), 소스전극(320a) 및 드레인전극(320b)과 광차단 패턴(330)을 덮도록 형성된 제2절연막(332), 제2절연막(332) 상에 위치하는 컬러필터(334), 컬러필터(334) 상에 위치하는 셀(340), 셀(340) 상에 위치하는 보호층(350)을 포함할 수 있다.
기판(302)은 글래스(Glass) 기판뿐만 아니라, PET(PolyEthylen Terephthalate), PEN(PolyEthylen Naphthalate), 폴리이미드(PolyImide) 등을 포함하는 플라스틱 기판 등일 수 있다. 또한, 기판(302) 상에는 불순원소의 침투를 차단하기 위한 버퍼층(Buffering Layer)이 더 구비될 수 있다. 버퍼층은 예를 들어 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 다수층으로 형성될 수 있다.
차광층(304)은, 예를 들어, Al, Pt, Pd, Ag, Mg, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, Cu 중 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않는다. 차광층(304)은, 표시패널(140)의 하부에서 기판(302)을 통해 유입되는 외부 광을 차단하여, 반도체층(318)을 보호하는 기능을 수행한다.
게이트전극(312)은, 예를 들어, Al, Pt, Pd, Ag, Mg, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, Cu 중 적어도 하나 이상의 금속 또는 합금으로, 단일층 또는 다수층으로 형성될 수 있다.
도 5의 경우, 게이트전극(312)이 반도체층(318)의 하부에 위치하는 바텀 게이트(Bottom Gate) 방식이 도시되었지만, 이는 설명의 편의를 위한 것이고, 탑 게이트(Top Gate) 방식에 의할 수도 있다.
한편, 반도체층(318)은, 다결정 실리콘, 저온 다결정 실리콘 및 산화물 반도체 중 하나로 이루어질 수 있다. 예를 들어, 반도체층(318)이 산화물 반도체로 이루어진 경우, 반도체층(318)은, IGZO(Indium Galium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나의 징크옥사이드계 산화물일 수 있으나 이에 제한되지 않는다
박막트랜지스터의 소스전극(320a) 및 드레인전극(320b)은, 예를 들어, Al, Pt, Pd, Ag, Mg, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, Cu 중 어느 하나의 금속 또는 이들의 합금으로, 단일층 또는 다수층으로 이루어질 수 있고, 특히 크롬(Cr) 또는 탄탈륨(Ta) 등과 같은 고융점 금속으로 형성될 수 있으나 이에 제한되지 않는다.
한편, 광차단 패턴(330)은, 박막트랜지스터의 가장자리를 감싸는 구조로 형성되고(도 4 참조), 게이트절연막(316)과 제1절연막(306)을 관통하는 컨택홀(CH)을 통해 차광층(304)과 연결된다.
광차단 패턴(330)은, 표시패널(140)에서, 박막트랜지스터의 측면(도면에서 왼쪽 및 오른쪽)에서 유입되는 외부 광을 차단하는 기능을 수행한다. 따라서 광차단 패턴(330)의 측면은 반도체층(318)을 감싸는 구조를 갖는다.
광차단 패턴(330)은, 소스전극(320a) 및 드레인전극(320b)과 동일한 층에 형성될 수 있다. 다시 말해서, 광차단 패턴(330)은, 소스전극(320a) 및 드레인전극(320b)과 동시에 형성될 수 있으며, 소스전극(320a) 및 드레인전극(320b)과 동일한 물질로 형성될 수 있다. 따라서, 별다른 공정의 추가 없이 광차단 기능을 추가할 수 있는 공정상의 이점이 있다.
실시예에 따른 표시패널(140)은, 광차단 패턴(330)을 포함하고, 광차단 패턴(330)은, 기판(미도시) 상의 다수의 신호라인(310, 322, 334) 및 박막트랜지스터의 전극(312, 320a, 320b)과 연결되지 않는다. 즉, 광차단 패턴(330)은, 전압이 인가되지 않은 플로팅(Floating) 상태를 유지한다.
다시 말해서, 광차단 패턴(330)은 다른 구성요소에 전압을 공급하는 기능을 수행하지 않고, 박막트랜지스터의 측면에서 유입되는 외부 광을 차단하는 기능을 수행한다.
또한 광차단 패턴(330)은, 기판(미도시) 상의 다수의 신호라인(310, 322, 334) 및 박막트랜지스터의 전극(312, 320a, 320b)과 중첩되지 않는다(도 4 참조). 이러한 구조는 불필요하게 발생되는 기생 캐패시턴스(Parasitic capacitance)가 발생하는 현상을 방지하는 효과를 발생시킨다.
한편, 제1절연막(306), 게이트절연막(316) 및 제2절연막(332)은, 예를 들어, SiOx, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT와 같은 무기절연물질 또는 예를 들어 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질, 또는 이들의 조합으로 이루어질 수 있다.
한편, 제2절연막(332) 상에는, 컬러필터(334)가 추가로 형성될 수 있다. 컬러필터(334)는, 적색(R), 청색(B), 녹색(G) 컬러필터(334) 중 어느 하나일 수 있고, 표시패널(140)의 상부에서부터 유입되는 외부 광을 차단하여, 박막트랜지스터의 반도체층(318)의 문턱전압 쉬프트를 방지하는 기능을 수행한다.
컬러필터(334) 상에는, 평탄화층(336)이 형성된다. 평탄화층(336)은 기계적 강도, 내투습성, 성막 용이성, 생산성 등을 고려하여, 소수성의 성질을 갖고, 수소함유 무기막으로서, 예를 들어 SiON, 질화실리콘(SiNx), 산화실리콘(SiOx), 산화알루미늄(AlOx) 중 어느 하나로 형성될 수 있다.
평탄화층(336) 상에는, 셀(340)이 위치하는데, 셀(340)은 유기발광표시패널(140)의 유기발광다이오드(Organic Light Emitting Diode)일 수도 있고, 액정표시패널(140)의 액정층일 수도 있다.
한편, 셀(340) 상에는, 보호층(350)이 위치한다. 보호층(350)은, 유기발광표시패널(140)의 상부기판이거나 투습 방지층일 수 있고, 액정표시패널(140)의 상부기판에 해당할 수도 있다.
정리하면, 도 4 및 도 5에 도시된 일실시예에 따른 표시패널(140)은, 박막트랜지스터의 가장자리를 감싸는 광차단 패턴(330)을 포함함으로써, 일반적인 표시패널(140)에서 차단할 수 없었던 측면에서 유입되는 외부 광을 차단함으로써, 반도체층(318)이 광에 노출되는 것을 방지할 수 있다. 이에 따라 박막트랜지스터의 문턱전압 쉬프트가 방지되고, 전기적 특성의 변동 또는 열화를 방지하는 효과를 갖는다.
이하에서는, 도 5에서 설명된 구조와 중복되는 구조에 대해서는 설명을 생략한다.
도 6는 다른 실시예에 따른 표시패널의 개략적인 평면도이고, 도 7는 도 6의 B-B' 부분을 절단한 개략적인 단면도이다.
도 6 및 도 7에 도시된 표시패널(140)의 박막트랜지스터는 리페어(Repair)를 위한 리던던시(Redundancy) 구조를 갖는다. 다만, 이는 설명의 편의를 위한 것이고, 실시예들은 이에 제한되지 않고, 다양하게 설계될 수 있다.
도 6 및 도 7을 참조하면, 표시패널(140)은, 기판(302) 상에 위치하는 차광층(304), 차광층(304) 상에 위치하는 박막트랜지스터 및 절연막(306, 326)에 위치하는 컨택홀(CH)을 통해 차광층(304)과 연결되고, 박막트랜지스터의 측면에서부터 유입되는 외부 광을 차단하는 광차단 패턴(Pattern, 330)을 포함할 수 있다.
여기서, 광차단 패턴(330)은, 기판(302) 상의 다수의 신호라인(322, 324) 및 박막트랜지스터의 전극(312, 320a, 320b)과 연결되지 않고, 중첩되지 않는다.
박막트랜지스터는, 소스전극(320a, 220a'), 드레인전극(320b), 제1채널영역(319a) 및 제2채널영역(319b)을 포함하는 반도체층(318)과, 제1게이트절연막(316a) 및 제2게이트절연막(316b)을 포함하는 게이트절연막(316)과, 게이트절막(316) 상에 위치하고, 제1게이트전극(312a) 및 제2게이트전극(312b)을 포함하는 게이트전극(312)과, 게이트전극(312) 상에 위치하는 제2절연막(326)을 포함한다.
박막트랜지스터는, 예를 들어, 구동 트랜지스터일 수 있고, 불량 발생을 대비한 리페어 구조를 가질 수 있다. 이에 따라 제1게이트전극(312a) 및 제2게이트전극(312b)을 포함한다.
박막트랜지스터의 반도체층(318)은, 소스전극(320a, 220a'), 드레인전극(320b), 제1채널영역(319a) 및 제2채널영역(319b)이 동일 평면에 위치하는 코플래너(Coplanar) 구조를 가질 수 있다.
반도체층(318)은, 제1게이트전극(312a)에 인접한 제1소스전극(320a), 제2게이트전극(312b)에 인접한 제2소스전극(320b), 제1게이트전극(312a)과 제2게이트전극(312b) 사이에 위치하는 드레인전극(320b), 제1게이트전극(312a)의 하부면과 맞닿아 있는 제1채널영역(319a) 및 제2게이트전극(312b)의 하부면과 맞닿아 있는 제2채널영역(319b)을 포함한다.
박막트랜지스터의 제조과정에서, 제1소스전극(320a), 제2소스전극(320b) 및 드레인전극(320b)에 해당하는 부분은 도체화되어 전극으로서 기능하고, 제1채널영역(319a) 및 제2채널영역(319b)은 반도체적 성질을 그대로 유지하게 된다.
여기서, 박막트랜지스터의 드레인전극(320b)은, 고전압전원라인(322)으로부터 고전압(Vdd)을 공급시켜주는 금속연결구조(328)와 접촉된다.
한편, 광차단 패턴(330)은, 박막트랜지스터의 가장자리를 따라 포위하는(또는 감싸는) 구조를 갖는다. 다시 말해서, 박막트랜지스터를 이루는 소스전극(320a, 220a'), 드레인전극(320b), 제1채널영역(319a) 및 제2채널영역(319b)을 둘러싸는 형상을 갖는다(도 6 참조).
따라서, 표시패널(100)의 박막트랜지스터의 측면을 통해 유입되는 외부 광으로부터 박막트랜지스터의 반도체층(318)을 보호하는 기능을 수행한다.
정리하면, 실시예들에 따른 표시패널(140) 및 표시장치(100)는, 절연막에 위치하는 컨택홀(CH)을 통해 차광층(304)과 연결되고, 박막트랜지스터의 가장자리를 감싸는 광차단 패턴을 포함하고, 이로 인해, 박막트랜지스터의 측면에서 유입되는 외부 광을 차단하여, 문턱전압 쉬프트를 방지하고, 박막트랜지스터의 전기적 변동 또는 열화를 방지하는 효과를 갖는다.
이상 도면을 참조하여 실시예들을 설명하였으나 본 발명은 이에 제한되지 않는다.
이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
302: 기판 304: 차광층
306: 제1절연막 312: 게이트전극
316: 게이트절연막 320a: 소스전극
320b: 드레인전극

Claims (17)

  1. 기판 상에 배치된 차광층;
    상기 차광층 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 게이트 전극; 및
    상기 게이트 전극 상에 배치된 광차단 패턴을 포함하고,
    상기 반도체층은 소스전극, 드레인전극, 제1 채널영역 및 제2 채널영역을 포함하며,
    상기 게이트 전극은 서로 연결된 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 반도체층의 상기 소스 전극과 상기 드레인 전극 사이에 제1 채널영역과 상기 제2 채널영역이 배치되며,
    상기 제1 채널영역 상에 상기 제1 게이트전극이 배치되고, 상기 제2 채널영역 상에 상기 제2 게이트전극이 배치되며,
    상기 광차단 패턴은 상기 소스 전극, 상기 드레인 전극, 상기 제1 채널영역 및 상기 제2 채널영역을 둘러싸는 형상을 갖는 표시패널.
  2. 제 1항에 있어서,
    상기 광차단 패턴은,
    상기 기판 상의 다수의 신호라인 및 상기 박막트랜지스터의 전극과 연결되지 않은 표시패널.
  3. 제 1항에 있어서,
    상기 광차단 패턴은,
    상기 기판 상의 다수의 신호라인 및 상기 박막트랜지스터의 전극과 중첩되지 않은 표시패널.
  4. 제 1항에 있어서,
    상기 광차단 패턴은 제1 방향으로 연장되는 제1 부분, 상기 제1 방향으로 연장되되 상기 제1 부분과 이격된 제2 부분 및 상기 제1 부분 및 상기 제2 부분 각각의 일 단과 연결되고 상기 제1 방향과 교차하는 방향인 제2 방향으로 연장된 제3부분을 포함하하고,
    상기 광차단 패턴은 플로팅 상태인 표시패널.
  5. 제 1항에 있어서,
    상기 차광층은,
    상기 박막트랜지스터의 반도체층과 중첩되는 표시패널.
  6. 제 1항에 있어서,
    상기 게이트 전극 상에 배치되고, 상기 드레인 전극과 전기적으로 연결된 금속 연결구조를 더 포함하는 표시패널.
  7. 제 6항에 있어서,
    상기 드레인 전극에는 상기 금속 연결구조를 통해 고전압이 공급되는 표시패널.
  8. 제 6항에 있어서,
    상기 금속 연결구조 상에 위치하는 컬러필터를 추가로 포함하는 표시패널.
  9. 제 6항에 있어서,
    상기 광차단 패턴은 상기 금속 연결구조와 동일층에 배치된 표시패널.
  10. 제 1항에 있어서,
    상기 박막트랜지스터의 반도체층은,
    다결정 실리콘, 저온 다결정 실리콘 및 산화물 반도체 중 하나로 이루어진 표시패널.
  11. 제 1항에 있어서,
    상기 소스 전극은 서로 이격된 제1 소스 전극 및 제2 소스 전극을 포함하고,
    상기 제1 채널 영역은 상기 제1 소스 전극과 상기 드레인 전극 사이에 배치되며, 상기 제2 채널 영역은 상기 제2 소스 전극과 상기 드레인 전극 사이에 배치된 표시패널.
  12. 기판 상에 배치된 차광층;
    상기 차광층 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 게이트 전극; 및
    상기 게이트 전극 상에 배치된 광차단 패턴을 포함하고,
    상기 반도체층은 소스전극, 드레인전극, 제1 채널영역 및 제2 채널영역을 포함하며,
    상기 게이트 전극은 서로 연결된 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 반도체층의 상기 소스 전극과 상기 드레인 전극 사이에 제1 채널영역과 상기 제2 채널영역이 배치되며,
    상기 제1 채널영역 상에 상기 제1 게이트전극이 배치되고, 상기 제2 채널영역 상에 상기 제2 게이트전극이 배치되며,
    상기 광차단 패턴은 상기 소스 전극, 상기 드레인 전극, 상기 제1 채널영역 및 상기 제2 채널영역을 둘러싸는 형상을 갖는 표시장치.
  13. 제 12항에 있어서,
    상기 게이트 전극 상에 배치되고, 상기 드레인 전극과 전기적으로 연결된 금속 연결구조를 더 포함하는 표시장치.
  14. 제 13항에 있어서,
    상기 드레인 전극에는 상기 금속 연결구조를 통해 고전압이 공급되는 표시장치.
  15. 제 13항에 있어서,
    상기 금속 연결구조 상에 위치하는 컬러필터를 추가로 포함하는 표시장치.
  16. 제 13항에 있어서,
    상기 광차단 패턴은 상기 금속 연결구조와 동일층에 배치된 표시장치.
  17. 제 12항에 있어서,
    상기 소스 전극은 서로 이격된 제1 소스 전극 및 제2 소스 전극을 포함하고,
    상기 제1 채널 영역은 상기 제1 소스 전극과 상기 드레인 전극 사이에 배치되며, 상기 제2 채널 영역은 상기 제2 소스 전극과 상기 드레인 전극 사이에 배치된 표시장치.
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