KR20210134217A - 세미-캐스코딩을 갖는 전류 미러 배열들 - Google Patents
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Abstract
예시적인 전류 미러 배열은, 입력 트랜지스터(Q1)에서 입력 전류를 수신하고 출력 트랜지스터(Q2)에서 미러링된 신호를 출력하도록 구성된 전류 미러 회로를 포함한다. 배열은, 트랜지스터들(Q3, Q4), 및 2-단자 수동 네트워크를 포함하는 세미-캐스코딩 배열을 더 포함한다. 트랜지스터(Q3)는 출력 트랜지스터(Q2)에 결합되고 이와 캐스코드를 형성한다. 트랜지스터(Q4)는 트랜지스터(Q3)에 결합된다. 트랜지스터(Q3)의 베이스/게이트는 바이어스 전압(Verf)에 결합되며, 트랜지스터(Q4)의 베이스/게이트는 2-단자 수동 네트워크를 통해 바이어스 전압(Verf1)에 결합된다. 이러한 전류 미러 배열로부터의 출력 전류의 비선형성은, 2-단자 수동 네트워크의 적절한 임피던스를 선택함으로써 그리고 적절한 바이어스 전압들(Verf 및 Vref1)을 선택함으로써 감소될 수 있다.
Description
본 개시는 전반적으로 전자 디바이스들에 관한 것으로서, 더 구체적으로는, 전류 미러(current mirror) 회로들에 관한 것이다.
전류 미러들은 일반적인 회로 설계들에 기초적인 몇몇 구성 블록들 중 하나이다. 특히, 광대역, 선형 전류 미러들은, 통신, 군사, 자동차 및 산업과 같은 광범위한 시장에서 사용되는 개방 루프 광대역 선형 증폭기들의 주요 기초 블록들 중 하나이다.
선형적인 방식으로 그리고 계속해서 증가하는 기초 입력 신호 주파수의 존재 하에서 넓은 동작 대역폭 내에서 일정한 전류 이득을 가지고 그들의 출력들에 대하여 그들의 입력 전류를 미러링(mirror)할 수 있는 전류 미러들을 설계하는 것은 평범하지 않다. 주어진 동작 주파수에서, 전류 미러의 선형성 및 신호 대역폭은 궁극적으로 증폭기 또는 전류 미러가 사용되는 임의의 다른 회로의 동적 범위에 대하여 상한을 설정한다. 전통적으로, 선형성은 대역폭 및 전력과 트레이드 오프(trade off)된다. 결과적으로, 고 선형성 및 넓은 신호 대역폭 둘 모두를 갖는 전류 미러들을 갖는 것이 주어진 시장에서 제품들을 차별화하는데 상당한 경쟁적 장점을 제공할 것이다.
본 개시 및 본 개시의 특징들 및 장점들의 더 완전한 이해를 제공하기 위하여, 동일한 참조 번호들이 동일한 부분들을 나타내는 첨부된 도면들과 함께 다음의 설명에 대한 참조가 이루어진다.
도 1은 전류 이득 K를 갖는 통상적인 전류 미러의 NPN 구현예의 전기 회로도를 제공한다.
도 2는 높은 동작 주파수들에 대하여 관련 기생 컴포넌트들을 추가로 예시하는 도 1의 전류 미러의 NPN 구현예의 전기 회로도를 제공한다.
도 3은 캐스코드 전류 미러의 NPN 구현예의 전기 회로도를 제공한다.
도 4는 본 개시의 일부 실시예들에 따른 세미-캐스코딩(semi-cascoding)의 단일 스테이지를 갖는 전류 미러 배열의 NPN 구현예의 전기 회로도를 제공한다.
도 5는 본 개시의 일부 실시예들에 따른 세미-캐스코딩의 단일 스테이지를 갖는 전류 미러 배열의 PNP 구현예의 전기 회로도를 제공한다.
도 6은 본 개시의 일부 실시예들에 따른 복수의 세미-캐스코딩 스테이지들을 갖는 전류 미러 배열의 NPN 구현예의 전기 회로도를 제공한다.
도 7은 본 개시의 일부 실시예들에 따른 복수의 세미-캐스코딩 스테이지들을 갖는 전류 미러 배열의 PNP 구현예의 전기 회로도를 제공한다.
도 8은 본 개시의 일부 실시예들에 따른, 세미-캐스코딩을 갖는 전류 미러 배열들이 구현될 수 있는 시스템의 개략적인 예시를 제공한다.
도 1은 전류 이득 K를 갖는 통상적인 전류 미러의 NPN 구현예의 전기 회로도를 제공한다.
도 2는 높은 동작 주파수들에 대하여 관련 기생 컴포넌트들을 추가로 예시하는 도 1의 전류 미러의 NPN 구현예의 전기 회로도를 제공한다.
도 3은 캐스코드 전류 미러의 NPN 구현예의 전기 회로도를 제공한다.
도 4는 본 개시의 일부 실시예들에 따른 세미-캐스코딩(semi-cascoding)의 단일 스테이지를 갖는 전류 미러 배열의 NPN 구현예의 전기 회로도를 제공한다.
도 5는 본 개시의 일부 실시예들에 따른 세미-캐스코딩의 단일 스테이지를 갖는 전류 미러 배열의 PNP 구현예의 전기 회로도를 제공한다.
도 6은 본 개시의 일부 실시예들에 따른 복수의 세미-캐스코딩 스테이지들을 갖는 전류 미러 배열의 NPN 구현예의 전기 회로도를 제공한다.
도 7은 본 개시의 일부 실시예들에 따른 복수의 세미-캐스코딩 스테이지들을 갖는 전류 미러 배열의 PNP 구현예의 전기 회로도를 제공한다.
도 8은 본 개시의 일부 실시예들에 따른, 세미-캐스코딩을 갖는 전류 미러 배열들이 구현될 수 있는 시스템의 개략적인 예시를 제공한다.
개괄
본 개시의 시스템들, 방법들 및 디바이스들은 각기 몇몇 혁신적인 측면들을 가지며, 이들 중 어떠한 것도 단독으로 본원에서 개시되는 희망되는 속성들의 전부를 책임지지 않는다. 본 명세서에서 설명되는 내용의 하나 이상의 구현예들의 세부사항들이 아래의 설명 및 첨부된 도면들에 기술된다.
본 개시의 일 측면에 있어서, 세미-캐스코딩을 갖는 전류 미러 배열들이 설명된다. 세미-캐스코딩을 갖는 전류 미러 배열들의 정확한 설계는 다수의 상이한 방식들로 실현될 수 있으며, 이들 전부가 본 개시의 범위 내에 속한다. 본 개시의 다양한 실시예들에 따른 설계 변형들 중 하나의 예에 있어서, 바이폴라(bipolar) 트랜지스터들(예를 들어, 여기에서 다양한 트랜지스터들은 NPN 또는 PNP 트랜지스터들일 수 있음), 전계-효과 트랜지스터(field-effect transistor; FET)들, 예를 들어, 금속-산화물 반도체(metal-oxide-semiconductor; MOS) 기술 트랜지스터들(예를 들어, 여기에서 다양한 트랜지스터들은 N-형 MOS(NMOS) 또는 P-형 MOS(PMOS) 트랜지스터들일 수 있음), 또는 하나 이상의 FET들 및 하나 이상의 바이폴라 트랜지스터들의 조합을 이용하기 위하여 세미-캐스코딩을 갖는 전류 미러 배열의 트랜지스터들의 각각에 대하여 개별적으로 선택이 이루어질 수 있다. 이를 고려하여, 다음의 설명에서, 트랜지스터들은 그들의 제 1, 제 2, 및 제 3 단자들을 참조하여 설명된다. 용어 트랜지스터의 "제 1 단자"는 트랜지스터가 바이폴라 트랜지스터인 경우에 베이스 단자를 또는 트랜지스터가 FET인 경우에 게이트 단자를 지칭하기 위해 사용되며, 용어 트랜지스터의 "제 2 단자"는 트랜지스터가 바이폴라 트랜지스터인 경우에 콜렉터 단자를 또는 트랜지스터가 FET인 경우에 드레인 단자를 지칭하기 위해 사용되고, 용어 트랜지스터의 "제 3 단자"는 트랜지스터가 바이폴라 트랜지스터인 경우에 에미터 단자를 또는 트랜지스터가 FET인 경우에 소스 단자를 지칭하기 위해 사용된다. 이러한 용어들은 주어진 기술의 트랜지스터가 N-형 트랜지스터(예를 들어, 트랜지스터가 바이폴라 트랜지스터인 경우에 NPN 트랜지스터 또는 트랜지스터가 FET인 경우에 NMOS 트랜지스터)인지 또는 P-형 트랜지스터(예를 들어, 트랜지스터가 바이폴라 트랜지스터인 경우에 PNP 트랜지스터 또는 트랜지스터가 FET인 경우에 PMOS 트랜지스터)인지 여부와 무관하게 동일하게 남아 있는다.
본 개시의 다양한 실시예들에 따른 설계 변형들 중 다른 예에 있어서, 어떠한 트랜지스터들이 N-형 트랜지스터들로서 구현되고(예를 들어, FET들로서 구현되는 트랜지스터들에 대한 NMOS 트랜지스터들 또는 바이폴라 트랜지스터들로서 구현되는 트랜지스터들에 대한 NPN 트랜지스터들) 그리고 어떠한 트랜지스터들이 P-형 트랜지스터들로서 구현되는지(예를 들어, FET들로서 구현되는 트랜지스터들에 대한 PMOS 트랜지스터들 또는 바이폴라 트랜지스터들로서 구현되는 트랜지스터들에 대한 PNP 트랜지스터들)에 대하여 세미-캐스코딩을 갖는 전류 미러 배열의 트랜지스터들의 각각에 대하여 개별적으로 선택이 이루어질 수 있다. 또 다른 예들에 있어서, 다양한 실시예들에 있어서, 어떠한 유형의 트랜지스터 아키텍처가 이용될지에 관하여 선택이 이루어질 수 있다. 예를 들어, FET들로서 구현되는 본원에서 설명되는 바와 같은 세미-캐스코딩을 갖는 전류 미러 배열들의 트랜지스터들 중 임의의 트랜지스터는 FinFET과 같은 비-평면 트랜지스터들 또는 트랜지스터들, 나노와이어 트랜지스터들 또는 나노리본 트랜지스터들일 수 있다. 세미-캐스코딩을 갖는 전류 미러 배열들의 일부 예시적인 구현예들이 도 4 내지 도 7에 도시된다. 그러나, 본원에서 제공되는 설명에 따른 세미-캐스코딩을 갖는 전류 미러 배열의 임의의 구현예가 본 개시의 범위 내에 속한다.
예시적인 배열은, 전류 미러 회로 및 본원에서 "세미-캐스코딩" 회로로 지칭되는 회로를 포함할 수 있다. 전류 미러 회로는 입력 트랜지스터(Q1) 및 출력 트랜지스터(Q2)를 포함할 수 있으며, 입력에서 입력 신호(예를 들어, 입력 전류 신호, IIN)를 수신하고 출력에서 미러링된 신호(예를 들어, 미러링된 전류 신호, IM)을 출력하도록 구성될 수 있고, 여기에서 IM=K*IIN이며, 여기에서 K는 0보다 더 큰 양수(이러한 값은 필수적이지는 않지만 정수일 수 있음)인 전류 이득이다. 바이폴라 구현 실시예들에 대하여, K의 값은 출력 트랜지스터(Q2)의 에미터의 면적 대 입력 트랜지스터(Q1)의 에미터의 면적의 비율을 나타낼 수 있다(예를 들어, 이와 동일하거나 또는 이에 기초할 수 있다). FET 구현 실시예들에 대하여, K의 값은 출력 트랜지스터(Q2)의 종횡비 대 입력 트랜지스터(Q1)의 종횡비의 비율을 나타낼 수 있으며, 여기에서 FET 트랜지스터의 종횡비는 그것의 채널 길이로 나눈 트랜지스터의 채널 폭으로서 정의될 수 있다. K가 0보다는 크지만 1보다는 작은 실시예들에 있어서, K의 인자를 곱하는 것은 전류를 감쇠시키는 것을 의미한다. K가 1보다 큰 실시예들에 있어서, K의 인자를 곱하는 것은 전류를 증가시키는 것 또는 이득을 얻는 것을 의미한다. 세미-캐스코딩 회로는 트랜지스터들(Q3 및 Q4), 및 2-단자 수동 네트워크(예를 들어, 저항기)를 포함할 수 있다. 트랜지스터들(Q3 및 Q4)의 각각은 트랜지스터들(Q3 및 Q4)이 바이폴라 트랜지스터들인 경우에 공통-베이스 구성일 수 있거나, 또는 트랜지스터들(Q3 및 Q4)이 FET들인 경우에 공통-게이트 구성일 수 있다. 트랜지스터(Q3)는 출력 트랜지스터(Q2)에 결합되고 이와 캐스코드를 형성할 수 있다. 트랜지스터(Q4)는 트랜지스터(Q3)에 결합될 수 있다. 트랜지스터(Q3)의 베이스/게이트는 바이어스 전압(Verf)에 결합될 수 있으며, 트랜지스터(Q4)의 베이스/게이트는 2-단자 수동 네트워크를 통해 바이어스 전압(Verf1)에 결합될 수 있다. 이러한 전류 미러 배열로부터의 출력 전류의 비선형성은, 2-단자 수동 네트워크의 적절한 임피던스를 선택함으로써 그리고 트랜지스터들(Q3 및 Q4)에 대한 적절한 바이어스 전압들(Verf 및 Vref1)을 선택함으로써 감소될 수 있다. 예를 들어, 2-단자 수동 네트워크의 임피던스는, 트랜지스터(Q4)의 베이스/게이트 단자 전압 스윙(swing)이 관심이 있는 주파수에서의 출력 스윙의 실질적으로 절반이 되도록 선택될 수 있다. 반면, 바이어스 전압들(Vref 및 Vref1)은, 바이어스/게이트 단자와 트랜지스터(Q3)의 출력 사이의 대기 전압(quiescent voltage)이 바이어스/게이트 단자와 트랜지스터(Q4)의 출력 사이의 대기 전압과 실질적으로 동일하게 되도록 선택될 수 있다.
용어 "세미-캐스코딩"은, 트랜지스터들(Q3 및 Q4)의 회로, 및 2-단자 수동 네트워크, 특히, 2-단자 수동 네트워크를 통해 바이어스 전압(Vref1)에 결합된 트랜지스터(Q4)를 포함하는 회로의 부분이 캐스코드 디바이스를 갖는 것과 임의의 캐스코드 디바이스들을 갖지 않는 것 사이에 있는 것으로 보일 수 있다는 사실을 반영하기 위해 본 개시에서 사용되도록 선택된 용어이다. 전형적으로, 2개의 트랜지스터들(여기에서 하나의 트랜지스터는 캐스코딩된 트랜지스터이며 다른 트랜지스터는 캐스코딩 트랜지스터임)을 가지고 캐스코딩 디바이스를 구현하기 위하여, 전압 소스가 캐스코딩 트랜지스터의 베이스/게이트 단자에 직접적으로 적용된다(즉, 캐스코딩 트랜지스터의 베이스/게이트 전압은 일정하다). 이처럼, 캐스코딩 트랜지스터의 에미터/소스 단자 전압 및 결과적으로 캐스코딩된 트랜지스터의 콜렉터/드레인 단자 전압이 일정하게 유지될 수 있다. 이와 대조적으로, 본원에서 설명되는 트랜지스터(Q4)의 베이스/게이트 전압은 전류 미러 배열의 출력에서의 신호에 기초하여(즉, 이에 의존하는 변화들에 기초하여) 위아래로 움직이도록 허용된다. 그 후에, 캐스코딩 트랜지스터의 에미터/소스 전압이 또한 출력 신호에 따라 변화한다. 따라서, 제안된 배열은 캐스코드 디바이스를 갖는 것(즉, 캐스코딩 트랜지스터에서 일정한 베이스/게이트 전압을 갖는 것)과 임의의 캐스코드 디바이스를 갖지 않는 것(즉, 베이스/게이트 전압, 및 그에 따라, 캐스코딩 트랜지스터의 에미터/소스 전압이 출력 신호에 따라 움직이는 것) 사이에 있다. 이에 따라, 그것의 베이스/게이트 단자에 결합된 직렬 2-단자 수동 네트워크를 갖는 트랜지스터(Q4)는 본 개시에서 "세미-캐스코드 스테이지"로서 지칭될 수 있다. 추가적인 실시예들에 있어서, 전류 미러 배열은, 예를 들어, 도 6 및 도 7에 예시된 바와 같이, 복수의 이러한 세미-캐스코드 스테이지들을 포함할 수 있다.
당업자에 의해 이해될 바와 같이, 본 개시의 측면들, 특히, 본원에서 설명되는 바와 같은 세미-캐스코딩을 갖는 전류 미러 배열들의 측면들은 다양한 방식들로 - 예를 들어, 방법으로서 또는 시스템으로서 구현될 수 있다. 다음의 상세한 설명은 특정한 특정 실시예들의 다양한 설명들을 제공한다. 그러나, 본원에서 설명되는 혁신들은 다수의 상이한 방식들로, 예를 들어, 청구항들 또는 선택된 예들에 의해 정의되고 커버되는 바와 같이 구현될 수 있다. 예를 들어, 설명들 중 일부가 본원에서 바이폴라(예를 들어, NPN 또는 PNP 구현예들) 또는 전계-효과(예를 들어, NMOS 또는 PMOS 구현예들) 트랜지스터들에 대하여 제공되지만, 본원에서 설명되는 전류 미러 배열들의 추가적인 실시예들은 바이폴라 트랜지스터들 및 FET들의 임의의 조합을 포함할 수 있다.
다음의 설명에서, 동일한 참조 번호들이 동일하거나 또는 기능적으로 유사한 엘리먼트들을 나타낼 수 있는 도면들에 대한 참조가 이루어진다. 도면들에 예시된 엘리먼트들이 반드시 축적이 맞춰져야 하는 것은 아님이 이해될 것이다. 또한, 특정 실시예들이 도면에 예시된 것보다 더 많은 엘리먼트들을 포함하거나 및/또는 도면에 예시된 엘리먼트들의 서브세트를 포함할 수 있다는 것이 이해될 것이다. 추가로, 일부 실시예들은 2개 이상의 도면들로부터의 특징들의 임의의 적절한 조합을 통합할 수 있다.
본원에서 제공되는 다수의 예들을 가지고, 2개, 3개, 4개, 또는 그 이상의 전기적 컴포넌트들에 관한 상호작용이 설명될 것이다. 그러나, 이는 오로지 명료성 및 예시를 위한 목적으로 이루어진다. 본원에서 설명되는 디바이스들 및 시스템들이 임의의 적절한 방식으로 통합될 수 있다는 것이 이해되어야 한다. 유사한 설계 대안예들과 함께, 본 도면들의 예시된 컴포넌트들, 모듈들, 및 엘리먼트들 중 임의의 것이 다양하고 가능한 구성들로 조합될 수 있으며, 이들 전부가 본 개시의 광범위한 범위 내에 속한다는 것이 명백하다. 특정 경우들에 있어서, 제한된 수의 전기적 엘리먼트들만을 참조함으로써 흐름들의 주어진 세트의 기능들 중 하나 이상을 설명하는 것이 더 용이할 수 있다. 본 도면들 및 그것의 교시들의 전기적 회로들은 용이하게 확장될 수 있으며, 더 복잡하거나 또는 정교한 배열들 및 구성들뿐만 아니라 많은 수의 컴포넌트들을 수용할 수 있다는 것이 이해되어야 한다. 따라서, 제공되는 예들은, 잠재적으로 무수한 다른 아키텍처들에 적용되기 때문에 전기적 회로들의 광범위한 교시들을 금지하거나 또는 범위를 제한하지 않아야 한다.
설명은 "일 실시예에 있어서" 또는 "실시예들에 있어서"라는 구절을 사용할 수 있으며, 이들은 각기 동일하거나 또는 상이한 실시예들 중 하나 이상을 나타낼 수 있다. 달리 지정되지 않는 한, 일반적인 객체를 설명하기 위한 형용사들 "제 1", "제 2", 및 "제 3" 등은 단지 유사한 물체들의 상이한 사례들이 언급된다는 것을 나타내며, 그렇게 설명된 물체들이 시간적으로, 공간적으로, 랭크로 또는 임의의 다른 방식으로 주어진 시퀀스로 존재해야 한다는 것을 의미하도록 의도되지 않는다. 예시적인 실시예들의 다양한 측면들은 그들의 작업의 내용을 당해 기술분야의 다른 당업자들에게 전달하기 위해 당업자들에 의해 일반적으로 이용되는 용어들을 사용하여 설명된다. 예를 들어, 용어 "연결된"은 임의의 중간 디바이스들/컴포넌트들 없이 연결된 사물들 사이의 직접 전기적 연결을 의미하며, 반면 용어 "결합된"은 연결된 사물들 사이의 직접 전기적 연결 또는 하나 이상의 수동 또는 능동 중간 디바이스들/컴포넌트들을 통한 간접 전기적 연결을 의미한다. 다른 예에 있어서, 용어 "회로"는, 희망되는 기능을 제공하기 위해 서로 협동하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. 사용되는 경우, 용어 "실질적으로", "대략", "약" 등은 일반적으로, 본원에서 설명되는 바와 같은 또는 당업계에서 알려진 특정 값의 맥락에 기초하여, 목표 값의 +/- 20% 이내에 있는 것, 예를 들어 목표 값의 +/- 10% 이내에 있는 것을 지칭하기 위해 사용될 수 있다. 본 개시의 목적들을 위하여, 구절 "A 및/또는 B" 또는 표기 "A/B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시의 목적들을 위하여, 구절 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다. 용어 "사이"는, 측정 범위들을 참조하여 사용될 때, 측정 범위들의 말단들을 포괄한다. 본원에서 사용되는 바와 같은, 표기 "A/B/C"는 (A, B, 및/또는 C)를 의미한다.
전류 미러들의 기초들
본원에서 제안되는 세미-캐스코딩을 갖는 전류 미러 배열들을 예시하는 목적들을 위하여, 먼저, 전류가 미러링될 때 작용하게 될 수 있는 현상들을 이해하는 것이 유용할 수 있다. 다음의 기초 정보는, 본 개시가 적절하게 설명될 수 있는 기초로서 보일 수 있다. 이러한 정보는 오로지 설명의 목적들만을 위해 제공되며, 따라서, 어떠한 방식으로도 본 개시의 광범위한 범위 및 그것의 잠재적인 애플리케이션을 제한하도록 해석되지 않아야 한다.
도 1은, 종래 기술에서 알려진 바와 같은, 전류 이득 K를 갖는 전류 미러(100)의 간단한 단일-종단형 NPN 바이폴라 트랜지스터 구현예의 전기 회로도를 제공한다. 도 1에 도시된 바와 같이, 전류 미러(100)는 제 1 트랜지스터(Q1)("입력 트랜지스터"로 지칭될 수 있음) 및 제 2 트랜지스터(Q2)("출력 트랜지스터"로 지칭될 수 있음)를 포함할 수 있다. 입력 전류(102)(IIN)(즉, 출력 전류(108)를 생성하기 위하여 전류 미러(100)의 출력에서 미러링될 전류)가 입력 전류 소스(104)에 의해 제공될 수 있다. 전류 미러(100)는 먼저, 트랜지스터(Q1)의 콜렉터 단자(110)(또는, 간단히, "콜렉터"(110))에서의 전류를 입력 전류(102)와 동일하게 되도록 강제하기 위하여 트랜지스터(Q1)를 피드백으로 위치시킴으로써 노드(106)(노드 N1)에서의 제어 전압(전압 VN1)을 생성할 수 있다. 트랜지스터(Q1)의 에미터 단자(112)(또는, 간단히, "에미터"(112))는 도 1에 도시된 바와 같이 접지에 연결될 수 있다. 트랜지스터(Q1)의 베이스 단자(114)(또는, 간단히, "베이스"(114))는 트랜지스터(Q2)의 베이스(124)에 결합될 수 있다. 출력 트랜지스터(Q2)의 베이스(124)는 전압 VN1으로 구동되어 출력 전류(108)를 생성하기 위한 입력 전류 정보를 운반할 수 있다. 도 1은 또한 트랜지스터(Q2)의 콜렉터(120) 및 트랜지스터(Q2)의 에미터(122)를 나타내며, 여기에서 에미터(122)는 접지에 결합될 수 있고 출력 전류(108)는 도 1에 도시된 바와 같이 콜렉터(120)의 전류이다. 트랜지스터(Q2)의 에미터 면적이 트랜지스터(Q1)의 에미터 면적보다 K 배 더 클 때, 출력 전류(108)(IO)는 K · IIN과 동일할 수 있다.
바이폴라 트랜지스터 콜렉터 전류의 간략화된 모델이 다음과 같이 주어진다:
여기에서 IC, A, IS, VBE 및 Vt는 각기 콜렉터 전류, 에미터 면적, 단위 면적 포화 전류, 베이스-에미터 전압 및 열적 전압이다. 콜렉터 전류(IC) 대 베이스-에미터 전압(VBE), 또는 등가 입력 전류(IIN)와 VN1 사이의 관계가 매우 비선형적이지만, 입력-출력 전류 미러링 관계는 선형적이며, 즉, IO = K · IIN이다.
이상에서 주어진 기초 분석은 높은 동작 주파수들에서 전류 미러들의 성능 열화를 이해하는데 있어서 다수의 단점들을 갖는다. 도 2는 전류 미러(200)의 NPN 구현예의 전기 회로도를 제공한다. 전류 미러(200)는, 이것이 추가적으로 높은 동작 주파수들에 대하여 관련 기생 컴포넌트들을 예시한다는 점을 제외하면, 도 1의 전류 미러 회로(100)와 실질적으로 동일하다. 다시 말해서, 도 2는, 회로(100)의 대역폭 및 선형성을 열화시킬 수 있는 중요한 기생 디바이스들을 예시한다. 본 도면들에 도시되고 본원에서 논의되는 기생 컴포넌트들은 회로 내에 고의로 제조되는 것이 아닌 컴포넌트들을 지칭하는 것이 아니라, 회로에 의해 나타날 수 있는 우연한 효과들 또는 거동의 전기적 회로도 표현들을 지칭한다는 것이 이해될 것이다.
도 1에 도시된 참조 번호들을 갖는 도 2의 엘리먼트들은 도 1에 대하여 설명된 것들과 동일하거나 또는 유사한 엘리먼트들을 예시하도록 의도되며, 따라서, 간결함을 위하여, 그들의 설명들이 반복되지 않는다. 이는 본 개시의 다른 도면들에도 적용될 수 있다 - 하나의 도면을 참조하여 설명된 참조 번호들을 갖는 엘리먼트들은 다른 도면에 도시된 동일한 참조 번호들을 갖는 엘리먼트들과 동일하거나 또는 유사할 수 있으며, 따라서 하나의 도면에 대하여 제공된 설명들이 다른 도면에 적용되고, 반복될 필요가 없다.
전류 미러(200)는, 이들의 각각이 도 2에 도시된 바와 같이 결합된, 기생 커패시턴스(capacitance)(216), 기생 커패시턴스(218), 기생 커패시턴스(220), 기생 커패시턴스(228), 및 저항(224)(이는 전류 미러의 출력 전류를 전압으로 변환하기 위해 사용될 수 있음) 중 하나 이상에 의해 영향을 받을 수 있다.
기생 커패시턴스(216)는 노드(106)와 연관된 모든 라우팅(routing) 기생 커패시턴스, 104 입력 전류 소스 로딩(loading) 노드(106)의 기생 커패시턴스뿐만 아니라, 트랜지스터들(Q1 및 Q2)의 콜렉터-기판 커패시턴스 및 외부 베이스 단자 기생 커패시터들을 나타낼 수 있다. 최신 SOI 프로세스 기반 바이폴라 트랜지스터 콜렉터-기판 커패시터가 상대적으로 작으며, 선형적으로 취급될 수 있다는 것을 유의해야 한다. 기생 커패시턴스(218)는 트랜지스터(Q1)의 진성(intrinsic) 베이스-에미터 포워드-바이어스 확산 커패시턴스를 나타낼 수 있다. 기생 커패시턴스(220)는 트랜지스터(Q2)의 진성 베이스-에미터 포워드-바이어스 확산 커패시턴스를 나타낼 수 있다(그리고, 트랜지스터(Q2)의 에미터 면적이 트랜지스터(Q1)의 에미터 면적보다 K 배 더 큰 경우, 기생 커패시턴스(218)보다 K배 더 클 수 있다). 기생 커패시턴스(228)는 트랜지스터(Q2)의 진성 베이스-콜렉터 접합 기생 커패시턴스를 나타낼 수 있다. 저항(224)은 전류 미러(100/200)의 출력 저항(RO)을 나타낼 수 있다.
본 개시의 발명자들은, 도 2의 회로의 분석으로부터 보일 수 있는 바와 같이, 전류 미러의 대역폭 및/또는 선형성을 열화시키는 3개의 별개의 메커니즘들이 바이폴라 트랜지스터 구현예들에 대하여 식별될 수 있다는 것을 인식하였다. 하나는 기생 커패시터들에 기인하는 대역폭 열화이다. 다른 하나는, 진성 베이스-콜렉터 접합 기생 커패시턴스(예를 들어, 도 2에 도시된 기생 커패시턴스(228))의 비선형성에 기인하는 선형성 열화이다. 제 3 메커니즘은 선형 기생 커패시턴스(216)에 기인하는 선형성 열화이다.
마찬가지로, 다수의 선형성 열화 메커니즘들이 전류 미러 회로들의 FET 구현예들에 대하여 식별될 수 있다. FET 구현예들에 대한 하나의 열화 메커니즘은 바이폴라 구현예들과 유사한 기생 커패시터들에 기인하는 대역폭 열화이다. 다른 하나는 노드(106) 상의 선형 정전용량성 부하에 기인하는 선형성 열화이다. 제 3 메커니즘은 게이트-드레인 커패시턴스(CGD)에 기인하는 선형성 열화이다.
본 발명자들은 추가로, 이러한 열화 메커니즘들 중 적어도 일부를 개선하는 것이 선형 광대역 전류 미러들을 설계하는 것과 관련하여 개선을 제공할 수 있다는 것을 인식하였다.
전류 미러 배열 캐스코드 디바이스
일반적으로, 이상에서 설명된 문제점들 중 하나 이상을 개선하기 위하여 상이한 기술들이 구현될 수 있으며, 여기에서, 예를 들어, 복잡성과 성능의 트레이드에서, 일부 트레이드오프들이 이루어져야만 할 수 있다. 본 개시의 실시예들은, 이상에서 설명된 출력 트랜지스터(Q2)의 베이스-콜렉터 접합 기생 커패시턴스에 관한 비선형성을 해결하는 것을 목적으로 한다. 비선형 베이스-콜렉터 접합 기생 커패시턴스는 광대역 설계들에 대하여 일반적인 전류 미러의 출력에서의 큰 대기 전류에 기인하여 상당히 클 수 있다. 베이스-콜렉터 접합 기생 커패시턴스는 출력 신호 스윙을 출력 노드에서의 비선형 전류로 변환하고 전류 미러의 다이오드 측을 로딩할 수 있으며, 따라서 전체 선형성을 열화시킬 뿐만 아니라 밀러 효과(miller effect)에 기인하여 전류 미러 대역폭을 또한 감소시킨다. 본 개시의 실시예들은, 하나 이상의 세미-캐스코드 스테이지들을 갖는 세미-캐스코딩을 구현하는 것이 베이스-콜렉터 접합 기생 커패시턴스와 관련된 비선형성을 감소시키는 것에 대하여 개선을 제공할 수 있다는 인식에 기초한다.
고-주파수 애플리케이션들에 대하여, 캐스코딩 기술은 주로 회로의 입력 측을 그것의 출력에서의 큰 스윙에 의해 초래되는 신호 외란(disturbance)으로부터 분리하기 위해 사용된다. 이러한 기술은, 미러의 대역폭뿐만 아니라 그것의 선형성을 열화시키도록 노드(106)를 로딩하는 밀러 효과를 효과적으로 제거할 수 있다. 캐스코딩 기술의 일 예가 도 3에 도시되며, 이는 "캐스코드 전류 미러"(300)로서 지칭될 수 있는 전류 미러 배열(300)의 NPN 구현예의 전기 회로도를 제공한다. 도 3은 도 1에 도시된 것과 유사한 트랜지스터들(Q1 및 Q2)에 의해 형성된 전류 미러를 예시한다. 도 3은 추가로, 도 2에 도시된 것과 유사한 저항(224)뿐만 아니라 트랜지스터(Q2)와 연관된 진성 베이스-콜렉터 접합 기생 커패시턴스(228)를 예시한다. 도 2의 다른 기생 커패시턴스들은 도 3에 도시되지 않으며, 이는 지금 초점이 베이스-콜렉터 접합 기생 커패시턴스에 맞춰져 있기 때문이다.
도 3에 도시된 바와 같이, 트랜지스터들(Q1 및 Q2)에 의해 형성된 전류 미러에 더하여, 캐스코드 전류 미러(300)는 트랜지스터(Q3)를 더 포함한다. 트랜지스터들(Q1 및 Q2)과 유사하게, 트랜지스터(Q3)는 콜렉터(330), 에미터(332), 및 베이스(334)를 갖는 NPN 트랜지스터일 수 있다. 트랜지스터(Q3)의 에미터(332)는 트랜지스터(Q2)의 콜렉터(120)에 결합될 수 있다. 트랜지스터(Q3)의 콜렉터(330)는 출력 저항(224)에 또는 출력 전류(108)에 결합될 수 있다. 트랜지스터(Q3)의 베이스(334)는 기준 전압(Vref)에 결합될 수 있다. 트랜지스터(Q3)는 트랜지스터(Q2)의 콜렉터 노드 전압을 실질적으로 일정하게 홀딩하기 위하여, 또는 달리 말하면, 트랜지스터(Q2) 콜렉터 단자로부터 보이는 등가 임피던스를 출력 저항(224)의 등가 임피던스보다는 1/gm3과 동일하게 만들기 위하여 사용될 수 있다. 도 3은 추가로 트랜지스터(Q3)와 연관된 기생 커패시턴스(328)를 예시하며, 이는 커패시턴스(228)와 유사하게 진성 베이스-콜렉터 접합 커패시턴스이다. 따라서, 캐스코드 전류 미러(300)는, 각기 도 3에 도시된 트랜지스터들(Q2 및 Q3)과 연관된 2개의 진성 베이스-콜렉터 접합 커패시턴스들을 포함할 수 있다. 캐스코드 전류 미러(300)에 있어서, 트랜지스터(Q1)의 진성 베이스-콜렉터 접합 커패시턴스를 통한 비선형 전류는, 이러한 트랜지스터의 진성 베이스-콜렉터 접합 커패시턴스에 걸친 신호 스윙이 실질적으로 0과 동일하기 때문에 도시되지 않는다.
캐스코드 전류 미러(300)가 밀러 효과의 완화에 관한 개선을 제공할 수 있지만, 이것은 트랜지스터(Q3)의 비선형 리버스-바이어싱된 커패시턴스(328)에 의해 출력 전류로 주입되는 비선형 전류를 개선하지 않는다. 이러한 비선형 전류는 달성가능한 선형성을 제한할 수 있으며, 특히, 커패시턴스(228 및 328) 및 출력 스윙이 클 때, (예를 들어, 아날로그-대-디지털 컨버터(ADC)에 대한 구동 신호들로서 역할하기 위한) 고-주파수 신호들이 생성될 필요가 있는 애플리케이션들에 대하여 그러할 수 있다.
세미-캐스코딩을 갖는 예시적인 전류 미러 배열들
트랜지스터들(Q2 및 Q3)과 연관된, 진성 베이스-콜렉터 접합 커패시턴스들(228 및 328)에 기인하는 출력에서의 비선형 전류를 감소시키기 위하여, 본 개시의 실시예들은 도 3에 도시된 배열에 하나 이상의 세미-캐스코딩 스테이지들을 추가하는 것을 제안한다. 특히, 본원에서 설명되는 세미-캐스코딩 배열들은, 이러한 커패시턴스들에 걸친 신호 스윙을 효과적을 감소시킴으로써(예를 들어, 도 4에 도시된, 트랜지스터들(Q3 및 Q4)의 베이스와 콜렉터 사이의 신호 스윙을 효과적으로 감소시킴으로써) 베이스-콜렉터 접합 커패시턴스 비-선형 전류를 감소시키는 것을 목적으로 한다. 전류 미러 배열들의 출력 노드 상의 스윙이 블록 규격들에 의해 설정되기 때문에, 베이스-콜렉터 접합 커패시턴스들(예를 들어, 도 4에 도시된, 428 및 328)에 걸쳐 신호 스윙을 감소시키기 위한 유일한 실행가능 방법은 개별적인 베이스 단자들이 출력 노드 상의 스윙에 따라 스윙하게끔 하는 것이다. 이의 제 1 예가 도 4에 도시되며, 이는 본 개시의 일부 실시예들에 따른 세미-캐스코딩의 단일 스테이지를 갖는 전류 미러 배열(400)의 NPN 구현예의 전기 회로도를 제공한다.
전류 미러 배열(400)은 도 3에 도시된 엘리먼트들 전부를 포함하며, 이들의 설명은 간결함을 위하여 여기에서 반복되지 않는다(도 4는 추가로 회로에 대한 포지티브 공급부를 참조 번호 480으로 라벨링하고, 회로에 대한 네거티브 공급부, 예를 들어, 접지 전위를 참조 번호 482로 라벨링한다). 이에 더하여, 전류 미러 배열(400)은 트랜지스터(Q3)의 콜렉터 단자(330)에 결합된 그것의 에미터 단자(442)를 가지며 저항기(450)를 통해 바이어스 전압(Vref1)에 결합된 그것의 베이스 단자(444)를 갖는 트랜지스터(Q4)를 더 포함한다(예를 들어, 베이스 단자(444)는 저항기(450)의 제 1 단자에 결합될 수 있으며, 바이어스 전압(Vref1)은 저항기(450)의 제 2 단자에 결합될 수 있다).
저항기(450)는, 일반적으로, 임의의 다른 2-단자 수동 네트워크일 수 있는 것의 예시적인 표현이다. 따라서, 저항기(450)가 도 4에 도시되었지만, 일반적으로, 전류 미러 배열(400)은, 저항기들, 커패시터들, 및 인덕터들과 같은 하나 이상의 수동 컴포넌트들을 포함할 수 있는 임의의 다른 2-단자 수동 네트워크(450)를 포함할 수 있다. 일부 실시예들에 있어서, 2-단자 수동 네트워크(450)로서 저항기를 사용하는 것이 감소된 복잡성과 관련하여 유익할 수 있다. 다른 실시예들에 있어서, 2-단자 수동 네트워크(450)는, 전류 미러 배열(400)의 선형 동작 주파수 대역을 추가로 확장하기 위하여 트랜지스터(Q4)의 베이스 단자(444)에서 단순한 저항기가 아니라 복합 임피던스를 포함할 수 있다.
도 4는, 트랜지스터(Q4)의 콜렉터 단자(440)가 전류 미러 배열(400)의 출력(108)에 결합될 수 있다는 것을 추가로 예시하며, 트랜지스터(Q4)와 연관될 수 있는 기상 베이스-콜렉터 접합 커패시턴스(428)를 추가로 도시한다.
트랜지스터들(Q3, Q4), 및 2-단자 수동 네트워크(450)는 함께 "세미-캐스코딩 배열"로서 보일 수 있으며, 여기에서 트랜지스터(Q4) 및 2-단자 수동 네트워크(450)는 세미-캐스코딩 배열의 단일 스테이지이다. 세미-캐스코딩 배열을 갖는 전류 미러 배열(400)은 다음과 같이 동작할 수 있다.
전류 미러 배열(400)은, 베이스 단자(444) 상의 전압이 전류 미러 배열(400)의 출력에서의 전압(예를 들어, 저항기(224)에서의 전압)에 따라 스윙하게끔 하는 것에 의해 기생 커패시터(428)에 걸친 신호 스윙을 효과적으로 감소시킴으로써 베이스-콜렉터 접합 기생 커패시턴스들에 기인하는 비선형 전류를 감소시킨다.
도 4에 도시된 배열에 있어서, 트랜지스터(Q2)는 캐스코딩된 트랜지스터이며, 트랜지스터(Q3)는 캐스코딩 트랜지스터이고, 따라서 캐스코드를 형성한다. 공통-에미터 구성인 트랜지스터(Q2) 및 공통-베이스 구성인 트랜지스터(Q3)를 가짐으로써, 트랜지스터(Q3)의 바이어스 단자(334)에 결합된 바이어스 전압(Vref)를 이용하면, 트랜지스터(Q3)는 트랜지스터(Q2)의 콜렉터 단자(120) 상의 전압을 실질적으로 일정하게 홀딩할 수 있으며, 그럼으로써 이상에서 설명된 밀러 효과를 감소시키거나 또는 제거하는 것에 관한 개선들을 제공한다.
바이어스 전압들(Vref 및 Vref1)은, 트랜지스터들(Q3 및 Q4)의 대기 베이스-콜렉터 전압들이 실질적으로 동일하게 되도록 선택될 수 있다. 이러한 바이어스 전압들(Vref 및 Vref1)을 제공하는 것은, 트랜지스터들(Q3 및 Q4)의 베이스-콜렉터 커패시턴스들(328 및 428)이 실질적으로 동일함을 보장하는 것을 도울 수 있다.
2-단자 수동 네트워크(450)의 임피던스는, 트랜지스터(Q4)의 베이스 단자 전압 스윙이 관심이 있는 주파수에서의 출력 스윙의 절반과 실질적으로 동일하게 되도록 선택될 수 있다. 트랜지스터(Q4)의 에미터 단자(442)에서의 전압이 그것의 베이스 전압을 따를 것이기 때문에, 동일한 신호(즉, 출력 스윙의 실질적으로 절반)가 트랜지스터(Q3)의 콜렉터 단자(330)에서 나타난다.
이러한 구성에서 베이스-콜렉터 커패시터들(428 및 328)에 걸친 신호 스윙은 도 3에 도시된 캐스코드 전류 미러(300)에서의 신호 스윙의 절반이다. 따라서, 개별적인 3-차 비선형 전류는 8 배만큼 감소한다. 비선형 베이스-콜렉터 접합 커패시턴스의 총 양은 도 3에 도시된 캐스코드 전류 미러(300)에 비하여 도 4의 전류 미러 배열(400)에서 2 배가 된다(이는, 이제 트랜지스터(Q4)가 트랜지스터(Q3)의 베이스-콜렉터 접합 커패시턴스(328)에 더하여, 마찬가지로 베이스-콜렉터 접합 커패시턴스(428)에 기여하기 때문이다). 따라서, 전체적으로, 도 4의 전류 미러 배열(400) 내의 베이스-콜렉터 기생 커패시터들에 기인하는 총 3차 비선형 전류는 단지 도 3에 도시된 캐스코드 전류 미러(300)에 비하여 4 배만큼만 감소될 수 있다. 그러나, 4의 인자는 여전히 선형성에 관하여 상당한 개선을 제공한다.
이상에서 제공된 설명들은, 트랜지스터들(Q3 및 Q4)의 베이스-콜렉터 접합 기생 커패시턴들이 동일하다고 가정하였다. 그러나, 본원에서 설명되는 세미-캐스코딩은 여전히 유효하며, 심지어, 예를 들어, 헤드룸(headroom) 고려사항들 때문에 이러한 2개의 베이스-콜렉터 커패시터들이 동일하지 않은 경우에도 출력에서 베이스-콜렉터 접합 기생 커패시턴스에 기인하는 총 3차 비선형 전류를 감소시킨다. 이러한 경우에 있어서, 2-단자 수동 네트워크(450)의 임피던스는 그에 따라서 변화될 수 있지만, 여전히, 트랜지스터(Q4)의 결과적인 베이스 단자 전압 스윙이 관심이 있는 주파수에서의 출력 비선형 왜곡을 실질적으로 소거(cancel)하도록 선택될 수 있다.
전류 미러 배열(400)을 요약하면, 배열은 전류 미러 회로의 입력에서의 입력 트랜지스터(Q1) 및 전류 미러 회로의 출력에서의 출력 트랜지스터(Q2)에 의해 형성된 전류 미러 회로를 포함한다. 배열(400)은, 트랜지스터들(Q3 및 Q4), 및 2-단자 수동 네트워크(450)를 포함하는 세미-캐스코딩 배열을 더 포함한다. 트랜지스터(Q2)는 공통-에미터 구성이며, 반면 트랜지스터(Q3) 및 트랜지스터(Q4)의 각각은 공통-베이스 구성이다. 트랜지스터(Q2)의 출력은 트랜지스터(Q3)의 입력에 결합되며, 트랜지스터(Q3)의 출력은 트랜지스터(Q4)의 입력에 결합되고, 트랜지스터(Q4)의 출력은 전류 미러 배열의 출력에 결합된다. 추가로, 트랜지스터(Q3)의 베이스 단자는 바이어스 전압(Vref)에 결합되며, 트랜지스터(Q4)의 베이스 단자는 2-단자 수동 네트워크의 제 1 단자에 결합되고, 2-단자 수동 네트워크의 제 2 단자는 바이어스 전압(Vref1)에 결합된다. 바이어스 전압(Vref) 및 바이어스 전압(Vref1)은, 트랜지스터(Q3)의 베이스 단자와 출력 사이의 대기 전압이 트랜지스터(Q4)의 베이스 단자와 출력 사이의 대기 전압과 실질적으로 동일하게 되도록 선택될 수 있다. 2-단자 수동 네트워크(450)의 임피던스는, 트랜지스터(Q4)의 베이스 단자에서의 전압 스윙이 전류 미러 배열(400)의 입력(여기에서 전류 미러 배열(400)의 입력은, 예를 들어, 트랜지스터(Q1)의 콜렉터 단자일 수 있음)에 제공될 입력 신호에 대하여 관심이 있는 주어진 주파수에서 전류 미러 배열(400)의 출력(여기에서 전류 미러 배열(400)의 출력은, 예를 들어, 트랜지스터(Q4)의 콜렉터 단자일 수 있음)에서의 전압 스윙의 절반과 실질적으로 동일하게 되도록 하는 것일 수 있다. 이러한 방식으로, 트랜지스터들(Q3 및 Q4)은, 관심이 있는 주어진 주파수에서, 트랜지스터(Q4)의 베이스 단자에서의 전압 및 트랜지스터(Q3)의 콜렉터 단자에서의 전압이 전류 미러 배열(400)의 출력에서의 전압의 변화와 함께 대응하여 변화하도록 구성된다.
이상에서 제공된 세미-캐스코딩의 단일 스테이지를 갖는 전류 미러 배열의 설명들이 트랜지스터들(Q1-Q4)의 NPN 구현예(즉, 여기에서 트랜지스터들(Q1-Q4) 전부가 NPN 트랜지스터들로서 구현됨)를 언급하지만, 다른 실시예들에 있어서, 전류 미러 배열(400)의 트랜지스터들(Q1-Q4)은 PNP 트랜지스터들로서 구현될 수 있다. 도 5는 본 개시의 일부 실시예들에 따른 세미-캐스코딩의 단일 스테이지를 갖는 전류 미러 배열(500)의 PNP 구현예의 전기 회로도를 제공한다. 전류 미러 배열(500)은, 전류 미러 배열(400)의 각각의 NPN 트랜지스터들이 전류 미러 배열(500)에서 PNP 트랜지스터로 대체되며, 포지티브 및 네거티브 공급부들(480, 482)이 스왑된다는 점을 제외하면 전류 미러 배열(400)과 실질적으로 유사하다. 이러한 구성에 있어서, 도 4를 참조하여 제공된 설명들은, NPN 및 PNP 트랜지스터들이 스왑되고, 공급 및 전류 방향들이 역전된다는 점을 제외하면 전류 미러 배열(500)에 적용될 수 있다. "제 1/베이스 단자들", "제 2/콜렉터 단자들", 및 "제 3/에미터 단자들"과 같은 지정들은 동일하게 남아 있는다. 간결함을 위하여, 도 5의 상세한 설명이 이상에서 식별된 변화들을 제외하면 도 4의 상세한 설명과 실질적으로 유사하기 때문에, 도 5의 상세한 설명이 제공되지 않는다.
이상에서 설명된 세미-캐스코딩 접근 방식을 M2의 인자만큼 출력에서의 총 3차 비선형 전류를 추가로 감소시키기 위한 캐스코딩 M 스테이지들로 일반화하는 것이 가능하다.
도 6은 본 개시의 일부 실시예들에 따른 복수의 세미-캐스코딩 스테이지들을 갖는 전류 미러 배열(600)의 NPN 구현예의 전기 회로도를 제공한다.
전류 미러 배열(600)은 도 4에 도시된 모든 엘리먼트들을 포함하며, 이들의 설명은 간결함을 위하여 여기에서 반복되지 않는다. 단지 트랜지스터(Q4) 및 2-단자 수동 네트워크(450)의 단일 세미-캐스코딩 스테이지만을 포함하는 도 4의 배열과는 대조적으로, 전류 미러 배열(600)은 M개의 이러한 세미-캐스코딩 스테이지들을 포함하며, 여기에서 M는 1보다 더 큰 임의의 정수일 수 있다. 전류 미러 배열(600)의 제 1 세미-캐스코딩 스테이지는 트랜지스터(Q4)및 2-단자 수동 네트워크(450)를 포함한다. 그러면, 도 6은, 추가적인 세미-캐스코딩 스테이지들이 거기에 포함될 수 있으며, 이들의 각각은 제 1 세미-캐스코딩 스테이지들과 실질적으로 유사하다는 것을 예시하는, 각기 3개의 점들의 2개의 컬럼들을 예시한다. 도 6은, 트랜지스터(QM+3) 및 2-단자 수동 네트워크(650)를 포함하는 마지막 제 M 세미-캐스코딩 스테이지를 추가로 예시한다. 제 M 세미-캐스코딩 스테이지의 트랜지스터의 표기 "M+3"은, 예를 들어, 전류 미러 배열(600)이 2개의 세미-캐스코딩 스테이지들을 포함한 경우, 즉, M=2인 경우, 마지막 스테이지의 트랜지스터가 트랜지스터 Q5(즉, M+3=2+3=5)일 것임을 나타내거나 또는 전류 미러 배열(600)이 3개의 세미-캐스코딩 스테이지들을 포함한 경우, 즉, M=3인 경우, 마지막 스테이지의 트랜지스터가 트랜지스터 Q6(즉, M+3=3+3=6)일 것임을 나타낸다. 이하에서 설명되는 차이점들을 제외하면, M개의 세미-캐스코딩 스테이지들의 각각의 트랜지스터(Q)는 제 1 세미-캐스코딩 스테이지의 트랜지스터(Q3)와 실질적으로 동일할 수 있으며, M개의 세미-캐스코딩 스테이지들의 각각의 2-단자 수동 네트워크는 제 1 세미-캐스코딩 스테이지의 2-단자 수동 네트워크(450)와 실질적으로 동일할 수 있다.
i가 전류 미러 배열(600)의 주어진 세미-캐스코딩 스테이지를 식별하는 변수라는 것, 즉, i는 1 이상의 그리고 M 이하의 정수라는 것을 고려하도록 한다. 그러면, i=1에 대하여(즉, 전류 미러 배열(600)의 제 1 세미-캐스코딩 스테이지에 대하여), 스테이지 i의(즉, 스테이지 1의) 트랜지스터는 트랜지스터(Q4)이고, 스테이지의(즉, 스테이지 1의) 2-단자 수동 네트워크는 2-단자 수동 네트워크(450)이다. i>1에 대하여, 스테이지 i의 트랜지스터(Qi)의 베이스 단자는 스테이지 i의 2-단자 수동 네트워크의 제 1 단자에 결합되며, 스테이지 i의 2-단자 수동 네트워크의 제 2 단자는 스테이지 i의 개별적인 바이어스 전압(Vrefi)에 결합되고, 스테이지 i의 트랜지스터(Qi)의 에미터 단자는 스테이지 i-1의 트랜지스터(Qi-1)의 콜렉터 단자에 결합된다. 추가로, i<M에 대하여, 스테이지 i의 트랜지스터(Qi)의 콜렉터 단자는 스테이지 i+1의 트랜지스터(Qi+1)의 에미터 단자에 결합되며, 스테이지 M의 트랜지스터(QM+3)의 콜렉터 단자는 전류 미러 배열(600)의 출력에 결합된다. 이러한 배열에 있어서, 1과 M사이의 임의의 i(i=1 및 i=M을 포함함)에 대하여, 스테이지 i의 2-단자 수동 네트워크의 임피던스는, 스테이지 i의 트랜지스터(Qi)의 베이스 단자에서의 전압 스윙이 ixVO/(M+1)과 실질적으로 동일하게 되도록 하는 것이며, 여기에서 VO는 전류 미러 배열의 입력에 제공될 입력 신호에 대하여 관심이 있는 주어진 주파수에서 전류 미러 배열(600)의 출력에서의 전압 스윙이다. 일부 실시예들에 있어서, 상이한 캐스코딩 스테이지들의 개별적인 바이어스 전압들은, 상이한 스테이지들의 트랜지스터들의 대기 베이스-콜렉터 전압들이 동일하게 되도록 하는 것일 수 있다.
이상에서 제공된 세미-캐스코딩의 복수의 스테이지들을 갖는 전류 미러 배열의 설명들이 전류 미러 회로의 트랜지스터들 및 세미-캐스코딩 배열의 트랜지스터들의 NPN 구현예(즉, 여기에서 트랜지스터들(Q1-QM+3) 전부가 NPN 트랜지스터들로서 구현됨)를 언급하지만, 다른 실시예들에 있어서, 전류 미러 배열(600)의 트랜지스터들은 PNP 트랜지스터들로서 구현될 수 있다. 도 7은 본 개시의 일부 실시예들에 따른 복수의 세미-캐스코딩 스테이지들을 갖는 전류 미러 배열(700)의 PNP 구현예의 전기 회로도를 제공한다. 전류 미러 배열(700)은, 전류 미러 배열(600)의 각각의 NPN 트랜지스터들이 전류 미러 배열(700)에서 PNP 트랜지스터로 대체되며, 포지티브 및 네거티브 공급부들(480, 482)이 스왑된다는 점을 제외하면 전류 미러 배열(600)과 실질적으로 유사하다. 이러한 구성에 있어서, 도 6을 참조하여 제공된 설명들은, NPN 및 PNP 트랜지스터들이 스왑되고, 공급 및 전류 방향들이 역전된다는 점을 제외하면 전류 미러 배열(700)에 적용될 수 있다. "제 1/베이스 단자들", "제 2/콜렉터 단자들", 및 "제 3/에미터 단자들"과 같은 지정들은 동일하게 남아 있는다. 간결함을 위하여, 도 7의 상세한 설명이 이상에서 식별된 변화들을 제외하면 도 6의 상세한 설명과 실질적으로 유사하기 때문에, 도 7의 상세한 설명이 제공되지 않는다.
변형들 및 구현예들
이상에서 제공된 설명들이 트랜지스터들의 바이폴라 구현예를 언급하지만, 다른 실시예들에 있어서, 본원에서 설명되는 바와 같은 세미-캐스코딩을 갖는 전류 미러 배열들 중 임의의 것은 FET들을 포함할 수 있다. 특히, 본원에서 설명되는 바와 같은 세미-캐스코딩을 갖는 전류 미러 배열들 중 임의의 것의 추가적인 실시예들에 있어서, 각각의 NPN 트랜지스터는 NMOS 트랜지스터로 대체될 수 있으며, 각각의 PNP 트랜지스터는 PMOS 트랜지스터로 대체될 수 있다. 이러한 실시예들에 있어서, 바이폴라 트랜지스터들을 갖는 도면들을 참조하여 이상에서 제공된 설명들은, 바이폴라 트랜지스터들의 "제 1 단자들" 또는 "베이스 단자들"이 FET들에 대한 "게이트 단자들"이 되며, 바이폴라 트랜지스터들의 "제 2 단자들" 또는 "콜렉터 단자들"이 FET들에 대한 "드레인 단자들"이 되고, 바이폴라 트랜지스터들의 "제 3 단자들" 또는 "에미터 단자들"이 FET들에 대한 "소스 단자들"이 된다는 점을 제외하고는, 적용될 수 있다.
예시적인 일 실시예에 있어서, 본 도면들의 임의의 수의 전기 회로들이 연관된 전자 디바이스의 보드 상에 구현될 수 있다. 보드는, 전자 디바이스의 내부 전자 시스템의 다양한 컴포넌트들을 홀딩할 수 있고 추가로 다른 주변기기들에 대한 커넥터들을 제공할 수 있는 일반적인 회로 보드일 수 있다. 보다 더 구체적으로, 보드는, 이에 의해 시스템의 다른 컴포넌트들이 전기적으로 연통할 수 있는 전기적 연결들을 제공할 수 있다. 임의의 적절한 프로세서들(디지털 신호 프로세서들, 마이크로프로세서들, 지원 칩셋들, 등을 포함함), 컴퓨터-판독가능 비-일시적인 메모리 엘리먼트들 등이 특정 구성 필요들, 프로세싱 수요들, 컴퓨터 설계들, 등에 기초하여 적절하게 결합될 수 있다. 외부 저장부, 추가적인 센서들, 오디오/비디오 디스플레이에 대한 제어기들, 및 주변 디바이스들과 같은 다른 컴포넌트들이 플러그-인 카드들로서, 케이블들을 통해, 또는 보드 자체 내에 통합되어 보드에 부착될 수 있다.
다른 예시적인 실시예에 있어서, 본 도면들의 전기 회로들은 독립형 모듈들(예를 들어, 특정 애플리케이션 또는 기능을 수행하도록 구성된 연관된 컴포넌트들 및 회로부를 갖는 디바이스)로서 구현될 수 있거나 또는 전자 디바이스들의 애플리케이션 특정 하드웨어 내로의 플러그-인 모듈들로서 구현될 수 있다. 세미-캐스코딩을 갖는 전류 미러 배열들과 관련된 본 개시의 특정 실시예들이, 부분적으로 또는 전체적으로, 시스템 온 칩(system on chip; SOC) 패키지 내에 용이하게 포함될 수 있다는 것을 유의해야 한다. SOC는, 컴퓨터 또는 다른 전자 시스템의 컴포넌트들을 단일 칩으로 통합하는 IC를 나타낸다. 이는 디지털, 아날로그, 혼합-신호, 및 흔히 라디오 주파수 기능들을 포함할 수 있으며: 이들의 전부가 단일 칩 기판 상에 제공될 수 있다. 다른 실시예들은 멀티-칩-모듈(multi-chip-module; MCM)을 포함할 수 있으며, 여기에서 복수의 개별적인 IC들이 단일 전자 패키지 내에 위치되고, 전자 패키지를 통해 서로 밀접하게 상호작용하도록 구성된다. 다양한 다른 실시예들에 있어서, 본원에서 제안되는 세미-캐스코딩을 갖는 전류 미러 배열들의 기능들은 애플리케이션 특정 집적 회로(Application Specific Integrated Circuit; ASIC)들, 필드 프로그램가능 게이트 어레이들(Field Programmable Gate Array; FPGA), 및 다른 반도체 칩들 내의 하나 이상의 실리콘 코어들에 구현될 수 있다.
세미-캐스코딩을 갖는 전류 미러 배열들을 갖는 예시적인 시스템들
이상에서 설명된 바와 같은 세미-캐스코딩을 갖는 전류 미러 배열들의 다양한 실시예들은, 전류 미러링이 사용될 수 있는 임의의 종류의 시스템에 구현될 수 있다. 이러한 전류 미러 배열들은, 높은 선형성 및 넓은 신호 대역폭 둘 모두를 갖는 전류 미러들이 요구되는 시스템들에서 특히 유용할 수 있다. 이러한 시스템의 일 예가 도 8에 도시되며, 이는 본 개시의 일부 실시예들에 따른 전류 미러 배열(812)을 구현하는 시스템(800)의 개략적인 예시를 제공한다. 도 8에 도시된 바와 같이, 시스템(800)은 ADC 드라이버(810) 및 ADC(820)를 포함할 수 있다. ADC 드라이버(810)는, ADC(820)가, 예를 들어, 데이터 프로세싱 목적들을 위하여 아날로그 전기적 신호들을 디지털 형태로 변환할 수 있도록 ADC(820)를 구동하기 위한 구동 신호들을 제공하기 위해 사용될 수 있다. 특히, ADC 드라이버(810)는, 이상에서 설명된 세미-캐스코딩을 갖는 전류 미러 배열들의 임의의 실시예들에 따라 구현될 수 있는 전류 미러 배열(812)을 포함할 수 있다. 예를 들어, 전류 미러 배열(812)은 전류 미러 배열(400, 500, 600, 또는 700)로서 또는 이상에서 설명된 바와 같은 이러한 전류 미러 배열들 중 임의의 추가적인 실시예들로서 구현될 수 있다. 그러면, ADC 드라이버(810)는 전류 미러 배열(812)에 의해 생성되는 출력 신호(들)에 기초하여 구동 신호들을 생성할 수 있다. 다양한 실시예들에 있어서, ADC 드라이버(810)에 의해 생성된 구동 신호는 ADC(820)의 단일 또는 듀얼 차동 입력을 구동하기 위해 사용될 수 있다.
다양한 실시예들에 있어서, ADC 드라이버(810)에 의해 생성된 구동 신호는 버퍼링, 진폭 스케일링, 단일-종단-대-차분 및 차분-대-단일-종단 변환, 공통-모드 오프셋 조정, 및 필터링과 같은 기능들을 실현/구현할 수 있다. 다시 말해서, ADC 드라이버(810)는 데이터 변환 스테이지에서 신호 조절 엘리먼트로서 역할할 수 있으며, ADC(820)가 그것의 희망되는 성능을 달성하는 것을 가능하게 하기 위한 주요 인자일 수 있다. ADC(820)는 임의의 유형의 ADC, 예컨대, 비제한적으로, 연속 근사 레지스터(successive approximation register; SAR) 컨버터, 파이프라인 컨버터, 플래시 컨버터, 또는 시그마-델타 컨버터일 수 있다.
도 8에 도시된 시스템(800)은 단지 하나의 비-제한적인 예를 제공하며, 여기에서 본원에서 설명되는 바와 같은 전류 미러 배열들이 사용될 수 있고 본원에서 설명되는 바와 같은 세미-캐스코딩을 갖는 전류 미러 배열들과 관련된 다양한 교시들이 매우 다양한 다른 시스템들에 적용될 수 있다. 일부 시나리오들에 있어서, 본원에서 설명되는 바와 같은 세미-캐스코딩을 갖는 전류 미러 배열들의 다양한 실시예들은 자동차 시스템들, 안전-중요 산업 애플리케이션들, 의료 시스템들, 과학 기기, 무선 및 유선 통신들, 레이더, 산업 프로세스 제어, 오디오 및 비디오 기기, 전류 센싱, 계측 장비(고도로 정밀할 수 있음), 및 다양한 디지털-프로세싱-기반 시스템들에서 사용될 수 있다. 다른 시나리오들에 있어서, 본원에서 설명되는 바와 같은 세미-캐스코딩을 갖는 전류 미러 배열들의 다양한 실시예들은, 생산성, 에너지 효율성, 및 신뢰성을 촉진하는데 도움이 되는 프로세스 제어 시스템들을 포함하는 산업 시장에서 사용될 수 있다. 또 다른 추가적인 시나리오들에 있어서, 본원에서 설명되는 바와 같은 세미-캐스코딩을 갖는 전류 미러 배열들의 다양한 실시예들은 소비자 애플리케이션들에서 사용될 수 있다.
선택 예들
다음의 단락들은 본원에서 개시되는 실시예들의 다양한 실시예들의 예들을 제공한다.
예 1은 "세미-캐스코딩 배열"로서 본원에서 지칭되는 회로 및 전류 미러 회로를 포함하는 전류 미러 배열을 제공한다. 전류 미러 회로는 전류 미러 회로의 입력에서의 입력 트랜지스터(Q1) 및 전류 미러 회로의 출력에서의 출력 트랜지스터(Q2)를 포함한다. 세미-캐스코딩 배열은 트랜지스터(Q3), 트랜지스터(Q4), 및 하나 이상의 저항기들, 커패시터들, 및 인덕터들을 포함하는 2-단자 수동 네트워크(PN)를 포함한다. 트랜지스터들(Q1, Q2, Q3, 및 Q4)의 각각은 제 1 단자, 제 2 단자, 및 제 3 단자를 갖는다. 트랜지스터(Q1)의 제 1 단자는 트랜지스터(Q2)의 제 1 단자에 그리고 트랜지스터(Q1)의 제 2 단자에 결합된다. 트랜지스터(Q2)의 제 2 단자는 트랜지스터(Q3)의 제 3 단자에 결합된다. 트랜지스터(Q3)의 제 2 단자는 트랜지스터(Q4)의 제 3 단자에 결합된다. 트랜지스터(Q3)의 제 1 단자는 바이어스 전압(Vref)에 결합된다. 트랜지스터(Q4)의 제 1 단자는 2-단자 수동 네트워크(PN)의 제 1 단자에 결합되며, 2-단자 수동 네트워크(PN)의 제 2 단자는 바이어스 전압(Vref1)에 결합된다.
예 2는 예 1에 따른 전류 미러 배열을 제공하며, 여기에서 바이어스 전압(Vref) 및 바이어스 전압(Vref1)은, 트랜지스터(Q3)의 제 1 및 제 2 단자들 사이의 대기 전압(즉, 어떠한 입력 신호도 인가되지 않을 때, 예를 들어, 어떠한 입력 신호도 전류 미러의 입력에 인가되지 않을 때의 전압 )이 트랜지스터(Q4)의 제 1 및 제 2 단자들 사이의 대기 전압과 실질적으로 동일하게 되도록 하는 것이다.
예 3은 예 1 또는 예 2에 따른 전류 미러 배열을 제공하며, 여기에서 2-단자 수동 네트워크(PN)의 임피던스는, 트랜지스터(Q4)의 제 1 단자에서의 전압 스윙이 전류 미러 배열의 입력에 제공될 입력 신호에 대하여 관심이 있는 주어진 주파수에서 전류 미러 배열의 출력에서의 전압 스윙의 절반과 실질적으로 동일하게 되도록 하는 것이다.
예 4는 예 1 또는 예 2에 따른 전류 미러 배열을 제공하며, 여기에서 전류 미러 배열은 M개의 스테이지들을 포함하고, 여기에서 M은 1보다 더 큰 정수이며, M개의 스테이지들의 각각의 스테이지 i는 트랜지스터 및 2-단자 수동 네트워크의 개별적인(즉, 상이한 경우의) 세트를 포함하고, 여기에서 i는 1과 M 사이의 정수이며(즉, 스테이지 M까지 스테이지 1, …, 등의 각각), 각각의 스테이지 i의 트랜지스터는 제 1 단자, 제 2 단자, 및 제 3 단자를 갖는다. i=1에 대하여, 스테이지 i의(즉, 스테이지 1의) 트랜지스터는 트랜지스터(Q4)이고, 스테이지 i의(즉, 스테이지 1의) 2-단자 수동 네트워크는 2-단자 수동 네트워크(PN)이다. i>1에 대하여, 스테이지 i의 트랜지스터의 제 1 단자는 스테이지 i의 2-단자 수동 네트워크의 제 1 단자에 결합되며, 스테이지 i의 2-단자 수동 네트워크의 제 2 단자는 스테이지 i의 개별적인 바이어스 전압(Vrefi)에 결합되고, 스테이지 i의 트랜지스터의 제 3 단자는 스테이지 i-1의 트랜지스터의 제 2 단자에 결합된다.
예 5는 예 4에 따른 전류 미러 배열을 제공하며, 여기에서, i<M에 대하여, 스테이지 i의 트랜지스터의 제 2 단자는 스테이지 i+1의 트랜지스터의 제 3 단자에 결합되며, 스테이지 M의 트랜지스터의 제 2 단자는 전류 미러 배열의 출력에 결합된다.
예 6은 예 4 또는 예 5에 따른 전류 미러 배열을 제공하며, 여기에서, 1과 M사이의 임의의 i에 대하여, 스테이지 i의 2-단자 수동 네트워크의 임피던스는, 스테이지 i의 트랜지스터의 제 1 단자에서의 전압 스윙이 ixVO/(M+1)과 실질적으로 동일하게 되도록 하는 것이며, 여기에서 VO는 전류 미러 배열의 입력에 제공될 입력 신호에 대하여 관심이 있는 주어진 주파수에서 전류 미러 배열의 출력에서의 전압 스윙이다.
예 7은 예 1 내지 예 6 중 어느 하나의 예에 따른 전류 미러 배열을 제공하며, 여기에서, 트랜지스터들(Q1, Q2, Q3, 및 Q4)의 각각에 대하여, 제 1 단자는 베이스 단자이고, 제 2 단자는 콜렉터 단자이며, 제 3 단자는 에미터 단자이다.
예 8은 예 7에 따른 전류 미러 배열을 제공하며, 여기에서 트랜지스터들(Q2, Q3, 및 Q4)의 각각의 에미터 면적은 트랜지스터(Q1)의 에미터 면적의 K 배이며, 여기에서 K는 양수(0보다 큰 임의의 수)이다. 따라서, K는 전류 미러 회로의 전류 이득이다.
예 9는 예 1 내지 예 6 중 임의의 예에 따른 전류 미러 배열을 제공하며, 여기에서, 트랜지스터들(Q1, Q2, Q3, 및 Q4)의 각각에 대하여, 제 1 단자는 게이트 단자이고, 제 2 단자는 드레인 단자이며, 제 3 단자는 소스 단자이다.
예 10은 예 9에 따른 전류 미러 배열을 제공하며, 여기에서, 트랜지스터들(Q2, Q3, 및 Q4)의 각각의 종횡비는 트랜지스터(Q1)의 종횡비의 K 배이고, 여기에서 K는 양수이다.
예 11은 선행하는 예들 중 어느 하나의 예에 따른 전류 미러 배열을 제공하며, 여기에서 트랜지스터(Q1)의 제 2 단자는 전류 미러 회로의 입력에 결합되고, 트랜지스터(Q2)의 제 2 단자는 전류 미러 회로의 출력에 결합된다.
예 12는 세미-캐스코딩 배열 및 전류 미러 회로를 포함하는 전류 미러 배열을 제공한다. 전류 미러 회로는 전류 미러 회로의 입력에서의 입력 트랜지스터(Q1) 및 전류 미러 회로의 출력에서의 출력 트랜지스터(Q2)를 포함한다. 세미-캐스코딩 배열은 트랜지스터(Q3), 트랜지스터(Q4), 및 2-단자 수동 네트워크를 포함한다. 이러한 전류 미러 배열에 있어서, 트랜지스터(Q2)는 공통-에미터 구성이며, 트랜지스터(Q3) 및 트랜지스터(Q4)의 각각의 공통-베이스 구성이고, 트랜지스터(Q2)의 출력은 트랜지스터(Q3)의 입력에 결합되며, 트랜지스터(Q3)의 출력은 트랜지스터(Q4)의 입력에 결합되고, 트랜지스터(Q4)의 출력은 전류 미러 배열의 출력에 결합되며, 트랜지스터(Q3)의 베이스 단자는 바이어스 전압(Vref)에 결합되고, 트랜지스터(Q4)의 베이스 단자는 2-단자 수동 네트워크의 제 1 단자에 결합되며, 2-단자 수동 네트워크의 제 2 단자는 바이어스 전압(Vref1)에 결합된다.
예 13은 예 12에 따른 전류 미러 배열을 제공하며, 여기에서 바이어스 전압(Vref) 및 바이어스 전압(Vref1)은, 트랜지스터(Q3)의 베이스 단자와 출력 사이의 대기 전압이 트랜지스터(Q4)의 베이스 단자와 출력 사이의 대기 전압과 실질적으로 동일하게 되도록 하는 것이다.
예 14는 예 12 또는 예 13에 따른 전류 미러 배열을 제공하며, 여기에서 2-단자 수동 네트워크는 하나 이상의 저항기들, 커패시터들, 및 인덕터들을 포함한다.
예 15는 예 12 내지 예 14 중 어느 한 예에 따른 전류 미러 배열을 제공하며, 여기에서 2-단자 수동 네트워크의 임피던스는, 트랜지스터(Q4)의 베이스 단자에서의 전압 스윙이 전류 미러 배열의 입력에 제공될 입력 신호에 대하여 관심이 있는 주어진 주파수에서 전류 미러 배열의 출력에서의 전압 스윙의 절반과 실질적으로 동일하게 되도록 하는 것이다.
예 16은, 전류 미러 회로의 입력에서의 입력 트랜지스터(Q1) 및 전류 미러 회로의 출력에서의 출력 트랜지스터(Q2)을 갖는 전류 미러 회로, 트랜지스터(Q3), 및 트랜지스터(Q4)를 포함하는 전류 미러 배열을 제공한다. 이러한 전류 미러 배열에 있어서, 트랜지스터들(Q1, Q2, Q3, 및 Q4)의 각각은 제 1 단자, 제 2 단자, 및 제 3 단자를 가지며, 트랜지스터(Q3)의 입력은 전류 미러 회로의 출력에 결합되고, 트랜지스터(Q4)의 입력은 트랜지스터(Q3)의 출력에 결합되며, 트랜지스터(Q4)의 출력은 전류 미러 배열의 출력에 결합되고, 트랜지스터들(Q3 및 Q4)은, 관심이 있는 주어진 주파수에서, 트랜지스터(Q4)의 제 1 단자에서의 전압 및 트랜지스터(Q3)의 제 2 단자에서의 전압이 전류 미러 배열의 출력에서의 전압의 변화에 따라 대응하여 변화하도록 구성된다.
예 17은 예 16에 따른 전류 미러 배열을 제공하며, 여기에서 트랜지스터(Q3)는 트랜지스터(Q2)와 캐스코드 상태이다.
예 18은 예 16 또는 예 17에 따른 전류 미러 배열을 제공하며, 여기에서 트랜지스터(Q4)는 트랜지스터(Q3)와 캐스코드 상태이다.
예 19는 2-단자 수동 네트워크를 더 포함하는 예 16 내지 예 18 중 어느 한 예에 따른 전류 미러 배열을 제공하며, 여기에서 2-단자 수동 네트워크의 제 1 단자는 트랜지스터(Q4)에 결합되고 2-단자 수동 네트워크의 제 2 단자는 바이어스 전압(Vref1)에 결합된다.
예 20은 예 19에 따른 전류 미러 배열을 제공하며, 여기에서 트랜지스터(Q3)는 제 1 바이어스 전압(Vref)에 결합되고, 바이어스 전압(Vref) 및 바이어스 전압(Vref1)은, 바이어스 전압(Vref)에 결합된 트랜지스터(Q3)의 단자와 트랜지스터(Q3)의 출력 사이의 대기 전압이 바이어스 전압(Vref1)에 결합된 트랜지스터(Q4)의 단자와 트랜지스터(Q4)의 출력 사이의 대기 전압과 실질적으로 동일하게 되도록 하는 것이다.
예 21은, 아날로그-대-디지털 변환을 수행하도록 구성된 ADC를 포함하며; 및 ADC가 아날로그-대-디지털 변환을 수행하는 것을 가능하게 하기 위한 구동 신호를 ADC에 제공하도록 구성된 ADC 드라이버로서, ADC 드라이버는 선행하는 예들 중 어느 한 예에 따른 전류 미러 배열을 포함하는, 상기 ADC 드라이버를 더 포함하는 전자 디바이스를 제공한다.
예 22는 예 21에 따른 전자 디바이스를 제공하며, 여기에서 전자 디바이스는 자동 테스트 장비, 테스트 장비, 군용 레이더/LIDAR, 민간 레이더/LIDAR, 자동차 레이더/LIDAR, 산업용 레이더/LIDAR, 셀룰러 기지국들, 고속 유선 또는 무선 통신 트랜시버들, 또는 고속 디지털 제어 시스템들이거나 또는 그 안에 포함된다.
예 23은, 아날로그-대-디지털 변환을 수행하도록 구성된 ADC; 및 ADC가 아날로그-대-디지털 변환을 수행하는 것을 가능하게 하기 위한 구동 신호를 ADC에 제공하도록 구성된 ADC 드라이버로서, ADC 드라이버는 선행하는 예들 중 어느 한 예에 따른 전류 미러 배열을 포함하는, 상기 ADC 드라이버를 포함하는 ADC 시스템을 제공한다.
다른 실시예들에 있어서, 선행하는 예들 중 어느 한 예에 따른 전류 미러 배열은, ADC 드라이버 내에 포함되는 것 이외에, 전자 디바이스들의 다른 종류의 컴포넌트들 내에 통합될 수 있다. 선행하는 예들 중 어느 한 예에 따른 전류 미러 배열이 통합될 수 있는 다른 컴포넌트들의 예들은 증폭기들, 믹서들, 및 필터들, 예를 들어, 고속 증폭기들, 고속 믹서들, 및 고속 필터들을 포함한다. 결과적으로, 이러한 컴포넌트들은 자동 테스트 장비, 테스트 장비, 군용 레이더/LIDAR, 민간 레이더/LIDAR, 자동차 레이더/LIDAR, 산업용 레이더/LIDAR, 셀룰러 기지국들, 고속 유선 또는 무선 통신 트랜시버들, 또는 고속 디지털 제어 시스템들과 같은 디바이스들 내에 포함될 수 있다.
Claims (20)
- 전류 미러 배열로서,
전류 미러 회로의 입력에서의 입력 트랜지스터(Q1) 및 전류 미러 회로의 출력에서의 출력 트랜지스터(Q2)를 포함하는 전류 미러 회로;
트랜지스터(Q3);
트랜지스터(Q4); 및
2-단자 수동 네트워크(PN)를 포함하며,
상기 트랜지스터들(Q1, Q2, Q3, 및 Q4)의 각각은 제 1 단자, 제 2 단자, 및 제 3 단자를 가지고,
상기 트랜지스터(Q1)의 제 1 단자는 상기 트랜지스터(Q2)의 제 1 단자에 그리고 상기 트랜지스터(Q1)의 제 2 단자에 결합되며,
상기 트랜지스터(Q2)의 제 2 단자는 상기 트랜지스터(Q3)의 제 3 단자에 결합되고,
상기 트랜지스터(Q3)의 제 2 단자는 상기 트랜지스터(Q4)의 제 3 단자에 결합되며,
상기 트랜지스터(Q3)의 제 1 단자는 바이어스 전압(Vref)에 결합되고,
상기 트랜지스터(Q4)의 제 1 단자는 상기 2-단자 수동 네트워크(PN)의 제 1 단자에 결합되며, 상기 2-단자 수동 네트워크(PN)의 제 2 단자는 바이어스 전압(Vref1)에 결합되는, 전류 미러 배열. - 청구항 1에 있어서, 상기 바이어스 전압(Vref) 및 상기 바이어스 전압(Vref1)은, 상기 트랜지스터(Q3)의 제 1 및 제 2 단자들 사이의 대기 전압(quiescent voltage)이 상기 트랜지스터(Q4)의 제 1 및 제 2 단자들 사이의 대기 전압과 실질적으로 동일하게 되도록 하는 것인, 전류 미러 배열.
- 청구항 1에 있어서, 상기 2-단자 수동 네트워크(PN)의 임피던스는, 상기 트랜지스터(Q4)의 제 1 단자에서의 전압 스윙(voltage swing)이 상기 전류 미러 배열의 출력에서의 전압 스윙의 절반과 실질적으로 동일하게 되도록 하는 것인, 전류 미러 배열.
- 청구항 1에 있어서, 상기 전류 미러 배열은 M개의 스테이지들을 포함하며,
M은 1보다 더 큰 정수이고,
상기 M개의 스테이지들의 각각의 스테이지 i는 트랜지스터 및 2-단자 수동 네트워크의 개별적인 세트를 포함하며, i는 1과 M 사이의 정수이고,
i=1에 대하여, 상기 스테이지 i의트랜지스터는 상기 트랜지스터(Q4)이며, 상기 스테이지 i의 상기 2-단자 수동 네트워크는 2-단자 수동 네트워크(PN)이고,
i>1에 대하여,
상기 스테이지 i의 상기 트랜지스터의 제 1 단자는 상기 스테이지 i의 상기 2-단자 수동 네트워크의 제 1 단자에 결합되며,
상기 스테이지 i의 상기 2-단자 수동 네트워크의 제 2 단자는 상기 스테이지 i의 바이어스 전압(Vrefi)에 결합되고,
상기 스테이지 i의 상기 트랜지스터의 제 3 단자는 스테이지 i-1의 상기 트랜지스터의 제 2 단자에 결합되는, 전류 미러 배열. - 청구항 4에 있어서,
i<M에 대하여, 상기 스테이지 i의 상기 트랜지스터의 제 2 단자는 스테이지 i+1의 상기 트랜지스터의 제 3 단자에 결합되며,
상기 스테이지 M의 상기 트랜지스터의 제 2 단자는 상기 전류 미러 배열의 출력에 결합되는, 전류 미러 배열. - 청구항 4에 있어서, 1과 M사이의 임의의 i에 대하여, 상기 스테이지 i의 상기 2-단자 수동 네트워크의 임피던스는, 상기 스테이지 i의 상기 트랜지스터의 제 1 단자에서의 전압 스윙이 ixVO/(M+1)과 실질적으로 동일하게 되도록 하는 것이며, VO는 상기 전류 미러 배열의 출력에서의 전압 스윙인, 전류 미러 배열.
- 청구항 1에 있어서, 상기 트랜지스터들(Q1, Q2, Q3, 및 Q4)의 각각에 대하여, 상기 제 1 단자는 베이스 단자이고, 상기 제 2 단자는 콜렉터 단자이며, 상기 제 3 단자는 에미터 단자인, 전류 미러 배열.
- 청구항 7에 있어서, 상기 트랜지스터들(Q2, Q3, 및 Q4)의 각각의 에미터 면적은 상기 트랜지스터(Q1)의 에미터 면적의 K 배이며, K는 양수인, 전류 미러 배열.
- 청구항 1에 있어서, 상기 트랜지스터들(Q1, Q2, Q3, 및 Q4)의 각각에 대하여, 상기 제 1 단자는 게이트 단자이고, 상기 제 2 단자는 드레인 단자이며, 상기 제 3 단자는 소스 단자인, 전류 미러 배열.
- 청구항 9에 있어서, 상기 트랜지스터들(Q2, Q3, 및 Q4)의 각각의 종횡비는 상기 트랜지스터(Q1)의 종횡비의 K 배이고, K는 양수인, 전류 미러 배열.
- 청구항 1에 있어서,
상기 트랜지스터(Q1)의 제 2 단자는 상기 전류 미러 회로의 입력에 결합되며,
상기 트랜지스터(Q2)의 제 2 단자는 상기 전류 미러 회로의 출력에 결합되는, 전류 미러 배열. - 전류 미러 배열로서,
전류 미러 회로의 입력에서의 입력 트랜지스터(Q1) 및 전류 미러 회로의 출력에서의 출력 트랜지스터(Q2)를 포함하는 전류 미러 회로;
트랜지스터(Q3);
트랜지스터(Q4); 및
2-단자 수동 네트워크를 포함하며,
상기 트랜지스터(Q2)는 공통-에미터 구성이고,
상기 트랜지스터(Q3) 및 상기 트랜지스터(Q4)의 각각은 공통-베이스 구성이며,
상기 트랜지스터(Q2)의 출력은 상기 트랜지스터(Q3)의 입력에 결합되고,
상기 트랜지스터(Q3)의 출력은 상기 트랜지스터(Q4)의 입력에 결합되며,
상기 트랜지스터(Q4)의 출력은 상기 전류 미러 배열의 출력에 결합되고,
상기 트랜지스터(Q3)의 베이스 단자는 바이어스 전압(Vref)에 결합되며,
상기 트랜지스터(Q4)의 베이스 단자는 상기 2-단자 수동 네트워크의 제 1 단자에 결합되고,
상기 2-단자 수동 네트워크의 제 2 단자는 바이어스 전압(Vref1)에 결합되는, 전류 미러 배열. - 청구항 12에 있어서, 상기 바이어스 전압(Vref) 및 상기 바이어스 전압(Vref1)은, 상기 트랜지스터(Q3)의 베이스 단자와 출력 사이의 대기 전압이 상기 트랜지스터(Q4)의 베이스 단자와 출력 사이의 대기 전압과 실질적으로 동일하게 되도록 하는 것인, 전류 미러 배열.
- 청구항 12에 있어서, 상기 2-단자 수동 네트워크는 하나 이상의 저항기들, 커패시터들, 및 인덕터들을 포함하는, 전류 미러 배열.
- 청구항 12에 있어서, 상기 2-단자 수동 네트워크의 임피던스는, 상기 트랜지스터(Q4)의 베이스 단자에서의 전압 스윙이 상기 전류 미러 배열의 출력에서의 전압 스윙의 절반과 실질적으로 동일하게 되도록 하는 것인, 전류 미러 배열.
- 전류 미러 배열로서,
전류 미러 회로의 입력에서의 입력 트랜지스터(Q1) 및 전류 미러 회로의 출력에서의 출력 트랜지스터(Q2)를 포함하는 전류 미러 회로;
트랜지스터(Q3); 및
트랜지스터(Q4)를 포함하며,
상기 트랜지스터들(Q1, Q2, Q3, 및 Q4)의 각각은 제 1 단자, 제 2 단자, 및 제 3 단자를 가지고,
상기 트랜지스터(Q3)의 입력은 상기 전류 미러 회로의 출력에 결합되며,
상기 트랜지스터(Q4)의 입력은 상기 트랜지스터(Q3)의 출력에 결합되고,
상기 트랜지스터(Q4)의 출력은 상기 전류 미러 배열의 출력에 결합되며,
상기 트랜지스터들(Q3 및 Q4)은, 상기 트랜지스터(Q4)의 제 1 단자에서의 전압 및 상기 트랜지스터(Q3)의 제 2 단자에서의 전압이 상기 전류 미러 배열의 출력에서의 전압의 변화에 따라 대응하여 변화하도록 구성되는, 전류 미러 배열. - 청구항 16에 있어서, 상기 트랜지스터(Q3)는 상기 트랜지스터(Q2)와 캐스코드(cascode) 상태인, 전류 미러 배열.
- 청구항 16에 있어서, 상기 트랜지스터(Q4)는 상기 트랜지스터(Q3)와 캐스코드 상태인, 전류 미러 배열.
- 청구항 16에 있어서, 상기 전류 미러 배열은 2-단자 수동 네트워크를 더 포함하며, 상기 2-단자 수동 네트워크의 제 1 단자는 트랜지스터(Q4)에 결합되고 상기 2-단자 수동 네트워크의 제 2 단자는 바이어스 전압(Vref1)에 결합되는, 전류 미러 배열.
- 청구항 19에 있어서,
상기 트랜지스터(Q3)는 제 2 바이어스 전압(Vref)에 결합되며,
상기 바이어스 전압(Vref) 및 상기 바이어스 전압(Vref1)은, 상기 바이어스 전압(Vref)에 결합된 상기 트랜지스터(Q3)의 단자와 상기 트랜지스터(Q3)의 출력 사이의 대기 전압이 상기 바이어스 전압(Vref1)에 결합된 상기 트랜지스터(Q4)의 단자와 상기 트랜지스터(Q4)의 출력 사이의 대기 전압과 실질적으로 동일하게 되도록 하는 것인, 전류 미러 배열.
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