KR20210133190A - Circuit board - Google Patents

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KR20210133190A KR1020210143517A KR20210143517A KR20210133190A KR 20210133190 A KR20210133190 A KR 20210133190A KR 1020210143517 A KR1020210143517 A KR 1020210143517A KR 20210143517 A KR20210143517 A KR 20210143517A KR 20210133190 A KR20210133190 A KR 20210133190A
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Abstract

A printed circuit board according to an embodiment comprises: an insulating layer; a circuit pattern formed on top of the insulating layer; and a surface processing layer formed on top of the circuit pattern, wherein a width of a lower surface of the surface processing layer is wider than that of a width of an upper surface of the circuit pattern. Therefore, the present invention is capable of lowering a cost of a product.

Description

회로기판{Circuit board}circuit board

본 발명은 인쇄회로기판의 관한 것으로, 특히 측면의 일부가 곡면을 가지는 회로 패턴과, 전해 도금에 의해 형성된 표면 처리층을 포함하는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a printed circuit board, and more particularly, to a printed circuit board including a circuit pattern having a curved surface, a surface treatment layer formed by electrolytic plating, and a method for manufacturing the same.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다. A printed circuit board (PCB) is formed by printing a circuit line pattern with a conductive material such as copper on an electrically insulating substrate, and refers to a board immediately before mounting an electronic component. That is, in order to densely mount many kinds of electronic devices on a flat plate, it means a circuit board fixed by fixing the mounting positions of each part and printing a circuit pattern connecting the parts on the flat plate surface.

일반적으로, 상기와 같은 인쇄회로기판에 포함된 회로 패턴의 표면처리 방법으로, OSP(Organic Solderability Preservative), 전해 니켈/골드, 전해 니켈/골드-코발트 합금, 무전해 니켈/팔라듐/골드 등이 사용되고 있다.In general, as a surface treatment method of the circuit pattern included in the printed circuit board as described above, OSP (Organic Solderability Preservative), electrolytic nickel/gold, electrolytic nickel/gold-cobalt alloy, electroless nickel/palladium/gold, etc. are used. have.

이때, 상기 용되는 표면 처리 방법들은 그의 용도에 따라 달라지는데, 예를 들어, 상기 용도에는 솔더링용, 와이어 본딩용 및 커넥터용 등이 있다.In this case, the surface treatment methods used are different depending on their use, for example, the use includes soldering, wire bonding, and connectors.

도 1은 종래 기술에 따른 인쇄회로기판을 나타낸 단면도이다.1 is a cross-sectional view showing a printed circuit board according to the prior art.

도 1의 (a) 및 (b)를 참조하면, 인쇄회로기판은 절연층(10), 도금 시드층(20), 회로 패턴(30), 보호층(40), 제 1 표면 처리층(50) 및 제 2 표면 처리층(60)을 포함한다.Referring to FIGS. 1A and 1B , the printed circuit board includes an insulating layer 10 , a plating seed layer 20 , a circuit pattern 30 , a protective layer 40 , and a first surface treatment layer 50 . ) and a second surface treatment layer 60 .

상기 도 1의 (a)와 (b)는 절연층, 절연층(10), 도금 시드층(20), 회로 패턴(30), 제 1 표면 처리층(50) 및 제 2 표면 처리층(60)의 구조는 동일하며, 사용 형태에 따라 보호층(40)의 구조만 상이하다.1A and 1B show an insulating layer, an insulating layer 10 , a plating seed layer 20 , a circuit pattern 30 , a first surface treatment layer 50 , and a second surface treatment layer 60 . ) has the same structure, and only the structure of the protective layer 40 is different depending on the type of use.

즉, 도 1의 (a)에 포함된 보호층(40)은 노출된 절연층(10)의 표면을 모두 덮으면서, 회로 패턴(30)의 상면의 적어도 일부를 덮는 구조를 가지며, 상기 제 2 표면 처리층(60)의 표면 위로 돌출되는 형상을 가진다.That is, the protective layer 40 included in (a) of FIG. 1 has a structure covering at least a portion of the upper surface of the circuit pattern 30 while covering all of the exposed surface of the insulating layer 10, and the second It has a shape protruding above the surface of the surface treatment layer 60 .

또한, 도 1의 (b)에 포함된 보호층(40)은 단지 댐 역할을 하게 되며, 이에 따라 상기 회로 패턴(30)과는 접촉하지 않은 상태에서, 상기 절연층(10)의 표면의 적어도 일부를 노출하며 형성된다.In addition, the protective layer 40 included in (b) of FIG. 1 serves only as a dam, and accordingly, in a state not in contact with the circuit pattern 30 , at least the surface of the insulating layer 10 is It is formed by exposing a part.

한편, 상기와 같은 종래 기술에 따른 인쇄회로기판은 상기 회로 패턴(30)의 표면 처리를 위하여 니켈을 포함하는 제 1 표면 처리층(50)과 금을 포함하는 제 2 표면 처리층(60)을 형성한다.On the other hand, the printed circuit board according to the prior art as described above includes a first surface treatment layer 50 containing nickel and a second surface treatment layer 60 containing gold for surface treatment of the circuit pattern 30 . to form

이때, 상기 제 1 표면 처리층(50) 및 제 2 표면 처리층(60)은 전해 도금을 위한 별도의 시드층이 존재하지 않음에 따라 보통 무전해 도금에 의해 형성된다.At this time, the first surface treatment layer 50 and the second surface treatment layer 60 are usually formed by electroless plating because a separate seed layer for electroplating does not exist.

또한, 상기 제 1 표면 처리층(50) 및 제 2 표면 처리층(60)을 전해 도금하여 형성하기 위해서는, 별도의 도금 시드층을 형성한다.In addition, in order to form the first surface treatment layer 50 and the second surface treatment layer 60 by electrolytic plating, a separate plating seed layer is formed.

그러나, 상기와 같은 인쇄회로기판의 표면 처리는 일반적으로 무전해 도금에 의해 형성되며, 전해 도금을 진행하기 위해서는 별도의 시드층을 형성함에 따른 디자인적인 제약이 발생하는 문제점이 있다.However, the surface treatment of the printed circuit board as described above is generally formed by electroless plating, and in order to proceed with the electrolytic plating, there is a problem in that a design limitation occurs due to the formation of a separate seed layer.

또한, 상기와 같은 인쇄회로기판의 표면 처리는 구리를 포함하는 회로 패턴(30)의 확산을 위하여 니켈과 같은 금속의 제 1 표면 처리층(50)이 필수로 형성되어야 한다.In addition, in the surface treatment of the printed circuit board as described above, the first surface treatment layer 50 made of a metal such as nickel is essential for diffusion of the circuit pattern 30 including copper.

본 발명에 따른 실시 예에서는, 회로 패턴 형성 시에 사용한 도금 시드층을 이용하여 상기 회로 패턴의 표면 처리층을 전해 도금하여 형성한 인쇄회로기판 및 이의 제조 방법을 제공한다.An embodiment of the present invention provides a printed circuit board formed by electrolytically plating the surface treatment layer of the circuit pattern using a plating seed layer used in forming the circuit pattern, and a method of manufacturing the same.

또한, 본 발명에 따른 실시 예에서는, 적어도 일부의 측면이 곡면을 가지는 회로 패턴을 포함한 인쇄회로기판 및 이의 제조 방법을 제공한다.In addition, an embodiment according to the present invention provides a printed circuit board including a circuit pattern in which at least a portion of the side surface has a curved surface, and a method of manufacturing the same.

또한, 본 발명에 따른 실시 예에서는, 회로 패턴 위에 상기 회로 패턴의 하면 폭보다는 좁은 폭을 가지면서 상기 회로 패턴의 상면 폭보다는 넓은 폭을 가지는 표면 처리층이 형성된 인쇄회로기판 및 이의 제조 방법을 제공한다.In addition, in an embodiment of the present invention, a printed circuit board having a surface treatment layer formed on a circuit pattern having a width narrower than the lower surface width of the circuit pattern and wider than the upper surface width of the circuit pattern, and a method for manufacturing the same do.

또한, 본 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition, the technical problems to be achieved in this embodiment are not limited to the technical problems mentioned above, and other technical problems not mentioned are to those of ordinary skill in the art to which the embodiment proposed from the description below belongs. can be clearly understood.

실시 예에 따른 인쇄회로기판은 절연층; 상기 절연층 위에 형성된 회로 패턴; 및 상기 회로 패턴 위에 형성된 표면 처리층을 포함하며, 상기 표면 처리층의 하면의 폭은, 상기 회로 패턴의 상면의 폭보다 넓다.A printed circuit board according to an embodiment includes an insulating layer; a circuit pattern formed on the insulating layer; and a surface treatment layer formed on the circuit pattern, wherein a width of a lower surface of the surface treatment layer is wider than a width of an upper surface of the circuit pattern.

또한, 상기 회로 패턴은, 상부의 좌측면 및 우측면 중 적어도 어느 하나의 측면이 일정 곡률을 가진다.In addition, in the circuit pattern, at least one side of the upper left side and the right side has a predetermined curvature.

또한, 상기 회로 패턴은 상면의 폭이 하면의 폭보다 좁으며, 상기 회로 패턴의 하면은, 상기 회로 패턴의 상면과 중첩되는 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함한다.In addition, the width of the upper surface of the circuit pattern is narrower than the width of the lower surface, and the lower surface of the circuit pattern includes a first area overlapping the upper surface of the circuit pattern and a second area excluding the first area.

또한, 상기 표면 처리층은, 금(Au)을 포함하는 금속물질로 형성된 금 표면 처리층을 포함하며, 상기 금 표면 처리층의 하면은, 상기 회로 패턴의 상면과 직접 접촉한다.In addition, the surface treatment layer includes a gold surface treatment layer formed of a metal material including gold (Au), and a lower surface of the gold surface treatment layer is in direct contact with an upper surface of the circuit pattern.

또한, 상기 표면 처리층의 하면은, 상기 회로 패턴의 하면의 폭보다 좁은 폭을 가진다.Moreover, the lower surface of the said surface treatment layer has a width narrower than the width|variety of the lower surface of the said circuit pattern.

또한, 상기 표면 처리층은, 상기 회로 패턴의 상면과 접촉되는 접촉 영역과, 상기 회로 패턴의 상면과 접촉하지 않는 비접촉 영역을 포함하며, 상기 회로 패턴의 제 2 영역은, 상기 표면 처리층의 비접촉 영역과 중첩되지 않는 제 3 영역과, 상기 표면 처리층의 비접촉 영역과 중첩되는 제 4 영역을 포함하며, 상기 제 3 영역의 폭은, 상기 제 4 영역의 폭보다 크다.In addition, the surface treatment layer includes a contact area in contact with the upper surface of the circuit pattern and a non-contact area not in contact with the upper surface of the circuit pattern, and the second area of the circuit pattern includes a non-contact area of the surface treatment layer. a third region that does not overlap the region and a fourth region that overlaps the non-contact region of the surface treatment layer, wherein a width of the third region is greater than a width of the fourth region.

또한, 상기 제 3 영역의 폭과 제 4 영역의 폭의 비율은 1.5~4.0 사이의 범위를 만족한다.In addition, a ratio of the width of the third region to the width of the fourth region satisfies a range of 1.5 to 4.0.

또한, 상기 절연층과 회로 패턴 사이에 형성된 도금 시드층을 더 포함하며, 상기 도금 시드층은, 상기 회로 패턴 및 상기 표면 처리층의 시드층이다.The plating seed layer may further include a plating seed layer formed between the insulating layer and the circuit pattern, wherein the plating seed layer is a seed layer of the circuit pattern and the surface treatment layer.

또한, 상기 회로 패턴의 좌측면 및 우측면 중 적어도 하나의 측면은, 상기 회로 패턴의 하면에 대하여 실질적으로 수직인 제 1 부분과, 상기 제 1 부분으로부터 연장되어 일정 곡률의 곡면을 가지는 제 2 부분을 포함한다.In addition, at least one side of the left side and the right side of the circuit pattern includes a first portion substantially perpendicular to the lower surface of the circuit pattern, and a second portion extending from the first portion and having a curved surface of a certain curvature. include

또한, 상기 표면 처리층의 좌측 영역 또는 우측 영역은, 상기 회로 패턴의 상부의 좌측면 또는 우측면으로부터 바깥쪽으로 돌출된다.In addition, the left region or the right region of the surface treatment layer protrudes outward from the left or right surface of the upper portion of the circuit pattern.

또한, 상기 절연층 위에 형성되어, 상기 절연층의 적어도 일부 표면을 덮는 보호층을 더 포함한다.In addition, it further includes a protective layer formed on the insulating layer to cover at least a portion of the surface of the insulating layer.

한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 상면에 도금 시드층이 형성된 절연층을 준비하는 단계; 상기 절연층 위에 상기 도금 시드층을 시드층으로 전해도금하여 회로 패턴을 형성하는 단계; 상기 도금 시드층 위에 상기 회로 패턴의 상면 중 적어도 일부를 개방하는 개구부를 갖는 마스크를 형성하는 단계; 상기 도금 시드층을 시드층으로 전해도금하여 상기 회로 패턴 위에 상기 개구부의 적어도 일부를 매립하는 표면 처리층을 형성하는 단계; 상기 도금 시드층 위에 형성된 마스크를 제거하는 단계; 및 상기 절연층 위에 형성된 도금 시드층을 제거하는 단계를 포함한다.On the other hand, the manufacturing method of the printed circuit board according to the embodiment includes the steps of preparing an insulating layer having a plating seed layer formed on the upper surface; forming a circuit pattern by electroplating the plating seed layer as a seed layer on the insulating layer; forming a mask having an opening opening at least a portion of an upper surface of the circuit pattern on the plating seed layer; forming a surface treatment layer filling at least a portion of the opening on the circuit pattern by electroplating the plating seed layer as a seed layer; removing the mask formed on the plating seed layer; and removing the plating seed layer formed on the insulating layer.

또한, 상기 마스크는 드라이 필름을 포함한다.In addition, the mask includes a dry film.

또한, 상기 마스크의 개구부의 폭은, 상기 회로 패턴의 상면의 폭보다 좁으며, 상기 회로 패턴의 상면 중 적어도 일부는, 상기 마스크에 의해 덮인다.In addition, the width of the opening of the mask is narrower than the width of the upper surface of the circuit pattern, and at least a part of the upper surface of the circuit pattern is covered by the mask.

또한, 상기 도금 시드층의 제거 이전의 회로 패턴은, 상기 표면 처리층의 하면과 접촉하는 제 1 상면과, 상기 표면 처리층의 하면과 접촉하지 않는 제 2 상면을 포함하며, 상기 회로 패턴의 제 2 상면의 일부는, 상기 도금 시드층의 제거 시에 상기 도금 시드층과 함께 제거된다.In addition, the circuit pattern before the removal of the plating seed layer includes a first upper surface contacting the lower surface of the surface treatment layer and a second upper surface not in contact with the lower surface of the surface treatment layer, 2 A portion of the upper surface is removed together with the plating seed layer when the plating seed layer is removed.

또한, 상기 도금 시드층의 제거 후의 회로 패턴은 상기 표면 처리층의 하면의 폭보다 좁은 폭을 가지는 상면을 포함한다.In addition, the circuit pattern after the removal of the plating seed layer includes an upper surface having a width smaller than a width of a lower surface of the surface treatment layer.

또한, 상기 도금 시드층의 제거 후의 회로 패턴은, 상기 제 2 상면과 연장되는 측면이 일정 곡률을 가진다.Further, in the circuit pattern after the plating seed layer is removed, a side surface extending from the second upper surface has a predetermined curvature.

또한, 상기 표면 처리층은, 금(Au)을 포함하는 금속물질로 형성된 금 표면 처리층을 포함하며, 상기 금 표면 처리층의 하면은, 상기 회로 패턴의 상면과 직접 접촉한다.In addition, the surface treatment layer includes a gold surface treatment layer formed of a metal material including gold (Au), and a lower surface of the gold surface treatment layer is in direct contact with an upper surface of the circuit pattern.

또한, 상기 표면 처리층의 하면은, 상기 회로 패턴의 하면의 폭보다 좁은 폭을 가진다.Moreover, the lower surface of the said surface treatment layer has a width narrower than the width|variety of the lower surface of the said circuit pattern.

또한, 상기 절연층 위에 형성되어, 상기 절연층의 적어도 일부 표면을 덮는 보호층을 형성하는 단계를 더 포함한다.The method further includes forming a protective layer formed on the insulating layer to cover at least a partial surface of the insulating layer.

본 발명에 따른 실시 예에 의하면, 필름 타입의 제거 가능한 물질 및 회로 패턴 형성에 사용한 도금 시드층을 활용하여 표면 처리층을 형성함으로써, 디자인에 제약없이 전해 표면 처리와 무전해 표면 처리 방식을 선택적으로 사용 가능하다.According to an embodiment of the present invention, by forming a surface treatment layer using a film-type removable material and a plating seed layer used to form a circuit pattern, electrolytic surface treatment and electroless surface treatment can be selectively performed without restriction on design. Available.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 형성 시에 사용한 도금 시드층을 이용하여 금(Au)을 포함하는 표면 처리층을 형성함으로써, 기존의 금(Au) 표면 처리층의 시드층 역할을 수행한 니켈(Ni) 표면 처리층을 제거할 수 있으며, 이에 따라 제품의 두께를 낮출 수 있을 뿐 아니라, 상기 니켈 표면 처리층의 삭제로 인한 제품 단가를 낮출 수 있다.In addition, according to an embodiment of the present invention, a surface treatment layer containing gold (Au) is formed using the plating seed layer used to form the circuit pattern, thereby serving as a seed layer of the existing gold (Au) surface treatment layer. It is possible to remove the nickel (Ni) surface treatment layer that has been subjected to the above process, thereby reducing the thickness of the product as well as lowering the unit cost of the product due to the removal of the nickel surface treatment layer.

또한, 본 발명에 따른 실시 예에 의하면, 기존의 니켈 표면 처리층을 제거하고, 그에 따라 회로 패턴 위에 바로 금(Au) 표면 처리층을 형성함으로써, 전기 전도도를 상승시키면서 전기 저항을 감소시킬 수 있으며, 이에 따른 RF 특성을 향상시킬 수 있다.In addition, according to the embodiment of the present invention, by removing the existing nickel surface treatment layer, and thus forming a gold (Au) surface treatment layer directly on the circuit pattern, it is possible to reduce the electrical resistance while increasing the electrical conductivity, , thereby improving RF characteristics.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 위에 형성된 표면 처리층이 상기 회로 패턴의 상부 측면으로부터 바깥쪽으로 돌출된 처마 구조를 가짐으로써, 회로패턴 위에 실장되는 부품의 실장면적을 증가시킬 수 있으며, 이에 따른 고객 신뢰성을 향상시킬 수 있다. In addition, according to an embodiment of the present invention, the surface treatment layer formed on the circuit pattern has an eaves structure protruding outward from the upper side of the circuit pattern, thereby increasing the mounting area of the component mounted on the circuit pattern, , thereby improving customer reliability.

도 1은 종래 기술에 따른 인쇄회로기판을 나타낸 단면도이다.
도 2는 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 구조를 나타낸 단면도이고, 도 3은 도 2의 회로 패턴의 상세 도면이다.
도 4 내지 도 11은 도 2에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 12는 본 발명의 제2 실시 예에 따른 인쇄회로기판의 구조를 보여주는 단면도이다.
도 13 내지 도 15는 도 12에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 16은 본 발명의 제 3 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 17은 본 발명의 제 4 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 18은 본 발명의 제 5 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.1 is a cross-sectional view showing a printed circuit board according to the prior art.
2 is a cross-sectional view showing a structure of a printed circuit board according to a first embodiment of the present invention, and FIG. 3 is a detailed view of the circuit pattern of FIG. 2 .
4 to 11 are cross-sectional views illustrating the manufacturing method of the printed circuit board shown in FIG. 2 in order of process.
12 is a cross-sectional view showing the structure of a printed circuit board according to a second embodiment of the present invention.
13 to 15 are cross-sectional views illustrating the manufacturing method of the printed circuit board shown in FIG. 12 in order of process.
16 is a cross-sectional view showing a printed circuit board according to a third embodiment of the present invention.
17 is a view showing a printed circuit board according to a fourth embodiment of the present invention.
18 is a view showing a printed circuit board according to a fifth embodiment of the present invention.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. However, the present invention may be embodied in various different forms and is not limited to the embodiments described herein.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part "includes" a certain element, it means that other elements may be further included, rather than excluding other elements, unless otherwise stated.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged to clearly express various layers and regions, and similar reference numerals are attached to similar parts throughout the specification. .

층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.When a part, such as a layer, film, region, plate, etc., is "on" another part, it includes not only the case where it is "directly on" another part, but also the case where there is another part in between. Conversely, when we say that a part is "just above" another part, we mean that there is no other part in the middle.

본 발명에서는, 필름 타입의 제거 가능한 물질 및 별도의 시드층을 활용하여 표면 처리층을 형성하여 기존의 니켈 표면 처리층을 제거할 수 있으면서, 상기 시드층을 제거하는 과정에서 회로 패턴의 상면의 일부가 함께 제거될 수 있도록 한 새로운 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In the present invention, a surface treatment layer is formed using a film-type removable material and a separate seed layer to remove the existing nickel surface treatment layer, and a portion of the upper surface of the circuit pattern in the process of removing the seed layer To provide a new printed circuit board that can be removed together and a method for manufacturing the same.

도 2는 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 구조를 나타낸 단면도이고, 도 3은 도 2의 회로 패턴의 상세 도면이다.2 is a cross-sectional view showing a structure of a printed circuit board according to a first embodiment of the present invention, and FIG. 3 is a detailed view of the circuit pattern of FIG. 2 .

도 2 및 도 3을 참조하면, 인쇄회로기판(100)은 절연층(110), 도금 시드층(120), 회로 패턴(130) 및 표면 처리층(140)을 포함한다.2 and 3 , the printed circuit board 100 includes an insulating layer 110 , a plating seed layer 120 , a circuit pattern 130 , and a surface treatment layer 140 .

상기 절연층(110)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지 기판일 수 있으나, 복수의 적층 구조를 가지는 인쇄회로기판 중 한 회로 패턴(130)이 형성되어 있는 절연층 영역을 의미할 수도 있다.The insulating layer 110 may be a support substrate of a printed circuit board on which a single circuit pattern is formed, but may refer to an insulating layer region in which one circuit pattern 130 among printed circuit boards having a plurality of stacked structures is formed. have.

상기 절연층(110)이 복수의 적층 구조 중 어느 한 절연층을 의미하는 경우, 상기 절연층(110)의 상면 또는 하면에 복수의 회로 패턴이 연속적으로 형성될 수 있다. When the insulating layer 110 means any one insulating layer among a plurality of stacked structures, a plurality of circuit patterns may be continuously formed on the upper surface or the lower surface of the insulating layer 110 .

상기 절연층(110)은 절연 플레이트를 형성하며, 열 경화성 또는 열 가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulating layer 110 forms an insulating plate, and may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber-impregnated substrate. It may include a resin, and alternatively, it may include a polyimide-based resin.

상기 절연층(110) 위에는 회로 패턴(130)이 형성된다.A circuit pattern 130 is formed on the insulating layer 110 .

바람직하게, 상기 절연층(110)과 상기 회로 패턴(130) 사이에는, 상기 회로 패턴(130)의 형성 시에 사용한 도금 시드층(120)이 형성된다.Preferably, a plating seed layer 120 used in forming the circuit pattern 130 is formed between the insulating layer 110 and the circuit pattern 130 .

상기 도금 시드층(120)은 상면 및 하면의 폭이 동일할 수 있다.The plating seed layer 120 may have an upper surface and a lower surface having the same width.

그리고, 상기 도금 시드층(120) 위에는 회로 패턴(130)이 형성된다.In addition, a circuit pattern 130 is formed on the plating seed layer 120 .

상기 회로 패턴(130)도 상기 도금 시드층(120)과 다르게 상면 및 하면의 폭이 서로 다른 형상을 가질 수 있다. 이때, 상기 회로 패턴(130)의 하면의 폭은 상기 도금 시드층(120)의 상면 또는 하면의 폭과 동일할 수 있으며, 상기 회로 패턴(130)의 상면의 폭은 상기 회로 패턴(130)의 하면의 폭보다 좁을 수 있다.The circuit pattern 130 may also have a shape different from that of the plating seed layer 120 , in which widths of upper and lower surfaces are different from each other. In this case, the width of the lower surface of the circuit pattern 130 may be the same as the width of the upper surface or the lower surface of the plating seed layer 120 , and the width of the upper surface of the circuit pattern 130 is the width of the circuit pattern 130 . It may be narrower than the width of the bottom.

상기 도금 시드층(120)과 회로 패턴(130)은 구리(Cu)를 포함하면서 전도성을 가진 금속 물질로 형성된다.The plating seed layer 120 and the circuit pattern 130 are formed of a conductive metal material including copper (Cu).

상기 회로 패턴(130)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.The circuit pattern 130 is a conventional printed circuit board manufacturing process, such as additive process (Additive process), subtractive process (Subtractive Process), MSAP (Modified Semi Additive Process), SAP (Semi Additive Process) method, etc. possible, and a detailed description thereof will be omitted herein.

도면 상에는, 상기 회로 패턴(130)이 상기 절연층(110) 위에 단일 개로 형성되는 것으로 도시하였지만, 상기 회로 패턴(130)은 상기 절연층(110)의 상면 및 하면 중 적어도 어느 하나의 표면에 일정 간격을 두고 복수 개 형성될 수 있다.Although the drawing shows that the circuit pattern 130 is formed as a single piece on the insulating layer 110 , the circuit pattern 130 is uniformly formed on at least one of the upper and lower surfaces of the insulating layer 110 . A plurality of spaced apart may be formed.

도 3을 참조하여 상기 회로 패턴(130)에 대해 보다 구체적으로 설명하면, 상기 회로 패턴(130)은 상기 도금 시드층(120) 위에 형성되어 하면이 상기 도금 시드층(120)의 상면과 접촉하는 제 1 부분(131)과, 상기 제 1 부분(131) 위에 형성되어 적어도 일부의 상면이 상기 표면 처리층(140)의 하면과 접촉하는 제 2 부분(132)을 포함한다.3 , the circuit pattern 130 is formed on the plating seed layer 120 so that a lower surface of the circuit pattern 130 is in contact with the upper surface of the plating seed layer 120 . It includes a first portion 131 and a second portion 132 formed on the first portion 131 and having at least a portion of an upper surface in contact with a lower surface of the surface treatment layer 140 .

여기에서, 상기 회로 패턴(130)이 제 1 부분(131)과 제 2 부분(132)으로 구성된다고 하였지만, 이는 상기 회로 패턴(130)의 형상을 설명하기 위한 구분일 뿐, 실질적으로 상기 제 1 부분(131)과 제 2 부분(132)은 일체로 형성된 하나의 구성요소이다.Here, although it has been said that the circuit pattern 130 is composed of the first part 131 and the second part 132 , this is only a division for describing the shape of the circuit pattern 130 , and substantially the first part 131 . The portion 131 and the second portion 132 are integrally formed as one component.

상기 회로 패턴(130)의 제 1 부분(131)은 하면이 상기 도금 시드층(120)의 상면과 직접 접촉하며 형성된다.The lower surface of the first portion 131 of the circuit pattern 130 is formed in direct contact with the upper surface of the plating seed layer 120 .

이때, 상기 회로 패턴(130)의 제 1 부분(131)은 상면 및 하면의 폭이 서로 동일한 형상을 가진다.In this case, the first portion 131 of the circuit pattern 130 has a shape in which the width of the upper surface and the lower surface are equal to each other.

그리고, 회로 패턴(130)의 제 2 부분(132)은 하면과 상면이 서로 다른 폭을 가진다.In addition, the second portion 132 of the circuit pattern 130 has a width different from that of the lower surface and the upper surface.

즉, 상기 회로 패턴(130)의 제 2 부분(132)은 상면이 하면보다 좁은 폭을 가지며, 이에 따라 상기 제 2 부분(132)의 측면은 길이 방향으로 일정 곡률을 가지며 형성된다.That is, the upper surface of the second portion 132 of the circuit pattern 130 has a narrower width than the lower surface, and accordingly, the side surface of the second portion 132 is formed to have a predetermined curvature in the longitudinal direction.

이때, 상기 회로 패턴(130)의 제 2 부분(132)은 제 1 곡률을 가지는 제 1 측면과 제 2 곡률을 가지는 제 2 측면을 포함할 수 있다. 그리고, 상기 제 1 측면이 가지는 제 1 곡률을 실질적으로 상기 제 2 측면이 가지는 제 2 곡률과 동일하다.In this case, the second portion 132 of the circuit pattern 130 may include a first side surface having a first curvature and a second side surface having a second curvature. In addition, the first curvature of the first side surface is substantially the same as the second curvature of the second side surface.

결론적으로, 상기 회로 패턴(130)은 좌측면과 우측면을 포함하는데, 상기 좌측면과 우측면은 각각 주면에 대하여 실질적으로 수직한 제 1 측면과, 상기 제 1 측면으로부터 연장되어 일정 곡률을 가지는 곡면의 제 2 측면을 포함한다.In conclusion, the circuit pattern 130 includes a left side and a right side. The left side and the right side each have a first side substantially perpendicular to the main surface, and a curved surface extending from the first side and having a certain curvature. and a second aspect.

상기 회로 패턴(130) 위에는 상기 회로 패턴(130)의 표면 처리를 위한 표면 처리층(140)이 형성된다.A surface treatment layer 140 for surface treatment of the circuit pattern 130 is formed on the circuit pattern 130 .

상기 표면 처리층(140)은 금(Au)만을 포함하는 금속으로 형성되거나, 금(Au)을 포함하는 합금으로 형성될 수 있다.The surface treatment layer 140 may be formed of a metal including only gold (Au) or an alloy including gold (Au).

상기 표면 처리층(140)이 금(Au)을 포함하는 합금으로 형성되는 경우, 상기 표면 처리층(140)은 코발트를 포함하는 금 합금으로 형성될 수 있다. 이때, 상기 표면 처리층(140)은 전해도금에 의해 형성된다.When the surface treatment layer 140 is formed of an alloy containing gold (Au), the surface treatment layer 140 may be formed of a gold alloy containing cobalt. In this case, the surface treatment layer 140 is formed by electroplating.

바람직하게, 상기 표면 처리층(140)은 상기 회로 패턴(130)의 형성 시에 사용한 도금 시드층과 동일한 층인 상기 도금 시드층(120)으로 전해 도금하여 형성된다.Preferably, the surface treatment layer 140 is formed by electrolytic plating with the plating seed layer 120 , which is the same layer as the plating seed layer used to form the circuit pattern 130 .

상기 표면 처리층(140)은 상기 회로 패턴(130) 위에 형성되며, 이에 따라 상기 표면 처리층(140)의 하면은 상기 회로 패턴(130)의 상면과 직접 접촉한다.The surface treatment layer 140 is formed on the circuit pattern 130 , and accordingly, the lower surface of the surface treatment layer 140 directly contacts the upper surface of the circuit pattern 130 .

이때, 상기 표면 처리층(140)은 상기 회로 패턴(130)의 상면의 폭보다 넓은 폭을 가진 하면을 포함한다.In this case, the surface treatment layer 140 includes a lower surface having a width wider than that of the upper surface of the circuit pattern 130 .

이에 따라, 상기 표면 처리층(140)의 하면은 상기 회로 패턴(130)의 상면과 직접 접촉하는 제 1 하면과, 상기 회로 패턴(130)의 상면과 접촉하지 않는 제 2 하면을 포함한다.Accordingly, the lower surface of the surface treatment layer 140 includes a first lower surface in direct contact with the upper surface of the circuit pattern 130 and a second lower surface not in contact with the upper surface of the circuit pattern 130 .

이때, 상기 표면 처리층(140)의 제 1 하면은, 상기 표면 처리층(140)의 하면의 중앙 영역일 수 있으며, 상기 표면 처리층(140)의 제 2 하면은 상기 표면 처리층(140)의 좌측 영역 및 우측 영역일 수 있다.In this case, the first lower surface of the surface treatment layer 140 may be a central region of the lower surface of the surface treatment layer 140 , and the second lower surface of the surface treatment layer 140 is the surface treatment layer 140 . may be a left region and a right region of .

그리고, 상기 표면 처리층(140)은 상면 및 하면의 폭이 서로 동일한 형상을 가질 수 있다.In addition, the surface treatment layer 140 may have a shape in which the width of the upper surface and the lower surface are equal to each other.

한편, 상기 표면 처리층(140)의 상면 및 하면은 상기 회로 패턴(130)의 하면의 폭보다는 좁은 폭을 가질 수 있다.Meanwhile, the upper and lower surfaces of the surface treatment layer 140 may have a width narrower than the width of the lower surface of the circuit pattern 130 .

이에 따라, 도 2에 도시된 바와 같이, 상기 표면 처리층(140)은 상기 회로 패턴(130)의 상부의 측면에서 상기 회로 패턴(130)의 바깥부분으로 돌출된 처마(eaves) 형상을 가진다.Accordingly, as shown in FIG. 2 , the surface treatment layer 140 has an eaves shape protruding from the upper side of the circuit pattern 130 to the outside of the circuit pattern 130 .

상기와 같이 본 발명은 회로 패턴(130)의 형성 시에 사용한 도금 시드층(120)을 이용하여 금(Au)을 포함하는 표면 처리층(140)을 형성함으로써, 기존의 금(Au) 표면 처리층의 시드층 역할을 수행한 니켈(Ni) 표면 처리층을 제거할 수 있다.As described above, in the present invention, the surface treatment layer 140 including gold (Au) is formed using the plating seed layer 120 used when the circuit pattern 130 is formed, thereby treating the conventional gold (Au) surface. The nickel (Ni) surface treatment layer serving as the seed layer of the layer may be removed.

또한, 상기와 같이 본 발명은 기존의 니켈 표면 처리층을 제거하고, 그에 따라 회로 패턴(130) 위에 바로 금(Au)을 포함하는 표면 처리층(140)을 형성함으로써, 전기 전도도를 상승시키면서 전기 저항을 감소시킬 수 있으며, 이에 따른 RF 특성을 향상시킬 수 있다.In addition, as described above, the present invention removes the conventional nickel surface treatment layer, and accordingly forms the surface treatment layer 140 containing gold (Au) directly on the circuit pattern 130, thereby increasing the electrical conductivity while increasing the electrical conductivity. Resistance may be reduced, and thus RF characteristics may be improved.

또한, 상기와 같이 본 발명은 회로 패턴(130) 위에 형성되는 표면 처리층(140)이 상기 회로 패턴(130)의 상부 측면으로부터 바깥쪽으로 돌출된 처마 구조를 가짐으로써, 회로패턴 위에 실장되는 부품의 실장면적을 증가시킬 수 있으며, 이에 따른 고객 신뢰성을 향상시킬 수 있다. In addition, according to the present invention, as described above, the surface treatment layer 140 formed on the circuit pattern 130 has an eaves structure protruding outward from the upper side of the circuit pattern 130 , so that the component mounted on the circuit pattern It is possible to increase the mounting area, thereby improving customer reliability.

이하에서는, 상기 회로 패턴(130)과 표면 처리층(140) 사이의 관계에 대해 보다 구체적으로 설명하기로 한다.Hereinafter, the relationship between the circuit pattern 130 and the surface treatment layer 140 will be described in more detail.

도 2를 참조하면, 회로 패턴(130)은 서로 다른 폭의 상면과 하면을 가진다. 이때, 상기 회로 패턴(130)의 하면은 제 1 폭(W1)을 가지며, 상기 회로 패턴(130)의 하면은 상기 제 1 폭(W1)보다 좁은 제 2 폭(W2)을 가진다.Referring to FIG. 2 , the circuit pattern 130 has upper and lower surfaces of different widths. In this case, the lower surface of the circuit pattern 130 has a first width W1 , and the lower surface of the circuit pattern 130 has a second width W2 that is narrower than the first width W1 .

이에 따라, 상기 회로 패턴(130)의 하면은 수직 방향으로 상기 회로 패턴(130)의 상면과 중첩되는 제 1 영역과, 상기 회로 패턴(130)의 상면과 중첩되지 않는 제 2 영역을 포함한다.Accordingly, the lower surface of the circuit pattern 130 includes a first area overlapping the upper surface of the circuit pattern 130 in a vertical direction and a second area not overlapping the upper surface of the circuit pattern 130 .

또한, 상기 회로 패턴(130) 위에는 표면 처리층(140)이 형성되는데, 상기 표면 처리층(140)의 상면과 하면이 동일한 제 3 폭(W3)을 가진다.In addition, the surface treatment layer 140 is formed on the circuit pattern 130 , and the upper surface and the lower surface of the surface treatment layer 140 have the same third width W3 .

이때, 상기 제 3 폭(W3)은 상기 제 1 폭(W1) 보다는 좁고 상기 제 2 폭(W2)보다는 넓다.In this case, the third width W3 is narrower than the first width W1 and wider than the second width W2 .

이에 따라, 상기 표면 처리층(140)의 하면은 상기 회로 패턴(130)의 상면과 접촉하는 접촉 영역과, 상기 접촉영역으로부터 상기 회로 패턴(130)의 상면의 바깥쪽으로 돌출되어 상기 회로 패턴(130)의 상면과 접촉하지 않는 비접촉 영역을 포함한다.Accordingly, the lower surface of the surface treatment layer 140 has a contact area in contact with the upper surface of the circuit pattern 130 , and the circuit pattern 130 protrudes from the contact area to the outside of the upper surface of the circuit pattern 130 . ) includes a non-contact area that does not come into contact with the upper surface of

이때, 상기 회로 패턴(130)의 하면은 상기 회로 패턴(130)의 상면에 비해 제 4 폭(W4)만큼 넓은 폭을 가질 수 있다.In this case, the lower surface of the circuit pattern 130 may have a width as wide as the fourth width W4 compared to the upper surface of the circuit pattern 130 .

다시 말해서, 상기 회로 패턴(130)의 제 1 영역은 상기 제 4 폭(W4)을 가질 수 있다.In other words, the first region of the circuit pattern 130 may have the fourth width W4 .

여기에서, 상기 회로 패턴(130)의 제 1 영역은 상기 표면 처리층(140)의 비접촉 영역과 일부 중첩된다.Here, the first region of the circuit pattern 130 partially overlaps the non-contact region of the surface treatment layer 140 .

다시 말해서, 상기 회로 패턴(130)의 제 1 영역은, 수직 방향으로, 상기 표면 처리층(140)의 비접촉 영역과 중첩되지 않으면서 제 5 폭(W5)을 가지는 제 3 영역과, 상기 수직 방향으로 상기 표면 처리층(140)의 비접촉 영역과 중첩되면서 제 6 폭(W6)을 가지는 제 4 영역을 포함한다.In other words, the first region of the circuit pattern 130 includes, in a vertical direction, a third region having a fifth width W5 without overlapping with the non-contact region of the surface treatment layer 140 , and in the vertical direction. As a result, a fourth region overlapping the non-contact region of the surface treatment layer 140 and having a sixth width W6 is included.

이때, 상기 제 3 영역이 가지는 제 5 폭(W5)은 상기 제 4 영역이 가지는 제 6 폭(W6)보다 넓은 것이 바람직하다.In this case, the fifth width W5 of the third region is preferably wider than the sixth width W6 of the fourth region.

더욱 바람직하게는, 상기 제 5 폭(W5)과 제 6 폭(W6)의 비율은 1.5~4.0 사이의 범위를 만족하도록 한다.More preferably, the ratio of the fifth width W5 to the sixth width W6 satisfies a range of 1.5 to 4.0.

즉, 상기 제 5 폭(W5)과 제 6 폭(W6)의 비율이 1.5 미만인 경우는, 상기 표면 처리층(140)의 비중첩 영역의 폭이 넓어지는 것을 의미하며, 이 경우에는 상기 회로 패턴(130)의 상면의 바깥쪽으로 돌출된 표면 처리층(140)의 비중첩 영역의 구조가 불안정하여 상기 비중첩 영역의 붕괴가 발생할 수 있으며, 이에 따른 쇼트가 발생하는 문제점이 있다.That is, when the ratio of the fifth width W5 to the sixth width W6 is less than 1.5, it means that the width of the non-overlapping region of the surface treatment layer 140 is widened, and in this case, the circuit pattern The structure of the non-overlapping region of the surface treatment layer 140 protruding outward from the upper surface of the 130 is unstable, so that the non-overlapping region may collapse, resulting in a short circuit.

또한, 상기 제 5 폭(W5)과 제 6 폭(W6)의 비율이 4.0보다 큰 경우는, 상기 표면 처리층(140)의 비중첩 영역의 폭이 좁아지는 것을 의미하며, 이 경우에는 상기 표면 처리층(140)의 전체 폭이 좁아짐에 따라 실장 면적이 좁아지는 문제점이 있다.In addition, when the ratio of the fifth width W5 to the sixth width W6 is greater than 4.0, it means that the width of the non-overlapping region of the surface treatment layer 140 is narrowed, and in this case, the surface As the overall width of the treatment layer 140 is narrowed, there is a problem in that the mounting area is narrowed.

따라서, 본 발명에서는 상기와 같은 처마 구조의 표면 처리층(140)을 형성하는데 있어서, 상기 제 5 폭(W5)과 제 6 폭(W6)의 비율이 1.5~4.0 사이의 범위를 만족하도록 한다. 여기에서, 상기 상기 제 5 폭(W5)은 제 6 폭(W6)보다 크며, 이에 따라 상기 제 5 폭(W5)은 제 6 폭(W6)의 1.5배 내지 4배 사이의 값을 가지게 된다.Therefore, in the present invention, in forming the surface treatment layer 140 of the eaves structure as described above, the ratio of the fifth width W5 to the sixth width W6 satisfies the range of 1.5 to 4.0. Here, the fifth width W5 is greater than the sixth width W6, and accordingly, the fifth width W5 has a value between 1.5 and 4 times the sixth width W6.

이하에서는, 도 4 내지 11을 참조하여 도 2에 도시된 인쇄회로기판의 제조 방법에 대해 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing the printed circuit board shown in FIG. 2 will be described in detail with reference to FIGS. 4 to 11 .

도 4 내지 도 11은 도 2에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.4 to 11 are cross-sectional views illustrating the manufacturing method of the printed circuit board shown in FIG. 2 in order of process.

먼저, 도 4를 참조하면 절연층(110)을 준비하고, 상기 준비한 절연층(110) 위에 도금 시드층(120)을 형성한다.First, referring to FIG. 4 , an insulating layer 110 is prepared, and a plating seed layer 120 is formed on the prepared insulating layer 110 .

상기 도금 시드층(120)은 상기 절연층(110) 위에 구리를 포함하는 금속을 무전해 도금하여 형성할 수 있다.The plating seed layer 120 may be formed by electroless plating a metal including copper on the insulating layer 110 .

상기 절연층(110)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulating layer 110 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber-impregnated substrate. Alternatively, a polyimide-based resin may be included.

상기 도금 시드층(120)은 상기 절연층(110)의 표면에 무전해 도금하여 형성하는 것과는 달리 일반적인 CCL(Copper Clad Laminate)를 사용할 수 있다.Unlike forming the plating seed layer 120 by electroless plating on the surface of the insulating layer 110 , a general copper clad laminate (CCL) may be used.

이때, 상기 도금 시드층(120)을 무전해 도금하여 형성하는 경우, 상기 절연층(110)의 상면에 조도를 부여하여 도금이 원활히 진행되도록 할 수 있다.In this case, when the plating seed layer 120 is formed by electroless plating, roughness may be provided to the upper surface of the insulating layer 110 so that plating proceeds smoothly.

무전해 도금 방식은 탈지과정, 소프트 부식과정, 예비 촉매 처리 과정, 촉매 처리 과정, 활성화 과정, 무전해 도금 과정 및 산화 방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 도금 씨드층(120)은 도금이 아닌 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있을 것이다.In the electroless plating method, a degreasing process, a soft corrosion process, a pre-catalyst treatment process, a catalyst treatment process, an activation process, an electroless plating process, and an oxidation prevention process may be performed in the order of treatment. Also, the plating seed layer 120 may be formed by sputtering metal particles using plasma instead of plating.

이때, 상기 도금 씨드층(120)을 도금하기 이전에 상기 절연층(110)의 표면의 스미어를 제거하는 디스미어 공정을 추가로 수행할 수 있다. 상기 디스미어 공정은 상기 절연층(110)의 표면에 조도를 부여하여, 상기 도금 씨드층(120) 형성에 대한 도금력을 높이기 위해 수행된다.In this case, a desmear process of removing smear from the surface of the insulating layer 110 may be additionally performed before plating the plating seed layer 120 . The desmear process is performed to increase the plating power for forming the plating seed layer 120 by imparting roughness to the surface of the insulating layer 110 .

다음으로, 도 5를 참조하면 상기 도금 시드층(120) 위에 제 1 마스크(125)를 형성한다. 이때, 상기 제 1 마스크(125)는 드라이 필름(Dry film)을 사용할 수 있다.Next, referring to FIG. 5 , a first mask 125 is formed on the plating seed layer 120 . In this case, the first mask 125 may use a dry film.

이때, 상기 제 1 마스크(125)는 상기 도금 시드층(120)의 상면 중 적어도 일부를 노출하는 개구부(a)를 갖는다.In this case, the first mask 125 has an opening a exposing at least a portion of the top surface of the plating seed layer 120 .

여기에서, 상기 도금 시드층(120)의 상면 중 상기 제 1 마스크(125)의 개구부(a)에 의해 노출되는 상면은 회로 패턴(130)이 형성될 영역에 대응한다.Here, an upper surface of the plating seed layer 120 exposed by the opening a of the first mask 125 corresponds to a region in which the circuit pattern 130 is to be formed.

다시 말해서, 상기 도금 시드층(120)의 상면 중 회로 패턴(130)이 형성될 부분을 노출하는 개구부(a)를 갖는 제 1 마스크(125)를 상기 도금 시드층(120) 위에 형성한다.In other words, a first mask 125 having an opening a exposing a portion on which the circuit pattern 130 is to be formed among the top surface of the plating seed layer 120 is formed on the plating seed layer 120 .

이때, 상기 제 1 마스크(125)는 상기 도금 시드층(120)의 전체 상면을 덮도록 형성될 수 있으며, 이에 따라 상기 형성된 도금 시드층(120) 중 상기 회로 패턴(130)이 형성될 부분의 일부를 제거하여 상기 개구부(a)를 형성할 수 있다.In this case, the first mask 125 may be formed to cover the entire upper surface of the plating seed layer 120 , and thus may cover the portion of the plating seed layer 120 where the circuit pattern 130 is to be formed. The opening (a) may be formed by removing a portion.

다음으로, 도 6을 참조하면, 상기 도금 시드층(120) 위에 상기 제 1 마스크(125)의 개구부(a) 중 적어도 일부를 매립하는 회로 패턴(130)을 형성한다.Next, referring to FIG. 6 , a circuit pattern 130 filling at least a portion of the opening a of the first mask 125 is formed on the plating seed layer 120 .

상기 회로 패턴(130)은 상기 도금 시드층(120)을 시드층으로 하여, 전도성의 물질, 바람직하게는 구리를 포함하는 합금을 전해 도금하여 상기 제 1마스크(125)의 개구부(a)의 적어도 일부를 매립하며 형성될 수 있다.The circuit pattern 130 is formed by electroplating an alloy containing a conductive material, preferably copper, using the plating seed layer 120 as a seed layer to form at least the opening (a) of the first mask 125 . It may be formed by filling a part.

다음으로, 도 7을 참조하면, 상기 도금 시드층(120) 위에 형성된 제 1 마스크(125)를 제거한다.Next, referring to FIG. 7 , the first mask 125 formed on the plating seed layer 120 is removed.

이때, 상기 제 1 마스크(125)가 제거된 후에, 상기 도금 시드층(120)의 표면에 상기 제 1 마스크(125)의 잔존물이 잔존할 수 있으며, 이에 따라 상기 잔존물을 제거하는 공정을 추가로 진행할 수 있다.In this case, after the first mask 125 is removed, a remnant of the first mask 125 may remain on the surface of the plating seed layer 120 . Accordingly, a process of removing the remnant may be additionally performed. can proceed.

다음으로, 도 8을 참조하면, 상기 도금 시드층(120) 위에 제 2 마스크(135)를 형성한다.Next, referring to FIG. 8 , a second mask 135 is formed on the plating seed layer 120 .

이때, 상기 제 2 마스크(135)는 내열성이 강하면서 용이한 제거가 가능한 드라이 필름을 사용하는 것이 바람직하다.In this case, it is preferable to use a dry film that has strong heat resistance and can be easily removed for the second mask 135 .

상기 제 2 마스크(135)는 상기 회로 패턴(130)의 상면을 노출하는 개구부(b)를 포함한다.The second mask 135 includes an opening b exposing the top surface of the circuit pattern 130 .

이때, 상기 제 2 마스크(135)의 개구부(b)의 폭은 상기 회로 패턴(130)의 상면 폭보다 좁을 폭을 가지며 형성된다.In this case, the width of the opening b of the second mask 135 is narrower than the width of the top surface of the circuit pattern 130 .

이에 따라, 상기 회로 패턴(130)의 상면 중 적어도 일부는 상기 제 2 마스크(135)에 의해 덮인다. 바람직하게, 상기 회로 패턴(130)의 상면 중 중앙 영역은 상기 제 2 마스크(135)의 개구부(b)에 의해 외부로 노출되며, 상기 회로 패턴(130)의 상면의 가장자리 영역은 상기 제 2 마스크(135)에 의해 덮이게 된다.Accordingly, at least a portion of the upper surface of the circuit pattern 130 is covered by the second mask 135 . Preferably, a central region of the top surface of the circuit pattern 130 is exposed to the outside by the opening b of the second mask 135 , and an edge region of the top surface of the circuit pattern 130 is the second mask. (135).

다음으로, 도 9를 참조하면, 상기 도금 시드층(120) 및 회로 패턴(130)을 시드층으로 하여 상기 회로 패턴(130) 위에 표면 처리층(140)을 형성한다.Next, referring to FIG. 9 , a surface treatment layer 140 is formed on the circuit pattern 130 using the plating seed layer 120 and the circuit pattern 130 as seed layers.

이때, 상기 표면 처리층(140)은 상기 제 2 마스크(135)의 개구부(b)의 폭과 동일한 폭을 가지며 형성된다.In this case, the surface treatment layer 140 is formed to have the same width as the width of the opening b of the second mask 135 .

상기 표면 처리층(140)은 금(Au)만을 포함하는 금속으로 형성되거나, 금(Au)을 포함하는 합금으로 형성될 수 있다.The surface treatment layer 140 may be formed of a metal including only gold (Au) or an alloy including gold (Au).

상기 표면 처리층(140)이 금(Au)을 포함하는 합금으로 형성되는 경우, 상기 표면 처리층(140)은 코발트를 포함하는 금 합금으로 형성될 수 있다. 이때, 상기 표면 처리층(140)은 전해도금에 의해 형성된다.When the surface treatment layer 140 is formed of an alloy containing gold (Au), the surface treatment layer 140 may be formed of a gold alloy containing cobalt. In this case, the surface treatment layer 140 is formed by electroplating.

바람직하게, 상기 표면 처리층(140)은 상기 회로 패턴(130)의 형성 시에 사용한 도금 시드층과 동일한 층인 상기 도금 시드층(120)으로 전해 도금하여 형성된다. 즉, 상기 표면 처리층(140)은 상기 도금 시드층(120)과 상기 회로 패턴(130)가 연결되어 있음에 따른 도통 상태에 의해 전해 도금이 이루어진다.Preferably, the surface treatment layer 140 is formed by electrolytic plating with the plating seed layer 120 , which is the same layer as the plating seed layer used to form the circuit pattern 130 . That is, the surface treatment layer 140 is electrolytically plated by the conductive state due to the connection between the plating seed layer 120 and the circuit pattern 130 .

상기 표면 처리층(140)은 상기 회로 패턴(130) 위에 형성되며, 이에 따라 상기 표면 처리층(140)의 하면은 상기 회로 패턴(130)의 상면과 직접 접촉한다.The surface treatment layer 140 is formed on the circuit pattern 130 , and accordingly, the lower surface of the surface treatment layer 140 directly contacts the upper surface of the circuit pattern 130 .

이때, 상기 도금 시드층(120)이 제거되기 이전의 표면 처리층(140)은 상기 회로 패턴(130)의 상면보다 좁은 폭의 상면 및 하면을 포함한다.In this case, the surface treatment layer 140 before the plating seed layer 120 is removed includes an upper surface and a lower surface having a narrower width than the upper surface of the circuit pattern 130 .

이에 따라, 상기 회로 패턴(130)의 상면은 상기 표면 처리층(140)과 접촉하는 부분과, 상기 표면 처리층(140)과 접촉하지 않는 부분을 포함한다.Accordingly, the upper surface of the circuit pattern 130 includes a portion in contact with the surface treatment layer 140 and a portion not in contact with the surface treatment layer 140 .

다음으로, 도 10을 참조하면, 상기 도금 시드층(120) 위에 형성된 제 2 마스크(135)를 제거한다.Next, referring to FIG. 10 , the second mask 135 formed on the plating seed layer 120 is removed.

이때, 상기 제 1 마스크(125)의 제거 공정과 동일하게, 상기 제 2 마스크(135)가 제거되면, 상기 도금 시드층(120) 위에 잔존하는 상기 제 2 마스크(135)의 잔존물을 제거하는 공정을 추가로 진행할 수도 있다.At this time, in the same manner as in the process of removing the first mask 125 , when the second mask 135 is removed, the process of removing the residue of the second mask 135 remaining on the plating seed layer 120 . may proceed further.

다음으로, 도 11을 참조하면, 상기 절연층(110) 위에 형성된 도금 시드층(120) 중 상기 회로 패턴(130)이 형성되지 않는 부분을 제거하는 제거 공정을 진행한다.Next, referring to FIG. 11 , a removal process of removing a portion of the plating seed layer 120 formed on the insulating layer 110 in which the circuit pattern 130 is not formed is performed.

즉, 제 2 마스크(135)가 제거되면, 상기 절연층(110) 위에 형성된 도금 시드층(120)을 제거하는 공정을 진행한다. 이때, 상기 도금 시드층(120)을 제거하는 공정이 진행되면, 상기 도금 시드층(120) 중 상기 회로 패턴(130) 아래에 형성된 부분은 상기 회로 패턴(130)에 의해 제거되지 않고, 상기 회로 패턴(130)이 형성되지 않은 부분만이 선택적으로 제거된다.That is, when the second mask 135 is removed, a process of removing the plating seed layer 120 formed on the insulating layer 110 is performed. At this time, when the process of removing the plating seed layer 120 is performed, the portion of the plating seed layer 120 formed under the circuit pattern 130 is not removed by the circuit pattern 130 , and the circuit Only the portion where the pattern 130 is not formed is selectively removed.

이때, 상기 회로 패턴(130)의 상면 중 가장자리 영역은 상기 표면 처리층(140)이 형성되어 있지 않다. 이에 따라, 상기 도금 시드층(120)의 제거 공정이 진행되면, 상기 회로 패턴(130)의 상면 중 표면 처리층(140)에 의해 덮이지 않은 가장자리 부분도 함께 제거된다.In this case, the surface treatment layer 140 is not formed on an edge region of the upper surface of the circuit pattern 130 . Accordingly, when the removal process of the plating seed layer 120 is performed, an edge portion of the upper surface of the circuit pattern 130 not covered by the surface treatment layer 140 is also removed.

여기에서, 상기 회로 패턴(130)의 제거는, 상기 표면 처리층(140)에 의해 덮이지 않는 상부의 일부 영역에서만 진행된다.Here, the removal of the circuit pattern 130 is performed only in a partial region of the upper portion not covered by the surface treatment layer 140 .

이에 따라, 상기 회로 패턴(130)의 상부는 하부와 다르게 측면이 일정 곡률을 가지며 형성된다.Accordingly, the upper portion of the circuit pattern 130 is formed to have a certain curvature on the side surface differently from the lower portion.

이로 인해, 상기 표면 처리층(140) 하면은 상기 회로 패턴(130)의 상면의 폭보다 넓은 폭을 가지게 된다.Accordingly, the lower surface of the surface treatment layer 140 has a width wider than the width of the upper surface of the circuit pattern 130 .

그리고, 상기와 같은 도금 시드층(120)의 진행 공정에 의해 상기 표면 처리층(140)의 하면은 상기 회로 패턴(130)의 상면과 직접 접촉하는 제 1 하면과, 상기 회로 패턴(130)의 상면과 접촉하지 않는 제 2 하면을 포함한다.And, by the process of the plating seed layer 120 as described above, the lower surface of the surface treatment layer 140 has a first lower surface in direct contact with the upper surface of the circuit pattern 130 and the circuit pattern 130 . and a second lower surface not in contact with the upper surface.

이때, 상기 표면 처리층(140)의 제 1 하면은, 상기 표면 처리층(140)의 하면의 중앙 영역일 수 있으며, 상기 표면 처리층(140)의 제 2 하면은 상기 표면 처리층(140)의 좌측 영역 및 우측 영역일 수 있다.In this case, the first lower surface of the surface treatment layer 140 may be a central region of the lower surface of the surface treatment layer 140 , and the second lower surface of the surface treatment layer 140 is the surface treatment layer 140 . may be a left region and a right region of .

한편, 상기 표면 처리층(140)의 상면 및 하면은 상기 회로 패턴(130)의 하면의 폭보다는 좁은 폭을 가질 수 있다.Meanwhile, the upper and lower surfaces of the surface treatment layer 140 may have a width narrower than the width of the lower surface of the circuit pattern 130 .

즉, 상기 도금 시드층(120)의 제거 공정에서 상기 회로 패턴(130)의 상부의 가장자리 영역이 제거됨에 따라 상기 회로 패턴(130)은 상기 설명한 바와 같이 제 1 부분(131)과 제 2 부분(132)으로 구분될 수 있다.That is, as the upper edge region of the circuit pattern 130 is removed in the process of removing the plating seed layer 120 , the circuit pattern 130 is formed with the first part 131 and the second part ( 132) can be distinguished.

상기 회로 패턴(130)의 제 1 부분(131)은 하면이 상기 도금 시드층(120)의 상면과 직접 접촉하며 형성된다.The lower surface of the first portion 131 of the circuit pattern 130 is formed in direct contact with the upper surface of the plating seed layer 120 .

이때, 상기 회로 패턴(130)의 제 1 부분(131)은 상면 및 하면의 폭이 서로 동일한 형상을 가진다.In this case, the first portion 131 of the circuit pattern 130 has a shape in which the width of the upper surface and the lower surface are equal to each other.

그리고, 회로 패턴(130)의 제 2 부분(132)은 하면과 상면이 서로 다른 폭을 가진다.In addition, the second portion 132 of the circuit pattern 130 has a width different from that of the lower surface and the upper surface.

즉, 상기 회로 패턴(130)의 제 2 부분(132)은 상면이 하면보다 좁은 폭을 가지며, 이에 따라 상기 제 2 부분(132)의 측면은 길이 방향으로 일정 곡률을 가지며 형성된다.That is, the upper surface of the second portion 132 of the circuit pattern 130 has a narrower width than the lower surface, and accordingly, the side surface of the second portion 132 is formed to have a predetermined curvature in the longitudinal direction.

이때, 상기 회로 패턴(130)의 제 2 부분(132)은 제 1 곡률을 가지는 제 1 측면과 제 2 곡률을 가지는 제 2 측면을 포함할 수 있다. 그리고, 상기 제 1 측면이 가지는 제 1 곡률을 실질적으로 상기 제 2 측면이 가지는 제 2 곡률과 동일하다.In this case, the second portion 132 of the circuit pattern 130 may include a first side surface having a first curvature and a second side surface having a second curvature. In addition, the first curvature of the first side surface is substantially the same as the second curvature of the second side surface.

결론적으로, 상기 회로 패턴(130)은 좌측면과 우측면을 포함하는데, 상기 좌측면과 우측면은 각각 주면에 대하여 실질적으로 수직한 제 1 측면과, 상기 제 1 측면으로부터 연장되어 일정 곡률을 가지는 곡면의 제 2 측면을 포함한다.In conclusion, the circuit pattern 130 includes a left side and a right side. The left side and the right side each have a first side substantially perpendicular to the main surface, and a curved surface extending from the first side and having a certain curvature. and a second aspect.

이에 따라, 도 2에 도시된 바와 같이, 상기 표면 처리층(140)은 상기 회로 패턴(130)의 상부의 측면에서 상기 회로 패턴(130)의 바깥부분으로 돌출된 처마(eaves) 형상을 가진다.Accordingly, as shown in FIG. 2 , the surface treatment layer 140 has an eaves shape protruding from the upper side of the circuit pattern 130 to the outside of the circuit pattern 130 .

상기와 같이 본 발명은 회로 패턴(130)의 형성 시에 사용한 도금 시드층(120)을 이용하여 금(Au)을 포함하는 표면 처리층(140)을 형성함으로써, 기존의 금(Au) 표면 처리층의 시드층 역할을 수행한 니켈(Ni) 표면 처리층을 제거할 수 있다.As described above, in the present invention, the surface treatment layer 140 including gold (Au) is formed using the plating seed layer 120 used when the circuit pattern 130 is formed, thereby treating the conventional gold (Au) surface. The nickel (Ni) surface treatment layer serving as the seed layer of the layer may be removed.

또한, 상기와 같이 본 발명은 기존의 니켈 표면 처리층을 제거하고, 그에 따라 회로 패턴(130) 위에 바로 금(Au)을 포함하는 표면 처리층(140)을 형성함으로써, 전기 전도도를 상승시키면서 전기 저항을 감소시킬 수 있으며, 이에 따른 RF 특성을 향상시킬 수 있다.In addition, as described above, the present invention removes the conventional nickel surface treatment layer, and accordingly forms the surface treatment layer 140 containing gold (Au) directly on the circuit pattern 130, thereby increasing the electrical conductivity while increasing the electrical conductivity. Resistance may be reduced, and thus RF characteristics may be improved.

또한, 상기와 같이 본 발명은 회로 패턴(130) 위에 형성되는 표면 처리층(140)이 상기 회로 패턴(130)의 상부 측면으로부터 바깥쪽으로 돌출된 처마 구조를 가짐으로써, 회로패턴 위에 실장되는 부품의 실장면적을 증가시킬 수 있으며, 이에 따른 고객 신뢰성을 향상시킬 수 있다. In addition, according to the present invention, as described above, the surface treatment layer 140 formed on the circuit pattern 130 has an eaves structure protruding outward from the upper side of the circuit pattern 130 , so that the component mounted on the circuit pattern It is possible to increase the mounting area, thereby improving customer reliability.

도 12는 본 발명의 제2 실시 예에 따른 인쇄회로기판의 구조를 보여주는 단면도이다.12 is a cross-sectional view showing the structure of a printed circuit board according to a second embodiment of the present invention.

도 12를 참조하면 인쇄회로기판(200)은 절연층(210), 도금 시드층(220), 회로 패턴(230) 및 표면 처리층(240)을 포함한다.Referring to FIG. 12 , the printed circuit board 200 includes an insulating layer 210 , a plating seed layer 220 , a circuit pattern 230 , and a surface treatment layer 240 .

상기 절연층(210)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지 기판일 수 있으나, 복수의 적층 구조를 가지는 인쇄회로기판 중 한 회로 패턴(230)이 형성되어 있는 절연층 영역을 의미할 수도 있다.The insulating layer 210 may be a support substrate of a printed circuit board on which a single circuit pattern is formed, but may refer to an insulating layer region on which one circuit pattern 230 is formed among printed circuit boards having a plurality of stacked structures. have.

상기 절연층(210)은 절연 플레이트를 형성하며, 열 경화성 또는 열 가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulating layer 210 forms an insulating plate, and may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber-impregnated substrate. It may include a resin, and alternatively, it may include a polyimide-based resin.

상기 절연층(210) 위에는 회로 패턴(230)이 형성된다.A circuit pattern 230 is formed on the insulating layer 210 .

바람직하게, 상기 절연층(210)과 상기 회로 패턴(230) 사이에는, 상기 회로 패턴(230)의 형성 시에 사용한 도금 시드층(120)이 형성된다.Preferably, a plating seed layer 120 used in forming the circuit pattern 230 is formed between the insulating layer 210 and the circuit pattern 230 .

상기 도금 시드층(220)은 상면 및 하면의 폭이 동일할 수 있다.The plating seed layer 220 may have an upper surface and a lower surface having the same width.

그리고, 상기 도금 시드층(220) 위에는 회로 패턴(230)이 형성된다.In addition, a circuit pattern 230 is formed on the plating seed layer 220 .

상기 회로 패턴(230)도 상기 도금 시드층(220)과 다르게 상면 및 하면의 폭이 서로 다른 형상을 가질 수 있다. 이때, 상기 회로 패턴(230)의 하면의 폭은 상기 도금 시드층(220)의 상면 또는 하면의 폭과 동일할 수 있으며, 상기 회로 패턴(230)의 상면의 폭은 상기 회로 패턴(230)의 하면의 폭보다 좁을 수 있다.The circuit pattern 230 may also have a shape different from that of the plating seed layer 220 , in which widths of upper and lower surfaces are different from each other. At this time, the width of the lower surface of the circuit pattern 230 may be the same as the width of the upper surface or the lower surface of the plating seed layer 220 , and the width of the upper surface of the circuit pattern 230 is the width of the circuit pattern 230 . It may be narrower than the width of the bottom.

상기 도금 시드층(220)과 회로 패턴(230)은 구리(Cu)를 포함하면서 전도성을 가진 금속 물질로 형성된다.The plating seed layer 220 and the circuit pattern 230 are formed of a conductive metal material including copper (Cu).

상기 회로 패턴(230)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.The circuit pattern 230 is a typical printed circuit board manufacturing process, such as additive process (Additive process), subtractive process (Subtractive Process), MSAP (Modified Semi Additive Process), SAP (Semi Additive Process) method, etc. possible, and a detailed description thereof will be omitted herein.

도면 상에는, 상기 회로 패턴(230)이 상기 절연층(210) 위에 단일 개로 형성되는 것으로 도시하였지만, 상기 회로 패턴(230)은 상기 절연층(210)의 상면 및 하면 중 적어도 어느 하나의 표면에 일정 간격을 두고 복수 개 형성될 수 있다.Although the drawing shows that the circuit pattern 230 is formed as a single piece on the insulating layer 210 , the circuit pattern 230 is fixed on at least one of the upper and lower surfaces of the insulating layer 210 . A plurality of spaced apart may be formed.

이때, 상기 회로 패턴(230)은 상기 제 1 실시 예에 따른 회로 패턴(130)과 비슷한 형상을 가지며, 상기 제 1 실시 예에서의 회로 패턴(230)은 양 측면이 모두 일정 곡률을 가지며 형성되었지만, 상기 제 2 실시 예에서의 회로 패턴(230)은 상부의 우측면만이 일정 곡률을 가지며 형성된다.At this time, the circuit pattern 230 has a shape similar to that of the circuit pattern 130 according to the first embodiment, and both sides of the circuit pattern 230 in the first embodiment are formed with a certain curvature. , only the upper right side of the circuit pattern 230 in the second embodiment has a certain curvature.

즉, 상기 회로 패턴(230)의 좌측면은 상기 회로 패턴(230)의 하면에 대하여 실질적으로 수직이며, 우측면은 상기 하면에 대하여 실질적으로 수직인 부분과, 상기 수직인 부분에서 연장되어 일정 곡률을 가지는 곡면인 부분을 포함한다.That is, the left surface of the circuit pattern 230 is substantially perpendicular to the lower surface of the circuit pattern 230 , and the right surface is substantially perpendicular to the lower surface and extends from the vertical portion to obtain a predetermined curvature. A branch includes a portion that is a curved surface.

상기 회로 패턴(230) 위에는 상기 회로 패턴(230)의 표면 처리를 위한 표면 처리층(240)이 형성된다.A surface treatment layer 240 for surface treatment of the circuit pattern 230 is formed on the circuit pattern 230 .

상기 표면 처리층(140)은 금(Au)만을 포함하는 금속으로 형성되거나, 금(Au)을 포함하는 합금으로 형성될 수 있다.The surface treatment layer 140 may be formed of a metal including only gold (Au) or an alloy including gold (Au).

상기 표면 처리층(240)이 금(Au)을 포함하는 합금으로 형성되는 경우, 상기 표면 처리층(240)은 코발트를 포함하는 금 합금으로 형성될 수 있다. 이때, 상기 표면 처리층(240)은 전해도금에 의해 형성된다.When the surface treatment layer 240 is formed of an alloy containing gold (Au), the surface treatment layer 240 may be formed of a gold alloy containing cobalt. In this case, the surface treatment layer 240 is formed by electroplating.

바람직하게, 상기 표면 처리층(240)은 상기 회로 패턴(230)의 형성 시에 사용한 도금 시드층과 동일한 층인 상기 도금 시드층(220)으로 전해 도금하여 형성된다.Preferably, the surface treatment layer 240 is formed by electrolytic plating with the plating seed layer 220 , which is the same layer as the plating seed layer used to form the circuit pattern 230 .

상기 표면 처리층(240)은 상기 회로 패턴(230) 위에 형성되며, 이에 따라 상기 표면 처리층(240)의 하면은 상기 회로 패턴(230)의 상면과 직접 접촉한다.The surface treatment layer 240 is formed on the circuit pattern 230 . Accordingly, the lower surface of the surface treatment layer 240 directly contacts the upper surface of the circuit pattern 230 .

이때, 상기 표면 처리층(240)은 상기 회로 패턴(230)의 상면의 폭보다 넓은 폭을 가진 하면을 포함한다.In this case, the surface treatment layer 240 includes a lower surface having a width wider than that of the upper surface of the circuit pattern 230 .

이에 따라, 상기 표면 처리층(240)의 하면은 상기 회로 패턴(230)의 상면과 직접 접촉하는 제 1 하면과, 상기 회로 패턴(230)의 상면과 접촉하지 않는 제 2 하면을 포함한다.Accordingly, the lower surface of the surface treatment layer 240 includes a first lower surface in direct contact with the upper surface of the circuit pattern 230 and a second lower surface not in contact with the upper surface of the circuit pattern 230 .

이때, 상기 표면 처리층(240)의 제 1 하면은, 상기 표면 처리층(240)의 하면의 중앙 영역 및 좌측 영역일 수 있으며, 상기 표면 처리층(240)의 제 2 하면은 상기 표면 처리층(240)의 우측 영역일 수 있다.In this case, the first lower surface of the surface treatment layer 240 may be a central region and a left region of the lower surface of the surface treatment layer 240 , and the second lower surface of the surface treatment layer 240 is the surface treatment layer may be the region to the right of 240 .

그리고, 상기 표면 처리층(240)은 상면 및 하면의 폭이 서로 동일한 형상을 가질 수 있다.In addition, the surface treatment layer 240 may have a shape in which the width of the upper surface and the lower surface are equal to each other.

한편, 상기 표면 처리층(240)의 상면 및 하면은 상기 회로 패턴(230)의 하면의 폭보다는 좁은 폭을 가질 수 있다.Meanwhile, the upper and lower surfaces of the surface treatment layer 240 may have a width narrower than the width of the lower surface of the circuit pattern 230 .

이에 따라, 상기 제 2 실시 예에서의 상기 표면 처리층(240)은 제 1 실시 예와는 다르게, 상기 회로 패턴(230)의 상부의 우측면에서만 상기 회로 패턴(230)의 바깥부분으로 돌출된 처마(eaves) 형상을 가진다.Accordingly, the surface treatment layer 240 in the second embodiment differs from the first embodiment in that only the right side of the upper portion of the circuit pattern 230 protrudes from the eaves to the outside of the circuit pattern 230 . (eaves) have a shape.

상기와 같이 본 발명은 회로 패턴(130)의 형성 시에 사용한 도금 시드층(220)을 이용하여 금(Au)을 포함하는 표면 처리층(140)을 형성함으로써, 기존의 금(Au) 표면 처리층의 시드층 역할을 수행한 니켈(Ni) 표면 처리층을 제거할 수 있다.As described above, in the present invention, the surface treatment layer 140 including gold (Au) is formed using the plating seed layer 220 used when the circuit pattern 130 is formed, thereby treating the conventional gold (Au) surface. The nickel (Ni) surface treatment layer serving as the seed layer of the layer may be removed.

또한, 상기와 같이 본 발명은 기존의 니켈 표면 처리층을 제거하고, 그에 따라 회로 패턴(230) 위에 바로 금(Au)을 포함하는 표면 처리층(240)을 형성함으로써, 전기 전도도를 상승시키면서 전기 저항을 감소시킬 수 있으며, 이에 따른 RF 특성을 향상시킬 수 있다.In addition, as described above, the present invention removes the conventional nickel surface treatment layer, and thus forms the surface treatment layer 240 containing gold (Au) directly on the circuit pattern 230, thereby increasing electrical conductivity while increasing the electrical conductivity. Resistance may be reduced, and thus RF characteristics may be improved.

또한, 상기와 같이 본 발명은 회로 패턴(230) 위에 형성되는 표면 처리층(240)이 상기 회로 패턴(230)의 상부의 우측면으로부터 바깥쪽으로 돌출된 처마 구조를 가짐으로써, 회로패턴 위에 실장되는 부품의 실장면적을 증가시킬 수 있으며, 이에 따른 고객 신뢰성을 향상시킬 수 있다. In addition, according to the present invention, as described above, the surface treatment layer 240 formed on the circuit pattern 230 has an eaves structure protruding outward from the upper right side of the circuit pattern 230, so that the component mounted on the circuit pattern. It is possible to increase the mounting area of the device, thereby improving customer reliability.

이하에서는, 도 13 내지 15를 참조하여 도 12에 도시된 인쇄회로기판의 제조 방법에 대해 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing the printed circuit board shown in FIG. 12 will be described in detail with reference to FIGS. 13 to 15 .

도 13 내지 도 15는 도 12에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.13 to 15 are cross-sectional views illustrating the manufacturing method of the printed circuit board shown in FIG. 12 in order of process.

먼저, 도 13을 참조하면 절연층(210)을 준비하고, 상기 준비한 절연층(210) 위에 도금 시드층(220)을 형성한다.First, referring to FIG. 13 , an insulating layer 210 is prepared, and a plating seed layer 220 is formed on the prepared insulating layer 210 .

상기 도금 시드층(220)은 상기 절연층(210) 위에 구리를 포함하는 금속을 무전해 도금하여 형성할 수 있다.The plating seed layer 220 may be formed by electroless plating a metal including copper on the insulating layer 210 .

상기 절연층(210)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulating layer 210 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber-impregnated substrate. Alternatively, a polyimide-based resin may be included.

다음으로, 상기 도금 시드층(220) 위에 상기 도금 시드층(220)을 시드층으로 하여, 전도성의 물질, 바람직하게는 구리를 포함하는 합금을 전해 도금하여 회로 패턴(230)을 형성한다.Next, using the plating seed layer 220 as a seed layer on the plating seed layer 220 , a conductive material, preferably an alloy including copper, is electrolytically plated to form a circuit pattern 230 .

다음으로, 상기 도금 시드층(220) 위에 마스크(235)를 형성한다.Next, a mask 235 is formed on the plating seed layer 220 .

이때, 상기 마스크(235)는 내열성이 강하면서 용이한 제거가 가능한 드라이 필름을 사용하는 것이 바람직하다.In this case, it is preferable to use a dry film that has strong heat resistance and can be easily removed for the mask 235 .

상기 마스크(235)는 상기 회로 패턴(230)의 상면을 노출하는 개구부(B)를 포함한다.The mask 235 includes an opening B exposing a top surface of the circuit pattern 230 .

이때, 상기 마스크(235)의 개구부(B)의 폭은 상기 회로 패턴(230)의 상면 폭보다 좁을 폭을 가지며 형성된다.In this case, the width of the opening B of the mask 235 is narrower than the width of the top surface of the circuit pattern 230 .

이에 따라, 상기 회로 패턴(230)의 상면 중 적어도 일부는 상기 마스크(235)에 의해 덮인다. 바람직하게, 상기 회로 패턴(230)의 상면 중 중앙 영역과 좌측 영역은 상기 마스크(235)의 개구부(B)에 의해 외부로 노출되며, 상기 회로 패턴(230)의 상면의 우측 가장자리 영역은 상기 마스크(235)에 의해 덮이게 된다.Accordingly, at least a portion of an upper surface of the circuit pattern 230 is covered by the mask 235 . Preferably, the central region and the left region of the upper surface of the circuit pattern 230 are exposed to the outside by the opening B of the mask 235 , and the right edge region of the upper surface of the circuit pattern 230 is the mask. (235).

다음으로, 도 14를 참조하면, 상기 도금 시드층(220) 및 회로 패턴(230)을 시드층으로 하여 상기 회로 패턴(230) 위에 표면 처리층(240)을 형성한다.Next, referring to FIG. 14 , a surface treatment layer 240 is formed on the circuit pattern 230 using the plating seed layer 220 and the circuit pattern 230 as seed layers.

이때, 상기 표면 처리층(240)은 상기 마스크(235)의 개구부(B)의 폭과 동일한 폭을 가지며 형성된다.In this case, the surface treatment layer 240 is formed to have the same width as the width of the opening B of the mask 235 .

상기 표면 처리층(240)은 금(Au)만을 포함하는 금속으로 형성되거나, 금(Au)을 포함하는 합금으로 형성될 수 있다.The surface treatment layer 240 may be formed of a metal including only gold (Au) or an alloy including gold (Au).

상기 표면 처리층(240)이 금(Au)을 포함하는 합금으로 형성되는 경우, 상기 표면 처리층(240)은 코발트를 포함하는 금 합금으로 형성될 수 있다. 이때, 상기 표면 처리층(240)은 전해도금에 의해 형성된다.When the surface treatment layer 240 is formed of an alloy containing gold (Au), the surface treatment layer 240 may be formed of a gold alloy containing cobalt. In this case, the surface treatment layer 240 is formed by electroplating.

바람직하게, 상기 표면 처리층(240)은 상기 회로 패턴(230)의 형성 시에 사용한 도금 시드층과 동일한 층인 상기 도금 시드층(220)으로 전해 도금하여 형성된다. 즉, 상기 표면 처리층(240)은 상기 도금 시드층(220)과 상기 회로 패턴(230)가 연결되어 있음에 따른 도통 상태에 의해 전해 도금이 이루어진다.Preferably, the surface treatment layer 240 is formed by electrolytic plating with the plating seed layer 220 , which is the same layer as the plating seed layer used to form the circuit pattern 230 . That is, the surface treatment layer 240 is electrolytically plated according to the conductive state due to the connection between the plating seed layer 220 and the circuit pattern 230 .

상기 표면 처리층(240)은 상기 회로 패턴(230) 위에 형성되며, 이에 따라 상기 표면 처리층(240)의 하면은 상기 회로 패턴(230)의 상면과 직접 접촉한다.The surface treatment layer 240 is formed on the circuit pattern 230 . Accordingly, the lower surface of the surface treatment layer 240 directly contacts the upper surface of the circuit pattern 230 .

이때, 상기 도금 시드층(220)이 제거되기 이전의 표면 처리층(240)은 상기 회로 패턴(230)의 상면보다 좁은 폭의 상면 및 하면을 포함한다.In this case, the surface treatment layer 240 before the plating seed layer 220 is removed includes an upper surface and a lower surface having a narrower width than the upper surface of the circuit pattern 230 .

이에 따라, 상기 회로 패턴(230)의 상면은 상기 표면 처리층(140)과 접촉하는 부분과, 상기 표면 처리층(240)과 접촉하지 않는 부분을 포함한다.Accordingly, the upper surface of the circuit pattern 230 includes a portion in contact with the surface treatment layer 140 and a portion not in contact with the surface treatment layer 240 .

다음으로, 도 15를 참조하면, 상기 도금 시드층(220) 위에 형성된 마스크(235)를 제거한다.Next, referring to FIG. 15 , the mask 235 formed on the plating seed layer 220 is removed.

그리고, 상기 절연층(210) 위에 형성된 도금 시드층(220) 중 상기 회로 패턴(230)이 형성되지 않는 부분을 제거하는 제거 공정을 진행한다.Then, a removal process of removing a portion of the plating seed layer 220 formed on the insulating layer 210 in which the circuit pattern 230 is not formed is performed.

즉, 마스크(235)가 제거되면, 상기 절연층(210) 위에 형성된 도금 시드층(220)을 제거하는 공정을 진행한다. 이때, 상기 도금 시드층(220)을 제거하는 공정이 진행되면, 상기 도금 시드층(220) 중 상기 회로 패턴(230) 아래에 형성된 부분은 상기 회로 패턴(230)에 의해 제거되지 않고, 상기 회로 패턴(230)이 형성되지 않은 부분만이 선택적으로 제거된다.That is, when the mask 235 is removed, a process of removing the plating seed layer 220 formed on the insulating layer 210 is performed. At this time, when the process of removing the plating seed layer 220 is performed, the portion of the plating seed layer 220 formed under the circuit pattern 230 is not removed by the circuit pattern 230 , and the circuit Only the portion where the pattern 230 is not formed is selectively removed.

이때, 상기 회로 패턴(230)의 상면 중 우측 가장자리 영역은 상기 표면 처리층(240)이 형성되어 있지 않다. 이에 따라, 상기 도금 시드층(220)의 제거 공정이 진행되면, 상기 회로 패턴(230)의 상면 중 표면 처리층(240)에 의해 덮이지 않은 우측 가장자리 부분도 함께 제거된다.In this case, the surface treatment layer 240 is not formed on the right edge of the upper surface of the circuit pattern 230 . Accordingly, when the removal process of the plating seed layer 220 is performed, the right edge portion of the upper surface of the circuit pattern 230 that is not covered by the surface treatment layer 240 is also removed.

여기에서, 상기 회로 패턴(230)의 제거는, 상기 표면 처리층(240)에 의해 덮이지 않는 상부의 일부 영역에서만 진행된다.Here, the removal of the circuit pattern 230 is performed only in a partial region of the upper portion not covered by the surface treatment layer 240 .

이에 따라, 상기 표면 처리층(240)에 의해 덮이지 않은 상기 회로 패턴(230)의 우측 상부는 하부와 다르게 측면이 일정 곡률을 가지며 형성된다.Accordingly, the upper right portion of the circuit pattern 230 that is not covered by the surface treatment layer 240 is formed to have a certain curvature in the side surface, unlike the lower portion.

이로 인해, 상기 표면 처리층(240) 하면은 상기 회로 패턴(230)의 상면의 폭보다 넓은 폭을 가지게 된다.Accordingly, the lower surface of the surface treatment layer 240 has a width wider than the width of the upper surface of the circuit pattern 230 .

그리고, 상기와 같은 도금 시드층(220)의 진행 공정에 의해 상기 표면 처리층(240)의 하면은 상기 회로 패턴(230)의 상면과 직접 접촉하는 제 1 하면과, 상기 회로 패턴(230)의 상면과 접촉하지 않는 제 2 하면을 포함한다.And, by the process of the plating seed layer 220 as described above, the lower surface of the surface treatment layer 240 has a first lower surface in direct contact with the upper surface of the circuit pattern 230 and the circuit pattern 230 . and a second lower surface not in contact with the upper surface.

이때, 상기 표면 처리층(240)의 제 1 하면은, 상기 표면 처리층(240)의 하면의 중앙 영역 및 좌측 영역일 수 있으며, 상기 표면 처리층(240)의 제 2 하면은 상기 표면 처리층(140)의 우측 영역일 수 있다.In this case, the first lower surface of the surface treatment layer 240 may be a central region and a left region of the lower surface of the surface treatment layer 240 , and the second lower surface of the surface treatment layer 240 is the surface treatment layer It may be the region to the right of 140 .

한편, 상기 표면 처리층(240)의 상면 및 하면은 상기 회로 패턴(230)의 하면의 폭보다는 좁은 폭을 가질 수 있다.Meanwhile, the upper and lower surfaces of the surface treatment layer 240 may have a width narrower than the width of the lower surface of the circuit pattern 230 .

또한, 상기 회로 패턴(230)의 상부 중 우측면은 길이 방향으로 일정 곡률을 가지며 형성된다.In addition, the upper right side of the circuit pattern 230 is formed to have a predetermined curvature in the longitudinal direction.

이에 따라, 도 12에 도시된 바와 같이, 상기 표면 처리층(240)은 상기 회로 패턴(230)의 상부의 우측면에서 상기 회로 패턴(230)의 바깥부분으로 돌출된 처마(eaves) 형상을 가진다.Accordingly, as shown in FIG. 12 , the surface treatment layer 240 has an eaves shape protruding from the upper right side of the circuit pattern 230 to the outside of the circuit pattern 230 .

상기와 같이 본 발명은 회로 패턴(230)의 형성 시에 사용한 도금 시드층(220)을 이용하여 금(Au)을 포함하는 표면 처리층(2140)을 형성함으로써, 기존의 금(Au) 표면 처리층의 시드층 역할을 수행한 니켈(Ni) 표면 처리층을 제거할 수 있다.As described above, in the present invention, the surface treatment layer 2140 including gold (Au) is formed using the plating seed layer 220 used when the circuit pattern 230 is formed, thereby treating the conventional gold (Au) surface. The nickel (Ni) surface treatment layer serving as the seed layer of the layer may be removed.

또한, 상기와 같이 본 발명은 기존의 니켈 표면 처리층을 제거하고, 그에 따라 회로 패턴(230) 위에 바로 금(Au)을 포함하는 표면 처리층(240)을 형성함으로써, 전기 전도도를 상승시키면서 전기 저항을 감소시킬 수 있으며, 이에 따른 RF 특성을 향상시킬 수 있다.In addition, as described above, the present invention removes the conventional nickel surface treatment layer, and thus forms the surface treatment layer 240 containing gold (Au) directly on the circuit pattern 230, thereby increasing electrical conductivity while increasing the electrical conductivity. Resistance may be reduced, and thus RF characteristics may be improved.

또한, 상기와 같이 본 발명은 회로 패턴(230) 위에 형성되는 표면 처리층(240)이 상기 회로 패턴(230)의 상부 측면으로부터 바깥쪽으로 돌출된 처마 구조를 가짐으로써, 회로패턴 위에 실장되는 부품의 실장면적을 증가시킬 수 있으며, 이에 따른 고객 신뢰성을 향상시킬 수 있다. In addition, according to the present invention, as described above, the surface treatment layer 240 formed on the circuit pattern 230 has an eaves structure protruding outward from the upper side of the circuit pattern 230 , so that It is possible to increase the mounting area, thereby improving customer reliability.

도 16은 본 발명의 제 3 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.16 is a cross-sectional view showing a printed circuit board according to a third embodiment of the present invention.

도 16을 참조하면 인쇄회로기판(300)은 절연층(310), 도금 시드층(320), 회로 패턴(330) 및 표면 처리층(340)을 포함한다.Referring to FIG. 16 , the printed circuit board 300 includes an insulating layer 310 , a plating seed layer 320 , a circuit pattern 330 , and a surface treatment layer 340 .

여기에서, 상기 절연층(310), 도금 시드층(320)은 상기 설명한 제 1 실시 예 및 제 2 실시 예와 동일하므로 이에 대한 상세한 설명은 생략한다.Here, since the insulating layer 310 and the plating seed layer 320 are the same as those of the first and second embodiments described above, detailed descriptions thereof will be omitted.

그리고, 상기 제2 실시 예에서의 회로 패턴(230)은 상부의 우측면이 일정 곡률을 가지며 형성되었다.In addition, the circuit pattern 230 in the second exemplary embodiment was formed so that the upper right side had a certain curvature.

그러나, 본 발명의 제 3 실시 예에서의 회로 패턴(330)은 상부의 좌측면이 일정 곡률을 가지며 형성되고, 우측면은 실질적으로 하면에 대하여 수직인 방향으로 형성된다.However, in the circuit pattern 330 according to the third embodiment of the present invention, the upper left surface of the circuit pattern 330 is formed to have a certain curvature, and the right surface is formed in a direction substantially perpendicular to the lower surface.

도 17은 본 발명의 제 4 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.17 is a view showing a printed circuit board according to a fourth embodiment of the present invention.

도 17을 참조하면, 인쇄회로기판(400)은 절연층(410), 도금 시드층(420), 회로 패턴(430), 표면 처리층(440) 및 보호층(450)을 포함한다.Referring to FIG. 17 , the printed circuit board 400 includes an insulating layer 410 , a plating seed layer 420 , a circuit pattern 430 , a surface treatment layer 440 , and a protective layer 450 .

여기에서, 상기 절연층(410), 도금 시드층(420), 회로 패턴(430) 및 표면 처리층(440)은 상기 도 2에 도시된 본 발명의 제 1 실시 예에 따른 인쇄회로기판과 동일하므로, 이에 대한 설명은 생략한다.Here, the insulating layer 410 , the plating seed layer 420 , the circuit pattern 430 , and the surface treatment layer 440 are the same as the printed circuit board according to the first embodiment of the present invention shown in FIG. 2 . Therefore, a description thereof will be omitted.

제 4 실시 예에 따른 인쇄회로기판은, 절연층(410) 위에 상기 절연층(410)의 표면, 상기 도금 시드층(420)의 측면, 회로 패턴(430)의 측면 및 표면 처리층(440)의 상면 일부를 덮는 보호층(450)이 추가로 형성된다.The printed circuit board according to the fourth embodiment includes a surface of the insulating layer 410 on the insulating layer 410 , a side surface of the plating seed layer 420 , a side surface of the circuit pattern 430 , and a surface treatment layer 440 . A protective layer 450 covering a portion of the upper surface of the is additionally formed.

상기 보호층(450)은 상기 표면 처리층(440)의 상면으로부터 일정 높이 돌출되어 형성된다.The protective layer 450 is formed to protrude a predetermined height from the upper surface of the surface treatment layer 440 .

상기 보호층(450)은 솔더 레지스트일 수 있으며, 상기 절연층(410)의 표면을 보호하며, 상기 절연층(410) 위에 형성된 회로 패턴의 표면 처리층(440)의 상면 중적어도 일부를 개방하는 개구부를 갖는다.The protective layer 450 may be a solder resist, protect the surface of the insulating layer 410, and open at least a portion of the top surface of the surface treatment layer 440 of the circuit pattern formed on the insulating layer 410 have an opening.

상기 제 4 실시 예에서의 보호층(450)은 상기 절연층(410)의 노출된 표면을 모두 덮으며 형성된다.The protective layer 450 in the fourth embodiment is formed to cover all the exposed surfaces of the insulating layer 410 .

도 18은 본 발명의 제 5 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.18 is a view showing a printed circuit board according to a fifth embodiment of the present invention.

도 18을 참조하면, 인쇄회로기판(500)은 절연층(510), 도금 시드층(520), 회로 패턴(530), 표면 처리층(540) 및 보호층(550)을 포함한다.Referring to FIG. 18 , the printed circuit board 500 includes an insulating layer 510 , a plating seed layer 520 , a circuit pattern 530 , a surface treatment layer 540 , and a protective layer 550 .

여기에서, 상기 절연층(510), 도금 시드층(520), 회로 패턴(530) 및 표면 처리층(540)은 상기 도 2에 도시된 본 발명의 제 1 실시 예에 따른 인쇄회로기판과 동일하므로, 이에 대한 설명은 생략한다.Here, the insulating layer 510 , the plating seed layer 520 , the circuit pattern 530 , and the surface treatment layer 540 are the same as the printed circuit board according to the first embodiment of the present invention shown in FIG. 2 . Therefore, a description thereof will be omitted.

제 5 실시 예에 따른 인쇄회로기판은, 절연층(510) 위에 상기 절연층(410)의 일부 표면을 덮는 보호층(550)이 추가로 형성된다.In the printed circuit board according to the fifth embodiment, a protective layer 550 covering a portion of the insulating layer 410 is additionally formed on the insulating layer 510 .

상기 보호층(550)은 상기 절연층(510) 위에 상기 회로 패턴(430)과 일정 간격 이격되어 형성된다.The protective layer 550 is formed on the insulating layer 510 to be spaced apart from the circuit pattern 430 by a predetermined interval.

상기 보호층(550)은 솔더 레지스트일 수 있으며, 상기 절연층(510)의 표면을 보호하며, 상기 절연층(510) 위에 형성된 회로 패턴의 표면 처리층(540)의 상면과 상기 절연층(510)의 일부 표면을 개방하는 개구부를 갖는다.The protective layer 550 may be a solder resist, and protects the surface of the insulating layer 510 , and the upper surface of the surface treatment layer 540 of the circuit pattern formed on the insulating layer 510 and the insulating layer 510 . ) has an opening to open some surface of it.

본 발명에 따른 실시 예에 의하면, 필름 타입의 제거 가능한 물질 및 회로 패턴 형성에 사용한 도금 시드층을 활용하여 표면 처리층을 형성함으로써, 디자인에 제약없이 전해 표면 처리와 무전해 표면 처리 방식을 선택적으로 사용 가능하다.According to an embodiment of the present invention, by forming a surface treatment layer using a film-type removable material and a plating seed layer used to form a circuit pattern, electrolytic surface treatment and electroless surface treatment can be selectively performed without restriction on design. Available.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 형성 시에 사용한 도금 시드층을 이용하여 금(Au)을 포함하는 표면 처리층을 형성함으로써, 기존의 금(Au) 표면 처리층의 시드층 역할을 수행한 니켈(Ni) 표면 처리층을 제거할 수 있으며, 이에 따라 제품의 두께를 낮출 수 있을 뿐 아니라, 상기 니켈 표면 처리층의 삭제로 인한 제품 단가를 낮출 수 있다.In addition, according to an embodiment of the present invention, a surface treatment layer containing gold (Au) is formed using the plating seed layer used to form the circuit pattern, thereby serving as a seed layer of the existing gold (Au) surface treatment layer. It is possible to remove the nickel (Ni) surface treatment layer that has been subjected to the above process, thereby reducing the thickness of the product as well as lowering the unit cost of the product due to the removal of the nickel surface treatment layer.

또한, 본 발명에 따른 실시 예에 의하면, 기존의 니켈 표면 처리층을 제거하고, 그에 따라 회로 패턴 위에 바로 금(Au) 표면 처리층을 형성함으로써, 전기 전도도를 상승시키면서 전기 저항을 감소시킬 수 있으며, 이에 따른 RF 특성을 향상시킬 수 있다.In addition, according to the embodiment of the present invention, by removing the existing nickel surface treatment layer, and thus forming a gold (Au) surface treatment layer directly on the circuit pattern, it is possible to reduce the electrical resistance while increasing the electrical conductivity, , thereby improving RF characteristics.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 위에 형성된 표면 처리층이 상기 회로 패턴의 상부 측면으로부터 바깥쪽으로 돌출된 처마 구조를 가짐으로써, 회로패턴 위에 실장되는 부품의 실장면적을 증가시킬 수 있으며, 이에 따른 고객 신뢰성을 향상시킬 수 있다. In addition, according to an embodiment of the present invention, the surface treatment layer formed on the circuit pattern has an eaves structure protruding outward from the upper side of the circuit pattern, thereby increasing the mounting area of the component mounted on the circuit pattern, , thereby improving customer reliability.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by those of ordinary skill in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and not limiting the embodiment, and those of ordinary skill in the art to which the embodiment pertains are provided with several examples not illustrated above in the range that does not depart from the essential characteristics of the embodiment. It can be seen that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the embodiments set forth in the appended claims.

100, 200, 300, 400, 500: 인쇄회로기판
110, 210, 310, 410, 510: 절연층
120, 220, 320, 420, 520: 도금 시드층
130, 230, 330, 430, 530: 회로 패턴
140, 240, 340, 440, 540: 표면 처리층
450, 550: 보호층100, 200, 300, 400, 500: printed circuit board
110, 210, 310, 410, 510: insulating layer
120, 220, 320, 420, 520: plating seed layer
130, 230, 330, 430, 530: circuit pattern
140, 240, 340, 440, 540: surface treatment layer
450, 550: protective layer

Claims (20)

절연층;
상기 절연층 상에 배치된 제1 금속층; 및
상기 제1 금속층 상에 배치된 제2 금속층을 포함하고,
상기 제1 금속층은,
상기 제2 금속층과 접촉된 상면, 상기 절연층과 마주보는 하면, 및 상기 상면과 하면 사이에 배치된 측면을 포함하고,
상기 제1 금속층의 측면은,
상기 제1 금속층의 상면에서 상기 제1 금속층의 하면을 향하는 수직방향을 따라 상기 제1 금속층의 수평방향의 폭이 점진적으로 달라지는 곡면부를 포함하고,
상기 제1 금속층의 곡면부의 적어도 일부는,
상기 제2 금속층과 수직으로 중첩되고, 상기 제2 금속층과 이격된 반도체 기판.insulating layer;
a first metal layer disposed on the insulating layer; and
a second metal layer disposed on the first metal layer;
The first metal layer,
A top surface in contact with the second metal layer, a bottom surface facing the insulating layer, and a side surface disposed between the top surface and the bottom surface,
A side surface of the first metal layer,
and a curved surface portion in which the width of the horizontal direction of the first metal layer is gradually changed along a vertical direction from the upper surface of the first metal layer toward the lower surface of the first metal layer,
At least a portion of the curved portion of the first metal layer,
A semiconductor substrate vertically overlapping with the second metal layer and spaced apart from the second metal layer. 제1항에 있어서,
상기 제2 금속층의 상기 수평방향의 폭은 상기 제1 금속층의 상면의 폭보다 큰 반도체 기판.According to claim 1,
A width of the second metal layer in the horizontal direction is greater than a width of an upper surface of the first metal layer. 제2항에 있어서,
상기 제1 금속층은 구리(Cu)를 포함하고,
상기 제2 금속층은 금(Au)을 포함하고,
상기 제1 금속층의 두께는 상기 제2 금속층의 두께보다 두꺼운 반도체 기판.3. The method of claim 2,
The first metal layer includes copper (Cu),
The second metal layer includes gold (Au),
A thickness of the first metal layer is greater than a thickness of the second metal layer. 제3항에 있어서,
상기 수평방향은 상기 수직방향에 수직한 방향이고,
상기 제1 금속층의 곡면부의 상기 수평방향의 폭은 상기 수직방향을 따라 점진적으로 넓어지는 영역을 포함하는 반도체 기판.4. The method of claim 3,
The horizontal direction is a direction perpendicular to the vertical direction,
and a region in which the width of the curved portion of the first metal layer in the horizontal direction gradually increases in the vertical direction. 제4항에 있어서,
상기 제1 금속층의 하면의 수평방향의 폭은 상기 제1 금속층의 상면의 수평 방향의 폭보다 큰 반도체 기판.5. The method of claim 4,
A width in a horizontal direction of a lower surface of the first metal layer is greater than a width in a horizontal direction of an upper surface of the first metal layer. 제4항에 있어서,
상기 제1 금속층의 측면은 상기 곡면부와 상기 제1 금속층의 하면 사이에 배치된 하부측면부를 포함하고,
상기 하부측면부의 상기 수평방향의 폭은 상기 수직방향을 따라 일정한 반도체 기판.5. The method of claim 4,
The side surface of the first metal layer includes a lower side portion disposed between the curved portion and the lower surface of the first metal layer,
The width in the horizontal direction of the lower side portion is constant along the vertical direction. 제1항에 있어서,
상기 제1 금속층과 상기 절연층 사이에 배치된 시드층을 더 포함하고,
상기 시드층의 상면은 상기 제1 금속층의 하면과 접촉하고,
상기 시드층의 하면은 상기 절연층과 접촉하는 반도체 기판.According to claim 1,
a seed layer disposed between the first metal layer and the insulating layer;
an upper surface of the seed layer is in contact with a lower surface of the first metal layer;
A lower surface of the seed layer is in contact with the insulating layer. 제1항에 있어서,
상기 제2 금속층의 표면을 덮도록 상기 절연층 상에 배치되는 보호층을 포함하고,
상기 보호층의 상면은 상기 제2 금속층의 상면보다 높게 위치하는 반도체 기판.According to claim 1,
a protective layer disposed on the insulating layer to cover the surface of the second metal layer;
The upper surface of the protective layer is positioned higher than the upper surface of the second metal layer. 제8항에 있어서,
상기 보호층은 상기 제2 금속층과 수직방향으로 중첩되는 개구를 포함하는, 반도체 기판.9. The method of claim 8,
The protective layer includes an opening vertically overlapping with the second metal layer. 절연층;
상기 절연층 상에 배치된 제1 금속층;
상기 제1 금속층 상에 배치된 제2 금속층; 및
상기 절연층의 표면을 덮도록 상기 절연층 상에 배치되는 보호층을 포함하고,
상기 제1 금속층은 상기 제2 금속층과 접촉된 상면, 상기 절연층과 마주보는 하면, 및 상기 상면과 하면 사이에 배치된 측면을 포함하고,
상기 제1 금속층의 상면의 폭은 상기 제1 금속층의 하면의 폭보다 좁고,
상기 제1 금속층의 측면은,
상기 제1 금속층의 상면에서 상기 제1 금속층의 하면을 향하는 수직방향을 따라 상기 제1 금속층의 수평방향의 폭이 점진적으로 달라지며, 상기 제1 금속층의 하면과 이격된 곡면부를 포함하는, 반도체 기판.insulating layer;
a first metal layer disposed on the insulating layer;
a second metal layer disposed on the first metal layer; and
A protective layer disposed on the insulating layer to cover the surface of the insulating layer,
The first metal layer includes an upper surface in contact with the second metal layer, a lower surface facing the insulating layer, and a side surface disposed between the upper surface and the lower surface,
The width of the upper surface of the first metal layer is narrower than the width of the lower surface of the first metal layer,
A side surface of the first metal layer,
A width in a horizontal direction of the first metal layer is gradually changed in a vertical direction from an upper surface of the first metal layer toward a lower surface of the first metal layer, and comprising a curved portion spaced apart from the lower surface of the first metal layer. . 제10항에 있어서,
상기 제1 금속층의 곡면부의 적어도 일부는,
상기 제2 금속층과 수직으로 중첩되고, 상기 제2 금속층과 이격된 반도체 기판.11. The method of claim 10,
At least a portion of the curved portion of the first metal layer,
A semiconductor substrate vertically overlapping with the second metal layer and spaced apart from the second metal layer. 제10항에 있어서,
상기 제2 금속층의 하면은,
상기 제1 금속층의 상면과 접촉하는 제1 하면; 및
상기 제1 금속층의 상면과 비접촉하는 제2 하면을 포함하고,
상기 보호층의 상면의 높이와 상기 제1 금속층의 상면의 높이는 다른, 반도체 기판.11. The method of claim 10,
A lower surface of the second metal layer,
a first lower surface in contact with an upper surface of the first metal layer; and
and a second lower surface that is not in contact with the upper surface of the first metal layer,
The height of the upper surface of the protective layer and the height of the upper surface of the first metal layer are different, the semiconductor substrate. 제12항에 있어서,
상기 보호층의 상면은 상기 제1 금속층의 상면보다 높게 위치하는, 반도체 기판.13. The method of claim 12,
The upper surface of the protective layer is positioned higher than the upper surface of the first metal layer, the semiconductor substrate. 제12항에 있어서,
상기 제1 금속층의 측면은 좌측면 및 우측면을 포함하고,
상기 곡면부는 상기 제1 금속층의 좌측면 및 우측면 중 적어도 하나에 형성되는, 반도체 기판.13. The method of claim 12,
The side surface of the first metal layer includes a left side and a right side,
The curved portion is formed on at least one of a left surface and a right surface of the first metal layer. 제14항에 있어서,
상기 보호층은 상기 제1 금속층의 좌측면, 상기 제1 금속층의 우측면 및 상기 제2 금속층의 상면의 일부 중 적어도 하나를 덮으며 형성되는, 반도체 기판.15. The method of claim 14,
The protective layer is formed to cover at least one of a left surface of the first metal layer, a right surface of the first metal layer, and a portion of an upper surface of the second metal layer. 제10항에 있어서,
상기 보호층은 솔더 레지스트를 포함하는, 반도체 기판.11. The method of claim 10,
The protective layer comprises a solder resist, the semiconductor substrate. 제12항에 있어서,
상기 제1 금속층은
상기 절연층에 인접한 제1 부분과,
상기 제2 금속층에 인접한 제2 부분을 포함하고,
상기 곡면부는 상기 제1 금속층의 상기 제2 부분의 측면에 형성되고,
상기 제2 금속층의 제1 하면은 상기 제1 금속층의 제1 부분의 상면과 접촉하고,
상기 제2 금속층의 제2 하면은 상기 제2 금속층의 제1 부분의 상면과 이격되는, 반도체 기판.13. The method of claim 12,
The first metal layer is
a first portion adjacent to the insulating layer;
a second portion adjacent the second metal layer;
The curved portion is formed on a side surface of the second portion of the first metal layer,
The first lower surface of the second metal layer is in contact with the upper surface of the first portion of the first metal layer,
The second lower surface of the second metal layer is spaced apart from the upper surface of the first portion of the second metal layer, the semiconductor substrate. 제17항에 있어서,
상기 제1 금속층의 제1 부분은,
상기 제2 금속층과 수직방향으로 중첩되는 제1 영역; 및
상기 제2 금속층과 수직 방향으로 중첩되지 않는 제2 영역을 포함하는, 반도체 기판.18. The method of claim 17,
A first portion of the first metal layer,
a first region overlapping the second metal layer in a vertical direction; and
and a second region that does not vertically overlap with the second metal layer. 제17항에 있어서,
상기 절연층과 상기 제1 금속층 사이에 배치되고, 구리(Cu)를 포함하는 시드층을 포함하고,
상기 제1 금속층은 구리를 포함하고, 상기 제1 금속층의 제1 부분의 하면은 상기 시드층의 상면과 물리적으로 직접 접촉하고,
상기 제2 금속층은 금을 포함하고,
상기 금을 포함하는 제2 금속층의 제1 하면은 상기 제1 금속층의 제2 부분의 상면과 물리적으로 직접 접촉하는 반도체 기판.18. The method of claim 17,
a seed layer disposed between the insulating layer and the first metal layer and including copper (Cu);
The first metal layer includes copper, and a lower surface of a first portion of the first metal layer is in direct physical contact with an upper surface of the seed layer;
The second metal layer includes gold,
The first lower surface of the second metal layer including gold is in direct physical contact with the upper surface of the second portion of the first metal layer. 제1항 내지 제19항 중 어느 한 항에 포함된 반도체 기판과, 상기 반도체 기판의 상기 제2 금속층 상에 배치된 전자 소자를 포함하는 반도체 패키지를 포함한 이동통신기기.A mobile communication device including a semiconductor package comprising the semiconductor substrate according to any one of claims 1 to 19, and an electronic device disposed on the second metal layer of the semiconductor substrate.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024043695A1 (en) * 2022-08-23 2024-02-29 엘지이노텍 주식회사 Circuit board and semiconductor package comprising same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070284738A1 (en) * 2006-05-23 2007-12-13 Matsushita Electric Industrial Co., Ltd. Wiring board method for manufacturing the same, and semiconductor device
KR20120031725A (en) * 2010-09-27 2012-04-04 엘지이노텍 주식회사 The printed circuit board and the method for manufacturing the same
KR20120124319A (en) * 2011-05-03 2012-11-13 엘지이노텍 주식회사 The printed circuit board and the method for manufacturing the same
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101219905B1 (en) * 2011-04-08 2013-01-09 엘지이노텍 주식회사 The printed circuit board and the method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070284738A1 (en) * 2006-05-23 2007-12-13 Matsushita Electric Industrial Co., Ltd. Wiring board method for manufacturing the same, and semiconductor device
KR20120031725A (en) * 2010-09-27 2012-04-04 엘지이노텍 주식회사 The printed circuit board and the method for manufacturing the same
KR20120124319A (en) * 2011-05-03 2012-11-13 엘지이노텍 주식회사 The printed circuit board and the method for manufacturing the same
KR20130028766A (en) * 2013-02-08 2013-03-19 엘지이노텍 주식회사 The printed circuit board and the method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024043695A1 (en) * 2022-08-23 2024-02-29 엘지이노텍 주식회사 Circuit board and semiconductor package comprising same

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