KR20210132702A

KR20210132702A - 트랜치 캐패시터 구조들을 포함한 트랜스몬 큐비트들

Info

Publication number: KR20210132702A
Application number: KR1020217031212A
Authority: KR
Inventors: 비베카난다 아디가; 마틴 샌드버그; 제리 차우; 한희 백
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2019-04-11
Filing date: 2020-04-06
Publication date: 2021-11-04
Also published as: AU2020271227B2; KR102527959B1; CA3136508A1; IL286615B2; SG11202110239YA; CN113678256A; BR112021020379A2; IL286615A; EP3953971A1; MX2021012382A; WO2020207951A1; US20200328338A1; AU2020271227A1; IL286615B1; CN113678256B; US11289637B2; JP2022528146A

Abstract

큐비트는 기판, 및 상기 기판의 표면 상에 형성된 하부 부분(a lower portion)과 상기 기판의 상기 표면 위로 확장되는 적어도 하나의 제1의 융기 부분(at least one first raised portion)을 갖는 제1의 캐패시터 구조를 포함한다. 상기 큐비트는 상기 기판의 상기 표면 상에 형성된 하부 부분과 상기 기판의 상기 표면 위로 확장되는 적어도 하나의 제2의 융기 부분을 갖는 제2의 캐패시터 구조를 더 포함한다. 상기 제1의 캐패시터 구조 및 상기 제2의 캐패시터 구조는 초전도 재료로 형성된다. 상기 큐비트는 상기 제1의 캐패시터 구조와 상기 제2의 캐패시터 구조 사이에서의 접합(a junction)을 더 포함한다. 상기 접합은 상기 기판의 표면으로부터 미리 결정된 거리에 배치되고 상기 제1의 융기 부분과 접촉하는 제1의 단부와 상기 제2의 융기 부분과 접촉하는 제2의 단부를 갖는다.

Description

트랜치 캐패시터 구조들을 포함한 트랜스몬 큐비트들

[0001] 본 발명은 일반적으로 초전도 양자 논리 회로들에서 큐비트들의 설치 공간(footprint)을 줄이기 위한 초전도 디바이스, 제조 방법 및 제조 시스템과 관련이 있다. 더 구체적으로, 본 발명은 트렌치 캐패시터 구조들(trenched capacitor structures)을 갖는 트랜스몬 큐비트들을 위한 디바이스, 방법 및 시스템과 관련이 있다.

[0002] 이하, 명세서의 문구의 단어에서 "Q" 접두어는 명백하게 구별되게 표시하지 않는 한 양자 컴퓨팅 컨텍스트에서 단어 또는 문구를 참조함을 표시한다.

[0003] 분자들과 아원자 입자들(Molecules and subatomic particles)은 양자역학의 법칙을 따르며, 양자역학은 물리 세계가 가장 근본적인 레벨들에서 어떻게 작동하는지를 탐구하는 물리학의 한 분야이다. 이 레벨에서, 입자들은, 둘 이상의 상태를 동시에 띠며(중첩: superposition), 직관적이지 않는 방식으로(in non-intuitive ways) 동작하고, 입자들은 고전적인 물리학을 통해서는 설명될 수 없는 강한 상관관계들(얽힘: entanglement)을 보여줄 수 있다. 양자 컴퓨팅은 이러한 양자 현상을 이용하여 정보를 처리한다.

[0004] 오늘날 사용하는 컴퓨터들을 고전적인 컴퓨터들(여기서는 "종래의" 컴퓨터들 또는 종래의 노드들, 또는"CN"이라고도 함)라고 한다. 종래의 컴퓨터는 반도체 재료들과 기술을 사용하여 제작된, Von Neumann 아키텍처로 알려져 있는, 종래의 프로세서, 반도체 메모리, 자기 또는 솔리드-스테이트 스토리지 디바이스를 사용한다. 특히 종래 컴퓨터들에서 프로세서들은 이진 프로세서들로서, 즉, 1과 0으로 표시된 이진 데이터에 대해 연산한다.

[0005] 양자 프로세서(q-processor)는 컴퓨터 작업들을 수행하기 위해 얽힌 큐비트 디바이스들(여기서는 간단히 "큐비트", 복수 "큐비트들" 모두를 가리킴)의 특이한 특성(the odd nature of entangled qubit devices)을 사용한다. 양자역학이 작동하는 특정한 영역에서, 물질의 입자들은, "온(on)" 상태, "오프(off)" 상태, 그리고 동시에 "온" 상태 및 "오프" 상태와 같은, 여러 상태들로 존재할 수 있다. 반도체 프로세서를 이용한 이진 컴퓨팅은 단지 온과 오프 상태(이진 코드의 경우 1과 0에 해당)만 사용하도록 제한되지만, 양자 프로세서는 물질의 이들 양자 상태들을 이용하여 데이터 컴퓨팅에 사용할 수 있는 신호를 출력한다.

[0006] 종래 컴퓨터는 정보를 비트들로 인코드 한다. 각 비트는 1 또는 0의 값을 취할 수 있다. 이들 1들과 0들은 궁극적으로 컴퓨터 기능을 구동하는 온/오프 스위치 역할을 한다. 반면에 양자 컴퓨터는 양자 물리학의 두 가지 핵심 원리인 중첩과 얽힘(superposition and entanglement)에 따라 작동하는, 양자 비트들(큐비트들)에 기초한다. 중첩은 각 큐비트가 1과 0을 동시에 나타낼 수 있음을 의미한다. 얽힘은 하나의 중첩에 있는 큐비트들이 비-고전적 방식으로(in a non-classical way) 서로 상관될 수 있음을 의미하며, 즉, 하나의 상태(1 또는 0 또는 둘 모두)는 다른 하나의 상태에 따라 달라질 수 있고, 두 개의 큐비트들이 개별적으로 처리될 때보다 서로 얽혔을 때 두 개의 큐비트들에 관해 확인될(ascertained) 수 있는 정보가 더 많다.

[0007] 이들 두 개의 원리들을 사용하여, 큐비트들은 보다 정교한 정보의 프로세서들로서 작동하며, 이는 양자 컴퓨터들이 종래의 컴퓨터를 사용하여 다루기 곤란한 어려운 문제들을 이론적으로 해결할 수 있도록 해주는 방식으로 작동할 수 있게 한다. IBM은 초전도 큐비트를 사용하여 양자 프로세서의 작동 가능성을 성공적으로 구축하고 보여주었다(IBM은 미국 및 기타 국가에서 인터내셔널 비즈니스 머신즈 코포레이션의 등록 상표이다).

[0008] 초전도 큐비트는 조셉슨 접합부(a Josephson junction)를 포함한다. 조셉슨 터널 접합부는 비-초전도 재료에 의해서 두 개의 박막 초전도 재료 층들을 분리함으로써 형성된다. 초전도 층들의 금속이 초전도 상태가 되면(예를 들어, 금속의 온도를 특정 극저온(cryogenic temperature)으로 낮춤에 의해서) 전자 쌍들이 한 초전도 층으로부터 비-초전도 층을 통해 다른 초전도 층으로 터널링 할 수 있다. 하나의 초전도 큐비트에서, 작은 인덕턴스(a small inductance)를 갖는 조셉슨 접합부는 비선형 공진기(a nonlinear resonator)를 형성하는 하나 또는 그 이상의 정전 회로 엘리멘트들(capacitive circuit elements)과 전기적으로 병렬로 결합된다.

[0009] 이러한 유형의 큐비트들에 인코드 된 정보는 마이크로파 주파수들 범위에서 마이크로파 에너지의 형태로 존재한다. 단일의 마이크로파 여기 상태(A single microwave excitation)는 큐비트에 존재하거나 또는 존재하지 않을 수 있는데, 이는 1 또는 0에 대응한다. 양자 컴퓨팅이 신뢰할 수 있는 것이 되려면, 예를 들어, 큐비트들 자체, 큐비트들과 연관된 판독회로, 및 기타 유형들의 초전도 양자 논리 회로들이 큐비트의 에너지 상태 여기(the energy states excitation of the qubit)를 변경해서는 안된다. 양자 정보로 작동하는 모든 회로 상의 이와 같은 작동 제약 조건은 그러한 회로에 사용되는 반도체 구조들의 제조에 있어서 특별한 고려를 필요로 한다.

[0010] 본 발명의 예시적인 실시 예들은 반도체 디바이스와 이를 위한 제조 방법과 시스템을 제공한다. 큐비트의 일 실시 예는 기판, 및 상기 기판의 표면 상에 형성된 하부 부분(a lower portion)과 상기 기판의 상기 표면 위로 확장되는 적어도 하나의 제1의 융기 부분(at least one first raised portion)을 갖는 제1의 캐패시터 구조를 포함한다. 상기 실시 예는 상기 기판의 상기 표면 상에 형성된 하부 부분과 상기 기판의 상기 표면 위로 확장되는 적어도 하나의 제2의 융기 부분을 갖는 제2의 캐패시터 구조를 더 포함한다. 상기 실시 예에서, 상기 제1의 캐패시터 구조 및 상기 제2의 캐패시터 구조는 초전도 재료로 형성된다. 상기 실시 예는 또한 상기 제1의 캐패시터 구조와 상기 제2의 캐패시터 구조 사이에서의 접합(a junction)을 더 포함한다. 상기 실시 예에서, 상기 접합은 상기 기판의 표면으로부터 미리 결정된 거리에 배치되고 상기 제1의 융기 부분과 접촉하는 제1의 단부와 상기 제2의 융기 부분과 접촉하는 제2의 단부를 갖는다.

[0011] 다른 실시 예에서, 상기 접합은 초전도 재료 사이에 샌드위치 된 절연 재료로 형성된다. 다른 실시 예에서, 상기 초전도 재료는 알루미늄이다.

[0012] 다른 실시 예에서, 상기 접합은 조셉슨 접합을 포함한다.

[0013] 다른 실시 예에서, 상기 초전도 재료는 니오븀(Nb)이고 기판은 실리콘(Si)을 포함한다.

[0014] 다른 실시 예에서, 상기 제1의 캐패시터 구조와 상기 제2의 캐패시터 구조는 사다리꼴 형상을 갖는다.

[0015] 다른 실시 예는 상기 접합과 상기 기판 사이에 형성된 공동을 더 포함한다.

[0016] 일 실시 예는 반도체 디바이스를 제조하기 위한 제조 방법을 포함한다.

[0017] 일 실시 예는 반도체 디바이스를 제조하기 위한 제조 시스템을 포함한다.

[0018] 본 발명의 새로운 특징들은 첨부된 청구항들에 제시되어 있다. 그러나 선호되는 사용 방식, 추가적인 목적 및 장점뿐만 아니라, 본 발명 자체는 첨부된 도면과 함께 읽을 때 예시적 실시 예들에 대한 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 것이다.
[0019] 도 1은 일 예시적인 실시 예에 따라 큐비트의 개념도를 도시한다;
[0020] 도 2는 일 예시적인 실시 예에 따라 트랜치 캐패시터 구조를 갖는 트랜스몬 큐비트의 제조 프로세스의 일 예의 단계를 도시한다;
[0021] 도 3은 일 예시적인 실시 예에 따라 트랜치 캐패시터 구조를 갖는 트랜스몬 큐비트의 제조 프로세스의 상기 예의 다른 단계를 도시한다;
[0022] 도 4는 일 예시적인 실시 예에 따라 트랜치 캐패시터 구조를 갖는 트랜스몬 큐비트의 제조 프로세스의 상기 예의 또 다른 단계를 도시한다;
[0023] 도 5는 일 예시적인 실시 예에 따라 트랜치 캐패시터 구조를 갖는 트랜스몬 큐비트의 제조 프로세스의 상기 예의 또 다른 단계를 도시한다;
[0024] 도 6은 일 예시적인 실시 예에 따라 트랜치 캐패시터 구조를 갖는 트랜스몬 큐비트의 제조 프로세스의 상기 예의 또 다른 단계를 도시한다;
[0025] 도 7은 일 예시적인 실시 예에 따라 트랜치 캐패시터 구조를 갖는 트랜스몬 큐비트의 제조 프로세스의 상기 예의 또 다른 단계를 도시한다;
[0026] 도 8은 일 예시적인 실시 예에 따라 트랜치 캐패시터 구조를 갖는 트랜스몬 큐비트의 제조 프로세스의 상기 예의 또 다른 단계를 도시한다;
[0027] 도 9는 일 예시적인 실시 예에 따라 트랜치 캐패시터 구조를 갖는 트랜스몬 큐비트의 제조 프로세스의 상기 예의 또 다른 단계를 도시한다; 그리고
[0028] 도 10은 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트를 제조하기 위한 프로세스의 예의 플로 차트를 도시한다.

[0029] 본 발명을 설명하기 위해 사용되는 예시적인 실시 예들은 초전도 양자 논리 회로들에서 큐비트들의 설치 공간(footprint)를 줄일 필요성을 일반적으로 어드레스하고 해결한다. 예시적인 실시 예들은 트렌치 캐패시터 구조들을 갖는 큐비트들을 위한 제조 방법을 제공한다.

[0030] 도 1을 참고하면, 이 도면은 일 예시적인 실시 예에 따라 큐비트(100)의 개념도를 도시한다. 캐패시터(102)는 큐비트(100)의 조셉슨 접합(104)에 결합된다. 예시적인 실시 예들은, 초전도 양자 논리 회로에서, 특히 큐비트에서-예를 들어, 조셉슨 접합과 함께- 사용되는 캐패시터(102)와 같은, 캐패시터는 작동 상의 제약조건들(operational constraints)에 따라 제조되어야 한다는 것을 인식한다. 큐비트에서 현재 사용되는 캐패시터 구조는 크기에 있어서 큐비트 내의 조셉슨 접합(예: 조셉슨 접합(104))의 크기보다 상당히 크다.

[0031] 큰 크기의 캐패시터는 제조 프로세스에서 다이 당(per die) 제조될 수 있는 큐비트들 및 기타 양자 판독 회로의 수를 제한한다. 예시적인 실시 예들은 양자 회로들에서, 예를 들어 큐비트(100)에서 현재 사용되는 캐패시터 구조들과 비교하여 칩 상에서 점유되는 면적이 훨씬 더 작은 큐비트를 제조하는 방법이 필요하다는 것을 인식한다. 캐패시터는 초전도 재료(들)을 사용하여 제조된 용량성(capacitive) 디바이스 구조이고, 상기 용량성 구조는 초전도 양자 논리 회로에서 사용될 수 있으며, 상기 초전도 양자 논리 회로는 양자 논리 회로의 작동 사이클 동안 마이크로파 에너지의 단일 양자를 저장할 수 있다. 이러한 에너지의 모든 흡수 또는 소산(Any absorption or dissipation), 에너지의 모든 자연적(spontaneous) 추가들, 또는 캐패시터에서 발생하는, 정전용량(capacitance)의 변동들은, 회로 성능을 저하시킬 것이다. 이들 효과들의 허용 가능한 최대 임계값이 양자 논리 회로에서 기능하는 캐패시터를 위해 정의될 수 있다. 캐패시터는, 여기서 기술된 바와 같은, 반도체 제조 프로세스에서 실리콘 기판 상에 하나 또는 그 이상의 초전도 재료를 사용함으로써 제조될 수 있다.

[0032] 여기에 기술된 실시 예는 큐비트의 전체 사이즈를 감소시키는 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트와 그러한 큐비트의 제조 방법을 제공하며, 이에 의해서, 큐비트 크기와 연관된 손실을 감소시킨다. 하나 또는 그 이상의 실시 예들은 외부 디바이스들과의 원거리 및 근거리 필드(far field and near field) 결합을 감소시키고 큐비트에 의해 점유된 전체 면적을 감소시키는 큐비트 설계(design)를 제공한다.

[0033] 일 실시 예는 초전도 양자 논리 회로에서 큐비트 디바이스로 구현될 수 있으며, 이는 큐비트 칩의 조셉슨 접합에 결합된 캐패시터를 포함하지만 이에 국한되지는 않는다. 큐비트 디바이스의 제조 방법은 소프트웨어 애플리케이션으로 구현될 수 있다. 일 실시 예를 구현하는 애플리케이션은 기존 반도체 제조 시스템(예: 리소그래피 시스템)과 함께 작동하도록 구성될 수 있다.

[0034] 설명의 명확성을 위해, 그리고 이에 대한 어떠한 제한도 암시함이 없이, 예시적 실시 예들은 도면들 및 예시적 실시 예들에서 상기 큐비트의 예를 단순화된 다이어그램을 사용하여 설명된다. 큐비트의 실제 제조에서, 여기에 도시되거나 설명되지 않은 추가적인 구조들, 또는 여기에 도시되거나 설명되는 구조들과 다른 구조들은, 예시적인 실시 예들의 범위를 벗어나지 않고 제공될 수 있다. 마찬가지로, 예시적인 실시 예들의 범위 내에서, 상기 큐비트의 예에서 도시되거나 설명된 구조는 여기에서 설명한 것과 유사한 작동 또는 결과를 산출하기 위해 다르게 제조될 수 있다.

[0035] 예시 구조들, 층들 및 형성들의 2차원(two-dimensional) 도면에서 다르게 음영으로 표시된(shaded)부분들은, 여기에 설명된 바와 같이, 예시적 제조에서 다른 구조들, 층들, 재료들, 및 형성들을 표현하기 위해 의도된 것이다. 상기 다른 구조들, 층들, 재료들 및 형성들은 당업자들에게 알려진 적절한 재료들을 사용하여 제조될 수 있다.

[0036] 여기에 설명된 형상의 특정 형상, 위치, 포지션, 또는 치수는 그러한 특성이 실시 예의 특징이라고 명시적으로 기술되지 않는 한 상기 예시적인 실시 예들을 제한하기 위해 의도된 것은 아니다. 형상, 위치, 포지션, 치수, 또는 이들의 일부 조합은, 상기 도면들과 설명의 명확성만을 위해 선택되고, 상기 예시적인 실시 예들에 따른 목적을 달성하기 위해 실제 포토리소그래피에 사용될 수 있는 실제 형상, 위치, 포지션, 또는 치수로부터 과장, 최소화, 또는 달리 변경되었을 수 있다.

[0037] 애플리케이션에서 구현될 때 일 실시 예는 제조 프로세스가 여기에 설명된 바와 같은 특정 단계들을 수행하게 한다. 상기 제조 프로세스의 단계들은 여러 도면들에 도시되어 있다. 모든 단계들이 특정 제조 프로세스에서 필요한 것은 아니다. 일부 제조 프로세스들은, 예시적인 실시 예들의 범위를 벗어남이 없이, 단계들을 다른 순서로 구현하거나, 특정 단계들을 조합하거나, 특정 단계들을 제거 또는 교체하거나, 또는 이들의 조합과 단계들의 기타 조작들을 수행할 수 있다.

[0038] 상기 예시적인 실시 예들은 특정 유형들의 재료들, 전기적 특성들, 구조들, 형성들, 층들의 방향들, 방향들, 단계들, 작동들, 평면들, 치수들, 수치들, 데이터 처리 시스템들, 환경들, 컴포넌트들, 및 애플리케이션들에 관해서 오직 예시들로서한 설명된다. 이들 및 기타 유사한 실시 예들의 모든 특정 표현들은 본 발명을 제한하기 위해 의도된 것이 아니다. 이들 및 기타 유사한 실시 예들의 모든 특정 표현들은 예시적인 실시 예들의 범위 내에서 선택될 수 있다.

[0039] 상기 예시적인 실시 예들은 특정 설계들, 아키텍처들, 배치들, 개념들, 및 도구들을 오직 예들로만 사용하여 설명되고 상기 예시적인 실시 예들을 제한하지 않는다. 상기 예시적인 실시 예들은 기타 비슷하거나 유사한 목적을 갖는 설계들, 아키텍처들, 배치들, 개념들, 및 도구들과 함께 사용될 수 있다.

[0040] 본 명세서의 예들은 설명의 명확성을 위해서만 사용되며 본 발명의 예시적 실시 예들에만 국한하지 않는다. 여기에 나열된 모든 장점들은 예일뿐이며 예시적 실시 예들을 제한하려고 의도된 것이 아니다. 추가적 또는 다른 장점들은 구체적인 예시적 실시 예들에 의해 실현될 수 있다. 더욱이, 특정한 예시적 실시 예는 위에 열거된 장점들 중 일부, 전부를 갖거나 또는 전혀 갖지 않을 수 있다.

[0041] 큐비트는 일 실시 예가 사용될 수 있는 초전도 양자 논리 회로의 비-제한 예로서만 사용된다. 본 명세서에서, 당업자는 상기 예시적 실시 예들의 트렌치 캐패시터 구조들을 사용할 수 있는 많은 다른 초전도 양자 논리 회로들을 상상할 수 있을 것이며, 그러한 것들도 본 발명의 예시적인 실시 예들의 범위 내 포함될 수 있다.

[0042] 도 2-9는 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트를 제조하기 위한 제조 프로세스의 일 예의 다양한 예시적 단계들의 평면도들(top-down views)과 측면도들(side views)을 도시한다. 도 2를 참조하면, 이 도면은 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트의 예시적 제조 프로세스의 단계를 도시한다. 단계(200)에서, 적절한 희생 재료의 층(204)이 기판(202)의 상단 표면에 배치된다. 예를 들어, 기판(202)은 실리콘(Si)과 같은, 적절한 기판 재료로 형성되지만, 이에 국한되지 않는다. 이와 달리, 특정 실시 예에서, 사파이어가 실리콘 대신 사용될 수 있다. 필수적으로, 이러한 유형들의 기판은 마이크로파 체제(regime)에서 낮은 손실(low loss)의 기판이어야 한다. 일 예로서, 희생 재료 층(204)은 희생 산화물로 형성된다. 층을 배치하는 비-제한 방법(non-limiting deposition method of layering)으로, 스퍼터링이 이용될 수 있다.

[0043] 도 3을 참조하면, 이 도면은 일 예시적인 실시 예들에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트의 예시적 제조 프로세스의 다른 단계를 도시한다. 단계(300)에서, 큐비트 포켓들(302A 및 302B)은 단일 단계 리소그래피 프로세스(a single step lithography process)를 사용하여 희생 재료 층(204)의 정의된 부분들로서 패턴화 되고, 희생 재료 층(204)의 상기 정의된 부분들은 기판(202)까지 아래로 에칭된다. 상기 예시적인 실시 예에서, 큐비트 포켓들(302A 및 302B)은 직사각형 모양을 갖는 것으로 도시된다. 다른 특정한 실시 예들에서, 임의의 원하는 형상 및/또는 크기를 갖는 임의의 수의 적절한 큐비트 포켓들이 기판(202)에 에칭될 수 있다. 단계(300)의 패터닝(patterning) 및 에칭 프로세스는 기존 리소그래피 시스템을 사용하여 구현될 수 있다.

[0044] 도 4를 참조하면, 이 도면들은 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트에 대한 예시적 제조 프로세스의 또 다른 단계를 도시한다. 단계(400)에서, 각도가 있는 측벽들 및 평평한 바닥으로 구성된, 사다리꼴 단면(trapezoidal cross-section)을 갖는 트렌치들(402A 및 402B)을 형성하기 위해 기판(202)은 큐비트 포켓들(302A 및 302B)에서 지정된 깊이까지 에칭 프로세스를 사용하여 에칭된다. 특정한 실시 예에서, 사다리꼴 단면을 갖는 트렌치를 생성하기 위해 기판(202)은 실리콘 평면(200)을 따라 이방성 습식 에칭 프로세스를 사용하여 큐비트 포켓들(302A 및 302B)에서 에칭된다. 다른 특정한 실시 예들에서, 트렌치들(402A 및 402B)은 수직 측벽들과 같은 모든 적절한 형상 및/또는 기하학적 구조(geometry)를 가질 수 있다.

[0045] 도 5를 참조하면, 이 도면은 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트의 예시적 제조 프로세스의 또 다른 단계를 도시한다. 단계(500)에서, 트렌치 구조들(504A 및 504B)을 형성하기 위해 초전도 재료(502)가 트렌치들(402A 및 402B)의 바닥(bottom) 및 측벽들 상에 그리고 희생 재료 층(204)의 나머지 부분들 상에 배치된다. 특정한 실시 예에서, 초전도 재료(502)는 니오븀(Nb)과 같은 초전도 금속을 포함한다. 초전도 재료(502)의 비-제한적 배치 방법에서, 스퍼터링 또는 다른 블랭킷 배치 프로세스들(sputtering or other blanket deposition processes)이 이용될 수 있다.

[0046] 도 6을 참조하여, 이러한 도면은 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트의 예시적인 제조 프로세스의 또 다른 단계를 도시한다. 단계(600)에서, 캐패시터 구조들(602A 및 602B)을 형성하기 위해 초전도 재료(502) 및 희생 재료 층(204)이 기판(202)의 비-트렌치 부분들로부터 제거된다. 특정한 실시 예에서, 초전도 재료(502) 및 희생 재료 층(204)은 화학적 기계적 광택(CMP) 프로세스(a chemical mechanical polish (CMP) process)와 산화물 습식 에칭 프로세스(an oxide wet etch process)를 사용하여 기판(202)의 비-트렌치 부분들로부터 제거된다.

[0047] 도 7을 참조하면, 이 도면은 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트의 예시적 제조 프로세스의 또 다른 단계를 도시한다. 단계(700)에서, 패턴 필름(702)이 기판(202) 및 캐패시터 구조들(602A 및 602B)의 상부 표면들에 배치되고 리소그래피 프로세스가 조셉슨 접합 제조를 준비하기 위해 수행된다. 특정한 실시 예에서, 레지스트 스핀 프로세스(a resist spin process)를 사용하여 포토레지스트 패턴 필(a photoresist pattern fill)을 배치하고, 그 뒤를 이어 리소그래피 노출(a lithographic exposure)을 실시되며, 그 다음 현상(development)이 수행되어 접합 증발(junction evaporation)이 준비된다.

[0048] 도 8를 참조하면, 이 도면은 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트의 예시적 제조 프로세스의 또 다른 단계를 도시한다. 단계(800)에서, 남아있는 산화물은 이온 밀링(ion milling) 프로세스를 사용하여 캐패시터 구조들(602A 및 602B)로부터 제거된다. 조셉슨 접합(802)은 증발(evaporation) 및 들어올림(liftoff) 기술을 사용하여 캐패시터 구조들(602A 및 602B) 사이에서 조셉슨 접합(802)의 제1의 단부 및 제2의 단부가 캐패시터 구조들(602A 및 602B)의 일부분과, 각각, 접촉하게 제조된다. 특정한 실시 예에서, 조셉슨 접합(802)은 알루미늄(Al)과 같은 금속 재료로 형성된다. 다른 특정한 실시 예들에서, 모든 적절한 재료가 조셉슨 접합(802)을 형성하기 위해 사용될 수 있다.

[0049] 도 8에 예시된 상기 실시 예에서, 조셉슨 접합(802)은 제1의 캐패시터 구조(602A)에 연결된 제1의 초전도 재료 층(804)과, 제2의 캐패시터 구조(602B)에 연결된 제2의 초전도 재료 층(806), 및 제1의 초전도 재료 층(804)과 제2의 초전도 재료 층(806) 사이에 배치된 터널 장벽(808)을 포함한다. 특정한 실시 예에서, 제1의 초전도 재료 층(804) 및 제2의 초전도 재료 층(806)은 알루미늄 또는 다른 적합한 초전도 재료로 형성되고, 터널 장벽(808)은 산화 알루미늄으로 형성된다.

[0050] 특정한 실시 예에서, 조셉슨 접합(802)은 기판(202) 위에 증발 마스크를 매달고(suspending) 미리 정해진 각도로 상기 마스크의 그림자(shadow)를 투사(projecting)하는 섀도우 증발 프로세스(a shadow evaporation process)를 사용하여 형성된다. 특정한 실시 예에서, 상기 접합 증발은 두 개의 서로 다른 방향들로 수행되며, 상기 두 개 방향들은 기판(202)의 평면도의 제1의 방향과 상기 제1의 방향에 대하여 실질적으로 수직인 제2의 방향을 포함한다.

도 9를 참조하면, 이 도면은 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트의 예시적인 제조 프로세스의 또 다른 단계를 도시한다. 단계(900)에서, 캐패시터 구조들(602A 및 602B)의 융기된 부분들(raised portions)을 노출하고 조셉슨 접합(802)과 기판(202) 사이에 공동(a cavity)(902)을 형성하기 위해 기판(202)의 일부분들은 빼기 에칭 프로세스(subtractive etching process)를 사용하여 제거된다. 그 결과, 캐패시터 구조들(602A 및 602B) 각각은 기판(202)의 표면에 형성되는 하부 부분과 기판(202)의 표면 위로 연장되는 적어도 하나의 융기된 부분을 갖는다. 또한, 조셉슨 접합(802)은 기판(202) 위의 미리 결정된 거리에 매달려 있다(suspended). 특정한 실시 예에서, 캐패시터 구조들(602A 및 602B)은 일반적으로 사다리꼴 모양을 갖는다. 특정한 실시 예에서, 상기 큐비트와 연관된 정전용량은 미리 결정된 거리에 기초하여 변경될 수 있다. 따라서, 종래기술로(conventionally) 제조된 큐비트들과 비교하여 감소된 설치공간(footprint) 및/또는 감소된 손실을 갖는 큐비트가 형성된다. 특정한 실시 예에서, 상기 큐비트의 정전용량은 10 마이크로미터 깊이에서 50% 만큼 증가될 수 있고, 따라서, 큐비트 크기와 상기 큐비트와 연관된 손실들을 감소시킬 수 있다. 특정한 실시 예들에서, 기판/금속 대 공기 손실(substrate/metal to air loss)이 캐패시터 구조들을 둘러싼 기판의 일부분들의 제거에 의해 크게 감소될 수 있다.

[0051] 도 10을 참조하면, 이 도면은 일 예시적인 실시 예에 따라 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트를 제조하기 위한 예시적인 프로세스(1000)의 플로 차트를 도시한다. 하나 또는 그 이상의 실시 예들에서, 프로세스(1000)는 도면들 2-9의 하나 또는 그 이상의 단계들을 수행하기 위해 제조 시스템에 의해 구현될 수 있다.

[0052] 블록(1002)에서, 제조 시스템은 기판(202)을 수신한다. 블록(1004)에서, 제조 시스템은 기판(202)의 상부 표면 상에 희생 재료 층(204)을 배치한다. 예를 들어, 기판(202)은 실리콘(Si)과 같은, 적절한 기판 재료로 구성되지만, 이에 국한되지 않는다. 이와 달리, 특정한 실시 예에서, 사파이어가 실리콘 대신 사용될 수 있다. 예로서, 희생 재료 층(204)은 희생 산화물로 형성된다. 층을 배치하는 비-제한적인 방법으로, 스퍼터링이 이용될 수 있다.

[0053] 블록(1006)에서, 상기 제조 시스템의 큐비트 포켓들(302A 및 302B)은 단일 단계 리소그래피 프로세스를 사용하여 희생 재료 층(204)의 부분들을 정의하고, 희생 재료 층(204)의 정의된 부분들을 기판(202)까지 아래로 에칭한다. 특정한 실시 예들에서, 단계(300)의 패터닝 및 에칭 프로세스가 기존 리소그래피 시스템을 사용하여 구현될 수 있다. 블록(1108)에서, 상기 제조 시스템은 트렌치들(402A 및 402B)을 형성하기 위해 큐비트 포켓들(302A 및 302B)을 에칭한다. 특정한 실시 예에서, 트렌치들(402A 및 402B)은 각도가 있는(angled) 측벽들과 평평한 바닥으로 형성되며, 사다리꼴 단면을 갖는다. 특정한 실시 예에서, 사다리꼴 단면을 갖는 트렌치를 생성하기 위해, 기판(202)은 실리콘 평면(200)을 따라 이방성 습식 에칭 프로세스를 사용하여 큐비트 포켓들(302A 및 302B)에서 에칭된다. 다른 특정한 실시 예들에서, 트렌치들(402A 및 402B)은 모든 적절한 형상 및/또는 기하학적 구조(geometry)를 가질 수 있고, 예를 들어 수직 측벽들을 가질 수 있다.

[0054] 블록(1010)에서, 상기 제조 시스템은 트렌치 구조들(504A 및 504B)을 형성하는 트렌치들(402A 및 402B)의 바닥과 측벽들 상에 그리고 희생 재료 층(204)의 나머지 부분들 상에 초전도 재료(502)를 배치한다(desposit). 특정한 실시 예에서, 초전도 재료(502)는 니오븀(Nb)과 같은 초전도 금속을 포함한다. 초전도 재료(502)를 배치하는 비-제한적 방법으로, 스퍼터링 또는 기타 블랭킷 배치 프로세스(sputtering or other blanket deposition processes)가 이용될 수 있다.

[0055] 블록(1012)에서, 상기 제조 시스템은 캐패시터 구조들(602A 및 602B)를 형성하기 위해 기판(202)의 비-트렌치 부분들로부터 초전도 재료(502)와 희생 재료 층(204)을 제거한다. 특정한 실시 예에서, 초전도 재료(502) 및 희생 재료 층(204)은 화학적 기계적 광택(CMP) 프로세스와 산화물 습식 에칭 프로세스를 사용하여 기판(202)의 비-트렌치 부분들로부터 제거된다.

[0056] 블록(1014)에서, 상기 제조 시스템은 기판(202) 및 캐패시터 구조들(602A 및 602B)의 상부 표면들에 패턴 필름(702)을 배치하고 조셉슨 접합 제조를 준비하기 위해 리소그래피 프로세스를 수행한다. 특정한 실시 예에서, 레지스트 스핀 프로세스가 사용되어 포토레지스트 패턴 필(fill)을 배치하고 그 뒤를 이어 리소그래피 노출이 실시되며 그 다음 현상(development)이 수행되어 접합 증발을 준비한다.

[0057] 블록(1016)에서, 상기 제조 시스템은 증발(evaporation) 및 들어올림(liftoff) 기술을 사용하여 캐패시터 구조들(602A 및 602B) 사이에서, 조셉슨 접합(802)과같은, 접합을 제조하는데, 조셉슨 접합(802)의 제1의 단부 및 제2의 단부가 캐패시터 구조들(602A 및 602B)의 일부분과, 각각, 접촉하게 제조한다. 특정한 실시 예에서, 상기 접합은 알루미늄(Al)과 같은 금속 재료로 형성된다. 다른 특정한 실시 예들에서, 모든 적절한 재료가 상기 접합을 형성하기 위해 사용될 수 있다.

[0058] 특정한 실시 예에서, 상기 접합은 기판(202) 위에 증발 마스크를 매달고(suspending) 미리 정해진 각도에서 상기 마스크의 그림자(shadow)를 투사(projecting)하는 섀도우 증발 프로세스(a shadow evaporation process)를 사용하여 형성된다. 특정한 실시 예에서, 상기 접합 증발은 두 개의 서로 다른 방향들로 수행되며, 상기 두 개 방향들은 기판(202)의 평면도의 제1의 방향과 상기 제1의 방향에 대하여 실질적으로 수직인 제2의 방향을 포함한다.

[0059] 블록(1018)에서, 제조 시스템은 캐패시터 구조들(602A 및 602B)의 다리(leg) 부분들을 노출시키고 접합과 기판(202) 사이에 공동을 형성하기 위해 빼기 에칭 프로세스를 사용하여 접합 아래의 기판(202)의 부분들을 제거한다. 그 결과, 상기 접합은 기판(202) 위의 미리 결정된 거리에 매달려 있게 된다(suspended). 따라서, 트렌치 캐패시터 구조를 갖는 트랜스몬 큐비트가 제조된다. 그 다음 프로세스(1000)는 종료된다.

[0060] 본 발명의 다양한 실시 예들이 관련된 도면들을 참조하여 설명된다.　본 발명의 범위를 벗어남이 없이 본 발명의　대안적인 실시예들이　고안될 수 있다.　다양한 연결들 및 위치 관계들(예를 들어, 위, 아래, 인접 등)는 다음 설명 및 도면에서 엘리멘트들 사이에 설명되지만, 당업자들은 여기서 설명된 많은 위치 관계들은 비록 방향이 변경되더라도 설명된 기능이 유지될 때 방향에 무관함을 인식할 것이다. 이들 연결들 및/도는 위치 관계들은, 달리 명시되지 않는 한, 직접적 또는 간접적일 수 있으며, 본 발명은 이와 관련하여 제한하려는 의도가 없다.　따라서 주체들의 결합은　직접적 또는 간접적인 결합을 의미할 수 있으며, 주체들 간의 위치 관계는 직접적 또는 간접적인 위치 관계일 수 있다.　간접 위치 관계의 예로서, 층"B"에 대해 층"A"를 형성하는 것에 대한 본 명세서의 참조들은 층"A"및 층"B"의 관련 특성들 및 기능들이 상기 중간 층(들)에 의해서 실질적으로 변경되지 않는 한 하나 또는 그 이상의 중간 층들이 층"A"및 층"B"사이에 존재하는 상황들을 포함한다.

[0061]　다음의 정의들 및 약어들은 명세서 및 청구 범위의 해석에 사용될 수 있다.　본 명세서에서 사용된 용어 "포함하다(comprise)", "포함하는 (comprising)", "포함한다(include)", "포함하는(including)", "갖는다(has)　", "갖는(having)", "포함하다(contain)" 또는 "포함하는(containing)", 또는 이들의 다른 변형들은 비-배타적인 포함(a non-exclusive inclusion)을 커버하기 위한 것이다.　예를 들어, 엘리멘트들의 목록을 포함하는 구성, 혼합물, 공정, 방법, 물품 또는 장치는 반드시　그러한 엘리멘트들에만 제한되는 것은 아니며, 명시적으로 나열되지 않거나 또는 그러한 구성, 혼합물, 프로세스, 방법, 물품 또는 장치에 고유한 다른 엘리멘트들도 포함될 수 있다.

[0062]　추가적으로, 용어 "예시적인"은 "예, 사례, 예시"라는 의미로 사용되었다. 본 명세서에서 "예시적인" 것으로 설명된 임의의 실시예 또는 설계는 반드시 다른 실시예 또는 설계에 비해 선호되거나 유리한 것으로 해석되어서는 안 된다.　"적어도 하나" 및 "하나 또는 그 이상"이라는 용어는 1　보다 크거나 같은　임의의　정수, 즉 1, 2, 3, 4 등을 포함　하는 것으로 이해될 수 있다. 용어 "복수"는 2보다 크거나 같은 정수, 즉 2, 3, 4, 5 등을 포함하는 것으로 이해될 수 있다. 용어 "연결"은　간접적인 "연결"과 직접적인 "연결"을　모두 포함할 수 있다.

[0063] "한 실시 예", "하나의 실시 예", "예시적 실시 예", 등에 대한 본 명세서의 참조들은 설명된 상기 실시 예가 특정 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시 예가 상기 특정 특징, 구조, 또는 특성을 포함할 수 있거나 또는 포함하지 않을 수도 있음을 표시한다. 더 나아가, 그러한 문구들은 반드시 동일 실시 예를 가리키는 것은 아니다. 또한, 특정 특징, 구조, 또는 특성이 하나의 실시 예와 관련하여 기술될 때, 그 것은 명시적으로 기술되었던지 또는 아니던 간에 다른 실시 예들과 관련하여 그러한 특징, 구조, 또는 특성에 영향을 주는 당업자의 지식 내에 있음을 제출한 것이다.

[0064] 용어들　"약",　"실질적으로", "대략" 및 이들의 변형들은 출원 당시에 이용 가능했던 장비에 기초한 특정 양의 측정과 연관된 오차의 정도를 포함하기 위해 의도된 것이다.　예를 들어, "약"은 주어진 값의 ± 8% 또는 5% 또는 2%의 범위를 포함할 수 있다.　

[0065] 본 발명의 다양한 실시 예들에 대한 설명들은 예시의 목적들로 제공되는 것이며, 빠짐없이 총 망라하거나 개시된 실시 예들로 한정하려고 의도된 것은 아니다. 이 기술 분야에서 통상의 지식을 갖는 자들에게 기술된 실시 예들의 범위와 정신을 벗어남이 없이 많은 수정들 및 변형들이 있을 수 있다는 것이 명백하다. 여기서 사용된 용어는 시장에서 발견된 기술들에 대한 본 발명의 실시 예들의 원리들, 실제 응용 또는 기술적 개선을 가장 잘 설명하기 위해, 또는 여기서 설명한 실시 예들을 이 기술 분야에서 통상의 지식을 갖는 자들이 이해할 수 있도록 하기 위해 선택되었다.

Claims

큐비트에 있어서, 상기 큐비트는:
기판;
상기 기판의 표면 상에 형성된 하부 부분(a lower portion)과 상기 기판의 상기 표면 위로 확장되는 적어도 하나의 제1의 융기 부분(at least one first raised portion)을 갖는 제1의 캐패시터 구조;
상기 기판의 상기 표면 상에 형성된 하부 부분과 상기 기판의 상기 표면 위로 확장되는 적어도 하나의 제2의 융기 부분을 갖는 제2의 캐패시터 구조-상기 제1의 캐패시터 구조 및 상기 제2의 캐패시터 구조는 초전도 재료로 형성됨-; 및
상기 제1의 캐패시터 구조와 상기 제2의 캐패시터 구조 사이에서의 접합(a junction)-상기 접합은 상기 기판의 표면으로부터 미리 결정된 거리에 배치되고 상기 제1의 융기 부분과 접촉하는 제1의 단부와 상기 제2의 융기 부분과 접촉하는 제2의 단부를 가짐-을 포함하는
큐비트.
제1항에 있어서, 상기 접합은 초전도 재료 사이에 샌드위치 된 절연 재료로 형성되는
큐비트.
제2항에 있어서, 상기 초전도 재료는 알루미늄인
큐비트.
이전 항들 중 어느 한 항에 있어서, 상기 접합은 조셉슨 접합을 포함하는
큐비트.
이전 항들 중 어느 한 항에 있어서, 상기 초전도 재료는 니오븀(Nb)이고 상기 기판은 실리콘(Si)을 포함하는
큐비트.
이전 항들 중 어느 한 항에 있어서, 상기 제1의 캐패시터 구조와 상기 제2의 캐패시터 구조는 사다리꼴 모양(a trapezoidal shape)을 갖는
큐비트.
이전 항들 중 어느 한 항에 있어서, 상기 큐비트는 상기 접합과 상기 기판 사이에서 형성되는 공동(a cavity)을 더 포함하는
큐비트.
방법에 있어서, 상기 방법은:
제1의 트렌치와 제2의 트렌치를 기판에 형성하는 단계;
제1의 캐패시터 구조와 제2의 캐패시터 구조를, 각각, 형성하기 위해 상기 제1의 트렌치의 표면 및 상기 제2의 트렌치의 표면 상에 초전도 재료 층을 배치하는 단계(depositing)-상기 제1의 캐패시터 구조와 상기 제2의 캐패시터 구조는 초전도 재료로 형성됨-;
상기 제1의 캐패시터 구조와 상기 제2의 캐패시터 구조 사이에 접합을 형성하는 단계; 및
상기 기판의 표면 상에 상기 제1의 캐패시터 구조의 하부 부분을 형성하기 위해, 상기 기판의 표면 위로 연장하는 상기 제1의 캐패시터 구조의 적어도 하나의 제1의 융기 부분을 형성하기 위해, 그리고 상기 기판의 표면 상에 상기 제2의 캐패시터 구조의 하부 부분을 형성하기 위해, 상기 기판의 표면 위로 연장하는 상기 제2의 캐패시터 구조의 적어도 하나의 제2의 융기 부분을 형성하기 위해, 상기 기판의 일부분을 제거하는 단계-상기 접합은 상기 기판의 표면으로부터 미리 결정된 거리에 배치되고 상기 제1의 융기 부분과 접촉하는 제1 단부 및 상기 제2의 융기 부분과 접촉하는 제2의 단부를 가짐-를 포함하는
방법.
제8항에 있어서, 상기 방법은:
상기 기판 상에 희생(sacrificial) 재료를 배치하는 단계; 및
상기 기판 상에 적어도 하나의 큐비트 포켓을 형성하기 위해 상기 희생 재료의 일부분을 에칭하는 단계를 더 포함하는
방법.
제9항에 있어서, 상기 희생 층의 일부분을 에칭하는 단계는 리소그래피 프로세스를 사용하여 수행되는
방법.
제8항 내지 제10항의 항들 중 어느 한 항에 있어서,
상기 제1의 트렌치와 상기 제2의 트렌치를 형성하는 단계는 상기 기판을 적어도 하나의 큐비트 포켓에서 에칭 하는 단계를 포함하는
방법.
제10항에 있어서, 상기 기판을 적어도 하나의 큐비트 포켓에서 에칭 하는 단계는 이방성 습식 에칭 프로세스(anisotropic wet etching process)를 사용하여 수행되는
방법.
제8항 내지 제12항의 항들 중 어느 한 항에 있어서, 상기 방법은 상기 기판의 비-트렌치(non-trench) 부분들로부터 상기 초전도 재료를 제거하는 단계를 더 포함하는
방법.
제8항 내지 제13항의 항들 중 어느 한 항에 있어서, 상기 접합은 증발 프로세스(an evaporation process)를 사용하여 형성되는
방법.
제14항에 있어서. 상기 증발 프로세스는 섀도우 증발 프로세스(a shadow evaporation process)인
방법.
제14항 내지 제15항의 항들 중 어느 한 항에 있어서, 상기 증발 프로세스는 제1의 방향의 제1의 증발과 제2의 방향의 제2의 증발을 포함하며, 상기 제1의 방향은 상기 제2의 방향에서 수직(perpendicular)인
방법.
제8항 내지 제16항의 항들 중 어느 한 항에 있어서, 상기 기판의 일부분을 제거하는 단계는 빼기 에칭 프로세스(a subtractive etching process)를 포함하는
방법.
제8항 내지 제17항의 항들 중 어느 한 항에 있어서, 상기 접합은 금속 재료로 형성되는
방법.
제8항 내지 제18항의 항들 중 어느 한 항에 있어서, 상기 접합은 조셉슨 접합을 포함하는
방법.
리소그래피(lithography) 컴포넌트를 포함하는 반도체 제조 시스템에 있어서, 상기 반도체 제조 시스템은 반도체 디바이스를 제조하기 위해 작동될 때 동작들(operations)을 수행하고, 상기 동작들은:
제1의 트렌치와 제2의 트렌치를 기판에 형성하는 단계;
제1의 캐패시터 구조와 제2의 캐패시터 구조를, 각각, 형성하기 위해 상기 제1의 트렌치의 표면 및 상기 제2의 트렌치의 표면 상에 초전도 재료 층을 배치하는 단계(depositing)-상기 제1의 캐패시터 구조와 상기 제2의 캐패시터 구조는 초전도 재료로 형성됨-;
상기 제1의 캐패시터 구조와 상기 제2의 캐패시터 구조 사이에 접합을 형성하는 단계; 및
상기 기판의 표면 상에 상기 제1의 캐패시터 구조의 하부 부분을 형성하기 위해, 상기 기판의 표면 위로 연장하는 상기 제1의 캐패시터 구조의 적어도 하나의 제1의 융기 부분을 형성하기 위해, 그리고 상기 기판의 표면 상에 상기 제2의 캐패시터 구조의 하부 부분을 형성하기 위해, 상기 기판의 표면 위로 연장하는 상기 제2의 캐패시터 구조의 적어도 하나의 제2의 융기 부분을 형성하기 위해, 상기 기판의 일부분을 제거하는 단계-상기 접합은 상기 기판의 표면으로부터 미리 결정된 거리에 배치되고 상기 제1의 융기 부분과 접촉하는 제1 단부 및 상기 제2의 융기 부분과 접촉하는 제2의 단부를 가짐-를 포함하는
반도체 제조 시스템.
제20항에 있어서, 상기 동작들은:
상기 기판 상에 희생(sacrificial) 재료를 배치하는 단계; 및
상기 기판 상에 적어도 하나의 큐비트 포켓을 형성하기 위해 상기 희생 재료의 일부분을 에칭하는 단계를 더 포함하는
반도체 제조 시스템.
제21항에 있어서, 상기 희생 층의 일부분을 에칭하는 단계는 리소그래피 프로세스를 사용하여 수행되는
반도체 제조 시스템.
제20항 내지 제22항의 항들 중 어느 한 항에 있어서, 상기 제1의 트렌치와 상기 제2의 트렌치를 형성하는 단계는 상기 기판을 적어도 하나의 큐비트 포켓에서 에칭 하는 단계를 포함하는
반도체 제조 시스템.
제21항에 있어서, 상기 기판을 적어도 하나의 큐비트 포켓에서 에칭 하는 단계는 이방성 습식 에칭 프로세스(anisotropic wet etching process)를 사용하여 수행되는
반도체 제조 시스템.
제20항 내지 제24항의 항들 중 어느 한 항에 있어서, 상기 동작들은 상기 기판의 비-트렌치(non-trench) 부분들로부터 상기 초전도 재료를 제거하는 단계를 더 포함하는
반도체 제조 시스템.