KR20210131274A - 반도체 발광소자 및 이를 제조하는 방법 - Google Patents
반도체 발광소자 및 이를 제조하는 방법 Download PDFInfo
- Publication number
- KR20210131274A KR20210131274A KR1020210139085A KR20210139085A KR20210131274A KR 20210131274 A KR20210131274 A KR 20210131274A KR 1020210139085 A KR1020210139085 A KR 1020210139085A KR 20210139085 A KR20210139085 A KR 20210139085A KR 20210131274 A KR20210131274 A KR 20210131274A
- Authority
- KR
- South Korea
- Prior art keywords
- light emitting
- emitting device
- electrode
- semiconductor
- semiconductor light
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 92
- 239000004065 semiconductor Substances 0.000 claims abstract description 989
- 239000000758 substrate Substances 0.000 claims abstract description 478
- 239000012790 adhesive layer Substances 0.000 claims abstract description 143
- 238000000034 method Methods 0.000 claims abstract description 139
- 229910010272 inorganic material Inorganic materials 0.000 claims abstract description 10
- 239000011147 inorganic material Substances 0.000 claims abstract description 10
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 39
- 239000010410 layer Substances 0.000 description 159
- 230000008569 process Effects 0.000 description 99
- 239000000463 material Substances 0.000 description 72
- 238000012546 transfer Methods 0.000 description 52
- 239000010408 film Substances 0.000 description 49
- 235000012431 wafers Nutrition 0.000 description 42
- 239000002184 metal Substances 0.000 description 41
- 229910052751 metal Inorganic materials 0.000 description 41
- 239000000853 adhesive Substances 0.000 description 38
- 230000001070 adhesive effect Effects 0.000 description 38
- 238000002161 passivation Methods 0.000 description 37
- 239000010409 thin film Substances 0.000 description 28
- 230000006798 recombination Effects 0.000 description 25
- 238000005215 recombination Methods 0.000 description 25
- 238000000608 laser ablation Methods 0.000 description 23
- 239000010980 sapphire Substances 0.000 description 23
- 229910052594 sapphire Inorganic materials 0.000 description 23
- 239000011241 protective layer Substances 0.000 description 22
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 18
- 238000005530 etching Methods 0.000 description 17
- 239000011159 matrix material Substances 0.000 description 17
- 239000004642 Polyimide Substances 0.000 description 15
- 229920001721 polyimide Polymers 0.000 description 15
- 238000004891 communication Methods 0.000 description 14
- 239000011521 glass Substances 0.000 description 14
- 230000008901 benefit Effects 0.000 description 13
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 12
- 239000008393 encapsulating agent Substances 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 230000003287 optical effect Effects 0.000 description 12
- 229920001296 polysiloxane Polymers 0.000 description 11
- 230000007480 spreading Effects 0.000 description 11
- 238000003892 spreading Methods 0.000 description 11
- 229910052737 gold Inorganic materials 0.000 description 10
- 229910052709 silver Inorganic materials 0.000 description 10
- 239000004593 Epoxy Substances 0.000 description 9
- 229920001486 SU-8 photoresist Polymers 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 9
- 230000036544 posture Effects 0.000 description 9
- 239000011787 zinc oxide Substances 0.000 description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 229920000052 poly(p-xylylene) Polymers 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 229910010413 TiO 2 Inorganic materials 0.000 description 5
- -1 WO 3 Inorganic materials 0.000 description 5
- 238000002679 ablation Methods 0.000 description 5
- 238000004026 adhesive bonding Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 239000004205 dimethyl polysiloxane Substances 0.000 description 5
- 235000013870 dimethyl polysiloxane Nutrition 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- CXQXSVUQTKDNFP-UHFFFAOYSA-N octamethyltrisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)O[Si](C)(C)C CXQXSVUQTKDNFP-UHFFFAOYSA-N 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 238000004987 plasma desorption mass spectroscopy Methods 0.000 description 5
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 5
- 238000002310 reflectometry Methods 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 229910004541 SiN Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910006404 SnO 2 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910008599 TiW Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 238000001338 self-assembly Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910001374 Invar Inorganic materials 0.000 description 2
- 206010034972 Photosensitivity reaction Diseases 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000011358 absorbing material Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009429 electrical wiring Methods 0.000 description 2
- 239000002360 explosive Substances 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000031700 light absorption Effects 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 230000005291 magnetic effect Effects 0.000 description 2
- 230000036211 photosensitivity Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 230000003014 reinforcing effect Effects 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000012780 transparent material Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910016347 CuSn Inorganic materials 0.000 description 1
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 229910005887 NiSn Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- CXKCTMHTOKXKQT-UHFFFAOYSA-N cadmium oxide Inorganic materials [Cd]=O CXKCTMHTOKXKQT-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- BFPSDSIWYFKGBC-UHFFFAOYSA-N chlorotrianisene Chemical compound C1=CC(OC)=CC=C1C(Cl)=C(C=1C=CC(OC)=CC=1)C1=CC=C(OC)C=C1 BFPSDSIWYFKGBC-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002845 discoloration Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 229920006334 epoxy coating Polymers 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- 238000005187 foaming Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 1
- YEXPOXQUZXUXJW-UHFFFAOYSA-N lead(II) oxide Inorganic materials [Pb]=O YEXPOXQUZXUXJW-UHFFFAOYSA-N 0.000 description 1
- 230000005389 magnetism Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001782 photodegradation Methods 0.000 description 1
- 238000006303 photolysis reaction Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 230000000930 thermomechanical effect Effects 0.000 description 1
- 238000013518 transcription Methods 0.000 description 1
- 230000035897 transcription Effects 0.000 description 1
- AYNNSCRYTDRFCP-UHFFFAOYSA-N triazene Chemical compound NN=N AYNNSCRYTDRFCP-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/0004—Devices characterised by their operation
- H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/40—Materials therefor
- H01L33/42—Transparent materials
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Led Device Packages (AREA)
- Led Devices (AREA)
Abstract
본 개시는 반도체 발광소자에 있어서, 투광성 기판; 투광성 기판에 위에 구비되며, 무기물로 된 투광성 접착층; 투광성 접착층 위에 접착되는 복수의 반도체 발광소자 칩;으로서, 각각이 n형 반도체 영역; n형 반도체 영역 위에 구비되는 활성 영역; 및 활성 영역 위에 구비되는 p형 반도체 영역;을 가지며, n형 반도체 영역이 투광성 접착층 측에 위치하는 복수의 반도체 발광소자 칩;을 포함하는 반도체 발광소자 및 이를 제조하는 방법에 관한 것이다.
Description
본 개시(Disclosure)는 전체적으로 반도체 발광소자 및 이를 제조하는 방법에 관한 것으로, 특히 미니 엘이디 디스플레이 또는 마이크로 엘이디 디스플레이에 사용되는 반도체 발광소자(예: 미니 엘이디(폭이 100㎛ 정도(300㎛ 이하)), 마이크로 엘이디(폭이 100㎛ 미만의 소자)) 및 이를 제조하는 방법에 관한 것이다. 마이크로 엘이디 디스플레이는 기존 엘이디 백라이팅 LCD와 달리 반도체 발광소자를 백라이트로 사용하는 것이 아니라, OLED 디스플레이와 마찬가지로 직접 발광에 이용한다. 여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 자외선, 청색 및 녹색을 발광하는 AlGaInN계 반도체 발광소자 및 적색을 발광하는 AlGaInP(As)계 반도체 발광소자를 예로 들 수 있다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 미국 공개특허공보 제US2019/0067255호에 제시된 반도체 발광 구조물의 일 예를 나타내는 도면으로서, 반도체 발광 구조물은 제1 반도체 발광소자(101; 예: 적색 발광 엘이디 플립칩), 제2 반도체 발광소자(103; 예: 청색 발광 엘이디 플립칩), 제3 반도체 발광소자(105; 예: 녹색 발광 엘이디 플립칩) 그리고 3개의 반도체 발광소자(101,103,105)가 놓이는 배선 기판(107)을 포함한다.
도 2는 미국 공개특허공보 제US2019/0067525호에 제시된 반도체 발광소자의 일 예(도 1에 제시된 반도체 발광 구조물에 사용될 수 있는 반도체 발광소자의 일 예)를 나타내는 도면으로서, 반도체 발광소자는 P형 GaP 윈도우층(104), P형 컨파인먼트층(106), MQW 활성 영역(108), N형 컨파인먼트층(110) 그리고 N형 전류확산층(112)을 포함한다. 또한, 반도체 발광소자는 성장 기판이 제거된 측에 금속 반사층(164), N측 전극(182) 그리고 P측 전극(180)을 구비한다. 또한, 반도체 발광소자는 그 반대 측에 P형 전류확산층(118; 예: ITO), 투명 접착층(130) 그리고 투명 지지 기판(102)을 구비한다. 이러한 구성을 통해, 반도체 발광소자는 적색 파장의 빛을 발광할 수 있다. 그러나, 전극(180,182)이 위치하는 측, 즉 리드전극, 배선 내지는 배선기판과 플립칩 본딩이 이루어지는 측에 N형 AlGaInP(As)계 반도체층이 배치되는 경우(소위, N-side up 플립칩)에, 특히 칩의 크기가 초소형화됨에 따라, P측 전극(180)으로부터 P형 반도체 영역(104,106)에 전류를 주입하기 위해 두꺼운 N형 반도체 영역(110,112)과 MQW 활성 영역(108)을 제거하는 MESA 식각 공정 및 전기적 연결 공정의 어려움과 함께, N형 반도체 영역(110,112)에서 불균일한 전류 흐름 등에 의해 과다한 열이 발생하는 것으로 알려져 있다. 이러한 문제를 해소하는 방안으로 P-side up 플립칩을 이용하는 것을 고려할 수 있으며, 종래에 두 가지 방안이 제시되고 있다.
도 3은 미국 등록특허공보 제US5,376,580호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 P형 GaAs 성장 기판(14), P형 반도체 영역(11; 예: AlGaAs), 활성 영역(12) 그리고 N형 반도체 영역(13; 예: AlGaAs)을 포함할 수 있다. 이러한 형태(에피의 성장 과정에서 P형 반도체 영역(11)을 먼저 성장함)의 반도체 발광소자에, 도 2에 제시된 것과 같은 방식의 전극 형성 과정을 거치면, 소위 P-side up 플립칩을 제조할 수 있게 된다. 그러나, AlGaInN계 반도체 발광소자이든 AlGaInP(As)계 반도체 발광소자이든, 활성 영역(12)을 성장하기에 앞서, N형 반도체 영역(13)보다 P형 반도체 영역(11)을 먼저 성장하면, 표면이 거칠어서 활성 영역(12)을 성장할 때 활성 영역(12)의 박막 품질의 악화로 인해서 전기/광학적 특성이 나빠지게 되며, 따라서 에피의 성장 과정에서 P형 반도체 영역(11)을 먼저 성장시키는 상용의 반도체 발광소자는 찾아보기가 어렵다.
도 4 내지 도 7은 미국 등록특허공보 제US7,067,340호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 4에 도시된 바와 같이, 성장 기판(300; 예: GaAs 기판)에 N형 반도체 영역(302), 활성 영역(304) 및 P형 반도체 영역(306)을 순차로 성장시킨 다음, 연성을 가지며 투명한 접착층(308; Soft transparent adhesive layer; 예: BCB(Bisbenzocyclobutene), 폴리이미드, 글라스, 에폭시)을 이용하여, 임시 기판(310; 예: 글라스, 실리콘, 세라믹, Al2O3)을 P형 반도체 영역(306)에 부착한다. 다음으로, 도 5에 도시된 바와 같이, 임시 기판(310)을 지지 기판으로 하여, 성장 기판(300)을 제거한다. 다음으로, 도 6에 도시된 바와 같이, 성장 기판(300)이 제거된 N형 반도체 영역(302)에, 연성을 가지며 투명한 접착층(312; Soft transparent adhesive layer; 예: BCB(Bisbenzocyclobutene), 폴리이미드, 글라스, 에폭시)을 이용하여, 투광성 기판(314; 예: 투광성을 가지는 기판(사파이어, 글라스, GaP, SiC))을 부착한 다음, 연성을 가지는 투명한 접착층(308)과 임시 기판(310)을 제거한다. 마지막으로, 도 7에 도시된 바와 같이, 식각을 통해 P형 반도체 영역(306)과 활성 영역(304)의 일부를 제거한 다음, N형 반도체 영역(302)과 P형 반도체 영역(306) 각각에, N측 전극(316,318,320)과 P측 전극(316,318,322)을 형성하여 반도체 발광소자를 제조한다. 전극(316)은 금속 반사층(예: Au, Al, Ag, Ag 합금)이며, 전극(318)은 장벽층(예: Ni, W, TiN, WN, Pt, ZnO, ITO)이고, 전극(320,322)은 본딩 패드층(예: Au, Al)이다. 도 4 내지 도 7에 제시된 반도체 발광소자는 도 3에 제시된 반도체 발광소자와 달리, 에피의 성장 과정이 아니라, 칩 공정을 통해 P-side up 플립칩을 제조하였다는 점에서 차이를 가진다. 그러나, 임시 기판(310)의 부착과 투광성 기판(314)의 부착에 있어, 부착 물질로 동일한 연성을 가지며 투명한 접착층(308, 312)을 사용하므로, 투광성 기판(314)을 부착하는 공정에서 연성을 가지며 투명한 접착층(308)의 변형과 국부적인 본딩 계면 내의 공극(Void)이 생길 수 있으며, 또한 임시 기판(310)과 연성을 가지며 투명한 접착층(308)을 제거하는 공정에서 연성을 가지며 투명한 접착층(312)이 손상을 입을 수 있어 개선이 필요하다 하겠다. 또한 N형 반도체 영역(302), 활성 영역(304) 및 P형 반도체 영역(306)을 순차로 성장시킨 성장 기판(300; 예: GaAs 기판)은 성장 기판(300)과 성장된 물질들(302, 304, 306) 간의 격자 상수(Lattice Constant) 및 열팽창 계수(CTE; Coefficient of Thermal Expansion) 차이로 발생된 스트레스(Stress)로 인해 웨이퍼 휨(Bowing)이 심한 상태이고, 이러한 강한 스트레스를 품고 있는 성장 기판(300)을 연성을 가지며 투명한 접착층(308)을 이용해서 임시 기판(310)과 부착할 때 연성을 갖는 투명한 접착층(308)의 약한 결합력(Bonding Strength)과 국부적인 본딩 계면 내의 공극(Void) 발생으로 인해서 공정 중에 손상, 특히 기판 깨짐과 미세 크랙 등이 비일비재한 상황이 발생되고 있다.
도 12는 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 성장 기판(100), 성장 기판(100) 위에 성장되는 제1 반도체 영역(300; 예: n형 반도체 영역), 제1 반도체 영역(300) 위에 성장되는 활성 영역(400), 활성 영역(400) 위에 성장되는 제2 반도체 영역(500; 예: p형 반도체 영역), 제2 반도체 영역(500) 위에 형성되는 반사막으로 기능하는 전극(901,902,903) 그리고 식각되어 노출된 제1 반도체 영역(300) 위에 형성되는 전극(800)을 포함한다. 제1 반도체 영역(300)과 제2 반도체 영역(500)은 그 도전성을 반대로 하는 것이 가능하다. 바람직하게는, 성장 기판(100)과 제1 반도체 영역(300) 사이에 버퍼 영역(도시 생략)이 구비된다. 이러한 구조의 칩, 즉 성장 기판(100)의 반대 측에 전극(901,902,903) 및 전극(800) 모두가 형성되어 있고, 전극(901,902,903)이 반사막으로 기능하는 형태의 칩을 플립칩이라 한다. 전극(901,902,903)은 반사율이 높은 전극(901; 예: Ag), 본딩을 위한 전극(903; 예: Au) 그리고 전극(901) 물질과 전극(903) 물질 사이의 확산을 방지하는 전극(902; 예: Ni)으로 이루어진다. 이러한 금속 반사막 구조는 반사율이 높고, 전류 확산에 이점을 가진다. 그러나, 성장 기판(100) 측이 아니라, 전극(901,902,903) 및 전극(800) 측이 본딩에 이용되므로, 전극(901,902,903)과 전극(800) 간의 높이차로 인해 본딩시 플립칩에 구조적 기울어짐(높이차)이 발생한다.
도 13은 미국 등록특허공보 제9,466,768호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 성장 기판(100), 성장 기판(100)에 성장되는 버퍼 영역(200), 버퍼 영역(200)위에 성장되는 제1 반도체 영역(300), 제1 반도체 영역(300) 위에 성장되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(400), 활성 영역(400) 위에 성장되는 제2 반도체 영역(500)을 구비한다. 성장 기판(100)으로 주로 사파이어, SiC, Si, GaN 등이 이용되며, 성장 기판(100)은 최종적으로 제거될 수 있고, 버퍼 영역(200)은 생략될 수 있다. 제1 반도체 영역(300)과 제2 반도체 영역(500)은 그 위치가 바뀔 수 있으며, 3족 질화물 반도체 발광소자에 있어서 주로 GaN으로 이루어진다. 각각의 반도체층(200,300,400,500)이 다층으로 구성될 수 있으며, 추가의 층이 구비될 수도 있다. 한편, 도 12와 달리 반사막으로 기능하는 전극(901,902,903) 대신에 비도전성 반사막(910)이 구비되어 있다. 비도전성 반사막(910)은 단층의 유전체막(예: SiOx, TiOx, Ta2O5, MgF2), 다층의 유전체막, DBR 반사막(예: SiO2/TiO2)으로 이루어지거나 이들의 조합으로 이루질 수 있다. 전류의 공급을 위해, 전극(920,930)과 전극(800,810)이 구비되어 있고, 전극(920)과 전극(930)의 연결을 위해 비도전성 반사막(910)을 관통하는 전기적 연결(940)이 형성되어 있다. 제1 반도체 영역(300)과 제2 반도체 영역(500)의 전류 확산을 위해 가지 전극(810)과 가지 전극(930)이 구비될 수 있으며, 제2 반도체 영역(500)의 전류 확산을 보다 원활하게 하기 위해 투광성 도전막(600; 예: ITO, TCO)이 형성되어 있다. 그러나 이러한 구성의 경우에도 마찬가지로, 전극(920)과 전극(800) 간에는 구조적 기울어짐(높이차)을 가진다. 미설명 부호는 950는 전류 차단층(CBL; Current Blocking layer)이다.
도 14는 일본 공개특허공보 제2006-120913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 성장 기판(100), 성장 기판(100) 위에 성장되는 버퍼 영역(200), 버퍼 영역(200) 위에 성장되는 제1 반도체 영역(300), 제1 반도체 영역(300) 위에 성장되는 활성 영역(400), 활성 영역(400) 위에 성장되는 제2 반도체 영역(500), 제2 반도체 영역(500) 위에 형성되며, 전류 확산 기능을 하는 투광성 도전막(600; 예: ITO, TCO), 투광성 도전막(600) 위에 형성되는 전극(700) 그리고 식각되어 노출된 제1 반도체 영역(300) 위에 형성되는 전극(800)을 포함한다. 그리고 투광성 도전막(600) 위에는 분포 브래그 리플렉터(900; DBR: Distributed Bragg Reflector)와 금속 반사막(904)이 구비되어 있다. 전극(800)의 높이를 전극(700)의 높이에 맞추어 형성함으로써, 본딩시 플립칩의 구조적 기울어짐(높이차)을 해소할 수 있다. 그러나, 전극(700)과 전극(800)의 형성을 별도로 해야 하는 단점을 가진다.
도 15는 미국 등록특허공보 제9,748,446호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 도 2에 도시된 바와 같이, 성장 기판(100), 버퍼 영역(200), 제1 반도체 영역(300), 활성 영역(400), 제2 반도체 영역(500), 투광성 도전막(600), 비도전성 반사막(910), 전극(920,930,940), 전극(800,810) 그리고 전류 차단층(950)을 포함한다. 다만, 전극(800)과 전극(920) 간의 구조적 기울어짐(높이차)을 줄이기 위해 전극(800)이 비도전성 반사막(920) 위에 형성되어 있으며, 가지 전극(810)과 전극(800)의 전기적 연결을 위해 비도전성 반사막(910)을 관통하는 전기적 연결(820)이 이용된다.
이외에도 반도체층을 식각하여 비아홀을 형성하고, 여기에 N측 전극을 형성하여, P측 전극과의 높이차를 없앤 예들을 일본 공개특허공보 제S55-009442호 등에서 찾아볼 수 있다.
도 16은 미국 등록특허공보 제9,236,524호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 비도전성 반사막(910)의 구성을 제외하면 도 15에 제시된 것과 동일한 구성을 가지는 반도체 발광소자가 제시되어 있다. 비도전성 반사막(910)은 DBR을 형성하는 유전체막(910d,910e)에 더하여, 두꺼운 유전체막(910c)을 추가로 구비하여 전극(800)과 전극(920) 간의 구조적 기울어짐(높이차)을 제거한다. 한편 물리 기상 증착법(PVD; Physical Vapor Deposition)으로 증착되는 DBR을 형성하는 유전체막(910d,910e)과 달리, 화학 기상 증착법(CVD; Chemical Vapor Deposition)으로 두꺼운 유전체막(910c)을 형성함으로써, 스텝 커버리지(Step Coverage)를 향상시켜서 전체적으로 안정적인 비도전성 반사막(910)을 형성하는 기술을 제시하고 있다.
도 29는 미국 공개특허공보 제2017-0323873호에 제시된 반도체 발광소자 내지 반도체 발광소자 디스플레이의 일 예를 나타내는 도면으로서, 반도체 발광소자(100f)는 외부 전원 공급부로 기능하는 기판(10f)과 에피 구조물(120e)을 포함한다. 에피 구조물(120e)은 접착제(130)를 구비하는 캐리어(110)에 의해 기판(10f) 위로 옮겨진다. 기판(10f)에는 박막 트랜지스터(TFT; Thin Film Transistor) 구조물(16f)이 형성되어 있으며, TFT 구조물(16f)은 에피 구조물(120e)을 구동하는 수단이다. 에피 구조물(120e)에는 본딩 패드로 기능하는 전극(142e,144e)이 구비되어 있으며, 전극(142e,144e)은 TFF 구조물(16f)에 마련된 회로 전극(12f)과 물리적 및 전기적으로 결합되어 있다.
도 30은 한국 공개특허공보 제10-2019-0078945호에 제시된 마이크로 엘이디 표시장치의 일 예를 나타내는 도면으로서, 마이크로 엘이디 표시장치는 기판(110)과 마이크로 엘이디(140)를 포함한다. 기판(110; 예: 유리)에 TFT(101,103,105,107)가 형성되어 있으며, TFT(101,103,105,107)는 게이트 전극(101), 반도체층(103), 소스 전극(105) 그리고 드레인 전극(107)을 포함한다. 게이트 전극(101)과 전극(105,107) 사이에는 절연층(112)이 구비되어 있다. 반도체층(103)은 비정질 실리콘과 같은 비정질 반도체, LTPS와 같은 폴리 실리콘으로 구성될 수도 있고, IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO3, SnO2와 같은 산화물 반도체로 구성될 수 있다. 산화물 반도체로 반도체층(103)을 형성하는 경우, 박막 트랜지스터(TFT)의 크기를 감소시킬 수 있고, 구동전력을 감소시킬 수 있으며, 전기이동도를 향상시킬 수 있게 된다.
TFT(101,103,105,107)를 기판(110)에 형성한 다음, 절연층(114)을 형성하고, 그 위에 마이크로 엘이디(140)를 전사한 다음, 다시 절연층(116)을 형성한 다음, 홀(114a,114b,116a116b)을 형성하고, 연결전극(117a)을 통해 드레인 전극(107)과 p측 전극(141)을 연결하고, 연결전극(117b)을 통해 n형 전극(143)과 전극(109)을 연결한다. 마지막으로 절연층(118)을 형성한다. 게이트 전극(101)이 On 동작하면 반도체층(103)이 활성화되면서 소스 전극(105)과 드레인 전극(107)이 서로 도통하며, 마이크로 엘이디(140)에 전류가 공급되어 발광한다. 미설명 부호 152는 전극이며, 전극(152)를 통해 게이트 전극(101)으로 동작 신호가 제공되고, 마이크로 엘이디(140)를 거친 전류는 전극(109)을 통해 흘러나간다.
전술한 바와 같이, TFT와 미니 엘이디 또는 마이크로 엘이디를 결합한 디스플레이가 제안되고 있으며, 산화물 반도체를 TFT로 이용함으로써, 전기 이동도를 향상시키는 기술이 제시되고 있지만. 도 29 및 도 30에 제시된 기술에서 TFT는 기판(10f,110) 측에 구비되어 있으며, 이는 마이크로 엘이디와 같이 극히 작은 픽셀을 이용하는 표시장치에 적용될 때, 많은 문제점을 야기한다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 플립칩인 반도체 발광소자를 제조하는 방법에 있어서, N형을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역, P형을 가지는 제2 반도체 영역이 순차로 형성된 성장 기판을 제공하는 단계; 제2 반도체 영역 측에 제1 투광성 기판을 본딩하는 단계; 성장 기판을 제1 반도체 영역 측으로부터 제거하는 단계; 성장 기판이 제거된 제1 반도체 영역 측에 접착층을 이용하여 제2 투광성 기판을 부착하는 단계; 제1 투광성 기판을 제2 반도체 영역 측으로부터 레이저 어블레이션(Laser Ablation)하는 단계; 제2 반도체 영역과 활성 영역의 일부를 제거하여 제1 반도체 영역의 일부를 노출하는 단계; 그리고, 노출된 제1 반도체 영역과 제2 반도체 영역 각각의 위에 플립칩의 제1 전극과 플립칩의 제2 전극을 형성하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법에 관한 것이다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체 영역; 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역; 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역; 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 제1 반도체 영역에 위치하며, 제1 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제1 전극; 그리고, 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 다른 제1 반도체 영역에 위치하며, 절연층을 개재하여 제1 반도체 영역과 절연되며, 제2 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제2 전극;을 포함하는 반도체 발광소자가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체 영역; 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역; 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역; 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 제1 반도체 영역에 위치하며, 제1 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제1 전극; 그리고, 제2 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제2 전극;을 포함하며, 제1 전극은 비발광 영역인 제2 반도체 영역 위로 이어져 있는 반도체 발광소자가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체 영역; 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역; 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역; 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 제1 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제1 전극; 제2 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제2 전극; 그리고, 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 제1 반도체 영역을 메우며(filling), 제1 전극과 제2 전극의 아래에 놓이는 절연층;을 포함하는 반도체 발광소자가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 투광성 기판; 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 구비하는 반도체 발광소자 칩;으로서, 제1 반도체 영역과 전기적으로 연결되는 제1 전극과 제2 반도체 영역과 전기적으로 연결되어 있는 제2 전극을 구비하는 제1 반도체 발광소자 칩; 투광성 기판과 제1 반도체 발광소자 칩의 제1 반도체 영역 측을 결합하는 접착층; 그리고 적어도 제1 반도체 발광소자 칩과 접착층을 덮는 패시베이션층;을 포함하는 반도체 발광소자가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 투광성 기판; 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 구비하는 반도체 발광소자 칩;으로서, 제1 반도체 영역과 전기적으로 연결되는 제1 전극과 제2 반도체 영역과 전기적으로 연결되어 있는 제2 전극을 구비하는 제1 반도체 발광소자 칩;으로서 투광성 기판이 광이 방출되는 윈도우인 제1 반도체 발광소자 칩; 그리고, 제1 반도체 발광소자 칩의 발광을 제어하며, 투광성 기판에 증착되는 제1 박막 트랜지스터;를 포함하는 반도체 발광소자가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 제1 면과 제1 면에 대향하는 제2 면을 구비하는 투광성 기판; 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 구비하는 반도체 발광소자 칩;으로서, 제1 반도체 영역과 전기적으로 연결되는 제1 전극과 제2 반도체 영역과 전기적으로 연결되어 있는 제2 전극을 구비하는 반도체 발광소자 칩;으로서, 투광성 기판의 제1 면에 형성되며, 투광성 기판의 제2 면이 활성 영역에서 생성된 빛이 방출되는 윈도우인 반도체 발광소자 칩; 그리고, 제1 면과 제2 면 중의 적어도 하나에 구비되는 블랙 매트릭스 물질;을 포함하는 반도체 발광소자가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자를 제조하는 방법에 있어서, 각각이 n형 반도체 영역, p형 제2 반도체 영역, 및 n형 반도체 영역과 p형 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 구비하는 3개의 반도체 발광소자 칩을 준비하는 단계; 그리고, 접착층을 구비하는 투광성 기판에 3개의 반도체 발광소자 칩을 결합하는 단계;로서, 3개의 반도체 발광소자 칩 각각의 n형 반도체 영역이 접착층 측에 위치하도록 결합하는 단계;를 포함하는, 반도체 발광소자를 제조하는 방법가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자를 제조하는 방법에 있어서, 각각이 n형 반도체 영역, p형 반도체 영역, n형 반도체 영역과 p형 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 그리고 n형 반도체 영역, 활성 영역 및 p형 반도체 영역이 놓이는 투광성 기판을 구비하는 복수의 반도체 발광소자 칩을 준비하는 단계;로서, 복수의 반도체 발광소자 칩 중의 적어도 하나의 반도체 발광소자에서 해당 투광성 기판이 해당 n형 반도체 영역, 해당 활성 영역, 및 해당 p형 반도체 영역이 성장된 이후에 결합되어 있는, 복수의 반도체 발광소자 칩을 준비하는 단계; 제1 기판에 복수의 반도체 발광소자 칩을 결합하는 단계; 그리고, 복수의 반도체 발광소자 칩 각각의 투광성 기판을 레이저 어블레이션으로 제거하는 단계;를 포함하는, 반도체 발광소자를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 복수의 픽셀을 구비하는, 마이크로 엘이디 디스플레이를 제조하는 방법에 있어서, 각각이 n형 반도체 영역, p형 반도체 영역, n형 반도체 영역과 p형 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 본딩 패드로 기능하며 n형 반도체 영역과 p형 반도체 영역에 각각 전기적으로 연결되는 제1 전극 및 제2 전극, 그리고 n형 반도체 영역, 활성 영역 및 p형 반도체 영역이 놓이는 기판을 구비하는 복수의 반도체 발광소자를 준비하는 단계; 그리고 복수의 반도체 발광소자를 복수의 픽셀 중의 하나의 픽셀에 놓는 단계;를 포함하는, 마이크로 엘이디 디스플레이를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 제1 색을 발광하는 복수의 제1 반도체 발광소자 칩과 1 색과 다른 제2 색을 발광하는 복수의 제2 반도체 발광소자 칩을, 교번하여 배치되도록 전사 수용 기판으로 전사하는, 복수의 반도체 발광소자 칩을 전사하는 방법에 있어서, 제1 색을 발광하는 복수의 제1 반도체 발광소자 칩이 레이저 반응 물질을 매개로 부착된 제1 캐리어를 준비하는 단계; 복수의 제1 반도체 발광소자 칩의 자세와 위치를 잡아주는 마스크를 전사 수용 기판에 구비한 상태에서, 레이저를 조사하여 복수의 제1 반도체 발광소자 칩을 제1 캐리어로부터 전사 수용 기판으로 전사하는 단계; 제1 색과 다른 제2 색을 발광하는 복수의 제2 반도체 발광소자 칩이 레이저 반응 물질을 매개로 부착된 제2 캐리어를 준비하는 단계; 그리고 복수의 제2 반도체 발광소자 칩의 자세와 위치를 잡아주는 마스크를 전사 수용 기판에 구비한 상태에서, 레이저를 조사하여 복수의 제2 반도체 발광소자 칩을 제2 캐리어로부터 전사 수용 기판으로 전사하는 단계;를 포함하는, 복수의 반도체 발광소자 칩을 전사하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자 구조물에 있어서, 접착층을 구비하며, 반도체 발광소자의 자세를 마스크가 형성된 전사 수용 기판; 그리고, 마스크에 의해 자세가 잡힌 채로 접착층에 부착되어 있는 반도체 발광소자;를 포함하며, 전사 수용 기판은 투광성 기판이며, 접착층은 레이저 조사에 의해 반도체 발광소자가 전사되도록 탈착시키는 물질로 되어 있는, 반도체 발광소자 구조물이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자를 제조하는 방법에 있어서, 성장 기판에 순차로 성장된 n형 반도체 영역, 활성 영역, p형 반도체 영역을 성장하는 단계;로서, 성장 후 성장 기판이 위로 볼록하게 휘어져 있는, 성장하는 단계; p형 반도체 영역 측에 제1 지지 기판을 금속 접합 물질 및 유기성 접착제 중의 하나를 이용하여 접합하는 단계; 성장 기판을 제거하는 단계; 성장 기판이 제거된 n형 반도체 영역 측에 제2 지지 기판을 직접 웨이버 본딩(Direct Wafer Bonding) 법으로 접합하는 단계; 그리고, 제1 지지 기판을 제거하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 투광성 기판; 투광성 기판에 위에 구비되며, 무기물로 된 투광성 접착층; 투광성 접착층 위에 구비되는 n형 반도체 영역; n형 반도체 영역 위에 구비되는 활성 영역; 그리고, 활성 영역 위에 구비되는 p형 반도체 영역;을 포함하는 반도체 발광소자가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자를 제조하는 방법에 있어서, 복수의 반도체 발광소자 다이 각각이 기판, n형 반도체 영역, 활성 영역, p형 반도체 영역을 순차로 구비하는, 복수의 반도체 발광소자 다이를 준비하는 단계; 접착층이 구비된 임시 기판에 복수의 반도체 발광소자 다이를 접착하는 단계;로서, 복수의 반도체 발광소자 다이 각각의 기판을 위로 하여 접착하는 단계; 복수의 반도체 발광소자 다이 각각의 기판을 제거하는 단계; 복수의 반도체 발광소자 다이 각각의 기판이 제거된 각각의 n형 반도체 영역 측에 투광성 기판을 직접 웨이버 본딩(Direct Wafer Bonding) 법을 통해 접착하는 단계; 그리고, 임시 기판을 제거하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 투광성 기판; 투광성 기판에 위에 구비되며, 무기물로 된 투광성 접착층; 투광성 접착층 위에 접착되는 복수의 반도체 발광소자 칩;으로서, 각각이 n형 반도체 영역; n형 반도체 영역 위에 구비되는 활성 영역; 및 활성 영역 위에 구비되는 p형 반도체 영역;을 가지며, n형 반도체 영역이 투광성 접착층 측에 위치하는 복수의 반도체 발광소자 칩;을 포함하는 반도체 발광소자가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자를 제조하는 방법에 있어서, 기판, n형 반도체 영역, 활성 영역, p형 반도체 영역을 순차로 구비하며, 위에서 보았을 때 제1 면적을 가지는 발광부를 준비하는 단계; 접착층이 구비된 임시 기판에 발광부를 접착하는 단계;로서, 발광부의 기판을 위로 하여 접착하는 단계; 발광부의 기판을 제거하는 단계; 발광부의 기판이 제거된 n형 반도체 영역 측에 투광성 기판을 접착하는 단계; 임시 기판을 제거하는 단계; 그리고, 발광부가 투광성 기판에 접착된 상태에서 식각을 통해 제1 면적보다 작은 제2 면적으로 축소하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법이 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 미국 공개특허공보 제US2019/0067255호에 제시된 반도체 발광 구조물의 일 예를 나타내는 도면,
도 2는 미국 공개특허공보 제US2019/0067525호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 3은 미국 등록특허공보 제US5,376,580호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 4 내지 도 7은 미국 등록특허공보 제US7,067,340호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 8 내지 도 11은 본 개시에 따라 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 12는 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 13은 미국 등록특허공보 제9,466,768호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 14는 일본 공개특허공보 제2006-120913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 15는 미국 등록특허공보 제9,748,446호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 16은 미국 등록특허공보 제9,236,524호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 17은 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면,
도 18은 도 17에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 19는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 20은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 21은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 22는 도 21에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 23은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 24 및 도 25는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 26은 본 개시에 따른 반도체 발광소자의 또 다른 예들을 나타내는 도면,
도 27은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 28은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 29는 미국 공개특허공보 제2017-0323873호에 제시된 반도체 발광소자 내지 반도체 발광소자 디스플레이의 일 예를 나타내는 도면,
도 30은 한국 공개특허공보 제10-2019-0078945호에 제시된 마이크로 엘이디 표시장치의 일 예를 나타내는 도면,
도 31은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 32는 도 31에 제시된 반도체 발광소자의 배치의 일 예를 나타내는 도면,
도 33은 도 31에 제시된 반도체 발광소자의 변형예를 나타내는 도면,
도 34는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 35는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 36 내지 도 38은 도 28에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 39는 본 개시에 따른 반도체 발광소자를 제조하는 또 다른 방법을 설명하는 도면,
도 40 및 도 41은 본 개시에 따른 반도체 발광소자를 제조하는 또 다른 방법을 설명하는 도면,
도 42는 본 개시에 따른 반도체 발광소자를 제조하는 또 다른 방법을 설명하는 도면,
도 43은 본 개시에 따른 반도체 발광소자의 적용의 일 예를 나타내는 도면,
도 44 및 도 45는 본 개시에 따른 반도체 발광소자의 적용의 또 다른 예를 나타내는 도면,
도 46은 본 개시에 따라 반도체 발광소자 칩 및 반도체 발광소자를 전사하는 방법의 일 예를 나타내는 도면,
도 47은 본 개시에 따라 반도체 발광소자 칩 및 반도체 발광소자를 전사하는 방법의 또 다른 예를 나타내는 도면.
도 48은 DWB를 웨이퍼 레벨에서 반도체 발광소자에 적용할 때의 문제점을 설명하는 도면,
도 49는 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면,
도 50은 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면,
도 51 및 도 52는 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면,
도 53은 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면,
도 54는 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면.
도 2는 미국 공개특허공보 제US2019/0067525호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 3은 미국 등록특허공보 제US5,376,580호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 4 내지 도 7은 미국 등록특허공보 제US7,067,340호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 8 내지 도 11은 본 개시에 따라 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 12는 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 13은 미국 등록특허공보 제9,466,768호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 14는 일본 공개특허공보 제2006-120913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 15는 미국 등록특허공보 제9,748,446호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 16은 미국 등록특허공보 제9,236,524호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 17은 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면,
도 18은 도 17에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 19는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 20은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 21은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 22는 도 21에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 23은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 24 및 도 25는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 26은 본 개시에 따른 반도체 발광소자의 또 다른 예들을 나타내는 도면,
도 27은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 28은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 29는 미국 공개특허공보 제2017-0323873호에 제시된 반도체 발광소자 내지 반도체 발광소자 디스플레이의 일 예를 나타내는 도면,
도 30은 한국 공개특허공보 제10-2019-0078945호에 제시된 마이크로 엘이디 표시장치의 일 예를 나타내는 도면,
도 31은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 32는 도 31에 제시된 반도체 발광소자의 배치의 일 예를 나타내는 도면,
도 33은 도 31에 제시된 반도체 발광소자의 변형예를 나타내는 도면,
도 34는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 35는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 36 내지 도 38은 도 28에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 39는 본 개시에 따른 반도체 발광소자를 제조하는 또 다른 방법을 설명하는 도면,
도 40 및 도 41은 본 개시에 따른 반도체 발광소자를 제조하는 또 다른 방법을 설명하는 도면,
도 42는 본 개시에 따른 반도체 발광소자를 제조하는 또 다른 방법을 설명하는 도면,
도 43은 본 개시에 따른 반도체 발광소자의 적용의 일 예를 나타내는 도면,
도 44 및 도 45는 본 개시에 따른 반도체 발광소자의 적용의 또 다른 예를 나타내는 도면,
도 46은 본 개시에 따라 반도체 발광소자 칩 및 반도체 발광소자를 전사하는 방법의 일 예를 나타내는 도면,
도 47은 본 개시에 따라 반도체 발광소자 칩 및 반도체 발광소자를 전사하는 방법의 또 다른 예를 나타내는 도면.
도 48은 DWB를 웨이퍼 레벨에서 반도체 발광소자에 적용할 때의 문제점을 설명하는 도면,
도 49는 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면,
도 50은 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면,
도 51 및 도 52는 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면,
도 53은 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면,
도 54는 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 8 내지 도 11은 본 개시에 따라 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면이다.
먼저, 도 8(a)에 도시된 바와 같이, 성장 기판(10)에 순차로 제1 반도체 영역(30; 예: N형 반도체 영역), 활성 영역(40; 예: MQWs) 및 제2 반도체 영역(50: P형 반도체 영역)을 성장시킨다. 제1 반도체 영역(30), 활성 영역(40) 및 제2 반도체 영역(50) 각각이 단층 또는 다층으로 이루어질 수 있으며, 버퍼 영역(20)과 같은 필요한 층들이 추가될 수 있음은 물론이다. 적색을 발광하는 반도체 발광소자의 경우에 GaAs 기판과 AlGaInP(As)계 반도체가 이용될 수 있으며, 녹색, 청색, 자외선을 발광하는 반도체 발광소자의 경우에, 사파이어 기판과 AlGaInN계 반도체가 이용될 수 있다. 예를 들어, 버퍼 영역(20)은 스트레스 완화와 박막 품질 개선을 위해 씨앗층(22; Nucleation layer)과 도핑되지 않은 반도체 영역(23; un-doped semiconductor region)을 포함하여 통상 4㎛ 전후의 두께로 구성될 수 있다. 제1 반도체 영역(30)이 2.5㎛의 두께를 가질 수 있고, 활성 영역(40)이 수십 nm의 가질 수 있으며, 제2 반도체 영역(50)이 수십 nm에서 수 ㎛의 두께를 가질 수 있으며, 전체적으로 통상 6㎛~10㎛ 정도의 두께를 가질 수 있다. 레이저 어블레이션이 이용되는 경우에, 씨앗층(22)과 도핑되지 않은 반도체 영역(23) 사이에는 희생층(미도시)이 구비될 수 있으며, 씨앗층(22)이 희생층으로 기능할 수도 있다.
다음으로, 도 8(b)에 도시된 바와 같이, 제2 반도체 영역(50) 위에 보호층(60)을 형성한다. 보호층(60)은 에칭 공정을 포함한 후속 공정에서 반도체 영역(30,40,50)을 보호하기 위하여 SiO2, SiNx과 같은 유전성 물질로 된 보호층(60)을 형성하는 것이 바람직하다. 보호층은 단층 또는 다층으로 설계가능하며, 유전성 물질/전도성 물질(SiO2/Ti) 및 유전성 물질/유전성 물질(SiO2/SiNx) 등의 조합 등도 가능하다. 여기서 전도성 물질은 향후 제거가 용이하면서 유전성 물질과 접착력이 우수한 금속(Ti, Cr, Ni, 등)이 바람직하며, 투과성 전도성 물질 (In2O3, SnO2,ITO, ZnO, 등)도 적용 가능하다.
다음으로, 도 8(c) 및 도 8(d)에 도시된 바와 같이, 제1 투광성 기판(70)을 준비하고, 제1 투광성 기판(70)과 반도체 영역(30,40,50)을 결합한다. 제1 투광성 기판(70)과 반도체 영역(30,40,50)의 결합에는 BCB와 Silicone 같은 유기물로 된 접착제(adhesives)를 이용하는 종래기술과 달리, 강력한 결합력을 가지며 건식 및/또는 습식 식각(dry & wet etching) 포함 후속 공정에서 반도체 영역 물성 변화 및 공정 중 기계적 손상(크랙, 깨짐)을 발생하지 않도록 금속결합(예: 유텍틱) 공정을 이용한다. 금속결합층(71)이 제1 투광성 기판(70) 측 및 반도체 영역(30,40,50) 측 중의 적어도 일 측, 바람직하게는 양측에 구비된다. 또한, 이후 제1 투광성 기판(70)을 레이저 어블레이션(Laser Ablation)을 이용하여 제거하기 위해 제1 투광성 기판(70)에는 희생층(72)이 반드시 구비되어 있다. 결합 과정에서 반도체 영역(30,40,50)의 크랙 및 깨짐을 방지하는 것이 중요한데, 성장 기판(10)과 열팽창계수의 차이가 크지 않으며, 투광성을 가지는 사파이어를 제1 투광성 기판(70)으로 이용하는 것이 바람직하다. 통상 금속결합을 하는 유텍틱(Eutectic) 물질은 온도별로 사용 용도를 구분할 수 있는데, 본 개시에서는 250℃ 이상 350℃ 이하 공정온도를 갖는 물질로 국한하는데, AuSn(300℃), AuIn(275℃), NiSn(300℃), CuSn(270℃) 등이 바람직하다. 반면에 BCB 유기 접착제 경우는 250℃ 이하에서 본딩하는 것이 바람직하다. 참고로, BCB 유기 접착제 물질 이외에 웨이퍼 본딩용 유기 접착제로 널리 알려진 것들이 많은데, Polyimide(160℃), SU-8(90℃), Parylene(230℃), Epoxy(150℃) 등이 대표적이다. 희생층(72)은 제1 투광성 기판(70) 후면을 통해 입사되는 레이저 빛(Laser Photon)을 강하게 흡수(Absorption)하여 순간적인 광-열화학 분해 반응(Photon-Thermochemical Decomposition Interaction)을 용이하게 일으킬 수 있는 6.2eV 이하의 에너지 밴드갭을 갖는 동시에 단결정 또는 다결정 구조를 갖는 화합물(Epitaxial or Polycrystalline Compounds), 특히 산화물(Oxide)과 질화물(Nitride) 반도체가 대표 화합물인데 산화물 반도체(Oxide Semiconductor)로는 In2O3, SnO2, ITO, ZnO, CdO, PbO, PZT, 이들의 합금 화합물이 바람직하며, 또한 질화물 반도체(Nitride Semiconductor)로는 InN, GaN, AlN, 이들의 합금 화합물이 최적이다.
제1 투광성 기판(70) 물질은 성장 기판(GaAs, Sapphire)과 열팽창계수 차이가 2ppm 이하이면서 광학적 투명성을 갖는 물질이면 국한되지 않는다. 일 예로 적색을 발광하는 반도체 발광소자를 위한 GaAs(5.7ppm) 성장 기판의 경우는 열팽창계수가 3.7-7.7ppm이고 광학적으로 투명한 물질이 이용되며, 청색, 녹색, 자외선을 발광하는 반도체 발광소자를 위한 사파이어(Sapphire; 단결정 Al2O3, 6.5ppm) 기판의 경우는 4.5-8.5ppm 이고 광학적으로 투명한 물질이 이용될 수 있다. 이를 모두 만족시키는 대표적 물질은 성장 기판과 동일한 사파이어(단결정 Al2O3) 이외에, E glass(5.5ppm), AlN(4.5ppm), SiC(4.8ppm), Borosilicate glass(4.6ppm) 등이 있다.
다음으로, 도 8(e)에 도시된 바와 같이, 성장 기판(10)을 제거한다. GaAs 기판의 경우에, 습식 식각(wet etching)이 이용되며, 사파이어 기판의 경우에, 레이저 어블레이션(Laser Ablation)이 이용될 수 있다. 제1 투광성 기판(70)과 반도체 영역(30,40,50)의 결합에 금속결합을 이용하고, 반도체 영역(30,40,50)에 보호층(60)을 구비하여, 건식 및 습식 식각 또는 레이저 어블레이션의 과정에서 금속결합층(71)과 반도체 영역(30,40,50)이 견딜 수 있게 된다. 바람직하게는 제2 투광성 기판(80; 도 9 참조)과 반도체 영역(30,40,50)을 부착하기에 앞서, 발광소자의 스트레스 완화 및 성능(광출력,동작전압) 개선, 그리고 패시베이션층 형성 등의 용이한 후속 공정을 위해 도핑되지 않은 반도체 영역(23)의 일부 또는 전부를 제거(예: 식각)하는 공정을 수행한다.
다음으로, 도 9(a)에 도시된 바와 같이, 제2 투광성 기판(80)을 준비하고, 제2 투광성 기판(80) 측 및 반도체 영역(30,40,50) 측 중의 적어도 일 측, 바람직하게는 양측에 접착층(81)을 구비한다. 접착층(81)은 종래와 마찬가지로 BCB 수지와 같은 투광성을 가지는 물질로 형성될 수 있다. 접착층(81)으로 이용될 수 있는 물질은 BCB 유기 접착제 물질 이외에 웨이퍼 본딩용 유기 접착제로 널리 알려진 것들이 많은데, Polyimide(160℃), SU-8(90℃), Parylene(230℃), Epoxy(150℃), Silicone(100-300℃), OCA(Optical Clear Adhesive), OCR(Optical Clear Resin) 등이 대표적이다. 또한, 유기 접착제 물질로 본딩하기 전에 필요에 따라 반사기[=반사성 물질 또는 반사체 구조](금속; Ag, Al, Au, Cu, Pt, Cr, Ti, TiW 또는 DBR, ODR)을 형성할 수 있고, 또는 필요에 따라 요철구조를 형성하여 광추출을 용이하게 만들거나, 표면적을 증가시켜 접합력을 증가시킬 수도 있다. 또한, 바람직하게는 상기 웨이퍼 본딩용 유기 접착제 물질보다는 SiO2, SOG(Spin On Glass) 같은 투광성 무기물을 웨이퍼 본딩용 접착층(81)으로 사용하여 300℃ 이상의 온도에서 공정하면 더 강한 결합력과 열적 내구성을 구비하여 양산 수율 및 발광소자 신뢰성을 한층 더 높일 수 있다. 이처럼 투광성 무기물을 웨이퍼 본딩용 접착층(81)으로 사용하기 위해서는 준비된 두 웨이퍼 기판 구조물(70/72/71/60/50/40/30/81, 80/81)의 평활도(Flatness) 유지가 주요 공정 인자인데, 본 개시에 따라 시행 준비된 두 웨이퍼 기판 구조물의 경우는 반도체 영역을 성장하는 공정에서 야기된 스트레스를 완화할 수 있고, 열팽창 계수 차를 최소화한 기판 구조물로서 투광성 무기물인 웨이퍼 본딩용 접착층(81) 간에 최대한 많이 골고루 밀착 접촉 형성시킬 수 있어 성공적으로 본딩을 할 수 있다.
다음으로, 도 9(b)에 도시된 바와 같이, 제2 투광성 기판(80)과 반도체 영역(30,40,50)을 부착한다. 접착의 과정에 열(상기 사용된 유기 접착제 물질 공정온도)이 발생하지만, 제1 투광성 기판(70)과 반도체 영역(30,40,50)은 금속결합을 통해 강력한 결합력을 가지므로, 이들의 결합이 유지되는데 문제가 없다. 한편, 제1 투광성 기판(70)과 제2 투광성 기판(80)을 동일한 열팽창계수를 가지는 물질(예: 사파이어)로 형성함으로써, 접착층(81)을 강하게 압착하여 제2 투광성 기판(80)과 반도체 영역(30,40,50)을 접착하는데 깨짐을 포함한 손상 등의 문제가 전혀 없다.
다음으로, 도 9(c)에 도시된 바와 같이, 레이저 어블레이션(Laser Ablation)을 이용하여 제1 투광성 기판(70)이 반도체 영역(30,40,50)과 분리되도록 제거한다. 레이저 어블레이션(Laser Ablation)을 이용함으로써, 제1 투광성 기판(70)의 분리 과정에서 접착층(81)의 손상을 방지할 수 있게 된다.
다음으로, 도 10(a) 및 도 10(b)에 도시된 바와 같이, 금속결합층(71) 및 보호층(60)을 순차로 제거하여, P-side up 플립칩으로 만들 준비를 완료한다. 이러한 과정에 이르기까지 접착층(81)의 손상을 방지하는 한편, 포토리소그라피 공정을 사용하지 않았으며, 전극의 형성이나 발광소자의 핵심인 반도체 영역(30,40,50)의 식각 공정도 없이, 처음부터 웨이퍼 레벨에서 작업을 진행함으로써, 2회의 웨이퍼 본딩 공정을 행함에도 불구하고, 반도체 영역(30,40,50)의 크랙 및 깨짐을 최소화할 수 있게 된다. 또한 성장 기판(10) 제거 후에 연속하여 도핑되지 않은 반도체 영역(23) 일부 또는 전부를 식각하여 최종적으로 제작된 발광소자의 성능과 품질을 한층 더 개선할 수 있는 이점이 있다. 이러한 과정에서, 보호층(60)의 형성, 금속결합층(71)의 사용, 레이저 어블레이션을 이용한 제1 투광성 기판(70)의 제거, 및 제1 투광성 기판(70)과 제2 투광성 기판(80)의 열팽창계수 차의 최소화(통상 이종물질 간 웨이퍼 본딩 시, 깨짐을 방지하기 위한 최대 열팽창계수 차 ≤ 2ppm)가 중요하다 하겠다.
다음으로, 도 11(a) 및 도 11(b)에 도시된 바와 같이, 제2 반도체 영역(50)과 활성 영역(40)의 일부를 제거하여 제1 반도체 영역(30)을 노출시킨다.
다음으로, 도 11(c)에 도시된 바와 같이, 투광성 전극(91), 제1 전극(92), 제2 전극(93)을 형성한다. 투광성 전극(91)은 전류 확산이 좋지 않은 제2 반도체 영역(50)의 전류 확산을 원활히 하는 기능을 하며, 주로 투광성 전도 산화막(TCO)으로 이루어지고, 대표적으로 ITO로 이루어진다. 제1 전극(92)과 제2 전극(93)은 제1 반도체 영역(30)과 제2 반도체 영역(50) 각각에 전기적으로 연결되며, 도 7에 제시된 전극(316,318,320,322)과 동일한 구성을 가져 반사기로 기능할 수 있다.
다음으로, 도 11(d)에 도시된 바와 같이, 웨이퍼 상태의 반도체 발광소자가 개별의 칩으로 아이솔레이션된다. 이때, 접착층(81)도 제거하여 제2 투광성 기판(80)이 노출되도록 함으로써, 이후 제2 투광성 기판(80)의 스크라이빙&브레이킹 공정을 용이하게 할 수 있다.
마지막으로, 도 11(e)에 도시된 바와 같이, 패시베이션층(94; 예: SiO2, Al2O3, SiNx)을 형성하여 소자를 보호한다. 한편, 도시된 바와 같이, 전극(93)의 크기를 줄이고, 패시베이션층(94) 내에 유전체 반사기(DBR 반사기)를 구비함으로써, 전극(93) 대신에 반사기로 기능하도록 할 수 있다. 이러한 유전체 반사기의 일 예가 미국 등록특허공보 제US9,236,524호에 잘 제시되어 있다. 패시베이션층(94)은 기본적으로 유전체 물질(예: SiO2,Al2O3,SiNx)로 반도체 영역(30,40,50)의 상부와 측면을 덮은 후에 높은 반사도를 갖는 금속 물질(예: Ag, Al, Au, Cu, Pt, Cr, Ti, TiW)을 연속적으로 증착 형성하는 다층 구조도 가능하다.
도 11(b) 내지 도 11(e)에 제시된 공정의 순서가 바뀔 수 있음은 물론이다. 미니 또는 마이크로 LED 칩의 경우, 사이즈가 기존의 칩(한변의 길이가 일반적으로 300um 이상)에 비해서 아이솔레이션(Isolation) 공정과 메사(MESA) 공정의 사이드월(Side-wall)의 면적이 발광면적에 비해서 큰 영역을 차지하기 때문에 아이솔레이션과 메사의 사이드월을 통한 전기적 흐름을 방지(전기적 부동태화; Passivation)하는 것이 광 밝기와 신뢰성 관점에서 매우 중요하다. 그래서 아이솔레이션과 메사 공정 후에 공정 간에 장시간 대기에 노출되지 않도록 아이솔레이션과 메사 공정 후에 즉시 전기적 부동태화(Passivation) 공정을 시행하는 것이 바람직하다.
도 17은 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 투광성 기판(1), 제1 반도체 영역(2), 활성 영역(3), 제2 반도체 영역(4), 절연층(5), 전류 확산 전극(6), 제1 전극(7) 및 제2 전극(8)을 포함한다.
투광성 기판(1)은 성장 기판(예: 사파이어, SiC)이거나, 성장 기판이 제거된 상태에서 반도체 영역(2,3,4)에 부착된 투광성 기판일 수 있다. 이 투광성 기판 또한 사파이어, SiC와 같은 물질로 이루어질 수 있으며, 이러한 기판의 예가 도 4 내지 도 11에 제시되어 있다. 투광성 기판(1)은 성장 기판이거나, 도 11에 도시된 바와 같은 제2 투광성 기판(80)으로 이루어질 수 있다.
제1 반도체 영역(2), 활성 영역(3), 제2 반도체 영역(4)은 n형 GaN, InGaN/(In)GaN MQWs, p형 GaN으로 이루어질 수 있으며, 자외선, 청색, 녹색을 발광하는 경우에 AlGaInN계 반도체로 이루어질 수 있고, 적색을 발광하는 경우에, AlGaInP(As)계 반도체로 이루어질 수 있다. 각각의 영역은 단층 또는 다층으로 이루어질 수 있고, 도전성은 서로 바뀔 수 있다. 투광성 기판(1)이 성장 기판인 경우에 제1 반도체 영역(2)과 투광성 기판(1) 사이에 버퍼 영역(20; 도 8 참조)이 구비되는 것이 바람직하다. 더 나아가서는 반도체 발광소자를 직접 발광으로 마이크로 엘이디 디스플레이에 사용되기 위해 전기 주입을 통해 빛의 밝기를 조절하는 패널(다수의 박막 트랜지스터가 정렬 형성된 유리기판, PCB) 상부로 전사되어 전기적으로 연결될 때, 투광성 기판(1)이 제거되고 제1 반도체 영역(2), 활성 영역(3), 제2 반도체 영역(4), 절연층(5), 전류 확산 전극(6), 제1 전극(7) 및 제2 전극(8)으로 구성된 반도체 발광소자도 가능하다.
절연층(5)은 패시베이션 역할을 하며, 유전체 물질(예: SiO2, Al2O3, SiNx)로 이루어져서 전류의 흐름을 차단하는 한편, 빛의 흡수를 최소화한다.
전류 확산 전극(6)은 제2 전극(8)으로부터 제2 반도체 영역(5)으로 전류를 공급하고, 오믹접촉을 제공하는 역할을 하며, 투광성 도전막(예: ITO), 반사성이 우수한 금속(예: Ag, Au, Al, Ag/Ni/Au), 비도전성 반사막(예: DBR) 및 이들의 조합(예: ITO, ITO/Ag, ITO/DBR)으로 이루어질 수 있다. 비도전성 반사막을 포함하는 경우에, 도 2에 제시된 바와 같이, 제2 전극(8)과 전류 확산 전극(6)의 전기적 연통을 위해, 전기적 연결(94)이 구비된다. 식각되어 노출된 제1 반도체 영역(2) 위의 절연층(5) 상부에도 비도전성 반사막이 구비될 수 있음은 물론이다.
제1 전극(7)과 제2 전극(8)은 동일한 공정 내에서 형성될 수 있고, 본딩 패드로 역할하며, 예를 들어, Ti/Ni/Au와 같은 구성을 가질 수 있다.
바람직하게는 제1 전극(7)의 아래에 오믹접촉 전극(9; 예: Cr/Al/Ni/Au, Ti/Al/Ni/Au)을 구비함으로써, 구동전압을 낮추고, 제1 전극(7) 및 제2 전극(8) 간의 구조적 기울어짐(높이차)을 줄이는데 역할할 수 있다.
도시된 바와 같이, 제1 전극(7)이 놓이는 영역뿐만이 아니라 제2 전극(8)이 놓이는 영역에서도, 제2 반도체 영역(4), 활성 영역(3) 및 제1 반도체 영역(2)의 일부를 제거하고, 이들을 형성함으로써, 제1 전극(7)과 제2 전극(8) 간의 높이차를 줄이는 것이 가능해지고, 본딩시 반도체 발광소자가 기울어지므로 인해 발생하는 문제점을 해소할 수 있게 된다. 미니 엘이디, 마이크로 엘이디의 경우에, 크기가 작아 플립칩 본딩시에 동일한 본딩 물질량을 사용하기 때문에, 전기적 쇼트(Short)를 포함하여 품질 리스크 야기될 가능성이 크고, 특히 투광성 기판(1)이 없는 플립칩의 경우(투광성 기판(1)이 제거되면, 반도체 발광소자의 전체의 두께가 150~200㎛에서 10㎛ 이하 정도로 매우 얇아진다.)는 앞선 이슈에 더하여, 크랙 발생률이 한층 높아질 수 있다. 무엇보다도 디스플레이 광원으로 사용할 경우, 발광 패턴이 찌그러지는 현상으로 인해 색편차 및 혼색 야기 가능성이 높고, 구조적인 불균형(Structural Unbalance)으로 인하여 플립 본딩 및 전사 공정시에 플립칩의 틀어짐으로 인해 전기적 및 광학적 품질 이슈가 야기될 수 있다.
도 18은 도 17에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 18(a)에 도시된 바와 같이, 투광성 기판(1)에 제1 반도체 영역(2), 활성 영역(3) 및 제2 반도체 영역(4)을 준비한다. 다음으로, 도 18(b)에 도시된 바와 같이, 제1 전극(7)과 제2 전극(8)이 형성될 위치(A,B)에서 제2 반도체 영역(4), 활성 영역(3) 및 제1 반도체 영역(2)의 일부를 식각(예: ICP))을 통해 제거한다. 다음으로, 도 18(c)에 도시된 바와 같이, 절연층(5)을 형성하고, 포토리소그라피 공정을 통해 절연층(5)의 일부를 제거한다. 이때 제1 전극(7)이 놓일 위치(C)의 절연층(5)은 개방하고, 제2 전극(2)이 놓일 위치(D)의 절연층(5)은 그대로 두며, 전류 확산 전극(6)이 제2 반도체 영역(4)과 전기적으로 연통할 수 있는 영역(E)을 확보하도록 절연층(5)을 제거하여, 제2 반도체 영역(4)의 일부가 노출되도록 한다. 다음으로, 도 18(d)에 도시된 바와 같이, 전류 확산 전극(6)과 오믹접촉 전극(9)을 형성한다. 다음으로, 도 18(e)에 도시된 바와 같이, 제1 전극(7)과 제2 전극(8)을 형성한다. 바람직하게는, 도 11(e)에 도시된 바와 같이, 페이베이션층(94)이 추가된다.
도 19는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면으로서, 도 17에 제시된 반도체 발광소자와 비교할 때, ① 제2 전극(8)이 반도체층(2,3,4)의 식각 없이 제2 반도체 영역(4) 위에 형성된 점, ② 제1 전극(1)이 식각되어 노출된 제1 반도체 영역(2; F)으로부터 제2 반도체 영역(4; G)으로 이어져 있는 점, ③ 절연층(5)과 전류 확산 전극(6)의 형성 순서가 바뀐 점에서 차이를 가진다. 이러한 구성을 통해 제1 전극(7)과 제2 전극(8)의 높이차를 줄일 수 있게 된다. 제1 전극(7) 및 오믹접촉 전극(9)의 폭이 반도체 발광소자의 폭(W) 전체에 걸치거나 거의 대부분에 이르도록 형성함으로써, 제2 전극(8)으로부터 영역(G)로의 전류 공급이 차단되어 영역(G)는 활성 영역(4)이 있음에도 불구하고 비발광 영역이 된다. 즉, 도 19에 제시된 반도체 발광소자는 제1 전극(1)을 식각되어 노출된 제1 반도체 영역(2; F)으로부터 비발광 영역(G; 제1 전극(7) 및 오믹접촉 전극(9)을 반도체 발광소자의 폭(W)을 따라 적어도 50%이상 길게 형성하여 제2 전극(8)으로부터의 전류 공급을 차단하는 한편, 영역(G)에서 제1 전극(7)의 아래 절연층(5)이 위치하므로 전류의 공급이 차단됨)인 제2 반도체 영역(4) 위로 이어지도록 구성함으로써, 제1 전극(7)과 제2 전극(8)의 높이차를 해소하는 것이다. 참고로 평면도에서 절연층(5)을 표시하지 않았다.
도 20은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면으로서, 도 19에 제시된 반도체 발광소자와 비교할 때, ① 제1 전극(7) 전체를 제2 반도체 영역(5) 위에 형성한 점, ② 제1 전극(7)과 오믹접촉 전극(9)의 전기적 연통을 위해 절연층(5)에 비아홀(H)을 통해 전기적 연결(11)을 형성한 점에서 차이를 가진다. 이 경우에도, 비아홀(H)을 기준으로 제2 전극(8)의 반대측 영역(I)이 비발광 영역이며, 따라서, 제1 전극(7)을 비발광 영역(G)에 형성함으로써, 제1 전극(7)과 제2 전극(8)의 높이차를 줄이게 된다. 참고로 평면도에서 절연층(5)을 표시하지 않았다.
도 21은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 절연층(5)이 반도체층(2,3,4)의 전체 외관을 따라 형성된 것이 아니라, 반도체층(2,3,4), 전류 확산 전극(6) 및 오믹접촉 전극(9)을 덮으면서 전체적으로 평평하게 형성된다는 점에서 차이를 가진다. 이러한 구성을 통해, 제1 전극(7) 측의 메사 식각 영역(J)의 형태에 관계 없이 제1 전극(7)의 높이를 제2 전극(8)에 맞추는 것이 가능해진다. 이러한 구성은 액상의 절연층(5; 예: BCB, SU-8, Acrylate, SOG와 같은 열경화성 플라스틱)을 이용함으로써 가능해진다. 다른 관점에서 절연층(5)을 기존의 증착법(예: CVD, PVD)이 다른 방법(예: 스핀 코팅)을 이용함으로써, 가능해진다. 절연층(5)은 전극(8) 하부에도 형성이 될 수 있다. (전극(7) 및 전극(8) 하부에서 평탄화 역할), 절연층(5)의 형성은 액상 공정(스핀 및 스프레이 코팅 등 다양한 방식으로 평탄화)이 유리하다.
도 22는 도 21에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 22(a)에 도시된 바와 같이, 투광성 기판(1)에 제1 반도체 영역(2), 활성 영역(3) 및 제2 반도체 영역(4)을 준비한다. 다음으로, 도 22(b)에 도시된 바와 같이, 제1 전극(7)이 위치하는 영역(J)을 형성한다. 다음으로, 도 22(c)에 도시된 바와 같이, 전류 확산 전극(6)과 오믹접촉 전극(9)을 형성한다. 전류 확산 전극(6) 및/또는 오믹접촉 전극(9)이 반사막 구조(반사성이 우수한 금속 또는 DBR)을 가지는 것이 바람직하며, 후속하여 형성되는 절연층(5)의 광 변색(빛에 의해 광 열화 현상)을 방지하기 위해 금속 반사막을 이용하는 것이 특히 바람직하다. 다음으로 도 22(d)에 도시된 바와 같이, 반도체 영역(2,3,4)을 아이솔레이션하여 투광성 기판(1)을 노출시킨다. 이러한 공정은 도 22(b) 및 도 22(c)에 도시된 공정 이전에 행해질 수 있음은 물론이다. 다음으로 도 11(e)에 도시된 바와 같이, 발광소자의 신뢰성을 향상시키기 위해 PVD 또는 CVD(예: 스퍼터링, PECVD)를 이용하여 절연층(5-1; 예: SiO2)을 형성하는 것이 바람직하다. 다음으로 도 22(f)에 도시된 바와 같이, 절연층(5)을 형성한다. 절연층(5)은 스핀 코팅을 통해 형성될 수 있다. 평탄성을 높이기 위해 필요에 따라 2~3회 걸친 스핀 코팅(Spin Coating)이 사용될 수 있다. 다음으로, 도 22(g)에 도시된 바와 같이, 절연층(5)에 홀을 형성한 후, 제1 전극(7)과 제2 전극(8)을 형성한다. 필요에 따라, 도 22(h)에 도시된 바와 같이, 제1 전극(7)과 제2 전극(8)이 위치한 곳을 제외한 영역의 절연층(5)을 제거(예: 산소(O2) 성분이 포함된 플라즈마 식각)하고, 전극(7,9)의 아래에만 절연층(5)이 형성된 것을 제외하면, 형태적으로 도 9에 제시된 반도체 발광소자와 크게 구분되지 않는 반도체 발광소자를 제공할 수 있게 된다.
도 23은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 도 11(e)에 제시된 반도체 발광소자와 대동소이하다. 도 7에 제시된 반도체 발광소자의 경우에, 연성을 가지며 투명한 접착층(312)에 의해 투광성 기판(314)과 반도체 영역(302,304,306)을 결합하고 있으므로, 결합력이 뛰지나지 못하다. N형 반도체 영역(302)의 거친 표면을 도입함으로써, 투명한 접착층(312)과 N형 반도체 영역(302)의 접합 면적을 널릴 수 있지만, 이것으로 부족하다. 도 2에 제시된 반도체 발광소자의 경우에도, P형 전류확산층(118; 예: ITO)과 투명 접착층(130)을 매개로 투명 지지 기판(102)과 반도체 영역(104 to 112)의 결합이 이루어지므로 양자의 결합 유지에 문제가 있다. 즉, 1회 또는 2회의 웨이퍼 본딩을 거쳐서, 연성을 가지며 투명한 접착제(312; BCB와 같은 유기 접착제)로 투광성 기판(314) 위에 반도체 영역(302,304,306)이 지지될 때, 반도체 영역(302,304,306)과 투광성 기판(314)의 열팽창계수의 차이로 인해, SMT 공정 중에 또는 공정 후에 Thermo-mechanical Stress로 인해 접착력이 약한 투명한 접착제(312) 상하 경계면에서 박리가 발생할 수 있으며, 특히, 적색 미니 엘이디는 성장 기판이 아닌 투명한 이종기판에 접합하는 구조로서 가장 약한 부분인 유기 접착제 접합 영역에서 박리가 발생할 가능성이 매우 크다. 도 11에 제시된 반도체 발광소자와 마찬가지로, 반도체 발광소자는 투광성 기판(80), 접착층(81), 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50), 제1 전극(92), 제2 전극(93) 그리고 패시베이션층(94)을 포함한다. 도 11에 제시된 반도체 발광소자와 달리 패시베이션층(94)이 제1 전극(92)과 제2 전극(93)이 형성되기에 앞서 형성되었으나, 반대 순서로 형성되는 것도 가능하다. 바람직하게는 투광성 전극(91)을 포함하며, 도 12 내지 도 22에 제시된 다양한 형태의 전극 구성이 가능하다. 도 7에 도시된 것과 마찬가지로, 제1 반도체 영역(30) 및/또는 투광성 기판(80) 영역에 거친 표면(S,S)을 형성하여, 접착층(81)의 접촉면적을 넓히고, 광추출 효율을 높이는 것이 가능하다. 도 23에 제시된 예에서, 패시베이션층(94)이 제2 반도체 영역(50), 활성 영역(40), 제1 반도체 영역(30) 및 접착층(81)이 제거되어 노출된 투광성 기판(80)으로 이어져 있다. 따라서 패시베이션층(94)이 투광성 기판(80)과 결합하게 되며, 이 결합력을 통해, 접착층(81)이 제1 반도체 영역(30) 및/또는 투광성 기판(80)과 분리되는 것을 확실히 방지할 수 있게 된다. 패시베이션층(94)은 단층 또는 복합층(예: ODR, DBR)으로 이루어질 수 있으며, SiO2, SiNx, TiO2, Al2O3 등의 물질로 이루어질 수 있다. 예를 들어, 패시베이션층(94)을 1㎛ 이상의 두께로 형성함으로써, 박리 방지를 이룰 수 있게 된다. 패시베이션층(94)은 기본적으로 유전체 물질(예: SiO2,Al2O3,SiNx)로 반도체 영역(30,40,50)의 상부와 측면을 덮은 후에, 높은 반사도를 갖는 금속 물질(예: Ag, Al, Au, Cu, Pt, Cr, Ti, TiW)을 연속적으로 증착 형성하는 다층 구조도 바람직하다. 접착층(81)은 앞서 언급한 물질을 포함하여, BCB, Silicone, SU-8, SiO2, SOG, Acrylate, Urethane, OCA,OCR 등일 수 있다.
도 24 및 도 25는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 도 23과 달리 제1 전극(92) 및 제2 전극(93)이 패시베이션층(94)을 거쳐 투광성 기판(80) 위로 이어져 있다. 이러한 구성(적어도 반도체 영역(30,40,40)과 접착층(81)을 덮고 있는 패시베이션층(94)과 그 위에서 투광성 기판(80)으로 이어진 제1 전극(92) 및 제2 전극(93))을 통해 접착층(81) 양측에서의 박리를 막을 수 있게 된다. 이러한 경우에, 패시베이션층(94)은 투광성 기판(80) 위로 이어져도 좋고, 접착층(81)과 투광성 기판(80)의 계면까지만 형성되어도 좋다. 추가적으로, 투광성 기판(80) 위에 형성된 제1 전극(92)과 제2 전극(93) 각각에, 제1 전극 포스트(92P)와 제2 전극 포스트(93P)가 구비될 수 있다. 제1 전극 포스트(92P)와 제2 전극 포스트(93P)를 구비함으로써, 반도체 발광소자는 도 25에 도시된 바와 같은 형태로, 외부 전원 공급부(98; 서브마운트, 인터포저, 배선기판, 디스플레이 픽셀 등)에 전기적 및 기계적으로 연결될 수 있다. 제1 전극 포스트(92P)와 제2 전극 포스트(93P)는 반도체 영역(30,40,50)의 높이(대략 4~5㎛)보다 높고, 10㎛보다 낮은 높이로 형성될 수 있다. 바람직하게는, 제1 전극 포스트(92P)와 제2 전극 포스트(93P)가 형성되지 않는 공간을 봉지제(99; 예: white silicone)로 채워서(예: 스크린 프린팅), 제1 전극 포스트(92P)와 제2 전극 포스트(93P)를 지지하는 한편, 반도체 발광소자가 전체적으로 하나의 패키지를 이루도록 하는 것이 가능하다. 제1 전극 포스트(92P)와 제2 전극 포스트(93P)는 구리(Copper) 도금을 통해 형성하는 것이 가능하다. 필요에 따라, 접착층(81)의 반대측 투광성 기판(80)의 면(U)에 광산란을 위한 거친 표면을 형성하거나, Carbon 포함 Epoxy 코팅 등을 할 수 있다.
도 26은 본 개시에 따른 반도체 발광소자의 또 다른 예들을 나타내는 도면으로서, 도 26(a)에는 제1 전극 포스트(92P) 및 제2 전극 포스트(93P)가 반도체 영역(30,40,50) 위에 형성된 제1 전극(92)과 제2 전극(93)과 겹치도록 형성된 예를 제시하고 있으며, 도 26(b)에는 구리(Copper) 도금이 아닌 PVD(예; 스퍼터링, 이빔 증착기)를 통해 형성된 제1 전극 보강부(92T)와 제2 전극 보강부(93T)가 반도체 영역(30,40,50) 위에 형성된 제1 전극(92)과 제2 전극(93)과 겹치도록 형성(제1 전극 보강부(92T)와 제2 전극 보강부(93T)가 반도체 영역(30,40,50)의 전체적인 형상을 따르도록 형성)되어 있다. 이러한 구성을 통해, 접착층(81) 양측의 박리를 한층 방지할 수 있게 된다.
도 27은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 하나의 투광성 기판(80) 위에 두 개의 반도체 발광소자 칩(AA,BB)이 접착층(81,81)을 통해 구비되어 있다. 도 24에 제시된 방법과 동일한 방법으로 제1 전극 포스트(92P), 제2 전극 포스트(93PA) 및 제2 전극 포스트(93PB)가 형성된다. 제1 전극 포스트(92P)는 반도체 발광소자 칩(AA)의 제1 전극(92A)과 반도체 발광소자 칩(BB)의 제1 전극(92B)에 연결되어 공통 전극으로 기능한다. 제1 전극(92A)과 제1 전극(92B)은 일체로 형성될 수도 있고, 별도로 형성될 수도 있다. 제2 전극 포스트(93PA)는 반도체 발광소자 칩(AA)의 제2 전극(93A)에 연결되어 있고, 제2 전극 포스트(93PB)는 반도체 발광소자 칩(BB)의 제2 전극(93B)에 연결되어 있다. 이러한 구성을 통해, 복수개의 반도체 발광소자 칩이 하나의 패키지로 되어, 도 25에 도시된 외부 전원 공급부(98; 서브마운트, 인터포저, 배선기판, 디스플레이 픽셀 등)에 결합될 수 있다. 이러한 구성을 통해, 반도체 발광소자 칩(AA,BB)이 마이크로 엘이디 칩인 경우에, 각 패널(픽셀)에 구비된 반도체 발광소자 칩 각각을 검수하고 고장시 교체하는 것이 아니라, 패키지 레벨에서 검사를 수행한 후, 패널(픽셀)에 고정하고, 이후 고장시에도 패키지 단위로 교체를 하는 이점을 가지게 된다. 두개의 반도체 발광소자 칩(AA,BB)이 동일한 색을 발광하는 경우에, 이들은 하나의 성장 기판에서 성장되어 앞서 설명한 공정들을 통해 형성될 수 있으며, 두개의 반도체 발광소자 칩(AA,BB)이 다른 색을 발광하는 경우에, 각각의 반도체 발광소자 칩(AA,BB)은 앞선 예들과 달리, 다양한 전사(transfer) 공정 기술(예: 기계적으로 칩을 이동 배열하는 Pick & Place, 점착성 물질(예: 실리콘계 PDMS)로 패터닝된 스탬프(Stamp) 구조물을 만들어 칩을 이동 배열하는 Stamp, 정전기력(Electrostatic force) 또는 전자기력(Electromagnetic force) 구조물을 이용한 칩을 이동 배열하는 방법, 소정의 균일한 점성(Viscosity)을 갖는 유체와 전자기력 구조물을 결합하여 칩을 이동 배열하는 Self-assembly, 레이저 광원과 폭발성 접착 물질을 결합하여 칩을 이동 배열하는 Laser-induced forward transfer)을 사용하여 투광성 기판(80) 위로 접착층(81,81)을 매개로 하여 옮겨질 수 있다. 각각의 반도체 발광소자 칩(AA,BB)은 도 11(e), 도 12 내지 22에 제시된 형태로 만들어진 상태에서 성장 기판(1,10), 지지 기판 또는 투광성 기판(80)이 제거된 상태(바람직하게는 도 11(e) 및 도 23에 제시된 바와 같이, 성장 기판(10)이 제거된 상태에서 반도체 영역(30,40,50)의 상면과 측면에 페시베이션층(94)이 형성되고, 또한 전극(91,92,93)이 형성된 상태)에서 투광성 기판(80) 위로 옮겨진다. 이렇게 접착층(81)을 매개로 투광성 기판(80)에 옮겨진 상태에서, 접착층(81)으로부터 반도체 발광소자 칩(AA,BB) 및/또는 투광성 기판(80)이 박리되는 것을 방지하기 위하여, 패시베이션층(94A)이 도입되며, 그 위에서 제1 전극(92A,92B) 및 제2 전극(93A,93B)이 투광성 기판(80) 위로 이어지며, 그 위에 제1 전극 포스트(92P) 및 제2 전극 포스트(93PA,93PB)가 형성된다. 접착층(81,81)의 물질은 BCB(250℃) 유기 접착제 물질 이외에 웨이퍼 본딩용 유기 접착제로 널리 알려진 것들이 많은데, Polyimide(160℃), SU-8(90℃), Parylene(230℃), Epoxy(150℃), Silicone(100-300℃), SiO2, SOG(spin on glass) 등이 대표적이다.
도 28은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 하나의 투광성 기판(80) 위에 3개의 반도체 발광소자 칩(AA,BB,CC; 예: RGB 엘이디)이 구비되어 있다. 이들이 투광성 기판(80)으로 옮겨지는 방식에 대해서는 도 27에서 이미 기술한 바 있다. 반도체 발광소자는 제1 전극 포스트(92PA), 제2 전극 포스트(93PA), 제2 전극 포스트(93PB) 그리고 제2 전극 포스트(93PC)를 구비한다. 3개의 반도체 발광소자 칩(AA,BB,CC) 각각에는 제1 전극(92A,92B,92C)과 제2 전극(93A), 제2 전극(93B), 제2 전극(93C)이 형성되어 있으며, 제1 전극(92A,92B,92C)은 일체로 서로 연결된 형태를 가질 수 있다. 제1 전극(92A,92B,92C)이 별도로 형성되고, 제2 전극(93A,93B,93C)이 일체로 서로 연결된 형태를 가질 수 있음은 물론이다. 제1 전극 포스트(92PA)는 제1 전극(92A,92B,92C)에 연결되어 공통 전극으로 기능하며, 3개의 반도체 발광소자 칩(AA,BB,CC) 각각에 형성된 제2 전극(93A,93B,93C)의 각각에 제2 전극 포스트(93PA,93PB,93PC)가 형성되어 있다. 전술한 바와 같이, 투광성 기판(80)에 접착층(81; 도 27 참조)을 이용하여 3개의 반도체 발광소자 칩(AA,BB,CC) 각각을 부착한 다음, 패시베이션층(94A; 도 27 참조)을 형성하고, 다음으로, 제1 전극(92A,92B,92C)과 제2 전극(93A,93B,93C)을 투광성 기판(80) 위로 이어지도록 형성한 다음, 제1 전극 포스트(92PA)와 제2 전극 포스트(93PA,93PB,93PC)를 형성(예: 구리(Copper) 도금)한다. 바람직하게는 도 27에 도시된 것과 같이, 봉지제(99)로 제1 전극 포스트(92PA)와 제2 전극 포스트(93PA,93PB,93PC) 사이의 공간을 채운다.
① 이러한 구성을 통해, 충분한 두께를 가지는 윈도우(투광성 기판(80))를 가지는 미니 또는 마이크로 엘이디를 제작할 수 있게 된다.
② 이러한 구성을 통해, 미니 또는 마이크로 엘이디를 칩 상태로 패널(픽셀)에 투입하는 것이 아니라, 패키지 형태로 패널(픽셀)에 투입함으로써, 작업을 간소화하고, 검증 및 교체를 용이하게 할 수 있게 된다.
③ 이러한 구성(RGB 엘이디 칩 모두를 p-side up 플립칩으로 구성)을 통해, n-side up 플립칩을 사용할 때의 문제점(칩의 크기가 초소형화됨에 따라, N형 불균일한 전류 흐름 등에 의해 과다한 열이 발생)을 해소할 수 있게 된다.
④ 이러한 구성(패시베이션층(94) 및/또는 제1 전극(92A,92B,92C)과 제2 전극(93A,93B,93C)이, 접착층(81)이 제거 또는 없는 투광성 기판(80)으로 이어짐)을 통해, 신뢰성이 높은 (접착층(81) 양측의 박리 가능성을 줄인) 미니 또는 마이크로 엘이디를 제작할 수 있게 된다
⑤ 상기한 구성을 통해, RGB 칩 모두를 p-side up 플립칩으로 구성한 미니 또는 마이크로 엘이디용 패키지를 소자의 신뢰성을 확보하면서 제조할 수 있게 된다. 이때, 적색 엘이디 칩은 2번의 웨이퍼 본딩을 거침으로써 p-side up 플립칩이 될 수 있으며, 녹색 및 청색 엘이디 칩은 0번 또는 2번의 웨이퍼 본딩을 거침으로써 p-side up 플립칩이 될 수 있다. 필요에 따라 4번의 웨이퍼 본딩을 이용하는 것도 가능하다.
도 31은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 도 27에 제시된 반도체 발광소자와 달리, 투광성 기판(80) 위에 반도체 발광소자 칩(AA)과 박막 트랜지스터(82; TFT)가 구비되어 있다. 박막 트랜지스터(82)는 반도체 발광소자 칩(AA)이 투광성 기판(90)에 전사되기에 앞서 주지의 증착 기술을 이용해 형성될 수 있으며, 게이트 전극(83), 절연층(84), 반도체층(85), 제1 전극86; 예: 소스 전극) 그리고 제2 전극(87; 예: 드레인 전극)을 포함한다. 바람직하게는 절연층(88)을 더 포함한다. 반도체층(103)은 비정질실리콘(a-Si), 폴리 실리콘(LTPS)으로 이루질 수 있으며, 투광성 기판(80)이 사파이어, 쿼츠, 유리와 같이 500℃이상의 온도에서 견디는 물질로 이루어지는 경우에 산화물 반도체(예: IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO3, SnO2)로 이루어질 수 있다. 반도체 발광소자 칩(AA)을 전사한 이후에는, 도 27에서와 마찬가지로, 패시베이션층(94A)을 형성하고, 식각 공정을 통해 필요한 개구들 내지는 홀들을 형성한 다음, 제1 전극(92A), 제2 전극(93A) 및 연결 전극(95A)을 형성한다. 후속하여, 제1 전극 포스트(92A), 제2 전극 포스트(93PA) 및 제3 전극 포스트(94PA; 도 32 참조)가 형성된다. 마지막으로 봉지제(99)가 형성된다. 패시베이션층(94A)은 박막 트랜지스터(82) 위로 이어질 수 있으며, 제1 전극(92A)이 박막 트랜지스터(82)의 제1 전극(86)과 연결되어 있고, 연결 전극(95A)이 박막 트랜지스터(82)의 제2 전극(87)을 제2 전극 포스트(92PA)와 전기적으로 연결한다. 제3 전극 포스트(94PA)는 설명의 편의를 위해 도 31에서 생략하였다. 제3 전극 포스트(94PA; 도 32 참조)를 통해, 동작 신호가 들어오면, 제3 전극 포스트(94PA)와 연결된 게이트 전극(83)을 통해 반도체층(85)이 활성화되고, 제1 전극(86)과 제2 전극(87)이 도통되어, 제2 전극 포스트(93PA), 제2 전극(93A), 제1 전극(92A), 박막 트랜지스터(82)의 제1 전극(86), 박막 트랜지스터(82)의 제2 전극(87), 연결 전극(95A) 그리고 제1 전극 포스트(92PA)로 전류가 흐르면서 반도체 발광소자 칩(AA)이 발광하게 된다. 투광성 기판(80)이 반도체 발광소자 칩(AA)의 성장 기판인 경우에 반도체 발광소자 칩(AA)을 형성한 후, 박막 트랜지스터(82)를 형성하는 것도 가능하다. 이때 접착층(81)은 생략될 수 있다.
도 32는 도 31에 제시된 반도체 발광소자의 배치의 일 예를 나타내는 도면으로서, 박막 트랜지스터(82)의 게이트 전극(83)에 연결된 게이트 전극 포스트 또는 제3 전극 포스트(94PA)가 도시되어 있으며, 게이트 전극(83)과 제3 전극 포스트(94PA)가 연결 전극(97A)에 의해 전기적으로 연결되어 있으며, 연결 전극(97A)은 별도로 형성될 수 있지만, 게이트 전극(93)의 형성시에 게이트 전극(83)의 일부로 형성될 수 있다. 제1 전극(92A)과 제1 전극(86)을 연결하는 부분의 제1 전극(92A)과 제2 전극 포스트(93PA)와 제2 전극(93)을 연결하는 부분의 제2 전극(93A)은 연결 전극으로서, 제1 전극(92A)과 제2 전극(93A)과 별개로 형성될 수 있음은 물론이다.
도 33은 도 31에 제시된 반도체 발광소자의 변형예를 나타내는 도면으로서, 도 31 및 도 32에 제시된 반도체 발광소자와 달리, 박막 트랜지스터(82)가 제2 전극 포스트(93PA)와 반도체 발광소자 칩(AA)의 제2 전극(93A) 사이에 구비되어 있다. 박막 트랜지스터(82)의 제1 전극(86)이 제2 전극 포스트(93PA)에 연결 전극을 통해 전기적으로 연결되어 있으며, 박막 트랜지스터(82)의 제2 전극(87)이 반도체 발광소자 칩(AA)의 제2 전극(93A)과 전기적으로 연결되어 있고, 반도체 발광소자 칩(AA)의 제1 전극(92A)은 제1 전극 포스트(92PA)에 직접 연결되어 있다.
도 34는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 도 28에 제시된 반도체 발광소자에 더하여, 3개의 반도체 발광소자 칩(AA,BB,,CC) 각각의 스위치로 기능하는 박막 트랜지스터(82A,82B,82C)가 구비되어 있다. 박막 트랜지스터(82A,82B,82C) 각각의 구동을 위한 신호를 외부 전원 공급부(98; 도 25 참조; 예: 서브마운트, 인터포저, 배선기판, 디스플레이 픽셀)로부터 받기 위해, 제3 전극 포스트 또는 게이트 전극 포스트(94PA,94PB,94PC)가 또한 마련되어 있다. 제3 전극 포스트 또는 게이트 전극 포스트(94PA,94PB,94PC)는 제1 전극 포스트(92PA,92PB,92PC) 및 제2 전극 포스트(93PA)와 함께 동일한 방법으로 동일한 높이로 형성될 수 있으며, 제2 전극 포스트(93PA)가 공통 전극으로 기능한다. 도 33에 제시된 구성이 적용될 수 있음은 물론이며, 이때 제1 전극 포스트(92PA,92PB,92PC) 중의 하나가 공통 전극으로 형성될 수 있다.
도 31 내지 도 34에 제시한 반도체 발광소자를 통해, 외부 전원 공급부(98; 도 25 참조) 측이 아니라, 여기에 패키지 형태로 탑재되는 반도체 발광소자 측, 구체적으로 이 반도체 발광소자의 광 방출 측인 투광성 기판(80; 광 윈도우) 측에 박막 트랜지스터(82A,82B,82C)를 형성할 수 있게 된다. 한편, 반도체층(84)을 산화물 반도체로 형성하는 것이 요구되는 경우에도, 반도체층(84)이 기판에 증착될 때 요구되는 조건(500℃ 이상에 견딜 것)에 구애받지 않고, 외부 전원 공급부(98; 도 25 참조)를 구성할 수 있는 이점을 가지게 된다. 한편, 도 34에 도시된 바와 같이, 하나의 반도체 발광소자를 개별화해서 외부 전원 공급부(98; 도 25 참조)에 결합할 수도 있지만, 투광성 기판(80)을 자르지 않거나, 특정 크기로 자르거나, 웨이퍼 레벨 상태(도 34의 반도체 발광소자가 연속하여 2 이상이 이어진 상태)로 외부 전원 공급부(98; 도 25 참조)로 전사하는 것이 가능하며, 수십만 개의 칩 내지 패키지를 전사해야 하는 시간과 자원을 줄일 수 있게 되는 이점을 가진다.
도 24로 돌아가서, 패시베이션층(94)을 다른 명칭으로 비도전성 반사막(94)으로 명명할 수 있다. 비도전성 반사막(94)은 도 15 및 도 16과 관련하여 설명한 바와 같이, 단층의 유전체막(예: SiOx, TiOx, Ta2O5, MgF2), 다층의 유전체막, DBR 반사막(예: SiO2/TiO2)으로 이루어지거나 이들의 조합으로 이루질 수 있다.
도 35는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 반도체 발광소자는 투광성 기판(80)에 블랙 매트릭스 물질(BM; Black Matrix Material)이 형성되어 있는 점을 제외하면, 도 24에 제시된 반도체 발광소자와 거의 같다. 반도체층(30,40,50)의 측면(LS)은 경사져 있으며, 따라서 활성층(40)에서 생성된 광을 투광성 기판(80)의 면(U) 측으로 출사하도록 기능한다. 전술한 바와 같이, 비도전성 반사막(94)이 DBR과 같은 반사막을 포함하는 경우에 더욱 효과적이다. 광추출 효율을 높이기 위하여, 투광성 기판(80)의 면(W) 및/또는 면(U)에 거친 표면(S,S)을 형성할 수 있으며, 거친 표면(S,S)은 접착층(81) 및/또는 블랙 매트릭스 물질(BM)의 결합 면적을 넓히는 기능도 제공한다. 비도전성 반사막(94)이 광 반사 기능을 가짐으로써, 투광성 기판(80)의 면(W)에 형성된 블랙 매트릭스 물질(BM)이 광을 흡수하는 것을 최소화할 수 있는 이점을 가진다. 이러한 구성을 통해, 디스플레이가 작동하지 않을 때, 화면이 전체적으로 검게 보이게 하는데, 이용되는 블랙 매트릭스 물질을 디스플레이 전면의 유리 화면이 아닌, 도 35에 도시된 패키지 내지 인터포저가 구비한 형태의 반도체 발광소자를 제공할 수 있게 된다.
도 36 내지 도 38은 도 28에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 36에 도시된 바와 같이, 3개의 반도체 발광소자 칩(AA,BB,CC)이 준비된다. 3개의 반도체 발광소자 칩(AA,BB,CC)은 기판(ST; 예: 투광성 기판(80), 성장 기판(1,10))을 구비하는 형태로, 예를 들어, 도 11에 제시된 형태 또는 도 22에 제시된 형태(절연층(5)은 생략될 수 있음)를 가질 수 있다. 다음으로, 임시 기판(73; 예: PDMS 스탬프)에 3개의 반도체 발광소자 칩(AA,BB,CC) 각각을 부착한 다음, 기판(ST)을 습식 식각(wet etching; GaAs 성장 기판) 및/또는 레이저 어블레이션(Laser Ablation; Sapphire 성장 기판)을 이용하여 제거한다. 또한 접착층(81)을 구비하는 투광성 기판(80)의 제거 공정 시에도 습식 식각이 이용될 수 있다. 참고로, GaAs 성장 기판 상태로 전사할 경우, AlAs 습식 식각 희생층에서 분리 가능하다.
다음으로, 도 37(a)에 도시된 바와 같이, 접착층(81; 예: 유기성 투명 접착제(BCB, SOG, Silicone, Acrylated)이 마련된 투광성 기판(80; 예: 사파이어, 쿼츠, 유리)으로 3개의 반도체 발광소자 칩(AA,BB,CC)을 전사한다. 접착층(81)은 유기성 물질 이외, 무기성을 가지는 투명한 접착제로서 예를 들어, SiO2 같은 물질로 이루어질 수 있다.
다음으로, 도 37(b)에 도시된 바와 같이, 3개의 반도체 발광소자 칩(AA,BB,CC)이 마련되지 않은 영역의 접착층(81)을 제거하여 투광성 기판(80)을 노출시킨다. BCB 등의 유기성 투명 접착제의 경우, 산소(Oxygen, O2)를 포함한 플라즈마를 활용한 건식 식각 공정이 바람직하다. 또한 SiO2 등의 무기성 투명 본딩 물질의 경우는 염소(Cl)를 포함한 플라즈마를 활용한 건식 식각 공정이 바람직하다.
필요에 따라, 도 37(c)에 도시된 바와 같이, 블래 매트릭스 물질(BM; 도 35 참조)을 추가로 형성할 수 있다. 블랙 매트릭스 물질(BM)은 감광성의 경우 PR과 마찬가지로 포토리쏘그라피 패터닝(Photo-lithography Patterning)이 가능하며, 비 감광성의 경우는 Chip 보호용 PR 물질로 Chip을 보호시킨 후에 블랙 매트릭스 물질(BM)을 전체 코팅한 다음, Chip 보호용 PR이 드러날 때까지 건식 식각으로 에칭하고 나서 PR을 제거하는 방식 등으로 형성할 수 있다.
다음으로, 도 38(a)에 도시된 바와 같이, 패시베이션층(94A)을 형성한다. 블랙 매트릭스 물질(BM)이 열적 손상없는 온도 범위 내에서 패시베이션층(94A)을 형성해야 하며, 액상으로 형성도 가능하며(예; SOG), 이때 액상으로 형성할 경우 평탄화의 장점이 있다.
다음으로, 도 38(b)에 도시된 바와 같이, 패시베이션층(94A)에 필요한 홀들을 형성하고, 3개의 반도체 발광소자 칩(AA,BB,CC) 각각에 제1 전극(92A,92B,92C) 및 제2 전극(93A,93B,93C)을 형성한다.
다음으로, 도 38(c)에 도시된 바와 같이, 패드 전극으로서, 제1 포스트 전극(92PC)과 제2 포스트 전극(93PA)을 형성한다.
3개의 반도체 발광소자 칩(AA,BB,CC), 제1 전극(92A,92B,92C), 제2 전극(93A,93B,93C) 그리고, 제1 포스트 전극(92PA,92PB,92PC)과 공통 전극인 제2 포스트 전극(93PA)는 도 28에 제시된 것과 같은 배치를 가질 수 있다.
마지막으로, 도 38(d) 및 도 38(e)에 도시된 바와 같이, 봉지제(99; 백색 또는 블랙 Silicone)를 형성(예: 스크린 프린팅)하고, 평탄화를 행하여, 제1 포스트 전극(92PC)과 제2 포스트 전극(93PA)을 노출시킨다.
도 39는 본 개시에 따른 반도체 발광소자를 제조하는 또 다른 방법을 설명하는 도면으로서, 먼저, 도 36에서와 마찬가지로 3개의 반도체 발광소자 칩(AA,BB,CC)이 준비된다. 3개의 반도체 발광소자 칩(AA,BB,CC)은 기판(ST; 예: 투광성 기판(80), 성장 기판(1,10))을 구비하는 형태로, 예를 들어, 도 11에 제시된 형태 또는 도 22에 제시된 형태(절연층(5)은 생략될 수 있음)를 가질 수 있다. 바람직하게는, 기판(ST)의 제거시에 모두 레이저 어블레이션을 이용할 수 있도록, 3개의 반도체 발광소자 칩(AA,BB,CC) 각각의 기판(ST)을 레이저 어블레이션이 가능한 형태로 준비한다. 예를 들어, 자외선, 청색 및 녹색을 발광하는 칩의 경우에는 성장 기판(예: 사파이어 기판)이 투광성을 가지므로 그대로 기판(ST)으로 사용될 수 있다. 적색을 발광하는 칩의 경우에는 성장 기판(예: GaAs 기판)이 불투명하여 레이저 어블레이션이 불가능하므로, 도 8 내지 도 11에 제시된 공정을 이용하여 기판(ST)을 투광성 기판(80)으로 준비하되, 도 8(e)에 제시된 바와 같이, 성장 기판(10)을 제거한 이후에, 도 9(a)에 도시된 접착층(81) 대신에 금속결합층(71)과 희생층(72)을 이용하여 투광성 기판(80)과 반도체 영역(30,40,50)을 부착한다. 전술한 바와 같이, 자외선, 청색 및 녹색을 발광하는 칩을 도 8 내지 도 11에 제시된 공정으로 제조할 수 있음은 물론이다.
다음으로, 도 39(a)에 도시된 바와 같이, 3개의 반도체 발광소자 칩(AA,BB,CC)을 접착층(75)이 구비된 임시 기판(74)에 부착한다. 임시 기판(74)은 3개의 반도체 발광소자 칩(AA,BB,CC) 각각의 기판(ST)과 격자상수가 유사하거나 같은 재질이 바람직하며, 예를 들어 사파이어 기판이 사용될 수 있다. 접착층(75)이 유기성 물질인 경우 예를 들어, BCB, Polyimide, SU-8, Parylene, Epoxy, Silicone로 이루어질 수 있다. 3개의 반도체 발광소자 칩(AA,BB,CC) 각각을 기판(ST)을 구비하는 칩 레벨에서 전사함으로써, 다양한 전사(transfer) 공정 기술(예: 기계적으로 칩을 이동 배열하는 Pick & Place, 점착성 물질(예: 실리콘계 PDMS)로 패터닝된 스탬프(Stamp) 구조물을 만들어 칩을 이동 배열하는 Stamp, 정전기력(Electrostatic force) 또는 전자기력(Electromagnetic force) 구조물을 이용한 칩을 이동 배열하는 방법, 소정의 균일한 점성(Viscosity)을 갖는 유체와 전자기력 구조물을 결합하여 칩을 이동 배열하는 Self-assembly, 레이저 광원과 폭발성 접착 물질을 결합하여 칩을 이동 배열하는 Laser-induced forward transfer)을 사용하여 투광성 기판(80) 위로 접착층(81,81)을 매개로 하여 옮겨질 수 있다. 또한 전극(92,93; 도 11(e) 참조)을 형성한 상태에서 전사하므로, 전사 이전에 칩의 양불 등을 가릴 수 있는 이점을 가진다. 또한, 전사 이전에 전극(92,93; 도 11(e) 참조)의 형성에 이르기까지 칩 공정에 필요한 모든 고온 공정이 이루어지므로 접착층(75)의 재질 선택이 보다 폭이 넓어질 수 있다.
다음으로, 도 39(b)에 도시된 바와 같이, 레이저 어블레이션을 통해 3개의 반도체 발광소자 칩(AA,BB,CC) 각각의 기판(ST)을 제거한다. 도 9(c)에서 지적한 바와 같이, 레이저 어블레이션을 이용함으로써 기판(ST)의 분리 과정에서 접착층(75)의 손상을 막을 수 있다. 이후, 금속결합층(71)을 제거하고, 바람직하게는 도 8(e)에서 지적한 바와 같이, 도핑되지 않은 반도체 영역(23)의 일부 또는 전부를 제거(예: 식각)하고, 제1 반도체 영역(30)에 광추출 효율을 높이기 위한 표면 텍스쳐링(Surface Texturing) 공정을 추가할 수 있다.
다음으로, 도 39(c)에 도시된 바와 같이, 3개의 반도체 발광소자 칩(AA,BB,CC) 측에 접착층(81; 예: OCA, OCR, Polyimide, SU-8, Parylene, Epoxy, Silicone, SiO2, SOG))과 투광성 기판(80; 예: 사파이어, 쿼츠, 유리)을 부착한 후, 임시 기판(74)과 접착층(75)을 제거한다. 임시 기판(74) 측의 접착층(75)을 제거하지 않고 평탄화층으로 활용하는 것도 가능하다. 투광성 기판(80) 측의 접착층(81)은 유기성 또는 무기성을 가지는 투명한 접착제로서 예를 들어, OCA(Optical Clear Adhesive), OCR(Optical Clear Resin), Polyimide, SU-8, Parylene, Epoxy, Silicone, SiO2, SOG과 같은 물질로 이루어질 수 있다. 접착층(81)은 BCB도 가능하며, 광학적으로 신뢰성이 보증된 높은 투광성 접착제이면 무관하다. 접착층(81)은 최종적으로 Interposer(PKG, Module) 제품에 남아 있기 때문에 품질적으로 이슈가 없도록 하기 위해서는 가능한 고온 내열성과 내환경성을 구비한 물질들(OCA, OCR, M2, SiO2, SOG)이 오히려 더 바람직하다.
바람직하게는, 도 39(d)에 도시된 바와 같이, 평탄화층(76)을 형성하고, 3개의 반도체 발광소자 칩(AA,BB,CC) 각각에 제1 전극(92A,92B,92C) 및 제2 전극(93A,93B,93C)을 형성한다. 임시 기판(74) 측의 접착층(75)을 제거하지 않을 경우, 평탄화층 형성 없이 전극부를 노출하여 전극을 형성할 수도 있다. 제1 전극(92A,92B,92C) 및 제2 전극(93A,93B,93C)을, 도 39(a)에서 3개의 반도체 발광소자 칩(AA,BB,CC) 각각에 이미 형성되어 있는 전극(92,93; 도 11(e) 참조)과 구분하기 위해 배선 전극이라 칭할 수 있다. 전극(92,93; 도 11(e) 참조)은 투광성 전극(91; 예: ITO)으로만 이루어질 수도 있고, 반사성이 우수한 금속(예: Ag, Al,Au)으로 된 반사 전극 또는 반사 전극 구조(예: Ti/Ag,Al/Au)일 수도 있고, 단순히 오믹 금속/배리어 금속/본딩 금속(예: Cr/Ni/Au, Ti/Ni/Au)으로 이루어질 수도 있으며, 이를 조합한 형태일 수 있다. 따라서, 전극(92,93; 도 11(e) 참조)은 도 1 내지 도 38에서 반도체 발광소자 칩에 적용된 다양한 형태의 전극 물질, 전극 구조 및 전극 배치를 포괄하는 개념으로 이해되어야 한다. 평탄화층 내지 단차 축소층(76)은 도 21에 제시된 것과 같은 액상의 절연층(5; 예: OCA, OCR, Polyimide, SU-8, Parylene, Epoxy, Silicone, BCB, Acrylate, SOG와 같은 열경화성 플라스틱)으로 이루어질 수도 있고, 단순히, 도 38에 제시된 것과 같은 패시베이션층 또는 비도전성 반사막(94A)으로 이루어질 수도 있으며, 이들의 조합으로 이루어질 수도 있다. 도 37(b)에 도시된 것과 같이, 3개의 반도체 발광소자 칩(AA,BB,CC)이 마련되지 않은 영역의 접착층(81)을 제거하여 투광성 기판(80)을 노출시킬 수 있다. 도시된 바와 같이, 마이크로 엘이디의 배선 작업을, 마이크로 엘이디를 픽셀에 놓은 상태(놓는 작업에서 마이크로 엘이디의 자세와 위치에 오차가 발생할 수 있음)에서 스크린 프린팅과 같은 작업으로 행하는 것이 아니라, 웨이퍼 레벨, 즉 투광성 기판(80)에 다수의 반도체 발광소자 칩(AA,BB,CC)을 고정한 상태에서 스퍼터링과 같은 증착 작업을 통해 배선 작업을 행함으로써, 배선 작업의 정확도를 높일 수 있게 된다. 이렇게 배선된 다수의 반도체 발광소자 칩(AA,BB,CC)을 그대로 외부 전원 공급부(98; 도 25 참조)로 전사할 수 있게 된다. 도 39에서 다수의 반도체 발광소자 칩(AA,BB,CC)에서 3개만이 도시되어 있지만, 이는 예시로 이해되어야 한다.
마지막으로, 도 39(e)에 도시된 바와 같이, 도 28에 도시된 것과 같은 배치로 전극 포스트(92PC,93PA)를 형성하고, 전극 포스트(92PC,93PA)를 봉지제(99)로 지지한다. 전극 포스트(92PC,93PA)는 외부 전원 공급부(98; 도 25 참조)와 접합한다는 의미에서 본딩 패드라 칭할 수 있다.
도 40 및 도 41은 본 개시에 따른 반도체 발광소자를 제조하는 또 다른 방법을 설명하는 도면으로서, 도 39와 달리, 도 40(a)에 도시된 바와 같이, 3개의 반도체 발광소자 칩(AA,BB,CC) 각각이 투광성 전극(91; 예: ITO)만을 구비한 형태로 준비된다.
다음으로, 도 40(b)에서 도 41(a)에 이르기까지, 도 39(b)에서 도 39(d)에 이르기까지와 동일한 공정이 행해지고, 도 41(b)에 도시된 바와 같이, n형 반도체 영역을 노출하는 메사 공정(도 11(b) 참조)을 행한 다음, 도 39에서 설명한 전극(92,93; 도 11(e) 참조)과 패시베이션층(94A)을 형성한다. 전극(92,93; 도 11(e) 참조)과 패시베이션층(94A)의 형성 순서를 바뀔 수 있음은 물론이다.
다음으로, 도 41(c)에 도시된 것과 같이, 배선 전극으로서 제1 전극(92A,92B,92C) 및 제2 전극(93A,93B,93C)을 형성한다. 필요에 따라, 평탄화층 내지 단차 축소층(76)을 먼저 형성하고, 제1 전극(92A,92B,92C) 및 제2 전극(93A,93B,93C)을 형성한다.
마지막으로, 도 41(d)에 도시된 바와 같이, 도 39(e)에서와 마찬가지로, 본딩 패드로서 전극 포스트(92PC,93PA)를 형성하고, 전극 포스트(92PC,93PA)를 봉지제(99)로 지지한다.
도 39에 제시된 제조 방법과 비교하면, 도 40 및 도 41에 제시된 제조 방법은 명확히 특징과 이점을 갖는다. 우선 특징으로는 전기 및 광학적으로 양품인 상대적으로 큰 칩만을 고속 전사하여, 접착층(75)이 구비된 임시 기판(74)에 부착하는 공정과 3개의 반도체 발광소자 칩(AA,BB,CC) 각각의 기판(ST)을 제거하는 레이저 어블레이션 공정을 거친 후(도 41(a)), 웨이퍼 레벨의 기판(예: 원형 또는 사각형 사파이어 Interposer) 상에서 포토리쏘그라피(Photolithography) 공정을 포함한 반도체 칩 패브리케이션(Chip Fabrication) 공정을 통한 3개의 반도체 발광소자 칩 사이즈 크기 조절 자유도와 칩의 정확한 위치가 고정된 설계(예; 포토리쏘그라피 마스크 상의 칩의 위치와 동일)로 제조할 수 있다. 또한, 이점으로는 리던단시(Redundancy) 개념을 도입하여 수율 개선을 할 수 있다. 동일 색을 발광하는 발광소자의 잉여의 칩을 추가로 전사하지 않고, 미도시되었지만 도 41(a) 단계에서 3개의 반도체 발광소자 칩을 각각 2개 이상으로 식각 분리해서 동일 색 및/또는 3개의 반도체 발광소자 칩 간의 직렬, 병렬, 직병렬 연결을 쉽게 할 수 있다.
도 42는 본 개시에 따른 반도체 발광소자를 제조하는 또 다른 방법을 설명하는 도면으로서, 3개의 반도체 발광소자 칩(AA,BB,CC)을 외부 전원 공급부(98)에 부착한 상태에서, 각각의 기판(ST)을 제거하는 방법이 예시되어 있다. 외부 전원 공급부(98)는 비아홀에 도전부(CV)를 형성된 형태를 가지며, 기판(ST)과 동일 또는 유사한 물질(예: 사파이어)로 형성될 수 있다. 이러한 형태의 외부 전원 공급부(98)가 미국 공개특허공보 제2017-0317230호에 제시되어 있다. 접착층(81)으로 ACF(Anisotropic Conductive Film)을 이용될 수 있으며, 솔더는 이용하는 것도 가능하다. 본 예시에서의 외부 전원 공급부(98) 또한 하나의 기판(ST)로 볼 수 있다.
도 43은 본 개시에 따른 반도체 발광소자의 적용의 일 예를 나타내는 도면으로서, 하나의 픽셀(대략 400㎛x400㎛의 크기를 가짐)에 3개의 반도체 발광소자(E,F,G)가 수용되어 있는 상태를 도시한다. 도 28에 도시된 반도체 발광소자와 달리 개의 반도체 발광소자 칩(AA,BB,CC)이 하나의 투광성 기판을 사용하지 않고, 각각의 투광성 기판(80)을 사용한다는 점에서 차이를 가진다. 3개의 반도체 발광소자(E,F,G) 각각은 투광성 기판을 절단할 수 있는 최소의 크기(현재 100㎛ x 200㎛이지만, 향후 50㎛ x 100㎛ 가능 예상)를 가질 수 있으며(두께는 100㎛ 이하), 3개의 반도체 발광소자 칩(AA,BB,CC) 각각은 투광성 기판을 절단할 수 있는 최소의 크기보다 작은 크기(microLED 정도의 한 변이 50㎛ 이하의 크기)를 가짐으로써, 투광성 기판이 가지는 크기의 한계를 극복할 수 있다. 실제 발광소자 칩은 microLED 크기를 가지지만, 투광성 기판 및 접합 전극(92PC, 93PC)의 크기와 공정은 MiniLED와 동일하게 손쉽게 microLED 디스플레이 제품을 구현할 수 있게 된다. 이러한 구성을 통해, 3개의 반도체 발광소자(E,F,G) 간의 색간섭(Cross-talk) 효과를 감소시키는 이점은 가진다. 또한, 미도시되었지만 공지된 발광소자 CSP 공정을 적용하여 3개의 반도체 발광소자(E,F,G)를 한 묶음으로 하나의 픽셀을 형성할 수 있다. 이때 투광성 기판(80)이 전기절연성이기 때문에 칩 간의 접촉이 된 배열이거나 칩 간의 소정의 거리(Spacing)를 유지한 상태에서 백색 또는 흑색 수지물(White or Black Polymer: EMC, SMC, Black Matrix)로 채워서 묶인 상태의 한 픽셀도 가능하며, 이 경우는 칩 간의 채워진 백색 또는 흑색 수지물의 높이는 적어도 투광성 기판(80) 두께로 한다.
3개의 반도체 발광소자(E,F,G) 중의 적어도 하나가 도 24 및 도 35에 제시된 형태가 되도록 구성함으로써, p-side up 플립칩을 사용하는 한편, 제1 전극 포스트(92PC) 및 제2 전극 포스트(93PC)를 이용함으로써, 즉 면적이 큰 본딩 패드를 이용함으로써, 접합력도 개선할 수 있게 된다. 투광성 기판(80)으로 성장 기판이 그대로 이용되는 경우에 접착층(81)은 생략된다.
또한, 3개의 반도체 발광소자(E,F,G) 중의 적어도 하나가 도 27에 제시된 형태가 되도록 구성하고, 반도체 발광소자 칩(AA,BB)을 서로 직렬 또는 병렬로 연결함으로써(이는 제1 전극(92A,93A)과 제2 전극(92B,93B)을 직렬 또는 병렬로 연결함으로써 가능하다), 반도체 발광소자 칩(AA,BB) 중 하나가 고장이 나더라도 디스플레이에 대한 어떠한 수리 없이 사용하는 것이 가능해진다. 마찬가지로, 투광성 기판(80)으로 성장 기판이 그대로 이용되는 경우에 접착층(81)은 생략된다.
또한, 3개의 반도체 발광소자(E,F,G) 중의 적어도 하나가 도 31에 제시된 형태가 되도록 구성함으로써, 픽셀 하부의 전기 배선 내지는 디스플레이 전체의 전기 배선(소스 라인과 데이타 라인이 배치 구조)의 디자인에 여유를 줄 수 있게 된다. 박막 트랜지스터(82) 이외에 제너 다이다이오 같은 비발광 소자를 구비할 수 있음은 물론이다. 마찬가지로, 투광성 기판(80)으로 성장 기판이 그대로 이용되는 경우에 접착층(81)은 생략된다.
또한, 리던단시(Redundancy) 개념을 도입하여 수율 개선을 할 수 있다. 동일 색을 발광하는 발광소자의 잉여의 칩을 추가로 전사하지 않고, 미도시되었지만 3개의 반도체 발광소자(E, F, G)를 각각 2개 이상의 발광소자 칩(AA, BB, CC)으로 식각 분리해서 동일 색 및/또는 3개의 반도체 발광소자 칩 간의 직렬, 병렬, 직병렬 연결을 쉽게 할 수 있다.
도 44 및 도 45는 본 개시에 따른 반도체 발광소자의 적용의 또 다른 예를 나타내는 도면으로서, 먼저, 도 44(a)에 도시된 바와 같이, 기판(ST)에 반도체 영역(30,40,50)을 구비한다. 다음으로, 도 44(b)에 도시된 바와 같이, 마이크로 엘이디에 적용될 수 있는 크기의 메사 형태로 발광부(M)를 남기고 반도체 영역(30,40,50)을 식각한다. 이때, n형 반도체 영역(30)을 남겨둔다. 이어서 오믹 전극으로서 제1 전극(92)과 제2 전극(93)을 형성한다. 다음으로, 도 44(c)에 도시된 바와 같이, 평탄화층 내지 단차 축소층(76)을 형성한다. 다음으로, 도 44(d)에 도시된 바와 같이, 배선 전극 및/또는 본딩 패드로서, 제1 전극(92B)과 제2 전극(93B)를 형성하여 반도체 발광소자 칩(AA)을 준비한다. 다음으로, 도 45(a)에 도시된 바와 같이, 도 42에 제시된 것과 마찬가지로 반도체 발광소자 칩(AA)을 접착층(81; 예: ACF)을 구비하는 외부 전원 공급부(98)에 결합하고, 기판(ST)을 제거한다. 본 예시에서의 외부 전원 공급부(98) 또한 하나의 기판(ST)로 볼 수 있다. 다음으로, 도 45(b)에 도시된 바와 같이, n형 반도체 영역(30)에 발광 영역(L)을 제외하고 블랙 매트릭스 물질(BM)을 형성하는 것이 바람직하다. 블랙 매트릭스 물질(BM)은 보호층으로도 기능하며, 따라서 블랙 매트릭스 물질(BM) 이외에 보호층으로 기능할 수 있는, 유전체층(SiO2), 화이트 실리콘과 같은 물질을 사용할 수 있음은 물론이다. 도 35에서 언급된 바와 같이, n형 반도체 영역(30)에는 기판(ST)의 제거 후에 표면 텍스쳐링(Surface Texuring)을 통해 거친 표면(s)이 형성될 수 있음은 물론이다. 마지막으로, 도 45(c)에 도시된 바와 같이, 도 43에 제시된 것과 같은 형태로 반도체 발광소자(E,F,G)를 하나의 픽셀에 배치한다. 이러한 구성을 통해, 도 43에 제시된 구조가 가지는 이점을 그대로 누릴 수 있게 된다, 나아가 도 43에 제시된 구조의 경우에, 반도체 발광소자 칩(AA,BB,CC) 각각이 투광성 기판(80)을 사용하므로, 이들을 통한 색간섭(Cross-talk)이 있을 수 있지만, 도 45에 제시된 구조의 경우에, 이러한 색간섭(Cross-talk) 효과를 감소시킬 수 있는 이점을 가진다.
도 46은 본 개시에 따라 반도체 발광소자 칩 및 반도체 발광소자를 전사하는 방법의 일 예를 나타내는 도면으로서, 전사 수용 기판(98P)에 반도체 발광소자 칩(AA,BB,CC)을 전사하는 것을 예시한다. 도 46에 전사 수용 기판(98P)으로서 배선 기판이 예시되어 있지만, 도 28에 제시된 투광성 기판(80), 도 31에 제시된 투광성 기판(80), 도 34에 제시된 투광성 기판(80)이 사용될 수 있음은 물론이다.
도 46(a)에 도시된 바와 같이, 먼저, 소팅된 반도체 발광소자 칩(AA)을, 레이저 반응 물질(81L)을 구비한 캐리어(80C)에 부착한 형태로 준비한다. 레이저 반응 물질(81L)은 반도체 발광소자 칩(AA)을 캐리어(80C)에 고정하는 한편, 레이저(LS)가 조사되면, 반도체 발광소자 칩(AA)을 캐리어(80C)로부터 탈착시키는 물질로 이루어진다. 레이저 반응 물질(81L)은 광학적 에너지를 가진 레이저를 흡수하여 순간적으로 열에너지로 변환하여 흡수 물질의 융점이상의 고온까지 상승하여 흡수 물질 잔류물과 함께 반도체 발광소자 칩(AA)이 탈착되는 어블레이션 공정(Ablation Process)과 레이저 조사 시에 흡수 물질이 레이저와 열화학 분해반응을 일으키는데 열팽창(Thermal Expansion) 또는 기상 폭발(Gas Explosion)을 통한 기계적 팽창력을 발휘해서 흡수 물질에 부착되어 있는 반도체 발광소자 칩(AA)이 탈착되는 블리스터링 공정(Blstering Process)으로 구분할 수 있다. 레이저 반응 물질(81L)은 어블레이션 공정(Ablation Process)과 블리스터링 공정(Blstering Process)이 가능한 물질이라면 제한을 두지 않는다. 더 나아가서는 상기 두 공정을 결합한 물질 조합으로도 가능하다. 먼저, 어블레이션 공정(Ablation Process)의 경우는 캐리어(80C)에 직접 성막 형성되는 물질로는 GaN 포함한 단결정 3-5족 질화물 반도체, ZnO 포함한 단결정 2-6족 산화물 반도체, ITO 포함한 투명한 다결정 전도성 산화물, TiN 포함한 다결정 전도성 질화물, SiO2, SiNx을 포함한 비정질 유전체가 가능하고, 이들의 다층 구조로 사용하는 것이 바람직하다. 다음으로는 블리스터링 공정(Blstering Process)의 경우는 캐리어(80C)에 폴리이미드(PI)를 포함한 필름(Film), 광분해 유기물(Photo-decomposition Polymer)인 트리아젠 폴리머(Triazene Polymer) 층, 특정 금속 박막(Ti, Au, Pt, Cr, Al, Ag, Cu) 층이 가능하다. 상기 두 공정, 어블레이션과 블리스터링 공정 물질을 결합한 조합으로는 다양하게 구조(일 예로, InGaN/PI Film, ITO/PI Film, ZnO/PI Film, 트리아젠 폴리머 층/PI Film)를 가질 수 있지만, 소팅된 반도체 발광소자 칩(AA)을 전사 수용 기판(98P) 또는 도 47에 제시된 접착층(81IP)을 구비하는 전사 수용 기판(98IP) 상부로 전사시킬 때, 반도체 발광소자 칩(AA)의 특성과 수율, 및/또는 공정 단순화에 유리한 구조를 선택하는 것이 바람직하다. 캐리어(80C)는 기본적으로 투광성 물질이면 무기물 또는 유기물 등에 제한을 두지 않는다. 캐리어(80C)로 사용 가능한 무기물은 Glass, Sapphire, Quartz 등이고, 유기물로는 PDMS 포함한 Silicone 물질계가 대표적인 예이다.
다음으로, 마스크(MS)가 구비된 전사 수용 기판(98P)으로, 캐리어(80C)를 이동시킨다. 마스크(MS)는 반도체 발광소자 칩(AA)과 접합하는 전사 수용 기판(98P)의 패드(Q,Q; 예: SAC T6, ESP)가 개방된 형태를 가지며, 캐리어(80C)로부터 탈착되는 반도체 발광소자 칩(AA)이 레이저(LS)의 조사에 의해 탈착되어 전사 수용 기판(98P)으로 전사되는 과정에서 자세와 위치에 발생하는 오차를 줄일 수 있도록 설정된 공차를 가지고 반도체 발광소자 칩(AA)의 크기에 맞추어 형성된 홀(MH)을 구비한다. 마스크(MS)는 일반적으로 알려진 스텐실 쉐도우 마스크(Stencil Shadow Mask)와 동일 방식으로 제작할 수 있다. 특히 초정밀 가공이 가능한 인바(Invar) 금속 물질을 사용하는 것이 바람직하지만, 물질 및/또는 제작 공정에 제한을 두지는 않는다. 특히 인바(Invar) 금속 물질 대신 MiniLED 또는 microLED 크기와 유사한 미세 가공 홀(Via-hole)이 가능한 세라믹, Sapphire, Glass 물질도 가능하다.
다음으로, 탈착될 반도체 발광소자 칩(AA)이 홀(MH)과 정렬된 상태에서 레이저(LS)를 조사하여, 반도체 발광소자 칩(AA)을 캐리어(80C)로부터 전사 수용 기판(98P)으로 전사한다. 한편, 도 24에 제시된 것과 같은 형태의 반도체 발광소자 칩(AA)을 이용하는 경우에, 레이저가 조사되는 측에 투광성 기판(80; 도 24 참조)이 위치하므로, 레이저 조사에 의한 칩의 손상을 방지할 수 있는 이점을 가진다.
다음으로, 도 46(b)에 도시된 바와 같이, 반도체 발광소자 칩(BB)에 대해 동일한 전사 작업을 행한다.
다음으로 도 46(c)에 도시된 바와 같이, 반도체 발광소자 칩(CC)에 대해 동일한 전사 작업을 행한다.
전사 수용 기판(98P)에 서로 다른 발광을 하는 복수의 반도체 발광소자 칩(AA,BB,CC)을 반복적으로 서로 다른 위치에 전사를 하는 경우에, 전사 작업에 장시간이 요구되는데, 예를 들어, 종래의 Pick & Place 공정을 이용하여 직접 전사를 한다면, 전사 수용 기판(98P)이 수만~수십만개의 픽셀을 가지므로, 수만~수십만개*3 만큼의 작업이 필요하고, 많은 수의 Pick & Place 공정 장비와 장시간이 소요될 것이다. 본 개시에 의하면, 소팅의 과정에서는 종래이 소터(Sorter)를 이용하지만, 전사의 과정에서 고속 전사가 가능한 레이저를 이용한다. 즉, 다이 본더(?), 소터(?)를 이용하여 반도체 발광소자 칩(AA,BB,CC)를 캐리어(98C)로 소팅한 다음, 레이저(LS)를 이용하여 고속으로 반도체 발광소자 칩(AA,BB,CC)을 전사 수용 기판(98P)으로 전사하는 기술을 제시한다. 나아가 레이저(LS) 조사에 의해 발생할 수 있는 반도체 발광소자 칩(AA,BB,CC)의 위치와 자세의 오차를 방지하기 위하여, 마스크(MS)를 도입하였다. 종래의 Pick & Place 장비를 사용하면 평균 25-200K UPH(Unit Per Hour) 수준이고, 다소 차이는 있겠지만 레이저 조사 방법을 사용하면 100M UPH 이상으로 가능하다.
이러한 전사가 반도체 발광소자 칩(AA,BB,CC) 이외에도 본 개시에 제시된 반도체 발광소자(반도체 발광소자 칩을 포함하는 형태)의 전사로 확장될 수 있음은 물론이다.
도 47은 본 개시에 따라 반도체 발광소자 칩 및 반도체 발광소자를 전사하는 방법의 또 다른 예를 나타내는 도면으로서, 전사 수용 기판(98P) 대신에 접착층(81IP)을 구비하는 전사 수용 기판(98IP)이 이용된 것을 제외하면, 도 47(a) 내지 도 47(C)의 과정이 도 46(a) 내지 도 46(c)의 과정과 동일하다. 전사 수용 기판(98IP)은 예를 들어, 도 37에 제시된 투광성 기판(80)의 형태나 도 42에 제시된 외부 전원 공급부(98)의 형태를 가질 수 있다. 필요에 따라, 도 47(c)에 도시된 바와 같이, 마스크(MS)를 제거하는 과정이 추가될 수 있다. 접착층은(81IP)은 기본적으로 끈적이는(Sticky) 물성을 포함하고 있으며 대표적인 예가 PDMS 포함한 Silicone계 물질이고, 또한 사용 목적에 따라 도 46에서 언급된 레이저 반응 물질(81L), 또는 외부에서 가한 열에 의해 끈적임 물성을 읽어버림과 동시에 급격하게 팽창하는 발포성 물질을 포함하고 있을 수 있다. 외부 전원 공급부(98)의 경우에 ACF(Anisotropic Conductive Film)가 이용될 수 있다. 도 46에서처럼 스텐실 쉐도우 마스크(Stencil Shadow Mask) 개념을 적용할 수도 있고, 또 다른 방법으로는 일반적인 포토리쏘그라피 공정과 PR 물질을 활용하여 패터닝하여 사용할 수도 있다. 이렇게 전사 수용 기판(98IP)으로 전사된 반도체 발광소자 칩(AA,BB,CC)은 그 자체로 사용되거나(외부 전원 공급부(98)의 경우), 픽셀에 직접 전사되거나, 다른 캐리어로 전사되거나, 인터포저로 전사될 수 있다. 용도에 따라 반도체 발광소자 칩(AA,BB,CC)이 전극이 향하는 방향이 달라질 수 있음은 물론이다. 도 47(e)에 도시된 바와 같이, 다른 곳으로 전사되는 경우에 도 47(d)에 도시된 과정을 생략함으로써, 재전사의 과정에서 반도체 발광소자 칩(AA,BB,CC)의 위치가 흐트러지는 것을 방지할 수 있는 이점을 또한 가질 수 있다.
도 39 및 도 41로 돌아가서, 접착층(81)으로 BCB와 같은 유기 접착제를 사용하는 경우에, BCB는 적색을 발광하는 칩에 최적화되어 있지만, 자외선, 청색 및 녹색을 발광하는 칩에 대해서는 열화, 변색 등의 염려가 있으므로, 무기 접착층의 사용을 검토해야 한다. 웨이퍼 본딩의 관점에서, BCB와 같은 유기 접착제를 이용하는 웨이퍼 본딩을 Adhesive Bonding 이라 하고, Si, SiO2와 같은 물질을 이용하여 중간의 다른 물질의 개재 없이 행하는 웨이퍼 본딩을 Direct Wafer Bonding(DWB) 이라 할 수 있다. DWB를 적용하기 위해서 본딩에 참여하는 양쪽 표면이 깨끗하고(clean), 평평하고(flat), 매끈해야(smooth) 한다( https://en.wikipedia.org/wiki/Direct_bonding 참조). 한편 SiO2-SiO2 Direct Wafer Bonding(DWB)에 대한 상세는 논문(Oxide-Oxide Thermocompression Direct Bonding Technologies with Capillary Self-Assembly for Multichip-to-Wafer Heterogeneous 3D System Integration; Micromachines. 2016 Oct 10;7(10))에 잘 기술되어 있다.
도 48은 DWB를 웨이퍼 레벨에서 반도체 발광소자에 적용할 때의 문제점을 설명하는 도면으로서, 도 48(a)에 도시된 바와 같이, 이종 물질로 된 성장 기판(10)과 여기에 성장된 반도체 영역(30,40,50)으로 이루어진 웨이퍼는 이들 간의 격자 상수와 열팽창 계수의 차이로 인해 상온에서 휘어진 형태를 가지는 것이 일반적이다. 예를 들어, GaAs 기판을 이용한 적색 발광 웨이퍼의 경우에 Center Bow가 150~250㎛ 정도에 이르며, 사파이어 기판을 이용하는 청색 발광 웨이퍼의 경우에 Centor Bow가 30~100㎛ 정도에 이른다. 도 48(b)에 도시된 바와 같이, 반도체 영역(30,40,50) 위에 SiO2(61)를 형성하고, 또한 투광성 기판(80)에 SiO2(89)를 형성하여, 이들을 DWB 법을 이용하여 본딩하면, 도 48(c)에 도시된 바와 같이, 웨이퍼가 휘어져 있으므로, 웨이퍼의 가장자리를 따라 본딩이 제대로 되지 않은 영역(R)이 발생하는 문제가 생긴다.
도 49는 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면으로서, 도 49(a) 및 도 49(b)의 과정을 도 40(a) 및 도 40(b)와 동일하게 행한 다음, 도 49(c)에 도시된 바와 같이, 기판(ST)을 제거한 이후에, 바람직하게는 n형 반도체 영역(30)의 두께를 감소시킨 다음에, n형 반도체 영역(30)에 SiO2로 된 접착층(81a)을 형성(예: PECVD법)한다. SOG를 이용하는 것도 가능하며, PEVCD법으로 증착된 SiO2 위에 SOG를 도포하는 것도 가능하다. SOG는 스틱키(sticky) 하므로, 초기 접합에 이점을 가질 수 있다. 도 49(c)에서 접착층(81a)이 반도체 영역 상부에만 형성되어 있지만, 접착층(75) 위에도 형성될 수 있음은 물론이다. 다음으로, 도 49(d)에 도시된 바와 같이, 투광성 기판(80)에도 SiO2로 된 접착층(81b)을 준비한다. 다음으로, 바람직하게는 플라즈마 표면 처리를 거친 다음, 물(H2O)을 사용하여 DWB를 행한다(도 49(e) 참조). 접착층(81a)과 접착층(81b)이 접착층(80)를 이룬다. 이후의 공정은 도 40(d) 및 도 41에 제시된 것과 동일하다. 이하, 설명의 편의를 위해, 도 40(a) 및 도 49(a)에 제시된 반도체 발광소자 칩(AA,BB,CC)을, 도 36(a)에서와 같이 전극이 형성된 반도체 발광소자 칩(AA,BB,CC)과 구분하기 위하여 반도체 발광소자 다이(Die)라 칭한다. 반도체 발광소자 다이는 성장 기판(10) 또는 투광성 기판(80)에 반도체 영역(30,40,50)을 구비하는 것으로 족하고, 반드시 투광성 전극(91) 및/또는 접착층(81a)을 구비해야 하는 것은 아니다. 이러한 구성을 통해, 접착층(80)이 무기 접착제로 된 반도체 발광소자 칩 내지 반도체 발광소자를 구현할 수 있게 된다. 추가적으로 접착층(91a)에 강한 자성을 갖는 금속 물질인 니켈(Ni), 코발트(Co), 철(Fe)과 같은 강자성 금속층(미도시)을 추가로 구비할 수 있으며, 전사의 과정에서 자기력 또는/ 및 전자기력(Magnetic or/and Electromagnetic Force)을 이용하는 경우에 필요하다. 이러한 구성을 통해, 즉 웨이퍼 레벨이 아닌, 반도체 발광소자 다이 레벨에서 전사를 행하여 투광성 기판(80)에 반도체 발광소자 칩을 구현함으로써, 도 48에 지적한 웨이퍼 레벨에서 무기 접착제를 구비하는 반도체 발광소자 칩 내지 반도체 발광소자를 제조할 때, 기판의 휨으로부터 기인하는 문제점을 해소할 수 있게 된다. 한편, 도 41(a')에 제시된 것과 같이, 반도체 발광소자 칩(AA,BB,CC) 각각이 복수 개로 나누어지도록 식각함으로써, 반도체 발광소자 칩(AA,BB,CC)의 전사 횟수를 줄일 수 있음은 물론이며, 아주 작은 사이즈의 칩이 요구되는 경우에, 전사방식에 제약이 있을 수 있으나, 이러한 방식을 채용함으로써, 아주 작은 사이즈의 칩이 요구되는 경우에도 전사방식에 제약 없이 전사를 행할 수 있게 된다.
도 50은 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면으로서, 도 50(a)에 도시된 바와 같이, 투광성 전극(91)에 SiO2로 된 접착층(75a)이 형성되어 있으며, 도 50(b)에 도시된 바와 같이, 임시 기판(74)에도 SiO2로 된 접착층(75b)이 형성되어 있어서, 이들이 DWB 법을 통해 결합하여 접착층(75)을 이룬다. 한편, 임시 기판(74)을 레이저 어블레이션을 통해 제거하기 위해서 접착층(75b)과 임시 기판(74) 사이에 도 8에 제시된 것과 같은 희생층(72)과 보호층(71)이 더 구비될 수 있다. 보호층(71)은 반드시 구비되어야 하는 것은 아니며, 금속결합층(71; 도 8 참조)과 동일한 물질로 이루어질 수 있지만, 접착 기능을 하는 것이 아니라, 레이저 어블레이션에서 보호층으로 기능한다. 도 50(c)에 도시된 바와 같이, 도 49(d)와 도 49(e)의 과정을 거친 다음, 레이저 어블레이션을 이용하여 임시 기판(74)을 제거한다. 이후의 과정은 동일하다. 이러한 구성을 통해, 유기 접착제의 사용이 없는 미니 엘이디 또는 마이크로 엘이디의 제조가 가능해진다. 이후의 공정은 도 49(e) 이후의 공정과 동일하다.
도 51 및 도 52는 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면으로서, 도 51(a)에 도시된 바와 같이, 도 8(a)와 마찬가지로, 성장 기판(10) 위에 반도체 영역(20,30,40,50)을 형성한다. 다음으로, 도 51(b)에 도시된 바와 같이, 제2 반도체 영역(50: P형 반도체 영역)에 접착층(71a)을 형성한다. 다음으로, 도 51(c)에 도시된 바와 같이, 제1 투광성 기판(70)에 희생층(72), 금속결합층 내지 보호층(71) 및 접착층(71b)을 형성한다. 도 8에 제시된 반도체 발광소자의 제조 방법과 유사하지만, 금속결합층(71; 도 8 참조)을 통한 금속 결합을 이용하는 것이 이외에, 접착제를 매개로 하는 Adhesive Bonding을 이용할 수 있다. 제1 투광성 기판(70)을 제거하는 후속 공정에서 레이저 어블레이션을 이용하지 않는 경우에, 희생층(72)과 보호층(71)이 생략될 수 있음은 물론이며, 공정의 안정성을 위해, 제2 반도체 영역(50: P형 반도체 영역)에 도 8(b)에서와 마찬가지로, 보호층(60)이 구비될 수 있다. 제1 투광성 기판(70)이 LLO를 이용하여 분리될 때는 희생층(72)과 접착층(71b)이 필요한데, 접착층(71b)은 금속결합층(71; 도 8 참조)만으로 이루어지거나 보호층(71)과 유기성 접착제로 이루어질 수 있다. 제1 투광성 기판(70)이 CLO를 이용하여 분리될 때는 LLO용 희생층(72)은 필요하지 않다.
다음으로, 도 51(d)에 도시된 바와 같이, 접착층(71a)과 접착층(71b)이 adhesive bonding되어 접착층(71c)을 이룬다. 즉, 도 48에 제시된 것과 달리, DWB 법을 이용하는 것이 아니라, 주로 점성을 가지는 또는 액상으로 된 접착제(예: BCB)나 금속 겹합을 이용함으로써, 도 48(c)에 지적된 문제점을 야기하지 않고, 제1 투광성 기판(70) 측과 제2 반도체 영역(50: P형 반도체 영역) 측을 접합한다. 다음으로, 도 51(e)에 도시된 것과 같이, 성장 기판(10)을 제거한다. GaAs 기판의 경우에, 화학적 식각 용액을 이용한 CLO(Chemical Lift Off)를 이용하고, 사파이어 기판의 경우에 레이저 빔 에너지를 이용한 LLO(Laser Lift Off)를 이용할 수 있다. 한편 성장 기판(10)의 제거를 통해, 서로 격자 상수 및 열팽창 계수가 다른 성장 기판(10)과 반도체 영역(30,40,50)이 붙어 있으므로 해서 발생했던 휨이 완화할 수 있게 되며, 접착층(71c)이 휨의 완화를 일부 수용할 수 있다. 다음으로, 도 52(a)에 도시된 바와 같이, 제1 반도체 영역(30: N형 반도체 영역) 측에 SiO2로 된 접착층(81a)을 형성하고, 제2 투광성 기판(80) 측에 SiO2로 된 접착층(81b)을 형성한다. 다음으로, 도 52(b)에 도시된 바와 같이, 접착층(81a)과 접착층(81b)을 DWB 법으로 본딩하여, 접착층(81)을 이룬다. 마지막으로, 도 52(c)에 도시된 바와 같이, 제1 투광성 기판(70)을 레이저 어블레이션을 통해 제거한다. 전술한 바와 같이, CLO를 이용하는 경우에 희생층(72)과 금속결합층(71)은 생략될 수 있다. 이후. 도 10에 제시된 과정을 거쳐, 본 개시에 따른 웨이퍼를 완성하고, 이로부터 도 40에 제시된 반도체 발광소자 다이를 만들거나, 도 11에 제시된 과정을 거쳐, 반도체 발광소자 칩을 만들 수 있다. 도 11에 제시된 과정 이전에 제2 반도체 영역(50: P형 반도체 영역)에 투광성 전극(91; 도 40)을 형성할 수 있음은 물론이며, 도 8(a)의 단계에서 투광성 전극(91)을 형성하는 것도 배제하지 않는다.
도 53은 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면으로서, 도 53(a)에 도시된 바와 같이, 제1 반도체 영역(30: N형 반도체 영역) 측과 투광성 기판(80)을 접합함에 있어서, 도 51(c)에 적용된 구조를 그대로 사용한다. 제1 반도체 영역(30; N형 반도체 영역)에 보호층(60) 내지 SiO2로 된 접착층(81a)이 형성되어 있고, 제2 투광성 기판(80) 측에 희생층(72), 보호층(71) 및 SiO2로 된 접착층(81b)이 구비되어 있다. 도 53(b) 및 도 53(c)에 도시된 과정은 도 52(b) 및 50(c)에 도시된 과정과 동일하다. 이러한 구성을 통해, 레이저 어블레이션을 통해 제거할 수 있는 제2 투광성 기판(80)을 가지는 반도체 발광소자 다이, 반도체 발광소자 칩, 반도체 발광소자 패키지가 만들어질 수 있게 된다.
도 54는 본 개시에 따라 반도체 발광소자를 제조하는 방법의 또 다른 일 예를 나타내는 도면으로서, 도 54(a)에는 도 9(b)에 제시된 형태가 다시 제시되어 있다. 다음으로, 도 54(b)에 도시된 바와 같이, 제2 투광성 기판(80)을 연마하여 두께를 30㎛~100㎛로 감소시킨다. 다음으로, 도 54(c)에 도시된 바와 같이, 희생층(72)을 개재한 채로 금속결합층(71)을 통해 제3 투광성 기판(80a: 예: 사파이어 기판)을 제2 투광성 기판(80) 측에 결합한다. 제2 투광성 기판(80)에 금속결합층(71)을 형성할 수 있음은 물론이다. 제3 투광성 기판(80a)은 제2 투광성 기판(80)과 같은 재질로 이루어질 수 있다. 이후, 제3 투광성 기판(80a)으로 제2 투광성 기판(80)을 지지한 상태에서 도 9(c) 부터 도 10(b) 까지의 공정을 진행한 후에, 제3 투광성 기판(80a)을 제2 투광성 기판(80)으로부터 분리한다. 이러한 공정을 통해, 제2 투광성 기판(80)의 두께를 감소시킴으로써, 웨이퍼 상태로부터 반도체 발광소자 다이 또는 반도체 발광소자 칩을 만드는 공정(singulation 공정)에서 다이 또는 칩의 크기를 최소화하는 것이 가능해진다. 즉, 두꺼운 투광성 기판(80)을 가지는 경우에, 웨이퍼를 개별의 다이 또는 칩으로 만드는 일이 쉽지 않지만, 특히 마이크로 엘이디를 만드는 것이 쉽지 않지만, 본 개시에 의하면, 제1 투광성 기판(70)을 구비한 상태에서 제2 투광성 기판(80)의 두께를 감소시키고, 또한 제3 투광성 기판(80a)을 구비한 상태에서 제1 투광성 기판(70)을 제거함으로써, 도 10(b)에 이르는 공정을 안정적으로 수행할 수 있게 된다. 도 52(b)에 제시된 형태 및 도 53(b)에 제시된 형태에도 마찬가지로 적용될 수 있다. 즉, 제1 투광성 기판(70)과의 결합에 금속 결합 물질이거나 유기성 접착제(adhesive bonding)을 사용할 수 있으며, 제2 투광성 기판(80)과의 결합에는 유기성 접착제(adhesive bonding)이거나 DWB을 사용할 수 있고, 제3 투광성 기판(80A)과의 결합에도 Adhesive Bonding, 금속 결합 물질, DWB 등 다양한 본딩을 사용할 수 있으며, 제2 투광성 기판(80)과의 결합에 DWB가 사용되는 경우에, 제1 투광성 기판(70)과의 결합에 Adhesive Bonding이 사용되는 것이 바람직하다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 플립칩인 반도체 발광소자를 제조하는 방법에 있어서, N형을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역, P형을 가지는 제2 반도체 영역이 순차로 형성된 성장 기판을 제공하는 단계; 제2 반도체 영역 측에 제1 투광성 기판을 본딩하는 단계; 성장 기판을 제1 반도체 영역 측으로부터 제거하는 단계; 성장 기판이 제거된 제1 반도체 영역 측에 접착층을 이용하여 제2 투광성 기판을 부착하는 단계; 제1 투광성 기판을 제2 반도체 영역 측으로부터 레이저 어블레이션하는 단계; 제2 반도체 영역과 활성 영역의 일부를 제거하여 제1 반도체 영역의 일부를 노출하는 단계; 그리고, 노출된 제1 반도체 영역과 제2 반도체 영역 각각의 위에 플립칩의 제1 전극과 플립칩의 제2 전극을 형성하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법.
(2) 제1 투광성 기판을 본딩하는 단계에 앞서, 제2 반도체 영역에 보호층을 형성하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법.
(3) 제1 투광성 기판은 희생층을 구비하며, 희생층과 보호층이 금속결합층에 의해 본딩되는 반도체 발광소자를 제조하는 방법.
(4) 제1 투광성 기판을 제거하는 단계 후에, 제1 반도체 영역의 일부를 노출하는 단계에 앞서, 금속결합층과 보호층이 순차로 제거되는 반도체 발광소자를 제조하는 방법.
(5) 금속결합층과 보호층을 순차로 제거하는 단계 이후에, 접착층의 일부를 제2 투광성 기판이 노출되도록 제거하는 반도체 발광소자를 제조하는 방법.
(6) 금속결합층과 보호층을 순차로 제거하는 단계 이후에, 제2 반도체 영역에 투광성 전극을 형성하는 단계를 포함하는 반도체 발광소자를 제조하는 방법.
(7) 제공하는 단계에서, 제1 반도체 영역의 아래에 도핑되지 않은 반도체 영역이 형성되며, 부착하는 단계에 앞서, 도핑되지 않은 반도체 영역을 적어도 일부가 제거되는 반도체 발광소자를 제조하는 방법.
(8) 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체 영역; 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역; 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역; 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 제1 반도체 영역에 위치하며, 제1 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제1 전극; 그리고, 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 다른 제1 반도체 영역에 위치하며, 절연층을 개재하여 제1 반도체 영역과 절연되며, 제2 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제2 전극;을 포함하는 반도체 발광소자.
(9) 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체 영역; 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역; 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역; 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 제1 반도체 영역에 위치하며, 제1 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제1 전극; 그리고, 제2 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제2 전극;을 포함하며, 제1 전극은 비발광 영역인 제2 반도체 영역 위로 이어져 있는 반도체 발광소자.
(10) 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체 영역; 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역; 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역; 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 제1 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제1 전극; 제2 반도체 영역과 전기적으로 연통하고, 플립칩 본딩 패드로 기능하는 제2 전극; 그리고, 제1 반도체 영역의 일부, 활성 영역 및 제2 반도체 영역이 제거되어 노출되는 제1 반도체 영역을 메우며(filling), 제1 전극과 제2 전극의 아래에 놓이는 절연층;을 포함하는 반도체 발광소자.
(11) 추가의 절연층;을 포함하며, 추가의 절연층은 제1 전극과 제2 전극의 아래 영역을 제외한 영역에서 절연층이 제거되어 노출되어 있는 반도체 발광소자.
(12) 반도체 발광소자에 있어서,투광성 기판; 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 구비하는 반도체 발광소자 칩;으로서, 제1 반도체 영역과 전기적으로 연결되는 제1 전극과 제2 반도체 영역과 전기적으로 연결되어 있는 제2 전극을 구비하는 제1 반도체 발광소자 칩; 투광성 기판과 제1 반도체 발광소자 칩의 제1 반도체 영역 측을 결합하는 접착층; 그리고 적어도 제1 반도체 발광소자 칩과 접착층을 덮는 패시베이션층;을 포함하는 반도체 발광소자.
(13) 패시베이션층은 접착층 없이 노출된 투광성 기판 위로 이어져 있는 반도체 발광소자.
(14) 제1 전극과 제2 전극은 패시베이션층 위로 형성되어 접착층 없이 노출된 투광성 기판 위로 이어져 있는 반도체 발광소자.
(15) 투광성 기판 위에 이어진 제1 전극과 제2 전극 각각의 위에서 제1 반도체 발광소자 칩의 높이보다 높게 형성된 제1 전극 포스트;와 제2 전극 포스트;를 포함하는 반도체 발광소자.
(16) 제1 반도체 발광소자 칩을 덮으며, 제1 전극 포스트와 제2 전극 포스트를 지지하는 봉지제;를 포함하는 반도체 발광소자.
(17) 투광성 기판에 구비되며, 제2 반도체 발광소자 칩;을 포함하며, 제2 반도체 발광소자 칩은 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 전기적으로 연결되며 투광성 기판 위로 이어져 있는 제1 전극, 제2 반도체 영역과 전기적으로 연결되며 투광성 기판 위로 이어져 있는 제2 전극, 투광성 기판 위에 이어진 제1 전극과 제2 전극 각각의 위에서 제2 반도체 발광소자 칩의 높이보다 높게 형성된 제1 전극 포스트와 제2 전극 포스트를 구비하며, 제1 반도체 발광소자 칩의 제1 전극 포스트와 제2 반도체 발광소자 칩의 제1 전극 포스트, 그리고 제1 반도체 발광소자 칩의 제2 전극 포스트와 제2 반도체 발광소자 칩의 제2 전극 포스트 중의 하나는 공통 전극으로 일체로 형성되어 있는 반도체 발광소자.
(18) 제1 반도체 발광소자 칩과 제2 반도체 발광소자 칩을 덮으며, 제1 반도체 발광소자 칩의 제1 전극 포스트와 제1 반도체 발광소자 칩의 제2 전극 포스트, 그리고 제2 반도체 발광소자 칩의 제1 전극 포스트와 제2 반도체 발광소자 칩의 제2 전극 포스트를 지지하는 봉지제;를 포함하는 반도체 발광소자.
(19) 패시베이션층이 제1 반도체 발광소자 칩 및 제2 반도체 발광소자 칩를 덮고 있는 반도체 발광소자.
(20) 투광성 기판에 구비되며, 제3 반도체 발광소자 칩;을 포함하며, 제3 반도체 발광소자 칩은 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 전기적으로 연결되며 투광성 기판 위로 이어져 있는 제1 전극, 제2 반도체 영역과 전기적으로 연결되며 투광성 기판 위로 이어져 있는 제2 전극, 투광성 기판 위에 이어진 제1 전극과 제2 전극 각각의 위에서 제3 반도체 발광소자 칩의 높이보다 높게 형성된 제1 전극 포스트와 제2 전극 포스트를 구비하며, 제1 반도체 발광소자 칩의 제1 전극 포스트, 제2 반도체 발광소자 칩의 제1 전극 포스트와 제3 반도체 발광소자 칩의 제1 전극 포스트, 그리고 제1 반도체 발광소자 칩의 제2 전극 포스트, 제2 반도체 발광소자 칩의 제2 전극 포스트와 제3 반도체 발광소자 칩의 제2 전극 포스트 중의 하나는 공통 전극으로 일체로 형성되어 있는 반도체 발광소자.
(21) 제1 반도체 발광소자 칩, 제2 반도체 발광소자 칩과 제3 반도체 발광소자 칩을 덮으며, 제1 반도체 발광소자 칩의 제1 전극 포스트와 제1 반도체 발광소자 칩의 제2 전극 포스트, 제2 반도체 발광소자 칩의 제1 전극 포스트와 제2 반도체 발광소자 칩의 제2 전극 포스트, 그리고 제3 반도체 발광소자 칩의 제1 전극 포스트와 제3 반도체 발광소자 칩의 제2 전극 포스트를 지지하는 봉지제;를 포함하는 반도체 발광소자.
(22) 제1 반도체 발광소자 칩의 제2 반도체 영역, 제2 반도체 발광소자 칩의 제2 반도체 영역 및 제3 반도체 발광소자 칩의 제2 반도체 영역이 각각의 활성 영역을 기준으로 투광성 기판의 반대 측에 구비되는 반도체 발광소자.
(23) 패시베이션층이 제1 반도체 발광소자 칩, 제2 반도체 발광소자 칩 및 제3 반도체 발광소자를 덮고 있는 반도체 발광소자.
(24) 반도체 발광소자에 있어서, 투광성 기판; 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 구비하는 반도체 발광소자 칩;으로서, 제1 반도체 영역과 전기적으로 연결되는 제1 전극과 제2 반도체 영역과 전기적으로 연결되어 있는 제2 전극을 구비하는 제1 반도체 발광소자 칩;으로서 투광성 기판이 광이 방출되는 윈도우인 제1 반도체 발광소자 칩; 그리고, 제1 반도체 발광소자 칩의 발광을 제어하며, 투광성 기판에 증착되는 제1 박막 트랜지스터;를 포함하는 반도체 발광소자.
(25) 제1 전극과 제2 전극은 투광성 기판 위로 이어져 있으며, 투광성 기판 위로 이어진 제1 전극 및 제2 전극 각각의 위에서 제1 반도체 발광소자 칩의 높이보다 높게 형성된 제1 전극 포스트;와 제2 전극 포스트;를 포함하는 반도체 발광소자.
(26) 제1 박막 트랜지스터는 제1 반도체 발광소자 칩의 발광을 제어하기 위한 제1 게이트 전극;을 포함하며, 투광성 기판 위에서 제1 게이트 전극과 전기적으로 연결되어 있으며, 제1 반도체 발광소자 칩의 높이보다 높게 형성된 제1 게이트 전극 포스트;를 포함하는 반도체 발광소자.
(27) 제1 반도체 발광소자 칩을 덮으며, 제1 전극 포스트, 제2 전극 포스트 및 제1 게이트 전극 포스트를 지지하는 봉지제;를 포함하는 반도체 발광소자.
(28) 투광성 기판에 구비되는 제2 반도체 발광소자 칩; 및 제2 반도체 발광소자 칩의 발광을 제어하며 투광성 기판에 증착되는 제2 박막 트랜지스터;를 포함하며, 제2 반도체 발광소자 칩은 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 전기적으로 연결되며 투광성 기판 위로 이어져 있는 제1 전극, 제2 반도체 영역과 전기적으로 연결되며 투광성 기판 위로 이어져 있는 제2 전극, 투광성 기판 위에 이어진 제1 전극과 제2 전극 각각의 위에서 제2 반도체 발광소자 칩의 높이보다 높게 형성된 제1 전극 포스트와 제2 전극 포스트를 구비하고, 제2 박막 트랜지스터는 제2 반도체 발광소자 칩의 발광을 제어하기 위한 제2 게이트 전극;을 포함하며, 투광성 기판 위에서 제2 게이트 전극과 전기적으로 연결되어 있으며, 제2 반도체 발광소자 칩의 높이보다 높게 형성된 제2 게이트 전극 포스트;를 포함하는 반도체 발광소자.
(29) 투광성 기판에 구비되는 제3 반도체 발광소자 칩; 및 제3 반도체 발광소자 칩의 발광을 제어하며 투광성 기판에 증착되는 제3 박막 트랜지스터;를 포함하며, 제3 반도체 발광소자 칩은 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 전기적으로 연결되며 투광성 기판 위로 이어져 있는 제1 전극, 제2 반도체 영역과 전기적으로 연결되며 투광성 기판 위로 이어져 있는 제2 전극, 투광성 기판 위에 이어진 제1 전극과 제2 전극 각각의 위에서 제3 반도체 발광소자 칩의 높이보다 높게 형성된 제1 전극 포스트와 제2 전극 포스트를 구비하고, 제3 박막 트랜지스터는 제3 반도체 발광소자 칩의 발광을 제어하기 위한 제3 게이트 전극;을 포함하며, 투광성 기판 위에서 제3 게이트 전극과 전기적으로 연결되어 있으며, 제3 반도체 발광소자 칩의 높이보다 높게 형성된 제3 게이트 전극 포스트;를 포함하는 반도체 발광소자.
(30) 제1 반도체 발광소자 칩의 제1 전극 포스트, 제2 반도체 발광소자 칩의 제1 전극 포스트와 제3 반도체 발광소자 칩의 제1 전극, 그리고 제1 반도체 발광소자 칩의 제2 전극 포스트, 제2 반도체 발광소자 칩의 제2 전극 포스트와 제3 반도체 발광소자 칩의 제2 전극 포스트 중의 하나는 공통 전극으로 일체로 형성되어 있는 반도체 발광소자.
(31) 제1 반도체 발광소자 칩, 제2 반도체 발광소자 칩과 제3 반도체 발광소자 칩을 덮으며, 제1 반도체 발광소자 칩의 제1 전극 포스트와 제1 반도체 발광소자 칩의 제2 전극 포스트, 제2 반도체 발광소자 칩의 제1 전극 포스트와 제2 반도체 발광소자 칩의 제2 전극 포스트, 제3 반도체 발광소자 칩의 제1 전극 포스트와 제3 반도체 발광소자 칩의 제2 전극 포스트, 그리고 제1 게이트 전극 포스트, 제2 게이트 전극 포스트 및 제3 게이트 전극 포스트를 지지하는 봉지제;를 포함하는 반도체 발광소자.
(32) 제1 반도체 발광소자 칩, 제2 반도체 발광소자 칩 및 제3 반도체 발광소자 칩 각각을 투광성 기판에 결합시키는 투명한 접착층;을 포함하는 반도체 발광소자.
(33) 반도체 발광소자에 있어서, 제1 면과 제1 면에 대향하는 제2 면을 구비하는 투광성 기판; 순차로 성장된, 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 구비하는 반도체 발광소자 칩;으로서, 제1 반도체 영역과 전기적으로 연결되는 제1 전극과 제2 반도체 영역과 전기적으로 연결되어 있는 제2 전극을 구비하는 반도체 발광소자 칩;으로서, 투광성 기판의 제1 면에 형성되며, 투광성 기판의 제2 면이 활성 영역에서 생성된 빛이 방출되는 윈도우인 반도체 발광소자 칩; 그리고, 제1 면과 제2 면 중의 적어도 하나에 구비되는 블랙 매트릭스 물질;을 포함하는 반도체 발광소자.
(34) 제1 전극과 제2 전극은 투광성 기판 위로 이어져 있으며, 투광성 기판 위로 이어진 제1 전극 및 제2 전극 각각의 위에서 반도체 발광소자 칩의 높이보다 높게 형성된 제1 전극 포스트;와 제2 전극 포스트;를 포함하는 반도체 발광소자.
(34) 블랙 매트릭스 물질이 제1 면에 구비되어 있으며, 블랙 매트릭스 물질과, 제1 전극 및 제2 전극 사이에 비도전 반사막;을 포함하는 반도체 발광소자.
(35) 반도체 발광소자를 제조하는 방법에 있어서, 각각이 n형 반도체 영역, p형 제2 반도체 영역, 및 n형 반도체 영역과 p형 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 구비하는 3개의 반도체 발광소자 칩을 준비하는 단계; 그리고, 접착층을 구비하는 투광성 기판에 3개의 반도체 발광소자 칩을 결합하는 단계;로서, 3개의 반도체 발광소자 칩 각각의 n형 반도체 영역이 접착층 측에 위치하도록 결합하는 단계;를 포함하는, 반도체 발광소자를 제조하는 방법.
(36) 3개의 반도체 발광소자 칩 각각은 n형 반도체 영역과 전기적으로 연통하는 제1 전극과 p형 반도체 영역과 전기적으로 연통하는 제2 전극을 구비하며, 결합하는 단계에서, 3개의 반도체 발광소자 칩 각각의 제1 전극과 제2 전극이 활성 영역을 기준으로 n형 반도체 영역의 반대 측에 위치하도록 결합하는, 반도체 발광소자를 제조하는 방법.
(37) 3개의 반도체 발광소자 칩 각각의 n형 반도체 영역, 활성 영역 및 p형 반도체 영역은 성장 기판을 이용하여 순차로 성장되며, 결합하는 단계에서, 3개의 반도체 발광소자 칩 각각의 n형 반도체 영역은 성장 기판이 제거된 상태에서 접착층과 결합되는, 반도체 발광소자를 제조하는 방법.
(38) 3개의 반도체 발광소자 칩 각각의 제1 전극과 제2 전극이 투광성 기판 위로 이어져 있으며, 3개의 반도체 발광소자 칩 각각의 제1 전극과 제2 전극 위에 3개의 반도체 발광소자 칩으로 전원을 공급하도록 복수의 전극 포스트를 형성하는 단계;를 더 포함하는, 반도체 발광소자를 제조하는 방법.
(39) 복수의 전극 포스트 중의 하나는 공통 전극인, 반도체 발광소자를 제조하는 방법.
(40) 투광성 기판은 제1 면과 제1 면에 대항하는 제2면을 구비하며, 제1 면과 제2 면 중의 적어도 하나에 블랙 매트릭스 물질을 형성하는 단계;를 더 포함하는, 반도체 발광소자를 제조하는 방법.
(41) 반도체 발광소자를 제조하는 방법에 있어서, 각각이 n형 반도체 영역, p형 반도체 영역, n형 반도체 영역과 p형 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 그리고 n형 반도체 영역, 활성 영역 및 p형 반도체 영역이 놓이는 투광성 기판을 구비하는 복수의 반도체 발광소자 칩을 준비하는 단계;로서, 복수의 반도체 발광소자 칩 중의 적어도 하나의 반도체 발광소자에서 해당 투광성 기판이 해당 n형 반도체 영역, 해당 활성 영역, 및 해당 p형 반도체 영역이 성장된 이후에 결합되는, 복수의 반도체 발광소자 칩을 준비하는 단계; 제1 기판에 복수의 반도체 발광소자 칩을 결합하는 단계; 그리고, 복수의 반도체 발광소자 칩 각각의 투광성 기판을 레이저 어블레이션으로 제거하는 단계;를 포함하는, 반도체 발광소자를 제조하는 방법. 도 39 내지 도 42에서 3개의 반도체 발광소자 칩을 예시하였으나, 본 개시에 따른 제조 방법은 2개의 이상의 반도체 발광소자 칩을 적용하는 것으로 확장될 수 있으며, 칩이 자체적으로 자외선, 청색, 녹색, 적색을 발광할 수도 있지만, 동일한 파장의 빛을 발광하는 칩에 형광체 또는 퀀텀닷(QD)을 도포한 형태를 이용하는 것도 가능하다.
(42) 투광성 기판이 제거된 측에서 복수의 반도체 발광소자 칩에 제2 기판을 결합하는 단계; 그리고, 제1 기판을 제거하는 단계;를 더 포함하는, 반도체 발광소자를 제조하는 방법.
(43) 제1 기판에 결합하는 단계에서, 복수의 반도체 발광소자 칩 각각의 n형 반도체 영역이 제1 기판 측에 위치하도록 결합하는, 반도체 발광소자를 제조하는 방법.
(44) 복수의 픽셀을 구비하는, 마이크로 엘이디 디스플레이를 제조하는 방법에 있어서, 각각이 n형 반도체 영역, p형 반도체 영역, n형 반도체 영역과 p형 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역, 본딩 패드로 기능하며 n형 반도체 영역과 p형 반도체 영역에 각각 전기적으로 연결되는 제1 전극 및 제2 전극, 그리고 n형 반도체 영역, 활성 영역 및 p형 반도체 영역이 놓이는 기판을 구비하는 복수의 반도체 발광소자를 준비하는 단계; 그리고 복수의 반도체 발광소자를 복수의 픽셀 중의 하나의 픽셀에 놓는 단계;를 포함하는, 마이크로 엘이디 디스플레이를 제조하는 방법.
(45) 기판은 투광성 기판이고, 픽셀에 놓는 단계에서, 제1 전극과 제2 전극이 픽셀 측에 위치하며, 기판은 n형 반도체 영역, 활성 영역 및 p형 반도체 영역을 기준으로 제1 전극과 제2 전극의 반대 측에 위치하는, 마이크로 엘이디 디스플레이를 제조하는 방법.
(46) 제1 전극과 제2 전극이 n형 반도체 영역, 활성 영역 및 p형 반도체 영역이 형성되지 않은 기판 위에 구비되는, 마이크로 엘이디 디스플레이를 제조하는 방법.
(47) 복수의 반도체 발광소자 중 적어도 하나의 반도체 발광소자는 해당 기판 위에 두 개의 발광부를 구비하는, 마이크로 엘이디 디스플레이를 제조하는 방법.
(48) 복수의 반도체 발광소자 중 적어도 하나의 반도체 발광소자는 해당 기판 위에 비발광 소자를 구비하는, 마이크로 엘이디 디스플레이를 제조하는 방법.
(49) 기판은 제1 전극 및 제2 전극 각각과 결합된 도전부를 구비하며, 픽셀에 놓는 단계에서, 기판이 픽셀 측에 위치하며, n형 반도체 영역, 활성 영역 및 p형 반도체 영역을 기준으로 제1 전극 및 제2 전극이 기판 측에 위치하는, 마이크로 엘이디 디스플레이를 제조하는 방법.
(50) 복수의 반도체 발광소자 각각의 n형 반도체 영역이 활성 영역을 기준으로 제1 전극 및 제2 전극의 반대 측에 위치하는, 마이크로 엘이디를 제조하는 방법.
(51) n형 반도체 영역에 블랙 매트릭스를 구비하는, 마이크로 엘이디 디스플레이를 제조하는 방법.
(52) 제1 색을 발광하는 복수의 제1 반도체 발광소자 칩과 1 색과 다른 제2 색을 발광하는 복수의 제2 반도체 발광소자 칩을, 교번하여 배치되도록 전사 수용 기판으로 전사하는, 복수의 반도체 발광소자 칩을 전사하는 방법에 있어서, 제1 색을 발광하는 복수의 제1 반도체 발광소자 칩이 레이저 반응 물질을 매개로 부착된 제1 캐리어를 준비하는 단계; 복수의 제1 반도체 발광소자 칩의 자세와 위치를 잡아주는 마스크를 전사 수용 기판에 구비한 상태에서, 레이저를 조사하여 복수의 제1 반도체 발광소자 칩을 제1 캐리어로부터 전사 수용 기판으로 전사하는 단계; 제1 색과 다른 제2 색을 발광하는 복수의 제2 반도체 발광소자 칩이 레이저 반응 물질을 매개로 부착된 제2 캐리어를 준비하는 단계; 그리고 복수의 제2 반도체 발광소자 칩의 자세와 위치를 잡아주는 마스크를 전사 수용 기판에 구비한 상태에서, 레이저를 조사하여 복수의 제2 반도체 발광소자 칩을 제2 캐리어로부터 전사 수용 기판으로 전사하는 단계;를 포함하는, 복수의 반도체 발광소자 칩을 전사하는 방법.
(53) 복수의 제1 반도체 발광소자 칩 및 복수의 제2 반도체 발광소자 칩 각각은 투광성 기판을 구비하며, 복수의 제1 반도체 발광소자 칩 및 복수의 제2 반도체 발광소자 칩 각각의 투광성 기판이 제1 캐리어와 제2 캐리어에 부착된 상태로 준비되는, 복수의 반도체 발광소자 칩을 전사하는 방법.
(54) 전사 수용 기판은 투광성 기판이며, 전사 수용 기판에 전사된 복수의 제1 반도체 발광소자 칩과 복수의 제2 반도체 발광소자 칩을 마스크를 둔 채로 재차 전사시키는 단계;를 포함하는, 복수의 반도체 발광소자 칩을 전사하는 방법.
(55) 반도체 발광소자 구조물에 있어서, 접착층을 구비하며, 반도체 발광소자의 자세를 마스크가 형성된 전사 수용 기판; 그리고, 마스크에 의해 자세가 잡힌 채로 접착층에 부착되어 있는 반도체 발광소자;를 포함하며, 전사 수용 기판은 투광성 기판이고, 접착층은 반도체 발광소자의 재전사가 가능하도록 탈착시키는 물질로 되어 있는, 반도체 발광소자 구조물.
(56) 반도체 발광소자를 제조하는 방법에 있어서, 성장 기판에 순차로 성장된 n형 반도체 영역, 활성 영역, p형 반도체 영역을 성장하는 단계;로서, 성장 후 성장 기판이 위로 볼록하게 휘어져 있는, 성장하는 단계; p형 반도체 영역 측에 제1 지지 기판을 금속 접합 물질 및 유기성 접착제 중의 하나를 이용하여 접합하는 단계; 성장 기판을 제거하는 단계; 성장 기판이 제거된 n형 반도체 영역 측에 제2 지지 기판을 직접 웨이버 본딩(Direct Wafer Bonding) 법으로 접합하는 단계; 그리고, 제1 지지 기판을 제거하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법. 여기서 반도체 발광소자는 기본적으로 반도체 웨이퍼 상태를 가지며, 반도체 발광소자 다이, 반도체 발광소자 칩, 반도체 발광소자 패키지의 형태를 가질 수 있다.
(57) 직접 웨이퍼 본딩에 SiO2가 이용되는 반도체 발광소자를 제조하는 방법.
(58) 제1 지지 기판을 제거하는 단계에서, 제2 지지 기판의 두께를 감소시킨 다음, 두께가 감소된 제2 지지 기판에 제3 지지 기판을 붙인 상태에서 제1 지지 기판을 제거하는 반도체 발광소자를 제조하는 방법.
(59) 반도체 발광소자에 있어서, 투광성 기판; 투광성 기판에 위에 구비되며, 무기물로 된 투광성 접착층; 투광성 접착층 위에 구비되는 n형 반도체 영역; n형 반도체 영역 위에 구비되는 활성 영역; 그리고, 활성 영역 위에 구비되는 p형 반도체 영역;을 포함하는 반도체 발광소자.
(60) 투광성 접착층은 SiO2를 포함하는 반도체 발광소자.
(61) p형 반도체 영역 위에 형성되는 투광성 전극;을 포함하는 반도체 발광소자.
(62) 투광성 접착층과 투광성 기판 사이에 구비되는 희생층;을 포함하는 반도체 발광소자.
(63) 반도체 발광소자를 제조하는 방법에 있어서, 복수의 반도체 발광소자 다이 각각이 기판, n형 반도체 영역, 활성 영역, p형 반도체 영역을 순차로 구비하는, 복수의 반도체 발광소자 다이를 준비하는 단계; 접착층이 구비된 임시 기판에 복수의 반도체 발광소자 다이를 접착하는 단계;로서, 복수의 반도체 발광소자 다이 각각의 기판을 위로 하여 접착하는 단계; 복수의 반도체 발광소자 다이 각각의 기판을 제거하는 단계; 복수의 반도체 발광소자 다이 각각의 기판이 제거된 각각의 n형 반도체 영역 측에 투광성 기판을 직접 웨이버 본딩(Direct Wafer Bonding) 법을 통해 접착하는 단계; 그리고, 임시 기판을 제거하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법
(64) 복수의 반도체 발광소자 다이 각각은 n형 반도체 영역에 전기적으로 연결되는 제1 전극과 p형 반도체 영역에 전기적으로 연결되는 제2 전극을 구비하여 반도체 발광소자 칩으로 되어 있는 반도체 발광소자를 제조하는 방법.
(65) 반도체 발광소자에 있어서, 투광성 기판; 투광성 기판에 위에 구비되며, 무기물로 된 투광성 접착층; 투광성 접착층 위에 접착되는 복수의 반도체 발광소자 칩;으로서, 각각이 n형 반도체 영역; n형 반도체 영역 위에 구비되는 활성 영역; 및 활성 영역 위에 구비되는 p형 반도체 영역;을 가지며, n형 반도체 영역이 투광성 접착층 측에 위치하는 복수의 반도체 발광소자 칩;을 포함하는 반도체 발광소자.
(66) 투광성 접착층은 SiO2를 포함하는 반도체 발광소자.
(67) p형 반도체 영역 위에 형성되는 투광성 전극;을 포함하는 반도체 발광소자.
(68) 반도체 발광소자를 제조하는 방법에 있어서, 기판, n형 반도체 영역, 활성 영역, p형 반도체 영역을 순차로 구비하며, 위에서 보았을 때 제1 면적을 가지는 발광부를 준비하는 단계; 접착층이 구비된 임시 기판에 발광부를 접착하는 단계;로서, 발광부의 기판을 위로 하여 접착하는 단계; 발광부의 기판을 제거하는 단계; 발광부의 기판이 제거된 n형 반도체 영역 측에 투광성 기판을 접착하는 단계; 임시 기판을 제거하는 단계; 그리고, 발광부가 투광성 기판에 접착된 상태에서 식각을 통해 제1 면적보다 작은 제2 면적으로 축소하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법.
(69) 투광성 기판은 직접 웨이퍼 본딩(Direct Wafer Bonding) 법에 의해 접착되는 반도체 발광소자를 제조하는 방법.
(70) 축소하는 단계에서 발광부가 복수 개로 나누어지는 반도체 발광소자를 제조하는 방법.
(71) 축소하는 단계에 이후에, n형 반도체 영역 및 p형 반도체 영역 각각과 전기적으로 연결되는 제1 전극 및 제2 전극을 형성하는 반도체 발광소자를 제조하는 방법.
본 개시에 따른 반도체 발광소자를 제조하는 방법에 의하면, 수율과 신뢰성이 한층 개선되어 양산성을 높인 플립칩 반도체 발광소자를 제공할 수 있게 된다. 특히, 미니 엘이디 또는 마이크로 엘이디에 적용시 그 양산성을 현저히 높일 수 있게 된다.
본 개시에 따른 반도체 발광소자에 의하면, 플립칩의 본딩 패드로 기능하는 제1 전극과 제2 전극의 구조적 기울어짐(높이차)을 줄일 수 있게 된다. 이로 인해서 반도체 발광소자에서 방출된 빛의 방향을 균일하게 조절할 수 있어 최종적으로 디스플레이 및 조명 등의 응용 제품에서의 광 품질을 개선할 수 있다.
본 개시에 따른 반도체 발광소자에 의하면, RGB 칩 모두를 p-side up 플립칩으로 구성한 미니 또는 마이크로 엘이디용 패키지를 소자의 신뢰성을 확보하면서 제조할 수 있게 된다.
본 개시에 따른 반도체 발광소자에 의하면, 기존에 투명 봉지제가 아닌, 플레이트 형태의 투광성 기판(예: 사파이어, 쿼츠, 유리)으로 윈도우(광 방출부)로 사용하는 미니 또는 마이크로 엘이디 패키지(소위, 인터포저)를 제공할 수 있게 된다.
1: 투광성 기판, 2: 제1 반도체 영역, 3: 활성 영역, 4: 제2 반도체 영역, 5: 절연층, 6: 전류 확산 전극, 7: 제1 전극, 8: 제2 전극, 20: 성장 기판, 30: 제1 반도체 영역, 40: 활성 영역, 50: 제2 반도체 영역, 60: 보호층, 70: 제1 투광성 기판, 80: 제2 투광성 기판, 92: 제1 전극, 93: 제2 전극
Claims (2)
- 반도체 발광소자에 있어서,
투광성 기판;
투광성 기판에 구비되며, SiO2를 포함하는 무기물로 된 투광성 접착층;
투광성 접착층에 접착되는 복수의 반도체 발광소자 칩;으로서, 각각이 n형 반도체 영역; n형 반도체 영역 위에 구비되는 활성 영역; 및 활성 영역 위에 구비되는 p형 반도체 영역;을 가지며, n형 반도체 영역이 투광성 접착층 측에 위치하는 복수의 반도체 발광소자 칩;을 포함하는 반도체 발광소자. - 청구항 1에 있어서,
p형 반도체 영역 위에 형성되는 투광성 전극;을 포함하는 반도체 발광소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210139085A KR20210131274A (ko) | 2020-01-08 | 2021-10-19 | 반도체 발광소자 및 이를 제조하는 방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200002812A KR102325792B1 (ko) | 2020-01-08 | 2020-01-08 | 반도체 발광소자 및 이를 제조하는 방법 |
| KR1020210139085A KR20210131274A (ko) | 2020-01-08 | 2021-10-19 | 반도체 발광소자 및 이를 제조하는 방법 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200002812A Division KR102325792B1 (ko) | 2019-12-05 | 2020-01-08 | 반도체 발광소자 및 이를 제조하는 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210131274A true KR20210131274A (ko) | 2021-11-02 |
Family
ID=77151015
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200002812A KR102325792B1 (ko) | 2019-12-05 | 2020-01-08 | 반도체 발광소자 및 이를 제조하는 방법 |
| KR1020210139085A KR20210131274A (ko) | 2020-01-08 | 2021-10-19 | 반도체 발광소자 및 이를 제조하는 방법 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200002812A KR102325792B1 (ko) | 2019-12-05 | 2020-01-08 | 반도체 발광소자 및 이를 제조하는 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR102325792B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102545087B1 (ko) * | 2022-09-19 | 2023-06-20 | 웨이브로드 주식회사 | 반도체 발광 소자용 에피택시 다이, 이를 포함하는 반도체 발광 소자 및 그 제조 방법 |
| KR102566048B1 (ko) * | 2022-09-19 | 2023-08-14 | 웨이브로드 주식회사 | 반도체 발광 소자용 에피택시 다이, 이를 포함하는 반도체 발광 소자 및 그 제조 방법 |
| KR102675560B1 (ko) * | 2023-01-19 | 2024-06-14 | 웨이브로드 주식회사 | 자외선 발광 소자의 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3962282B2 (ja) * | 2002-05-23 | 2007-08-22 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| TWI308397B (en) * | 2004-06-28 | 2009-04-01 | Epistar Corp | Flip-chip light emitting diode and fabricating method thereof |
| KR20110113822A (ko) * | 2010-04-12 | 2011-10-19 | 서울옵토디바이스주식회사 | 결정 성장용 기판 어셈블리 및 이를 이용한 발광소자의 제조방법 |
| KR101743017B1 (ko) * | 2015-05-19 | 2017-06-05 | 한국과학기술연구원 | 고속 에피택셜 리프트오프와 iii-v족 직접 성장용 템플릿을 이용한 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 |
| KR20180075310A (ko) * | 2016-12-26 | 2018-07-04 | 주식회사 엘지화학 | 마이크로 전기 소자의 전사 방법 |
-
2020
- 2020-01-08 KR KR1020200002812A patent/KR102325792B1/ko active IP Right Grant
-
2021
- 2021-10-19 KR KR1020210139085A patent/KR20210131274A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR102325792B1 (ko) | 2021-11-12 |
| KR20210089557A (ko) | 2021-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102465730B1 (ko) | 반도체 발광소자 및 이를 제조하는 방법 | |
| KR102360514B1 (ko) | 반도체 발광소자 | |
| KR20210131274A (ko) | 반도체 발광소자 및 이를 제조하는 방법 | |
| CN213782016U (zh) | 显示装置 | |
| US20230069883A1 (en) | Method for manufacturing semiconductor light-emitting device | |
| KR102570676B1 (ko) | 반도체 발광소자를 제조하는 방법 | |
| KR102301879B1 (ko) | 반도체 발광소자를 제조하는 방법 | |
| JP2022532154A (ja) | Ｌｅｄチップ及びその製造方法 | |
| KR102437637B1 (ko) | 반도체 발광소자를 제조하는 방법 | |
| KR20220066230A (ko) | 반도체 발광소자 | |
| KR102315911B1 (ko) | 반도체 발광소자 및 이를 제조하는 방법 | |
| KR102315912B1 (ko) | 반도체 발광소자를 제조하는 방법 | |
| KR102378115B1 (ko) | 반도체 발광소자 칩을 전사하는 방법 | |
| KR102373099B1 (ko) | 반도체 발광소자 및 이를 제조하는 방법 | |
| KR102357759B1 (ko) | 반도체 발광소자 및 이를 제조하는 방법 | |
| KR102373098B1 (ko) | 반도체 발광소자 | |
| KR102301877B1 (ko) | 반도체 발광소자 | |
| KR102403425B1 (ko) | 마이크로 엘이디 디스플레이를 제조하는 방법 | |
| KR102325791B1 (ko) | 반도체 발광소자 | |
| CN212907741U (zh) | 发光元件及具有此的显示装置 | |
| CN118398744A (zh) | 微型发光二极管器件及其制作方法、以及显示装置 | |
| KR20240023080A (ko) | 반도체 발광소자를 제조하는 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| E902 | Notification of reason for refusal |