KR20210124037A - Semiconductor package and manufacturing method thereof - Google Patents

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KR20210124037A
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Abstract

A semiconductor package is provided. A semiconductor package according to an embodiment of the present invention includes a redistribution layer including an insulating layer, a wiring pattern, and a under bump metallurgy (UBM); a plurality of semiconductor chips and a plurality of passive elements disposed on both surfaces of the redistribution layer; an external connection terminal formed on the lower surface of the UBM layer, and a mold provided to cover the plurality of semiconductor chips and the plurality of passive devices on the redistribution layer. Here, the redistribution layer is composed of a plurality of layers. The uppermost wiring pattern is not covered with the insulating layer. At least one of the plurality of semiconductor chips is provided on the lower surface of the redistribution layer.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method thereof}Semiconductor package and manufacturing method thereof

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 시스템 인 패키지 방식의 반도체 패키지에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a system-in-package type semiconductor package.

하나의 시스템으로 동작하는 시스템 인 패키지(SiP; System In Package)는 복수의 반도체 칩을 포함한다. 이때, SiP는 재배선층(RDL; Redistributed Layer)을 이용하며 복수의 반도체 칩뿐만 아니라 수동소자를 포함할 수 있다. 여기서, SiP는 반도체 칩 또는 수동소자를 수직으로 적층되거나 수평으로 배열할 수 있고, 범프 또는 와이어 본드로 연결할 수 있다. A system in package (SiP) operating as one system includes a plurality of semiconductor chips. In this case, the SiP uses a redistribution layer (RDL) and may include a plurality of semiconductor chips as well as passive devices. Here, in the SiP, semiconductor chips or passive devices may be vertically stacked or arranged horizontally, and may be connected by bumps or wire bonds.

그러나 SiP는 복수의 반도체 칩 및 수동소자를 집적함에 따라 입력/출력이 증가하고 패키지가 소형화될수록 미세 피치 또는 와이어 길이와 같은 구조적인 요소뿐만 아니라 전자파 차단, 처리 속도, RF 성능 등의 전기적 요소들에 대한 요구 사항이 증가하고 있다. However, SiP increases input/output as a plurality of semiconductor chips and passive devices are integrated, and as the package becomes smaller, structural factors such as fine pitch or wire length, as well as electrical factors such as electromagnetic wave blocking, processing speed, and RF performance requirements are increasing.

상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명의 일 실시예는 SiP를 구현하면서도 소형화 및 전기적 특성을 향상시킬 수 있는 반도체 패키지를 제공하고자 한다.In order to solve the problems of the prior art as described above, an embodiment of the present invention is to provide a semiconductor package capable of miniaturization and improved electrical characteristics while implementing SiP.

다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

위와 같은 과제를 해결하기 위한 본 발명의 일 측면에 따른 반도체 패키지는, 절연층, 및 배선패턴을 포함하는 재배선층과, 상기 재배선층의 상면 및 하면 양쪽에 배치되는 복수의 반도체 칩 및 복수의 수동소자와, 상기 재배선층의 하면에 형성되는 외부접속 단자와, 상기 재배선층의 상부에서 상기 복수의 반도체 칩 및 상기 복수의 수동소자를 덮도록 구비되는 몰드를 포함하고, 상기 재배선층은 복수의 층으로 구성되며, 상기 복수의 반도체 칩 중 적어도 하나는 상기 재배선층의 하면에 구비될 수 있다. A semiconductor package according to an aspect of the present invention for solving the above problems includes a redistribution layer including an insulating layer and a wiring pattern, a plurality of semiconductor chips and a plurality of passives disposed on both upper and lower surfaces of the redistribution layer. a device, an external connection terminal formed on a lower surface of the redistribution layer, and a mold provided to cover the plurality of semiconductor chips and the plurality of passive devices on the redistribution layer, wherein the redistribution layer includes a plurality of layers , and at least one of the plurality of semiconductor chips may be provided on a lower surface of the redistribution layer.

일 실시예에서, 최상위에 배치되는 배선패턴은 상기 절연층이 덮이지 않을 수 있다.In an embodiment, the insulating layer may not cover the wiring pattern disposed on the uppermost part.

일 실시예에서, 상기 몰드의 상면에 폴리이미드로 이루어진 코팅층을 더 포함할 수 있다. In one embodiment, a coating layer made of polyimide may be further included on the upper surface of the mold.

일 실시예에서, 하부측 배선패턴의 일부가 하부측으로 노출되며, 상기 배선패턴들 중 최상위에 위치하는 배선패턴 또는 최하위에 배치되는 배선패턴은 흑화처리에 의한 산화층으로 덮일 수 있다.In an embodiment, a portion of the lower wiring pattern is exposed to the lower side, and the uppermost wiring pattern or the lowermost wiring pattern among the wiring patterns may be covered with an oxide layer by blackening treatment.

일 실시예에서, 상기 몰드의 외면을 따라 구비되는 실드층을 더 포함할 수 있다.In an embodiment, a shielding layer provided along an outer surface of the mold may be further included.

일 실시예에서, 상기 절연층은 유전상수(Dk)가 2~3이고, 상기 유전정접(Df)이 0.002~0.005일 수 있다.In an embodiment, the insulating layer may have a dielectric constant (Dk) of 2 to 3 and a dielectric loss tangent (Df) of 0.002 to 0.005.

일 실시예에서, 상기 재배선층의 배선패턴에서 상부에 위치한 배선패턴과 하부에 위치한 배선패턴이 중앙에 위치한 중앙 배선패턴에 비해 두꺼운 두께를 가질 수 있다.In an embodiment, in the wiring pattern of the redistribution layer, an upper wiring pattern and a lower wiring pattern may have a greater thickness than a central wiring pattern located in the center.

일 실시예에서, 상기 복수의 반도체 칩 중 상기 재배선층의 하면에 구비되는 반도체 칩은 디지털소자이고, 상기 재배선층의 상면에 구비되는 반도체 칩은 아날로그 소자일 수 있다.In an embodiment, the semiconductor chip provided on the lower surface of the redistribution layer among the plurality of semiconductor chips may be a digital device, and the semiconductor chip provided on the upper surface of the redistribution layer may be an analog device.

본 발명의 다른 측면에 따른 반도체 패키지 제조방법은, a) 캐리어 기판 상에 ETS 구조로 재배선층을 형성하고, 상기 재배선층의 상부에 반도체 칩과 수동소자를 실장하는 단계와, b) 상기 재배선층 상부의 반도체 칩 및 수동소자를 덮는 몰드를 형성하는 단계와, c) 상기 캐리어 기판을 제거하고, 상기 재배선층의 저면에 증착 또는 스퍼터링을 이용하여 UBM층을 형성한 후, 상기 UBM층에 접하는 외부접속 단자를 형성하는 단계와, d) 상기 UBM층 중 외 외부접속 단자가 형성되지 않은 영역에 반도체 칩을 실장하는 단계와, e) 상기 반도체 칩과 재배선층 사이에 언더필층을 형성하는 단계와, f) 상기 몰드의 외면을 따라 실드층을 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor package, comprising: a) forming a redistribution layer in an ETS structure on a carrier substrate, and mounting a semiconductor chip and a passive device on the redistribution layer; b) the redistribution layer Forming a mold covering the upper semiconductor chip and passive element, c) removing the carrier substrate, forming a UBM layer on the bottom surface of the redistribution layer by deposition or sputtering, forming a connection terminal; d) mounting a semiconductor chip in a region of the UBM layer in which external connection terminals are not formed; e) forming an underfill layer between the semiconductor chip and the redistribution layer; f) forming a shielding layer along the outer surface of the mold.

본 발명의 일 실시예에 따른 반도체 패키지는 낮은 유전상수(Dk) 및 유전정접(Df) 소재 및 ETS(Embedded Trace Substrate)를 이용함으로써, 고속 신호 및 RF 트레이스 기능을 구현할 수 있다.The semiconductor package according to an embodiment of the present invention may implement a high-speed signal and RF trace function by using a low dielectric constant (Dk) and dielectric loss tangent (Df) material and an Embedded Trace Substrate (ETS).

또한, 본 발명은 재배선층에서 최상위 절연층을 제외함으로써, 절연층 형성을 위한 비용을 절감하고 해당 공정을 단순화할 수 있다. In addition, according to the present invention, by excluding the uppermost insulating layer from the redistribution layer, the cost for forming the insulating layer can be reduced and the corresponding process can be simplified.

또한, 본 발명은 몰드 상에 PI 소재를 코팅함으로써, 재배선의 증가에 의한 기판의 뒤틀림(warpage)을 감소시키도록 제어하여 제조 공정상 기판의 핸들링을 개선할 수 있다.In addition, the present invention can improve the handling of the substrate in the manufacturing process by controlling to reduce the warpage of the substrate due to the increase in redistribution by coating the PI material on the mold.

도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이며,
도 2는 본 발명의 제1변형예에 따른 반도체 패키지의 단면도이며,
도 3은 본 발명의 제2변형예에 따른 반도체 패키지의 단면도이며,
도 4는 본 발명의 제3변형예에 따른 반도체 패키지의 단면도이며,
도 5는 본 발명의 제4변형예에 따른 반도체 패키지의 단면도이며,
도 6은 본 발명의 제5변형예에 따른 반도체 패키지의 단면도이며,
도 7은 본 발명의 제6변형예에 따른 반도체 패키지의 단면도이며,
도 8은 본 발명의 제7변형예에 따른 반도체 패키지의 단면도이며,
도 9는 본 발명의 제8변형예에 따른 반도체 패키지의 단면도이며,
도 10은 본 발명의 일실시예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 도면이다. 1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention;
2 is a cross-sectional view of a semiconductor package according to a first modification of the present invention;
3 is a cross-sectional view of a semiconductor package according to a second modification of the present invention;
4 is a cross-sectional view of a semiconductor package according to a third modification of the present invention;
5 is a cross-sectional view of a semiconductor package according to a fourth modification of the present invention;
6 is a cross-sectional view of a semiconductor package according to a fifth modification of the present invention;
7 is a cross-sectional view of a semiconductor package according to a sixth modification of the present invention;
8 is a cross-sectional view of a semiconductor package according to a seventh modification of the present invention;
9 is a cross-sectional view of a semiconductor package according to an eighth modification of the present invention;
10 is a view for explaining a manufacturing process of a semiconductor package according to an embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.Hereinafter, with reference to the accompanying drawings, the embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. The present invention may be embodied in many different forms and is not limited to the embodiments described herein. In order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the same reference numerals are assigned to the same or similar components throughout the specification.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are provided to more completely explain the present invention to those of ordinary skill in the art, and the embodiments described below may be modified in various other forms, The scope is not limited to the following examples. Rather, these examples are provided so as to more fully and complete the present invention, and to fully convey the spirit of the present invention to those skilled in the art.

이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to drawings schematically illustrating embodiments of the present invention. In the drawings, variations of the illustrated shape may be expected, for example depending on manufacturing technology and/or tolerances. Therefore, the embodiment of the present invention should not be construed as limited to the specific shape of the region shown in this specification, but should include, for example, a change in shape caused by manufacturing.

도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다. 1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

본 발명의 일실시예에 따른 반도체 패키지(100)는 재배선층(110), 반도체 칩(121, 123), 수동소자(122), 외부접속 단자(130) 및 몰드(140)를 포함한다. The semiconductor package 100 according to an embodiment of the present invention includes a redistribution layer 110 , semiconductor chips 121 and 123 , a passive element 122 , an external connection terminal 130 , and a mold 140 .

여기서, 반도체 패키지(100)는 SiP로서, 상면 및 하면에 반도체 칩이 실장가능한 재배선 구조를 가지며, 이종 반도체 칩을 포함하는 멀티칩 구조를 갖는다. 즉, 반도체 패키지(100)는 복수의 반도체 칩(121, 123)을 포함할 수 있다. 아울러, 반도체 패키지(100)는 복수의 수동소자(122)를 포함할 수 있다.Here, the semiconductor package 100 is SiP, and has a redistribution structure in which semiconductor chips can be mounted on upper and lower surfaces, and a multi-chip structure including heterogeneous semiconductor chips. That is, the semiconductor package 100 may include a plurality of semiconductor chips 121 and 123 . In addition, the semiconductor package 100 may include a plurality of passive elements 122 .

재배선층(110)은 박막 프로파일(thin profile) 및 미세 피치(Fine pitch) 구조가 적용된다. 재배선층(110)은 일면에 반도체 칩(121) 및 수동소자(122)가 실장될 수 있다. 여기서, 재배선층(110)은 절연층(111), 배선패턴(112) 및 UBM층(113)을 포함할 수 있다. 아울러, 재배선층(110)은 재배선 기판일 수 있다. 이때, 재배선 기판은 박막 프로파일 및 미세 피치 기판일 수 있다. The redistribution layer 110 has a thin profile and a fine pitch structure. A semiconductor chip 121 and a passive element 122 may be mounted on one surface of the redistribution layer 110 . Here, the redistribution layer 110 may include an insulating layer 111 , a wiring pattern 112 , and a UBM layer 113 . In addition, the redistribution layer 110 may be a redistribution substrate. In this case, the redistribution substrate may be a thin-film profile and fine-pitch substrate.

아울러, 재배선층(110)은 양면에 반도체 칩(121, 123)이 실장될 수 있다. 이때, 반도체 칩(121)은 재배선층(110)의 상부에 구비되고, 반도체 칩(123)은 재배선층(110)의 하부에 구비될 수 있다. 즉, 반도체 칩(123)은 몰드(140) 외부에 구비될 수 있다.In addition, semiconductor chips 121 and 123 may be mounted on both surfaces of the redistribution layer 110 . In this case, the semiconductor chip 121 may be provided on the redistribution layer 110 , and the semiconductor chip 123 may be provided under the redistribution layer 110 . That is, the semiconductor chip 123 may be provided outside the mold 140 .

절연층(111)은 낮은 유전상수(Dk) 및 유전정접(Df) 소재로 이루어질 수 있다. 여기서, 유전상수(Dk)는 2~3이고, 유전정접(Df)는 0.002~0.005인 것이 바람직하다. 이에 의해, 반도체 패키지(100)는 고속 RF 신호 전송에 활용 가능하다. The insulating layer 111 may be made of a material having a low dielectric constant (Dk) and a dielectric loss tangent (Df). Here, it is preferable that the dielectric constant (Dk) is 2 to 3, and the dielectric loss tangent (Df) is 0.002 to 0.005. Accordingly, the semiconductor package 100 can be utilized for high-speed RF signal transmission.

이때, 절연층(111)은 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막(SiN), 또는 이들의 조합으로 이루어질 수 있다. 또한, 절연층(111)은 비감광성 물질 또는 감광성 물질로 이루어질 수 있다. 일례로, 절연층(111)은 폴리이미드(PI, polyimide)로 이루어질 수 있다. In this case, the insulating layer 111 may be formed of an insulating polymer, an epoxy, a silicon oxide layer, a silicon nitride layer (SiN), or a combination thereof. In addition, the insulating layer 111 may be made of a non-photosensitive material or a photosensitive material. For example, the insulating layer 111 may be made of polyimide (PI).

여기서, 절연성 폴리머는 PMMA(Polymethylmethacrylate), PS(Polystylene), PBO(Polybenzoxzaoles) 등과 같은 일반 범용고분자, 아크릴계 고분자, 이미드계 고분자(폴리이미드(PI)), 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 페놀계 그룹을 갖는 고분자 유도체, 또는 이들의 조합 등을 포함할 수 있다. Here, the insulating polymer is a general-purpose polymer such as PMMA (Polymethylmethacrylate), PS (Polystylene), PBO (Polybenzoxzaoles), etc., an acrylic polymer, an imide-based polymer (polyimide (PI)), an aryl ether-based polymer, an amide-based polymer, and a fluorine-based polymer. , a p-xylene-based polymer, a vinyl alcohol-based polymer, a polymer derivative having a phenolic group, or a combination thereof.

절연층(111)은 배선패턴(112)의 상측마다 복수로 구비될 수 있다. 다만, 절연층(111)은 상측에 배치되는 배선패턴(112)이 노출되도록 구비될 수 있다. A plurality of insulating layers 111 may be provided on each upper side of the wiring pattern 112 . However, the insulating layer 111 may be provided so that the wiring pattern 112 disposed on the upper side is exposed.

이에 의해, 수동소자(122) 및 반도체 칩(121)은 노출된 배선패턴(112) 상에 직접 실장될 수 있다. 이때, 수동소자(122) 및 반도체 칩(121)은 솔더링을 통하여 배선패턴(112) 상에 실장될 수 있다.Accordingly, the passive element 122 and the semiconductor chip 121 may be directly mounted on the exposed wiring pattern 112 . In this case, the passive element 122 and the semiconductor chip 121 may be mounted on the wiring pattern 112 through soldering.

이와 같이 재배선층(110)에서 최상위 절연층이 제외됨으로써, 반도체 패키지(100)는 제조 비용을 절감하고 공정을 단순화할 수 있다. As described above, since the uppermost insulating layer is excluded from the redistribution layer 110 , the manufacturing cost of the semiconductor package 100 may be reduced and the process may be simplified.

배선패턴(112)은 재배선층(110)의 상면과 하면을 전기적으로 연결하기 위한 패턴일 수 있다. 이를 위해 배선패턴(112)은 전도성 물질로 이루어질 수 있다. 여기서, 배선패턴(112)은 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있다. 일례로, 배선패턴(112)은 Cu로 이루어질 수 있다. 여기서, 배선패턴(112)의 L/S(Line & Space)는 10/10 ㎛ 이하일 수 있다. The wiring pattern 112 may be a pattern for electrically connecting the upper and lower surfaces of the redistribution layer 110 . To this end, the wiring pattern 112 may be made of a conductive material. Here, the wiring pattern 112 may be formed of W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, or a combination thereof. For example, the wiring pattern 112 may be made of Cu. Here, the L/S (Line & Space) of the wiring pattern 112 may be 10/10 μm or less.

이때, 재배선층(110)은 배선패턴(112)이 2층으로 구성될 수 있다. 이에 의해 반도체 패키지(100)의 전체 두께가 감소함으로 소형화를 달성할 수 있다. 여기서, 배선패턴(112)은 반도체 칩(121) 및 수동소자(122)에 대응하는 위치에 UBM층이 구비될 수 있다. 상기 UBM층은 반도체 칩(121) 및 수동소자(122)와 연결하기 위한 것이다. In this case, the redistribution layer 110 may include a wiring pattern 112 in two layers. Accordingly, the overall thickness of the semiconductor package 100 is reduced, thereby achieving miniaturization. Here, in the wiring pattern 112 , a UBM layer may be provided at a position corresponding to the semiconductor chip 121 and the passive element 122 . The UBM layer is for connecting to the semiconductor chip 121 and the passive device 122 .

여기서, 1층을 이루는 절연층(111) 및 배선패턴(112)의 두께는 0.1~30㎛일 수 있다. 바람직하게는 1 내지 15㎛인 것으로 한다. 1층을 제외한 다른 배선패턴의 두께는 0.1 내지 30㎛일 수 있으며, 바람직하게는 1 내지 15㎛인 것으로 한다.Here, the thickness of the insulating layer 111 and the wiring pattern 112 constituting one layer may be 0.1 ~ 30㎛. Preferably, it shall be 1-15 micrometers. The thickness of the wiring patterns other than the first layer may be 0.1 to 30 μm, and preferably 1 to 15 μm.

이는 앞서 설명한 UBM층은 1층에서는 생략될 수 있으며, 1층의 배선패턴(112)이 UBM층의 역할을 함께 수행할 수 있도록 다른 층에 비하여 더 두껍게 형성한다. The above-described UBM layer may be omitted from the first layer, and the wiring pattern 112 of the first layer is formed to be thicker than the other layers so that the wiring pattern 112 of the first layer can also serve as the UBM layer.

아울러, 각 층의 배선패턴(112)의 두께는 서로 상이할 수 있다. 일례로, 수동소자(122) 및 반도체 칩(121)이 실장되는 측의 배선패턴(112)의 두께가 그 하측에 구비되는 배선패턴(112)의 두께보다 두꺼울 수 있다. 또한, 외부접속 단자(130)가 구비되는 측의 배선패턴(112)은 비교적 두껍게 구비될 수 있다. In addition, the thickness of the wiring pattern 112 of each layer may be different from each other. For example, the thickness of the wiring pattern 112 on the side where the passive element 122 and the semiconductor chip 121 are mounted may be thicker than the thickness of the wiring pattern 112 provided below the passive element 122 and the semiconductor chip 121 . In addition, the wiring pattern 112 on the side where the external connection terminal 130 is provided may be provided to be relatively thick.

즉, 배선패턴(112)의 최하층인 1층의 배선패턴과 최상층의 배선패턴은, 최하층과 최상층 사이의 다른 배선패턴에 비하여 더 두껍게 형성될 수 있다.That is, the wiring pattern of the first layer that is the lowest layer of the wiring pattern 112 and the wiring pattern of the uppermost layer may be formed to be thicker than other wiring patterns between the lowest layer and the uppermost layer.

UBM층(113)은 재배선층(110)의 하면에서 노출되도록 형성될 수 있다. UBM층(113)은 외부접속 단자(130)를 재배선층(110)과 연결하기 위한 것이다. UBM층(113)은 증착 또는 스터퍼링 방식으로 형성될 수 있다. 이때, UBM층(113)은 Cr/Cr-Cu/Cu, Ti-W/Cu 또는 Al/Ni-v/Cu로 이루어질 수 있다. The UBM layer 113 may be formed to be exposed on the lower surface of the redistribution layer 110 . The UBM layer 113 is for connecting the external connection terminal 130 to the redistribution layer 110 . The UBM layer 113 may be formed by deposition or a stuffing method. In this case, the UBM layer 113 may be made of Cr/Cr-Cu/Cu, Ti-W/Cu, or Al/Ni-v/Cu.

한편, 재배선층(110)은 복수의 층으로 이루어질 수 있다. 즉, 재배선층(110)은 반도체 칩(121, 123)의 종류 및 수량에 따라 절연층(111) 및 배선패턴(112)이 복수의 층으로 이루어질 수 있다. Meanwhile, the redistribution layer 110 may be formed of a plurality of layers. That is, in the redistribution layer 110 , the insulating layer 111 and the wiring pattern 112 may be formed of a plurality of layers according to the type and quantity of the semiconductor chips 121 and 123 .

반도체 칩(121, 123)은 디지털 칩 또는 아날로그 칩을 포함할 수 있다. 또한, 반도체 칩(121, 123)은 시스템 LSI(large scale integration)와 같은 로직 칩 또는 메모리 칩을 포함할 수 있다. 여기서, 반도체 칩(121)은 아날로그 반도체 칩이고, 반도체 칩(123)은 디지털 반도체 칩일 수 있다. 그러나 이에 한정되지 않고, 반도체 칩(121)은 디지털 반도체 칩이고, 반도체 칩(123)은 아날로그 반도체 칩일 수도 있다. The semiconductor chips 121 and 123 may include digital chips or analog chips. Also, the semiconductor chips 121 and 123 may include a logic chip or a memory chip such as a system large scale integration (LSI). Here, the semiconductor chip 121 may be an analog semiconductor chip, and the semiconductor chip 123 may be a digital semiconductor chip. However, the present invention is not limited thereto, and the semiconductor chip 121 may be a digital semiconductor chip, and the semiconductor chip 123 may be an analog semiconductor chip.

반도체 칩(123)은 재배선층(110)의 하부에서 외부접속 단자(130)가 형성되지 않은 영역에 구비될 수 있다. 이때, 반도체 칩(123)과 재배선층(110) 사이에는 언더필층(125)이 구비될 수 있다. 언더필층(125)은 반도체 칩(123)의 하부에서 솔더(124)를 둘러쌓도록 구비될 수 있다. The semiconductor chip 123 may be provided in a region under the redistribution layer 110 in which the external connection terminal 130 is not formed. In this case, an underfill layer 125 may be provided between the semiconductor chip 123 and the redistribution layer 110 . The underfill layer 125 may be provided to surround the solder 124 under the semiconductor chip 123 .

수동소자(122)는 반도체 칩(121, 123)의 구동하거나 기능을 보조하기 위한 소자일 수 있다. 수동소자(122)는 저항, 커패시터, 및 코일을 포함할 수 있다. 또한, 수동소자(122)는 IPD(Integrated passive device)일 수 있다. 여기서, 수동소자(122)는 밸룬(balun), 필터, 커플러 및 다이플레서 중 어느 하나일 수 있지만, 이에 한정되지 않는다. The passive element 122 may be an element for driving the semiconductor chips 121 and 123 or supporting a function. The passive element 122 may include a resistor, a capacitor, and a coil. Also, the passive device 122 may be an integrated passive device (IPD). Here, the passive element 122 may be any one of a balun, a filter, a coupler, and a diplexer, but is not limited thereto.

이때, 반도체 칩(121)과 수동소자(122) 사이의 간격은 10~200㎛일 수 있다. 바람직하게는 반도체 칩(121)과 수동소자(122) 사이의 간격은 75~150㎛일 수 있다. 반도체 칩(121) 및 수동소자(122)는 솔더(124)를 통하여 재배선층(110)에 실장될 수 있다. In this case, a distance between the semiconductor chip 121 and the passive element 122 may be 10 μm to 200 μm. Preferably, the distance between the semiconductor chip 121 and the passive element 122 may be 75 to 150 μm. The semiconductor chip 121 and the passive element 122 may be mounted on the redistribution layer 110 through the solder 124 .

외부접속 단자(130)는 반도체 패키지(100)의 신호 입력 또는 신호 출력을 위한 단자일 수 있다. 즉, 외부접속 단자(130)는 반도체 패키지(100)를 인쇄회로기판 등의 보드(board) 상에 실장하기 위한 연결 단자일 수 있다. The external connection terminal 130 may be a terminal for signal input or signal output of the semiconductor package 100 . That is, the external connection terminal 130 may be a connection terminal for mounting the semiconductor package 100 on a board such as a printed circuit board.

외부접속 단자(130)는 UBM층(113)의 하면에 형성될 수 있다. 따라서 외부접속 단자(130)는 UBM층(113) 및 배선패턴(112)을 통하여 반도체 칩(121, 123) 또는 수동소자(122)와 전기적으로 연결될 수 있다.The external connection terminal 130 may be formed on the lower surface of the UBM layer 113 . Accordingly, the external connection terminal 130 may be electrically connected to the semiconductor chips 121 and 123 or the passive element 122 through the UBM layer 113 and the wiring pattern 112 .

외부접속 단자(130)는 솔더 범프(solder bump)를 포함할 수 있다. 여기서, 외부접속 단자(130)는 Sn, Au, Ag, Ni, In, Bi, Sb, Cu, Zn, Pb 또는 이들의 조합 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일례로, 솔더는 SAC(Sn-Ag-Cu)계열로 이루어질 수 있다. 이때, 솔더 범프는 볼 형상일 수 있다.The external connection terminal 130 may include a solder bump. Here, the external connection terminal 130 may include Sn, Au, Ag, Ni, In, Bi, Sb, Cu, Zn, Pb, or a combination thereof, but is not limited thereto. For example, the solder may be formed of a SAC (Sn-Ag-Cu) series. In this case, the solder bump may have a ball shape.

몰드(140)는 재배선층(110)의 상부에서 복수의 반도체 칩(121, 123) 및 복수의 수동소자(122)를 덮도록 구비될 수 있다. 여기서, 몰드(140)는 에폭시 수지(Epoxy Resin)로 이루어질 수 있다. 이때, 몰드(140)는 진공 프린팅 성형 인쇄법(VPES; Vacuum Printing Encapsulation System)에 의해 형성될 수 있다. The mold 140 may be provided to cover the plurality of semiconductor chips 121 and 123 and the plurality of passive elements 122 on the redistribution layer 110 . Here, the mold 140 may be made of an epoxy resin. In this case, the mold 140 may be formed by a vacuum printing encapsulation system (VPES).

도 2는 본 발명의 제1변형예에 따른 반도체 패키지의 단면도이다.2 is a cross-sectional view of a semiconductor package according to a first modification of the present invention.

제1변형예에 따른 반도체 패키지(100-1)는 도 1의 반도체 패키지(100)와 비교하여, 배선패턴(112)이 일부를 제외하고 외부로 도출되지 않도록 구비되고, 일부 노출된 배선패턴(112) 상에 반도체 칩(121) 및 수동소자(122)가 실장되는 구조를 갖는다. 그 외의 구성은 도 1의 반도체 패키지(100)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100 of FIG. 1 , the semiconductor package 100 - 1 according to the first modification is provided such that the wiring pattern 112 is not drawn out except for a part, and the part of the exposed wiring pattern ( The semiconductor chip 121 and the passive element 122 are mounted on the 112 . Since other configurations are the same as those of the semiconductor package 100 of FIG. 1 , a detailed description thereof will be omitted.

이때, 반도체 패키지(100-1)는 추가의 절연층(111a)이 상측에 구비된 배선패턴(112)을 덮도록 구비될 수 있다. 여기서, 반도체 칩(121) 및 수동소자(122)는 절연층(111a)이 제거된 배선패턴(112) 상에 실장될 수 있다. 즉, 절연층(111a)은 반도체 칩(121) 및 수동소자(122)에 대응하는 위치를 제외하고 상측에 구비된 배선패턴(112)을 덮도록 구비될 수 있다.In this case, the semiconductor package 100 - 1 may be provided such that an additional insulating layer 111a covers the wiring pattern 112 provided on the upper side. Here, the semiconductor chip 121 and the passive element 122 may be mounted on the wiring pattern 112 from which the insulating layer 111a is removed. That is, the insulating layer 111a may be provided to cover the wiring pattern 112 provided on the upper side except for positions corresponding to the semiconductor chip 121 and the passive element 122 .

이와 같은 재배선층(110)은 ETS(Embedded Trace Substrate)일 수 있다. 이에 의해, 재배선층(110)은 수동소자(122) 및 반도체 칩(121)가 실장되는 상위측의 배선패턴(112)이 외부로 노출되지 않고 공기면과 맞닿는 부분이 없어 외부 저항이 최소화되므로 고속 신호 및 RF 트레이스 기능을 구현할 수 있다.The redistribution layer 110 may be an Embedded Trace Substrate (ETS). Accordingly, the redistribution layer 110 minimizes external resistance because the upper wiring pattern 112 on which the passive element 122 and the semiconductor chip 121 are mounted is not exposed to the outside and there is no portion in contact with the air surface. Signal and RF trace functions can be implemented.

도 3은 본 발명의 제2변형예에 따른 반도체 패키지의 단면도이다. 3 is a cross-sectional view of a semiconductor package according to a second modification of the present invention.

제2변형예에 따른 반도체 패키지(100-2)는 도 1의 반도체 패키지(100)와 비교하여, 실드층(150)이 몰드(140)의 외면을 따라 구비되는 구조를 갖는다. 그 외의 구성은 도 1의 반도체 패키지(100)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100 of FIG. 1 , the semiconductor package 100 - 2 according to the second modification has a structure in which the shield layer 150 is provided along the outer surface of the mold 140 . Since other configurations are the same as those of the semiconductor package 100 of FIG. 1 , a detailed description thereof will be omitted.

여기서, 제2변형예에 따른 반도체 패키지(100-2)는 도 1의 반도체 패키지(100)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor package 100 - 2 according to the second modification has been illustrated and described as being based on the semiconductor package 100 of FIG. 1 , but is not limited thereto, and may be applied to a semiconductor package according to another modification. am.

보다 구체적으로, 실드층(150)은 재배선층(110)의 측면까지 연장되도록 구비될 수 있다. 실드층(150)은 EMI(Electromagnetic Interference) 차폐 기능을 가질 수 있다. More specifically, the shield layer 150 may be provided to extend to the side surface of the redistribution layer 110 . The shield layer 150 may have an electromagnetic interference (EMI) shielding function.

일례로, 실드층(150)은 전자파 차폐가 가능한 금속 소재로 이루어질 수 있다. 다른 예로, 실드층(150)은 특정한 전자파를 흡수할 수 있는 소재로 이루어질 수 있다. 예를 들면, 실드층(150)은 페라이트로 이루어질 수 있다. For example, the shield layer 150 may be made of a metal material capable of shielding electromagnetic waves. As another example, the shield layer 150 may be made of a material capable of absorbing a specific electromagnetic wave. For example, the shield layer 150 may be made of ferrite.

이때, 실드층(150)은 메탈 시드(metal seed)를 이용한 스퍼터(sputter) 공정에 의해 형성될 수 있다. 선택적으로, 실드층(150)은 메탈 캔(metal can)을 이용한 SMT 공정에 의해 형성될 수도 있다. 또한, 실드층(150)은 페라이트와 같은 전자파 흡수 소재로 몰드(140)를 구성함으로써 생략될 수 있다.In this case, the shield layer 150 may be formed by a sputtering process using a metal seed. Optionally, the shield layer 150 may be formed by an SMT process using a metal can. Also, the shield layer 150 may be omitted by forming the mold 140 with an electromagnetic wave absorbing material such as ferrite.

도 4는 본 발명의 제3변형예에 따른 반도체 패키지의 단면도이다. 4 is a cross-sectional view of a semiconductor package according to a third modified example of the present invention.

제3변형예에 따른 반도체 패키지(100-3)는 도 1의 반도체 패키지(100)와 비교하여, 외부로 노출된 배선패턴(112) 상에 흑화처리를 수행한 뒤, 배선패턴(112) 상에 반도체 칩(121) 및 수동소자(122)가 실장되는 구조를 갖는다. 그 외의 구성은 도 1의 반도체 패키지(100)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100 of FIG. 1 , the semiconductor package 100 - 3 according to the third modified example performs blackening treatment on the wiring pattern 112 exposed to the outside, and then on the wiring pattern 112 . It has a structure in which the semiconductor chip 121 and the passive element 122 are mounted. Since other configurations are the same as those of the semiconductor package 100 of FIG. 1 , a detailed description thereof will be omitted.

여기서, 제3변형예에 따른 반도체 패키지(100-3)는 도 1의 반도체 패키지(100)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor package 100 - 3 according to the third modification has been illustrated and described as being based on the semiconductor package 100 of FIG. 1 , but is not limited thereto, and may be applied to a semiconductor package according to another modification. am.

보다 구체적으로, 재배선층(110)은 절연층(111), 배선패턴(112) 및 UBM층(113)을 포함하되, 상측 배선패턴(112)이 절연층(111)의 상측으로 노출될 수 있다.More specifically, the redistribution layer 110 may include an insulating layer 111 , a wiring pattern 112 , and a UBM layer 113 , and the upper wiring pattern 112 may be exposed above the insulating layer 111 . .

이때, 제3변형예에 따른 반도체 패키지(100-3)는 노출된 배선패턴(112) 상에 산화층(114)이 구비될 수 있다. 여기서, 산화층(114)은 흑화처리에 의해 형성될 수 있다. 흑화처리(black oxidation)에 의해 생성된 산화층(114)은 배선패턴(112)이 Cu로 형성될 경우, CuO, Cu2O 등과 같은 산화구리를 포함할 수 있다. 이와 같은 산화층(114)은 수동소자(122) 및 반도체 칩(121)이 솔더(124)를 통하여 연결되는 부분에는 제거될 수 있다. In this case, in the semiconductor package 100 - 3 according to the third modification, the oxide layer 114 may be provided on the exposed wiring pattern 112 . Here, the oxide layer 114 may be formed by a blackening process. When the wiring pattern 112 is formed of Cu, the oxide layer 114 generated by black oxidation may include copper oxide such as CuO, Cu 2 O, or the like. The oxide layer 114 may be removed from a portion where the passive element 122 and the semiconductor chip 121 are connected through the solder 124 .

즉, 반도체 패키지(100-3)는 재배선층(110)에 포함되는 최상위에 구비된 절연층(111)을 대신하여 노출된 배선패턴(112) 상에 흑화처리에 의해 산화층(114)을 형성하는 구조를 가질 수 있다. That is, in the semiconductor package 100-3, the oxide layer 114 is formed by blackening on the exposed wiring pattern 112 instead of the insulating layer 111 provided on the uppermost portion included in the redistribution layer 110 . can have a structure.

이에 의해, 수동소자(122) 또는 반도체 칩(121)은 노출된 배선패턴(112) 상에 직접 실장될 수 있다. 이때, 수동소자(122) 및 반도체 칩(121)은 솔더링을 통하여 배선패턴(112) 상에 실장될 수 있다.Accordingly, the passive element 122 or the semiconductor chip 121 may be directly mounted on the exposed wiring pattern 112 . In this case, the passive element 122 and the semiconductor chip 121 may be mounted on the wiring pattern 112 through soldering.

이와 같이 재배선층(110)에서 최상위 절연층이 제외됨으로써, 절연층을 형성하는 것에 비하여 반도체 패키지(100-3)는 비용을 절감하고 공정을 단순화할 수 있다. 아울러, 도 1의 반도체 패키지(100)와 같이 배선패턴이 노출되는 구조에 비하여 신뢰성 및 내구성이 유지될 수 있다.As described above, since the uppermost insulating layer is excluded from the redistribution layer 110 , the semiconductor package 100 - 3 may reduce cost and simplify the process compared to forming the insulating layer. In addition, reliability and durability may be maintained compared to a structure in which wiring patterns are exposed as in the semiconductor package 100 of FIG. 1 .

도 5는 본 발명의 제4변형예에 따른 반도체 패키지의 단면도이다. 5 is a cross-sectional view of a semiconductor package according to a fourth modification of the present invention.

제4변형예에 따른 반도체 패키지(100-4)는 제3변형예의 반도체 패키지(100-3)와 비교하여, 외부접속 단자(130)가 배선패턴(112) 상에 형성되는 구조를 갖는다. 그 외의 구성은 제3변형예의 반도체 패키지(100-3)와 동일하므로 구체적인 설명은 생략한다. The semiconductor package 100 - 4 according to the fourth modification has a structure in which the external connection terminal 130 is formed on the wiring pattern 112 as compared to the semiconductor package 100 - 3 according to the third modification. Other configurations are the same as those of the semiconductor package 100 - 3 of the third modification, and thus a detailed description thereof will be omitted.

여기서, 제4변형예에 따른 반도체 패키지(100-4)는 제3변형예의 반도체 패키지(100-3)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 도 1 및 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor package 100-4 according to the fourth modification has been illustrated and described as being based on the semiconductor package 100-3 of the third modification, but the present invention is not limited thereto, and the semiconductor package 100-4 according to FIG. 1 and other modifications is not limited thereto. Of course, it can also be applied to

보다 구체적으로, 반도체 패키지(100-4)는 최하위 절연층(111) 이 생략된 재배선층(110)을 포함할 수 있다. 즉, 재배선층(110)은 절연층(111) 및 배선패턴(112)을 포함하되, 하측 배선패턴(112)의 일부가 절연층(111)의 하측으로 노출될 수 있다.More specifically, the semiconductor package 100 - 4 may include the redistribution layer 110 in which the lowermost insulating layer 111 is omitted. That is, the redistribution layer 110 includes an insulating layer 111 and a wiring pattern 112 , but a portion of the lower wiring pattern 112 may be exposed under the insulating layer 111 .

이때, 제4변형예에 따른 반도체 패키지(100-4)는 배선패턴(112)에서 외부접속 단자(130)가 연결되는 부분을 제외하고, 산화층(114)이 구비될 수 있다. 여기서, 산화층(114)은 흑화처리에 의해 형성될 수 있다. In this case, the semiconductor package 100 - 4 according to the fourth modification may include an oxide layer 114 except for a portion in the wiring pattern 112 to which the external connection terminal 130 is connected. Here, the oxide layer 114 may be formed by a blackening process.

이와 같이, 반도체 패키지(100-4)는 배선패턴(112)을 활용하면서 솔더 범프를 연결하는 구조를 가질 수 있다. As such, the semiconductor package 100 - 4 may have a structure for connecting solder bumps while utilizing the wiring pattern 112 .

이에 의해, 반도체 패키지(100-4)는 비용을 절감하고 공정을 단순화할 수 있다.Accordingly, the semiconductor package 100 - 4 may reduce cost and simplify the process.

선택적으로, 제4변형예에 따른 반도체 패키지(100-4)는 배선패턴(112)에서 외부접속 단자(130)가 연결되는 부분에 UBM층이 구비될 수 있다. 여기서, UBM층은 Ni/Au로 이루어질 수 있다. 이에 의해, 외부접속 단자(130)의 결합성 및 전도성을 향상시킬 수 있다. 이와 같은 UBM층은 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Optionally, in the semiconductor package 100 - 4 according to the fourth modification, a UBM layer may be provided at a portion of the wiring pattern 112 to which the external connection terminal 130 is connected. Here, the UBM layer may be made of Ni/Au. Accordingly, it is possible to improve the coupling properties and conductivity of the external connection terminal 130 . Of course, such a UBM layer may also be applied to a semiconductor package according to another modification.

도 6은 본 발명의 제5변형예에 따른 반도체 패키지의 단면도이다. 6 is a cross-sectional view of a semiconductor package according to a fifth modified example of the present invention.

제5변형예에 따른 반도체 패키지(100-5)는 제3변형예의 반도체 패키지(100-3)와 비교하여, 실드층(150)이 몰드(140)의 외면을 따라 구비되는 구조를 갖는다. 그 외의 구성은 제3변형예의 반도체 패키지(100-3)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100 - 3 of the third modification, the semiconductor package 100 - 5 according to the fifth modification has a structure in which the shield layer 150 is provided along the outer surface of the mold 140 . Other configurations are the same as those of the semiconductor package 100 - 3 of the third modification, and thus a detailed description thereof will be omitted.

보다 구체적으로, 실드층(150)은 재배선층(110)의 측면까지 연장되도록 구비될 수 있다. 실드층(150)은 EMI 차폐 기능을 가질 수 있다. More specifically, the shield layer 150 may be provided to extend to the side surface of the redistribution layer 110 . The shield layer 150 may have an EMI shielding function.

일례로, 실드층(150)은 전자파 차폐가 가능한 금속 소재로 이루어질 수 있다. 다른 예로, 실드층(150)은 특정한 전자파를 흡수할 수 있는 소재로 이루어질 수 있다. 예를 들면, 실드층(150)은 페라이트로 이루어질 수 있다. For example, the shield layer 150 may be made of a metal material capable of shielding electromagnetic waves. As another example, the shield layer 150 may be made of a material capable of absorbing a specific electromagnetic wave. For example, the shield layer 150 may be made of ferrite.

이때, 실드층(150)은 메탈 시드를 이용한 스퍼터 공정에 의해 형성될 수 있다. 선택적으로, 실드층(150)은 메탈 캔을 이용한 SMT 공정에 의해 형성될 수도 있다. 또한, 실드층(150)은 페라이트와 같은 전자파 흡수 소재로 몰드(140)를 구성함으로써 생략될 수 있다.In this case, the shield layer 150 may be formed by a sputtering process using a metal seed. Optionally, the shield layer 150 may be formed by an SMT process using a metal can. Also, the shield layer 150 may be omitted by forming the mold 140 with an electromagnetic wave absorbing material such as ferrite.

도 7은 본 발명의 제6변형예에 따른 반도체 패키지의 단면도이다. 7 is a cross-sectional view of a semiconductor package according to a sixth modification of the present invention.

제6변형예에 따른 반도체 패키지(100-6)는 제2변형예의 반도체 패키지(100-2)와 비교하여, 실드층(150)이 재배선층(110)의 측벽 그라운드 라인(112')과 접지되는 구조를 갖는다. 그 외의 구성은 제2변형예의 반도체 패키지(100-2)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100 - 2 of the second modification, in the semiconductor package 100 - 6 according to the sixth modification, the shield layer 150 is grounded with the sidewall ground line 112 ′ of the redistribution layer 110 . has a structure to be Other configurations are the same as those of the semiconductor package 100 - 2 of the second modification, and thus a detailed description thereof will be omitted.

여기서, 제6변형예에 따른 반도체 패키지(100-6)는 제2변형예의 반도체 패키지(100-2)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor package 100 - 6 according to the sixth modification has been illustrated and described as being based on the semiconductor package 100 - 2 of the second modification, but is not limited thereto, and may be applied to a semiconductor package according to another modification. of course there is

보다 구체적으로, 배선패턴(112)은 실드층(150)에 연결되도록 연장 형성되는 그라운드 라인(112')을 포함할 수 있다.More specifically, the wiring pattern 112 may include a ground line 112 ′ extending to be connected to the shield layer 150 .

도 8은 본 발명의 제7변형예에 따른 반도체 패키지의 단면도이다. 8 is a cross-sectional view of a semiconductor package according to a seventh modification of the present invention.

제7변형예에 따른 반도체 패키지(100-7)는 도 1의 반도체 패키지(100)와 비교하여, 몰드(140)의 상면에 코팅층(160)이 구비되는 구조를 갖는다. 그 외의 구성은 도 2의 반도체 패키지(100-1)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100 of FIG. 1 , the semiconductor package 100 - 7 according to the seventh modification has a structure in which the coating layer 160 is provided on the upper surface of the mold 140 . Other configurations are the same as those of the semiconductor package 100 - 1 of FIG. 2 , so a detailed description thereof will be omitted.

여기서, 제7변형예에 따른 반도체 패키지(100-7)는 도 2의 반도체 패키지(100-1)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor package 100-7 according to the seventh modification has been illustrated and described as being based on the semiconductor package 100-1 of FIG. 2, but is not limited thereto, and may be applied to a semiconductor package according to another modification. is of course

보다 구체적으로, 코팅층(160)은 폴리이미드(PI)로 이루어질 수 있다. More specifically, the coating layer 160 may be made of polyimide (PI).

이에 의해, 제7변형에 따른 반도체 패키지(100-7)는 재배선의 증가에 의한 기판의 뒤틀림(warpage)을 감소시키도록 제어하여 제조 공정상 기판의 핸들링을 개선할 수 있다.Accordingly, in the semiconductor package 100 - 7 according to the seventh modification, it is possible to improve the handling of the substrate in the manufacturing process by controlling to reduce warpage of the substrate due to the increase in redistribution.

도 9는 본 발명의 제8변형예에 따른 반도체 패키지의 단면도이다. 9 is a cross-sectional view of a semiconductor package according to an eighth modification of the present invention.

제8변형예에 따른 반도체 패키지(100-8)는 제7변형예의 반도체 패키지(100-7)와 비교하여, 실드층(150)이 몰드(140)의 외면 및 코팅층(160)의 상면을 따라 구비되는 구조를 갖는다. 그 외의 구성은 제7변형예의 반도체 패키지(100-7)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100-7 of the seventh modification, the semiconductor package 100 - 8 according to the eighth modification includes the shield layer 150 along the outer surface of the mold 140 and the upper surface of the coating layer 160 . It has a provided structure. Other configurations are the same as those of the semiconductor package 100 - 7 of the seventh modification, and thus a detailed description thereof will be omitted.

여기서, 제8변형예에 따른 반도체 패키지(100-8)는 제7변혀예의 반도체 패키지(100-7)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor package 100-8 according to the eighth modification has been illustrated and described as being based on the semiconductor package 100-7 of the seventh modification, but is not limited thereto, and may be applied to a semiconductor package according to another modification. of course there is

보다 구체적으로, 실드층(150)은 코팅층(160)을 덮고, 재배선층(110)의 측면까지 연장되도록 구비될 수 있다. 실드층(150)은 EMI 차폐 기능을 가질 수 있다. More specifically, the shield layer 150 may be provided to cover the coating layer 160 and extend to the side surface of the redistribution layer 110 . The shield layer 150 may have an EMI shielding function.

일례로, 실드층(150)은 전자파 차폐가 가능한 금속 소재로 이루어질 수 있다. 다른 예로, 실드층(150)은 특정한 전자파를 흡수할 수 있는 소재로 이루어질 수 있다. 예를 들면, 실드층(150)은 페라이트로 이루어질 수 있다. For example, the shield layer 150 may be made of a metal material capable of shielding electromagnetic waves. As another example, the shield layer 150 may be made of a material capable of absorbing a specific electromagnetic wave. For example, the shield layer 150 may be made of ferrite.

이때, 실드층(150)은 메탈 시드를 이용한 스퍼터 공정에 의해 형성될 수 있다. 선택적으로, 실드층(150)은 메탈 캔을 이용한 SMT 공정에 의해 형성될 수도 있다. In this case, the shield layer 150 may be formed by a sputtering process using a metal seed. Optionally, the shield layer 150 may be formed by an SMT process using a metal can.

제조시, 몰드(140) 상에 코팅층(160)을 코팅한 상태에서 기판의 뒤틀림 제어를 수행한 후 실드층(150)을 형성할 수 있다.During manufacturing, the shield layer 150 may be formed after performing distortion control of the substrate in a state in which the coating layer 160 is coated on the mold 140 .

이에 의해, 제8변형에 따른 반도체 패키지(100-8)는 재배선의 증가에 의한 기판의 뒤틀림(warpage)을 감소시키도록 제어하여 제조 공정상 기판의 핸들링을 개선할 수 있다.Accordingly, in the semiconductor package 100 - 8 according to the eighth modification, it is possible to improve the handling of the substrate in the manufacturing process by controlling to reduce warpage of the substrate due to the increase in redistribution.

도 10은 본 발명의 일실시예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 도면이다. 여기서, 제조 공정의 설명은 제2변형예의 반도체 패키지(100-2)를 기준으로 설명하다. 10 is a view for explaining a manufacturing process of a semiconductor package according to an embodiment of the present invention. Here, the description of the manufacturing process will be described based on the semiconductor package 100 - 2 of the second modification.

본 발명의 일실시예에 따른 반도체 패키지의 제조 공정은 팬아웃 웨이퍼 레벨 패키지(FOWLP; Fan-Out Wafer Level Package)의 칩-퍼스트(Chip-fist)/페이스-업(Face-up) 방식으로 수행될 수 있다.The manufacturing process of a semiconductor package according to an embodiment of the present invention is performed in a Chip-Fist/Face-up method of a Fan-Out Wafer Level Package (FOWLP). can be

먼저, 캐리어 기판(10) 상에 ETS 구조로 재배선층(110)이 형성된다(도 10의 (a) 참조). 이때, 절연층(111) 및 배선패턴(112)이 2층으로 구성될 수 있다. 또한, 배선패턴(112)의 일부가 노출되게 형성될 수 있다.First, the redistribution layer 110 in the ETS structure is formed on the carrier substrate 10 (refer to FIG. 10A ). In this case, the insulating layer 111 and the wiring pattern 112 may be composed of two layers. Also, a portion of the wiring pattern 112 may be exposed.

반도체 칩(121) 및 수동소자(122)가 SMT 공정에 의해 재배선층(110) 상에 실장된다(도 10의 (b) 참조). 반도체 칩(121) 및 수동소자(122)는 솔더(124)를 통하여 노출된 배선패턴(112) 상에 실장될 수 있다.The semiconductor chip 121 and the passive device 122 are mounted on the redistribution layer 110 by an SMT process (refer to FIG. 10(b) ). The semiconductor chip 121 and the passive element 122 may be mounted on the wiring pattern 112 exposed through the solder 124 .

재배선층(110) 상측에서 반도체 칩(121) 및 수동소자(122)를 덮도록 몰드(140)가 형성된다(도 10의 (c) 참조). 이때, 진공 프린팅 성형 인쇄법(VPES)에 의해 몰드(140)가 형성될 수 있다.A mold 140 is formed on the redistribution layer 110 to cover the semiconductor chip 121 and the passive element 122 (refer to FIG. 10(c) ). In this case, the mold 140 may be formed by a vacuum printing molding printing method (VPES).

캐리어 기판(10)을 제거하고 재배선층(110)을 회전시킨 상태에서 UBM층(113)이 형성된다(도 10의 (d) 참조). 이때, UBM층(113)은 증착 또는 스퍼터링에 의해 재배선층(110)의 일면(도면에서 상면)에 형성될 수 있다. The UBM layer 113 is formed in a state in which the carrier substrate 10 is removed and the redistribution layer 110 is rotated (refer to FIG. 10(d)). In this case, the UBM layer 113 may be formed on one surface (top surface in the drawing) of the redistribution layer 110 by deposition or sputtering.

UBM층(113) 상에 외부접속 단자(130)가 형성된다(도 10의 (e) 참조). 이때, 외부접속 단자(130)는 SAC 계열의 솔더 범프를 볼 형상으로 형성될 수 있다. An external connection terminal 130 is formed on the UBM layer 113 (refer to FIG. 10(e)). In this case, the external connection terminal 130 may be formed in the shape of a SAC series solder bump in a ball shape.

선택적으로, 솔더 범프를 형성한 후 비감광성 절연막을 증착한 후 평탄화(Grinding)할 수 있다. 이에 의해, 재배선층(110)이 외부로 돌출되지 않도록 하여 제품의 신뢰성을 향상시킬 수 있다.Optionally, after forming the solder bumps, a non-photosensitive insulating film may be deposited and then planarized (Grinding). Accordingly, the reliability of the product may be improved by preventing the redistribution layer 110 from protruding to the outside.

반도체 칩(123)이 SMT 공정에 의해 외부접속 단자(130)가 형성되지 않은 영역에 실장된다(도 10의 (f) 참조). 반도체 칩(123)은 솔더(124)를 통하여 UBM층(113) 상에 실장될 수 있다.The semiconductor chip 123 is mounted in a region where the external connection terminal 130 is not formed by the SMT process (refer to FIG. 10(f) ). The semiconductor chip 123 may be mounted on the UBM layer 113 through the solder 124 .

언더필층(125)이 반도체 칩(123)과 재배선층(110) 사이에 형성된다(도 10의 (g) 참조). 이때, 언더필층(125)은 반도체 칩(123)의 하부에서 솔더(124)를 둘러쌓도록 형성될 수 있다.An underfill layer 125 is formed between the semiconductor chip 123 and the redistribution layer 110 (refer to FIG. 10(g) ). In this case, the underfill layer 125 may be formed to surround the solder 124 under the semiconductor chip 123 .

재배선층(110)을 회전시킨 상태에서 몰드(140)의 외면을 따라 실드층(150)이 형성된다(도 10의 (h) 참조). 이때, 실드층(150)In a state in which the redistribution layer 110 is rotated, the shield layer 150 is formed along the outer surface of the mold 140 (refer to (h) of FIG. 10 ). At this time, the shield layer 150

은 메탈 시트들 이용한 스퍼터 공정에 의해 형성될 수 있다. 다른 예로, 실드층(150)은 메탈 캔을 이용한 SMT 공정에 의해 형성될 수 있다.Silver may be formed by a sputtering process using metal sheets. As another example, the shield layer 150 may be formed by an SMT process using a metal can.

이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.Although one embodiment of the present invention has been described above, the spirit of the present invention is not limited to the embodiments presented herein, and those skilled in the art who understand the spirit of the present invention can add components within the scope of the same spirit. , changes, deletions, additions, etc. may easily suggest other embodiments, but this will also fall within the scope of the present invention.

100 : 반도체 패키지
110 : 재배선층 111 : 절연층
112: 배선패턴 113 : UBM층
114 : 산화층 121, 123 : 반도체 칩
122 : 수동소자 124 : 솔더
125 : 언더필층 130 : 외부접속 단자
140 : 몰드 150 : 실드층100: semiconductor package
110: redistribution layer 111: insulating layer
112: wiring pattern 113: UBM layer
114: oxide layer 121, 123: semiconductor chip
122: passive element 124: solder
125: underfill layer 130: external connection terminal
140: mold 150: shield layer

Claims (10)

절연층, 및 배선패턴을 포함하는 재배선층;
상기 재배선층의 상면 및 하면 양쪽에 배치되는 복수의 반도체 칩 및 복수의 수동소자;
상기 재배선층의 하면에 형성되는 외부접속 단자; 및
상기 재배선층의 상부에서 상기 복수의 반도체 칩 및 상기 복수의 수동소자를 덮도록 구비되는 몰드를 포함하고,
상기 재배선층은 복수의 층으로 구성되며,
상기 복수의 반도체 칩 중 적어도 하나는 상기 재배선층의 하면에 구비되는 반도체 패키지.a redistribution layer including an insulating layer and a wiring pattern;
a plurality of semiconductor chips and a plurality of passive devices disposed on both upper and lower surfaces of the redistribution layer;
an external connection terminal formed on a lower surface of the redistribution layer; and
and a mold provided to cover the plurality of semiconductor chips and the plurality of passive elements on the redistribution layer;
The redistribution layer is composed of a plurality of layers,
At least one of the plurality of semiconductor chips is provided on a lower surface of the redistribution layer. 제1항에 있어서,
최상위에 배치되는 배선패턴은 상기 절연층이 덮이지 않는 반도체 패키지.According to claim 1,
The wiring pattern disposed on the uppermost portion is a semiconductor package in which the insulating layer is not covered. 제1항에 있어서,
상기 몰드의 상면에 폴리이미드로 이루어진 코팅층을 더 포함하는 반도체 패키지.According to claim 1,
The semiconductor package further comprising a coating layer made of polyimide on the upper surface of the mold. 제2항에 있어서,
하부측 배선패턴의 일부가 하부측으로 노출되며,
상기 배선패턴들 중 최상위에 위치하는 배선패턴 또는 최하위에 배치되는 배선패턴은 흑화처리에 의한 산화층으로 덮인 반도체 패키지.3. The method of claim 2,
A part of the lower wiring pattern is exposed to the lower side,
A semiconductor package in which the uppermost or lowermost wiring patterns among the wiring patterns are covered with an oxide layer by blackening treatment. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 몰드의 외면을 따라 구비되는 실드층을 더 포함하는 반도체 패키지.The semiconductor package according to any one of claims 1 to 4, further comprising a shield layer provided along an outer surface of the mold. 제5항에 있어서
상기 재배선층은 적어도 하나의 배선패턴의 일부가 상기 실드층에 연결되도록 연장 형성되는 반도체 패키지.6. The method of claim 5
The redistribution layer is formed to extend so that a part of at least one wiring pattern is connected to the shield layer. 제1항에 있어서,
상기 절연층은 유전상수(Dk)가 2~3이고, 상기 유전정접(Df)이 0.002~0.005인 반도체 패키지.According to claim 1,
The insulating layer has a dielectric constant (Dk) of 2 to 3, and the dielectric loss tangent (Df) is 0.002 to 0.005 semiconductor package. 제1항에 있어서,
상기 재배선층의 배선패턴에서 상부에 위치한 배선패턴과 하부에 위치한 배선패턴이 중앙에 위치한 중앙 배선패턴에 비해 두꺼운 두께를 가지는 반도체 패키지.According to claim 1,
In the wiring pattern of the redistribution layer, an upper wiring pattern and a lower wiring pattern have a greater thickness than a central wiring pattern located in the center. 제1항에 있어서,
상기 복수의 반도체 칩 중 상기 재배선층의 하면에 구비되는 반도체 칩은 디지털소자이고,
상기 재배선층의 상면에 구비되는 반도체 칩은 아날로그 소자인 반도체 패키지.According to claim 1,
a semiconductor chip provided on a lower surface of the redistribution layer among the plurality of semiconductor chips is a digital device;
The semiconductor chip provided on the upper surface of the redistribution layer is an analog device. a) 캐리어 기판 상에 ETS 구조로 재배선층을 형성하고, 상기 재배선층의 상부에 반도체 칩과 수동소자를 실장하는 단계;
b) 상기 재배선층 상부의 반도체 칩 및 수동소자를 덮는 몰드를 형성하는 단계;
c) 상기 캐리어 기판을 제거하고, 상기 재배선층의 저면에 증착 또는 스퍼터링을 이용하여 UBM층을 형성한 후, 상기 UBM층에 접하는 외부접속 단자를 형성하는 단계;
d) 상기 UBM층 중 외 외부접속 단자가 형성되지 않은 영역에 반도체 칩을 실장하는 단계;
e) 상기 반도체 칩과 재배선층 사이에 언더필층을 형성하는 단계; 및
f) 상기 몰드의 외면을 따라 실드층을 형성하는 단계를 포함하는 반도체 패키지 제조방법.a) forming a redistribution layer in an ETS structure on a carrier substrate, and mounting a semiconductor chip and a passive device on the redistribution layer;
b) forming a mold covering the semiconductor chip and the passive device on the redistribution layer;
c) removing the carrier substrate, forming a UBM layer on a bottom surface of the redistribution layer by deposition or sputtering, and then forming an external connection terminal in contact with the UBM layer;
d) mounting a semiconductor chip in an area of the UBM layer in which external connection terminals are not formed;
e) forming an underfill layer between the semiconductor chip and the redistribution layer; and
f) forming a shield layer along an outer surface of the mold.
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