KR20210122410A

KR20210122410A - Display device and method for manufacturing of the same

Info

Publication number: KR20210122410A
Application number: KR1020200039221A
Authority: KR
Inventors: 박새론
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-03-31
Filing date: 2020-03-31
Publication date: 2021-10-12
Also published as: CN113467132A

Abstract

A display device is provided. According to an embodiment of the present invention, the display device includes: a first display substrate; a second display substrate opposite to the first display substrate; and a liquid crystal layer disposed between the first display substrate and the second display substrate, wherein the first display substrate includes a plurality of spacers protruding from the second display substrate to maintain a spacing between the first display substrate and the second display substrate, and the plurality of spacers may include at least one gap spacer having a difference between the lowest point and the highest point of the upper surface of 0.1 um to 0.5 um. Accordingly, it is possible to improve yield by reducing defects in the display device.

Description

Display device and manufacturing method thereof

본 발명은 표시 장치 및 그 제조방법에 관한 것이다.The present invention relates to a display device and a method for manufacturing the same.

표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.The importance of the display device is increasing with the development of multimedia. In response to this, various types of display devices such as a liquid crystal display (LCD) and an organic light emitting display (OLED) are being used.

표시 장치 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.Among display devices, a liquid crystal display device is one of the most widely used flat panel display devices. It consists of two substrates on which electric field generating electrodes such as a pixel electrode and a common electrode are formed and a liquid crystal layer interposed therebetween. An electric field is generated in the liquid crystal layer by applying a voltage to the electrode, and an image is displayed by determining the alignment of liquid crystal molecules in the liquid crystal layer and controlling the polarization of the incident light.

표시 장치는 액정층의 셀갭을 유지하기 위한 스페이서들을 포함할 수 있다. 그러나, 스페이서들 중 일부는 제조 공정 중 이물에 의해 높이가 높게 형성되어, 표시 장치의 불량을 발생시킬 수 있다. The display device may include spacers for maintaining a cell gap of the liquid crystal layer. However, some of the spacers may be formed to have a high height due to a foreign material during the manufacturing process, which may cause a defect in the display device.

본 발명이 해결하고자 하는 과제는 스페이서들의 제조 공정 중 제조 불량을 검출하고 리페어할 수 있는 표시 장치 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a display device capable of detecting and repairing manufacturing defects during a manufacturing process of spacers, and a manufacturing method thereof.

또한, 본 발명의 해결하고자 하는 과제는 표시 장치의 불량을 저감하여 수율을 개선할 수 있는 표시 장치 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide a display device capable of improving yield by reducing defects in the display device, and a method for manufacturing the same.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판, 및 상기 제1 표시 기판과 상기 제2 표시 기판 사이에 배치된 액정층을 포함하며, 상기 제1 표시 기판은 상기 제2 표시 기판을 향해 돌출하여 상기 제1 표시 기판과 상기 제2 표시 기판 사이의 간격을 유지하는 복수의 스페이서를 포함하고, 상기 복수의 스페이서는 상면의 최저점과 최고점의 차이가 0.1 내지 0.5㎛인 적어도 하나의 갭 스페이서를 포함할 수 있다.A display device according to an exemplary embodiment provides a first display substrate, a second display substrate facing the first display substrate, and a liquid crystal layer disposed between the first display substrate and the second display substrate wherein the first display substrate includes a plurality of spacers protruding toward the second display substrate to maintain a distance between the first display substrate and the second display substrate, wherein the plurality of spacers are disposed on an upper surface of the first display substrate. At least one gap spacer having a difference between the lowest point and the highest point of 0.1 μm to 0.5 μm may be included.

상기 갭 스페이서의 상면은 상기 제2 표시 기판과 맞닿을 수 있다.A top surface of the gap spacer may contact the second display substrate.

상기 복수의 스페이서는 상기 갭 스페이서와 이격된 복수의 메인 스페이서를 더 포함하며, 상기 복수의 메인 스페이서의 상면은 상기 제2 표시 기판과 맞닿을 수 있다.The plurality of spacers may further include a plurality of main spacers spaced apart from the gap spacers, and upper surfaces of the plurality of main spacers may contact the second display substrate.

상기 복수의 메인 스페이서의 상면의 최저점과 최고점의 차이는 0.1㎛ 미만일 수 있다.A difference between the lowest point and the highest point of the upper surfaces of the plurality of main spacers may be less than 0.1 μm.

상기 복수의 스페이서는 상기 갭 스페이서 및 상기 복수의 메인 스페이서와 각각 이격된 복수의 서브 스페이서를 더 포함하며, 상기 각 서브 스페이서의 상면은 상기 제2 표시 기판과 이격될 수 있다.The plurality of spacers may further include a plurality of sub spacers spaced apart from the gap spacer and the plurality of main spacers, and a top surface of each sub spacer may be spaced apart from the second display substrate.

상기 제1 표시 기판으로부터 상기 제2 표시 기판을 분리하였을 때의 상기 갭 스페이서의 높이는 상기 메인 스페이서의 높이보다 클 수 있다.A height of the gap spacer when the second display substrate is separated from the first display substrate may be greater than a height of the main spacer.

상기 제1 표시 기판은 복수의 화소 전극을 더 포함하며, 상기 서브 스페이서는 상기 화소 전극과 중첩하는 복수의 제1 서브부, 및 상기 화소 전극과 비중첩하며 상기 복수의 제1 서브부를 연결하는 제2 서브부를 포함할 수 있다.The first display substrate may further include a plurality of pixel electrodes, wherein the sub spacers include a plurality of first sub-portions overlapping the pixel electrodes, and a first sub-portion overlapping the pixel electrodes and connecting the plurality of first sub-portions. It may include 2 sub-parts.

상기 갭 스페이서는 착색 물질을 포함할 수 있다.The gap spacer may include a coloring material.

상기 복수의 스페이서는 상기 착색 물질을 포함하는 복수의 메인 스페이서와 복수의 서브 스페이서를 더 포함하되, 상기 복수의 메인 스페이서는 상기 갭 스페이서와 이격되고 상기 제2 표시 기판과 맞닿으며, 상기 복수의 서브 스페이서는 상기 갭 스페이서 및 상기 복수의 메인 스페이서와 각각 이격되고 상기 제2 표시 기판과 이격될 수 있다.The plurality of spacers may further include a plurality of main spacers and a plurality of sub spacers including the coloring material, wherein the plurality of main spacers are spaced apart from the gap spacers and contact the second display substrate, and the plurality of sub spacers are spaced apart from the gap spacers and contact the second display substrate. The spacer may be spaced apart from the gap spacer and the plurality of main spacers, respectively, and may be spaced apart from the second display substrate.

상기 서브 스페이서, 상기 메인 스페이서 및 상기 갭 스페이서는 광학 밀도가 0.15 내지 1.05일 수 있다.The sub spacer, the main spacer, and the gap spacer may have an optical density of 0.15 to 1.05.

또한, 일 실시예에 따른 표시 장치는 화소 전극이 배치된 부화소부 및 스위칭 소자가 배치된 스위칭 소자 영역을 포함하는 복수의 색 화소를 포함하는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판, 상기 제1 표시 기판과 상기 제2 표시 기판 사이에 배치된 액정층, 및 상기 제1 표시 기판은 상기 제2 표시 기판을 향해 돌출하여 상기 제1 표시 기판과 상기 제2 표시 기판 사이의 간격을 유지하며 상기 스위칭 소자 영역과 중첩하는 복수의 스페이서를 포함하고, 상기 복수의 스페이서는 상면이 상기 제2 표시 기판과 맞닿는 적어도 하나의 갭 스페이서와 복수의 메인 스페이서를 포함하며, 상기 갭 스페이서의 최대 높이 거칠기는 상기 메인 스페이서의 최대 높이 거칠기보다 클 수 있다.In addition, the display device according to the exemplary embodiment includes a first display substrate including a plurality of color pixels including a sub-pixel portion in which a pixel electrode is disposed and a switching element region in which a switching element is disposed, and a first display substrate facing the first display substrate. A second display substrate, a liquid crystal layer disposed between the first display substrate and the second display substrate, and the first display substrate protrude toward the second display substrate and are disposed between the first display substrate and the second display substrate and a plurality of spacers overlapping the switching element region while maintaining an interval between the plurality of spacers, wherein the plurality of spacers includes at least one gap spacer and a plurality of main spacers, the upper surface of which is in contact with the second display substrate, and the gap spacers The maximum height roughness of , may be greater than the maximum height roughness of the main spacer.

상기 갭 스페이서의 상기 최대 높이 거칠기는 상기 메인 스페이서의 상기 최대 높이 거칠기의 10배 이상일 수 있다.The maximum height roughness of the gap spacer may be 10 times or more of the maximum height roughness of the main spacer.

상기 복수의 스페이서는 상면이 상기 제2 표시 기판과 이격된 복수의 서브 스페이서를 더 포함하며, 상기 갭 스페이서의 상기 최대 높이 거칠기는 상기 서브 스페이서의 최대 높이 거칠기의 10배 이상일 수 있다.The plurality of spacers may further include a plurality of sub-spacers having a top surface spaced apart from the second display substrate, and the maximum height roughness of the gap spacers may be 10 times or more of the maximum height roughness of the sub-spacers.

상기 서브 스페이서의 최대 높이 거칠기는 상기 메인 스페이서의 최대 높이 거칠기의 0.9배 내지 1.1배 사이일 수 있다.The maximum height roughness of the sub spacer may be 0.9 times to 1.1 times the maximum height roughness of the main spacer.

상기 복수의 스페이서는 상면이 상기 제2 표시 기판과 이격된 복수의 서브 스페이서를 더 포함하며, 상기 서브 스페이서의 최대 높이 거칠기는 상기 메인 스페이서의 최대 높이 거칠기와 동일할 수 있다.The plurality of spacers may further include a plurality of sub spacers having a top surface spaced apart from the second display substrate, and a maximum height roughness of the sub spacers may be the same as a maximum height roughness of the main spacer.

또한, 일 실시예에 따른 표시 장치의 제조 방법은 제1 기판 상에 스페이서 코팅층을 형성하는 단계, 상기 스페이서 코팅층을 패터닝하여 복수의 스페이서를 형성하는 단계, 상기 복수의 스페이서가 형성된 상기 제1 기판의 상부에서 일정 높이만큼 연마 공정을 진행하는 단계, 및 상기 복수의 스페이서 상부에 제2 기판을 배치하는 단계를 포함할 수 있다.In addition, the method of manufacturing a display device according to an embodiment may include forming a spacer coating layer on a first substrate, patterning the spacer coating layer to form a plurality of spacers, and forming a plurality of spacers on the first substrate on which the plurality of spacers are formed. The method may include performing a polishing process from the upper portion to a predetermined height, and disposing a second substrate on the plurality of spacers.

상기 복수의 스페이서를 형성하는 단계 이전에, 상기 스페이서 코팅층이 형성된 상기 제1 기판에 이물의 유무를 검사하는 제1 검사 단계를 더 포함할 수 있다.Before forming the plurality of spacers, the method may further include a first inspection step of inspecting the presence or absence of a foreign material on the first substrate on which the spacer coating layer is formed.

상기 제1 검사 단계는 광학 검출기를 이용하여 상기 스페이서 코팅층의 그레이 값을 판별하여 이물의 유무를 검사할 수 있다.In the first inspection step, the presence or absence of a foreign material may be inspected by determining a gray value of the spacer coating layer using an optical detector.

상기 연마 공정 단계 이전에, 상기 복수의 스페이서의 그레이 값을 검사하는 제2 검사 단계를 더 포함할 수 있다.The method may further include a second inspection step of examining gray values of the plurality of spacers before the polishing process step.

상기 제2 검사 단계는 광학 검출기를 이용하여 정상 스페이서의 그레이 값과 비정상 스페이서의 그레이 값의 차이를 판별할 수 있다.In the second inspection step, a difference between a gray value of a normal spacer and a gray value of an abnormal spacer may be determined using an optical detector.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

일 실시예에 따른 표시 장치 및 그 제조방법에 의하면, 이물에 의해 높이가 높게 형성된 스페이서를 연마 공정을 통해 리페어함으로써, 표시 장치의 화이트 스팟 불량을 저감하고 제조 수율을 향상시킬 수 있다.According to the display device and the method of manufacturing the same according to an exemplary embodiment, by repairing a spacer having a high height due to a foreign material through a polishing process, a white spot defect of the display device may be reduced and a manufacturing yield may be improved.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the embodiments are not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 화소들을 나타낸 평면도이다.
도 3은 제1 색 화소를 나타낸 평면도이다.
도 4는 도 3의 제1 색 화소를 개략적으로 나타낸 평면도이다.
도 5는 도 3의 I-I'에 따른 단면 구조를 나타낸 단면도이다.
도 6은 도 3의 II-II'에 따른 단면 구조를 나타낸 단면도이다.
도 7은 도 2에 도시된 제3 색 화소를 나타낸 평면도이다.
도 8은 제3 색 화소를 개략적으로 나타낸 평면도이다.
도 9는 도 7의 III-III'에 따른 단면 구조를 나타낸 단면도이다.
도 10은 도 7의 IV-IV'에 따른 단면 구조를 나타낸 단면도이다.
도 11 및 도 12는 일 실시예에 따른 표시장치의 스페이서들의 배치를 나타낸 평면도들이다.
도 13은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 갭 스페이서와 메인 스페이서를 나타낸 단면도이다.
도 15는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 플로어 차트이다.
도 16 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 20은 제1 기판의 영역별 그레이 값의 편차를 나타낸 도표이다.1 is a plan view of a display device according to an exemplary embodiment.
2 is a plan view illustrating pixels of a display device according to an exemplary embodiment.
3 is a plan view illustrating a first color pixel.
4 is a plan view schematically illustrating a first color pixel of FIG. 3 .
5 is a cross-sectional view illustrating a cross-sectional structure taken along line I-I' of FIG. 3 .
6 is a cross-sectional view illustrating a cross-sectional structure taken along II-II′ of FIG. 3 .
FIG. 7 is a plan view illustrating a third color pixel illustrated in FIG. 2 .
8 is a plan view schematically illustrating a third color pixel.
9 is a cross-sectional view illustrating a cross-sectional structure taken along line III-III' of FIG. 7 .
FIG. 10 is a cross-sectional view illustrating a cross-sectional structure taken along line IV-IV' of FIG. 7 .
11 and 12 are plan views illustrating arrangement of spacers of a display device according to an exemplary embodiment.
13 is a cross-sectional view illustrating a display device according to another exemplary embodiment.
14 is a cross-sectional view illustrating a gap spacer and a main spacer of a display device according to another exemplary embodiment.
15 is a flowchart illustrating a method of manufacturing a display device according to each process according to an exemplary embodiment.
16 to 19 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
20 is a chart showing the deviation of gray values for each region of the first substrate.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. Reference to an element or layer “on” of another element or layer includes any intervening layer or other element directly on or in the middle of the other element or layer. Like reference numerals refer to like elements throughout. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments are examples, and thus the present invention is not limited to the illustrated matters.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다. Hereinafter, specific embodiments will be described with reference to the accompanying drawings.

도 1은 일 실시예에 따른 표시 장치의 평면도이다.1 is a plan view of a display device according to an exemplary embodiment.

도 1을 참조하면, 일 실시예에 따른 표시 장치(1)에는 표시 영역(DA) 및 표시 영역(DA)의 주변에 위치한 비표시 영역(NDA)이 정의될 수 있다. 표시 영역(DA)은 표시 장치(1)의 중심부에 위치하고, 비표시 영역(NDA)은 표시 장치(1)의 테두리부에 위치하고, 표시 영역(DA)을 둘러쌀 수 있다. 몇몇 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 하측에만 배치될 수 있거나, 비표시 영역(NDA)은 표시 영역(DA)의 후면에 배치될 수도 있다. 표시 영역(DA)은 화상을 표시하는 영역일 수 있고, 비표시 영역(NDA)은 표시 영역(DA)과 달리 화상을 표시하지 않는 영역일 수 있지만, 이에 한정되는 것은 아니다. 비표시 영역(NDA)에는 게이트 구동부(SD), 및 데이터 구동부(DD)가 배치될 수 있다. 표시 장치(1)는 제1 기판(SUB1)을 포함할 수 있다. 제1 기판(SUB1)에는 전술한 표시 영역(DA), 및 비표시 영역(NDA)이 표시 장치(1)와 마찬가지로 정의될 수 있다.Referring to FIG. 1 , in the display device 1 according to an exemplary embodiment, a display area DA and a non-display area NDA positioned around the display area DA may be defined. The display area DA may be located at the center of the display device 1 , and the non-display area NDA may be located at the edge of the display device 1 and surround the display area DA. In some embodiments, the non-display area NDA may be disposed only under the display area DA, or the non-display area NDA may be disposed at the rear side of the display area DA. The display area DA may be an area that displays an image, and the non-display area NDA may be an area that does not display an image, unlike the display area DA, but is not limited thereto. A gate driver SD and a data driver DD may be disposed in the non-display area NDA. The display device 1 may include a first substrate SUB1 . The display area DA and the non-display area NDA described above may be defined in the first substrate SUB1 as in the display device 1 .

표시 영역(DA)에는 복수의 화소(PX)가 위치할 수 있다. 복수의 화소(PX)는 제1 방향(DR1), 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 매트릭스 배열 방식으로 배열될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 이에 한정되는 것은 아니지만 상호 직교할 수 있다. 본 실시예에서, 제1 방향(DR1)은 표시 장치(1)의 장변 연장 방향을 지칭하고, 제2 방향(DR2)은 표시 장치(1)의 단변 연장 방향을 지칭할 수 있다.A plurality of pixels PX may be positioned in the display area DA. The plurality of pixels PX may be arranged in a matrix arrangement along the first direction DR1 and the second direction DR2 crossing the first direction DR1 . The first direction DR1 and the second direction DR2 are not limited thereto, but may be orthogonal to each other. In the present exemplary embodiment, the first direction DR1 may refer to a long side extension direction of the display device 1 , and the second direction DR2 may refer to a short side extension direction of the display device 1 .

복수의 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 한정되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.The shape of the plurality of pixels PX may be a rectangular shape or a square shape in a plan view, but is not limited thereto, and each side may have a rhombus shape inclined with respect to one side direction of the display device 1 . The plurality of pixels PX may include multiple color pixels PX. For example, the plurality of pixels PX may include, but are not limited to, a red first color pixel PX, a green second color pixel PX, and a blue third color pixel PX. have. Each color pixel PX may be alternately arranged in a stripe type or a pentile type.

게이트 구동부(SD)는 표시 영역(DA)의 각 화소(PX)에 제1 방향(DR1)을 따라 연장된 스캔 라인(SL)을 통해 게이트 구동 신호를 인가한다. 일 실시예에서는 게이트 구동부(SD)가 표시 영역(DA)의 일 단변에 인접 배치된 것으로 도시하였지만, 이에 한정되지 않으며 표시 영역(DA) 양 단변에 각각 위치할 수도 있다. 데이터 구동부(DD)는 표시 영역(DA)의 각 화소(PX)에 제2 방향(DR2)을 따라 연장된 데이터 라인(DL)을 통해 데이터 구동 신호를 인가한다. 데이터 구동부(DD)는 표시 영역(DA)의 일 장변(하측 장변)에 인접 배치된 것으로 예시되었다. The gate driver SD applies the gate driving signal to each pixel PX of the display area DA through the scan line SL extending in the first direction DR1 . In an exemplary embodiment, the gate driver SD is illustrated as being disposed adjacent to one short side of the display area DA, but the present invention is not limited thereto and may be respectively located at both short sides of the display area DA. The data driver DD applies a data driving signal to each pixel PX of the display area DA through the data line DL extending in the second direction DR2 . It is exemplified that the data driver DD is disposed adjacent to one long side (lower long side) of the display area DA.

도 2는 일 실시예에 따른 표시 장치의 화소들을 나타낸 평면도이다. 도 3은 제1 색 화소를 나타낸 평면도이다.2 is a plan view illustrating pixels of a display device according to an exemplary embodiment. 3 is a plan view illustrating a first color pixel.

도 2를 참조하면, 화소(PX)는 복수의 색 화소(SPX1, SPX2, SPX3)를 포함할 수 있다. 일 실시예에서 제1 색 화소(SPX1)는 적색 화소일 수 있고, 제2 색 화소(SPX2)는 녹색 화소일 수 있고, 제3 색 화소(SPX3)는 청색 화소일 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 각각 데이터 라인(DL), 게이트 라인(SL), 유지 라인(CSTL1)이 지나갈 수 있다. 데이터 라인(DL)은 제2 방향(DR2)을 따라 연장되고, 게이트 라인(SL)은 제1 방향(DR1)을 따라 연장될 수 있다. Referring to FIG. 2 , the pixel PX may include a plurality of color pixels SPX1 , SPX2 , and SPX3 . In an embodiment, the first color pixel SPX1 may be a red pixel, the second color pixel SPX2 may be a green pixel, and the third color pixel SPX3 may be a blue pixel. A data line DL, a gate line SL, and a storage line CSTL1 may pass through each of the color pixels SPX1 , SPX2 , and SPX3 , respectively. The data line DL may extend along the second direction DR2 , and the gate line SL may extend along the first direction DR1 .

유지 라인(CSTL1)은 제1 방향(DR1)을 따라 연장된 메인 유지 라인부, 및 상기 메인 유지 라인부와 연결되고 제2 방향(DR2)을 따라 연장된 서브 유지 라인부를 포함할 수 있다. 상기 서브 유지 라인부는 2개일 수 있다. 상기 서브 유지 라인부 중 하나는 각 색 화소(SPX1, SPX2, SPX3)와 연결된 데이터 라인(DL)과 후술할 각 색 화소(SPX1, SPX2, SPX3)의 제1 및 제2 부화소 전극의 사이에 배치될 수 있고, 상기 서브 유지 라인부 중 다른 하나는 각 색 화소(SPX1, SPX2, SPX3)의 제1 또는 제2 부화소 전극과 인접한 색 화소(SPX1, SPX2, SPX3)와 연결되는 데이터 라인(DL)의 사이에 배치될 수 있다. The maintenance line CSTL1 may include a main maintenance line part extending along the first direction DR1 , and a sub maintenance line part connected to the main maintenance line part and extending along the second direction DR2 . There may be two sub holding line units. One of the sub-storage line units is disposed between a data line DL connected to each color pixel SPX1, SPX2, and SPX3 and first and second sub-pixel electrodes of each color pixel SPX1, SPX2, and SPX3 to be described later. may be disposed, and the other one of the sub storage line units is a data line (SPX1, SPX2, SPX3) connected to the color pixel (SPX1, SPX2, SPX3) adjacent to the first or second sub-pixel electrode of each color pixel (SPX1, SPX2, SPX3) DL).

하나의 화소(PX)에 포함된 각 색 화소(SPX1, SPX2, SPX3)에는 서로 다른 데이터 라인(DL)이 지나갈 수 있다. 각 색 화소(SPX1, SPX2, SPX3)를 지나가는 데이터 라인(DL)은 각 색 화소(SPX1, SPX2, SPX3)의 제1 방향(DR1)에 인접한 색 화소(SPX1, SPX2, SPX3) 사이에 각각 지나갈 수 있다. 하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 게이트 라인(SL) 및 유지 라인(CSTL1)이 공통적으로 지나갈 수 있다. 즉, 하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 게이트 라인(SL) 및 유지 라인(CSTL1)이 각각 연결될 수 있다. Different data lines DL may pass through each color pixel SPX1 , SPX2 , and SPX3 included in one pixel PX. The data line DL passing through each color pixel SPX1, SPX2, and SPX3 passes between the color pixels SPX1, SPX2, and SPX3 adjacent to the first direction DR1 of each color pixel SPX1, SPX2, and SPX3, respectively. can The same gate line SL and the storage line CSTL1 may pass in common to each color pixel SPX1 , SPX2 , and SPX3 of one pixel PX. That is, the same gate line SL and the storage line CSTL1 may be respectively connected to each color pixel SPX1 , SPX2 , and SPX3 of one pixel PX.

각 색 화소(SPX1, SPX2, SPX3)는 제1 방향(DR1) 기준에서, 각 색 화소(SPX1, SPX2, SPX3)와 연결되는 데이터 라인(DL)과 인접한 색 화소(SPX1, SPX2. SPX3)와 연결되는 데이터 라인(DL)의 사이 영역으로 정의될 수 있다. 또한, 각 색 화소(SPX1, SPX2, SPX3)는 제2 방향(DR2) 기준에서, 각 색 화소(SPX1, SPX2, SPX3)의 게이트 라인(SL) 상측 및 하측에 각각 배치된 제1 및 제2 부화소 전극(191, 192)까지의 영역으로 정의될 수 있다.Each color pixel SPX1 , SPX2 , SPX3 has a data line DL connected to each color pixel SPX1 , SPX2 , SPX3 in the first direction DR1 and adjacent color pixels SPX1 , SPX2 and SPX3 It may be defined as a region between the connected data lines DL. In addition, each of the color pixels SPX1 , SPX2 , and SPX3 is first and second respectively disposed above and below the gate line SL of each of the color pixels SPX1 , SPX2 and SPX3 in the second direction DR2 . It may be defined as an area up to the subpixel electrodes 191 and 192 .

각 색 화소(SPX1, SPX2, SPX3)는 복수의 영역으로 구분될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 부화소부(FSPX1, FSPX2), 및 스위칭 소자 영역(TA)이 정의될 수 있다. 제1 부화소부(FSPX1)는 제2 방향(DR2) 기준에서, 제1 부화소 전극(191)이 배치된 영역으로 정의되고, 제2 부화소부(FSPX2)는 제2 부화소 전극(192)이 배치된 영역으로 정의될 수 있다. 즉, 제2 방향(DR2)을 따라 제1 부화소부(FSPX1), 스위칭 소자 영역(TA) 및 제2 부화소부(FSPX2)가 인접하여 순차 배치될 수 있다. 일 실시예에서 제2 부화소부(FSPX2)의 평면상 크기는 제1 서브 화소부(FSPX1)의 평면상 크기보다 클 수 있다. 즉, 도 2에 도시된 바와 같이 제1 부화소부(FSPX1) 및 제2 부화소부(FSPX2)의 제1 방향(DR1) 폭이 동일한 경우, 제2 부화소부(FSPX2)의 제2 방향(DR2) 폭이 제1 부화소부(FSPX1)의 제2 방향(DR2) 폭보다 클 수 있다.Each color pixel SPX1 , SPX2 , and SPX3 may be divided into a plurality of regions. Sub-pixel units FSPX1 and FSPX2 and a switching element area TA may be defined in each of the color pixels SPX1 , SPX2 , and SPX3 . The first subpixel unit FSPX1 is defined as a region in which the first subpixel electrode 191 is disposed in the second direction DR2 , and the second subpixel unit FSPX2 includes the second subpixel electrode 192 . It can be defined as an arranged area. That is, the first subpixel unit FSPX1 , the switching element area TA, and the second subpixel unit FSPX2 may be sequentially disposed adjacent to each other in the second direction DR2 . In an embodiment, a planar size of the second sub-pixel unit FSPX2 may be greater than a planar size of the first sub-pixel unit FSPX1. That is, as shown in FIG. 2 , when the widths of the first sub-pixel unit FSPX1 and the second sub-pixel unit FSPX2 are the same in the first direction DR1 , the second direction DR2 of the second sub-pixel unit FSPX2 is the same. A width of the first sub-pixel unit FSPX1 may be greater than a width of the first sub-pixel unit FSPX1 in the second direction DR2 .

각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소부(FSPX1)에는 제1 부화소 전극(191)이 배치되고, 각 색 화소(SPX1, SPX2, SPX3)의 제2 부화소부(FSPX2)에는 제2 부화소 전극(192)이 배치될 수 있다. 유지 라인(CSTL1)은 제1 부화소 전극(191)과 제2 부화소 전극(192) 사이에 배치되고 게이트 라인(SL)은 유지 라인(CSTL1)과 제2 부화소 전극(192) 사이에 배치될 수 있다. 유지 라인(CSTL1)의 상기 메인 유지 라인부는 각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소 전극(191)과 각 색 화소(SPX1, SPX2, SPX3)의 제2 방향(DR2)으로 인접한 색 화소(SPX1, SPX2, SPX3)의 제2 부화소부(FSPX2)의 제2 부화소 전극(192) 사이에 배치될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)의 유지 라인(CSTL1)의 상기 서브 유지 라인부는 각각 각 색 화소(SPX1, SPX2, SPX3)의 데이터 라인(DL)과 각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소부(FSPX1)의 제1 부화소 전극(191) 사이 및 각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소부(FSPX1)의 제1 부화소 전극(191)과 제1 방향(DR1)으로 인접한 색 화소(SPX1, SPX2, SPX3)의 데이터 라인(DL) 사이에 배치될 수 있다.A first sub-pixel electrode 191 is disposed in the first sub-pixel unit FSPX1 of each color pixel SPX1, SPX2, and SPX3, and in the second sub-pixel unit FSPX2 of each color pixel SPX1, SPX2, and SPX3. A second subpixel electrode 192 may be disposed. The storage line CSTL1 is disposed between the first subpixel electrode 191 and the second subpixel electrode 192 , and the gate line SL is disposed between the storage line CSTL1 and the second subpixel electrode 192 . can be The main storage line portion of the storage line CSTL1 is adjacent to the first sub-pixel electrode 191 of each color pixel SPX1 , SPX2 , and SPX3 in the second direction DR2 of each color pixel SPX1 , SPX2 , and SPX3 . It may be disposed between the second subpixel electrode 192 of the second subpixel unit FSPX2 of the color pixels SPX1 , SPX2 , and SPX3 . The sub-hold line portion of the sustain line CSTL1 of each color pixel SPX1, SPX2, and SPX3 includes the data line DL of each color pixel SPX1, SPX2, SPX3 and each color pixel SPX1, SPX2, SPX3, respectively. between the first sub-pixel electrode 191 of the first sub-pixel unit FSPX1 and the first sub-pixel electrode 191 of the first sub-pixel unit FSPX1 of each color pixel SPX1, SPX2, and SPX3 in the first direction It may be disposed between the data lines DL of the color pixels SPX1 , SPX2 , and SPX3 adjacent to DR1 .

제3 색 화소(SPX3)에는 제2 방향(DR2)을 따라 연장된 분압 기준 라인(RL)이 더 지나갈 수 있다. 분압 기준 라인(RL)은 후술하는 바와 같이 유지 라인(CSTL1)과 전기적으로 연결되어, 분압 기준 라인(RL)을 통해 인가된 전압이 유지 라인(CSTL1)에 전달되고, 유지 라인(CSTL1)은 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 공통적으로 연결되기 때문에 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 유지 전압이 인가될 수 있다. The voltage dividing reference line RL extending along the second direction DR2 may further pass through the third color pixel SPX3 . The voltage dividing reference line RL is electrically connected to the holding line CSTL1 as will be described later, so that a voltage applied through the voltage dividing reference line RL is transmitted to the holding line CSTL1 , and the holding line CSTL1 is a pixel. Since each color pixel SPX1 , SPX2 , and SPX3 of the pixel PX is commonly connected, the same sustain voltage may be applied to each color pixel SPX1 , SPX2 , and SPX3 of the pixel PX.

한편, 제3 색 화소(SPX3)의 평면상 크기는 제1 색 화소(SPX1) 및 제2 색 화소(SPX2)의 평면상 크기보다 각각 클 수 있다. 제3 색 화소(SPX3)의 평면상 제1 방향(DR1) 폭(W3)은 제1 색 화소(SPX1) 및 제2 색 화소(SPX2)의 평면상 제1 방향(DR1)의 폭(W1, W2)보다 각각 클 수 있다. 이는 전술한 제3 색 화소(SPX3)를 지나는 분압 기준 라인(RL)으로 인해, 제3 색 화소(SPX3)의 제1 부화소부(FSPX1) 및 제2 부화소부(FSPX2)에서의 광 손실을 보상하기 위함이다.Meanwhile, the third color pixel SPX3 may have a planar size larger than that of the first color pixel SPX1 and the second color pixel SPX2 , respectively. The width W3 of the third color pixel SPX3 in the first direction DR1 on a plane is the width W1 of the first color pixel SPX1 and the second color pixel SPX2 in the first direction DR1 on a plane. W2), respectively. This compensates for light loss in the first sub-pixel unit FSPX1 and the second sub-pixel unit FSPX2 of the third color pixel SPX3 due to the above-described voltage dividing reference line RL passing through the third color pixel SPX3. to do

도 3을 참조하여 제1 내지 제3 색 화소(SPX1, SPX2, SPX3) 중 제1 색 화소(SPX1)를 예로 자세히 설명하기로 한다. Referring to FIG. 3 , the first color pixel SPX1 among the first to third color pixels SPX1 , SPX2 , and SPX3 will be described in detail as an example.

제1 색 화소(SPX1)는 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 및 제3 스위칭 소자(T3)를 포함할 수 있다. The first color pixel SPX1 may include a first switching element T1 , a second switching element T2 , and a third switching element T3 .

제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 데이터 라인(DL)과 연결되고, 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 부화소 전극(191)과 연결될 수 있다. 제2 스위칭 소자(T2)의 제2 소스 전극(SE2)은 데이터 라인(DL)과 연결될 수 있으며, 제1 소스 전극(SE1)과 일체로 이루어질 수 있다. 제2 스위칭 소자(T1)의 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 부화소 전극(192)과 연결될 수 있다. 제3 스위칭 소자(T3)의 제3 소스 전극(SE3)은 유지 라인(CSTL1)에 연결될 수 있다. 제3 스위칭 소자(T3)의 제3 드레인 전극(DE3)은 제2 드레인 전극(DE2)과 일체로 이루어질 수 있다. 전술한 제1 내지 제3 스위칭 소자(T1, T2, T3)의 게이트 전극은 게이트 라인(SL)일 수 있다. 제3 스위칭 소자(T3)의 제3 소스 전극(SE3)은 유지 라인(CSTL1)에 연결될 수 있다. 제3 소스 전극(SE3)은 제3 컨택홀(CNT3)을 통해 유지 라인(CSTL1)과 연결될 수 있다. The first source electrode SE1 of the first switching element T1 is connected to the data line DL, and the first drain electrode DE1 of the first switching element T1 is connected through the first contact hole CNT1. It may be connected to the first subpixel electrode 191 . The second source electrode SE2 of the second switching element T2 may be connected to the data line DL, and may be integrally formed with the first source electrode SE1. The second drain electrode DE2 of the second switching element T1 may be connected to the second subpixel electrode 192 through the second contact hole CNT2 . The third source electrode SE3 of the third switching element T3 may be connected to the storage line CSTL1 . The third drain electrode DE3 of the third switching element T3 may be integrally formed with the second drain electrode DE2 . The gate electrode of the first to third switching elements T1 , T2 , and T3 described above may be a gate line SL. The third source electrode SE3 of the third switching element T3 may be connected to the storage line CSTL1 . The third source electrode SE3 may be connected to the storage line CSTL1 through the third contact hole CNT3 .

제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 하부에 배치된 제1 게이트 패턴(GP1)과 중첩될 수 있고, 제2 스위칭 소자(T2)의 제2 드레인 전극(DE2)은 하부에 배치된 제2 게이트 패턴(GP2)과 중첩될 수 있다. 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)은 게이트 라인(SL)과 동일층 바로 위에 배치되고 동일한 물질로 이루어질 수 있다. 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)은 각각 섬 패턴으로 이루어져, 하부로부터 입사되는 빛을 차광할 수 있다. The first drain electrode DE1 of the first switching device T1 may overlap the first gate pattern GP1 disposed thereunder, and the second drain electrode DE2 of the second switching device T2 may have a lower portion of the second drain electrode DE2 of the second switching device T2. It may overlap the second gate pattern GP2 disposed on the . The first gate pattern GP1 and the second gate pattern GP2 may be disposed directly on the same layer as the gate line SL and may be made of the same material. Each of the first gate pattern GP1 and the second gate pattern GP2 is formed of an island pattern to block light incident from the bottom.

제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)의 각각의 일부는 게이트 라인(SL) 및 유지 라인(CSTL1)과 비중첩할 수 있다. 제1 드레인 전극(DE1)과 제2 드레인 전극(DE2) 하부에는 반도체층(ACT)이 배치되어, 반도체층(ACT)에 빛이 조사되면 반도체층(ACT)의 캐리어가 활성화되어 전기적 특성이 변하여 커패시터 용량이 변할 수 있다. 따라서, 본 실시예에서는 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2) 하부에 이들과 중첩되는 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)을 배치함으로써, 하부로부터 입사되는 빛을 차광할 수 있다.A portion of each of the first drain electrode DE1 and the second drain electrode DE2 may not overlap the gate line SL and the storage line CSTL1 . A semiconductor layer ACT is disposed under the first drain electrode DE1 and the second drain electrode DE2, and when light is irradiated to the semiconductor layer ACT, carriers of the semiconductor layer ACT are activated to change electrical characteristics. Capacitor capacity may vary. Accordingly, in the present embodiment, by disposing the first gate pattern GP1 and the second gate pattern GP2 overlapping the first and second drain electrodes DE1 and DE2 under the first and second drain electrodes DE1 and DE2 , Can block light.

제1 색 화소(SPX1)는 제1 부화소 전극(191) 및 제2 부화소 전극(192)을 포함할 수 있다.The first color pixel SPX1 may include a first subpixel electrode 191 and a second subpixel electrode 192 .

제1 부화소 전극(191)은 대부분 제1 부화소(FSPX1)에 배치될 수 있으며, 제2 부화소 전극(192)은 대부분 제2 부화소부(FSPX2)에 배치될 수 있다. 제1 부화소 전극(191)은 제1 컨택홀(CNT1)을 통해 제1 드레인 전극(DE1)과 컨택하여 전기적으로 연결될 수 있다. 제2 부화소 전극(192)은 제2 컨택홀(CNT2)을 통해 제2 드레인 전극(DE2)과 컨택하여 전기적으로 연결될 수 있다. Most of the first subpixel electrode 191 may be disposed in the first subpixel FSPX1 , and the second subpixel electrode 192 may be mostly disposed in the second subpixel unit FSPX2 . The first subpixel electrode 191 may be electrically connected to the first drain electrode DE1 through the first contact hole CNT1 . The second subpixel electrode 192 may be electrically connected to the second drain electrode DE2 through the second contact hole CNT2 .

제1 부화소 전극(191)은 제1 부화소부(FSPX1)에 배치되는 제1 줄기부(191a), 제1 부화소부(FSPX1)에 배치되며 제1 줄기부(191a)로부터 바깥쪽으로 연장되고 슬릿(191c)을 사이에 두고 서로 이격된 복수의 제1 가지부(191b), 제1 부화소부(FSPX1)에서 스위칭 소자 영역(TA)으로 연장된 제1 연장부(191d)를 포함할 수 있다. 제2 부화소 전극(192)은 제2 부화소부(FSPX2)에 위치하는 제2 줄기부(192a), 제2 부화소부(FSPX2)에 위치하며 제2 줄기부(192a)로부터 바깥쪽으로 연장되고 슬릿(192c)을 사이에 두고 서로 이격된 복수의 제2 가지부(192b), 제2 부화소부(FSPX2)에서 스위칭 소자 영역(TA)으로 연장된 제2 연장부(192d)를 포함할 수 있다.The first subpixel electrode 191 includes a first stem portion 191a disposed in the first subpixel portion FSPX1 , disposed in the first subpixel portion FSPX1 , and extended outwardly from the first stem portion 191a and has a slit It may include a plurality of first branch portions 191b spaced apart from each other with a 191c interposed therebetween, and a first extension portion 191d extending from the first sub-pixel portion FSPX1 to the switching element area TA. The second subpixel electrode 192 includes a second stem portion 192a positioned in the second subpixel portion FSPX2 and a slit positioned in the second subpixel portion FSPX2 and extending outward from the second stem portion 192a. It may include a plurality of second branch portions 192b spaced apart from each other with a 192c interposed therebetween, and a second extension portion 192d extending from the second subpixel portion FSPX2 to the switching element area TA.

전술한 제1 내지 제3 색 화소(SPX1, SPX2, SPX3)는 후술하는 액정층의 셀갭을 유지하기 위한 복수의 스페이서들이 배치될 수 있다. A plurality of spacers for maintaining a cell gap of a liquid crystal layer, which will be described later, may be disposed in the first to third color pixels SPX1 , SPX2 , and SPX3 .

도 4는 도 3의 제1 색 화소를 개략적으로 나타낸 평면도이고, 도 5는 도 3의 I-I'에 따른 단면 구조를 나타낸 단면도이며, 도 6은 도 3의 II-II'에 따른 단면 구조를 나타낸 단면도이다. 도 4에서는 도 3의 제1 색 화소의 평면 구조에서 스페이서들의 배치를 나타내기 위해 구성요소들을 블록화하여 개략적인 평면도를 도시하였다. FIG. 4 is a plan view schematically illustrating the first color pixel of FIG. 3 , FIG. 5 is a cross-sectional view illustrating a cross-sectional structure taken along line II′ of FIG. 3 , and FIG. 6 is a cross-sectional structure taken along line II-II′ of FIG. 3 . is a cross-sectional view showing FIG. 4 is a schematic plan view of the components in blocks to show the arrangement of spacers in the planar structure of the first color pixel of FIG. 3 .

도 3 내지 도 6을 참조하면, 제1 색 화소(SPX1)는 제1 부화소 전극(191)이 배치된 제1 부화소부(FSPX1), 및 제2 부화소 전극(192)이 배치된 제2 부화소부(FSPX2)를 포함할 수 있다. 제1 색 화소(SPX1는 제1 부화소부(FSPX1)와 제2 부화소부(FSPX2) 사이에서 복수의 스위칭 소자들을 포함하는 스위칭 소자 구조체(STP)가 배치된 스위칭 소자 영역(TA)을 포함할 수 있다. 스위칭 소자 구조체(STP)는 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)를 포함할 수 있다.3 to 6 , the first color pixel SPX1 includes a first sub-pixel unit FSPX1 in which the first sub-pixel electrode 191 is disposed, and a second sub-pixel electrode 192 in which the second sub-pixel electrode 192 is disposed. It may include a sub-pixel unit FSPX2. The first color pixel SPX1 may include a switching element area TA in which a switching element structure STP including a plurality of switching elements is disposed between the first sub-pixel unit FSPX1 and the second sub-pixel unit FSPX2. The switching element structure STP may include a first switching element T1 , a second switching element T2 , and a third switching element T3 .

구체적으로, 일 실시예에 따른 표시 장치는 복수의 화소가 배치된 제1 표시 기판(DAS1) 및 제1 표시 기판(DAS1)에 대향하는 제2 표시 기판(DAS2)을 포함할 수 있다.Specifically, the display device according to an exemplary embodiment may include a first display substrate DAS1 on which a plurality of pixels are disposed and a second display substrate DAS2 facing the first display substrate DAS1.

제1 표시 기판(DAS1)의 제1 기판(SUB1) 상에 제1 게이트 패턴(GP1)과 제3 게이트 전극(GE3)이 서로 이격 배치될 수 있다. 제1 게이트 패턴(GP1)과 제3 게이트 전극(GE3) 상에 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI) 상에서 제1 게이트 패턴(GP1)과 중첩하는 영역에 반도체층(ACT)과 제1 드레인 전극(DE1)이 순차 적층될 수 있다. 게이트 절연막(GI) 상에서 제3 게이트 전극(GE3)과 중첩하는 영역에 반도체층(ACT)과 제3 드레인 전극(DE3)이 순차 적층될 수 있다.The first gate pattern GP1 and the third gate electrode GE3 may be spaced apart from each other on the first substrate SUB1 of the first display substrate DAS1 . A gate insulating layer GI may be disposed on the first gate pattern GP1 and the third gate electrode GE3 . A semiconductor layer ACT and a first drain electrode DE1 may be sequentially stacked on the gate insulating layer GI in a region overlapping the first gate pattern GP1 . A semiconductor layer ACT and a third drain electrode DE3 may be sequentially stacked on the gate insulating layer GI in a region overlapping the third gate electrode GE3 .

제1 드레인 전극(DE1) 및 제3 드레인 전극(DE3)이 배치된 제1 기판(SUB1) 상에 컬러 필터(112)가 배치될 수 있다. 컬러 필터(112)는 적색 컬러 필터일 수 있다. 컬러 필터(112) 상에 절연층(113)이 배치될 수 있으며, 절연층(113)은 오버코트층일 수 있다.The color filter 112 may be disposed on the first substrate SUB1 on which the first drain electrode DE1 and the third drain electrode DE3 are disposed. The color filter 112 may be a red color filter. An insulating layer 113 may be disposed on the color filter 112 , and the insulating layer 113 may be an overcoat layer.

절연층(113) 상에 제1 부화소 전극(191)의 제1 연장부(191d)가 배치되어, 제1 컨택홀(CNT1)을 통해 스위칭 소자 구조체(STP)에 연결될 수 있다. 제1 연장부(191d)는 스위칭 소자 구조체(STP)의 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)에 연결될 수 있다. 또한, 절연층(113) 상에 제1 전극 패턴(193)이 배치되어, 제3 컨택홀(CNT3)을 통해 스위칭 소자 구조체(STP)에 연결될 수 있다. 제1 전극 패턴(193)은 스위칭 소자 구조체(STP)의 제3 스위칭 소자(T3)의 제3 소스 전극(SE3)에 연결될 수 있다. 또한, 제1 전극 패턴(193)은 제3 컨택홀(CNT3)을 통해 유지 라인(CSTL1)에 연결될 수 있다. 제2 부화소 전극(192)은 제2 컨택홀(CNT2)을 통해 스위칭 소자 구조체(STP)의 제2 스위칭 소자(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다. A first extension 191d of the first subpixel electrode 191 may be disposed on the insulating layer 113 and may be connected to the switching device structure STP through the first contact hole CNT1 . The first extension 191d may be connected to the first drain electrode DE1 of the first switching element T1 of the switching element structure STP. In addition, the first electrode pattern 193 may be disposed on the insulating layer 113 to be connected to the switching device structure STP through the third contact hole CNT3 . The first electrode pattern 193 may be connected to the third source electrode SE3 of the third switching element T3 of the switching element structure STP. Also, the first electrode pattern 193 may be connected to the storage line CSTL1 through the third contact hole CNT3 . The second subpixel electrode 192 may be connected to the second drain electrode DE2 of the second switching element T2 of the switching element structure STP through the second contact hole CNT2 .

한편, 제2 표시 기판(DAS2)은 제2 기판(SUB2)을 포함할 수 있다. 제2 기판(SUB2)의 일면 즉 제1 기판(SUB1)과 마주보는 일면에는 블랙 매트릭스(BM)가 배치될 수 있다. 블랙 매트릭스(BM)는 스위칭 소자 영역(TA)과 중첩할 수 있다. 블랙 매트릭스(BM) 일면에 공통 전극(CE)이 배치될 수 있다. 공통 전극(CE)은 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 전계를 형성하여 액정을 회동시킬 수 있다.Meanwhile, the second display substrate DAS2 may include a second substrate SUB2 . A black matrix BM may be disposed on one surface of the second substrate SUB2 , that is, one surface facing the first substrate SUB1 . The black matrix BM may overlap the switching element area TA. A common electrode CE may be disposed on one surface of the black matrix BM. The common electrode CE may form an electric field with the first subpixel electrode 191 and the second subpixel electrode 192 to rotate the liquid crystal.

일 실시예에 따른 표시 장치는 제1 표시 기판(DAS1)과 제2 표시 기판(DAS2) 사이에 액정(310)을 포함하는 액정층(300)을 포함할 수 있다. The display device according to an exemplary embodiment may include a liquid crystal layer 300 including a liquid crystal 310 between the first display substrate DAS1 and the second display substrate DAS2 .

일 실시예에서 제1 표시 기판(DAS1)에 배치된 제1 색 화소(SPX1)는 스위칭 소자 영역(TA)에 배치된 서브 스페이서(SCS)를 포함할 수 있다. In an embodiment, the first color pixel SPX1 disposed on the first display substrate DAS1 may include a sub spacer SCS disposed in the switching element area TA.

도 4 내지 도 6에 도시된 바와 같이, 서브 스페이서(SCS)는 스위칭 소자 영역(TA)에 배치된 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)을 채우고, 표시 장치에 터치나 외부 충격이 발생하였을 때, 액정층(300)의 셀갭을 유지할 수 있다.4 to 6 , the sub-spacer SCS fills the first contact hole CNT1 and the third contact hole CNT3 disposed in the switching element area TA, and the sub-spacer SCS may be touched or externally applied to the display device. When an impact occurs, the cell gap of the liquid crystal layer 300 may be maintained.

서브 스페이서(SCS)의 상면은 제2 표시 기판(DAS2)과 이격하여 배치될 수 있다. 서브 스페이서(SCS)는 제1 서브부(SCS1) 및 제1 서브부(SCS1)보다 높이가 높은 제2 서브부(SCS2)를 포함할 수 있다. A top surface of the sub spacer SCS may be disposed to be spaced apart from the second display substrate DAS2 . The sub spacer SCS may include a first sub part SCS1 and a second sub part SCS2 having a height higher than that of the first sub part SCS1 .

제1 서브부(SCS1)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)에 중첩하는 영역일 수 있다. 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)은 하부의 스위칭 소자 구조체(STP)를 노출하기 위해 깊은 깊이로 형성된다. 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3) 내에 액정이 채워지면 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)에서 액정이 역방향으로 배열되어 인접 영역의 액정 배열에 영향을 줄 수 있다. 따라서, 일 실시예에서는 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)에 서브 스페이서(SCS)의 제1 서브부(SCS1)를 형성함으로써, 액정 배열을 용이하게 할 수 있다.The first sub-part SCS1 may be a region overlapping the first contact hole CNT1 and the third contact hole CNT3 . The first contact hole CNT1 and the third contact hole CNT3 are formed to have a deep depth to expose the lower switching device structure STP. When the liquid crystal is filled in the first contact hole CNT1 and the third contact hole CNT3, the liquid crystal is arranged in the opposite direction in the first contact hole CNT1 and the third contact hole CNT3 to affect the liquid crystal arrangement in the adjacent area. can give Accordingly, in an exemplary embodiment, by forming the first sub portion SCS1 of the sub spacer SCS in the first contact hole CNT1 and the third contact hole CNT3 , liquid crystal alignment may be facilitated.

제2 서브부(SCS2)는 표시 장치에 터치나 외부 충격이 발생하는 경우 액정층(300)의 셀갭을 유지할 수 있다. 제2 서브부(SCS2)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3) 사이에 배치되며, 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)에 비중첩할 수 있다. 제2 서브부(SCS2)는 제1 서브부(SCS1)들을 연장하여 연결할 수 있다. 또한, 제2 서브부(SCS2)는 제2 부화소 영역(FSPX2)의 제2 부화소 전극(192)에 인접하여 배치될 수 있다.The second sub part SCS2 may maintain the cell gap of the liquid crystal layer 300 when a touch or an external impact occurs on the display device. The second sub part SCS2 may be disposed between the first contact hole CNT1 and the third contact hole CNT3 , and may not overlap the first contact hole CNT1 and the third contact hole CNT3 . The second sub-parts SCS2 may extend and connect the first sub-parts SCS1. Also, the second sub-portion SCS2 may be disposed adjacent to the second sub-pixel electrode 192 of the second sub-pixel area FSPX2 .

제2 서브부(SCS2)는 제1 기판(SUB1) 상에 배치된 제2 게이트 전극(GE2) 및 제2 소스 전극(SE2)과 중첩 배치될 수 있다. 또한, 제2 서브부(SCS2)는 절연층(113) 상에 배치된 차폐 라인(EFS) 상에 배치될 수 있다. 차폐 라인(EFS)은 제1 부화소 전극(191)의 제1 연장부(191d)와 동일한 물질로 이루어질 수 있다.The second sub-part SCS2 may overlap the second gate electrode GE2 and the second source electrode SE2 disposed on the first substrate SUB1 . Also, the second sub-part SCS2 may be disposed on the shielding line EFS disposed on the insulating layer 113 . The shielding line EFS may be made of the same material as the first extension 191d of the first subpixel electrode 191 .

일 실시예에서, 제1 서브부(SCS1)와 제2 서브부(SCS2)는 하나의 패턴으로 이루어질 수 있다. 그러나, 실시예는 이에 한정되지 않으며, 제1 서브부(SCS1)와 제2 서브부(SCS2)가 소정 간격 이격될 수도 있다. In an embodiment, the first sub-part SCS1 and the second sub-part SCS2 may be formed in a single pattern. However, the embodiment is not limited thereto, and the first sub-section SCS1 and the second sub-section SCS2 may be spaced apart from each other by a predetermined distance.

도 5 및 도 6에 도시된 바와 같이, 서브 스페이서(SCS)는 절연층(113)의 표면부터 제2 기판(SUB2)을 향해 소정의 높이를 가질 수 있다. 구체적으로, 제1 서브부(SCS1)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)을 채울 수 있을 정도의 높이로 이루어질 수 있다. 반면, 제2 서브부(SCS2)는 표시 장치에 터치나 외부 충격이 발생하는 경우 액정층(300)의 셀갭을 유지할 정도로 충분히 높은 높이로 이루어질 수 있다. 일 실시예에서 제1 서브부(SCS1)의 높이(d1)는 제2 서브부(SCS2)의 높이(d2)보다 작을 수 있다. 그러나, 실시예는 이에 한정되지 않으며 제1 서브부(SCS1)의 높이(d1)와 제2 서브부(SCS2)의 높이(d2)는 실질적으로 동일할 수도 있다.5 and 6 , the sub spacer SCS may have a predetermined height from the surface of the insulating layer 113 toward the second substrate SUB2 . Specifically, the first sub-part SCS1 may have a height sufficient to fill the first contact hole CNT1 and the third contact hole CNT3 . On the other hand, the second sub-portion SCS2 may have a sufficiently high height to maintain the cell gap of the liquid crystal layer 300 when a touch or an external impact occurs on the display device. In an embodiment, the height d1 of the first sub-part SCS1 may be smaller than the height d2 of the second sub-part SCS2. However, the embodiment is not limited thereto, and the height d1 of the first sub-part SCS1 and the height d2 of the second sub-part SCS2 may be substantially the same.

일 실시예에서 서브 스페이서(SCS)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)과 중첩하되 제2 컨택홀(CNT2)과 비중첩할 수 있다. 그러나, 일 실시예는 이에 한정되지 않으며 서브 스페이서(SCS)는 제2 컨택홀(CNT2)과 중첩하여 형성될 수도 있다.In an embodiment, the sub spacer SCS may overlap the first contact hole CNT1 and the third contact hole CNT3 but may not overlap the second contact hole CNT2 . However, the exemplary embodiment is not limited thereto, and the sub spacer SCS may be formed to overlap the second contact hole CNT2 .

한편, 도 7은 도 2에 도시된 제3 색 화소를 나타낸 평면도이고, 도 8은 제3 색 화소를 개략적으로 나타낸 평면도이고, 도 9는 도 7의 III-III'에 따른 단면 구조를 나타낸 단면도이며, 도 10은 도 7의 IV-IV'에 따른 단면 구조를 나타낸 단면도이다. 도 7에서는 도 7의 제3 색 화소의 평면 구조에서 스페이서들의 배치를 나타내기 위해 구성요소들을 블록화하여 개략적인 평면도를 도시하였다. 제3 색 화소의 평면 구조는 분압 기준 라인(RL)을 더 포함하는 것을 제외하고 전술한 제1 색 화소의 평면 구조와 동일하므로, 중복되는 설명은 생략하기로 한다.Meanwhile, FIG. 7 is a plan view illustrating the third color pixel shown in FIG. 2 , FIG. 8 is a plan view schematically illustrating the third color pixel, and FIG. 9 is a cross-sectional view illustrating a cross-sectional structure taken along line III-III′ of FIG. and FIG. 10 is a cross-sectional view showing a cross-sectional structure taken along IV-IV' of FIG. 7 . FIG. 7 is a schematic plan view showing the arrangement of spacers in the planar structure of the third color pixel of FIG. 7 by blocking components. Since the planar structure of the third color pixel is the same as the above-described planar structure of the first color pixel except for further including the voltage dividing reference line RL, the overlapping description will be omitted.

도 7을 참조하면, 제3 스위칭 소자(T3)의 제3 소스 전극(SE3)은 분압 기준 라인(RL)으로부터 돌출되어 연장될 수 있다. 분압 기준 라인(RL)은 제1 부화소 전극(191), 스위칭 소자 영역(TA) 및 제2 부화소 전극(192)을 가로지르며 제2 방향(데이터 라인(DL)과 나란한 방향)으로 연장될 수 있다. 분압 기준 라인(RL)은 제3 컨택홀(CNT3)을 통해 유지 라인(CSTL1)과 연결될 수 있다. Referring to FIG. 7 , the third source electrode SE3 of the third switching element T3 may protrude and extend from the voltage dividing reference line RL. The voltage dividing reference line RL crosses the first subpixel electrode 191 , the switching element area TA, and the second subpixel electrode 192 and extends in the second direction (a direction parallel to the data line DL). can The voltage dividing reference line RL may be connected to the holding line CSTL1 through the third contact hole CNT3 .

도 7 내지 도 10을 참조하면, 제3 색 화소(SPX3)는 스위칭 소자 영역(TA)에 배치된 서브 스페이서(SCS) 및 메인 스페이서(MCS)를 포함할 수 있다. 7 to 10 , the third color pixel SPX3 may include a sub spacer SCS and a main spacer MCS disposed in the switching element area TA.

서브 스페이서(SCS)는 스위칭 소자 영역(TA)에 배치된 제1 컨택홀(CNT1)과 제3 컨택홀(CNT3)을 채울 수 있다. 제3 색 화소(SPX3)에 배치된 서브 스페이서(SCS)는 전술한 제1 서브부(SCS1)와 동일한 높이를 가지며 동일한 역할을 할 수 있다. 서브 스페이서(SCS)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)에 중첩할 수 있다. The sub spacer SCS may fill the first contact hole CNT1 and the third contact hole CNT3 disposed in the switching element area TA. The sub-spacer SCS disposed in the third color pixel SPX3 may have the same height as the aforementioned first sub-part SCS1 and may play the same role. The sub spacer SCS may overlap the first contact hole CNT1 and the third contact hole CNT3 .

일 실시예에서 서브 스페이서(SCS)는 복수 개로 배치될 수 있다. 서브 스페이서(SCS)가 2개인 경우, 하나의 서브 스페이서(SCS)는 제1 컨택홀(CNT1)과 중첩하여 배치되고, 다른 하나의 서브 스페이서(SCS)는 제3 컨택홀(CNT3)에 중첩하여 배치될 수 있다. 서브 스페이서(SCS)들은 서로 이격 배치될 수 있다. In an embodiment, a plurality of sub spacers SCS may be disposed. When there are two sub-spacers SCS, one sub-spacer SCS overlaps the first contact hole CNT1 and the other sub-spacer SCS overlaps the third contact hole CNT3. can be placed. The sub spacers SCS may be spaced apart from each other.

일 실시예에서 제3 색 화소(SPX3)가 청색 화소인 것을 예로 들면, 제3 색 화소(SPX3)는 제1 색 화소(SPX1)에 구비된 서브 스페이서(SCS)의 제2 서브부(SCS2)와 같은 구조물이 생략될 수 있다. 제3 색 화소(SPX3)에 배치된 청색 컬러필터는 컬러 보정 및 색좌표 등의 색 특성의 조절을 위해, 제1 색 화소 또는 제2 색 화소의 컬러필터보다 상대적으로 두께가 두꺼울 수 있다. 제3 색 화소(SPX3)에 제2 서브부(SCS2)와 같은 구조물이 형성된다면 제1 색 화소(SPX1) 또는 제2 색 화소(SPX2)에 구비된 제2 서브부(SCS2)보다 높이가 높아져 해당 영역의 투과율에 영향을 미칠 수 있다. 따라서, 일 실시예에서는 제3 색 화소(SPX3)에 서로 이격된 복수의 서브 스페이서(SCS)를 구비하여 액정의 투과율 특성 변화를 방지할 수 있다. In an exemplary embodiment, if the third color pixel SPX3 is a blue pixel as an example, the third color pixel SPX3 is the second sub part SCS2 of the sub spacer SCS provided in the first color pixel SPX1 . Such structures may be omitted. The blue color filter disposed in the third color pixel SPX3 may be relatively thicker than the color filter of the first color pixel or the color filter of the second color pixel for color correction and control of color characteristics such as color coordinates. If a structure such as the second sub-part SCS2 is formed in the third color pixel SPX3, the height is higher than that of the second sub-part SCS2 provided in the first color pixel SPX1 or the second color pixel SPX2. It may affect the transmittance of the area. Accordingly, in an exemplary embodiment, a change in transmittance characteristics of the liquid crystal may be prevented by providing a plurality of sub-spacers SCS spaced apart from each other in the third color pixel SPX3 .

도 8 및 도 10에 도시된 바와 같이, 제1 기판(SUB1) 상에 메인 스페이서(MCS)가 배치될 수 있다. 8 and 10 , a main spacer MCS may be disposed on the first substrate SUB1 .

메인 스페이서(MCS)는 제1 표시 기판(DAS1)과 제2 표시 기판(DAS2) 사이를 지지하여 액정층(300)의 셀갭을 유지하는 역할을 할 수 있다. 메인 스페이서(MCS)는 스위칭 소자 영역(TA)에 중첩하여 배치될 수 있다. 메인 스페이서(MCS)는 제1 내지 제3 컨택홀(CNT1~3)과 비중첩하여 배치될 수 있고, 전술한 서브 스페이서(SCS)와 이격될 수 있다.The main spacer MCS may support between the first display substrate DAS1 and the second display substrate DAS2 to maintain a cell gap of the liquid crystal layer 300 . The main spacer MCS may be disposed to overlap the switching element area TA. The main spacer MCS may be disposed to not overlap the first to third contact holes CNT1 to 3 and may be spaced apart from the aforementioned sub spacer SCS.

일 실시예에서 메인 스페이서(MCS)는 스위칭 소자 영역(TA)에서 제2 스위칭 소자(T2)의 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)과 중첩할 수 있다. 또한, 메인 스페이서(MCS)는 차폐 라인(EFS)과 중첩할 수 있다. In an embodiment, the main spacer MCS overlaps the second gate electrode GE2 , the second source electrode SE2 , and the second drain electrode DE2 of the second switching element T2 in the switching element area TA. can do. Also, the main spacer MCS may overlap the shielding line EFS.

도 10에 도시된 바와 같이, 서브 스페이서(SCS)는 절연층(113)의 표면부터 제2 기판(SUB2)을 향해 소정의 높이를 가질 수 있다. 구체적으로, 서브 스페이서(SCS)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3)을 채울 수 있을 정도의 높이로 이루어질 수 있다. 메인 스페이서(MCS)는 액정층(300)의 셀갭을 유지할 정도로 충분히 높은 높이로 이루어질 수 있다. 일 실시예에서 서브 스페이서(SCS)의 높이(d1)는 메인 스페이서(MCS)의 높이(d4)보다 작을 수 있다. As shown in FIG. 10 , the sub spacer SCS may have a predetermined height from the surface of the insulating layer 113 toward the second substrate SUB2 . Specifically, the sub spacer SCS may be formed to have a height sufficient to fill the first contact hole CNT1 and the third contact hole CNT3 . The main spacer MCS may have a height sufficiently high to maintain a cell gap of the liquid crystal layer 300 . In an embodiment, the height d1 of the sub spacer SCS may be smaller than the height d4 of the main spacer MCS.

도 11 및 도 12는 일 실시예에 따른 표시장치의 스페이서들의 배치를 나타낸 평면도들이다. 11 and 12 are plan views illustrating arrangement of spacers of a display device according to an exemplary embodiment.

도 11에 도시된 바와 같이, 적색의 제1 색 화소(SPX1), 녹색의 제2 색 화소(SPX2) 및 청색의 제3 색 화소(SPX3)가 반복적으로 배치될 수 있다. 이 경우, 서브 스페이서(SCS)들은 제1 색 화소(SPX1), 제2 색 화소(SPX2) 및 제3 색 화소(SPX3)의 스위칭 소자 영역(TA)에 각각 배치될 수 있다. 메인 스페이서(MCS)는 제3 색 화소(SPX3)에 배치될 수 있다. 그러나 이에 한정되지 않으며, 메인 스페이서(MCS)가 제1 색 화소(SPX1) 또는 제2 색 화소(SPX2)에 배치될 수 있다. 메인 스페이서(MCS)의 개수는 제1 내지 제3 색 화소(SPX1~SPX3) 중 어느 하나에 배치될 수 있으나, 이에 한정되지 않으며 제1 내지 제3 색 화소(SPX1~SPX3) 각각에 배치될 수도 있다. 11 , a red first color pixel SPX1 , a green second color pixel SPX2 , and a blue third color pixel SPX3 may be repeatedly disposed. In this case, the sub spacers SCS may be respectively disposed in the switching element area TA of the first color pixel SPX1 , the second color pixel SPX2 , and the third color pixel SPX3 . The main spacer MCS may be disposed in the third color pixel SPX3 . However, the present invention is not limited thereto, and the main spacer MCS may be disposed on the first color pixel SPX1 or the second color pixel SPX2 . The number of main spacers MCS may be disposed in any one of the first to third color pixels SPX1 to SPX3, but is not limited thereto, and may be disposed in each of the first to third color pixels SPX1 to SPX3. have.

또한, 도 12에 도시된 바와 같이, 적색의 제1 색 화소(SPX1), 녹색의 제2 색 화소(SPX2), 청색의 제3 색 화소(SPX3), 및 청색의 제4 색 화소(SPX4)가 반복적으로 배치될 수 있다. 이 경우, 서브 스페이서(SCS)들은 제1 색 화소(SPX1), 제2 색 화소(SPX2), 제3 색 화소(SPX3), 및 제4 색 화소(SPX4)의 스위칭 소자 영역(TA)에 각각 배치될 수 있다. 메인 스페이서(MCS)는 제3 색 화소(SPX3)에 배치될 수 있다. 그러나 이에 한정되지 않으며, 메인 스페이서(MCS)가 제1 색 화소(SPX1), 제2 색 화소(SPX2) 또는 제4 색 화소(SPX4)에 배치될 수 있다. 메인 스페이서(MCS)의 개수는 제1 내지 제4 색 화소(SPX1~SPX4) 중 어느 하나에 배치될 수 있으나, 이에 한정되지 않으며 제1 내지 제4 색 화소(SPX1~SPX4) 각각에 배치될 수도 있다. Also, as shown in FIG. 12 , a red first color pixel SPX1 , a green second color pixel SPX2 , a blue third color pixel SPX3 , and a blue fourth color pixel SPX4 . may be repeatedly arranged. In this case, the sub spacers SCS are in the switching element area TA of the first color pixel SPX1 , the second color pixel SPX2 , the third color pixel SPX3 , and the fourth color pixel SPX4 , respectively. can be placed. The main spacer MCS may be disposed in the third color pixel SPX3 . However, the present invention is not limited thereto, and the main spacer MCS may be disposed in the first color pixel SPX1 , the second color pixel SPX2 , or the fourth color pixel SPX4 . The number of main spacers MCS may be disposed in any one of the first to fourth color pixels SPX1 to SPX4, but is not limited thereto, and may be disposed in each of the first to fourth color pixels SPX1 to SPX4. have.

도 13은 다른 실시예에 따른 표시 장치를 나타낸 단면도이고, 도 14는 다른 실시예에 따른 표시 장치의 갭 스페이서와 메인 스페이서를 나타낸 단면도이다. 13 is a cross-sectional view illustrating a display device according to another exemplary embodiment, and FIG. 14 is a cross-sectional view illustrating a gap spacer and a main spacer of a display device according to another exemplary embodiment.

도 13을 참조하면, 다른 실시예에 따른 표시 장치는 제1 표시 기판(DAS1)에 배치된 메인 스페이서(MCS)를 포함할 수 있다. 다른 실시예에서는 전술한 도 10에서 서브 스페이서(SCS) 대신에 갭 스페이서가 배치된다는 점에서 차이점이 있다. 하기에서는 도 10과 동일한 구성에 대해 설명을 생략하고 차이점에 대해 설명한다.Referring to FIG. 13 , a display device according to another exemplary embodiment may include a main spacer MCS disposed on a first display substrate DAS1 . In another embodiment, there is a difference in that a gap spacer is disposed instead of the sub-spacer SCS in FIG. 10 . Hereinafter, a description of the same configuration as that of FIG. 10 will be omitted and differences will be described.

도 13을 참조하면, 다른 실시예에 따른 표시 장치(1)는 제1 기판(SUB1) 상에 메인 스페이서(MCS) 및 갭 스페이서(BCS)를 포함할 수 있다. Referring to FIG. 13 , the display device 1 according to another exemplary embodiment may include a main spacer MCS and a gap spacer BCS on a first substrate SUB1 .

갭 스페이서(BCS)는 제1 컨택홀(CNT1)과 중첩하며 제1 부화소 전극(191)의 제1 연장부(191d)와 중첩하여 배치될 수 있다. 갭 스페이서(BCS)는 메인 스페이서(MCS)와 이격될 수 있다. 갭 스페이서(BCS)는 전술한 도 10에서 서브 스페이서(SCS)와 실질적으로 동일한 배치로 이루어질 수 있다.The gap spacer BCS may be disposed to overlap the first contact hole CNT1 and overlap the first extension 191d of the first subpixel electrode 191 . The gap spacer BCS may be spaced apart from the main spacer MCS. The gap spacer BCS may have substantially the same arrangement as the sub spacer SCS in FIG. 10 .

일 실시예에서 갭 스페이서(BCS)는 메인 스페이서(MCS)와 동일하게 제2 표시 기판(DAS2)에 접하여 액정층(300)의 셀갭을 유지할 수 있다. 갭 스페이서(BCS)의 높이(d5)는 메인 스페이서(MCS)의 높이(d4)와 실질적으로 동일하게 이루어질 수 있다. 반면, 제1 표시 기판(DAS1)으로부터 제2 표시 기판(DAS2)을 분리하였을 때 갭 스페이서(BCS)의 높이(d5)는 메인 스페이서(MCS)의 높이(d4)보다 높게 이루어질 수 있다. 이는 갭 스페이서(BCS)가 후술하는 제조 공정에서 메인 스페이서(MCS)보다 높게 형성되나, 제2 표시 기판(DAS2)과 제1 표시 기판(DAS1)의 합착 시 가압되어 갭 스페이서(BCS)가 눌렸다가, 제2 표시 기판(DAS2)의 분리 시 다시 갭 스페이서(BCS)가 원복될 수 있기 때문이다.In an embodiment, the gap spacer BCS may contact the second display substrate DAS2 in the same manner as the main spacer MCS to maintain a cell gap of the liquid crystal layer 300 . A height d5 of the gap spacer BCS may be substantially equal to a height d4 of the main spacer MCS. On the other hand, when the second display substrate DAS2 is separated from the first display substrate DAS1 , the height d5 of the gap spacer BCS may be higher than the height d4 of the main spacer MCS. Although the gap spacer BCS is formed to be higher than the main spacer MCS in a manufacturing process to be described later, when the second display substrate DAS2 and the first display substrate DAS1 are bonded, the gap spacer BCS is pressed. This is because, when the second display substrate DAS2 is separated, the gap spacer BCS may be restored.

도 14에 도시된 바와 같이, 갭 스페이서(BCS)는 상면(USB)을 포함하고, 메인 스페이서(MCS) 또한 상면(USM)을 포함할 수 있다. 갭 스페이서(BCS)의 상면(USB)은 소정의 거칠기를 가지도록 형성될 수 있다.14 , the gap spacer BCS may include an upper surface USB, and the main spacer MCS may also include an upper surface USM. The upper surface USB of the gap spacer BCS may be formed to have a predetermined roughness.

일 실시예에서 갭 스페이서(BCS)의 상면(USB)의 최저점(LP1)과 최고점(HP1) 사이의 간격(DSR1)은 0.1 내지 0.5㎛로 이루어질 수 있다. 갭 스페이서(BCS)의 상면(USB)은 후술되는 것처럼 연마 장치에 의해 연마됨으로써, 최저점(LP1)과 최고점(HP1)을 가지는 거칠기를 가질 수 있다. 여기서, 갭 스페이서(BCS)의 상면(USB)은 제2 표시 기판(DAS2)과 맞닿는 면으로, 제2 기판(SUB2)과 나란하게 마주보는 면일 수 있다. 최저점(LP1)은 절연층(113)의 표면으로부터 거리가 가장 낮은 지점이고, 최고점(HP1)은 절연층(113)의 표면으로부터 거리가 가장 높은 지점일 수 있다. 일 실시예에서는 갭 스페이서(BCS)의 상면(USB)의 최저점(LP1)과 최고점(HP1) 사이의 간격(DSR1)은 0.1 내지 0.5㎛로 형성함으로써, 갭 스페이서(BCS)의 높이를 조절할 수 있다.In an embodiment, the distance DSR1 between the lowest point LP1 and the highest point HP1 of the upper surface USB of the gap spacer BCS may be 0.1 to 0.5 μm. The upper surface USB of the gap spacer BCS may have roughness having the lowest point LP1 and the highest point HP1 by being polished by a polishing apparatus as will be described later. Here, the upper surface USB of the gap spacer BCS may be a surface in contact with the second display substrate DAS2 , and may be a surface facing parallel to the second substrate SUB2 . The lowest point LP1 may be a point having the lowest distance from the surface of the insulating layer 113 , and the highest point HP1 may be a point having the highest distance from the surface of the insulating layer 113 . In an embodiment, the gap DSR1 between the lowest point LP1 and the highest point HP1 of the upper surface USB of the gap spacer BCS is 0.1 to 0.5 μm, so that the height of the gap spacer BCS can be adjusted. .

메인 스페이서(MCS)의 상면(USM)은 매끄러게 형성될 수 있다. 메인 스페이서(MCS)의 상면(USB)의 최저점(LP2)과 최고점(HP2) 사이의 간격(DSR2)은 0.1㎛미만으로 이루어질 수 있다. 일 실시예에서 메인 스페이서(MCS)의 상면(USM)은 제2 표시 기판(DAS2)과 맞닿을 수 있다. 메인 스페이서(MCS)는 포토리소그래피법으로 형성되어 메인 스페이서(MCS)의 상면(USM)은 매끄럽게 형성될 수 있다. 메인 스페이서(MCS)의 상면(USB)의 최저점(LP2)과 최고점(HP2) 사이의 간격(DSR2)은 갭 스페이서(BCS)의 상면(USB)의 최저점(LP1)과 최고점(HP1) 사이의 간격(DSR1)보다 작을 수 있다. The upper surface USM of the main spacer MCS may be formed to be smooth. A distance DSR2 between the lowest point LP2 and the highest point HP2 of the upper surface USB of the main spacer MCS may be less than 0.1 μm. In an embodiment, the top surface USM of the main spacer MCS may contact the second display substrate DAS2 . The main spacer MCS may be formed by a photolithography method, so that the upper surface USM of the main spacer MCS may be smoothly formed. The distance DSR2 between the lowest point LP2 and the highest point HP2 of the upper surface USB of the main spacer MCS is the distance between the lowest point LP1 and the highest point HP1 of the upper surface USB of the gap spacer BCS. (DSR1).

몇몇 실시예에서 갭 스페이서(BCS)의 최대 높이 거칠기는 메인 스페이서(MCS)의 최대 높이 거칠기보다 클 수 있다. 최대 높이 거칠기는 각 스페이서의 상면에서 가장 높은 점에서 가장 낮은 점을 간격을 나타낼 수 있다. 최대 높이 거칠기는 전술한 스페이서의 상면의 최저점과 최고점 사이의 간격과 동일할 수 있다. In some embodiments, the maximum height roughness of the gap spacer BCS may be greater than the maximum height roughness of the main spacer MCS. The maximum height roughness may indicate a spacing between the highest point and the lowest point on the top surface of each spacer. The maximum height roughness may be equal to the distance between the lowest point and the highest point of the upper surface of the spacer.

일 실시예에서, 갭 스페이서(BCS)의 최대 높이 거칠기는 메인 스페이서(MCS)의 최대 높이 거칠기의 10배 이상일 수 있다. 또한, 서브 스페이서(SCS)의 최대 높이 거칠기도 갭 스페이서(BCS)의 최대 높이 거칠기의 10배 이상일 수 있다. 갭 스페이서(BCS)는 후술하는 연마 공정을 통해 상면이 연마됨으로써, 메인 스페이서(MCS) 및 서브 스페이서(SCS)의 최대 높이 거칠기보다 클 수 있다. 메인 스페이서(MCS)와 서브 스페이서(SCS)는 동일한 포토리소그래피법으로 형성됨으로써, 서브 스페이서(SCS)의 최대 높이 거칠기는 메인 스페이서(MCS)의 최대 높이 거칠기의 0.9 배 내지 1.1배로 이루어질 수 있다. 몇몇 실시예에서 서브 스페이서(SCS)의 최대 높이 거칠기는 메인 스페이서(MCS)의 최대 높이 거칠기는 실질적으로 동일할 수 있다. In an embodiment, the maximum height roughness of the gap spacer BCS may be 10 times or more of the maximum height roughness of the main spacer MCS. Also, the maximum height roughness of the sub spacer SCS may be 10 times or more of the maximum height roughness of the gap spacer BCS. A top surface of the gap spacer BCS is polished through a polishing process to be described later, so that the maximum height roughness of the main spacer MCS and the sub spacer SCS may be greater than that of the gap spacer BCS. Since the main spacer MCS and the sub spacer SCS are formed by the same photolithography method, the maximum height roughness of the sub spacer SCS may be 0.9 to 1.1 times the maximum height roughness of the main spacer MCS. In some embodiments, the maximum height roughness of the sub spacer SCS may be substantially the same as the maximum height roughness of the main spacer MCS.

도 13은 도 10에 도시된 서브 스페이서(SCS) 대신에 갭 스페이서(BCS)가 배치된 것을 예로 설명하였다. 그러나, 갭 스페이서(BCS)는 이에 한정되지 않으며, 메인 스페이서(MCS) 대신에 메인 스페이서(MCS)의 위치에 형성될 수도 있다.13 illustrates an example in which a gap spacer BCS is disposed instead of the sub spacer SCS shown in FIG. 10 . However, the gap spacer BCS is not limited thereto, and may be formed at a position of the main spacer MCS instead of the main spacer MCS.

전술한 도 5, 도 6, 도 9, 도 10, 및 도 13의 단면도에서는 배향막이 도시가 생략되었으나, 제1 표시 기판과 제2 표시 기판은 각각 배향막을 포함할 수 있다. 전술한 갭 스페이서(BCS) 및 메인 스페이서(MCS)의 상면이 제2 표시 기판에 맞닿는다는 기재는 배향막이 포함된 제2 표시 기판에 맞닿는다는 것일 수 있다.Although the alignment layer is not shown in the cross-sectional views of FIGS. 5, 6, 9, 10, and 13 described above, the first display substrate and the second display substrate may each include the alignment layer. The description that the upper surfaces of the gap spacer BCS and the main spacer MCS contact the second display substrate may be in contact with the second display substrate including the alignment layer.

일 실시예에서, 서브 스페이서(SCS), 메인 스페이서(MCS) 및 갭 스페이서(BCS)는 착색 물질을 포함할 수 있다. 착색 물질은 유기안료, 무기안료 등을 포함할 수 있다. 착색 물질은 스페이서들(SCS, MCS, BCS)에 포함되어 스페이서(SCS, MCS, BCS)의 투과율을 낮추고 광학 밀도를 향상시키는 역할을 할 수 있다. In an embodiment, the sub spacer SCS, the main spacer MCS, and the gap spacer BCS may include a coloring material. The coloring material may include an organic pigment, an inorganic pigment, and the like. The coloring material may be included in the spacers SCS, MCS, and BCS to reduce transmittance of the spacers SCS, MCS, and BCS and to improve optical density.

착색 물질의 예로는 오렌지 안료, 바이올렛 안료, 블루 안료, 레드 안료, 옐로우 안료, 카본 블랙 등을 포함할 수 있다. Examples of the coloring material may include an orange pigment, a violet pigment, a blue pigment, a red pigment, a yellow pigment, carbon black, and the like.

오렌지 안료는 예를 들어, 피그먼트 오렌지 1, 2, 5, 13, 16, 17, 19, 20, 21, 22, 23, 24, 34, 36, 38, 43, 46, 48, 49, 61, 62, 64, 65, 67, 68, 69, 70, 71, 72, 73, 74, 75, 77, 78 및 79 등일 수 있다. 바이올렛 안료는 예를 들어, 피그먼트 바이올렛 1, 1:1, 2, 2:2, 3, 3:1, 3:3, 5, 5:1, 14, 15, 16, 19, 23, 25, 27, 29, 31, 32, 37, 39, 42, 44, 47, 49 및 50 등일 수 있다. 블루 안료는 예를 들어, 피그먼트 블루 1, 9, 14, 15, 15:1, 15:2, 15:3, 15:4, 15:6, 16, 17, 19, 25, 27, 28, 29, 33, 35, 36, 56, 56:1, 60, 61, 61:1, 62, 63, 66, 67, 68, 71, 72, 73, 74, 75, 76, 78 및 79 등일 수 있다. 옐로우 안료는 예를 들어, 피그먼트 옐로우 1, 2, 3, 4, 5, 6, 10, 11, 12, 13, 14, 15, 16, 17, 18, 20, 24, 31, 32, 34, 35, 35:1, 36, 36:1, 37, 37:1, 40, 42, 43, 53, 55, 60, 61, 62, 63, 65, 73, 74, 77, 81, 83, 86, 93, 94, 95, 97, 98, 100, 101, 104, 106, 108, 109, 110, 113, 114, 115, 116, 117, 118, 119, 120, 123, 125, 126, 127, 128, 129, 137, 138, 139, 147, 148, 150, 151, 152, 153, 154, 155, 156, 161, 162, 164, 166, 167, 168, 169, 170, 171, 172, 173, 174, 175, 176, 177, 179, 180, 181, 182, 185, 187, 188, 193, 194, 199, 213 및 214 등일 수 있다. 레드 안료는 예를 들어, 피그먼트 레드 1, 2, 3, 4, 5, 6, 7, 9, 10, 14, 17, 22, 23, 31, 38, 41, 48:1, 48:2, 48:3, 48:4, 49, 49:1, 49:2, 52:1, 52:2, 53:1, 57:1, 60:1, 63:1, 66, 67, 81:1, 81:2, 81:3, 83, 88, 90, 105, 112, 119, 122, 123, 144, 146, 149, 150, 155, 166, 168, 169, 170, 171, 172, 175, 176, 177, 178, 179, 184, 185, 187, 188, 190, 200, 202, 206, 207, 208, 209, 210, 216, 220, 224, 226, 242, 246, 254, 255, 264, 269, 270, 272 및 279 등일 수 있다.Orange pigments include, for example, Pigment Orange 1, 2, 5, 13, 16, 17, 19, 20, 21, 22, 23, 24, 34, 36, 38, 43, 46, 48, 49, 61, 62, 64, 65, 67, 68, 69, 70, 71, 72, 73, 74, 75, 77, 78 and 79, and the like. Violet pigments include, for example, Pigment Violet 1, 1:1, 2, 2:2, 3, 3:1, 3:3, 5, 5:1, 14, 15, 16, 19, 23, 25, 27, 29, 31, 32, 37, 39, 42, 44, 47, 49 and 50, and the like. Blue pigments include, for example, Pigment Blue 1, 9, 14, 15, 15:1, 15:2, 15:3, 15:4, 15:6, 16, 17, 19, 25, 27, 28, 29, 33, 35, 36, 56, 56:1, 60, 61, 61:1, 62, 63, 66, 67, 68, 71, 72, 73, 74, 75, 76, 78 and 79, etc. . Yellow pigments are, for example, Pigment Yellow 1, 2, 3, 4, 5, 6, 10, 11, 12, 13, 14, 15, 16, 17, 18, 20, 24, 31, 32, 34, 35, 35:1, 36, 36:1, 37, 37:1, 40, 42, 43, 53, 55, 60, 61, 62, 63, 65, 73, 74, 77, 81, 83, 86, 93, 94, 95, 97, 98, 100, 101, 104, 106, 108, 109, 110, 113, 114, 115, 116, 117, 118, 119, 120, 123, 125, 126, 127, 128, 129, 137, 138, 139, 147, 148, 150, 151, 152, 153, 154, 155, 156, 161, 162, 164, 166, 167, 168, 169, 170, 171, 172, 173, 174, 175, 176, 177, 179, 180, 181, 182, 185, 187, 188, 193, 194, 199, 213 and 214, and the like. Red pigments are, for example, Pigment Red 1, 2, 3, 4, 5, 6, 7, 9, 10, 14, 17, 22, 23, 31, 38, 41, 48:1, 48:2, 48:3, 48:4, 49, 49:1, 49:2, 52:1, 52:2, 53:1, 57:1, 60:1, 63:1, 66, 67, 81:1, 81:2, 81:3, 83, 88, 90, 105, 112, 119, 122, 123, 144, 146, 149, 150, 155, 166, 168, 169, 170, 171, 172, 175, 176, 177, 178, 179, 184, 185, 187, 188, 190, 200, 202, 206, 207, 208, 209, 210, 216, 220, 224, 226, 242, 246, 254, 255, 264, 269, 270, 272 and 279, and the like.

일 실시예에서 착색 물질은 오렌지 안료와 바이올렛 안료의 혼합, 블루 안료, 레드 안료 및 옐로우 안료의 혼합, 또는 블루 안료와 레드 안료의 혼합, 또는 카본 블랙 단독으로 사용할 수 있다. 그러나 이에 한정되지 않으며 전술한 착색 물질이 포함되는 어떠한 혼합 또는 단독으로도 사용할 수 있다.In one embodiment, the coloring material may be a mixture of an orange pigment and a violet pigment, a mixture of a blue pigment, a red pigment and a yellow pigment, or a mixture of a blue pigment and a red pigment, or carbon black alone. However, the present invention is not limited thereto, and any mixture containing the above-described coloring material may be used alone or in combination.

착색 물질은 스페이서 조성물의 고형분 100 중량부에 대해 10 중량부 이하로 포함될 수 있다. 예를 들어, 오렌지 38 안료와 바이올렛 23 안료의 혼합의 경우 스페이서 조성물의 고형분 100 중량부에 대해 오렌지 38 안료 2 중량부와 바이올렛 23 안료 4 중량부가 혼합될 수 있다. 또 다른 예로, 카본 블랙 단독인 경우 스페이서 조성물의 고형분 100 중량부에 대해 카본 블랙 5 중량부가 혼합될 수 있다. 또 다른 예로, 블루 15-6 안료, 레드 254 안료, 옐로우 150 안료의 혼합의 경우, 스페이서 조성물의 고형분 100 중량부에 대해 블루 15-6 안료 5 중량부, 레드 254 안료 2.5 중량부, 옐로우 150 안료 2.5 중량부가 혼합될 수 있다. 또 다른 예로, 블루 15-6 안료와 레드 177 안료의 혼합의 경우, 스페이서 조성물의 고형분 100 중량부에 대해 블루 15-6 안료 6 중량부와 레드 177 안료 3 중량부가 혼합될 수 있다.The coloring material may be included in an amount of 10 parts by weight or less based on 100 parts by weight of the solid content of the spacer composition. For example, in the case of mixing the orange 38 pigment and the violet 23 pigment, 2 parts by weight of the orange 38 pigment and 4 parts by weight of the violet 23 pigment may be mixed with respect to 100 parts by weight of the solid content of the spacer composition. As another example, in the case of carbon black alone, 5 parts by weight of carbon black may be mixed with respect to 100 parts by weight of solid content of the spacer composition. As another example, in the case of mixing blue 15-6 pigment, red 254 pigment, and yellow 150 pigment, 5 parts by weight of blue 15-6 pigment, 2.5 parts by weight of red 254 pigment, and yellow 150 pigment based on 100 parts by weight of solid content of the spacer composition 2.5 parts by weight may be mixed. As another example, in the case of mixing the blue 15-6 pigment and the red 177 pigment, 6 parts by weight of the blue 15-6 pigment and 3 parts by weight of the red 177 pigment may be mixed with respect to 100 parts by weight of the solid content of the spacer composition.

일 실시예에서 착색 물질을 포함하는 스페이서들은 0.15 내지 1.05 범위의 광학 밀도를 나타낼 수 있다. 구체적으로 스페이서의 광학 밀도는 440 내지 700nm의 파장대역 및 0.5 내지 3.5㎛ 두께 범위에서 0.15 내지 1.05 범위를 나타낼 수 있다. 후술하는 제조 방법에서 스페이서를 제조하기 위한 공정 중 광학 카메라를 통해 스페이서 코팅층의 광학 밀도를 측정하게 된다. 이때, 스페이서 코팅층의 광학 밀도는 440 내지 700nm의 파장대역 및 0.5 내지 3.5㎛ 두께 범위에서 0.15 내지 1.05의 광학 밀도를 나타내면, 스페이서 코팅층의 두께에 따른 광학 밀도 값의 변화를 용이하게 확인할 수 있다. 즉, 두께가 얇은 영역의 광학 밀도와 두께가 두꺼운 영역의 광학 밀도 차이를 명확하게 관찰할 수 있다. 따라서, 스페이서들의 두께 검사를 용이하게 수행할 수 있다.In one embodiment, the spacers comprising a colored material may exhibit an optical density in the range of 0.15 to 1.05. Specifically, the optical density of the spacer may represent a range of 0.15 to 1.05 in a wavelength range of 440 to 700 nm and a thickness of 0.5 to 3.5 μm. In the manufacturing method to be described later, the optical density of the spacer coating layer is measured through an optical camera during the process for manufacturing the spacer. At this time, if the optical density of the spacer coating layer exhibits an optical density of 0.15 to 1.05 in a wavelength band of 440 to 700 nm and a thickness of 0.5 to 3.5 μm, it can be easily confirmed that the optical density value changes according to the thickness of the spacer coating layer. That is, a difference between the optical density of the thin region and the optical density of the thick region can be clearly observed. Accordingly, the thickness inspection of the spacers can be easily performed.

도 15는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 플로어 차트이다. 도 16 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다. 도 20은 제1 기판의 영역별 그레이 값의 편차를 나타낸 도표이다. 하기에서는 전술한 도 9, 10, 13 및 14에 도시된 표시 장치의 단면 구조들을 개략적으로 나타내고 스페이서들의 제조 공정을 중점적으로 설명한다. 구체적인 구성의 설명은 전술하였으므로 간략히 하기로 한다.15 is a flowchart illustrating a method of manufacturing a display device according to each process according to an exemplary embodiment. 16 to 19 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment. 20 is a chart showing the deviation of gray values for each region of the first substrate. Hereinafter, cross-sectional structures of the display device shown in FIGS. 9, 10, 13 and 14 are schematically shown and a manufacturing process of the spacers will be mainly described. Since the detailed configuration has been described above, it will be briefly described.

도 15 및 도 16을 참조하면, 일 실시예에 따른 표시 장치는 제1 기판(SUB1) 상에 스위칭 소자들(STS)을 형성하고, 스위칭 소자들(STS) 상에 절연층(113)을 형성한다. 절연층(113) 상에 화소 전극들(PXL)을 형성한다. 15 and 16 , in the display device according to an exemplary embodiment, switching elements STS are formed on a first substrate SUB1 and an insulating layer 113 is formed on the switching elements STS. do. Pixel electrodes PXL are formed on the insulating layer 113 .

이어, 화소 전극들(PXL)이 형성된 제1 기판(SUB1) 상에 스페이서 조성물을 코팅하여 스페이서 코팅층(CSP)을 형성한다.(S1) 스페이서 조성물은 전술한 바와 같이, 착색 물질을 포함할 수 있다. 착색 물질은 유기안료, 무기안료 등을 포함할 수 있다. 착색 물질은 스페이서의 투과율을 낮추고 광학 밀도를 향상시키는 역할을 할 수 있다.Then, the spacer composition is coated on the first substrate SUB1 on which the pixel electrodes PXL are formed to form the spacer coating layer CSP. (S1) The spacer composition may include a coloring material as described above. . The coloring material may include an organic pigment, an inorganic pigment, and the like. The coloring material may serve to lower the transmittance of the spacer and improve the optical density.

도 16에 도시된 바와 같이, 제1 기판(SUB1) 상에 공정 중에 발생할 수 있는 이물(PC)이 존재할 수 있다. 이 경우, 스페이서 코팅층(CSP)은 이물(PC)과 중첩되는 영역에서 두께가 두껍게 형성될 수 있다.As illustrated in FIG. 16 , a foreign material PC that may be generated during a process may be present on the first substrate SUB1 . In this case, the spacer coating layer CSP may be formed to be thick in the region overlapping the foreign material PC.

이어, 도 15를 참조하면, 제1 기판(SUB1) 상에 코팅된 스페이서 코팅층(CSP)에 마스크를 배치하고 노광한다.(S2) 마스크는 서브 스페이서와 메인 스페이서를 제조하기 위한 하프톤 마스크(halftone) 또는 멀티톤 마스크일 수 있다.Next, referring to FIG. 15 , a mask is disposed on the spacer coating layer CSP coated on the first substrate SUB1 and exposed. (S2) The mask is a halftone mask for manufacturing the sub spacer and the main spacer. ) or a multi-tone mask.

이어, 도 15를 참조하면, 노광된 제1 기판(SUB1)을 1차 검사한다.(S3) 1차 검사는 패턴 형성 전에 스페이서 코팅층(CSP)에 이물(PC)의 존재 여부를 판별할 수 있다. 1차 검사는 광학 검사기(Auto Optical Inspection, AOI)를 이용할 수 있다. 1차 검사는 광학 검사기를 이용하여 스페이서 코팅층(CSP)의 두께에 따른 그레이(gray) 값을 측정한다. 그레이 값의 편차가 일정 값 이상으로 나타나는 경우 스페이서 코팅층(CSP)의 두께가 불균일한 것을 판별할 수 있다.Next, referring to FIG. 15 , the exposed first substrate SUB1 is first inspected. (S3) In the primary inspection, it is possible to determine whether a foreign material PC is present in the spacer coating layer CSP before pattern formation. . The primary inspection may use an Auto Optical Inspection (AOI). The first inspection measures a gray value according to the thickness of the spacer coating layer (CSP) using an optical inspector. When the deviation of the gray value is greater than a predetermined value, it may be determined that the thickness of the spacer coating layer (CSP) is non-uniform.

도 16에 도시된 바와 같이, 이물(PC)이 존재하는 경우 스페이서 코팅층(CSP)의 두께가 매우 높게 형성된다. 따라서, 1차 검사에서 스페이서 코팅층(CSP)의 불균일한 것을 판별하여 이물(PC)의 존재 및 위치를 판별한다. As shown in FIG. 16 , when the foreign material PC is present, the thickness of the spacer coating layer CSP is very high. Therefore, the presence and location of the foreign material PC is determined by determining the non-uniformity of the spacer coating layer (CSP) in the first inspection.

다음, 도 15 및 도 17을 참조하면, 스페이서 코팅층(CSP)을 현상하여 갭 스페이서(BCS), 서브 스페이서(SCS) 및 메인 스페이서(MCS)를 형성한다.(S4) 갭 스페이서(BCS)는 이물(PC)에 의해 서브 스페이서(SCS) 및 메인 스페이서(MCS)에 비해 높은 높이로 형성된다.Next, referring to FIGS. 15 and 17 , the spacer coating layer CSP is developed to form a gap spacer BCS, a sub-spacer SCS, and a main spacer MCS. (S4) The gap spacer BCS has a foreign material (PC) is formed to have a higher height compared to the sub spacer (SCS) and the main spacer (MCS).

다음, 도 15를 참조하면, 갭 스페이서(BCS), 서브 스페이서(SCS) 및 메인 스페이서(MCS)가 형성된 제1 기판(SUB1)을 2차 검사한다.(S5)Next, referring to FIG. 15 , a second inspection is performed on the first substrate SUB1 on which the gap spacer BCS, the sub spacer SCS, and the main spacer MCS are formed (S5).

2차 검사에서는 전술한 광학 검사기(AOI)를 통해 패턴된 스페이서들(BCS, SCS, MCS)의 높이에 따른 그레이 값을 측정한다. 2차 검사에서는 1차 검사에서 판별된 이물의 위치를 재차 판별한다. 2차 검사에서는 1차 검사 시 이물의 존재가 확인된 영역에 스페이서 패턴이 형성되지 않은 경우 현상 공정에서 이물이 제거될 수 있으므로 2차 검사를 재차 수행할 수 있다. In the second inspection, gray values according to heights of the patterned spacers BCS, SCS, and MCS are measured through the above-described optical inspector AOI. In the secondary inspection, the position of the foreign material determined in the primary inspection is determined again. In the secondary inspection, if the spacer pattern is not formed in the area where the presence of the foreign material is confirmed during the first inspection, the foreign material may be removed in the developing process, so the secondary inspection may be performed again.

도 20을 참조하면, 2차 검사 시, 각각 스페이서들이 배치된 영역의 그레이 값을 측정하고, 이들의 그레이 값들을 비교할 수 있다. 비교를 통해 정상적인 스페이서에서 측정된 그레이 값과 비정상적인 서브 스페이서에서 측정된 그레이 값을 비교하고, 그레이 값의 차이가 일정 값 이상인 경우 갭 스페이서가 형성됨을 판별할 수 있다. 예를 들어, 정상 스페이서와 비정상 스페이서의 그레이 값의 차이가 13 이상(도 20에서 진하게 표시된 영역)인 영역에 갭 스페이서가 형성되었음을 확인할 수 있다.Referring to FIG. 20 , during the second inspection, gray values of regions in which spacers are disposed may be measured, and the gray values may be compared. Through the comparison, the gray value measured from the normal spacer and the gray value measured from the abnormal sub-spacer are compared, and when the difference between the gray values is greater than a predetermined value, it may be determined that the gap spacer is formed. For example, it can be confirmed that the gap spacer is formed in a region in which the difference in gray values between the normal spacer and the abnormal spacer is 13 or more (the region indicated in bold in FIG. 20 ).

이어, 도 15를 참조하면, 제1 기판(SUB1)을 열처리하여 스페이서들의 패턴을 완성한다.(S6) Next, referring to FIG. 15 , the first substrate SUB1 is heat-treated to complete the pattern of spacers. (S6)

다음, 도 15, 도 18, 및 도 19를 참조하면, 2차 검사에서 판별된 갭 스페이서(BCS)를 연마한다.(S7) 연마 공정은 국부적인 연마가 가능한 연마 장치(GD)를 이용할 수 있다. 연마 공정에서 갭 스페이서(BCS)를 연마하여 갭 스페이서(BCS)의 높이를 줄일 수 있다. Next, referring to FIGS. 15, 18, and 19 , the gap spacer BCS determined in the secondary inspection is polished. (S7) The polishing process may use a polishing apparatus GD capable of local polishing. . The height of the gap spacer BCS may be reduced by polishing the gap spacer BCS in the polishing process.

도 18 및 도 19에 도시된 바와 같이, 갭 스페이서(BCS)의 최종 높이(d5)는 인접한 메인 스페이서(MCS)의 높이(d4)보다 소정의 높이만큼 높게 형성될 수 있다. 갭 스페이서(BCS)의 높이(d5)는 메인 스페이서(MCS)의 높이(d4)보다 높게 형성함으로써, 인접한 메인 스페이서(MCS)들의 연마를 방지하여 표시 장치의 셀갭을 유지할 수 있다.18 and 19 , the final height d5 of the gap spacer BCS may be higher than the height d4 of the adjacent main spacer MCS by a predetermined height. Since the height d5 of the gap spacer BCS is higher than the height d4 of the main spacer MCS, polishing of adjacent main spacers MCS is prevented, thereby maintaining the cell gap of the display device.

전술한 도 14와 와 같이, 갭 스페이서(BCS)의 상면은 연마에 의해 소정의 거칠기를 가질 수 있다. 일 실시예에서 갭 스페이서(BCS)의 상면(USB)의 최저점(LP)과 최고점(HP) 사이의 간격(DR)은 0.1 내지 0.5㎛로 이루어질 수 있다. 14 , the upper surface of the gap spacer BCS may have a predetermined roughness by polishing. In an embodiment, the distance DR between the lowest point LP and the highest point HP of the upper surface USB of the gap spacer BCS may be 0.1 to 0.5 μm.

연마 공정이 종료된 후, 도 13에 도시된 바와 같이, 제2 기판(SUB2)과 제1 기판(SUB1)을 합착하고 액정(310)을 주입하여 표시 장치(1)를 제조할 수 있다. 일 실시예에서 갭 스페이서(BCS)의 높이(d5)가 메인 스페이서(MCS)의 높이(d4)보다 높게 형성되어도, 그 높이 차이는 제2 기판(SUB2)과 제1 기판(SUB1)을 합착 시 압착하는 정도에 의해 갭 스페이서(BCS)가 눌려 메인 스페이서(MCS)와 함께 액정층(300)의 셀갭을 유지할 수 있다.After the polishing process is finished, as shown in FIG. 13 , the display device 1 may be manufactured by bonding the second substrate SUB2 and the first substrate SUB1 together and injecting the liquid crystal 310 . In an embodiment, even when the height d5 of the gap spacer BCS is formed to be higher than the height d4 of the main spacer MCS, the difference in height is different when the second substrate SUB2 and the first substrate SUB1 are bonded together. A cell gap of the liquid crystal layer 300 may be maintained together with the main spacer MCS by pressing the gap spacer BCS by the degree of compression.

상기와 같이, 일 실시예에 따른 표시 장치는 이물에 의해 높이가 높게 형성된 스페이서를 연마 공정을 통해 리페어함으로써, 표시 장치의 화이트 스팟 등 불량을 저감할 수 있다.As described above, in the display device according to an exemplary embodiment, defects such as white spots of the display device may be reduced by repairing the spacer having a high height due to a foreign material through a polishing process.

일 실시예에 따른 표시 장치에 대해 4K 및 8K 액정 패널을 각각 제조하고 갭 스페이서 리페어 공정 여부에 따른 수율을 측정하였다. 4K 액정 패널의 경우 갭 스페이서 리페어 공정을 수행하지 않은 경우 0.42%의 수율을 보였지만, 갭 스페이서 리페어 공정을 수행한 경우 0.28%의 수율로 개선되었다. 또한, 8K 액정 패널의 경우 갭 스페이서 리페어 공정을 수행하지 않은 경우 1.93%의 수율을 보였지만, 갭 스페이서 리페어 공정을 수행한 경우 0.24%의 수율로 개선되었다.4K and 8K liquid crystal panels were respectively manufactured for the display device according to an exemplary embodiment, and the yield according to whether the gap spacer repair process was performed was measured. In the case of the 4K liquid crystal panel, when the gap spacer repair process was not performed, the yield was 0.42%, but when the gap spacer repair process was performed, the yield was improved to 0.28%. In addition, in the case of the 8K liquid crystal panel, when the gap spacer repair process was not performed, the yield was 1.93%, but when the gap spacer repair process was performed, the yield was improved to 0.24%.

따라서, 일 실시예에 따른 표시 장치 및 그 제조방법은 높이가 높은 스페이서를 리페어함으로써, 제조 수율을 향상시킬 수 있다.Accordingly, in the display device and the manufacturing method thereof according to an exemplary embodiment, a manufacturing yield may be improved by repairing a spacer having a high height.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

SUB1: 제1 기판 SUB2: 제2 기판
PXL: 화소 전극 CE: 공통 전극
300: 액정층 SCS: 서브 스페이서
MCS: 메인 스페이서 BCS: 갭 스페이서SUB1: first substrate SUB2: second substrate
PXL: pixel electrode CE: common electrode
300: liquid crystal layer SCS: sub spacer
MCS: main spacer BCS: gap spacer

Claims

a first display substrate;
a second display substrate facing the first display substrate; and
a liquid crystal layer disposed between the first display substrate and the second display substrate;
the first display substrate includes a plurality of spacers protruding toward the second display substrate to maintain a distance between the first display substrate and the second display substrate;
The plurality of spacers includes at least one gap spacer having a difference between a lowest point and a highest point of an upper surface of 0.1 μm to 0.5 μm.

According to claim 1,
A top surface of the gap spacer is in contact with the second display substrate.

3. The method of claim 2,
The plurality of spacers further include a plurality of main spacers spaced apart from the gap spacers,
A top surface of the plurality of main spacers is in contact with the second display substrate.

4. The method of claim 3,
A difference between the lowest point and the highest point of the upper surfaces of the plurality of main spacers is less than 0.1 μm.

4. The method of claim 3,
The plurality of spacers further include a plurality of sub spacers spaced apart from the gap spacers and the plurality of main spacers, respectively,
A top surface of each of the sub-spacers is spaced apart from the second display substrate.

6. The method of claim 5,
A height of the gap spacer when the second display substrate is separated from the first display substrate is greater than a height of the main spacer.

6. The method of claim 5,
The first display substrate further includes a plurality of pixel electrodes,
The sub-spacer includes a plurality of first sub-portions overlapping the pixel electrode, and a second sub-portion not overlapping the pixel electrode and connecting the plurality of first sub-portions.

According to claim 1,
The gap spacer includes a coloring material.

9. The method of claim 8,
The plurality of spacers further include a plurality of main spacers and a plurality of sub spacers including the coloring material,
the plurality of main spacers are spaced apart from the gap spacers and contact the second display substrate;
The plurality of sub spacers are spaced apart from the gap spacer and the plurality of main spacers, respectively, and are spaced apart from the second display substrate.

10. The method of claim 9,
The sub-spacer, the main spacer, and the gap spacer have an optical density of 0.15 to 1.05.

a first display substrate including a plurality of color pixels including a sub-pixel unit in which a pixel electrode is disposed and a switching element region in which a switching device is disposed;
a second display substrate facing the first display substrate;
a liquid crystal layer disposed between the first display substrate and the second display substrate; and
the first display substrate includes a plurality of spacers protruding toward the second display substrate, maintaining a distance between the first display substrate and the second display substrate, and overlapping the switching element region;
The plurality of spacers includes at least one gap spacer and a plurality of main spacers, the upper surface of which is in contact with the second display substrate;
A maximum height roughness of the gap spacer is greater than a maximum height roughness of the main spacer.

12. The method of claim 11,
The maximum height roughness of the gap spacer is 10 times or more of the maximum height roughness of the main spacer.

13. The method of claim 12,
The plurality of spacers further include a plurality of sub-spacers having an upper surface spaced apart from the second display substrate,
The maximum height roughness of the gap spacer is 10 times or more of the maximum height roughness of the sub spacer.

14. The method of claim 13,
The maximum height roughness of the sub spacer is 0.9 to 1.1 times the maximum height roughness of the main spacer.

13. The method of claim 12,
The plurality of spacers further include a plurality of sub-spacers having an upper surface spaced apart from the second display substrate,
The maximum height roughness of the sub spacer is the same as the maximum height roughness of the main spacer.

forming a spacer coating layer on the first substrate;
forming a plurality of spacers by patterning the spacer coating layer;
performing a polishing process at a predetermined height above the first substrate on which the plurality of spacers are formed; and
and disposing a second substrate on the plurality of spacers.

17. The method of claim 16,
Before the step of forming the plurality of spacers,
and a first inspection step of inspecting whether there is a foreign material on the first substrate on which the spacer coating layer is formed.

18. The method of claim 17,
In the first inspection step, a method of manufacturing a display device to determine the presence or absence of a foreign material by determining a gray value of the spacer coating layer using an optical detector.

18. The method of claim 17,
Prior to the polishing process step,
and a second inspection step of inspecting gray values of the plurality of spacers.

20. The method of claim 19,
In the second inspection step, a difference between a gray value of a normal spacer and a gray value of an abnormal spacer is determined using an optical detector.