KR20210114898A - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 이의 동작 방법 Download PDF

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KR20210114898A
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박연홍
이재욱
이승렬
신훈
함태준
허준
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삼성전자주식회사
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Abstract

본 발명은 성능 및 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다. 본 발명의 비휘발성 메모리 장치는, 제1 저항과 제1 저항보다 큰 제2 저항 중 어느 하나로 프로그램되는 노멀 메모리 셀, 노멀 메모리 셀과 로우 라인을 공유하고, 제2 저항으로 프로그램된 더미 메모리 셀, 로우 라인을 선택하는 로우 디코더, 노멀 메모리 셀에 연결된 노멀 컬럼 라인, 더미 메모리 셀에 연결된 더미 컬럼 라인, 및 노멀 컬럼 라인으로부터 제1 전류를 제공받고, 더미 컬럼 라인으로부터 제2 전류를 제공받고, 제1 전류와 제2 전류의 차이를 출력하는 제1 전류 감산기를 포함한다.

Description

비휘발성 메모리 장치 및 이의 동작 방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF OPERATION THEREOF}
본 발명은 비휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.
랜덤 액세스 메모리(Random Access Memory, RAM)는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 전원이 제거될 때마다 메모리에 저장된 정보를 잃는 반면에, 비휘발성 메모리는 전원이 메모리로부터 제거되는 때에도 비휘발성 메모리 내의 데이터를 유지할 수 있다.
비휘발성 메모리는 메모리 셀의 저항 변화에 따라 데이터를 저장하는 저항성 메모리를 포함할 수 있다. 최근에는 차세대 뉴로모픽 컴퓨팅(Neuromorphic Computing) 플랫폼 혹은 뉴럴 네트워크(Neural Network)를 형성하는 칩에 비휘발성 메모리 장치를 사용하는 연구가 진행중이다.
본 발명이 해결하려는 기술적 과제는, 성능 및 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 기술적 과제는, 성능 및 신뢰성이 향상된 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 제1 저항과 제1 저항보다 큰 제2 저항 중 어느 하나로 프로그램되는 노멀 메모리 셀, 노멀 메모리 셀과 로우 라인을 공유하고, 제2 저항으로 프로그램된 더미 메모리 셀, 로우 라인을 선택하는 로우 디코더, 노멀 메모리 셀에 연결된 노멀 컬럼 라인, 더미 메모리 셀에 연결된 더미 컬럼 라인, 및 노멀 컬럼 라인으로부터 제1 전류를 제공받고, 더미 컬럼 라인으로부터 제2 전류를 제공받고, 제1 전류와 제2 전류의 차이를 출력하는 제1 전류 감산기를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 제1 로우 라인과 컬럼 라인에 연결되고, 제1 저항으로 프로그램된 제1 노멀 메모리 셀을 제공하고, 제1 노멀 메모리 셀과 컬럼 라인을 공유하고, 제1 로우 라인과 다른 제2 로우 라인에 연결되고, 제1 저항보다 큰 제2 저항으로 프로그램된 제2 노멀 메모리 셀을 제공하고, 제1 노멀 메모리 셀과 제1 로우 라인을 공유하고, 컬럼 라인과 다른 더미 컬럼 라인에 연결되고, 제2 저항으로 프로그램된 제1 더미 메모리 셀을 제공하고, 제2 노멀 메모리 셀과 제2 로우 라인을 공유하고, 더미 컬럼 라인에 연결되고, 제2 저항으로 프로그램된 제2 더미 메모리 셀을 제공하고, 제1 및 제2 로우 라인을 선택하여, 컬럼 라인으로부터 제1 전류를 수신하고, 더미 컬럼 라인으로부터 제2 전류를 수신하고, 제1 전류에서 상기 제2 전류의 차를 계산하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치의 크로스바 어레이를 설명하기 위한 예시적인 도면이다.
도 2는 도 1의 크로스바 어레이의 동작 방법을 설명하기 위한 예시적인 도면이다.
도 3은 몇몇 실시예에 따른 크로스바 어레이에서 수행되는 연산을 설명하기 위한 도면이다.
도 4 및 도 5은 몇몇 실시예에 따른 비휘발성 메모리 장치를 나타내는 예시적인 블록도이다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 7 내지 도 9는 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 10은 도 6의 아날로그-디지털 컨버터를 설명하기 위한 예시적인 도면이다.
도 11a 내지 도 11e는 몇몇 실시예에 따른 비휘발성 메모리 장치가 시뮬레이션 된 결과를 도시한 그래프들이다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 크로스바 어레이에 대하여 간단히 설명한다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치의 크로스바 어레이를 설명하기 위한 예시적인 도면이다.
도 1을 참조하면, 크로스바 어레이는 복수의 프리 시냅틱 뉴런(presynaptic neuron; 10), 복수의 포스트 시냅틱 뉴런(postsynaptic neuron; 20), 및 복수의 프리 시냅틱 뉴런(10)과 복수의 포스트 시냅틱 뉴런(20) 사이에서, 각각의 프리 시냅틱 뉴런(10) 및 포스트 시냅틱 뉴런(20)을 연결하는 시냅스(30)를 포함할 수 있다. 시냅스(30)는 비휘발성 메모리 장치의 메모리 셀일 수 있지만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 크로스바 어레이는 4개의 프리 시냅틱 뉴런(10), 4개의 포스트 시냅틱 뉴런(20) 및 16개의 시냅스(30)를 포함할 수 있으나, 설명의 편의를 위한 것일뿐 이에 제한되는 것은 아니다. 이들 개수는 다양하게 변형될 수 있다. 프리 시냅틱 뉴런(10)의 개수가 N개(N은 2 이상의 자연수)이고, 포스트 시냅틱 뉴런(20)의 개수가 M개(M은 2 이상의 자연수)인 경우, N*M개의 시냅스(30)가 매트릭스 형태로 배열될 수 있다.
구체적으로, 복수의 프리 시냅틱 뉴런(10) 각각과 연결되고 제1 방향(X)으로 연장하는 배선(12)과, 복수의 포스트 시냅틱 뉴런(20) 각각과 연결되고 제1 방향과 교차하는 제2 방향(Y)으로 연장하는 배선(22)이 제공될 수 있다. 제1 방향(X)은 제2 방향(Y)과 교차할 수 있고, 바람직하게는 제1 방향(X)은 제2 방향(Y)과 수직일 수 있다.
이하, 설명의 편의를 위하여 제1 방향(X)으로 연장하는 배선(12)을 로우 라인(row line)이라 하고, 제2 방향(Y)으로 연장하는 배선(22)을 컬럼 라인(column line)이라 하기로 한다. 복수의 시냅스(30)는 로우 라인(12)과 컬럼 라인(22)의 교차점마다 배치되어 대응하는 로우 라인(12)과 대응하는 컬럼 라인(22)에 연결될 수 있다.
프리 시냅틱 뉴런(10)은 신호, 예를 들어, 특정 데이터에 해당하는 신호를 생성하여 로우 라인(12)으로 보내는 역할을 수행할 수 있다. 포스트 시냅틱 뉴런(20)은 시냅스(30)를 거친 시냅틱 신호를 컬럼 라인(22)을 통하여 수신하고 처리하는 역할을 수행할 수 있다. 프리 시냅틱 뉴런(10)은 액손(axon)에 대응하고, 포스트 시냅틱 뉴런(20)은 뉴런(neuron)에 대응할 수 있다. 그러나, 프리 시냅틱 뉴런인지 포스트 시냅틱 뉴런인지 여부는 다른 뉴런과의 상대적인 관계에 의해 결정될 수 있다.
예를 들어, 프리 시냅틱 뉴런(10)이 다른 뉴런과의 관계에서 시냅틱 신호를 수신하는 경우 포스트 시냅틱 뉴런으로 기능할 수 있다. 포스트 시냅틱 뉴런(20)이 다른 뉴런과의 관계에서 신호를 보내는 경우 프리 시냅틱 뉴런으로 기능할 수 있다. 프리 시냅틱 뉴런(10) 및 포스트 시냅틱 뉴런(20)은 CMOS 등 다양한 회로로 구현될 수 있다.
프리 시냅틱 뉴런(10)과 포스트 시냅틱 뉴런(20) 사이의 연결은 시냅스(30)를 통하여 이루어질 수 있다. 여기서, 시냅스(30)는 양단에 인가되는 전기적 펄스, 예를 들어, 전압 또는 전류에 따라 전기적 전도도(electrical conductance) 혹은 웨이트(weight) 또는 저항이 변하는 소자일 수 있다.
예를 들어, 시냅스(30)는 가변 저항 소자를 포함할 수 있다. 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자이다. 가변 저항 소자는 복수의 저항 상태를 가질 수 있는 다양한 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
상기 물질은 예를 들어, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항 소자 및 시냅스(30)가 고저항 상태에서 저저항 상태로 변하는 동작을 셋(set) 동작이라 하고, 저저항 상태에서 고저항 상태로 변하는 동작을 리셋(reset) 동작이라 한다.
도 2는 도 1의 크로스바 어레이의 동작 방법을 설명하기 위한 예시적인 도면이다. 도 1의 크로스바 어레이의 동작을 도 2를 참조하여 설명하면 아래와 같다. 설명의 편의를 위해 로우 라인(12)을 위쪽부터 순서대로 제1 로우 라인(12a), 제2 로우 라인(12b), 제3 로우 라인(12c), 및 제4 로우 라인(12d)으로 정의하고, 컬럼 라인(22)을 좌측에서부터 순서대로 제1 컬럼 라인(22a), 제2 컬럼 라인(22b), 제3 컬럼 라인(22c), 및 제4 컬럼 라인(22d)으로 정의한다.
도 2를 참조하면, 최초 상태에서, 시냅스(30) 전부는 전도도가 상대적으로 낮은 상태, 즉, 고저항 상태에 있을 수 있다. 복수의 시냅스(30)의 적어도 일부가 저저항 상태인 경우, 이들을 고저항 상태로 만드는 초기화 동작이 추가로 필요할 수 있다. 복수의 시냅스(30) 각각은 저항 및 전도도 변화에 요구되는 소정의 임계값을 가질 수 있다. 보다 구체적으로, 각 시냅스(30)의 양단에 소정 임계값보다 작은 크기의 전압 또는 전류가 인가되면 시냅스(30)의 전도도(또는 저항)는 변하지 않고, 시냅스(30)에 소정 임계값보다 큰 전압 또는 전류가 인가되면 시냅스(30)의 전도도(또는 저항)는 변화할 수 있다.
이 상태에서, 특정 데이터를 특정 컬럼 라인(22)의 결과로 출력하는 동작을 수행하기 위하여, 특정 데이터에 해당하는 입력 신호가 로우 라인(12)으로 들어올 수 있다. 이때, 입력 신호는 로우 라인(12) 각각에 대한 전기적 펄스의 인가로 나타날 수 있다. 예를 들어, 로우 라인(12)으로 '0011'의 데이터에 해당하는 입력 신호가 들어오는 경우, '0'에 대응하는 로우 라인(12) 예를 들어, 제1 및 제2 로우 라인(12a, 12b)에는 전기적 펄스가 인가되지 않는다. '1'에 대응하는 로우 라인(12) 예를 들어, 제3 및 제4 로우 라인(12c, 12d)에만 전기적 펄스가 인가될 수 있다. 이때, 컬럼 라인(22)은 출력을 위하여 적절한 전압 또는 전류로 구동될 수 있다.
일 예로, 특정 데이터를 출력할 컬럼 라인(22)이 이미 정해진 경우, 이 컬럼 라인(22)은 '1'에 대응하는 로우 라인(12)과의 교차점에 위치하는 시냅스(30)가 셋 동작시 요구되는 전압(이하, 셋 전압) 이상의 크기를 갖는 전압을 인가받도록 구동될 수 있다. 나머지 컬럼 라인(22)은 나머지 시냅스(30)가 셋 전압보다 작은 크기의 전압을 인가받도록 구동될 수 있다.
예를 들어, 셋 전압의 크기가 Vset 이고, '0011'의 데이터를 출력할 컬럼 라인(22)이 제3 컬럼 라인(22c)으로 정해진 경우, 제3 컬럼 라인(22c)과 제3 및 제4 로우 라인(12c, 12d)과의 교차점에 위치한 제1 및 제2 시냅스(30a, 30b)가 Vset 이상의 전압을 인가받도록, 제3 컬럼 라인(22c)에 인가되는 전압은 예를 들어, 0V일 수 있다. 그에 따라 제1 및 제2 시냅스(30a, 30b)는 저저항 상태가 될 수 있다. 저저항 상태의 제1 및 제2 시냅스(30a, 30b)의 전도도는 전기적 펄스의 개수가 증가할수록 점진적으로 증가할 수 있다. 인가되는 전기적 펄스의 크기 및 폭은 실질적으로 일정할 수 있다.
제1 및 제2 시냅스(30a, 30b)를 제외한 나머지 시냅스(30)는 Vset 보다 작은 전압을 인가받도록 나머지 컬럼 라인 즉, 제1, 제2 및 제4 컬럼 라인(22a, 22b, 22d)에 인가되는 전압은 0V와 Vset 사이의 값, 예를 들어, 1/2Vset의 값을 가질 수 있다. 그에 따라, 제1 및 제2 시냅스(30a, 30b)를 제외한 나머지 시냅스(30)의 저항 상태는 변화되지 않을 수 있다. 이러한 경우의 전류 또는 전자의 흐름은 실선 화살표로 나타내었다.
다른 예로, 특정 데이터를 출력할 컬럼 라인(22)이 정해지지 않을 수도 있다. 이러한 경우, 특정 데이터에 해당하는 전기적 펄스를 로우 라인(12)으로 인가하면서 컬럼 라인(22) 각각에 흐르는 전류를 측정하여 가장 먼저 소정 임계 전류에 도달하는 컬럼 라인(22) 예를 들어, 제3 컬럼 라인(22c)이 특정 데이터를 출력한 컬럼 라인(22)이 될 수 있다.
이상으로 설명한 방식에 의하여, 서로 다른 데이터가 서로 다른 컬럼 라인(22)에 각각 출력될 수 있다.
도 3은 몇몇 실시예에 따른 크로스바 어레이에서 수행되는 연산을 설명하기 위한 도면이다.
도 3을 참조하면, 크로스바 어레이의 메모리 셀을 이용하여 벡터 곱산 연산이 수행될 수 있다.
n개의 로우 라인(12)과 m개의 컬럼 라인(22)이 제공된다. 이 경우, n*m개의 시냅스가 제공될 수 있다. 먼저, 로우 라인(12)을 통해 입력값이 수신될 수 있다. 상기 입력 값은 전압(V1 내지 Vn)일 수 있다. 웨이트(weight) 값들은 예를 들어, 앞서 설명한 방법을 이용하여 시냅스 즉, 메모리 셀에 저장될 수 있다. 메모리 셀에 저장된 웨이트 값들은 컨덕턴스(G11 내지 Gnm)일 수 있다. 컨덕턴스는 1/저항 일 수 있다. 출력값은, 전압 및 컨덕턴스 간의 곱셈 연산 결과 값인 전류(I1 내지 Im)로 표현될 수 있다.
예를 들어, 좌측에서부터 k번째 컬럼 라인(22)을 통해 출력되는 출력값(Ik)은 아래 수학식 1과 같이 표현될 수 있다.
[수학식 1]
Figure pat00001
이하에서, 도 4 내지 도 10b를 참조하여, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법에 대해 보다 자세히 설명하도록 한다.
도 4 및 도 5은 몇몇 실시예에 따른 비휘발성 메모리 장치를 나타내는 예시적인 블록도이다.
먼저, 도 4를 참조하면, 비휘발성 메모리 장치(1000)는 주변 회로(1100), 노멀 메모리 셀 어레이(Normal Memory Cell Array; 1130), 및 더미 메모리 셀 어레이(Dummy Memory Cell Array; 1140)를 포함할 수 있다. 주변 회로(1100)는 전압 생성기(Voltage Generator; 1110), 로우 디코더(Row Decoder; 1120), 제어 로직 회로(Control Logic; 1150), 및 페이지 버퍼부(Page Buffer; 1160)를 포함할 수 있다. 도 4에는 도시되지 않았으나, 주변 회로(1100)는 입출력 인터페이스, 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
제어 로직 회로(1150)는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1000) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(1150)는 메모리 인터페이스 회로로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(1150)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
노멀 메모리 셀 어레이(1130)는 복수의 메모리 블록들(BLK1 내지 BLKz)를 포함할 수 있고(z는 자연수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀을 포함할 수 있다. 노멀 메모리 셀 어레이(1130)는 비트 라인들(BL)을 통해 페이지 버퍼부(1160)에 연결될 수 있고, 워드 라인들(WL)을 통해 로우 디코더(1120)에 연결될 수 있다.
더미 메모리 셀 어레이(1140)는 복수의 더미 메모리 블록들(DBLK1 내지 DBLKz)를 포함할 수 있고(z는 자연수), 복수의 더미 메모리 블록들(DBLK1 내지 DBLKz) 각각은 복수의 더미 메모리 셀을 포함할 수 있다. 더미 메모리 셀 어레이(1140)는 더미 비트 라인(DBL)을 통해 페이지 버퍼부(1160)에 연결될 수 있고, 워드 라인들(WL)을 통해 로우 디코더(1120)에 연결될 수 있다.
페이지 버퍼부(1160)는 복수의 페이지 버퍼들(PB1 내지 PBn)과, 더미 페이지 버퍼(DPB)를 포함할 수 있다(n은 3 이상의 자연수). 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인(BL)을 통해 노멀 메모리 셀들과 각각 연결될 수 있다. 더미 페이지 버퍼(DPB)는 더미 비트 라인(DBL)을 통해 더미 메모리 셀과 연결될 수 있다. 페이지 버퍼부(1160)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(1160)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(1160)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(1160)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(1110)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(1110)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(1120)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(1120)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 전류 감산기(Current Subtractor; 1170)을 더 포함할 수 있다.
전류 감산기(1170)는 페이지 버퍼부(1160)와 연결될 수 있다. 페이지 버퍼부(1160)는 비트 라인(BL)을 통해 수신된 전류와, 더미 비트 라인(DBL)을 통해 수신된 전류를 전류 감산기(1170)로 전달할 수 있다. 전류 감산기(1170)는 비트 라인(BL)과 더미 비트 라인(DBL)을 통해 전류를 제공받을 수 있다. 전류 감산기(1170)은 비트 라인(BL)을 통해 수신된 전류와 더미 비트 라인(DBL)을 통해 전류의 차이를 계산할 수 있다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 도 7은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는, 노멀 메모리 셀 어레이(도 4의 1130)와 더미 메모리 셀 어레이(도 4의 1140)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 비휘발성 메모리 장치는, 디지털-아날로그 컨버터(DAC; 110), 샘플 앤 홀드 회로(120), 더미 샘플 앤 홀드 회로(120D), 컬럼 먹스(Column Mux; 130), 제1 전류 감산기(Current Subtractor; 140), 아날로그-디지털 컨버터(ADC; 150), 복수의 로우 라인들(BL), 복수의 컬럼 라인들(BL), 및 더미 컬럼 라인(DBL)을 포함할 수 있다.
몇몇 실시예에 따른 비휘발성 메모리 장치는 저항성 메모리(Resistive RAM; RRAM) 또는 멤리스터(Memristor)일 수 있으나, 이에 한정되는 것은 아니다.
복수의 로우 라인들(WL)은 제1 방향(X)으로 연장될 수 있다. 복수의 로우 라인들(WL)은 서로 제1 방향(X)과 다른 제2 방향(Y)으로 이격될 수 있다. 제1 방향(X) 및 제2 방향(Y)은 서로 교차할 수 있다.
각각의 로우 라인(WL)에는 디지털-아날로그 컨버터(110)가 연결될 수 있다. 디지털-아날로그 컨버터(110)는 각각의 로우 라인(WL)으로 전기적 펄스, 예를 들어, 전류 또는 전압을 인가할 수 있다. 구체적으로, 로우 디코더(도 4의 1120)를 통해 인가된 전압은 디지털-아날로그 컨버터(110)를 통해 로우 라인(WL)에 인가될 수 있다. 로우 라인(WL)은 몇몇 실시예에 따른 비휘발성 메모리 장치의 워드 라인(word line)일 수 있다.
복수의 컬럼 라인들(BL)은 제2 방향(Y)으로 연장될 수 있다. 복수의 컬럼 라인들(BL)은 서로 제1 방향(X)으로 이격될 수 있다. 컬럼 라인(BL)은 로우 라인(WL)과 연결될 수 있다. 하나의 컬럼 라인(BL)에 복수의 로우 라인(WL)이 연결될 수 있다. 각각의 컬럼 라인들(BL)에는 샘플 앤 홀드 회로(120)가 연결될 수 있다. 샘플 앤 홀드 회로(120)는 각각의 컬럼 라인들(BL)에 흐르는 전류를 수신할 수 있다. 컬럼 라인(BL)은 몇몇 실시예에 따른 비휘발성 메모리 장치의 비트 라인(bit line)일 수 있다.
더미 컬럼 라인(DBL)은 제2 방향(Y)으로 연장될 수 있다. 더미 컬럼 라인(DBL)은 컬럼 라인(BL)과 제1 방향(X)으로 이격될 수 있다. 더미 컬럼 라인(DBL)은 컬럼 라인(BL)과 로우 라인(WL)을 공유할 수 있다. 예를 들어, 하나의 로우 라인(WL)에는 복수의 컬럼 라인(BL)과 1개의 더미 컬럼 라인(DBL)이 연결될 수 있다. 더미 컬럼 라인(DBL)에는 더미 샘플 앤 홀드 회로(120D)가 연결될 수 있다. 더미 샘플 앤 홀드 회로(120D)는 더미 컬럼 라인(DBL)에 흐르는 전류를 수신할 수 있다.
노멀 메모리 셀 어레이는 복수의 노멀 메모리 셀(NC)를 포함한다. 노멀 메모리 셀(NC)은 로우 라인(WL) 및 컬럼 라인(BL)과 연결될 수 있다. 각각의 노멀 메모리 셀(NC)은 로우 라인(WL)과 컬럼 라인(BL)이 교차되는 교차점에 형성될 수 있다. 각각의 노멀 메모리 셀(NC)은 예를 들어, 앞서 설명한 방법을 이용하여 제1 저항 또는 제2 저항으로 프로그램되어 있을 수 있다. 제1 저항은 제2 저항보다 작을 수 있다. 예를 들어, 제1 저항은 저저항이고, 제2 저항은 고저항일 수 있다.
더미 메모리 셀 어레이는 복수이 더미 메모리 셀(DC)를 포함한다. 더미 메모리 셀(DC)는 로우 라인(WL) 및 더미 컬럼 라인(DBL)과 연결될 수 있다. 더미 메모리 셀(DC)은 로우 라인(WL)과 더미 컬럼 라인(DBL)이 교차되는 교차점에 형성될 수 있다. 더미 메모리 셀(DC)은 예를 들어, 앞서 설명한 방법을 이용하여 제2 저항으로 프로그램되어 있을 수 있다. 더미 메모리 셀(DC)은 고저항 상태를 유지할 수 있다.
컬럼 먹스(130)는 복수의 샘플 앤 홀드 회로(120)와 연결될 수 있다. 컬럼 먹스(130)는 샘플 앤 홀드 회로(120)를 통해 수신된 전류를 제1 전류 감산기(140)로 전달할 수 있다.
제1 전류 감산기(140)는 컬럼 먹스(130)와 더미 샘플 앤 홀드 회로(120D)와 연결될 수 있다. 제1 전류 감산기(140)는 컬럼 먹스(130)로부터 각각의 컬럼 라인(BL)으로부터 수신된 전류들을 제공받을 수 있다. 제1 전류 감산기(140)는 더미 샘플 앤 홀드 회로(120D)로부터 더미 컬럼 라인(DBL)으로부터 수신된 전류를 제공받을 수 있다. 제1 전류 감산기(140)는 컬럼 먹스(130)로부터 수신된 전류와 더미 샘플 앤 홀드 회로(120D)로부터 수신된 전류의 차이를 계산할 수 있다.
아날로그-디지털 컨버터(150)는 제1 전류 감산기(140)와 연결될 수 있다. 아날로그-디지털 컨버터(150)는 제1 전류 감산기(140)로부터 제공받은 아날로그 신호를 디지털 신호로 해석할 수 있다. 아날로그-디지털 컨버터(150)에 대한 설명은 도 10을 이용하여 자세히 후술한다.
도 7을 참고하면, N개의 로우 라인(WL1 내지 WLn)과, M개의 컬럼 라인(BL1 내지 BLm)과, 1개의 더미 컬럼 라인(BL)과, N*M개의 노멀 메모리 셀(NC)과, N개의 더미 메모리 셀(DC)이 제공된다(N, M은 자연수). 각각의 컬럼 라인(BL)에는 N개의 노멀 메모리 셀(NC)이 제공될 수 있다.
로우 라인(WL)을 선택한다. 선택된 로우 라인(WL)을 통해 전압(V)이 인가될 수 있다. 로우 라인(WL)을 통해 전압이 인가되면 컬럼 라인(BL1 내지 BLm) 및 더미 컬럼 라인(DBL)에서 전류가 흘러나올 수 있다.
몇몇 실시예에서, N개의 로우 라인(WL1 내지 WLn)들 중 일부만 선택될 수도 있다. 로우 라인들(WL1 내지 WLn) 중 일부만 선택될 경우, 선택된 로우 라인에만 전압이 인가될 수 있다. 선택된 로우 라인(WL)과 연결된 노멀 메모리 셀(NC) 및 더미 메모리 셀(DC)에 전류가 흐를 수 있다.
이하에서, N개의 로우 라인들(WL1 내지 WLn)이 모두 선택된 것으로 가정한다. 또한, 하나의 컬럼 라인(BL)과 연결된 N개의 노멀 메모리 셀 중 L개가 on 상태로, H개가 off 상태로 프로그램 되어 있다고 가정한다. 이 때, N개의 더미 메모리 셀(DC)은 모두 off 상태로 프로그램 되어있다. on 상태인 노멀 메모리 셀은 제1 저항으로 프로그램된다. off 상태인 노멀 메모리 셀은 제1 저항보다 작은 제2 저항으로 프로그램된다. 더미 메모리 셀(DC)은 제2 저항으로 프로그램된다. 제1 저항을 갖는 노멀 메모리 셀에는 온 전류(이하, Ion)가 흐를 수 있다. 제2 저항을 갖는 노멀 메모리 셀에는 오프 전류(이하, Ioff)가 흐를 수 있다. 더미 메모리 셀(DC)에는 오프 전류(Ioff)가 흐를 수 있다.
로우 라인(WL)에 연결된 노멀 메모리 셀(NC)과 연결된 컬럼 라인(BL)에서 전류가 흘러나올 수 있다. 로우 라인(WL)에 연결된 더미 컬럼 라인(DBL)에서 전류가 흘러나올 수 있다. 컬럼 라인(BL)에서, L*Ion + H*Ioff 만큼의 전류가 흘러나올 수 있다. 더미 컬럼 라인(DBL)에서, N*Ioff 만큼의 전류가 흘러나올 수 있다. 각각의 전류는 제1 전류 감산기(140)로 제공될 수 있다. 제1 전류 감산기(140)는 상기 전류의 차이를 계산할 수 있다.
제1 전류 감산기(140) 상기 전류의 차이(Is)를 아날로그-디지털 컨버터(150)로 전달할 수 있다. 아날로그-디지털 컨버터(150)는 상기 전류의 차이(Is)를 이용하여 제1 저항으로 프로그램된 노멀 메모리 셀의 개수를 쉽게 구할 수 있다.
예를 들어, 컬럼 라인(BL)에서 흘러나온 전류 L*Ion + H*Ioff 에서, 더미 컬럼 라인(DBL)에서 흘러나온 전류 N*Ioff를 빼면, L(Ion - Ioff) 이다. (Ion - Ioff)는 상수이기 때문에 해당 전류 값으로부터 L 값을 쉽게 구할 수 있다.
즉, 몇몇 실시예에 따른 비휘발성 메모리 장치는, 제1 저항으로 프로그램된 노멀 메모리 셀의 개수를 쉽게 구할 수 있다.
구체적으로, 제1 컬럼 라인(BL1)과 연결된 N개의 노멀 메모리 셀(NC) 중 L1개가 제1 저항으로 프로그램되고, H1개가 제2 저항으로 프로그램된다고 가정한다. 그러면, 제1 컬럼 라인(BL1)으로 제1 전류(I1)가 흐를 수 있다. 제1 전류(I1)는 L1*Ion + H1*Ioff 이다. N은 L1과 H1을 더한 값일 수 있다.
마찬가지로, 제2 컬럼 라인(BL2)과 연결된 N개의 노멀 메모리 셀(NC) 중 L2개가 제1 저항으로 프로그램되고, H2개가 제2 저항으로 프로그램된다고 가정한다. 그러면, 제2 컬럼 라인(BL2)으로 제2 전류(I2)가 흐를 수 있다. 제2 전류(I2)는 L2*Ion + H2*Ioff 이다. N은 L2와 H2를 더한 값일 수 있다.
마찬가지로, 제m 컬럼 라인(BLm)으로는 제m 전류(Im)가 흐를 수 있다. 제m 전류(Im)는 Lm*Ion + Hm*Ioff 이다. N은 Lm와 Hm를 더한 값일 수 있다.
더미 컬럼 라인(DBL)과 연결된, N 개의 더미 메모리 셀(DC)은 모두 제2 저항으로 프로그램되어 있다. 더미 컬럼 라인(DBL)으로 더미 전류(Id)가 흐를 수 있다. 더미 전류는 N*Ioff 일 수 있다.
각각의 컬럼 라인(BL)에서 출력된 전류(Is 내지 Im)는 제1 전류 감산기(140)로 전달될 수 있다. 더미 컬럼 라인(DBL)에서 출력된 전류(Id)는 제1 전류 감산기(140)로 전달될 수 있다. 예를 들어, 제1 전류 감산기(140)는 제1 컬럼 라인(BL1)으로부터 제1 전류(I1)를 제공받고, 제2 컬럼 라인(BL2)으로부터 제2 전류(I2)를 제공받고, 제m 컬럼 라인(BLm)으로부터 제m 전류(Im)를 제공받고, 더미 컬럼 라인(DBL)으로부터 더미 전류(Id)를 제공받는다.
제1 전류 감산기(140)는 제1 전류(I1)와 더미 전류(Id)의 차이를 계산할 수 있다. 제1 전류(I1)와 더미 전류(Id)의 차이는 L1*Ion + H1*Ioff - N*Ioff 일 수 있고, 이는, L1(Ion - Ioff) 일 수 있다. (Ion - Ioff) 는 상수이므로, L1 값을 쉽게 구할 수 있다. 즉, 제1 컬럼 라인(BL1)과 로우 라인들(WL1 내지 WLn)과 연결된 노멀 메모리 셀 중 제1 저항으로 프로그램된 셀의 개수인 L1 값을 쉽게 구할 수 있다.
마찬가지로, 제1 전류 감산기(140)는 제2 전류(I2)와 더미 전류(Id)의 차이를 계산하고, 제m 전류(Im)과 더미 전류(Id)의 차이를 계산하여 L2 값 및 Lm 값을 쉽게 구할 수 있다.
도 8 및 도 9는 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 예시적인 도면이다. 참고적으로, 도 8은 2개의 로우 라인과, 1개의 컬럼 라인 및 1개의 더미 컬럼 라인이 제공되는 예시적인 비휘발성 메모리 장치일 수 있다. 도 9는 4개의 로우 라인과, 2개의 컬럼 라인 및 1개의 더미 컬럼 라인이 제공되는 예시적인 비휘발성 메모리 장치일 수 있다.
도 8을 참조하면, 제1 로우 라인(WL1), 제2 로우 라인(WL2), 컬럼 라인(BL), 더미 컬럼 라인(DBL), 제1 노멀 메모리 셀(NC1), 제2 노멀 메모리 셀(NC2), 제1 더미 메모리 셀(DC1), 및 제2 더미 메모리 셀(DC2)이 제공된다.
제1 노멀 메모리 셀(NC1)은 제1 로우 라인(WL1) 및 컬럼 라인(BL)과 연결된다. 제2 노멀 메모리 셀(NC2)은 제2 로우 라인(WL2) 및 컬럼 라인(BL)과 연결된다. 제1 더미 메모리 셀(DC1)은 제1 로우 라인(WL1) 및 더미 컬럼 라인(DBL)과 연결된다. 제2 더미 메모리 셀(DC2)은 제2 로우 라인(WL2) 및 더미 컬럼 라인(DBL)과 연결된다.
제1 로우 라인(WL1) 및 제2 로우 라인(WL2)으로 전압(V)이 인가된다. 제1 및 제2 노멀 메모리 셀(NC1, NC2)은 제1 저항 또는 제2 저항으로 프로그램된다. 제1 저항으로 프로그램된 셀의 개수를 L이라 하고, 제2 저항으로 프로그램된 셀의 개수를 H라 한다. 제1 및 제2 더미 메모리 셀(DC1, DC2)은 모두 제2 저항으로 프로그램된다. 컬럼 라인(BL)으로 흐르는 제1 전류(210)는 L*Ion + H*Ioff 이다. 더미 컬럼 라인(DBL)으로 흐르는 제2 전류(220)는 2*Ioff 이다. 제1 전류(210)에서 제2 전류(220)를 빼면, L*(Ion - Ioff) 이다.
만일, L*(Ion - Ioff) 값이 0이면, L은 0이고, 이 경우 제1 및 제2 노멀 메모리 셀(NC1, NC2)는 모두 제2 저항으로 프로그램된 것으로 볼 수 있다. L*(Ion - Ioff) 값이 Ion - Ioff 이면, L은 1이고, 이 경우 제1 및 제2 노멀 메모리 셀(NC1, NC2) 중 한 개가 제1 저항으로 프로그램된 것으로 볼 수 있다. L*(Ion - Ioff)이 2*(Ion - Ioff) 이면, L은 2이고, 이 경우 제1 및 제2 노멀 메모리 셀(NC1, NC2) 모두가 제1 저항으로 프로그램된 것으로 볼 수 있다.
도 9를 참조하면, 제1 내지 제4 로우 라인(WL1, WL2, WL3, WL4), 제1 및 제2 컬럼 라인(BL1, BL2), 더미 컬럼 라인(DBL), 제11 내지 제14 노멀 메모리 셀(NC11, NC12, NC13, NC14), 제21 내지 24 노멀 메모리 셀(NC21, NC21, NC23, NC24), 및 제1 내지 제4 더미 메모리 셀(DC1, DC2, DC3, DC4)이 제공된다.
제1 내지 제4 로우 라인(WL1, WL2, WL3, WL4) 중 제1 내지 제3 로우 라인(WL1, WL2, WL3)이 선택되고, 제4 로우 라인(WL4)이 선택되지 않는다. 이 경우, 제1 내지 제3 로우 라인(WL1, WL2, WL3)에 전압(V)이 인가되고, 제4 로우 라인(WL4)엔 전압이 인가되지 않는다. 제4 로우 라인(WL4)과 연결된, 제14 노멀 메모리 셀(NC14), 제24 노멀 메모리 셀(NC24), 및 제4 더미 메모리 셀(DC4)엔 전류가 흐르지 않는다.
제11 내지 제13 노멀 메모리 셀(NC11, NC12, NC13) 중 L1개가 제1 저항으로 프로그램되고, H1개가 제2 저항으로 프로그램된다고 가정한다. 그러면, 제1 컬럼 라인(BL1)으로 제1 전류(310)가 흐른다. 제1 전류(310)는 L1*Ion + H1*Ioff 일 수 있다. L1 + H1 = 3이다. 더미 컬럼 라인(DBL)으로 제3 전류(330)가 흐른다. 제3 전류(330)는 3*Ioff 이다.
제1 전류(310)와 제3 전류(330)는 제1 전류 감산기(140)로 제공되고, 제1 전류 감산기(140)는 제1 전류(310)와 제3 전류(330)의 차이를 계산할 수 있다. 상기 계산으로, L1 값을 구할 수 있다.
마찬가지로, 제21 내지 제23 노멀 메모리 셀(NC21, NC22, NC23) 중 L2개가 제1 저항으로 프로그램되고, H2개가 제2 저항으로 프로그램된다고 가정한다. 그러면, 제2 컬럼 라인(BL2)으로 제2 전류(320)가 흐른다. 제2 전류(320)는 L2*Ion + H2*Ioff 일 수 있다. L2 + H2 = 3이다. 더미 컬럼 라인(DBL)으로 제3 전류(330)가 흐른다. 제3 전류(330)는 3*Ioff 이다.
제2 전류(320)와 제3 전류(330)는 제1 전류 감산기(140)로 제공되고, 제1 전류 감산기(140)는 제2 전류(320)와 제3 전류(330)의 차이를 계산할 수 있다. 상기 계산으로, L2 값을 구할 수 있다.
도 10은 도 6의 아날로그-디지털 컨버터를 설명하기 위한 도면이다. 도 10을 참고하면, 아날로그-디지털 컨버터(150)는 로직 회로(151), 이진 가중 DAC(Binary Weighted DAC; 152), 제2 전류 감산기(153), 및 비교기(154)를 포함할 수 있다.
로직 회로(151)는 이진 가중 DAC(152) 및 비교기(154)와 연결될 수 있다. 이진 가중 DAC(152)는 제2 전류 감산기(153)와 연결될 수 있다. 제2 전류 감산기(153)는 비교기(154)와 연결될 수 있다.
이진 가중 DAC(152)는 디지털 값을 아날로그 값으로 변환하여 상기 아날로그 값을 제2 전류 감산기(153)으로 전달할 수 있다. 이진 가중 DAC(152)는 디지털 이진수를 디지털 숫자 값에 비례하는 등가 아날로그 출력 신호로 변환할 수 있다. 이진 가중 DAC(152)는 기준값을 생성하여 제2 전류 감산기(153)로 전달할 수 있다(도면 번호 510 참조).
예를 들어, 아날로그-디지털 컨버터(150)가 k-bit ADC일 때, 이진 가중 DAC(152)는 k개의 이진 가중치 커패시터(Binary Weighted Capacitor)를 동적으로 조합하여 2k - 1개의 기준값을 만든다. 상기 기준값은 (2k - 1)*(Ion - Ioff)일 수 있다(k는 자연수). 즉, 이진 가중 DAC(152)는 (2k - 1)*(Ion - Ioff)를 제2 전류 감산기(153)으로 전달할 수 있다(510).
제2 전류 감산기(153)은 기준 전류를 생성하여 비교기(154)로 전달할 수 있다(도면 번호 420 참조). 예를 들어, 아날로그-디지털 컨버터(150)가 k-bit ADC일 때 기준 전류는
Figure pat00002
이 되어야 한다. 제2 전류 감산기(153)는 이진 가중 DAC(152)로부터 기준값 (2k - 1)*(Ion - Ioff)을 전달받을 수 있다. 제2 전류 감산기(153)는
Figure pat00003
를 전달받을 수 있다(도면 번호 520 참조). 제2 전류 감산기(153)는 상기 기준값에서
Figure pat00004
를 빼서 상기 기준 전류를 생성할 수 있다. 제2 전류 감산기(153)는 상기 기준 전류를 비교기(154)로 전달할 수 있다(도면 번호 420 참조).
비교기(154)는 인풋 전류를 제공받을 수 있다(도면 번호 410 참조). 비교기(154)는 기준 전류를 제공받을 수 있다(420). 비교기(154)는 인풋 전류와 기준 전류를 비교하여 로직 회로(151)로 전달할 수 있다. 인풋 전류는 제1 전류 감산기(도 6의 140)로부터 제공되는 전류일 수 있다. 인풋 전류는 컬럼 라인을 통해 제공받은 전류와 더미 컬럼 라인을 통해 제공받은 전류의 차이일 수 있다.
로직 회로(151)는 비교기(154)로부터 전달받은 아날로그 신호를 디지털 신호로 변환한다. 로직 회로(151)는 아날로그 값을 디지털 값으로 변환하여 출력할 수 있다.
도 11a 내지 도 11e는 몇몇 실시예에 따른 비휘발성 메모리 장치가 시뮬레이션 된 결과를 도시한 그래프들이다.
도 11a 내지 도 11e에서, X축은 선택되는 로우 라인의 개수를 의미하고, Y축은 비휘발성 메모리 장치의 정확도(Accuracy)를 의미한다. 실선(161)은 이상적인(Idea) 비휘발성 메모리 장치를 도시한 그래프이고, 점선(162)은 일반적인 비휘발성 메모리 장치를 도시한 그래프이고, 일점쇄선(163)은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 도시한 그래프이다.
도 11a는 제1 데이터 셋(CIFAR-10)을 제1 네트워크(ResNet)을 이용하여 시뮬레이션한 결과를 나타내는 그래프이다.
도 11a를 참고하면, 이상적인 비휘발성 메모리 장치(161)는 선택되는 로우 라인(WL)의 개수와는 관계없이 100%의 정확도를 유지한다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 수에 따라 정확도가 변한다. 예를 들어, 일반적인 비휘발성 메모리 장치(162)는 8개의 로우 라인(WL)이 선택될 때는 100%의 정확도를 갖고, 16개의 로우 라인(WL)이 선택될 때는 약 90%의 정확도를 갖는다. 다만, 32개 이상의 로우 라인(WL)이 선택되는 경우는 약 10%의 정확도를 갖는다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 개수가 많아질수록 정확도가 현저하게 떨어진다.
반면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(163)는 8개의 로우 라인(WL)이 선택되는 경우뿐만 아니라, 128개의 로우 라인(WL)이 선택되는 경우에도 100%에 가까운 정확도를 갖는다.
도 11b는 제1 데이터 셋(CIFAR-10)을 제2 네트워크(VGG)를 이용하여 시뮬레이션한 결과를 나타내는 그래프이다.
도 11b를 참조하면, 이상적인 비휘발성 메모리 장치(161)는 선택되는 로우 라인(WL)의 개수와는 관계없이 100%의 정확도를 유지한다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 수에 따라 정확도가 변한다. 예를 들어, 일반적인 비휘발성 메모리 장치(162)는 8개의 로우 라인(WL)이 선택될 때는 100%의 정확도를 갖고, 16개의 로우 라인(WL)이 선택될 때는 약 100%의 정확도를 갖는다. 다만, 32개 이상의 로우 라인(WL)이 선택되는 경우는 약 10%의 정확도를 갖는다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 개수가 많아질수록 정확도가 현저하게 떨어진다.
반면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(163)는 8개의 로우 라인(WL)이 선택되는 경우뿐만 아니라, 128개의 로우 라인(WL)이 선택되는 경우에도 100%에 가까운 정확도를 갖는다.
도 11c는 제2 데이터 셋(CIFAR-100)을 제1 네트워크(ResNet)를 이용하여 시뮬레이션한 결과를 나타내는 그래프이다.
도 11c를 참조하면, 이상적인 비휘발성 메모리 장치(161)는 선택되는 로우 라인(WL)의 개수와는 관계없이 약 70%의 정확도를 유지한다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 수에 따라 정확도가 변한다. 예를 들어, 일반적인 비휘발성 메모리 장치(162)는 8개의 로우 라인(WL)이 선택될 때는 약 70%의 정확도를 갖고, 16개의 로우 라인(WL)이 선택될 때는 약 60%의 정확도를 갖는다. 다만, 32개 이상의 로우 라인(WL)이 선택되는 경우는 0%의 정확도를 갖는다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 개수가 많아질수록 정확도가 현저하게 떨어진다.
반면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(163)는 8개의 로우 라인(WL)이 선택되는 경우뿐만 아니라, 128개의 로우 라인(WL)이 선택되는 경우에도 약 70%에 가까운 정확도를 갖는다.
도 11d는 제2 데이터 셋(CIFAR-100)을 제2 네트워크(VGG)를 이용하여 시뮬레이션한 결과를 나타내는 그래프이다.
도 11d를 참조하면, 이상적인 비휘발성 메모리 장치(161)는 선택되는 로우 라인(WL)의 개수와는 관계없이 약 70%의 정확도를 유지한다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 수에 따라 정확도가 변한다. 예를 들어, 일반적인 비휘발성 메모리 장치(162)는 8개의 로우 라인(WL)이 선택될 때 및 16개의 로우 라인(WL)이 선택될 때는 약 70%의 정확도를 갖는다. 다만, 32개 이상의 로우 라인(WL)이 선택되는 경우는 0%의 정확도를 갖는다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 개수가 많아질수록 정확도가 현저하게 떨어진다.
반면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(163)는 8개, 16개 및 32개의 로우 라인(WL)이 선택되는 경우에 약 70%의 정확도를 갖고, 64개 및 128개의 로우 라인(WL)이 선택되는 경우에도 60% 이상의 정확도를 유지할 수 있다.
도 11e는 제3 데이터 셋(Tiny ImageNet)을 제1 네트워크(ResNet)를 이용하여 시뮬레이션한 결과를 나타내는 그래프이다.
도 11e를 참조하면, 이상적인 비휘발성 메모리 장치(161)는 선택되는 로우 라인(WL)의 개수와는 관계없이 약 58%의 정확도를 유지한다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 수에 따라 정확도가 변한다. 예를 들어, 일반적인 비휘발성 메모리 장치(162)는 8개의 로우 라인(WL)이 선택될 때는 약 58%의 정확도를 갖는다. 16개의 로우 라인(WL)이 선택될 때는 약 35%의 정확도를 갖는다. 다만, 32개 이상의 로우 라인(WL)이 선택되는 경우는 0%의 정확도를 갖는다. 일반적인 비휘발성 메모리 장치(162)는 선택되는 로우 라인(WL)의 개수가 많아질수록 정확도가 현저하게 떨어진다.
반면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(163)는 8개, 16개의 로우 라인(WL)이 선택되는 경우에 약 58%의 정확도를 갖고, 32개의 로우 라인(WL)이 선택되는 경우도 약 50%의 정확도를 갖는다. 64개의 로우 라인(WL)이 선택되는 경우엔 약 40%의 정확도를 갖는다. 128개의 로우 라인(WL)이 선택되는 경우에도 20% 이상의 정확도를 유지할 수 있다.
본 발명의 몇몇 실시예에 따르면, 한 번에 처리하는 로우 라인(WL)의 개수가 늘어나더라도 신뢰성이 높은 비휘발성 메모리 장치를 구현할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
WL: 로우 라인 BL: 컬럼 라인
NC: 노멀 메모리 셀 DC: 더미 메모리 셀
DBL: 더미 컬럼 라인 140: 제1 전류 감산기
150: 아날로그-디지털 컨버터 153: 제2 전류 감산기

Claims (10)

  1. 제1 저항과 상기 제1 저항보다 큰 제2 저항 중 어느 하나로 프로그램되는 노멀 메모리 셀;
    상기 노멀 메모리 셀과 로우 라인을 공유하고, 상기 제2 저항으로 프로그램된 더미 메모리 셀;
    상기 로우 라인을 선택하는 로우 디코더;
    상기 노멀 메모리 셀에 연결된 노멀 컬럼 라인;
    상기 더미 메모리 셀에 연결된 더미 컬럼 라인; 및
    상기 노멀 컬럼 라인으로부터 제1 전류를 제공받고, 상기 더미 컬럼 라인으로부터 제2 전류를 제공받고, 상기 제1 전류와 상기 제2 전류의 차이를 출력하는 제1 전류 감산기를 포함하는, 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 비휘발성 메모리 장치는 저항성 메모리 장치인, 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 전류 감산기와 연결되는 아날로그-디지털 컨버터를 더 포함하고,
    상기 아날로그-디지털 컨버터는 상기 제1 전류 감산기로부터 인풋 전류를 제공받고,
    상기 인풋 전류는 상기 제1 전류와 상기 제2 전류의 차이인, 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 아날로그-디지털 컨버터는 기준 전류를 출력하는, 제2 전류 감산기를 포함하고,
    상기 기준 전류는 n/2*(제3 전류 - 제4 전류) 이고,
    상기 제3 전류는 상기 제1 저항으로 프로그램된 상기 노멀 메모리 셀에 흐르는 전류이고,
    상기 제4 전류는 상기 제2 저항으로 프로그램된 상기 노멀 메모리 셀에 흐르는 전류이고,
    상기 n은 자연수인, 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 아날로그-디지털 컨버터는 상기 인풋 전류와 상기 기준 전류를 비교하는, 비휘발성 메모리 장치.
  6. 제 3항에 있어서,
    상기 아날로그-디지털 컨버터는 상기 제1 저항으로 프로그램된 상기 노멀 메모리 셀의 개수를 출력하는, 비휘발성 메모리 장치.
  7. 제1 로우 라인과 컬럼 라인에 연결되고, 제1 저항으로 프로그램된 제1 노멀 메모리 셀을 제공하고,
    상기 제1 노멀 메모리 셀과 상기 컬럼 라인을 공유하고, 상기 제1 로우 라인과 다른 제2 로우 라인에 연결되고, 상기 제1 저항보다 큰 제2 저항으로 프로그램된 제2 노멀 메모리 셀을 제공하고,
    상기 제1 노멀 메모리 셀과 상기 제1 로우 라인을 공유하고, 상기 컬럼 라인과 다른 더미 컬럼 라인에 연결되고, 상기 제2 저항으로 프로그램된 제1 더미 메모리 셀을 제공하고,
    상기 제2 노멀 메모리 셀과 상기 제2 로우 라인을 공유하고, 상기 더미 컬럼 라인에 연결되고, 상기 제2 저항으로 프로그램된 제2 더미 메모리 셀을 제공하고,
    상기 제1 및 제2 로우 라인을 선택하여, 상기 컬럼 라인으로부터 제1 전류를 수신하고, 상기 더미 컬럼 라인으로부터 제2 전류를 수신하고,
    상기 제1 전류에서 상기 제2 전류의 차를 계산하는 것을 포함하는 비휘발성 메모리 장치의 동작 방법.
  8. 제 7항에 있어서,
    상기 제1 전류와 상기 제2 전류의 차이를 아날로그-디지털 컨버터로 제공하는, 비휘발성 메모리 장치의 동작 방법.
  9. 제 8항에 있어서,
    기준 전류를 제공하는 것을 더 포함하고,
    상기 기준 전류는 n/2*(제3 전류 - 제4 전류) 이고,
    상기 제3 전류는 상기 제1 노멀 메모리 셀에 흐르는 전류이고,
    상기 제4 전류는 상기 제2 노멀 메모리 셀에 흐르는 전류이고,
    상기 n은 자연수인, 비휘발성 메모리 장치의 동작 방법.
  10. 제 9항에 있어서,
    인풋 전류와 상기 기준 전류를 비교하는 것을 더 포함하고,
    상기 인풋 전류는 상기 제1 전류와 상기 제2 전류의 차이인, 비휘발성 메모리 장치의 동작 방법.
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