KR20210112428A - Display device - Google Patents

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KR20210112428A
KR20210112428A KR1020200027025A KR20200027025A KR20210112428A KR 20210112428 A KR20210112428 A KR 20210112428A KR 1020200027025 A KR1020200027025 A KR 1020200027025A KR 20200027025 A KR20200027025 A KR 20200027025A KR 20210112428 A KR20210112428 A KR 20210112428A
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KR
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gate
active pattern
electrode
transistor
signal line
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Application number
KR1020200027025A
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Korean (ko)
Inventor
안진성
성석제
이성준
Original Assignee
삼성디스플레이 주식회사
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Abstract

A display device comprises: a substrate; a first active pattern disposed on the substrate; a second active pattern disposed on the first active pattern; a first upper electrode disposed on the second active pattern and having an island shape; and a first signal line disposed on the first upper electrode, electrically connected to the first upper electrode, and having electric resistance smaller than electric resistance of the first upper electrode. Therefore, the display device increases display quality.

Description

표시 장치{DISPLAY DEVICE}display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 신호 배선을 포함하는 표시 장치에 관한 것이다.The present invention relates to a display device. More particularly, the present invention relates to a display device including a signal wire.

일반적으로, 표시 장치는 복수의 화소 구조물들을 포함한다. 상기 화소 구조물은 트랜지스터들, 적어도 하나의 스토리지 커패시터 및 발광 소자를 포함한다. 상기 트랜지스터들은 복수의 전극들 및 복수의 배선들로 형성되며, 상기 전극들 및 상기 배선들에는 다양한 신호들 및 전압들이 제공된다. 상기 신호들 및 상기 전압들에 따라 상기 발광 소자가 발광할 수 있다. 한편, 상기 표시 장치가 대형화됨에 따라, 상기 배선들의 길이가 길어지게 되며, 상기 배선들의 전기 저항이 증가하게 된다. 이는 상기 배선들을 통해 제공되는 상기 신호들 및 상기 전압들의 전달 속도를 감소시키고, 전압 레벨을 변화시켜, 상기 표시 장치의 표시 품질을 저하시키는 원인이 된다.In general, a display device includes a plurality of pixel structures. The pixel structure includes transistors, at least one storage capacitor, and a light emitting device. The transistors are formed of a plurality of electrodes and a plurality of wirings, and various signals and voltages are provided to the electrodes and the wirings. The light emitting device may emit light according to the signals and the voltages. Meanwhile, as the size of the display device increases, the length of the wires increases, and the electrical resistance of the wires increases. This reduces the transmission speed of the signals and the voltages provided through the wirings and changes the voltage level, thereby degrading the display quality of the display device.

본 발명의 목적은 표시 품질이 향상된 표시 장치를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a display device with improved display quality.

다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the object of the present invention is not limited to the above-mentioned purpose, and may be variously expanded without departing from the spirit and scope of the present invention.

전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 배치되는 제2 액티브 패턴, 상기 제2 액티브 패턴 상에 배치되고, 섬(island) 형상을 가지는 제1 상부 전극 및 상기 제1 상부 전극 상에 배치되고, 상기 제1 상부 전극과 전기적으로 연결되며, 상기 제1 상부 전극의 전기 저항보다 작은 전기 저항을 가지는 제1 신호 배선을 포함할 수 있다.In order to achieve the above object of the present invention, a display device according to an exemplary embodiment includes a substrate, a first active pattern disposed on the substrate, a second active pattern disposed on the first active pattern, and the a first upper electrode disposed on the second active pattern, an island shape, disposed on the first upper electrode, electrically connected to the first upper electrode, and an electrical resistance of the first upper electrode A first signal line having a smaller electrical resistance may be included.

일 실시예에 의하면, 상기 표시 장치는 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되고, 섬 형상을 가지는 제1 하부 전극을 더 포함하고, 상기 제1 신호 배선은 상기 제1 하부 전극과 전기적으로 연결될 수 있다.In an exemplary embodiment, the display device further includes a first lower electrode disposed between the first active pattern and the second active pattern and having an island shape, and the first signal line is the first lower electrode can be electrically connected to.

일 실시예에 의하면, 상기 제1 신호 배선은 상기 제1 하부 전극 및 상기 제1 상부 전극과 접촉할 수 있다.In an embodiment, the first signal line may be in contact with the first lower electrode and the first upper electrode.

일 실시예에 의하면, 상기 제1 하부 전극, 상기 제1 상부 전극 및 상기 제2 액티브 패턴은 서로 중첩할 수 있다.According to an embodiment, the first lower electrode, the first upper electrode, and the second active pattern may overlap each other.

일 실시예에 의하면, 상기 표시 장치는 상기 제2 액티브 패턴 상에 배치되고, 섬 형상을 가지는 제2 상부 전극 및 상기 제2 상부 전극 상에 배치되고, 상기 제2 상부 전극과 전기적으로 연결되는 제2 신호 배선을 더 포함할 수 있다.In example embodiments, the display device may be disposed on the second active pattern, a second upper electrode having an island shape, and a second upper electrode disposed on the second upper electrode and electrically connected to the second upper electrode. It may further include two signal wires.

일 실시예에 의하면, 상기 표시 장치는 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되고, 섬 형상을 가지는 제2 하부 전극을 더 포함하고, 상기 제2 신호 배선은 상기 제2 하부 전극과 전기적으로 연결될 수 있다.In an exemplary embodiment, the display device further includes a second lower electrode disposed between the first active pattern and the second active pattern and having an island shape, and the second signal line is the second lower electrode. can be electrically connected to.

일 실시예에 의하면, 상기 제2 신호 배선은 상기 제2 하부 전극 및 상기 제2 상부 전극과 접촉할 수 있다.In an embodiment, the second signal line may be in contact with the second lower electrode and the second upper electrode.

일 실시예에 의하면, 상기 제2 하부 전극, 상기 제2 상부 전극 및 상기 제2 액티브 패턴은 서로 중첩할 수 있다.According to an embodiment, the second lower electrode, the second upper electrode, and the second active pattern may overlap each other.

일 실시예에 의하면, 상기 표시 장치는 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되고, 섬 형상을 가지는 제1 게이트 전극 및 상기 제1 게이트 전극 상에 배치되고, 상기 제1 게이트 전극과 전기적으로 연결되는 제3 신호 배선을 더 포함할 수 있다.In example embodiments, the display device may be disposed between the first active pattern and the second active pattern, a first gate electrode having an island shape and on the first gate electrode, and the first gate electrode It may further include a third signal line electrically connected to the.

일 실시예에 의하면, 상기 제3 신호 배선은 상기 제1 게이트 전극과 접촉하고, 상기 제1 액티브 패턴, 상기 제1 게이트 전극 및 상기 제3 신호 배선은 서로 중첩할 수 있다.In example embodiments, the third signal line may contact the first gate electrode, and the first active pattern, the first gate electrode, and the third signal line may overlap each other.

일 실시예에 의하면, 상기 표시 장치는 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되고, 섬 형상을 가지는 제2 게이트 전극 및 상기 제2 게이트 전극 상에 배치되고, 상기 제2 게이트 전극과 전기적으로 연결되는 제4 신호 배선을 더 포함할 수 있다.In example embodiments, the display device is disposed between the first active pattern and the second active pattern, a second gate electrode having an island shape and on the second gate electrode, and the second gate electrode It may further include a fourth signal line electrically connected to.

일 실시예에 의하면, 상기 제4 신호 배선은 상기 제2 게이트 전극과 접촉하고, 상기 제1 액티브 패턴, 상기 제2 게이트 전극 및 상기 제4 신호 배선은 서로 중첩할 수 있다.In example embodiments, the fourth signal line may contact the second gate electrode, and the first active pattern, the second gate electrode, and the fourth signal line may overlap each other.

일 실시예에 의하면, 상기 제1 신호 배선은 상기 제1 상부 전극과 접촉할 수 있다.In an embodiment, the first signal line may be in contact with the first upper electrode.

일 실시예에 의하면, 상기 제1 상부 전극은 상기 제1 하부 전극과 접촉할 수 있다.In an embodiment, the first upper electrode may contact the first lower electrode.

일 실시예에 의하면, 상기 제1 신호 배선은 상기 제1 하부 전극과 접촉할 수 있다.In an embodiment, the first signal line may be in contact with the first lower electrode.

일 실시예에 의하면, 상기 제1 하부 전극은 상기 제1 상부 전극과 접촉할 수 있다.In an embodiment, the first lower electrode may contact the first upper electrode.

일 실시예에 의하면, 상기 표시 장치는 상기 제1 액티브 패턴과 동일한 층에 배치되고, 섬 형상을 가지는 제1 하부 전극을 더 포함하고, 상기 제1 신호 배선은 상기 제1 하부 전극과 전기적으로 연결될 수 있다.In an embodiment, the display device may be disposed on the same layer as the first active pattern and further include a first lower electrode having an island shape, and the first signal line may be electrically connected to the first lower electrode. can

일 실시예에 의하면, 상기 제1 신호 배선은 상기 제1 하부 전극 및 상기 제1 상부 전극과 접촉할 수 있다.In an embodiment, the first signal line may be in contact with the first lower electrode and the first upper electrode.

일 실시예에 의하면, 상기 제1 상부 전극과 상기 제1 신호 배선은 서로 다른 금속 물질을 포함할 수 있다.In an embodiment, the first upper electrode and the first signal line may include different metal materials.

일 실시예에 의하면, 상기 제1 액티브 패턴은 다결정 실리콘을 포함하고, 상기 제2 액티브 패턴은 산화물 반도체를 포함할 수 있다.In an exemplary embodiment, the first active pattern may include polycrystalline silicon, and the second active pattern may include an oxide semiconductor.

본 발명의 실시예들에 따른 표시 장치는, 액티브 패턴의 상부에 배치되는 상부 전극, 상기 액티브 패턴의 하부에 배치되는 하부 전극, 및 상기 상부 전극 및 상기 하부 전극과 전기적으로 연결되는 신호 배선을 포함하고, 상기 상부 전극의 전기 저항보다 작은 전기 저항을 가지는 상기 신호 배선을 통해 게이트 신호를 전달함으로써, 상기 게이트 신호의 전달 속도가 향상될 수 있고, 상기 게이트 신호의 전압 레벨이 유지될 수 있다. 또한, 상기 액티브 패턴, 상기 상부 전극 및 상기 하부 전극이 서로 중첩함으로써, 트랜지스터를 듀얼-게이트(dual-gate) 구조로 구현함에 따라, 상기 트랜지스터의 턴온 특성 및/또는 턴오프 특성이 향상될 수 있다.A display device according to example embodiments includes an upper electrode disposed on an active pattern, a lower electrode disposed under the active pattern, and a signal line electrically connected to the upper electrode and the lower electrode. and, by transferring the gate signal through the signal line having an electrical resistance smaller than the electrical resistance of the upper electrode, a transmission speed of the gate signal may be improved and a voltage level of the gate signal may be maintained. In addition, as the active pattern, the upper electrode, and the lower electrode overlap each other, the transistor is implemented in a dual-gate structure, so that the turn-on characteristic and/or the turn-off characteristic of the transistor may be improved. .

다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the effects of the present invention are not limited to the above-described effects, and may be variously expanded without departing from the spirit and scope of the present invention.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치에 포함되는 화소 회로 및 유기 발광 다이오드의 일 예를 나타내는 회로도이다.
도 3 내지 도 9는 도 1의 표시 장치에 포함되는 화소 구조물의 일 실시예를 나타내는 레이아웃 도면들이다.
도 10은 도 9의 I-I'선을 따라 절단한 단면도이다.
도 11은 도 9의 II-II'선을 따라 절단한 단면도이다.
도 12는 도 9의 III-III'선을 따라 절단한 단면도이다.
도 13은 도 9의 IV-IV'선을 따라 절단한 단면도이다.
도 14는 도 9의 V-V'선을 따라 절단한 단면도이다.
도 15는 도 1의 표시 장치에 포함되는 화소 구조물의 다른 실시예를 나타내는 단면도이다.
도 16은 도 1의 표시 장치에 포함되는 화소 구조물의 또 다른 실시예를 나타내는 단면도이다.
도 17 내지 도 22는 도 1의 표시 장치에 포함되는 화소 구조물의 또 다른 실시예를 나타내는 레이아웃 도면들이다.
도 23은 도 22의 VI-VI'선을 따라 절단한 단면도이다.
도 24는 도 22의 VII-VII'선을 따라 절단한 단면도이다.1 is a plan view illustrating a display device according to example embodiments.
FIG. 2 is a circuit diagram illustrating an example of a pixel circuit and an organic light emitting diode included in the display device of FIG. 1 .
3 to 9 are layout views illustrating an exemplary embodiment of a pixel structure included in the display device of FIG. 1 .
FIG. 10 is a cross-sectional view taken along line I-I' of FIG. 9 .
11 is a cross-sectional view taken along line II-II' of FIG. 9 .
12 is a cross-sectional view taken along line III-III' of FIG. 9 .
13 is a cross-sectional view taken along line IV-IV' of FIG. 9 .
14 is a cross-sectional view taken along the line V-V' of FIG. 9 .
15 is a cross-sectional view illustrating another exemplary embodiment of a pixel structure included in the display device of FIG. 1 .
16 is a cross-sectional view illustrating another exemplary embodiment of a pixel structure included in the display device of FIG. 1 .
17 to 22 are layout views illustrating still another exemplary embodiment of a pixel structure included in the display device of FIG. 1 .
23 is a cross-sectional view taken along line VI-VI' of FIG. 22 .
24 is a cross-sectional view taken along line VII-VII' of FIG. 22 .

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings. The same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components will be omitted.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이고, 도 2는 도 1의 표시 장치에 포함되는 화소 회로 및 유기 발광 다이오드의 일 예를 나타내는 회로도이다.1 is a plan view illustrating a display device according to exemplary embodiments, and FIG. 2 is a circuit diagram illustrating an example of a pixel circuit and an organic light emitting diode included in the display device of FIG. 1 .

도 1 및 2를 참조하면, 표시 장치(10)는 표시 영역(DA), 상기 표시 영역(DA)을 둘러싸는 비표시 영역(NDA), 벤딩이 가능한 벤딩 영역(BA), 및 패드 영역(PA)을 포함할 수 있다.1 and 2 , the display device 10 includes a display area DA, a non-display area NDA surrounding the display area DA, a bendable bending area BA, and a pad area PA. ) may be included.

예를 들어, 상기 표시 영역(DA)에는 화소 구조물(PX)이 배치될 수 있고, 상기 비표시 영역(NDA)에는 상기 화소 구조물(PX)을 구동하기 위한 구동부가 배치될 수 있다. 예를 들어, 상기 패드 영역(PA)에는 패드부(PD) 및 데이터 구동부(DDV)가 배치될 수 있고, 상기 벤딩 영역(BA)은 가상의 벤딩축을 기준으로 벤딩될 수 있다. For example, a pixel structure PX may be disposed in the display area DA, and a driver for driving the pixel structure PX may be disposed in the non-display area NDA. For example, the pad part PD and the data driver DDV may be disposed in the pad area PA, and the bending area BA may be bent based on a virtual bending axis.

상기 표시 영역(DA)에는 상기 화소 구조물(PX) 및 상기 화소 구조물(PX)에 연결되는 데이터 배선(DL), 게이트 배선(GL), 발광 제어 배선(EML) 및 구동 전압 배선(PL)이 더 배치될 수 있다.In the display area DA, the pixel structure PX and a data line DL, a gate line GL, a light emission control line EML, and a driving voltage line PL connected to the pixel structure PX are further provided. can be placed.

상기 데이터 배선(DL)은 상기 데이터 구동부(DDV)에 전기적으로 연결되고, 제2 방향(D2)을 따라 연장될 수 있다. 상기 데이터 배선(DL)은 상기 데이터 구동부(DDV)로부터 데이터 전압(DATA)을 제공받아, 상기 화소 회로(PC)로 상기 데이터 전압(DATA)을 제공할 수 있다.The data line DL may be electrically connected to the data driver DDV and may extend in the second direction D2 . The data line DL may receive the data voltage DATA from the data driver DDV and provide the data voltage DATA to the pixel circuit PC.

상기 게이트 배선(GL)은 게이트 구동부(GDV)에 연결되고, 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 연장될 수 있다. 상기 게이트 배선(GL)은 상기 게이트 구동부(GDV)로부터 게이트 신호를 제공받아, 상기 화소 회로(PC)로 상기 게이트 신호를 제공할 수 있다. The gate line GL may be connected to the gate driver GDV and may extend in a first direction D1 crossing the second direction D2 . The gate line GL may receive a gate signal from the gate driver GDV and provide the gate signal to the pixel circuit PC.

상기 발광 제어 배선(EML)은 발광 구동부(EDV)에 연결되고, 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 발광 제어 배선(EML)은 상기 발광 구동부(EDV)로부터 발광 제어 신호(EM)를 제공받아, 상기 화소 회로(PC)로 상기 발광 제어 신호(EM)를 제공할 수 있다. 예를 들어, 상기 발광 제어 신호(EM)의 활성화 구간은 상기 표시 장치(10)의 발광 구간일 수 있으며, 상기 발광 제어 신호(EM)의 비활성화 구간은 상기 표시 장치(10)의 비발광 구간일 수 있다.The light emission control line EML may be connected to the light emission driver EDV and may extend in the first direction D1 . The emission control line EML may receive the emission control signal EM from the emission driver EDV and provide the emission control signal EM to the pixel circuit PC. For example, an activation period of the emission control signal EM may be an emission period of the display device 10 , and an inactivation period of the emission control signal EM may be a non-emission period of the display device 10 . can

상기 구동 전압 배선(PL)은 상기 패드부(PD)에 연결되고, 상기 제2 방향(D2)을 따라 연장될 수 있다. 상기 구동 전압 배선(PL)은 상기 패드부(PD)로부터 고전원 전압(ELVDD)을 제공받아, 화소 회로(PC)로 상기 고전원 전압(ELVDD)을 제공할 수 있다. 한편, 저전원 전압(ELVSS)은 유기 발광 다이오드(OLED)의 대향 전극(예를 들어, 캐소드 전극)에 공통으로 제공될 수 있다.The driving voltage line PL may be connected to the pad part PD and may extend in the second direction D2 . The driving voltage line PL may receive the high power voltage ELVDD from the pad part PD and provide the high power voltage ELVDD to the pixel circuit PC. Meanwhile, the low power voltage ELVSS may be commonly provided to an opposite electrode (eg, a cathode electrode) of the organic light emitting diode OLED.

상기 구동부는 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV) 및 상기 패드부(PD)를 포함할 수 있다. 또한, 상기 구동부는 타이밍 제어부를 포함할 수 있으며, 상기 타이밍 제어부는 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV) 및 상기 패드부(PD)를 제어할 수 있다.The driver may include the gate driver GDV, the data driver DDV, the light emission driver EDV, and the pad part PD. Also, the driver may include a timing controller, and the timing controller may control the gate driver GDV, the data driver DDV, the light emission driver EDV, and the pad part PD.

상기 게이트 구동부(GDV)는 상기 패드부(PD)로부터 전압을 제공받아 상기 게이트 신호를 생성할 수 있다. 예를 들어, 상기 게이트 신호는 제1 게이트 신호(GW), 제2 게이트 신호(GC), 제3 게이트 신호(GI) 및 제4 게이트 신호(GB)를 포함할 수 있다.The gate driver GDV may receive a voltage from the pad part PD to generate the gate signal. For example, the gate signal may include a first gate signal GW, a second gate signal GC, a third gate signal GI, and a fourth gate signal GB.

상기 데이터 구동부(DDV)는 상기 발광 구간과 상기 비발광 구간에 대응하는 상기 데이터 전압(DATA)을 생성할 수 있다. 상기 발광 구동부(EDV)는 상기 패드부(PD)로부터 전압을 제공받아 상기 발광 제어 신호(EM)를 생성할 수 있다. 상기 패드부(PD)는 외부 장치와 전기적으로 연결되어, 상기 게이트 구동부(GDV), 상기 발광 구동부(EDV), 상기 구동 전압 배선(PL)으로 전압을 각각 제공할 수 있다.The data driver DDV may generate the data voltage DATA corresponding to the light-emitting period and the non-emission period. The light emission driver EDV may receive a voltage from the pad unit PD to generate the light emission control signal EM. The pad part PD may be electrically connected to an external device to provide voltages to the gate driver GDV, the light emission driver EDV, and the driving voltage line PL, respectively.

한편, 도 1에서는 상기 게이트 구동부(GDV) 및 상기 발광 구동부(EDV)가 상기 표시 장치(10)의 좌측 및 우측에 각각 배치되는 것으로 도시하였으나, 본 발명은 이에 한정되지 아니한다. Meanwhile, although FIG. 1 illustrates that the gate driver GDV and the light emission driver EDV are respectively disposed on the left and right sides of the display device 10 , the present invention is not limited thereto.

또한, 도 1에서는 상기 데이터 구동부(DDV)가 상기 표시 장치(10)의 상기 비표시 영역(NDA)에 실장되는 것으로 도시하였으나, 본 발명은 이에 한정되지 아니한다. 예를 들어, 상기 데이터 구동부(DDV)는 별도의 가요성 인쇄 회로 기판(flexible printed circuit board)에 배치되고, 상기 패드부(PD)는 상기 가요성 인쇄 회로 기판과 전기적으로 연결될 수도 있다.Also, although FIG. 1 illustrates that the data driver DDV is mounted on the non-display area NDA of the display device 10 , the present invention is not limited thereto. For example, the data driver DDV may be disposed on a separate flexible printed circuit board, and the pad part PD may be electrically connected to the flexible printed circuit board.

상기 화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 스토리지 커패시터(CST) 및 부스팅 커패시터(CBS)를 포함할 수 있다. 상기 화소 회로(PC)는 상기 유기 발광 다이오드(OLED)와 전기적으로 연결되어, 상기 유기 발광 다이오드(OLED)로 구동 전류를 제공할 수 있다.The pixel circuit PC includes a first transistor T1 , a second transistor T2 , a third transistor T3 , a fourth transistor T4 , a fifth transistor T5 , a sixth transistor T6 , and a 7 may include a transistor T7 , a storage capacitor CST, and a boosting capacitor CBS. The pixel circuit PC may be electrically connected to the organic light emitting diode OLED to provide a driving current to the organic light emitting diode OLED.

상기 유기 발광 다이오드(OLED)는 제1 단자(예를 들어, 애노드 단자) 및 제2 단자(예를 들어, 캐소드 단자)를 포함할 수 있으며, 상기 유기 발광 다이오드(OLED)의 상기 제1 단자는 상기 제6 트랜지스터(T6)를 매개로 상기 제1 트랜지스터(T1)에 연결되어 상기 구동 전류를 제공받고, 상기 제2 단자는 상기 저전원 전압(ELVSS)을 제공받을 수 있다. 상기 유기 발광 다이오드(OLED)는 상기 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.The organic light emitting diode (OLED) may include a first terminal (eg, an anode terminal) and a second terminal (eg, a cathode terminal), and the first terminal of the organic light emitting diode (OLED) is The sixth transistor T6 may be connected to the first transistor T1 to receive the driving current, and the second terminal may receive the low power supply voltage ELVSS. The organic light emitting diode OLED may generate light having a luminance corresponding to the driving current.

상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 스토리지 커패시터(CST)의 상기 제1 단자는 상기 제1 트랜지스터(T1)에 연결되고, 상기 스토리지 커패시터(CST)의 상기 제2 단자는 상기 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 스토리지 커패시터(CST)는 상기 제1 게이트 신호(GW)의 비활성화 구간 동안 상기 제1 트랜지스터(T1)의 게이트 단자의 전압 레벨을 유지할 수 있다.The storage capacitor CST may include a first terminal and a second terminal. The first terminal of the storage capacitor CST may be connected to the first transistor T1 , and the second terminal of the storage capacitor CST may receive the high power voltage ELVDD. The storage capacitor CST may maintain the voltage level of the gate terminal of the first transistor T1 during the inactivation period of the first gate signal GW.

상기 부스팅 커패시터(CBS)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 부스팅 커패시터(CBS)의 상기 제1 단자는 상기 스토리지 커패시터(CST)의 제1 단자에 연결되고, 상기 부스팅 커패시터(CBS)의 상기 제2 단자는 상기 제1 게이트 신호(GW)를 제공받을 수 있다. 상기 부스팅 커패시터(CBS)는 상기 제1 게이트 신호(GW)의 제공이 중단되는 시점에서 상기 제1 트랜지스터(T1)의 상기 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.The boosting capacitor CBS may include a first terminal and a second terminal. The first terminal of the boosting capacitor CBS may be connected to a first terminal of the storage capacitor CST, and the second terminal of the boosting capacitor CBS may receive the first gate signal GW. have. The boosting capacitor CBS may compensate for the voltage drop of the gate terminal by increasing the voltage of the gate terminal of the first transistor T1 when the supply of the first gate signal GW is stopped. .

상기 제1 트랜지스터(T1)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제1 트랜지스터(T1)의 상기 게이트 단자는 상기 스토리지 커패시터(CST)의 제1 단자에 연결될 수 있다. 상기 제1 트랜지스터(T1)의 상기 제1 단자는 상기 제2 트랜지스터(T2)에 연결되어 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제1 트랜지스터(T1)의 상기 제2 단자는 상기 제6 트랜지스터(T6)를 매개로 상기 유기 발광 다이오드(OLED)에 연결되어 상기 구동 전류를 제공할 수 있다. 상기 제1 트랜지스터(T1)는 상기 게이트 단자와 상기 제1 단자 사이의 전압차에 기초하여 상기 구동 전류를 생성할 수 있다. 예를 들어, 상기 제1 트랜지스터(T1)는 구동 트랜지스터로 지칭될 수 있다.The first transistor T1 may include a gate terminal, a first terminal (eg, a source terminal), and a second terminal (eg, a drain terminal). The gate terminal of the first transistor T1 may be connected to the first terminal of the storage capacitor CST. The first terminal of the first transistor T1 may be connected to the second transistor T2 to receive the data voltage DATA. The second terminal of the first transistor T1 may be connected to the organic light emitting diode OLED via the sixth transistor T6 to provide the driving current. The first transistor T1 may generate the driving current based on a voltage difference between the gate terminal and the first terminal. For example, the first transistor T1 may be referred to as a driving transistor.

상기 제2 트랜지스터(T2)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제2 트랜지스터(T2)의 상기 게이트 단자는 상기 게이트 배선(GL)을 통해 상기 제1 게이트 신호(GW)를 제공받을 수 있다.The second transistor T2 may include a gate terminal, a first terminal (eg, a source terminal), and a second terminal (eg, a drain terminal). The gate terminal of the second transistor T2 may receive the first gate signal GW through the gate line GL.

상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GW)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)가 PMOS 트랜지스터인 경우, 상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GW)가 양의 전압 레벨을 가질 때 턴오프되고, 상기 제1 게이트 신호(GW)가 음의 전압 레벨을 가질 때 턴온될 수 있다. 상기 제2 트랜지스터(T2)의 상기 제1 단자는 상기 데이터 배선(DL)을 통해 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 트랜지스터(T2)의 상기 제2 단자는 상기 제2 트랜지스터(T2)가 턴온되는 구간 동안, 상기 제1 트랜지스터(T1)의 제1 단자로 상기 데이터 전압(DATA)을 제공할 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)는 스위칭 트랜지스터로 지칭될 수 있다.The second transistor T2 may be turned on or off in response to the first gate signal GW. For example, when the second transistor T2 is a PMOS transistor, the second transistor T2 is turned off when the first gate signal GW has a positive voltage level, and the first gate signal It may be turned on when (GW) has a negative voltage level. The first terminal of the second transistor T2 may receive the data voltage DATA through the data line DL. The second terminal of the second transistor T2 may provide the data voltage DATA to the first terminal of the first transistor T1 while the second transistor T2 is turned on. For example, the second transistor T2 may be referred to as a switching transistor.

상기 제3 트랜지스터(T3)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제3 트랜지스터(T3)의 상기 게이트 단자는 상기 제2 게이트 신호(GC)를 제공받을 수 있다. 상기 제3 트랜지스터(T3)의 상기 제1 단자는 상기 제1 트랜지스터(T1)의 게이트 단자에 연결될 수 있다. 상기 제3 트랜지스터(T3)의 상기 제2 단자는 상기 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있다.The third transistor T3 may include a gate terminal, a first terminal (eg, a source terminal), and a second terminal (eg, a drain terminal). The gate terminal of the third transistor T3 may receive the second gate signal GC. The first terminal of the third transistor T3 may be connected to a gate terminal of the first transistor T1 . The second terminal of the third transistor T3 may be connected to the second terminal of the first transistor T1 .

상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(GC)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)가 NMOS 트랜지스터인 경우, 상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(GC)가 양의 전압 레벨을 가질 때 턴온되고, 상기 제2 게이트 신호(GC)가 음의 전압 레벨을 가질 때 턴오프될 수 있다. The third transistor T3 may be turned on or off in response to the second gate signal GC. For example, when the third transistor T3 is an NMOS transistor, the third transistor T3 is turned on when the second gate signal GC has a positive voltage level, and the second gate signal ( GC) may be turned off when it has a negative voltage level.

상기 제2 게이트 신호(GC)에 응답하여 상기 제3 트랜지스터(T3)가 턴온되는 구간 동안, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다. 상기 제1 트랜지스터(T1)가 다이오드 연결되므로, 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제1 트랜지스터(T1)의 제1 단자 사이에 상기 제1 트랜지스터(T1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 이에 따라, 상기 제1 트랜지스터(T1)의 게이트 단자에는, 상기 제3 트랜지스터(T3)가 턴온되는 구간 동안 상기 제1 트랜지스터(T1)의 제1 단자에 제공된 상기 데이터 전압(DATA)에 상기 전압차만큼 합산된 전압이 상기 제1 트랜지스터(T1)의 게이트 단자에 제공될 수 있다. 따라서, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭될 수 있다.During a period in which the third transistor T3 is turned on in response to the second gate signal GC, the third transistor T3 may diode-connect the first transistor T1. Since the first transistor T1 is diode-connected, a voltage difference equal to the threshold voltage of the first transistor T1 is between the gate terminal of the first transistor T1 and the first terminal of the first transistor T1 . can occur Accordingly, at the gate terminal of the first transistor T1 , there is a voltage difference between the data voltage DATA provided to the first terminal of the first transistor T1 during the period in which the third transistor T3 is turned on. The summed voltage may be applied to the gate terminal of the first transistor T1 . Accordingly, the third transistor T3 may compensate for the threshold voltage of the first transistor T1 . For example, the third transistor T3 may be referred to as a compensation transistor.

상기 제4 트랜지스터(T4)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제4 트랜지스터(T4)의 상기 게이트 단자는 상기 제3 게이트 신호(GI)를 제공받을 수 있다. 상기 제4 트랜지스터(T4)의 상기 제1 단자는 게이트 초기화 전압(VINT)을 제공받을 수 있다. 상기 제4 트랜지스터(T4)의 상기 제2 단자는 상기 제1 트랜지스터(T1)의 게이트 단자에 연결될 수 있다. The fourth transistor T4 may include a gate terminal, a first terminal (eg, a source terminal), and a second terminal (eg, a drain terminal). The gate terminal of the fourth transistor T4 may receive the third gate signal GI. The first terminal of the fourth transistor T4 may receive a gate initialization voltage VINT. The second terminal of the fourth transistor T4 may be connected to a gate terminal of the first transistor T1 .

상기 제4 트랜지스터(T4)는 상기 제3 게이트 신호(GI)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제4 트랜지스터(T4)가 NMOS 트랜지스터인 경우, 상기 제4 트랜지스터(T4)는 상기 제3 게이트 신호(GI)가 양의 전압 레벨을 가질 때 턴온되고, 상기 제3 게이트 신호(GI)가 음의 전압 레벨을 가질 때 턴오프될 수 있다.The fourth transistor T4 may be turned on or off in response to the third gate signal GI. For example, when the fourth transistor T4 is an NMOS transistor, the fourth transistor T4 is turned on when the third gate signal GI has a positive voltage level, and the third gate signal ( GI) may be turned off when it has a negative voltage level.

상기 제4 트랜지스터(T4)가 상기 제3 게이트 신호(GI)에 턴온되는 구간 동안, 상기 제1 트랜지스터(T1)의 게이트 단자에는 상기 게이트 초기화 전압(VINT)이 제공될 수 있다. 이에 따라, 상기 제4 트랜지스터(T4)는 상기 제1 트랜지스터(T1)의 게이트 단자를 상기 게이트 초기화 전압(VINT)으로 초기화시킬 수 있다. 예를 들어, 상기 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 지칭될 수 있다.During a period in which the fourth transistor T4 is turned on to the third gate signal GI, the gate initialization voltage VINT may be applied to the gate terminal of the first transistor T1 . Accordingly, the fourth transistor T4 may initialize the gate terminal of the first transistor T1 to the gate initialization voltage VINT. For example, the fourth transistor T4 may be referred to as a gate initialization transistor.

상기 제5 트랜지스터(T5)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제5 트랜지스터(T5)의 상기 게이트 단자는 상기 발광 제어 신호(EM)를 제공받을 수 있다. 상기 제5 트랜지스터(T5)의 상기 제1 단자는 상기 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 제5 트랜지스터(T5)의 상기 제2 단자는 상기 제1 트랜지스터(T1)의 제1 단자에 연결될 수 있다. 상기 발광 제어 신호(EM)에 응답하여 상기 제5 트랜지스터(T5)가 턴온되면, 상기 제5 트랜지스터(T5)는 상기 제1 트랜지스터(T1)에 상기 고전원 전압(ELVDD)을 제공할 수 있다.The fifth transistor T5 may include a gate terminal, a first terminal (eg, a source terminal), and a second terminal (eg, a drain terminal). The gate terminal of the fifth transistor T5 may receive the emission control signal EM. The first terminal of the fifth transistor T5 may receive the high power voltage ELVDD. The second terminal of the fifth transistor T5 may be connected to the first terminal of the first transistor T1 . When the fifth transistor T5 is turned on in response to the emission control signal EM, the fifth transistor T5 may provide the high power voltage ELVDD to the first transistor T1 .

상기 제6 트랜지스터(T6)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제6 트랜지스터(T6)의 상기 게이트 단자는 상기 발광 제어 신호(EM)를 제공받을 수 있다. 상기 제6 트랜지스터(T6)의 상기 제1 단자는 상기 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있다. 상기 제6 트랜지스터(T6)의 상기 제2 단자는 상기 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 상기 발광 제어 신호(EM)에 응답하여 상기 제6 트랜지스터(T6)가 턴온되면, 상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)가 생성한 상기 구동 전류를 상기 유기 발광 다이오드(OLED)에 제공할 수 있다.The sixth transistor T6 may include a gate terminal, a first terminal (eg, a source terminal), and a second terminal (eg, a drain terminal). The gate terminal of the sixth transistor T6 may receive the emission control signal EM. The first terminal of the sixth transistor T6 may be connected to the second terminal of the first transistor T1 . The second terminal of the sixth transistor T6 may be connected to the first terminal of the organic light emitting diode OLED. When the sixth transistor T6 is turned on in response to the emission control signal EM, the sixth transistor T6 transfers the driving current generated by the first transistor T1 to the organic light emitting diode OLED. can be provided to

상기 제7 트랜지스터(T7)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제7 트랜지스터(T7)의 상기 게이트 단자는 상기 제4 게이트 신호(GB)를 제공받을 수 있다. 상기 제7 트랜지스터(T7)의 상기 제1 단자는 애노드 초기화 전압(AINT)을 제공받을 수 있다. 상기 제7 트랜지스터(T7)의 상기 제2 단자는 상기 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 상기 제4 게이트 신호(GB)에 응답하여 상기 제7 트랜지스터(T7)가 턴온되면, 상기 제7 트랜지스터(T7)는 상기 유기 발광 다이오드(OLED)에 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 그에 따라, 상기 제7 트랜지스터(T7)는 상기 유기 발광 다이오드(OLED)의 제1 단자를 상기 애노드 초기화 전압(AINT)으로 초기화시킬 수 있다. 예를 들어, 상기 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 지칭될 수 있다.The seventh transistor T7 may include a gate terminal, a first terminal (eg, a source terminal), and a second terminal (eg, a drain terminal). The gate terminal of the seventh transistor T7 may receive the fourth gate signal GB. The first terminal of the seventh transistor T7 may receive an anode initialization voltage AINT. The second terminal of the seventh transistor T7 may be connected to the first terminal of the organic light emitting diode OLED. When the seventh transistor T7 is turned on in response to the fourth gate signal GB, the seventh transistor T7 may provide the anode initialization voltage AINT to the organic light emitting diode OLED. . Accordingly, the seventh transistor T7 may initialize the first terminal of the organic light emitting diode OLED to the anode initialization voltage AINT. For example, the seventh transistor T7 may be referred to as an anode initialization transistor.

한편, 도 2에 도시된 상기 화소 회로(PC)의 연결 구조는 예시적인 것으로서 다양하게 변경될 수 있다. 예를 들어, 상기 화소 회로(PC)가 제3 내지 제7 트랜지스터들(T3, T4, T5, T6, T7) 및 부스팅 커패시터(CBS)를 포함하지 않는 경우, 상기 화소 회로(PC) 내 구성 요소들 간의 연결 구조는 상기 화소 회로(PC)가 포함하는 구성 요소들(즉, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 스토리지 커패시터(CST) 및 유기 발광 다이오드(OLED)) 간의 연결 구조를 형성하기 위해 변경될 수 있다.Meanwhile, the connection structure of the pixel circuit PC illustrated in FIG. 2 is exemplary and may be variously changed. For example, when the pixel circuit PC does not include the third to seventh transistors T3 , T4 , T5 , T6 , and T7 and the boosting capacitor CBS, components in the pixel circuit PC The connection structure between the components (ie, the first transistor T1 , the second transistor T2 , the storage capacitor CST, and the organic light emitting diode OLED) included in the pixel circuit PC is a connection structure between the elements. can be changed to form

도 3 내지 도 9는 도 1의 표시 장치에 포함되는 화소 구조물의 일 실시예를 나타내는 레이아웃 도면들이다.3 to 9 are layout views illustrating an exemplary embodiment of a pixel structure included in the display device of FIG. 1 .

도 3을 참조하면, 상기 화소 구조물(PX)은 기판(SUB) 및 상기 기판(SUB) 상에 배치되는 제1 도전 패턴(1100)을 포함할 수 있다. 상기 제1 도전 패턴(1100)은 제1 액티브 패턴(1110) 및 게이트 초기화 전압 배선(1120)을 포함할 수 있다.Referring to FIG. 3 , the pixel structure PX may include a substrate SUB and a first conductive pattern 1100 disposed on the substrate SUB. The first conductive pattern 1100 may include a first active pattern 1110 and a gate initialization voltage line 1120 .

상기 기판(SUB)은 유리 기판, 석영 기판, 플라스틱 기판 등을 포함할 수 있다. 일 실시예에서, 상기 기판(SUB)은 플라스틱 기판을 포함할 수 있고, 이에 따라 상기 표시 장치(10)는 플렉서블한 특성을 가질 수 있다. 이 경우, 상기 기판(SUB)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.The substrate SUB may include a glass substrate, a quartz substrate, a plastic substrate, or the like. In an embodiment, the substrate SUB may include a plastic substrate, and thus the display device 10 may have a flexible characteristic. In this case, the substrate SUB may have a structure in which at least one organic film layer and at least one barrier layer are alternately stacked. For example, the organic film layer may be formed using an organic material such as polyimide, and the barrier layer may be formed using an inorganic material.

상기 기판(SUB) 상에는 버퍼층(예를 들어, 도 10의 BFR)이 배치될 수 있다. 상기 버퍼층은 상기 기판(SUB)으로부터 금속 원자들이나 불순물들이 상기 제1 도전 패턴(1100)으로 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층은 상기 제1 도전 패턴(1100)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여 상기 제1 도전 패턴(1100)을 균일하게 형성할 수 있다.A buffer layer (eg, BFR of FIG. 10 ) may be disposed on the substrate SUB. The buffer layer may prevent diffusion of metal atoms or impurities from the substrate SUB to the first conductive pattern 1100 . In addition, the buffer layer may uniformly form the first conductive pattern 1100 by adjusting a heat supply rate during the crystallization process for forming the first conductive pattern 1100 .

상기 제1 액티브 패턴(1110)은 상기 버퍼층 상에 배치될 수 있다. 일 실시예에서, 상기 제1 액티브 패턴(1110)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.The first active pattern 1110 may be disposed on the buffer layer. In an embodiment, the first active pattern 1110 may include a silicon semiconductor. For example, the silicon semiconductor may include amorphous silicon, polycrystalline silicon, or the like.

일 실시예에서, 상기 제1 액티브 패턴(1110)에는 이온이 선택적으로 주입될 수 있다. 예를 들어, 상기 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)이 PMOS 트랜지스터들인 경우, 상기 제1 액티브 패턴(1110)은 상기 양이온이 주입되는 소스 영역과 드레인 영역 및 상기 양이온이 주입되지 않는 채널 영역을 포함할 수 있다.In an embodiment, ions may be selectively implanted into the first active pattern 1110 . For example, when the first, second, fifth, sixth, and seventh transistors T1 , T2 , T5 , T6 , and T7 are PMOS transistors, the first active pattern 1110 may contain the positive ions. It may include a source region and a drain region to be implanted, and a channel region to which the positive ions are not implanted.

상기 게이트 초기화 전압 배선(1120)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 게이트 초기화 전압 배선(1120)은 상기 제4 트랜지스터(T4)로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다. 다른 실시예들에서, 상기 게이트 초기화 전압 배선(1120)은 상기 제1 액티브 패턴(1110)과 다른 층에 배치될 수도 있다.The gate initialization voltage line 1120 may extend in the first direction D1 . In an embodiment, the gate initialization voltage line 1120 may provide the gate initialization voltage VINT to the fourth transistor T4 . In other embodiments, the gate initialization voltage line 1120 may be disposed on a layer different from that of the first active pattern 1110 .

제1 게이트 절연층(예를 들어, 도 10의 GI1)은 상기 제1 도전 패턴(1100)을 덮으며, 상기 기판(SUB) 상에 배치될 수 있다. 상기 제1 게이트 절연층은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 절연층은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.A first gate insulating layer (eg, GI1 of FIG. 10 ) may cover the first conductive pattern 1100 and may be disposed on the substrate SUB. The first gate insulating layer may include an insulating material. For example, the first gate insulating layer may include silicon oxide, silicon nitride, titanium oxide, tantalum oxide, or the like.

도 4를 참조하면, 제2 도전 패턴(1200)은 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제2 도전 패턴(1200)은 제1 하부 전극(1210), 제1 게이트 전극(1220), 제2 하부 전극(1230), 제3 게이트 전극(1240), 발광 제어 배선(1250), 제2 게이트 전극(1260) 및 애노드 초기화 전압 배선(1270)을 포함할 수 있다. 상기 제1 게이트 전극(1220)은 제1 부분(1221) 및 상기 제1 부분(1221)과 연결된 제2 부분(1222)을 포함할 수 있다.Referring to FIG. 4 , a second conductive pattern 1200 may be disposed on the first gate insulating layer. The second conductive pattern 1200 includes a first lower electrode 1210 , a first gate electrode 1220 , a second lower electrode 1230 , a third gate electrode 1240 , a light emission control line 1250 , and a second It may include a gate electrode 1260 and an anode initialization voltage line 1270 . The first gate electrode 1220 may include a first portion 1221 and a second portion 1222 connected to the first portion 1221 .

상기 제1 하부 전극(1210)은 상기 제1 방향(D1)으로 연장하며 섬(island) 형상으로 배치될 수 있다. 예를 들어, 상기 제1 하부 전극(1210)은 상기 제4 트랜지스터(T4)의 하부 게이트 전극으로 기능할 수 있다. 이를 위해, 상기 제1 하부 전극(1210)은 후술할 제1 신호 배선(예를 들어, 도 11의 1520)과 접촉할 수 있다.The first lower electrode 1210 may extend in the first direction D1 and may be disposed in an island shape. For example, the first lower electrode 1210 may function as a lower gate electrode of the fourth transistor T4 . To this end, the first lower electrode 1210 may contact a first signal line (eg, 1520 of FIG. 11 ) to be described later.

상기 제1 게이트 전극(1220)은 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제1 부분(1221)은 상기 부스팅 커패시터(CBS)의 상기 제2 단자로 기능할 수 있고, 상기 제2 부분(1222)은 상기 제1 액티브 패턴(1110)의 일부와 함께 상기 제2 트랜지스터(T2)를 구성할 수 있다. 예를 들어, 상기 제2 부분(1222)은 상기 제1 부분(1221)과 연결되어 상기 제2 트랜지스터(T2)의 상기 게이트 단자로 기능할 수 있다. 이를 위해, 상기 제2 부분(1222)은 후술할 제3 신호 배선(예를 들어, 도 12의 1541)과 접촉할 수 있다.The first gate electrode 1220 may be disposed in an island shape. For example, the first portion 1221 may function as the second terminal of the boosting capacitor CBS, and the second portion 1222 may be formed together with a portion of the first active pattern 1110 . The second transistor T2 may be configured. For example, the second portion 1222 may be connected to the first portion 1221 to function as the gate terminal of the second transistor T2 . To this end, the second portion 1222 may be in contact with a third signal line (eg, 1541 of FIG. 12 ) to be described later.

상기 제2 하부 전극(1230)은 상기 제1 방향(D1)으로 연장하며 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제2 하부 전극(1230)은 상기 제3 트랜지스터(T3)의 하부 게이트 전극으로 기능할 수 있다. 이를 위해, 상기 제2 하부 전극(1230)은 후술할 제2 신호 배선(예를 들어, 도 10의 1550)과 접촉할 수 있다.The second lower electrode 1230 may extend in the first direction D1 and may be disposed in an island shape. For example, the second lower electrode 1230 may function as a lower gate electrode of the third transistor T3 . To this end, the second lower electrode 1230 may contact a second signal line (eg, 1550 of FIG. 10 ) to be described later.

상기 제3 게이트 전극(1240)은 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제3 게이트 전극(1240)은 상기 제1 액티브 패턴(1110)의 일부와 함께 상기 제1 트랜지스터(T1)를 구성할 수 있다.The third gate electrode 1240 may be disposed in an island shape. For example, the third gate electrode 1240 may form the first transistor T1 together with a portion of the first active pattern 1110 .

상기 발광 제어 배선(1250)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 발광 제어 배선(1250)은 상기 제1 액티브 패턴(1110)의 일부와 함께 상기 제5 및 제6 트랜지스터들(T5, T6)을 구성할 수 있다. 이를 위해, 상기 발광 제어 배선(1250)에는 상기 발광 제어 신호(EM)가 제공될 수 있다.The light emission control wiring 1250 may extend in the first direction D1 . For example, the light emission control wiring 1250 may form the fifth and sixth transistors T5 and T6 together with a portion of the first active pattern 1110 . To this end, the light emission control signal EM may be provided to the light emission control wiring 1250 .

상기 제2 게이트 전극(1260)은 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제2 게이트 전극(1260)은 상기 제1 액티브 패턴(1110)의 일부와 함께 상기 제7 트랜지스터(T7)를 구성할 수 있다. 이를 위해, 상기 제2 게이트 전극(1260)은 후술할 제4 신호 배선(예를 들어, 도 13의 1542)과 접촉할 수 있다.The second gate electrode 1260 may be disposed in an island shape. For example, the second gate electrode 1260 may form the seventh transistor T7 together with a portion of the first active pattern 1110 . To this end, the second gate electrode 1260 may contact a fourth signal line (eg, 1542 of FIG. 13 ) to be described later.

상기 애노드 초기화 전압 배선(1270)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 애노드 초기화 전압 배선(1270)은 상기 제1 액티브 패턴(1110)과 중첩하지 않도록 이격될 수 있다. 상기 애노드 초기화 전압 배선(1270)은 상기 제7 트랜지스터(T7)로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다.The anode initialization voltage line 1270 may extend in the first direction D1 . For example, the anode initialization voltage line 1270 may be spaced apart so as not to overlap the first active pattern 1110 . The anode initialization voltage line 1270 may provide the anode initialization voltage AINT to the seventh transistor T7 .

예를 들어, 상기 제2 도전 패턴(1200)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제2 도전 패턴(1200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 일 실시예에서, 상기 제2 도전 패턴(1200)은 공정의 신뢰성을 확보하기 위해 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있다.For example, the second conductive pattern 1200 may include a metal, an alloy, a conductive metal oxide, a transparent conductive material, or the like. For example, the second conductive pattern 1200 may include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), an alloy containing aluminum, Aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta), platinum ( Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. In an embodiment, the second conductive pattern 1200 may include the molybdenum (Mo), an alloy containing molybdenum, or the like to ensure process reliability.

제1 층간 절연층(예를 들어, 도 10의 ILD1)은 상기 제2 도전 패턴(1200)을 덮으며, 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제1 층간 절연층은 절연 물질을 포함할 수 있다.A first interlayer insulating layer (eg, ILD1 of FIG. 10 ) may cover the second conductive pattern 1200 and may be disposed on the first gate insulating layer. The first interlayer insulating layer may include an insulating material.

한편, 상기 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 도 2를 참조하여 설명한 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)과 실질적으로 동일할 수 있다. 또한, 도 2를 참조하여 설명한 게이트 단자들, 제1 단자들 및 제2 단자들은 후술할 도전 패턴들과 실질적으로 대응할 수 있다. 다만 이러한 대응 관계에 대하여는 상세히 설명하지 않기로 하며, 상기 대응 관계는 본 발명이 속하는 기술분야의 통상의 기술자에게 자명할 것이다.Meanwhile, the first, second, fifth, sixth, and seventh transistors T1 , T2 , T5 , T6 , and T7 are the first, second, fifth, sixth, and seventh transistors described with reference to FIG. 2 . The seven transistors T1 , T2 , T5 , T6 , and T7 may be substantially the same. Also, the gate terminals, the first terminals, and the second terminals described with reference to FIG. 2 may substantially correspond to conductive patterns to be described later. However, such correspondence will not be described in detail, and the correspondence will be apparent to those skilled in the art to which the present invention pertains.

도 5 및 6을 참조하면, 제2 액티브 패턴(1300)은 상기 제1 층간 절연층 상에 배치될 수 있다. 일 실시예에서, 상기 제2 액티브 패턴(1300)은 산화물 반도체를 포함할 수 있다. 5 and 6 , a second active pattern 1300 may be disposed on the first interlayer insulating layer. In an embodiment, the second active pattern 1300 may include an oxide semiconductor.

예를 들어, 상기 제2 액티브 패턴(1300)은 상기 제3 및 제4 트랜지스터들(T3, T4)을 구성하기 위한 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 구체적으로, 상기 제2 액티브 패턴(1300)은 상기 제4 트랜지스터(T4)를 구성하기 위한 채널 영역(b), 소스 영역(a) 및 드레인 영역(c)을 포함할 수 있다. 상기 채널 영역(b)은 상기 제1 하부 전극(1210)과 중첩할 수 있다. 또한, 상기 제2 액티브 패턴(1300)은 상기 제3 트랜지스터(T3)를 구성하기 위한 채널 영역(e), 소스 영역(f) 및 드레인 영역(d)을 포함할 수 있다. 상기 채널 영역(e)은 상기 제2 하부 전극(1230)과 중첩할 수 있다.For example, the second active pattern 1300 may include a channel region, a source region, and a drain region for configuring the third and fourth transistors T3 and T4 . Specifically, the second active pattern 1300 may include a channel region (b), a source region (a), and a drain region (c) constituting the fourth transistor T4 . The channel region b may overlap the first lower electrode 1210 . Also, the second active pattern 1300 may include a channel region e, a source region f, and a drain region d for configuring the third transistor T3 . The channel region e may overlap the second lower electrode 1230 .

또한, 일 실시예에서, 상기 제2 액티브 패턴(1300)은 상기 부스팅 커패시터(CBS)의 상기 제1 단자로 기능할 수 있는 제3 부분(g)을 더 포함할 수 있다. 상기 제3 부분(g)은 상기 제1 부분(1221)과 중첩할 수 있다. 또한, 상기 제2 액티브 패턴(1300)은 상기 스토리지 커패시터(CST)의 상기 제2 단자로 기능할 수 있는 제4 부분(h)을 포함할 수 있다. 상기 제4 부분(h)은 상기 제3 게이트 전극(1240)과 중첩할 수 있다. 상기 제4 부분(h)은 후술할 고전원 전압 패턴(예를 들어, 도 14의 1570)과 접촉할 수 있다. 이에 따라, 상기 표시 장치(10)는 별도의 금속층을 더 포함하지 않고도 상기 부스팅 커패시터(CBS) 및 상기 스토리지 커패시터(CST)를 형성할 수 있다.Also, in an embodiment, the second active pattern 1300 may further include a third portion g that may function as the first terminal of the boosting capacitor CBS. The third portion g may overlap the first portion 1221 . Also, the second active pattern 1300 may include a fourth portion h that may function as the second terminal of the storage capacitor CST. The fourth portion h may overlap the third gate electrode 1240 . The fourth portion h may be in contact with a high power voltage pattern (eg, 1570 of FIG. 14 ) to be described later. Accordingly, the display device 10 may form the boosting capacitor CBS and the storage capacitor CST without further including a separate metal layer.

제2 게이트 절연층(예를 들어, 도 10의 GI2)은 상기 제2 액티브 패턴(1300)을 덮으며, 상기 제1 층간 절연층 상에 배치될 수 있다. 상기 제2 게이트 절연층은 절연 물질을 포함할 수 있다.A second gate insulating layer (eg, GI2 of FIG. 10 ) may cover the second active pattern 1300 and be disposed on the first interlayer insulating layer. The second gate insulating layer may include an insulating material.

도 7을 참조하면, 제3 도전 패턴(1400)은 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제3 도전 패턴(1400)은 제1 상부 전극(1410) 및 제2 상부 전극(1420)을 포함할 수 있다.Referring to FIG. 7 , a third conductive pattern 1400 may be disposed on the second gate insulating layer. The third conductive pattern 1400 may include a first upper electrode 1410 and a second upper electrode 1420 .

상기 제1 상부 전극(1410)은 상기 제1 방향(D1)으로 연장하며 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제1 상부 전극(1410)은 상기 제4 트랜지스터(T4)의 상부 게이트 전극으로 기능할 수 있다. 다시 말하면, 상기 제4 트랜지스터(T4)는 듀얼-게이트(dual-gate) 구조를 가질 수 있다. 이를 위해, 상기 제1 상부 전극(1410)은 후술할 제1 신호 배선(예를 들어, 도 11의 1520)과 접촉할 수 있다.The first upper electrode 1410 may extend in the first direction D1 and may be disposed in an island shape. For example, the first upper electrode 1410 may function as an upper gate electrode of the fourth transistor T4 . In other words, the fourth transistor T4 may have a dual-gate structure. To this end, the first upper electrode 1410 may be in contact with a first signal line (eg, 1520 of FIG. 11 ) to be described later.

상기 제2 상부 전극(1420)은 상기 제1 방향(D1)으로 연장하며 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제2 상부 전극(1420)은 상기 제3 트랜지스터(T3)의 상부 게이트 전극으로 기능할 수 있다. 다시 말하면, 상기 제3 트랜지스터(T3)는 듀얼-게이트 구조를 가질 수 있다. 이를 위해, 상기 제2 상부 전극(1420)은 후술할 제2 신호 배선(예를 들어, 도 10의 1550)과 접촉할 수 있다.The second upper electrode 1420 may extend in the first direction D1 and may be disposed in an island shape. For example, the second upper electrode 1420 may function as an upper gate electrode of the third transistor T3 . In other words, the third transistor T3 may have a dual-gate structure. To this end, the second upper electrode 1420 may be in contact with a second signal line (eg, 1550 of FIG. 10 ) to be described later.

상기 제3 및 제4 트랜지스터들(T3, T4) 각각이 듀얼-게이트 구조를 가짐으로써, 상기 제3 및 제4 트랜지스터들(T3, T4) 각각의 턴온 특성 및/또는 턴오프 특성이 향상될 수 있다.As each of the third and fourth transistors T3 and T4 has a dual-gate structure, turn-on characteristics and/or turn-off characteristics of each of the third and fourth transistors T3 and T4 may be improved. have.

예를 들어, 상기 제3 도전 패턴(1400)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제3 도전 패턴(1400)은 상기 제2 도전 패턴(1200)과 동일한 물질을 포함할 수 있다. 일 실시예에서, 상기 제2 및 제3 도전 패턴들(1200, 1400)은 공정의 신뢰성을 확보하기 위해 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있다.For example, the third conductive pattern 1400 may include a metal, an alloy, a conductive metal oxide, a transparent conductive material, or the like. For example, the third conductive pattern 1400 may include the same material as the second conductive pattern 1200 . In an embodiment, the second and third conductive patterns 1200 and 1400 may include the molybdenum (Mo) or an alloy containing molybdenum to secure process reliability.

제2 층간 절연층(예를 들어, 도 10의 ILD2)은 상기 제3 도전 패턴(1400)을 덮으며, 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제2 층간 절연층은 절연 물질을 포함할 수 있다.A second interlayer insulating layer (eg, ILD2 of FIG. 10 ) may cover the third conductive pattern 1400 and be disposed on the second gate insulating layer. The second interlayer insulating layer may include an insulating material.

도 8 및 9를 참조하면, 제4 도전 패턴(1500)은 게이트 초기화 전압 연결 배선(1510), 제1 신호 배선(1520), 제1 패드(1530), 제3 신호 배선(1541), 제2 신호 배선(1550), 보상 연결 패턴(1560), 고전원 전압 패턴(1570), 제2 패드(1580), 제4 신호 배선(1542) 및 애노드 초기화 전압 연결 배선(1590)을 포함할 수 있다.8 and 9 , the fourth conductive pattern 1500 includes a gate initialization voltage connection line 1510 , a first signal line 1520 , a first pad 1530 , a third signal line 1541 , and a second It may include a signal line 1550 , a compensation connection pattern 1560 , a high power voltage pattern 1570 , a second pad 1580 , a fourth signal line 1542 , and an anode initialization voltage connection line 1590 .

상기 게이트 초기화 전압 연결 배선(1510)은 상기 게이트 초기화 전압 배선(1120)과 상기 제2 액티브 패턴(1300)을 전기적으로 연결시킬 수 있다. 상기 게이트 초기화 전압 연결 배선(1510)을 통해, 상기 게이트 초기화 전압(VINT)이 상기 제1 액티브 패턴(1110)으로 전달될 수 있다.The gate initialization voltage connection line 1510 may electrically connect the gate initialization voltage line 1120 and the second active pattern 1300 . The gate initialization voltage VINT may be transferred to the first active pattern 1110 through the gate initialization voltage connection line 1510 .

상기 제1 신호 배선(1520)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제1 신호 배선(1520)에는 상기 제3 게이트 신호(GI)가 제공될 수 있다. 일 실시예에서, 상기 제1 신호 배선(1520)은 상기 제1 하부 전극(1210) 및 상기 제1 상부 전극(1410)과 접촉할 수 있다. 이에 따라, 상기 제1 신호 배선(1520)으로 제공된 상기 제3 게이트 신호(GI)는 상기 제1 하부 전극(1210) 및 상기 제1 상부 전극(1410)으로 전달될 수 있다.The first signal line 1520 may extend in the first direction D1 . For example, the third gate signal GI may be provided to the first signal line 1520 . In an embodiment, the first signal line 1520 may contact the first lower electrode 1210 and the first upper electrode 1410 . Accordingly, the third gate signal GI provided to the first signal line 1520 may be transmitted to the first lower electrode 1210 and the first upper electrode 1410 .

상기 제1 패드(1530)는 상기 데이터 전압(DATA)을 상기 제1 액티브 패턴(1110)으로 전달할 수 있다. 이를 위해, 상기 제1 패드(1530)는 상기 제1 액티브 패턴(1110)과 데이터 배선 사이에 배치될 수 있고, 상기 제1 액티브 패턴(1110) 및 상기 데이터 배선과 접촉할 수 있다.The first pad 1530 may transfer the data voltage DATA to the first active pattern 1110 . To this end, the first pad 1530 may be disposed between the first active pattern 1110 and the data line, and may contact the first active pattern 1110 and the data line.

상기 제3 신호 배선(1541)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제3 신호 배선(1541)에는 상기 제1 게이트 신호(GW)가 제공될 수 있다. 일 실시예에서, 상기 제3 신호 배선(1541)은 상기 제1 게이트 전극(1220)의 상기 제2 부분(1222)과 접촉할 수 있다. 이에 따라, 상기 제3 신호 배선(1541)으로 제공된 상기 제1 게이트 신호(GW)는 상기 제2 부분(1222)로 전달될 수 있다.The third signal line 1541 may extend in the first direction D1 . For example, the first gate signal GW may be provided to the third signal line 1541 . In an embodiment, the third signal line 1541 may contact the second portion 1222 of the first gate electrode 1220 . Accordingly, the first gate signal GW provided to the third signal line 1541 may be transmitted to the second portion 1222 .

상기 제2 신호 배선(1550)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제2 신호 배선(1550)에는 상기 제2 게이트 신호(GC)가 제공될 수 있다. 일 실시예에서, 상기 제2 신호 배선(1550)은 상기 제2 하부 전극(1230) 및 상기 제2 상부 전극(1420)과 접촉할 수 있다. 이에 따라, 상기 제2 게이트 신호(GC)는 상기 제2 하부 전극(1230) 및 상기 제2 상부 전극(1420)으로 전달될 수 있다.The second signal line 1550 may extend in the first direction D1 . For example, the second gate signal GC may be provided to the second signal line 1550 . In an embodiment, the second signal line 1550 may contact the second lower electrode 1230 and the second upper electrode 1420 . Accordingly, the second gate signal GC may be transmitted to the second lower electrode 1230 and the second upper electrode 1420 .

상기 보상 연결 패턴(1560)은 상기 제2 액티브 패턴(1300)과 상기 제1 액티브 패턴(1110)을 전기적으로 연결시킬 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)의 상기 제2 단자(예를 들어, 제3 트랜지스터의 드레인 단자)는 상기 보상 연결 패턴(1560)을 통해 상기 제1 트랜지스터(T1)의 상기 제2 단자(예를 들어, 제1 트랜지스터의 드레인 단자)와 연결될 수 있다.The compensation connection pattern 1560 may electrically connect the second active pattern 1300 and the first active pattern 1110 . For example, the second terminal of the third transistor T3 (eg, the drain terminal of the third transistor) may be connected to the second terminal of the first transistor T1 through the compensation connection pattern 1560 . (eg, the drain terminal of the first transistor).

상기 고전원 전압 패턴(1570)은 상기 고전원 전압(ELVDD)을 상기 제2 액티브 패턴(1300) 및 상기 제1 액티브 패턴(1110)으로 전달할 수 있다. 예를 들어, 상기 고전원 전압 패턴(1570)은 상기 제2 액티브 패턴(1300)과 중첩하는 일부 영역(i)에서 상기 제2 액티브 패턴(1300)과 접촉할 수 있다. 또한, 상기 고전원 전압 패턴(1570)은 상기 제1 액티브 패턴(1110)과 중첩하는 다른 일부 영역(j)에서 상기 제1 액티브 패턴(1110)과 접촉할 수 있다.The high power voltage pattern 1570 may transfer the high power voltage ELVDD to the second active pattern 1300 and the first active pattern 1110 . For example, the high power voltage pattern 1570 may contact the second active pattern 1300 in a partial region i overlapping the second active pattern 1300 . Also, the high power voltage pattern 1570 may contact the first active pattern 1110 in another partial region j overlapping the first active pattern 1110 .

상기 제2 패드(1580)는 후술할 유기 발광 다이오드의 제1 전극(예를 들어, 도 10의 1710)으로 상기 구동 전류 및 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 이를 위해, 상기 제2 패드(1580)는 상기 제1 액티브 패턴(1110)과 상기 제1 전극 사이에 배치될 수 있고, 상기 제1 액티브 패턴(1110)과 접촉할 수 있다.The second pad 1580 may provide the driving current and the anode initialization voltage AINT to a first electrode (eg, 1710 of FIG. 10 ) of an organic light emitting diode to be described later. To this end, the second pad 1580 may be disposed between the first active pattern 1110 and the first electrode, and may be in contact with the first active pattern 1110 .

상기 제4 신호 배선(1542)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제4 신호 배선(1542)에는 상기 제4 게이트 신호(GB)가 제공될 수 있다. 일 실시예에서, 상기 제4 신호 배선(1542)은 상기 제2 게이트 전극(1260)과 접촉할 수 있다. 이에 따라, 상기 제4 신호 배선(1542)으로 제공된 상기 제4 게이트 신호(GB)는 상기 제2 게이트 전극(1260)로 전달될 수 있다.The fourth signal line 1542 may extend in the first direction D1 . For example, the fourth gate signal GB may be provided to the fourth signal line 1542 . In an embodiment, the fourth signal line 1542 may contact the second gate electrode 1260 . Accordingly, the fourth gate signal GB provided to the fourth signal line 1542 may be transferred to the second gate electrode 1260 .

상기 애노드 초기화 전압 연결 배선(1590)은 상기 애노드 초기화 전압 배선(1270)과 상기 제1 액티브 패턴(1110)을 전기적으로 연결시킬 수 있다. 상기 애노드 초기화 전압 연결 배선(1590)을 통해, 상기 애노드 초기화 전압(AINT)이 상기 제1 액티브 패턴(1110)으로 전달될 수 있다.The anode initialization voltage connection line 1590 may electrically connect the anode initialization voltage line 1270 and the first active pattern 1110 . The anode initialization voltage AINT may be transmitted to the first active pattern 1110 through the anode initialization voltage connection line 1590 .

예를 들어, 상기 제4 도전 패턴(1500)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제4 도전 패턴(1500)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 일 실시예에서, 상기 제4 도전 패턴(1500)의 전기 저항을 감소시키기 위해, 상기 제4 도전 패턴(1500)은 상기 알루미늄(Al)을 포함할 수 있으며, 예를 들어 티타늄(Ti)과 알루미늄(Al)이 교대로 배열된 Ti/Al/Ti 구조를 가질 수 있다.For example, the fourth conductive pattern 1500 may include a metal, an alloy, a conductive metal oxide, a transparent conductive material, or the like. For example, the fourth conductive pattern 1500 may include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), an alloy containing aluminum, Aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta), platinum ( Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. In an embodiment, in order to reduce the electrical resistance of the fourth conductive pattern 1500 , the fourth conductive pattern 1500 may include the aluminum (Al), for example, titanium (Ti) and aluminum. It may have a Ti/Al/Ti structure in which (Al) is alternately arranged.

제1 비아 절연층(예를 들어, 도 10의 VIA1)은 상기 제4 도전 패턴(1500)을 덮으며, 상기 제2 층간 절연층 상에 배치될 수 있다. 상기 제1 비아 절연층은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 비아 절연층은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.A first via insulating layer (eg, VIA1 of FIG. 10 ) may cover the fourth conductive pattern 1500 and may be disposed on the second interlayer insulating layer. The first via insulating layer may include an organic insulating material. For example, the first via insulating layer may include a photoresist, a polyacrylic resin, a polyimide resin, an acrylic resin, or the like.

한편, 도시하지는 않았으나, 상기 제1 비아 절연층 상에 데이터 배선(예를 들어, 도 12의 1610) 및/또는 구동 전압 배선(예를 들어, 도 10의 1620)이 배치될 수 있다. 예를 들어, 상기 데이터 배선은 도 1을 참조하여 설명한 데이터 배선(DL)에 대응할 수 있고, 상기 구동 전압 배선은 도 1을 참조하여 설명한 구동 전압 배선(PL)에 대응할 수 있다. Meanwhile, although not shown, a data line (eg, 1610 of FIG. 12 ) and/or a driving voltage line (eg, 1620 of FIG. 10 ) may be disposed on the first via insulating layer. For example, the data line may correspond to the data line DL described with reference to FIG. 1 , and the driving voltage line may correspond to the driving voltage line PL described with reference to FIG. 1 .

또한, 상기 데이터 배선 및 상기 구동 전압 배선을 덮으며 상기 제1 비아 절연층 상에 제2 비아 절연층(예를 들어, 도 10의 VIA2)이 배치될 수 있고, 상기 제2 비아 절연층 상에 유기 발광 소자(예를 들어, 도 10의 1700)가 배치될 수 있다. In addition, a second via insulating layer (eg, VIA2 of FIG. 10 ) may be disposed on the first via insulating layer to cover the data line and the driving voltage line, and on the second via insulating layer. An organic light emitting device (eg, 1700 of FIG. 10 ) may be disposed.

도 10은 도 9의 I-I'선을 따라 절단한 단면도이다.FIG. 10 is a cross-sectional view taken along line I-I' of FIG. 9 .

도 2, 9 및 10을 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제2 하부 전극(1230), 제1 층간 절연층(ILD1), 제2 액티브 패턴(1300), 제2 게이트 절연층(GI2), 제2 상부 전극(1420), 제2 층간 절연층(ILD2), 제2 신호 배선(1550), 제1 비아 절연층(VIA1), 구동 전압 배선(1620), 제2 비아 절연층(VIA2), 제1 전극(1710), 발광층(1720) 및 제2 전극(1730)이 순차적으로 배치된 구조를 가질 수 있다.2, 9 and 10 , the pixel structure PX includes the above-described substrate SUB, the buffer layer BFR, the first gate insulating layer GI1 , the second lower electrode 1230 , and the first interlayer insulating layer. (ILD1), second active pattern 1300, second gate insulating layer GI2, second upper electrode 1420, second interlayer insulating layer ILD2, second signal line 1550, first via insulating The layer VIA1 , the driving voltage line 1620 , the second via insulating layer VIA2 , the first electrode 1710 , the emission layer 1720 , and the second electrode 1730 may be sequentially disposed.

상술한 바와 같이, 상기 제2 신호 배선(1550)은 상기 제2 하부 전극(1230) 및 상기 제2 상부 전극(1420)과 접촉할 수 있다. 그에 따라, 상기 제2 신호 배선(1550)으로 제공되는 상기 제2 게이트 신호(GC)는 상기 제2 하부 전극(1230) 및 상기 제2 상부 전극(1420)으로 전달될 수 있다.As described above, the second signal line 1550 may contact the second lower electrode 1230 and the second upper electrode 1420 . Accordingly, the second gate signal GC provided to the second signal line 1550 may be transmitted to the second lower electrode 1230 and the second upper electrode 1420 .

일 실시예에서, 상기 제2 하부 전극(1230) 및 상기 제2 상부 전극(1420)은 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있고, 상기 제2 신호 배선(1550)은 상기 알루미늄(Al)을 포함하는 Ti/Al/Ti 구조를 가질 수 있다. 그에 따라, 상기 제2 신호 배선(1550)의 전기 저항은 상기 제2 하부 전극(1230)의 전기 저항 또는 상기 제2 상부 전극(1420)의 전기 저항보다 작을 수 있다. 상기 제2 게이트 신호(GC)를 전달하는 배선을 상기 제2 신호 배선(1550)으로 구현함에 따라, 상기 제2 게이트 신호(GC)의 전달 속도가 향상될 수 있고, 상기 제2 게이트 신호(GC)의 전압 레벨이 유지될 수 있다.In an embodiment, the second lower electrode 1230 and the second upper electrode 1420 may include molybdenum (Mo), an alloy containing molybdenum, or the like, and the second signal The wiring 1550 may have a Ti/Al/Ti structure including the aluminum (Al). Accordingly, the electrical resistance of the second signal line 1550 may be smaller than the electrical resistance of the second lower electrode 1230 or the electrical resistance of the second upper electrode 1420 . By implementing the line through which the second gate signal GC is transmitted as the second signal line 1550 , the transmission speed of the second gate signal GC may be improved, and the second gate signal GC may be used. ) can be maintained.

일 실시예에서, 상기 제2 액티브 패턴(1300)의 상기 채널 영역(e), 상기 제2 하부 전극(1230) 및 상기 제2 상부 전극(1420)은 서로 중첩할 수 있다. 그에 따라, 상기 제2 액티브 패턴(1300), 상기 제2 하부 전극(1230) 및 상기 제2 상부 전극(1420)은 듀얼-게이트 구조를 갖는 상기 제3 트랜지스터(T3)를 구성할 수 있다. 상기 제3 트랜지스터(T3)를 듀얼-게이트 구조로 구현함에 따라, 상기 제3 트랜지스터(T3)의 턴온 특성 및/또는 턴오프 특성이 향상될 수 있다.In an embodiment, the channel region e of the second active pattern 1300 , the second lower electrode 1230 , and the second upper electrode 1420 may overlap each other. Accordingly, the second active pattern 1300 , the second lower electrode 1230 , and the second upper electrode 1420 may constitute the third transistor T3 having a dual-gate structure. As the third transistor T3 has a dual-gate structure, turn-on characteristics and/or turn-off characteristics of the third transistor T3 may be improved.

도 11은 도 9의 II-II'선을 따라 절단한 단면도이다.11 is a cross-sectional view taken along line II-II' of FIG. 9 .

도 2, 9 및 11을 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제1 하부 전극(1210), 제1 층간 절연층(ILD1), 제2 액티브 패턴(1300), 제2 게이트 절연층(GI2), 제1 상부 전극(1410), 제2 층간 절연층(ILD2), 제1 신호 배선(1520), 제1 비아 절연층(VIA1), 구동 전압 배선(1620), 제2 비아 절연층(VIA2), 제1 전극(1710), 발광층(1720) 및 제2 전극(1730)이 순차적으로 배치된 구조를 가질 수 있다.2 , 9 and 11 , the pixel structure PX includes the above-described substrate SUB, the buffer layer BFR, the first gate insulating layer GI1 , the first lower electrode 1210 , and the first interlayer insulating layer. (ILD1), second active pattern 1300, second gate insulating layer GI2, first upper electrode 1410, second interlayer insulating layer ILD2, first signal line 1520, first via insulating The layer VIA1 , the driving voltage line 1620 , the second via insulating layer VIA2 , the first electrode 1710 , the emission layer 1720 , and the second electrode 1730 may be sequentially disposed.

상술한 바와 같이, 상기 제1 신호 배선(1520)은 상기 제1 하부 전극(1210) 및 상기 제1 상부 전극(1410)과 접촉할 수 있다. 그에 따라, 상기 제1 신호 배선(1520)으로 제공되는 상기 제3 게이트 신호(GI)는 상기 제1 하부 전극(1210) 및 상기 제1 상부 전극(1410)으로 전달될 수 있다.As described above, the first signal line 1520 may contact the first lower electrode 1210 and the first upper electrode 1410 . Accordingly, the third gate signal GI provided to the first signal line 1520 may be transmitted to the first lower electrode 1210 and the first upper electrode 1410 .

일 실시예에서, 상기 제1 하부 전극(1210) 및 상기 제1 상부 전극(1410)은 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있고, 상기 제1 신호 배선(1520)은 상기 알루미늄(Al)을 포함하는 Ti/Al/Ti 구조를 가질 수 있다. 그에 따라, 상기 제1 신호 배선(1520)의 전기 저항은 상기 제1 하부 전극(1210)의 전기 저항 또는 상기 제1 상부 전극(1410)의 전기 저항보다 작을 수 있다. 상기 제3 게이트 신호(GI)를 전달하는 배선을 상기 제1 신호 배선(1520)으로 구현함에 따라, 상기 제3 게이트 신호(GI)의 전달 속도가 향상될 수 있고, 상기 제3 게이트 신호(GI)의 전압 레벨이 유지될 수 있다.In an embodiment, the first lower electrode 1210 and the first upper electrode 1410 may include molybdenum (Mo), an alloy containing molybdenum, or the like, and the first signal The wiring 1520 may have a Ti/Al/Ti structure including the aluminum (Al). Accordingly, the electrical resistance of the first signal line 1520 may be smaller than the electrical resistance of the first lower electrode 1210 or the electrical resistance of the first upper electrode 1410 . As the wiring for transmitting the third gate signal GI is implemented as the first signal line 1520 , the transmission speed of the third gate signal GI may be improved, and the third gate signal GI may be used. ) can be maintained.

일 실시예에서, 상기 제2 액티브 패턴(1300)의 상기 채널 영역(b), 상기 제1 하부 전극(1210) 및 상기 제1 상부 전극(1410)은 서로 중첩할 수 있다. 그에 따라, 상기 제2 액티브 패턴(1300), 상기 제1 하부 전극(1210) 및 상기 제1 상부 전극(1410)은 듀얼-게이트 구조를 갖는 상기 제4 트랜지스터(T4)를 구성할 수 있다. 상기 제4 트랜지스터(T4)를 듀얼-게이트 구조로 구현함에 따라, 상기 제4 트랜지스터(T4)의 턴온 특성 및/또는 턴오프 특성이 향상될 수 있다.In an embodiment, the channel region b of the second active pattern 1300 , the first lower electrode 1210 , and the first upper electrode 1410 may overlap each other. Accordingly, the second active pattern 1300 , the first lower electrode 1210 , and the first upper electrode 1410 may constitute the fourth transistor T4 having a dual-gate structure. As the fourth transistor T4 has a dual-gate structure, turn-on characteristics and/or turn-off characteristics of the fourth transistor T4 may be improved.

도 12은 도 9의 III-III'선을 따라 절단한 단면도이다.12 is a cross-sectional view taken along line III-III' of FIG. 9 .

도 2, 9 및 12를 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 액티브 패턴(1110), 제1 게이트 절연층(GI1), 제1 게이트 전극의 제2 부분(1222), 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 제2 층간 절연층(ILD2), 제3 신호 배선(1541), 제1 비아 절연층(VIA1), 데이터 배선(1610), 제2 비아 절연층(VIA2), 제1 전극(1710), 발광층(1720) 및 제2 전극(1730)이 순차적으로 배치된 구조를 가질 수 있다.2 , 9 and 12 , the pixel structure PX includes the above-described substrate SUB, the buffer layer BFR, the first active pattern 1110 , the first gate insulating layer GI1 , and the first gate electrode. The second portion 1222 , the first interlayer insulating layer ILD1 , the second gate insulating layer GI2 , the second interlayer insulating layer ILD2 , the third signal line 1541 , and the first via insulating layer VIA1 , the data line 1610 , the second via insulating layer VIA2 , the first electrode 1710 , the emission layer 1720 , and the second electrode 1730 may be sequentially disposed.

상술한 바와 같이, 상기 제3 신호 배선(1541)은 상기 제2 부분(1222)과 접촉할 수 있다. 그에 따라, 상기 제3 신호 배선(1541)으로 제공되는 상기 제1 게이트 신호(GW)는 상기 제2 부분(1222)으로 전달될 수 있다.As described above, the third signal line 1541 may contact the second portion 1222 . Accordingly, the first gate signal GW provided to the third signal line 1541 may be transmitted to the second portion 1222 .

일 실시예에서, 상기 제2 부분(1222)은 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있고, 상기 제3 신호 배선(1541)은 상기 알루미늄(Al)을 포함하는 Ti/Al/Ti 구조를 가질 수 있다. 그에 따라, 상기 제3 신호 배선(1541)의 전기 저항은 상기 제2 부분(1222)의 전기 저항보다 작을 수 있다. 상기 제1 게이트 신호(GW)를 전달하는 배선을 상기 제3 신호 배선(1541)으로 구현함에 따라, 상기 제1 게이트 신호(GW)의 전달 속도가 향상될 수 있고, 상기 제1 게이트 신호(GW)의 전압 레벨이 유지될 수 있다.In an embodiment, the second portion 1222 may include the molybdenum (Mo) or an alloy containing molybdenum, and the third signal line 1541 may include the aluminum (Al). It may have a Ti/Al/Ti structure including Accordingly, the electrical resistance of the third signal line 1541 may be smaller than the electrical resistance of the second portion 1222 . As the line transmitting the first gate signal GW is implemented as the third signal line 1541 , the transmission speed of the first gate signal GW may be improved, and the first gate signal GW may be used. ) can be maintained.

일 실시예에서, 상기 제1 액티브 패턴(1110) 및 상기 제2 부분(1222)은 서로 중첩할 수 있다. 그에 따라, 상기 제1 액티브 패턴(1110) 및 상기 제2 부분(1222)은 상기 제2 트랜지스터(T2)를 구성할 수 있다.In an embodiment, the first active pattern 1110 and the second portion 1222 may overlap each other. Accordingly, the first active pattern 1110 and the second portion 1222 may constitute the second transistor T2 .

도 13은 도 9의 IV-IV'선을 따라 절단한 단면도이다.13 is a cross-sectional view taken along line IV-IV' of FIG. 9 .

도 2, 9 및 13을 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제2 게이트 전극(1260), 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 제2 층간 절연층(ILD2), 제4 신호 배선(1542), 제1 비아 절연층(VIA1), 제2 비아 절연층(VIA2), 제1 전극(1710), 발광층(1720) 및 제2 전극(1730)이 순차적으로 배치된 구조를 가질 수 있다.2 , 9 and 13 , the pixel structure PX includes the above-described substrate SUB, the buffer layer BFR, the first gate insulating layer GI1 , the second gate electrode 1260 , and the first interlayer insulating layer. (ILD1), second gate insulating layer GI2, second interlayer insulating layer ILD2, fourth signal wiring 1542, first via insulating layer VIA1, second via insulating layer VIA2, first The electrode 1710 , the emission layer 1720 , and the second electrode 1730 may have a structure in which they are sequentially disposed.

상술한 바와 같이, 상기 제4 신호 배선(1542)은 상기 제2 게이트 전극(1260)과 접촉할 수 있다. 그에 따라, 상기 제4 신호 배선(1542)으로 제공되는 상기 제4 게이트 신호(GB)는 상기 제2 게이트 전극(1260)으로 전달될 수 있다.As described above, the fourth signal line 1542 may contact the second gate electrode 1260 . Accordingly, the fourth gate signal GB provided to the fourth signal line 1542 may be transferred to the second gate electrode 1260 .

일 실시예에서, 상기 제2 게이트 전극(1260)은 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있고, 상기 제4 신호 배선(1542)은 상기 알루미늄(Al)을 포함하는 Ti/Al/Ti 구조를 가질 수 있다. 그에 따라, 상기 제4 신호 배선(1542)의 전기 저항은 상기 제2 게이트 전극(1260)의 전기 저항보다 작을 수 있다. 상기 제4 게이트 신호(GB)를 전달하는 배선을 상기 제4 신호 배선(1542)으로 구현함에 따라, 상기 제4 게이트 신호(GB)의 전달 속도가 향상될 수 있고, 상기 제4 게이트 신호(GB)의 전압 레벨이 유지될 수 있다.In an embodiment, the second gate electrode 1260 may include the molybdenum (Mo) or an alloy containing molybdenum, and the fourth signal line 1542 may include the aluminum (Al). ) may have a Ti/Al/Ti structure including Accordingly, the electrical resistance of the fourth signal line 1542 may be smaller than the electrical resistance of the second gate electrode 1260 . By implementing the wiring for transmitting the fourth gate signal GB as the fourth signal wiring 1542 , the transmission speed of the fourth gate signal GB may be improved, and the fourth gate signal GB may be used. ) can be maintained.

일 실시예에서, 상기 제1 액티브 패턴(1110) 및 상기 제2 게이트 전극(1260)은 서로 중첩할 수 있다. 그에 따라, 상기 제1 액티브 패턴(1110) 및 상기 제2 게이트 전극(1260)은 상기 제7 트랜지스터(T7)를 구성할 수 있다. In an embodiment, the first active pattern 1110 and the second gate electrode 1260 may overlap each other. Accordingly, the first active pattern 1110 and the second gate electrode 1260 may constitute the seventh transistor T7 .

도 14는 도 9의 V-V'선을 따라 절단한 단면도이다.14 is a cross-sectional view taken along the line V-V' of FIG. 9 .

도 2, 9 및 14를 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제3 게이트 전극(1240), 제1 층간 절연층(ILD1), 제2 액티브 패턴(1300), 제2 게이트 절연층(GI2), 제2 층간 절연층(ILD2), 고전원 전압 패턴(1570), 제1 비아 절연층(VIA1), 구동 전압 배선(1620), 제2 비아 절연층(VIA2), 제1 전극(1710), 발광층(1720) 및 제2 전극(1730)이 순차적으로 배치된 구조를 가질 수 있다.2 , 9 and 14 , the pixel structure PX includes the above-described substrate SUB, the buffer layer BFR, the first gate insulating layer GI1 , the third gate electrode 1240 , and the first interlayer insulating layer. (ILD1), second active pattern 1300, second gate insulating layer GI2, second interlayer insulating layer ILD2, high power voltage pattern 1570, first via insulating layer VIA1, driving voltage line 1620 , the second via insulating layer VIA2 , the first electrode 1710 , the emission layer 1720 , and the second electrode 1730 may have a structure in which they are sequentially disposed.

상술한 바와 같이, 상기 제2 액티브 패턴(1300)은 상기 제4 부분(h)에서 상기 고전원 전압 패턴(1570)과 접촉할 수 있고, 상기 고전원 전압 패턴(1570)은 상기 구동 전압 배선(1620)과 접촉할 수 있다. 상기 제2 액티브 패턴(1300)은 상기 구동 전압 배선(1620)과 전기적으로 연결되어 상기 고전원 전압(ELVDD)을 제공받을 수 있다.As described above, the second active pattern 1300 may be in contact with the high power voltage pattern 1570 in the fourth portion h, and the high power voltage pattern 1570 may be connected to the driving voltage line ( 1620) can be contacted. The second active pattern 1300 may be electrically connected to the driving voltage line 1620 to receive the high power voltage ELVDD.

일 실시예에서, 상기 제2 액티브 패턴(1300)의 상기 제4 부분(h)과 상기 제3 게이트 전극(1240)은 서로 중첩할 수 있다. 그에 따라, 상기 제2 액티브 패턴(1300) 및 제3 게이트 전극(1240)은 상기 스토리지 커패시터(CST)를 구성할 수 있다. 상기 표시 장치(10)는 별도의 금속층을 더 포함하지 않고도 상기 스토리지 커패시터(CST)를 형성할 수 있다.In an embodiment, the fourth portion h of the second active pattern 1300 and the third gate electrode 1240 may overlap each other. Accordingly, the second active pattern 1300 and the third gate electrode 1240 may constitute the storage capacitor CST. The display device 10 may form the storage capacitor CST without further including a separate metal layer.

도 15는 도 1의 표시 장치에 포함되는 화소 구조물의 다른 실시예를 나타내는 단면도이고, 도 16은 도 1의 표시 장치에 포함되는 화소 구조물의 또 다른 실시예를 나타내는 단면도이다.15 is a cross-sectional view illustrating another exemplary embodiment of a pixel structure included in the display device of FIG. 1 , and FIG. 16 is a cross-sectional view illustrating another exemplary embodiment of the pixel structure included in the display device of FIG. 1 .

도 15를 참조하면, 화소 구조물(PX-2)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제2 하부 전극(1230-2), 제1 층간 절연층(ILD1), 제2 액티브 패턴(1300), 제2 게이트 절연층(GI2), 제2 상부 전극(1420-2), 제2 층간 절연층(ILD2), 제2 신호 배선(1550-2), 제1 비아 절연층(VIA1), 구동 전압 배선(1620), 제2 비아 절연층(VIA2), 제1 전극(1710), 발광층(1720) 및 제2 전극(1730)이 순차적으로 배치된 구조를 가질 수 있다. 다만, 화소 구조물(PX-2)은 제2 하부 전극(1230-2), 제2 상부 전극(1420-2) 및 제2 신호 배선(1550-2)의 접촉 관계를 제외하고는 도 10을 참조하여 설명한 화소 구조물(PX)과 실질적으로 동일하므로, 이하에서는 제2 하부 전극(1230-2), 제2 상부 전극(1420-2) 및 제2 신호 배선(1550-2)의 접촉 관계에 대하여 자세히 설명하기로 한다.Referring to FIG. 15 , the pixel structure PX-2 includes the above-described substrate SUB, the buffer layer BFR, the first gate insulating layer GI1 , the second lower electrode 1230 - 2 , and the first interlayer insulating layer. (ILD1), a second active pattern 1300, a second gate insulating layer GI2, a second upper electrode 1420-2, a second interlayer insulating layer ILD2, a second signal line 1550-2, A structure in which the first via insulating layer VIA1, the driving voltage line 1620, the second via insulating layer VIA2, the first electrode 1710, the light emitting layer 1720, and the second electrode 1730 are sequentially arranged can have However, for the pixel structure PX-2, refer to FIG. 10 except for the contact relationship between the second lower electrode 1230-2, the second upper electrode 1420-2, and the second signal line 1550-2. Since it is substantially the same as the pixel structure PX described above, the contact relationship between the second lower electrode 1230 - 2 , the second upper electrode 1420 - 2 and the second signal line 1550 - 2 will be described in detail below. to explain

상기 제2 신호 배선(1550-2)은 상기 제2 상부 전극(1420-2)과 접촉할 수 있고, 상기 제2 상부 전극(1420-2)은 상기 제2 하부 전극(1230-2)과 접촉할 수 있다. 그에 따라, 상기 제2 신호 배선(1550-2)으로 제공되는 상기 제2 게이트 신호(GC)는 상기 제2 하부 전극(1230-2) 및 상기 제2 상부 전극(1420-2)으로 전달될 수 있다.The second signal line 1550 - 2 may contact the second upper electrode 1420 - 2 , and the second upper electrode 1420 - 2 may contact the second lower electrode 1230 - 2 can do. Accordingly, the second gate signal GC provided to the second signal line 1550 - 2 may be transmitted to the second lower electrode 1230 - 2 and the second upper electrode 1420 - 2 . have.

도 16을 참조하면, 화소 구조물(PX-3)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제2 하부 전극(1230-3), 제1 층간 절연층(ILD1), 제2 액티브 패턴(1300), 제2 게이트 절연층(GI2), 제2 상부 전극(1420-3), 제2 층간 절연층(ILD2), 제2 신호 배선(1550-3), 제1 비아 절연층(VIA1), 구동 전압 배선(1620), 제2 비아 절연층(VIA2), 제1 전극(1710), 발광층(1720) 및 제2 전극(1730)이 순차적으로 배치된 구조를 가질 수 있다. 다만, 화소 구조물(PX-3)은 제2 하부 전극(1230-3), 제2 상부 전극(1420-3) 및 제2 신호 배선(1550-3)의 접촉 관계를 제외하고는 도 10을 참조하여 설명한 화소 구조물(PX)과 실질적으로 동일하므로, 이하에서는 제2 하부 전극(1230-3), 제2 상부 전극(1420-3) 및 제2 신호 배선(1550-3)의 접촉 관계에 대하여 자세히 설명하기로 한다.Referring to FIG. 16 , the pixel structure PX-3 includes the above-described substrate SUB, the buffer layer BFR, the first gate insulating layer GI1 , the second lower electrode 1230 - 3 , and the first interlayer insulating layer. (ILD1), a second active pattern 1300, a second gate insulating layer GI2, a second upper electrode 1420-3, a second interlayer insulating layer ILD2, a second signal line 1550-3; A structure in which the first via insulating layer VIA1, the driving voltage line 1620, the second via insulating layer VIA2, the first electrode 1710, the light emitting layer 1720, and the second electrode 1730 are sequentially arranged can have However, for the pixel structure PX-3, refer to FIG. 10 except for the contact relationship between the second lower electrode 1230-3, the second upper electrode 1420-3, and the second signal line 1550-3. Since it is substantially the same as the pixel structure PX described above, the contact relationship between the second lower electrode 1230 - 3 , the second upper electrode 1420 - 3 and the second signal line 1550 - 3 will be described in detail below. to explain

상기 제2 신호 배선(1550-3)은 상기 제2 하부 전극(1230-3)과 접촉할 수 있고, 상기 제2 상부 전극(1420-3)은 상기 제2 하부 전극(1230-3)과 접촉할 수 있다. 그에 따라, 상기 제2 신호 배선(1550-3)으로 제공되는 상기 제2 게이트 신호(GC)는 상기 제2 하부 전극(1230-3) 및 상기 제2 상부 전극(1420-3)으로 전달될 수 있다.The second signal line 1550 - 3 may contact the second lower electrode 1230 - 3 , and the second upper electrode 1420 - 3 may contact the second lower electrode 1230 - 3 . can do. Accordingly, the second gate signal GC provided to the second signal line 1550 - 3 may be transmitted to the second lower electrode 1230 - 3 and the second upper electrode 1420 - 3 . have.

도 17 내지 도 22는 도 1의 표시 장치에 포함되는 화소 구조물의 또 다른 실시예를 나타내는 레이아웃 도면들이다.17 to 22 are layout views illustrating still another exemplary embodiment of a pixel structure included in the display device of FIG. 1 .

도 17을 참조하면, 화소 구조물(PX-4)은 기판(SUB) 및 상기 기판(SUB) 상에 배치되는 제1 도전 패턴(2100)을 포함할 수 있다. 상기 제1 도전 패턴(2100)은 제1 액티브 패턴(2110), 게이트 초기화 전압 배선(2120), 제1 하부 전극(2130) 및 제2 하부 전극(2140)을 포함할 수 있다.Referring to FIG. 17 , the pixel structure PX-4 may include a substrate SUB and a first conductive pattern 2100 disposed on the substrate SUB. The first conductive pattern 2100 may include a first active pattern 2110 , a gate initialization voltage line 2120 , a first lower electrode 2130 , and a second lower electrode 2140 .

상기 기판(SUB)은 유리 기판, 석영 기판, 플라스틱 기판 등을 포함할 수 있다. 일 실시예에서, 상기 기판(SUB)은 플라스틱 기판을 포함할 수 있고, 이에 따라 상기 표시 장치(10)는 플렉서블한 특성을 가질 수 있다. 이 경우, 상기 기판(SUB)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.The substrate SUB may include a glass substrate, a quartz substrate, a plastic substrate, or the like. In an embodiment, the substrate SUB may include a plastic substrate, and thus the display device 10 may have a flexible characteristic. In this case, the substrate SUB may have a structure in which at least one organic film layer and at least one barrier layer are alternately stacked. For example, the organic film layer may be formed using an organic material such as polyimide, and the barrier layer may be formed using an inorganic material.

상기 기판(SUB) 상에는 버퍼층(예를 들어, 도 23의 BFR)이 배치될 수 있다. 상기 버퍼층은 상기 기판(SUB)으로부터 금속 원자들이나 불순물들이 상기 제1 도전 패턴(2100)으로 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층은 상기 제1 도전 패턴(2100)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여 상기 제1 도전 패턴(2100)을 균일하게 형성할 수 있다.A buffer layer (eg, BFR of FIG. 23 ) may be disposed on the substrate SUB. The buffer layer may prevent diffusion of metal atoms or impurities from the substrate SUB to the first conductive pattern 2100 . In addition, the buffer layer may uniformly form the first conductive pattern 2100 by adjusting a heat supply rate during the crystallization process for forming the first conductive pattern 2100 .

상기 제1 액티브 패턴(2110)은 상기 버퍼층 상에 배치될 수 있다. 일 실시예에서, 상기 제1 액티브 패턴(2110)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.The first active pattern 2110 may be disposed on the buffer layer. In an embodiment, the first active pattern 2110 may include a silicon semiconductor. For example, the silicon semiconductor may include amorphous silicon, polycrystalline silicon, or the like.

일 실시예에서, 상기 제1 액티브 패턴(2110)에는 이온이 선택적으로 주입될 수 있다. 예를 들어, 상기 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)이 상기 PMOS 트랜지스터들인 경우, 상기 제1 액티브 패턴(2110)은 상기 양이온이 주입되는 소스 영역과 드레인 영역 및 상기 양이온이 주입되지 않는 채널 영역을 포함할 수 있다.In an embodiment, ions may be selectively implanted into the first active pattern 2110 . For example, when the first, second, fifth, sixth, and seventh transistors T1 , T2 , T5 , T6 , and T7 are the PMOS transistors, the first active pattern 2110 is the positive ion It may include a source region and a drain region to be implanted, and a channel region to which the positive ions are not implanted.

상기 게이트 초기화 전압 배선(2120)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 게이트 초기화 전압 배선(2120)은 상기 제4 트랜지스터(T4)로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다. 다른 실시예들에서, 상기 게이트 초기화 전압 배선(2120)은 상기 제1 액티브 패턴(2110) 상에 배치될 수도 있다.The gate initialization voltage line 2120 may extend in the first direction D1 . In an embodiment, the gate initialization voltage line 2120 may provide the gate initialization voltage VINT to the fourth transistor T4 . In other embodiments, the gate initialization voltage line 2120 may be disposed on the first active pattern 2110 .

상기 제1 하부 전극(2130)은 상기 제1 방향(D1)으로 연장하며 섬(island) 형상으로 배치될 수 있다. 예를 들어, 상기 제1 하부 전극(2130)은 상기 제4 트랜지스터(T4)의 하부 게이트 전극으로 기능할 수 있다. 이를 위해, 상기 제1 하부 전극(2130)은 후술할 제1 신호 배선(예를 들어, 도 24의 2520)과 접촉할 수 있다.The first lower electrode 2130 may extend in the first direction D1 and may be disposed in an island shape. For example, the first lower electrode 2130 may function as a lower gate electrode of the fourth transistor T4 . To this end, the first lower electrode 2130 may be in contact with a first signal line (eg, 2520 of FIG. 24 ) to be described later.

상기 제2 하부 전극(2140)은 상기 제1 방향(D1)으로 연장하며 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제2 하부 전극(2140)은 상기 제3 트랜지스터(T3)의 하부 게이트 전극으로 기능할 수 있다. 이를 위해, 상기 제2 하부 전극(2140)은 후술할 제2 신호 배선(예를 들어, 도 23의 2550)과 접촉할 수 있다.The second lower electrode 2140 may extend in the first direction D1 and may be disposed in an island shape. For example, the second lower electrode 2140 may function as a lower gate electrode of the third transistor T3 . To this end, the second lower electrode 2140 may be in contact with a second signal line (eg, 2550 of FIG. 23 ) to be described later.

제1 게이트 절연층(예를 들어, 도 23의 GI1)은 상기 제1 도전 패턴(2100)을 덮으며, 상기 기판(SUB) 상에 배치될 수 있다. 상기 제1 게이트 절연층은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 절연층은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.A first gate insulating layer (eg, GI1 of FIG. 23 ) may cover the first conductive pattern 2100 and be disposed on the substrate SUB. The first gate insulating layer may include an insulating material. For example, the first gate insulating layer may include silicon oxide, silicon nitride, titanium oxide, tantalum oxide, or the like.

도 18을 참조하면, 제2 도전 패턴(2200)은 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제2 도전 패턴(2200)은 제1 게이트 전극(2220), 제3 게이트 전극(2240), 발광 제어 배선(2250), 제2 게이트 전극(2260) 및 애노드 초기화 전압 배선(2270)을 포함할 수 있다. 상기 제1 게이트 전극(2220)은 제1 부분(2221) 및 상기 제1 부분(2221)과 연결된 제2 부분(2222)을 포함할 수 있다.Referring to FIG. 18 , a second conductive pattern 2200 may be disposed on the first gate insulating layer. The second conductive pattern 2200 may include a first gate electrode 2220 , a third gate electrode 2240 , a light emission control line 2250 , a second gate electrode 2260 , and an anode initialization voltage line 2270 . can The first gate electrode 2220 may include a first portion 2221 and a second portion 2222 connected to the first portion 2221 .

상기 제1 게이트 전극(2220)은 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제1 부분(2221)은 상기 부스팅 커패시터(CBS)의 상기 제2 단자로 기능할 수 있고, 상기 제2 부분(2222)은 상기 제1 액티브 패턴(2110)의 일부와 함께 상기 제2 트랜지스터(T2)를 구성할 수 있다. 예를 들어, 상기 제2 부분(2222)은 상기 제1 부분(2221)과 연결되어 상기 제2 트랜지스터(T2)의 상기 게이트 단자로 기능할 수 있다.The first gate electrode 2220 may be disposed in an island shape. For example, the first portion 2221 may function as the second terminal of the boosting capacitor CBS, and the second portion 2222 may be formed together with a portion of the first active pattern 2110. The second transistor T2 may be configured. For example, the second portion 2222 may be connected to the first portion 2221 to function as the gate terminal of the second transistor T2 .

상기 제3 게이트 전극(2240)은 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제3 게이트 전극(2240)은 상기 제1 액티브 패턴(2110)의 일부와 함께 상기 제1 트랜지스터(T1)를 구성할 수 있다.The third gate electrode 2240 may be disposed in an island shape. For example, the third gate electrode 2240 may form the first transistor T1 together with a portion of the first active pattern 2110 .

상기 발광 제어 배선(2250)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 발광 제어 배선(2250)은 상기 제1 액티브 패턴(2110)의 일부와 함께 상기 제5 및 제6 트랜지스터들(T5, T6)을 구성할 수 있다. 이를 위해, 상기 발광 제어 배선(2250)에는 상기 발광 제어 신호(EM)가 제공될 수 있다.The light emission control wiring 2250 may extend in the first direction D1 . For example, the light emission control wiring 2250 may form the fifth and sixth transistors T5 and T6 together with a portion of the first active pattern 2110 . To this end, the light emission control signal EM may be provided to the light emission control wiring 2250 .

상기 제2 게이트 전극(2260)은 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제2 게이트 전극(2260)은 상기 제1 액티브 패턴(2110)의 일부와 함께 상기 제7 트랜지스터(T7)를 구성할 수 있다. The second gate electrode 2260 may be disposed in an island shape. For example, the second gate electrode 2260 may form the seventh transistor T7 together with a portion of the first active pattern 2110 .

상기 애노드 초기화 전압 배선(2270)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 애노드 초기화 전압 배선(2270)은 상기 제1 액티브 패턴(2110)과 중첩하지 않도록 이격될 수 있다. 상기 애노드 초기화 전압 배선(2270)은 상기 제7 트랜지스터(T7)로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다.The anode initialization voltage line 2270 may extend in the first direction D1 . For example, the anode initialization voltage line 2270 may be spaced apart so as not to overlap the first active pattern 2110 . The anode initialization voltage line 2270 may provide the anode initialization voltage AINT to the seventh transistor T7 .

예를 들어, 상기 제2 도전 패턴(2200)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제2 도전 패턴(2200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 일 실시예에서, 상기 제2 도전 패턴(2200)은 공정의 신뢰성을 확보하기 위해 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있다.For example, the second conductive pattern 2200 may include a metal, an alloy, a conductive metal oxide, a transparent conductive material, or the like. For example, the second conductive pattern 2200 may include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), an alloy containing aluminum, Aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta), platinum ( Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. In an embodiment, the second conductive pattern 2200 may include the molybdenum (Mo), an alloy containing molybdenum, or the like in order to secure process reliability.

제1 층간 절연층(예를 들어, 도 23의 ILD1)은 상기 제2 도전 패턴(2200)을 덮으며, 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제1 층간 절연층은 절연 물질을 포함할 수 있다.A first interlayer insulating layer (eg, ILD1 of FIG. 23 ) may cover the second conductive pattern 2200 and be disposed on the first gate insulating layer. The first interlayer insulating layer may include an insulating material.

도 19를 참조하면, 제2 액티브 패턴(2300)은 상기 제1 층간 절연층 상에 배치될 수 있다. 일 실시예에서, 상기 제2 액티브 패턴(2300)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 제2 액티브 패턴(2300)은 도 5를 참조하여 설명한 제2 액티브 패턴(2300)과 실질적으로 동일할 수 있다.Referring to FIG. 19 , a second active pattern 2300 may be disposed on the first interlayer insulating layer. In an embodiment, the second active pattern 2300 may include an oxide semiconductor. For example, the second active pattern 2300 may be substantially the same as the second active pattern 2300 described with reference to FIG. 5 .

제2 게이트 절연층(예를 들어, 도 23의 GI2)은 상기 제2 액티브 패턴(2300)을 덮으며, 상기 제1 층간 절연층 상에 배치될 수 있다. 상기 제2 게이트 절연층은 절연 물질을 포함할 수 있다.A second gate insulating layer (eg, GI2 in FIG. 23 ) may cover the second active pattern 2300 and be disposed on the first interlayer insulating layer. The second gate insulating layer may include an insulating material.

도 20을 참조하면, 제3 도전 패턴(2400)은 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제3 도전 패턴(2400)은 제1 상부 전극(2410) 및 제2 상부 전극(2420)을 포함할 수 있다.Referring to FIG. 20 , a third conductive pattern 2400 may be disposed on the second gate insulating layer. The third conductive pattern 2400 may include a first upper electrode 2410 and a second upper electrode 2420 .

상기 제1 상부 전극(2410)은 상기 제1 방향(D1)으로 연장하며 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제1 상부 전극(2410)은 상기 제4 트랜지스터(T4)의 상부 게이트 전극으로 기능할 수 있다. 다시 말하면, 상기 제4 트랜지스터(T4)는 듀얼-게이트 구조를 가질 수 있다. 이를 위해, 상기 제1 상부 전극(2410)은 후술할 제1 신호 배선(예를 들어, 도 24의 2520)과 접촉할 수 있다.The first upper electrode 2410 may extend in the first direction D1 and may be disposed in an island shape. For example, the first upper electrode 2410 may function as an upper gate electrode of the fourth transistor T4 . In other words, the fourth transistor T4 may have a dual-gate structure. To this end, the first upper electrode 2410 may contact a first signal line (eg, 2520 of FIG. 24 ) to be described later.

상기 제2 상부 전극(2420)은 상기 제1 방향(D1)으로 연장하며 섬 형상으로 배치될 수 있다. 예를 들어, 상기 제2 상부 전극(2420)은 상기 제3 트랜지스터(T3)의 상부 게이트 전극으로 기능할 수 있다. 다시 말하면, 상기 제3 트랜지스터(T3)는 듀얼-게이트 구조를 가질 수 있다. 이를 위해, 상기 제2 상부 전극(2420)은 후술할 제2 신호 배선(예를 들어, 도 23의 2550)과 접촉할 수 있다.The second upper electrode 2420 may extend in the first direction D1 and may be disposed in an island shape. For example, the second upper electrode 2420 may function as an upper gate electrode of the third transistor T3 . In other words, the third transistor T3 may have a dual-gate structure. To this end, the second upper electrode 2420 may be in contact with a second signal line (eg, 2550 of FIG. 23 ) to be described later.

상기 제3 및 제4 트랜지스터들(T3, T4) 각각이 듀얼-게이트 구조를 가짐으로써, 상기 제3 및 제4 트랜지스터들(T3, T4) 각각의 턴온 특성 및/또는 턴오프 특성이 향상될 수 있다.As each of the third and fourth transistors T3 and T4 has a dual-gate structure, turn-on characteristics and/or turn-off characteristics of each of the third and fourth transistors T3 and T4 may be improved. have.

예를 들어, 상기 제3 도전 패턴(2400)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제3 도전 패턴(2400)은 상기 제2 도전 패턴(2200)과 동일한 물질을 포함할 수 있다. 일 실시예에서, 상기 제2 및 제3 도전 패턴들(2200, 2400)은 공정의 신뢰성을 확보하기 위해 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있다.For example, the third conductive pattern 2400 may include a metal, an alloy, a conductive metal oxide, a transparent conductive material, or the like. For example, the third conductive pattern 2400 may include the same material as the second conductive pattern 2200 . In an embodiment, the second and third conductive patterns 2200 and 2400 may include the molybdenum (Mo), an alloy containing molybdenum, or the like to ensure process reliability.

제2 층간 절연층(예를 들어, 도 23의 ILD2)은 상기 제3 도전 패턴(2400)을 덮으며, 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제2 층간 절연층은 절연 물질을 포함할 수 있다.A second interlayer insulating layer (eg, ILD2 of FIG. 23 ) may cover the third conductive pattern 2400 and be disposed on the second gate insulating layer. The second interlayer insulating layer may include an insulating material.

도 21 및 22를 참조하면, 제4 도전 패턴(2500)은 게이트 초기화 전압 연결 배선(2510), 제1 신호 배선(2520), 제1 패드(2530), 제3 신호 배선(2541), 제2 신호 배선(2550), 보상 연결 패턴(2560), 고전원 전압 패턴(2570), 제2 패드(2580), 제4 신호 배선(2542) 및 애노드 초기화 전압 연결 배선(2590)을 포함할 수 있다.21 and 22 , the fourth conductive pattern 2500 includes a gate initialization voltage connection line 2510 , a first signal line 2520 , a first pad 2530 , a third signal line 2541 , and a second It may include a signal line 2550 , a compensation connection pattern 2560 , a high power voltage pattern 2570 , a second pad 2580 , a fourth signal line 2542 , and an anode initialization voltage connection line 2590 .

상기 게이트 초기화 전압 연결 배선(2510)은 상기 게이트 초기화 전압 배선(2120)과 상기 제2 액티브 패턴(2300)을 전기적으로 연결시킬 수 있다. 상기 게이트 초기화 전압 연결 배선(2510)을 통해, 상기 게이트 초기화 전압(VINT)이 상기 제1 액티브 패턴(2110)으로 전달될 수 있다.The gate initialization voltage connection line 2510 may electrically connect the gate initialization voltage line 2120 and the second active pattern 2300 . The gate initialization voltage VINT may be transferred to the first active pattern 2110 through the gate initialization voltage connection line 2510 .

상기 제1 신호 배선(2520)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제1 신호 배선(2520)에는 상기 제3 게이트 신호(GI)가 제공될 수 있다. 일 실시예에서, 상기 제1 신호 배선(2520)은 상기 제1 하부 전극(2130) 및 상기 제1 상부 전극(2410)과 접촉할 수 있다. 이에 따라, 상기 제1 신호 배선(2520)으로 제공된 상기 제3 게이트 신호(GI)는 상기 제1 하부 전극(2130) 및 상기 제1 상부 전극(2410)으로 전달될 수 있다.The first signal line 2520 may extend in the first direction D1 . For example, the third gate signal GI may be provided to the first signal line 2520 . In an embodiment, the first signal line 2520 may contact the first lower electrode 2130 and the first upper electrode 2410 . Accordingly, the third gate signal GI provided to the first signal line 2520 may be transmitted to the first lower electrode 2130 and the first upper electrode 2410 .

상기 제1 패드(2530)는 상기 데이터 전압(DATA)을 상기 제1 액티브 패턴(2110)으로 전달할 수 있다. 이를 위해, 상기 제1 패드(2530)는 상기 제1 액티브 패턴(2110)과 데이터 배선 사이에 배치될 수 있고, 상기 제1 액티브 패턴(2110) 및 상기 데이터 배선과 접촉할 수 있다.The first pad 2530 may transfer the data voltage DATA to the first active pattern 2110 . To this end, the first pad 2530 may be disposed between the first active pattern 2110 and the data line, and may contact the first active pattern 2110 and the data line.

상기 제3 신호 배선(2541)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제3 신호 배선(2541)에는 상기 제1 게이트 신호(GW)가 제공될 수 있다. 일 실시예에서, 상기 제3 신호 배선(2541)은 상기 제1 게이트 전극(2220)의 상기 제2 부분(2222)과 접촉할 수 있다. 이에 따라, 상기 제3 신호 배선(2541)으로 제공된 상기 제1 게이트 신호(GW)는 상기 제2 부분(2222)로 전달될 수 있다.The third signal line 2541 may extend in the first direction D1 . For example, the first gate signal GW may be provided to the third signal line 2541 . In an embodiment, the third signal line 2541 may contact the second portion 2222 of the first gate electrode 2220 . Accordingly, the first gate signal GW provided to the third signal line 2541 may be transmitted to the second portion 2222 .

상기 제2 신호 배선(2550)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제2 신호 배선(2550)에는 상기 제2 게이트 신호(GC)가 제공될 수 있다. 일 실시예에서, 상기 제2 신호 배선(2550)은 상기 제2 하부 전극(2140) 및 상기 제2 상부 전극(2420)과 접촉할 수 있다. 이에 따라, 상기 제2 게이트 신호(GC)는 상기 제2 하부 전극(2140) 및 상기 제2 상부 전극(2420)으로 전달될 수 있다.The second signal line 2550 may extend in the first direction D1 . For example, the second gate signal GC may be provided to the second signal line 2550 . In an embodiment, the second signal line 2550 may contact the second lower electrode 2140 and the second upper electrode 2420 . Accordingly, the second gate signal GC may be transmitted to the second lower electrode 2140 and the second upper electrode 2420 .

상기 보상 연결 패턴(2560)은 상기 제2 액티브 패턴(2300)과 상기 제1 액티브 패턴(2110)을 전기적으로 연결시킬 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)의 상기 제2 단자(예를 들어, 제3 트랜지스터의 드레인 단자)는 상기 보상 연결 패턴(2560)을 통해 상기 제1 트랜지스터(T1)의 상기 제2 단자(예를 들어, 제1 트랜지스터의 드레인 단자)와 연결될 수 있다.The compensation connection pattern 2560 may electrically connect the second active pattern 2300 and the first active pattern 2110 to each other. For example, the second terminal of the third transistor T3 (eg, the drain terminal of the third transistor) is connected to the second terminal of the first transistor T1 through the compensation connection pattern 2560 . (eg, the drain terminal of the first transistor).

상기 고전원 전압 패턴(2570)은 상기 고전원 전압(ELVDD)을 상기 제2 액티브 패턴(2300) 및 상기 제1 액티브 패턴(2110)으로 전달할 수 있다.The high power voltage pattern 2570 may transfer the high power voltage ELVDD to the second active pattern 2300 and the first active pattern 2110 .

상기 제2 패드(2580)는 후술할 유기 발광 다이오드의 제1 전극(예를 들어, 도 23의 1710)으로 상기 구동 전류 및 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 이를 위해, 상기 제2 패드(2580)는 상기 제1 액티브 패턴(2110)과 상기 제1 전극 사이에 배치될 수 있고, 상기 제1 액티브 패턴(2110)과 접촉할 수 있다.The second pad 2580 may provide the driving current and the anode initialization voltage AINT to a first electrode (eg, 1710 of FIG. 23 ) of an organic light emitting diode to be described later. To this end, the second pad 2580 may be disposed between the first active pattern 2110 and the first electrode, and may be in contact with the first active pattern 2110 .

상기 제4 신호 배선(2542)은 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제4 신호 배선(2542)에는 상기 제4 게이트 신호(GB)가 제공될 수 있다. 일 실시예에서, 상기 제4 신호 배선(2542)은 상기 제2 게이트 전극(2260)과 접촉할 수 있다. 이에 따라, 상기 제4 신호 배선(2542)으로 제공된 상기 제4 게이트 신호(GB)는 상기 제2 게이트 전극(2260)로 전달될 수 있다.The fourth signal line 2542 may extend in the first direction D1 . For example, the fourth gate signal GB may be provided to the fourth signal line 2542 . In an embodiment, the fourth signal line 2542 may contact the second gate electrode 2260 . Accordingly, the fourth gate signal GB provided to the fourth signal line 2542 may be transferred to the second gate electrode 2260 .

상기 애노드 초기화 전압 연결 배선(2590)은 상기 애노드 초기화 전압 배선(2270)과 상기 제1 액티브 패턴(2110)을 전기적으로 연결시킬 수 있다. 상기 애노드 초기화 전압 연결 배선(2590)을 통해, 상기 애노드 초기화 전압(AINT)이 상기 제1 액티브 패턴(2110)으로 전달될 수 있다.The anode initialization voltage connection line 2590 may electrically connect the anode initialization voltage line 2270 and the first active pattern 2110 to each other. The anode initialization voltage AINT may be transmitted to the first active pattern 2110 through the anode initialization voltage connection line 2590 .

예를 들어, 상기 제4 도전 패턴(2500)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제4 도전 패턴(2500)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 일 실시예에서, 상기 제4 도전 패턴(2500)의 전기 저항을 감소시키기 위해, 상기 제4 도전 패턴(2500)은 상기 알루미늄(Al)을 포함할 수 있으며, 예를 들어 티타늄(Ti)과 알루미늄(Al)이 교대로 배열된 Ti/Al/Ti 구조를 가질 수 있다.For example, the fourth conductive pattern 2500 may include a metal, an alloy, a conductive metal oxide, a transparent conductive material, or the like. For example, the fourth conductive pattern 2500 may include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), an alloy containing aluminum, Aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta), platinum ( Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. In an embodiment, in order to reduce the electrical resistance of the fourth conductive pattern 2500 , the fourth conductive pattern 2500 may include the aluminum (Al), for example, titanium (Ti) and aluminum. It may have a Ti/Al/Ti structure in which (Al) is alternately arranged.

제1 비아 절연층(예를 들어, 도 23의 VIA1)은 상기 제4 도전 패턴(2500)을 덮으며, 상기 제2 층간 절연층 상에 배치될 수 있다. 상기 제1 비아 절연층은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 비아 절연층은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.A first via insulating layer (eg, VIA1 of FIG. 23 ) may cover the fourth conductive pattern 2500 and may be disposed on the second interlayer insulating layer. The first via insulating layer may include an organic insulating material. For example, the first via insulating layer may include a photoresist, a polyacrylic resin, a polyimide resin, an acrylic resin, or the like.

한편, 도시하지는 않았으나, 상기 제1 비아 절연층 상에 데이터 배선 및/또는 구동 전압 배선(예를 들어, 도 23의 2620)이 배치될 수 있다. 예를 들어, 상기 데이터 배선은 도 1을 참조하여 설명한 데이터 배선(DL)에 대응할 수 있고, 상기 구동 전압 배선은 도 1을 참조하여 설명한 구동 전압 배선(PL)에 대응할 수 있다. Meanwhile, although not shown, a data line and/or a driving voltage line (eg, 2620 of FIG. 23 ) may be disposed on the first via insulating layer. For example, the data line may correspond to the data line DL described with reference to FIG. 1 , and the driving voltage line may correspond to the driving voltage line PL described with reference to FIG. 1 .

또한, 상기 데이터 배선 및 상기 구동 전압 배선을 덮으며 상기 제1 비아 절연층 상에 제2 비아 절연층(예를 들어, 도 23의 VIA2)이 배치될 수 있고, 상기 제2 비아 절연층 상에 유기 발광 소자(예를 들어, 도 23의 2700)가 배치될 수 있다. In addition, a second via insulating layer (eg, VIA2 of FIG. 23 ) may be disposed on the first via insulating layer to cover the data line and the driving voltage line, and on the second via insulating layer. An organic light emitting device (eg, 2700 of FIG. 23 ) may be disposed.

도 23은 도 22의 VI-VI'선을 따라 절단한 단면도이다.23 is a cross-sectional view taken along line VI-VI' of FIG. 22 .

도 2, 22 및 23을 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제2 하부 전극(2140), 제1 층간 절연층(ILD1), 제2 액티브 패턴(2300), 제2 게이트 절연층(GI2), 제2 상부 전극(2420) 제2 층간 절연층(ILD2), 제2 신호 배선(2550), 제1 비아 절연층(VIA1), 구동 전압 배선(2620), 제2 비아 절연층(VIA2), 제1 전극(2710), 발광층(2720) 및 제2 전극(2730)이 순차적으로 배치된 구조를 가질 수 있다.2, 22 and 23 , the pixel structure PX includes the above-described substrate SUB, the buffer layer BFR, the first gate insulating layer GI1 , the second lower electrode 2140 , and the first interlayer insulating layer. (ILD1), second active pattern 2300, second gate insulating layer GI2, second upper electrode 2420, second interlayer insulating layer ILD2, second signal line 2550, first via insulating layer (VIA1), the driving voltage line 2620, the second via insulating layer VIA2, the first electrode 2710, the emission layer 2720, and the second electrode 2730 may have a structure in which they are sequentially disposed.

상술한 바와 같이, 상기 제2 신호 배선(2550)은 상기 제2 하부 전극(2140) 및 상기 제2 상부 전극(2420)과 접촉할 수 있다. 그에 따라, 상기 제2 신호 배선(2550)으로 제공되는 상기 제2 게이트 신호(GC)는 상기 제2 하부 전극(2140) 및 상기 제2 상부 전극(2420)으로 전달될 수 있다.As described above, the second signal line 2550 may contact the second lower electrode 2140 and the second upper electrode 2420 . Accordingly, the second gate signal GC provided to the second signal line 2550 may be transmitted to the second lower electrode 2140 and the second upper electrode 2420 .

일 실시예에서, 상기 제2 상부 전극(2420)은 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있고, 상기 제2 신호 배선(2550)은 상기 알루미늄(Al)을 포함하는 Ti/Al/Ti 구조를 가질 수 있다. 그에 따라, 상기 제2 신호 배선(2550)의 전기 저항은 상기 제2 상부 전극(2420)의 전기 저항보다 작을 수 있다. 상기 제2 게이트 신호(GC)를 전달하는 배선을 상기 제2 신호 배선(2550)으로 구현함에 따라, 상기 제2 게이트 신호(GC)의 전달 속도가 향상될 수 있고, 상기 제2 게이트 신호(GC)의 전압 레벨이 유지될 수 있다.In an embodiment, the second upper electrode 2420 may include the molybdenum (Mo) or an alloy containing molybdenum, and the second signal line 2550 may include the aluminum (Al). ) may have a Ti/Al/Ti structure including Accordingly, the electrical resistance of the second signal line 2550 may be smaller than the electrical resistance of the second upper electrode 2420 . By implementing the line through which the second gate signal GC is transmitted as the second signal line 2550 , the transmission speed of the second gate signal GC may be improved, and the second gate signal GC may be used. ) can be maintained.

일 실시예에서, 상기 제2 액티브 패턴(2300), 상기 제2 하부 전극(2140) 및 상기 제2 상부 전극(2420)은 서로 중첩할 수 있다. 그에 따라, 상기 제2 액티브 패턴(2300), 상기 제2 하부 전극(2140) 및 상기 제2 상부 전극(2420)은 듀얼-게이트 구조를 갖는 상기 제3 트랜지스터(T3)를 구성할 수 있다. 상기 제3 트랜지스터(T3)를 듀얼-게이트 구조로 구현함에 따라, 상기 제3 트랜지스터(T3)의 턴온 특성 및/또는 턴오프 특성이 향상될 수 있다.In an embodiment, the second active pattern 2300 , the second lower electrode 2140 , and the second upper electrode 2420 may overlap each other. Accordingly, the second active pattern 2300 , the second lower electrode 2140 , and the second upper electrode 2420 may constitute the third transistor T3 having a dual-gate structure. As the third transistor T3 has a dual-gate structure, turn-on characteristics and/or turn-off characteristics of the third transistor T3 may be improved.

도 24는 도 22의 VII-VII'선을 따라 절단한 단면도이다.24 is a cross-sectional view taken along line VII-VII' of FIG. 22 .

도 2, 22 및 24를 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제1 하부 전극(2130), 제1 층간 절연층(ILD1), 제2 액티브 패턴(2300), 제2 게이트 절연층(GI2), 제1 상부 전극(2410), 제2 층간 절연층(ILD2), 제1 신호 배선(2520), 제1 비아 절연층(VIA1), 구동 전압 배선(2620), 제2 비아 절연층(VIA2), 제1 전극(2710), 발광층(2720) 및 제2 전극(2730)이 순차적으로 배치된 구조를 가질 수 있다.2 , 22 and 24 , the pixel structure PX includes the above-described substrate SUB, the buffer layer BFR, the first gate insulating layer GI1 , the first lower electrode 2130 , and the first interlayer insulating layer. (ILD1), second active pattern 2300, second gate insulating layer GI2, first upper electrode 2410, second interlayer insulating layer ILD2, first signal line 2520, first via insulating The layer VIA1 , the driving voltage line 2620 , the second via insulating layer VIA2 , the first electrode 2710 , the emission layer 2720 , and the second electrode 2730 may be sequentially disposed.

상술한 바와 같이, 상기 제1 신호 배선(2520)은 상기 제1 하부 전극(2130) 및 상기 제1 상부 전극(2410)과 접촉할 수 있다. 그에 따라, 상기 제1 신호 배선(2520)으로 제공되는 상기 제3 게이트 신호(GI)는 상기 제1 하부 전극(2130) 및 상기 제1 상부 전극(2410)으로 전달될 수 있다.As described above, the first signal line 2520 may contact the first lower electrode 2130 and the first upper electrode 2410 . Accordingly, the third gate signal GI provided to the first signal line 2520 may be transmitted to the first lower electrode 2130 and the first upper electrode 2410 .

일 실시예에서, 상기 제1 상부 전극(2410)은 상기 몰리브데늄(Mo), 상기 몰리브데늄을 함유하는 합금 등을 포함할 수 있고, 상기 제1 신호 배선(2520)은 상기 알루미늄(Al)을 포함하는 Ti/Al/Ti 구조를 가질 수 있다. 그에 따라, 상기 제1 신호 배선(2520)의 전기 저항은 상기 제1 상부 전극(2410)의 전기 저항보다 작을 수 있다. 상기 제3 게이트 신호(GI)를 전달하는 배선을 상기 제1 신호 배선(2520)으로 구현함에 따라, 상기 제3 게이트 신호(GI)의 전달 속도가 향상될 수 있고, 상기 제3 게이트 신호(GI)의 전압 레벨이 유지될 수 있다.In an embodiment, the first upper electrode 2410 may include the molybdenum (Mo) or an alloy containing molybdenum, and the first signal line 2520 may include the aluminum (Al). ) may have a Ti/Al/Ti structure including Accordingly, the electrical resistance of the first signal line 2520 may be smaller than the electrical resistance of the first upper electrode 2410 . As the wiring for transmitting the third gate signal GI is implemented as the first signal wiring 2520 , the transmission speed of the third gate signal GI may be improved, and the third gate signal GI may be used. ) can be maintained.

일 실시예에서, 상기 제2 액티브 패턴(2300), 상기 제1 하부 전극(2130) 및 상기 제1 상부 전극(2410)은 서로 중첩할 수 있다. 그에 따라, 상기 제2 액티브 패턴(2300), 상기 제1 하부 전극(2130) 및 상기 제4 상부 전극(2410)은 듀얼-게이트 구조를 갖는 상기 제4 트랜지스터(T4)를 구성할 수 있다. 상기 제4 트랜지스터(T4)를 듀얼-게이트 구조로 구현함에 따라, 상기 제4 트랜지스터(T4)의 턴온 특성 및/또는 턴오프 특성이 향상될 수 있다.In an embodiment, the second active pattern 2300 , the first lower electrode 2130 , and the first upper electrode 2410 may overlap each other. Accordingly, the second active pattern 2300 , the first lower electrode 2130 , and the fourth upper electrode 2410 may constitute the fourth transistor T4 having a dual-gate structure. As the fourth transistor T4 has a dual-gate structure, turn-on characteristics and/or turn-off characteristics of the fourth transistor T4 may be improved.

상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.In the foregoing, although the description has been made with reference to exemplary embodiments of the present invention, those of ordinary skill in the art can use the present invention within the scope not departing from the spirit and scope of the present invention described in the claims below. It will be understood that various modifications and variations are possible.

본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.The present invention can be applied to a display device and an electronic device including the same. For example, the present invention can be applied to high-resolution smartphones, mobile phones, smart pads, smart watches, tablet PCs, in-vehicle navigation systems, televisions, computer monitors, notebook computers, and the like.

이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to exemplary embodiments of the present invention, those of ordinary skill in the art may vary the present invention within the scope without departing from the spirit and scope of the present invention described in the claims below. It will be understood that modifications and changes may be made to

10 : 표시 장치 SUB : 기판
1100 : 제1 도전 패턴 1200 : 제2 도전 패턴
1300 : 제2 액티브 패턴 1400 : 제3 도전 패턴
1500 : 제4 도전 패턴10: display device SUB: substrate
1100: first conductive pattern 1200: second conductive pattern
1300: second active pattern 1400: third conductive pattern
1500: fourth conductive pattern

Claims (20)

기판;
상기 기판 상에 배치되는 제1 액티브 패턴;
상기 제1 액티브 패턴 상에 배치되는 제2 액티브 패턴;
상기 제2 액티브 패턴 상에 배치되고, 섬(island) 형상을 가지는 제1 상부 전극; 및
상기 제1 상부 전극 상에 배치되고, 상기 제1 상부 전극과 전기적으로 연결되며, 상기 제1 상부 전극의 전기 저항보다 작은 전기 저항을 가지는 제1 신호 배선을 포함하는 표시 장치.Board;
a first active pattern disposed on the substrate;
a second active pattern disposed on the first active pattern;
a first upper electrode disposed on the second active pattern and having an island shape; and
and a first signal line disposed on the first upper electrode, electrically connected to the first upper electrode, and having an electrical resistance smaller than an electrical resistance of the first upper electrode. 제1 항에 있어서,
상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되고, 섬 형상을 가지는 제1 하부 전극을 더 포함하고,
상기 제1 신호 배선은 상기 제1 하부 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.According to claim 1,
and a first lower electrode disposed between the first active pattern and the second active pattern and having an island shape,
The first signal line is electrically connected to the first lower electrode. 제2 항에 있어서, 상기 제1 신호 배선은
상기 제1 하부 전극 및 상기 제1 상부 전극과 접촉하는 것을 특징으로 하는 표시 장치. 3. The method of claim 2, wherein the first signal line is
and contacting the first lower electrode and the first upper electrode. 제2 항에 있어서, 상기 제1 하부 전극, 상기 제1 상부 전극 및 상기 제2 액티브 패턴은 서로 중첩하는 것을 특징으로 하는 표시 장치.The display device of claim 2 , wherein the first lower electrode, the first upper electrode, and the second active pattern overlap each other. 제2 항에 있어서,
상기 제2 액티브 패턴 상에 배치되고, 섬 형상을 가지는 제2 상부 전극; 및
상기 제2 상부 전극 상에 배치되고, 상기 제2 상부 전극과 전기적으로 연결되는 제2 신호 배선을 더 포함하는 것을 특징으로 하는 표시 장치.3. The method of claim 2,
a second upper electrode disposed on the second active pattern and having an island shape; and
and a second signal line disposed on the second upper electrode and electrically connected to the second upper electrode. 제5 항에 있어서,
상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되고, 섬 형상을 가지는 제2 하부 전극을 더 포함하고,
상기 제2 신호 배선은 상기 제2 하부 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.6. The method of claim 5,
and a second lower electrode disposed between the first active pattern and the second active pattern and having an island shape,
The second signal line is electrically connected to the second lower electrode. 제6 항에 있어서, 상기 제2 신호 배선은
상기 제2 하부 전극 및 상기 제2 상부 전극과 접촉하는 것을 특징으로 하는 표시 장치.7. The method of claim 6, wherein the second signal line is
and contacting the second lower electrode and the second upper electrode. 제6 항에 있어서, 상기 제2 하부 전극, 상기 제2 상부 전극 및 상기 제2 액티브 패턴은 서로 중첩하는 것을 특징으로 하는 표시 장치.The display device of claim 6 , wherein the second lower electrode, the second upper electrode, and the second active pattern overlap each other. 제5 항에 있어서,
상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되고, 섬 형상을 가지는 제1 게이트 전극; 및
상기 제1 게이트 전극 상에 배치되고, 상기 제1 게이트 전극과 전기적으로 연결되는 제3 신호 배선을 더 포함하는 것을 특징으로 하는 표시 장치.6. The method of claim 5,
a first gate electrode disposed between the first active pattern and the second active pattern and having an island shape; and
and a third signal line disposed on the first gate electrode and electrically connected to the first gate electrode. 제9 항에 있어서,
상기 제3 신호 배선은 상기 제1 게이트 전극과 접촉하고,
상기 제1 액티브 패턴, 상기 제1 게이트 전극 및 상기 제3 신호 배선은 서로 중첩하는 것을 특징으로 하는 표시 장치.10. The method of claim 9,
the third signal line is in contact with the first gate electrode;
and the first active pattern, the first gate electrode, and the third signal line overlap each other. 제9 항에 있어서,
상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이에 배치되고, 섬 형상을 가지는 제2 게이트 전극; 및
상기 제2 게이트 전극 상에 배치되고, 상기 제2 게이트 전극과 전기적으로 연결되는 제4 신호 배선을 더 포함하는 것을 특징으로 하는 표시 장치.10. The method of claim 9,
a second gate electrode disposed between the first active pattern and the second active pattern and having an island shape; and
and a fourth signal line disposed on the second gate electrode and electrically connected to the second gate electrode. 제11 항에 있어서,
상기 제4 신호 배선은 상기 제2 게이트 전극과 접촉하고,
상기 제1 액티브 패턴, 상기 제2 게이트 전극 및 상기 제4 신호 배선은 서로 중첩하는 것을 특징으로 하는 표시 장치.12. The method of claim 11,
the fourth signal line is in contact with the second gate electrode;
and the first active pattern, the second gate electrode, and the fourth signal line overlap each other. 제2 항에 있어서,
상기 제1 신호 배선은 상기 제1 상부 전극과 접촉하는 것을 특징으로 하는 표시 장치.3. The method of claim 2,
The display device of claim 1, wherein the first signal line is in contact with the first upper electrode. 제13 항에 있어서,
상기 제1 상부 전극은 상기 제1 하부 전극과 접촉하는 것을 특징으로 하는 표시 장치.14. The method of claim 13,
The first upper electrode is in contact with the first lower electrode. 제2 항에 있어서,
상기 제1 신호 배선은 상기 제1 하부 전극과 접촉하는 것을 특징으로 하는 표시 장치.3. The method of claim 2,
The display device of claim 1, wherein the first signal line is in contact with the first lower electrode. 제15 항에 있어서,
상기 제1 하부 전극은 상기 제1 상부 전극과 접촉하는 것을 특징으로 하는 표시 장치.16. The method of claim 15,
The display device of claim 1, wherein the first lower electrode is in contact with the first upper electrode. 제1 항에 있어서,
상기 제1 액티브 패턴과 동일한 층에 배치되고, 섬 형상을 가지는 제1 하부 전극을 더 포함하고,
상기 제1 신호 배선은 상기 제1 하부 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.According to claim 1,
It is disposed on the same layer as the first active pattern, further comprising a first lower electrode having an island shape,
The first signal line is electrically connected to the first lower electrode. 제17 항에 있어서, 상기 제1 신호 배선은
상기 제1 하부 전극 및 상기 제1 상부 전극과 접촉하는 것을 특징으로 하는 표시 장치.18. The method of claim 17, wherein the first signal line is
and contacting the first lower electrode and the first upper electrode. 제1 항에 있어서, 상기 제1 상부 전극과 상기 제1 신호 배선은 서로 다른 금속 물질을 포함하는 것을 특징으로 하는 표시 장치.The display device of claim 1 , wherein the first upper electrode and the first signal line include different metal materials. 제1 항에 있어서,
상기 제1 액티브 패턴은 다결정 실리콘을 포함하고,
상기 제2 액티브 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 표시 장치.According to claim 1,
The first active pattern includes polycrystalline silicon,
The second active pattern includes an oxide semiconductor.
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