KR20210108464A - 무정전 전원 시스템 - Google Patents

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KR20210108464A
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도시키 나카모리
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Abstract

마스터 제어부(20)는 복수의 무정전 전원 장치(U)를 제어한다. 복수의 무정전 전원 장치(U)의 각각은 슬레이브 제어부(15)와 적어도 인버터(8)의 직류 입력 전압, 교류 출력 전압 및 출력 전류를 검출하는 검출 회로(41~43)를 포함한다. 마스터 제어부(20)는, 각 복수의 무정전 전원 장치(U)의 슬레이브 제어부(15)로부터 송신되는 검출 회로(41~43)의 검출치에 근거하여, 복수의 무정전 전원 장치(U)에 공통되는 제 1 전압 지령치 및 제 2 전압 지령치를 생성한다. 마스터 제어부(20)는, 생성한 제 1 전압 지령치 및 제 2 전압 지령치를 각 무정전 전원 장치(U)의 슬레이브 제어부(15)에 대하여 송신한다. 슬레이브 제어부(15)는 수신한 제 1 전압 지령치에 따라 컨버터(4)를 제어하기 위한 제 1 제어 신호를 생성한다. 슬레이브 제어부(15)는 수신한 제 2 전압 지령치에 따라 인버터(8)를 제어하기 위한 제 2 제어 신호를 생성한다.

Description

무정전 전원 시스템
본 발명은 무정전 전원 시스템에 관한 것이다.
일본 특허공개 2009－142078호 공보(특허 문헌 1)에는, 복수의 전원 유닛과 복수의 전원 유닛에 공통으로 마련되는 주 제어 유닛과 전원 유닛마다 개별적으로 마련되는 유닛 제어 장치를 구비하는 무정전 전원 장치가 개시된다. 이 무정전 전원 장치에서, 주 제어 장치는 각 전원 유닛의 전력 변환 장치를 동작시키는 게이트 펄스를 1 유닛분만큼 생성하도록 구성된다. 각 전원 유닛의 유닛 제어 장치는, 전원 유닛의 전류 정보에 근거하여 게이트 펄스를 조정하는 것에 의해, 전원 유닛의 출력 전류의 불균형을 보정하도록 구성된다.
(특허 문헌 1) 일본 특허공개 2009－142078호 공보
상기 특허 문헌 1에 기재되는 무정전 전원 장치에 의하면, 고기능으로 고가의 CPU를 전원 유닛에 마련하는 것이 불필요해지기 때문에, 비용 상승을 억제하면서 무정전 전원 장치의 용량을 변경할 수 있다.
그러나, 주 제어 장치가 게이트 펄스를 각 전원 유닛의 유닛 제어 장치에 대해서 송신할 때, 게이트 펄스에 노이즈가 중첩하는 경우가 있다. 이 경우, 유닛 제어 장치가, 노이즈가 중첩된 게이트 펄스를 이용하여 각 전원 유닛의 전력 변환 장치를 동작시키는 것에 의해, 각 전원 유닛의 오동작을 일으킬 가능성이 염려된다.
본 발명은 이러한 문제점을 해결하기 위해서 이루어진 것이며, 본 발명의 목적은 부하에 대하여 병렬 접속되는 복수의 무정전 전원 장치를 안정적으로 동작시킬 수 있는 무정전 전원 시스템을 제공하는 것이다.
본 발명의 임의의 국면에서는, 무정전 전원 시스템은 복수의 무정전 전원 장치와 마스터 제어부를 구비한다. 복수의 무정전 전원 장치는 부하에 대하여 병렬 접속된다. 마스터 제어부는 복수의 무정전 전원 장치를 제어한다. 복수의 무정전 전원 장치의 각각은 컨버터, 인버터, 검출 회로 및 슬레이브 제어부를 구비한다. 컨버터는 교류 전원으로부터 공급되는 교류 전력을 직류 전력으로 변환한다. 인버터는 컨버터 또는 전력 저장 장치로부터 공급되는 직류 전력을 교류 전력으로 변환하여 부하에 공급한다. 검출 회로는 적어도 인버터의 직류 입력 전압, 인버터의 교류 출력 전압 및 인버터의 출력 전류를 검출한다. 슬레이브 제어부는 마스터 제어부와 통신 접속되고, 컨버터 및 인버터를 제어한다. 마스터 제어부는, 각 복수의 무정전 전원 장치의 슬레이브 제어부로부터 송신되는 검출 회로의 검출치에 근거하여, 복수의 무정전 전원 장치에 공통되는 제 1 전압 지령치 및 제 2 전압 지령치를 생성한다. 마스터 제어부는, 생성한 제 1 전압 지령치 및 제 2 전압 지령치를 각 복수의 무정전 전원 장치의 슬레이브 제어부에 대해서 송신한다. 슬레이브 제어부는 수신한 제 1 전압 지령치에 따라 컨버터를 제어하기 위한 제 1 제어 신호를 생성한다. 슬레이브 제어부는 수신한 제 2 전압 지령치에 따라 인버터를 제어하기 위한 제 2 제어 신호를 생성한다.
본 발명에 의하면, 부하에 대하여 병렬 접속되는 복수의 무정전 전원 장치를 안정적으로 동작시킬 수 있는 무정전 전원 시스템을 제공할 수 있다.
도 1은 실시의 형태에 따른 무정전 전원 시스템의 전체 구성을 나타내는 회로 블럭도이다.
도 2는 컨버터 및 인버터의 구성예를 나타내는 회로도이다.
도 3은 쌍방향 초퍼의 구성예를 나타내는 회로도이다.
도 4는 제어 장치 및 제어 회로의 제어 구성의 일례를 설명하는 기능 블럭도이다.
도 5는 전압 지령 생성부의 구성예를 설명하는 기능 블럭도이다.
도 6은 체크 회로의 구성예를 설명하는 기능 블럭도이다.
도 7은 보정 회로, PWM 회로 및 데드 타임 생성 회로의 구성예를 설명하는 기능 블럭도이다.
도 8은 보정 회로, PWM 회로 및 데드 타임 생성 회로의 구성예를 설명하는 기능 블럭도이다.
도 9는 보정 회로, PWM 회로 및 데드 타임 생성 회로의 구성예를 설명하는 기능 블럭도이다.
이하, 본 발명의 실시의 형태에 대해 도면을 참조하여 상세하게 설명한다. 또한 이하에서는, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙여 그 설명은 원칙적으로 반복하지 않는 것으로 한다.
＜무정전 전원 시스템의 전체 구성＞
도 1은 실시의 형태에 따른 무정전 전원 시스템의 전체 구성을 나타내는 회로 블럭도이다. 도 1을 참조하여, 무정전 전원 시스템은 복수(도 1에서는 3개)의 무정전 전원 장치 U1~U3, 제어 장치(20), 및 복수의 배터리 B1~B3을 구비한다. 이하의 설명에서는, 복수의 무정전 전원 장치 U1~U3을 「무정전 전원 장치 U」라고 총칭하고, 복수의 배터리 B1~B3을 「배터리 B」라고 총칭하는 경우가 있다.
무정전 전원 장치 U1~U3의 각각은 입력 단자 T1, 배터리 단자 T2 및 출력 단자 T3을 포함한다. 입력 단자 T1은 상용 교류 전원(100)으로부터 상용 주파수의 교류 전력을 받는다. 무정전 전원 시스템은, 실제로는 상용 교류 전원(100)으로부터 삼상 교류 전력(U상 교류 전력, V상 교류 전력, W상 교류 전력)을 받지만, 도면 및 설명의 간단화를 위해, 도 1에서는 일상(一相) 만큼의 회로만 나타나고 있다.
무정전 전원 장치 U1~U3의 배터리 단자 T2는 배터리(전력 저장 장치) B1~B3에 각각 접속된다. 배터리 B1~B3의 각각은 직류 전력을 저장한다. 배터리 단자 T2에는 배터리 B 대신에 콘덴서가 접속되어 있어도 괜찮다.
출력 단자 T3은 부하(102)에 접속된다. 부하(102)는 교류 전력에 의해 구동된다. 무정전 전원 장치 U1~U3은 부하(102)에 대해 병렬 접속되어 있다. 무정전 전원 시스템의 통상 운전시, 무정전 전원 장치 U1~U3이 운전 상태로 되고, 무정전 전원 장치 U1~U3으로부터 부하(102)에 상용 주파수의 교류 전력이 공급된다. 무정전 전원 장치 U1~U3 중 부하(102)의 운전에 필요한 적정 운전 대수(예를 들어 2대)의 무정전 전원 장치(예를 들어 U1, U2)만이 운전 상태로 되고 나머지의 무정전 전원 장치(이 경우는 U3)는 대기 상태로 되는 구성으로 해도 좋다.
무정전 전원 장치 U1~U3의 각각은 스위치 S1~S3, 콘덴서(1, 5, 10), 리액터(2, 9), 컨버터(4), 직류 라인(6), 쌍방향 초퍼(7), 인버터(8), 전류 검출기(12, 13), 및 제어 회로(15)를 더 구비한다.
스위치 S1 및 리액터(2)는, 입력 단자 T1와 컨버터(4)의 입력 노드 사이에 직렬 접속된다. 콘덴서(1)는 스위치 S1 및 리액터(2) 사이의 노드 N1에 접속된다. 스위치 S1은, 대응하는 무정전 전원 장치 U가 운전 상태로 된 경우에 온(도통)되고, 대응하는 무정전 전원 장치 U가 대기 상태로 된 경우에 오프(비도통)된다. 노드 N1에 나타나는 교류 입력 전압 Vi의 순간치는 제어 회로(15)에 의해 검출된다. 교류 입력 전압 Vi의 순간치에 근거하여 정전의 발생 유무 등이 판별된다. 전류 검출기(13)는, 입력 단자 T1(즉 상용 교류 전원(100))로부터 스위치 S1을 거쳐 노드 N1에 흐르는 전류(이하, 입력 전류라고도 함) Ii의 순간치를 검출하고, 그 검출치를 나타내는 신호 Ii를 제어 회로(15)에 부여한다.
콘덴서(1) 및 리액터(2)는 교류 입력 필터(3)를 구성한다. 교류 입력 필터(3)는 저역 통과 필터이며, 상용 교류 전원(100)으로부터 컨버터(4)에 상용 주파수의 교류 전력을 통과시키고, 컨버터(4)에서 발생하는 스위칭 주파수의 신호가 상용 교류 전원(100)에 전달되는 것을 방지한다.
컨버터(4)는 제어 회로(15)에 의해 제어되고, 상용 교류 전원(100)으로부터 교류 전력이 공급되고 있는 통상시에는, 교류 전력을 직류 전력으로 변환하여 직류 라인(6)에 출력한다. 상용 교류 전원(100)으로부터의 교류 전력의 공급이 정지된 정전시에는 컨버터(4)의 운전은 정지된다. 컨버터(4)의 출력 전압은 원하는 값으로 제어 가능하게 되어 있다.
콘덴서(5)는 직류 라인(6)에 접속되어 직류 라인(6)의 전압을 평활화시킨다. 직류 라인(6)에 나타나는 직류 전압 Vd의 순간치는 제어 회로(15)에 의해 검출된다. 직류 라인(6)은 쌍방향 초퍼(7)의 고전압측 노드에 접속되고, 쌍방향 초퍼(7)의 저전압측 노드는 스위치 S2를 거쳐 배터리 단자 T2에 접속된다.
스위치 S2는, 대응하는 무정전 전원 장치 U의 사용시에는 온되고, 대응하는 무정전 전원 장치 U 및 대응하는 배터리 B의 유지시에는 오프된다. 배터리 단자 T2에 나타나는 배터리 B의 단자간 전압 Vb의 순간치는 제어 회로(15)에 의해 검출된다. 전류 검출기(14)는, 쌍방향 초퍼(7)로부터 스위치 S2를 거쳐 배터리 단자 T2(즉 배터리 B)에 흐르는 전류(이하, 배터리 전류라고도 함) Ib의 순간치를 검출하고, 그 검출치를 나타내는 신호 Ib를 제어 회로(15)에 부여한다.
쌍방향 초퍼(7)는 제어 회로(15)에 의해 제어되고, 상용 교류 전원(100)으로부터 교류 전력이 공급되고 있는 통상시는, 컨버터(4)에 의해 생성된 직류 전압 Vd를 강압해 배터리 B에 부여한다. 또, 쌍방향 초퍼(7)는, 배터리 B의 직류 전력을 인버터(8)에 공급하는 경우, 배터리 B의 단자간 전압(이하, 배터리 전압이라고도 함) Vb를 승압해 직류 라인(6)에 출력한다. 직류 라인(6)은 인버터(8)의 입력 노드에 접속되어 있다.
인버터(8)는, 제어 회로(15)에 의해 제어되고 컨버터(4) 또는 쌍방향 초퍼(7)로부터 직류 라인(6)을 거쳐 공급되는 직류 전력을 상용 주파수의 교류 전력으로 변환하여 출력한다. 즉, 인버터(8)는, 통상시에는 컨버터(4)로부터 직류 라인(6)을 거쳐 공급되는 직류 전력을 교류 전력으로 변환하고, 정전시에는 배터리 B로부터 쌍방향 초퍼(7)를 거쳐 공급되는 직류 전력을 교류 전력으로 변환한다. 인버터(8)의 출력 전압은 원하는 값으로 제어 가능하게 되어 있다.
인버터(8)의 출력 노드는 리액터(9)의 한쪽 단자에 접속되고, 리액터(9)의 한쪽 단자(노드 N2)는 스위치 S3을 거쳐 출력 단자 T3에 접속된다. 콘덴서(10)는 노드 N2에 접속된다. 노드 N2에 나타나는 교류 출력 전압 Vo의 순간치는 제어 회로(15)에 의해 검출된다. 전류 검출기(12)는, 노드 N2로부터 스위치 S3을 거쳐 출력 단자 T3(즉 부하(102))에 흐르는 전류(이하, 출력 전류라고도 함) Io의 순간치를 검출하고, 그 검출치를 나타내는 신호 Io를 제어 회로(15)에 부여한다.
리액터(9) 및 콘덴서(10)는 교류 출력 필터(11)를 구성한다. 교류 출력 필터(11)는 저역 통과 필터이며, 인버터(8)에서 생성된 상용 주파수의 교류 전력을 출력 단자 T3에 통과시키고, 인버터(8)에서 발생하는 스위칭 주파수의 신호가 출력 단자 T3에 전달되는 것을 방지한다. 스위치 S3은 제어 회로(15)에 의해 제어되고, 대응하는 무정전 전원 장치 U의 사용시에 온되고, 대응하는 무정전 전원 장치 U의 유지시에 오프된다.
컨버터(4), 쌍방향 초퍼(7) 및 인버터(8)는 반도체 스위칭 소자에 의해 구성된다. 반도체 스위칭 소자로서는, 예를 들어 IGBT(Insulated　Gate　Bipolar　Transistor)가 적용된다. 반도체 스위칭 소자의 제어 방식으로서 PWM(Pulse　Width　Modulation) 제어를 적용할 수 있다. 도 2는 컨버터(4) 및 인버터(8)의 구성예를 나타내는 회로도이다.
도 2를 참조하여, 컨버터(4)는 IGBT Q1~Q6 및 다이오드 D1~D6을 포함한다. IGBT Q1~Q3의 콜렉터는 모두 직류 정모선(正母線) Lp에 접속되고, 그들의 이미터는 각각 입력 노드(4a, 4b, 4c)에 접속된다.
입력 노드(4a, 4b, 4c)는 각각 도시하지 않는 리액터(2a, 2b, 2c)의 한쪽 단자에 접속된다. IGBT Q4~Q6의 콜렉터는 각각 입력 노드(4a, 4b, 4c)에 접속되고, 그들의 이미터는 모두 직류 부모선(負母線) Ln에 접속된다. 다이오드 D1~D6은 각각 IGBT Q1~Q6에 역병렬로 접속된다.
IGBT Q1, Q4는 각각 게이트 신호 A1, B1에 의해 제어되고, IGBT Q2, Q5는 각각 게이트 신호 A2, B2에 의해 제어되고, IGBT Q3, Q6은 각각 게이트 신호 A3, B3에 의해 제어된다. 게이트 신호 B1, B2, B3은 각각 게이트 신호 A1, A2, A3의 반전 신호이다.
IGBT Q1~Q3은, 각각 게이트 신호 A1~A3이 H 레벨로 된 경우에 온되고, 각각 게이트 신호 A1~A3이 L 레벨로 된 경우에 오프된다. IGBT Q4~Q6은, 각각 게이트 신호 B1~B3이 H 레벨로 된 경우에 온되고, 각각 게이트 신호 B1~B3이 L 레벨로 된 경우에 오프된다.
게이트 신호 A1, B1, A2, B2, A3, B3의 각각은 펄스 신호열이며, PWM 신호이다. 게이트 신호 A1, B1의 위상과 게이트 신호 A2, B2의 위상과 게이트 신호 A3, B3의 위상은 기본적으로 120도씩 어긋나 있다. 게이트 신호 A1, B1, A2, B2, A3, B3은 제어 회로(15)에 의해 생성된다. 게이트 신호 A1, B1, A2, B2, A3, B3에 의해 IGBT Q1~Q6의 각각을 소정의 타이밍에서 온 오프시키고, 또한, IGBT Q1~Q6의 각각의 온 시간을 조정하는 것에 의해, 입력 노드(4a~4c)에 부여된 삼상 교류 전압을 직류 전압 Vd로 변환할 수 있다.
인버터(8)는 IGBT Q11~Q16 및 다이오드 D11~D16을 포함한다. IGBT Q11~Q13의 콜렉터는 모두 직류 정모선 Lp에 접속되고, 그들의 이미터는 각각 출력 노드(8a, 8b, 8c)에 접속된다.
출력 노드(8a, 8b, 8c)는 각각 도시하지 않는 리액터(9a, 9b, 9c)의 한쪽 단자에 접속된다. IGBT Q14~Q16의 콜렉터는 각각 출력 노드(8a, 8b, 8c)에 접속되고, 그들의 이미터는 모두 직류 부모선 Ln에 접속된다. 다이오드 D11~D16은 각각 IGBT Q11~Q16에 역병렬로 접속된다.
IGBT Q11, Q14는 각각 게이트 신호 X1, Y1에 의해 제어되고, IGBT Q12, Q15는 각각 게이트 신호 X2, Y2에 의해 제어되고, IGBT Q13, Q16은 각각 게이트 신호 X3, Y3에 의해 제어된다. 게이트 신호 Y1, Y2, Y3은 각각 게이트 신호 X1, X2, X3의 반전 신호이다.
IGBT Q11~Q13은 각각 게이트 신호 X1~X3이 H 레벨로 된 경우에 온되고, 각각 게이트 신호 X1~X3이 L 레벨로 된 경우에 오프된다. IGBT Q14~Q16은, 각각 게이트 신호 Y1~Y3이 H 레벨로 된 경우에 온되고, 각각 게이트 신호 Y1~Y3이 L 레벨로 된 경우에 오프된다.
게이트 신호 X1, Y1, X2, Y2, X3, Y3의 각각은 펄스 신호열이며, PWM 신호이다. 게이트 신호 X1, Y1의 위상과 게이트 신호 X2, Y2의 위상과 게이트 신호 X3, Y3의 위상은 기본적으로 120도씩 어긋나 있다. 게이트 신호 X1, Y1, X2, Y2, X3, Y3은 제어 회로(15)에 의해 생성된다. 게이트 신호 X1, Y1, X2, Y2, X3, Y3에 의해 IGBT Q11~Q16의 각각을 소정의 타이밍에서 온 오프시키는 것과 동시에, IGBT Q11~Q16의 각각의 온 시간을 조정하는 것에 의해 직류 모선 Lp, Ln간의 직류 전압 Vd를 삼상 교류 전압 Vo로 변환할 수 있다.
도 3은 쌍방향 초퍼(7)의 구성예를 나타내는 회로도이다. 도 3을 참조하여, 쌍방향 초퍼(7)는 IGBT Q21, Q22, 다이오드 D21, D22, 리액터(700) 및 콘덴서(702)를 포함한다.
IGBT Q21의 콜렉터는 고전압측 노드(7a)에 접속되고, 그들의 이미터는 리액터(700)를 거쳐 저전압측 노드(7c)에 접속되고, 또한, IGBT Q22의 콜렉터에 접속된다. IGBT Q22의 이미터는 고전압측 노드(7b) 및 저전압측 노드(7d)에 접속된다. 다이오드 D21, D22는 각각 IGBT Q21, Q22에 역병렬로 접속된다. 콘덴서는 고전압측 노드(7a, 7b) 사이에 접속되고, 고전압측 노드(7a, 7b) 사이의 직류 전압 Vd를 안정화시킨다.
IGBT Q21은 제어 회로(15)로부터의 게이트 신호 G1에 의해 제어된다. 게이트 신호 G1이 H 레벨로 되면 IGBT Q21이 온되고, 게이트 신호 G1이 L 레벨로 되면 IGBT Q21이 오프된다. IGBT Q22는 제어 회로(15)로부터의 게이트 신호 G2에 의해 제어된다. 게이트 신호 G2가 H 레벨로 되면 IGBT Q22가 온되고, 게이트 신호 G2가 L 레벨로 되면 IGBT Q22가 오프된다. 게이트 신호 G1, G2의 각각은 펄스 신호열이며, PWM 신호이다. 게이트 신호 G1은 게이트 신호 G2의 반전 신호이다.
도 1에 돌아와, 제어 회로(15)는 제어 장치(20)로부터의 신호, 교류 입력 전압 Vi, 직류 전압 Vd, 배터리 전압 Vb, 교류 출력 전압 Vo, 입력 전류 Ii, 배터리 전류 Ib 및 출력 전류 Io 등에 근거하여, 대응하는 무정전 전원 장치 U(이하, 자기 장치(自藏置)라고도 함) 전체를 제어한다. 구체적으로는, 상용 교류 전원(100)으로부터 교류 전력이 공급되고 있는 통상시에, 제어 회로(15)는 교류 입력 전압 Vi의 위상에 동기하여 컨버터(4) 및 인버터(8)를 제어한다.
또 제어 회로(15)는, 통상시에, 직류 전압 Vd가 직류 전압 Vd의 목표치인 참조 전압 Vdr로 되도록 컨버터(4)를 제어하고, 상용 교류 전원(100)으로부터의 교류 전력의 공급이 정지되어 정전시에는, 컨버터(4)의 운전을 정지시킨다. 참조 전압 Vdr은 「제 1 목표치」 또는 「제 3 목표치」에 상당한다.
또한, 제어 회로(15)는, 통상시는, 배터리 전압 Vb가 배터리 전압 Vb의 목표치인 참조 전압 Vbr이 되도록 쌍방향 초퍼(7)를 제어하고, 정전시에는, 직류 전압 Vd가 참조 전압 Vdr로 되도록 쌍방향 초퍼(7)를 제어한다.
제어 회로(15)는 제어 장치(20) 및 다른 각 무정전 전원 장치 U의 제어 회로(15)와 통신 케이블(16)에 의해 서로 접속되어 있다. 각 무정전 전원 장치 U의 제어 회로(15) 및 제어 장치(20)는 통신 케이블(16)을 거쳐 데이터를 주고받는다. 제어 장치(20) 및 제어 회로(15) 간의 통신 방식으로서 시리얼 통신 방식이 적용된다. 시리얼 통신은 유선 통신이어도 무선 통신이어도 괜찮다. 제어 장치(20)는, 복수의 무정전 전원 장치 U1~U3의 분담 전류가 동일해지도록, 각 무정전 전원 장치 U의 컨버터(4) 및 인버터(8)를 제어한다.
제어 장치(20)는 복수의 무정전 전원 장치 U1~U3으로부터의 신호 등에 근거하여 무정전 전원 시스템 전체를 제어한다. 제어 장치(20)는, 복수의 무정전 전원 장치 U1~U3을 통괄적으로 제어하는 「마스터 제어부」의 하나의 실시예에 대응한다. 무정전 전원 장치 U의 제어 회로(15)는, 제어 장치(20)로부터 주어지는 제어 지령에 따라, 대응하는 무정전 전원 장치 U(자기 장치)를 제어하는 「슬레이브 제어부」의 하나의 실시예에 대응한다.
구체적으로는, 제어 장치(20)는 통신 케이블(16)을 거쳐 복수의 무정전 전원 장치 U1~U3의 각각으로부터 입력 전류 Ii, 출력 전류 Io 및 배터리 전류 Ib의 검출치, 및 교류 입력 전압 Vi, 직류 전압 Vd, 배터리 전압 Vb 및 교류 출력 전압 Vo의 검출치를 나타내는 신호를 수신한다. 제어 장치(20)는 수신한 신호에 근거하여 각 무정전 전원 장치 U에 대한 전압 지령을 생성한다. 제어 장치(20)는, 생성한 전압 지령을, 통신 케이블(16)을 거쳐 복수의 무정전 전원 장치 U1~U3의 제어 회로(15)에 대해서 송신한다.
무정전 전원 장치 U의 제어 회로(15)는, 제어 장치(20)로부터의 전압 지령을 수신하면, 대응하는 스위치 S1을 온 시키는 것과 동시에, 전압 지령에 따라 대응하는 컨버터(4), 쌍방향 초퍼(7) 및 인버터(8)의 운전을 제어한다.
＜무정전 전원 시스템의 제어 구성＞
도 4는 제어 장치(20) 및 제어 회로(15)의 제어 구성의 일례를 설명하는 기능 블럭도이다. 무정전 전원 장치 U1의 제어 회로(15), 무정전 전원 장치 U2의 제어 회로(15) 및 무정전 전원 장치 U3의 제어 회로(15)는 기본적 구성이 동일하다. 도 4에서는, 무정전 전원 장치 U1의 제어 회로(15)가 대표적으로 도시되어 있다.
도 4를 참조하여, 제어 장치(20)와 복수의 무정전 전원 장치 U1~U3의 제어 회로(15)는 통신 케이블(16)에 의해 쌍방향의 통신 가능하도록 접속되어 있다. 통신 케이블(16)은 시리얼 통신에서 쌍방향으로 데이터를 전송하도록 구성된다.
(제어 장치(20)의 구성)
제어 장치(20)는 시리얼 통신 인터페이스(I/F)(21), 평균치 연산부(22), 전압 지령 생성부(23), 제어 전원(24) 및 제어 전원 생성부(25)를 구비한다. 제어 장치(20)를 구성하는 각 기능 블록은, 예를 들면, 제어 장치(20)를 구성하는 마이크로 컴퓨터에 의한, 소프트웨어 처리 및/또는 하드웨어 처리에 의해 실현된다.
시리얼 통신 I/F(21)는, 통신 케이블(16)을 이용한 시리얼 통신에 의해, 제어 장치(20)와 제어 회로(15) 사이에 각종 데이터를 교환하기 위한 통신 인터페이스이다. 시리얼 통신 I/F(21)는, 통신 케이블(16)로부터 입력된 시리얼 데이터를 복수의 패러렐 데이터로 변환하는 시리얼/패러렐 변환기(S/P)와 제어 장치(20)로부터 출력되는 패러렐 데이터를 시리얼 데이터로 변환하는 패러렐/시리얼 변환기(P/S)를 구비한다.
도 4의 구성예에서는, 시리얼 통신 I/F(21)는 통신 케이블(16)을 거쳐 복수의 무정전 전원 장치 U1~U3의 각각의 제어 회로(15)로부터 전류·전압 검출치를 나타내는 시리얼 데이터를 수신한다. 전류·전압 검출치를 나타내는 시리얼 데이터는, 입력 전류 Ii, 출력 전류 Io 및 배터리 전류 Ib의 검출치, 및 교류 입력 전압 Vi, 직류 전압 Vd, 배터리 전압 Vb 및 교류 출력 전압 Vo의 검출치가 시계열로 일렬로 나열된 형태를 갖는다. 시리얼 통신 I/F(21)는 수신한 시리얼 데이터를 전류·전압 검출치를 나타내는 패러렐 데이터로 변환하고, 생성한 패러렐 데이터를 평균치 연산부(22)에 출력한다.
평균치 연산부(22)는, 복수의 무정전 전원 장치 U1~U3의 사이에서의 전류·전압 검출치의 평균치를 산출한다. 구체적으로는, 평균치 연산부(22)는, 무정전 전원 장치 U1의 교류 입력 전압 Vi1, 무정전 전원 장치 U2의 교류 입력 전압 Vi2 및 무정전 전원 장치 U3의 교류 입력 전압 Vi3의 평균치(이하, 교류 입력 전압 평균치라고도 함) Via를 산출한다. 평균치 연산부(22)는 무정전 전원 장치 U1의 직류 전압 Vd1, 무정전 전원 장치 U2의 직류 전압 Vd2 및 무정전 전원 장치 U3의 직류 전압 Vd3의 평균치(이하, 직류 전압 평균치라고도 함) Vda를 산출한다. 평균치 연산부(22)는, 무정전 전원 장치 U1의 배터리 전압 Vb1, 무정전 전원 장치 U2의 배터리 전압 Vb2 및 무정전 전원 장치 U3의 배터리 전압 Vb3의 평균치(이하, 배터리 전압 평균치라고도 함) Vba를 산출한다. 평균치 연산부(22)는, 무정전 전원 장치 U1의 교류 출력 전압 Vo1, 무정전 전원 장치 U2의 교류 출력 전압 Vo2 및 무정전 전원 장치 U3의 교류 출력 전압 Vo3의 평균치(이하, 교류 출력 전압 평균치라고도 함) Voa를 산출한다.
평균치 연산부(22)는 무정전 전원 장치 U1의 입력 전류 Ii1, 무정전 전원 장치 U2의 입력 전류 Ii2 및 무정전 전원 장치 U3의 입력 전류 Ii3의 평균치(이하, 입력 전류 평균치라고도 함) Iia를 산출한다. 평균치 연산부(22)는, 무정전 전원 장치 U1의 배터리 전류 Ib1, 무정전 전원 장치 U2의 배터리 전류 Ib2 및 무정전 전원 장치 U3의 배터리 전류 Ib3의 평균치(이하, 배터리 전류 평균치라고도 함) Iba를 산출한다. 평균치 연산부(22)는 무정전 전원 장치 U1의 출력 전류 Io1, 무정전 전원 장치 U2의 출력 전류 Io2 및 무정전 전원 장치 U3의 출력 전류 Io3의 평균치(이하, 출력 전류 평균치라고도 함) Ioa를 산출한다.
전압 지령 생성부(23)는 평균치 연산부(22)에 의해 산출된 평균치에 근거하여 무정전 전원 장치 U에 대한 전압 지령을 생성한다. 도 5는 전압 지령 생성부(23)의 구성예를 설명하는 기능 블럭도이다.
도 5를 참조하여, 전압 지령 생성부(23)는, 인버터(8)를 제어하기 위한 전압 지령치를 생성하는 전압 지령 생성부(23A)와 컨버터(4)를 제어하기 위한 전압 지령치를 생성하는 전압 지령 생성부(23B)와 쌍방향 초퍼(7)를 제어하기 위한 전압 지령치를 생성하는 전압 지령 생성부(23C)를 구비한다. 덧붙여 도면 중의 평균치 연산부(22A~22H)는 도 2의 평균치 연산부(22)를 구성한다. 시리얼 통신 I/F(21)는 S/P(210)와 P/S(212)를 구비한다.
전압 지령 생성부(23A)는 감산기(50, 53), 전압 제어부(51), 병렬 제어부(52) 및 전류 제어부(54)를 포함한다. 감산기(50)는 평균치 연산부(22A)에 의해 산출된 교류 출력 전압 평균치 Voa의 참조 전압 Vor에 대한 편차 ΔVo를 산출한다(ΔVo=Vor－Voa). 참조 전압 Vor는, 상용 교류 전원(100)의 교류 출력 전압에 동기한 전압이다. 참조 전압 Vor는 「제 2 목표치」에 상당한다.
전압 제어부(51)는 편차 ΔVo를 작게 하기 위한 제어 연산을 행하는 것에 의해 전류 지령치 IL*를 생성한다. 전압 제어부(51)는, 예를 들면 비례 적분(PI) 연산에 의해 전류 지령치 IL*를 생성한다. 전류 지령치 IL*는 부하(102)에 공급되는 전류의 지령치에 상당한다.
병렬 제어부(52)는, 무정전 전원 장치 U의 제어 회로(15)에 내장되는 고장 검출 회로(44)(도 4)에 의해 생성되는 고장 검출 신호 DT를 받는다. 고장 검출 신호 DT는, 대응하는 무정전 전원 장치 U가 고장나 있는지 여부를 나타내는 신호이다. 고장 검출 신호 DT1은 무정전 전원 장치 U1이 고장나 있는지 여부를 나타내는 신호이며, 고장 검출 신호 DT2는 무정전 전원 장치 U2가 고장나 있는지 여부를 나타내는 신호이며, 고장 검출 신호 DT3은 무정전 전원 장치 U3이 고장나 있는지 여부를 나타내는 신호이다. 고장 검출 회로(44)의 구성에 대해서는 후술한다.
병렬 제어부(52)는 고장 검출 신호 DT1~DT3에 근거하여 정상인 무정전 전원 장치 U의 대수를 검출한다. 병렬 제어부(52)는 전류 지령치 IL*를 정상인 무정전 전원 장치 U의 대수에서 제외하는 것에 의해, 전류 지령치 Io*를 생성한다. 전류 지령치 Io*는 정상인 무정전 전원 장치 U의 출력 전류 Io의 지령치에 상당한다.
감산기(53)는 평균치 연산부(22B)에 의해 산출된 출력 전류 평균치 Ioa의 전류 지령치 Io*에 대한 편차 ΔIo를 산출한다(ΔIo=Io*－Ioa).
전류 제어부(54)는, 편차 ΔIo를 작게 하기 위한 제어 연산을 행하는 것에 의해 전압 지령치 Vo*를 생성한다. 전류 제어부(54)는, 예를 들면 PI 연산에 의해 전압 지령치 Vo*를 생성한다. 전압 지령치 Vo*는 인버터(8)의 교류 출력 전압 Vo의 지령치에 상당한다. 전압 지령치 Vo*는 「제 2 전압 지령치」를 구성한다. 전류 제어부(54)는 생성한 전압 지령치 Vo*를 P/S(212)에 출력한다.
전압 지령 생성부(23B)는 감산기(55, 57), 전압 제어부(56), 전류 제어부(58) 및 가산기(59)를 포함한다. 감산기(55)는 평균치 연산부(22C)에 의해 산출된 직류 전압 평균치 Vda의 참조 전압 Vdr(제 1 목표치)에 대한 편차 ΔVd를 산출한다(ΔVd=Vdr－Vda).
전압 제어부(56)는 편차 ΔVd를 작게 하기 위한 제어 연산을 행하는 것에 의해 전류 지령치 Ii*를 생성한다. 전압 제어부(56)는 예를 들면 PI 연산에 의해 전류 지령치 Ii*를 생성한다. 전류 지령치 Ii*는 무정전 전원 장치 U의 입력 전류 Ii의 지령치에 상당한다.
감산기(57)는 평균치 연산부(22D)에 의해 산출된 입력 전류 평균치 Iia의 전류 지령치 Ii*에 대한 편차 ΔIi를 산출한다(ΔIi=Ii*－Iia).
전류 제어부(58)는 편차 ΔIi를 작게 하기 위한 제어 연산을 행하는 것에 의해 전압 지령치 Vi＃를 생성한다. 전류 제어부(54)는, 예를 들면 PI 연산에 의해 전압 지령치 Vi＃를 생성한다.
가산기(59)는, 전압 지령치 Vi＃에 대해서, 평균치 연산부(22E)에 의해 산출된 교류 입력 전압 평균치 Via를 가산하는 것에 의해 전압 지령치 Vi*를 생성한다. 전압 지령치 Vi*는 컨버터(4)의 교류 입력 전압 Vi의 지령치에 상당한다. 전압 지령치 Vi*는 「제 1 전압 지령치」를 구성한다. 가산기(59)는 생성한 전압 지령치 Vi*를 P/S(212)에 출력한다.
전압 지령 생성부(23C)는 감산기(60, 62), 전압 제어부(61) 및, 전류 제어부(63)를 포함한다. 감산기(60)는 평균치 연산부(22F)에 의해 산출된 직류 전압 평균치 Vda의 참조 전압 Vdr(제 3 목표치)에 대한 편차 ΔVd를 산출한다(ΔVd=Vdr－Vda).
전압 제어부(61)는 편차 ΔVd를 작게 하기 위한 제어 연산을 행한다. 전압 제어부(61)는, 제어 연산 결과와, 평균치 연산부(22G)에 의해 산출된 배터리 전압 평균치 Vba에 근거하여 전류 지령치 Ib*를 생성한다. 전압 제어부(61)는, 예를 들면 PI 연산에 의해 전류 지령치 Ib*를 생성한다. 전류 지령치 Ib*는 무정전 전원 장치 U의 배터리 전류 Ib의 지령치에 상당한다.
감산기(62)는 평균치 연산부(22H)에 의해 산출된 배터리 전류 평균치 Iba의 전류 지령치 Ib*에 대한 편차 ΔIb를 산출한다(ΔIb=Ib*－Iba).
전류 제어부(63)는, 편차 ΔIb를 작게 하기 위한 제어 연산을 행하는 것에 의해 전압 지령치 Vd*를 생성한다. 전류 제어부(63)는, 예를 들면 PI 연산에 의해 전압 지령치 Vd*를 생성한다. 전압 지령치 Vd*는, 무정전 전원 장치 U의 직류 전압 Vd의 지령치에 상당한다. 전압 지령치 Vd*는 「제 3 전압 지령치」를 구성한다. 전류 제어부(63)는 생성한 전압 지령치 Vd*를 P/S(212)에 출력한다.
P/S(212)는, 전압 지령 생성부(23A~23C)에 의해 각각 생성된 전압 지령치 Vo*, Vi*, Vd*를 시리얼 데이터로 변환하고, 통신 케이블(16)에 출력한다. 전압 지령치 Vo*, Vi*, Vd*는 통신 케이블(16)을 거쳐 무정전 전원 장치 U의 제어 회로(15)에 전송된다.
도 4에 돌아와, 제어 전원 생성부(25)는, 무정전 전원 시스템의 기동시, 상용 교류 전원(100)으로부터 부여되는 교류 전압에 근거하여 제어 장치(20) 전체를 구동시키기 위한 제어 전원(24)을 생성한다. 상용 교류 전원(100)의 정전시, 제어 전원 생성부(25)는 교류 출력 전압에 근거하여 제어 전원(24)을 생성한다. 제어 전원(24)은, 전력 케이블(17)을 거쳐 복수의 무정전 전원 장치 U1~U3의 각각에 내장되는 제어 전원(45)에 접속된다. 제어 전원(45)은, 전력 케이블(17)로부터 전력의 공급을 받아, 대응하는 무정전 전원 장치 U 전체를 구동시키도록 구성된다.
(제어 회로(15)의 구성)
무정전 전원 장치 U1의 제어 회로(15)는 시리얼 통신 I/F(30), 체크 회로(31), 보정 회로(32~34), PWM 회로(35~37), 데드 타임 생성 회로(38~40), 검출 회로(41~43), 고장 검출 회로(44) 및, 제어 전원(45)을 구비한다. 제어 회로(15)를 구성하는 각 기능 블록은, 예를 들면, 제어 회로(15)를 구성하는 마이크로 컴퓨터에 의한, 소프트웨어 처리 및/또는 하드웨어 처리에 의해 실현된다.
시리얼 통신 I/F(30)는, 통신 케이블(16)을 이용한 시리얼 통신에 의해, 무정전 전원 장치 U1의 제어 회로(15)와 제어 장치(20) 및 다른 무정전 전원 장치 U2, U3의 제어 회로(15) 사이에서 각종 데이터를 교환하기 위한 통신 인터페이스이다. 시리얼 통신 I/F(30)는 도시하지 않는 S/P 및 P/S를 구비한다.
도 4의 구성예에서는, 시리얼 통신 I/F(30)는, 통신 케이블(16)을 거쳐 제어 장치(20)로부터 전압 지령을 나타내는 시리얼 데이터를 수신하면, 수신한 시리얼 데이터를, 전압 지령을 나타내는 패러렐 데이터로 변환하여 체크 회로(31)에 출력한다.
검출 회로(41)는, 컨버터(4)에 대응하여 마련된 전류 검출기 및 전압 검출기(도시하지 않음)에 의한 교류 입력 전압 Vi1, 직류 전압 Vd1 및 입력 전류 Ii1의 검출치를 나타내는 신호를 시리얼 통신 I/F(30) 및 고장 검출 회로(44)에 전송한다.
검출 회로(42)는, 쌍방향 초퍼(7)에 대응하여 마련된 전류 검출기 및 전압 검출기(도시하지 않음)에 의한 직류 전압 Vd1, 배터리 전압 Vb1 및 배터리 전류 Ib1의 검출치를 나타내는 신호를 시리얼 통신 I/F(30) 및 고장 검출 회로(44)에 전송 한다.
검출 회로(43)는, 인버터(8)에 대응하여 마련된 전류 검출기 및 전압 검출기(도시하지 않음)에 의한 교류 출력 전압 Vo1 및 출력 전류 Io1의 검출치를 나타내는 신호를 시리얼 통신 I/F(30) 및 고장 검출 회로(44)에 전송한다. 검출 회로(41~43)는 「검출 회로」의 하나의 실시예에 대응한다.
시리얼 통신 I/F(30)는, 검출 회로(41~43)로부터 주어지는 전압·전류 검출치를 나타내는 패러렐 데이터를 시리얼 데이터로 변환하고, 생성한 시리얼 데이터를 통신 케이블(16)에 출력한다.
고장 검출 회로(44)는, 검출 회로(41~43)로부터 부여되는 전압·전류 검출치에 근거하여, 무정전 전원 장치 U1이 고장나 있는지 여부를 판정한다. 예를 들면, 복수의 전압 검출치 가운데 적어도 1개가 미리 설정되어 있는 상한 전압을 초과하고 있는 경우, 또는, 복수의 전류 검출치 중 적어도 1개가 미리 설정되어 있는 상한 전류를 초과하고 있는 경우에는, 고장 검출 회로(44)는 무정전 전원 장치 U1이 고장나 있다고 판정한다. 고장 검출 회로(44)는, 무정전 전원 장치 U1이 고장나 있다고 판정된 경우, H 레벨로 활성화된 고장 검출 신호 DT1을 보정 회로(32~34) 및 시리얼 통신 I/F(30)에 출력한다. 한편, 무정전 전원 장치 U1이 고장나 있지 않다고 판정된 경우에는, 고장 검출 회로(44)는 L 레벨의 고장 검출 신호 DT1을 보정 회로(32~34) 및 시리얼 통신 I/F(30)에 출력한다. 시리얼 통신 I/F(30)는 고장 검출 신호 DT1을 시리얼 데이터로 변환하여 통신 케이블(16)에 출력한다. 고장 검출 신호 DT1은 통신 케이블(16)을 거쳐 제어 장치(20)에 송신된다.
체크 회로(31)는 시리얼 통신에 있어서의 통신 에러의 발생의 유무를 확인하기 위한 회로이다. 체크 회로(31)는 패리티 검사 등의 공지의 수법을 이용해 통신 에러의 발생을 검지할 수 있다. 통신 에러의 발생이 검지되지 않는 경우, 체크 회로(31)는 수신한 전압 지령을 보정 회로(32, 33, 34)에 전송한다. 구체적으로는, 체크 회로(31)는, 전압 지령치 Vi*를 보정 회로(32)에 전송하고, 전압 지령치 Vd*를 보정 회로(33)에 전송하고, 전압 지령치 Vo*를 보정 회로(34)에 전송한다.
한편, 통신 에러의 발생이 검지된 경우, 예를 들면 노이즈 등에 기인하여 시리얼 데이터의 일부가 소실되어 있는 경우에는, 체크 회로(31)는 전압 지령을 갱신하지 않고, 전압 지령의 전회 값을 유지하도록 구성된다.
또 체크 회로(31)는, 소정 기간에 걸쳐 통신 에러가 계속해 검지된 경우에는, 제어 장치(20)와의 사이에 시리얼 통신을 실행할 수 없는 이상이 발생하고 있다고 판단한다. 시리얼 통신 이상이 발생했을 경우, 체크 회로(31)는, 대응하는 무정전 전원 장치 U의 스위치 S1을 오프시킴으로써 대응하는 무정전 전원 장치 U를 무정전 전원 시스템으로부터 분리시킨다. 또한 체크 회로(31)는 대응하는 무정전 전원 장치 U의 컨버터(4), 인버터(8) 및 쌍방향 초퍼(7)를 정지 상태로 한다.
도 6은 체크 회로(31)의 구성예를 설명하는 기능 블럭도이다. 도 6을 참조하여, 체크 회로(31)는 시리얼 통신 체커(110), 논리 부정(NOT) 회로(112), 논리곱(AND) 회로(114), 시프트 레지스터(116)와 D플립플롭(D－FF)(121, 122, 123)과 RS플립플롭(RS－FF)(124)을 포함한다.
시리얼 통신 체커(110)는 패리티 검사 등의 공지의 수법을 이용해 통신 에러의 발생 유무를 확인한다. 통신 에러의 발생이 검지된 경우, 시리얼 통신 체커(110)는 H 레벨로 활성화된 에러 신호 ERR를 발생한다. 통신 에러가 발생하고 있지 않는 정상시, 에러 신호 ERR는 L 레벨로 유지된다.
NOT 회로(112)는 시리얼 통신 체커(110)로부터의 에러 신호 ERR의 부정(否定)의 연산 결과를 나타내는 신호를 AND 회로(114)에 출력한다. AND 회로(114)는, 클럭 CLK와 NOT 회로(112)로부터의 신호의 논리곱 연산 결과를 나타내는 신호를 출력한다. AND 회로(114)의 출력 신호는, ERR 신호가 L 레벨일 때, 즉 시리얼 통신이 정상일 때에는 클럭 CLK와 일치한 신호로 된다. 한편, ERR 신호가 H 레벨일 때, 즉, 통신 에러가 발생했을 때에는, AND 회로(114)의 출력 신호는 L 레벨로 고정된다.
D－FF(121)는 입력 단자 D에 전압 지령치 Vi*를 받고, 클럭 단자에 AND 회로(114)의 출력 신호를 받는다. D－FF(121)는 클럭 입력인 AND 회로(114)의 출력 신호의 상승 시에 동작하도록 구성된다. 즉, D－FF(121)는 AND 회로(114)의 출력 신호의 상승 시에, 전압 지령치 Vi*를 세트 출력 단자 Q에 출력한다. AND 회로(114)의 출력 신호가 L 레벨이면 세트 출력은 변함없다.
이에 따르면, 시리얼 통신이 정상인 경우, 클럭 CLK의 상승 시에, D－FF(121)는 전압 지령치 Vi*를 출력한다. 통신 에러가 발생하면, 클럭 CLK가 L 레벨로 고정되기 때문에, D－FF(121)가 동작하지 않고, 결과적으로 D－FF(121)의 세트 출력은 통신 에러 발생 직전의 전압 지령치 Vi*로 유지된다.
D－FF(122)는, 입력 단자 D에 전압 지령치 Vd*를 받고, 클럭 단자에 AND 회로(114)의 출력 신호를 받는다. D－FF(122)는 AND 회로(114)의 출력 신호의 상승 시에 전압 지령치 Vd*를 세트 출력 단자 Q에 출력한다. 따라서, 시리얼 통신이 정상인 경우, 클럭 CLK의 상승 시에, D－FF(122)는 전압 지령치 Vd*를 출력한다. 한편, 통신 에러가 발생하면, 클럭 CLK가 L 레벨로 고정되기 때문에, D－FF(122)가 동작하지 않고, 결과적으로 D－FF(122)의 세트 출력은 통신 에러 발생 직전의 전압 지령치 Vd*로 유지된다.
D－FF(123)는, 입력 단자 D에 전압 지령치 Vo*를 받고, 클럭 단자에 AND 회로(114)의 출력 신호를 받는다. D－FF(123)는 AND 회로(114)의 출력 신호의 상승 시에 전압 지령치 Vo*를 세트 출력 단자 Q에 출력한다. 따라서, 시리얼 통신이 정상인 경우, 클럭 CLK의 상승 시에, D－FF(123)는 전압 지령치 Vo*를 출력한다. 한편, 통신 에러가 발생하면, 클럭 CLK가 L 레벨로 고정되기 때문에, D－FF(123)가 동작하지 않고, 결과적으로 D－FF(123)의 세트 출력은 통신 에러 발생 직전의 전압 지령치 Vo*로 유지된다.
시프트 레지스터(116)는 복수의 D－FF(118)와 AND 회로(120)를 포함한다. D－FF(118)는, 클럭 CLK의 입력시마다, 입력된 데이터를 후단의 D－FF(118)에 시프트하도록 구성된다. 시프트 레지스터(116)는, 최종단의 D－FF(118)의 세트 출력과 함께 각 D－FF(118)의 세트 출력을 출력한다. AND 회로(120)는 복수의 세트 출력의 논리곱 연산 결과를 나타내는 신호를 출력한다.
각 D－FF(118)는, 입력 단자 D에 시리얼 통신 체커(110)로부터의 에러 신호 ERR를 받고, 클럭 단자에 클럭 CLK를 받는다. 에러 신호 ERR가 L 레벨일 때에는, 각 D－FF(118)의 세트 출력은 L 레벨이 되기 때문에, AND 회로(120)의 출력 신호도 L 레벨이 된다. 통신 에러가 발생하는 것에 의해, 에러 신호 ERR가 L 레벨로부터 H 레벨로 천이하면, 클럭 입력마다, 전단의 D－FF(118)로부터 순서대로 세트 출력도 L 레벨로부터 H 레벨로 천이한다. 최종단의 D－FF(118)의 세트 출력이 L 레벨로부터 H 레벨로 천이한 타이밍에서, 모든 D－FF(118)의 세트 출력이 H 레벨인 경우, AND 회로(120)의 출력 신호는 L 레벨로부터 H 레벨로 천이한다.
이러한 구성으로 한 것에 의해, 시프트 레지스터(116)를 구성하는 D－FF(118)의 개수와 동일한 개수의 클럭 입력에 걸쳐, 에러 신호 ERR가 계속하여 H 레벨을 나타냈을 경우, 시프트 레지스터(116)는 H 레벨의 신호를 출력하게 된다. 즉, 통신 에러가 복수의 클럭 입력에 대응하는 소정 시간에 걸쳐 계속된 경우, 시프트 레지스터(116)는 H 레벨의 신호를 출력한다.
RS－FF(124)는 세트 입력 단자 S에 시프트 레지스터(116)의 출력 신호를 받고, 클럭 단자에 클럭 CLK를 받는다. RS－FF(124)는, 세트 입력이 H 레벨일 때에 세트 상태가 되고, 세트 출력 단자 Q에 H 레벨의 신호를 출력하도록 구성된다. 즉, 시리얼 통신에 있어서의 통신 에러가 복수의 클럭 입력에 대응하는 소정 시간에 걸쳐 계속된 경우, RS－FF(124)는 H 레벨의 신호를 출력한다. RS－FF(124)로부터 출력되는 H 레벨의 신호는 시리얼 통신 이상을 나타내는 신호에 상당한다. RS－FF(124)의 출력 신호는 스위치 S1에 입력되고, 또한, D－FF(121, 122, 123)의 클리어 입력 단자 CLR에 입력된다. 스위치 S1은 시리얼 통신 이상을 나타내는 신호를 받으면 오프된다. D－FF(121, 122, 123)의 각각은 H 레벨의 클리어 입력에 의해 리셋되는 것에 의해 세트 출력이 L 레벨로 된다.
이에 따르면, 시리얼 통신 이상이 발생한 경우에는, 스위치 S1이 오프되는 것에 의해, 대응하는 무정전 전원 장치 U가 무정전 전원 시스템으로부터 분리된다. 또한 체크 회로(31)로부터 보정 회로(32, 33, 34)로의 전압 지령의 전송이 정지되는 것에 의해, 대응하는 무정전 전원 장치 U의 컨버터(4), 인버터(8) 및 쌍방향 초퍼(7)가 정지 상태로 된다.
도 4로 돌아가, 보정 회로(32)는 체크 회로(31)로부터 전송 되는 전압 지령치 Vi*를 보정한다. 도 5에서 설명한 바와 같이, 전압 지령치 Vi*는, 복수의 무정전 전원 장치 U1~U3 사이의 직류 전압 평균치 Vda를 이용하여 생성된다. 그 때문에, 각 무정전 전원 장치 U에서, 전압 지령치 Vi*는, 직류 전압 평균치 Vda와 실제의 직류 전압 Vd의 차이에 기인한 오차를 포함하는 경우가 있다. 보정 회로(32)는 직류 전압 Vd의 검출치에 따라 전압 지령치 Vi*를 보정하는 것에 의해 컨버터(4)에 의해 생성되는 직류 전압 Vd1을 참조 전압 Vdr과 일치시킨다.
PWM 회로(35)는 교류 입력 전압 Vi를 보정 회로(32)에 의해 보정된 전압 지령치 Vi*로 제어하기 위한 PWM 신호를 생성한다. PWM 회로(35)는, 전압 지령치 Vi*를 직류 전압 Vd1로 제산함으로써,－1~＋1의 범위 내의 수치로 규격화된 전압 지령치 Vi*를 얻는다. PWM 회로(35)는, 규격화된 전압 지령치 Vi*와 일정 주파수에서 -1~＋1의 범위 내를 변화하는 반송파 CW의 전압 비교에 따라 게이트 신호(PWM 신호) A1~A3을 생성한다. 반송파 CW의 주파수는 IGBT Q1~Q6의 스위칭 주파수와 일치한다.
데드 타임 생성 회로(38)는, PWM 회로(35)에 의해 생성된 게이트 신호 A1~A3을 받으면, 게이트 신호 A1~A3의 논리 레벨을 각각 반전시킨 게이트 신호 B1~B3을 생성한다. 데드 타임 생성 회로(38)는 게이트 신호 A1, B1의 사이, 게이트 신호 A2, B2의 사이, 및 게이트 신호 A3, B3의 사이에, 쌍으로 되는 게이트 신호의 양쪽 모두가 L 레벨로 설정되는 데드 타임 Td를 마련한다. 데드 타임 Td를 마련하는 것에 의해 소자 격차에 기인하여 상(上) 암 소자 및 하(下) 암 소자가 동시에 온하는 것에 의한 합선 경로의 형성을 방지할 수 있다.
도 7은 보정 회로(32), PWM 회로(35) 및 데드 타임 생성 회로(38)의 구성예를 설명하는 기능 블럭도이다.
도 7을 참조하여, 보정 회로(32)는 전압 지령치 Viu*(U상 전압 지령치 Viu*, V상 전압 지령치 Viｖ*, W상 전압 지령치 Viw*)를 받고, 고장 검출 회로(44)로부터 고장 검출 신호 DT1을 받는다. 보정 회로(32)는 감산기(81a~81c), 게인 연산기(82a~82c) 및 가산기(80a~80c)를 구비한다.
감산기(81a)는 참조 전압 Vdr에 대한 직류 전압 Vd1의 편차 ΔVd1을 산출한다(ΔVd1=Vdr－Vd1). 게인 연산기(82a)는 편차 ΔVd1에 보정 게인 K1을 곱하고, 승산 결과를 가산기(80a)에 출력한다. 가산기(80a)는 게인 연산기(82a)의 출력(ΔVd1·K1)을 피드포워드항으로서 U상 전압 지령치 Viu*에 가산한다.
감산기(81b)는 참조 전압 Vdr에 대한 직류 전압 Vd1의 편차 ΔVd1을 산출한다(ΔVd1=Vdr－Vd1). 게인 연산기(82b)는, 편차 ΔVd1에 보정 게인 K1을 곱하고, 승산 결과를 가산기(80b)로 출력한다. 가산기(80b)는 게인 연산기(82b)의 출력(ΔVd1·K1)을 피드포워드항으로서 V상 전압 지령치 Viｖ*에 가산한다.
감산기(81c)는 참조 전압 Vdr에 대한 직류 전압 Vd1의 편차 ΔVd1을 산출한다(ΔVd1=Vdr－Vd1). 게인 연산기(82c)는 편차 ΔVd1에 보정 게인 K1을 곱하고, 승산 결과를 가산기(80c)로 출력한다. 가산기(80c)는 게인 연산기(82c)의 출력(ΔVd1·K1)을 피드포워드항으로서 W상 전압 지령치 Viw*에 가산한다.
PWM 회로(35)는 비교기(83a~83c)를 구비한다. 가산기(80a~80c)로부터의 전압 지령치 Viu*, Viｖ*, Viw*의 각각은 직류 전압 Vd1에서 제외되는 것에 의해, －1~＋1의 범위 내의 수치로 규격화된다.
비교기(83a)는, 규격화된 U상 전압 지령치 Viu*와 일정 주파수에서 -1~＋1의 범위 내를 변화하는 반송파(carrier wave) CW의 전압 비교에 따라 게이트 신호 A1을 생성한다. 비교기(83b)는, 규격화된 V상 전압 지령치 Viｖ*와 반송파 CW의 전압 비교에 따라 게이트 신호 A2를 생성한다. 비교기(83c)는, 규격화된 W상 전압 지령치 Viw*와 반송파 CW의 전압 비교에 따라 게이트 신호 A3을 생성한다.
데드 타임 생성 회로(38)는 논리 부정(NOT) 회로(84a~84c) 및 온 딜레이 회로(85a~85c)를 구비한다. NOT 회로(84a)는 게이트 신호 A1의 부정의 연산에 의해 게이트 신호 B1을 생성한다. 온 딜레이 회로(85a)는 게이트 신호 A1, B1에 대해서 데드 타임 Td를 부여한다. 구체적으로는, 온 딜레이 회로(85a)는 IGBT Q2(하 암 소자)가 오프된 후에 IGBT Q1(상 암 소자)가 온되도록, 게이트 신호 A1에 대해서 데드 타임 Td에 상당하는 지연 시간을 부여한다. 또 온 딜레이 회로(85a)는, IGBT Q1(상 암 소자)이 오프된 후에 IGBT Q2(하 암 소자)가 온되도록, 게이트 신호 B11에 대해서 데드 타임 Td에 상당하는 지연 시간을 부여한다. 온 딜레이 회로(85a)는, 데드 타임 Td가 부여된 게이트 신호 A1, B1을 각각, 컨버터(4)의 IGBT Q1, Q4의 게이트에 입력한다.
NOT 회로(84b)는 게이트 신호 A2의 부정의 연산에 의해 게이트 신호 B2를 생성한다. 온 딜레이 회로(85b)는 게이트 신호 A2, B2에 대해서 데드 타임 Td를 마련한다. 온 딜레이 회로(85b)는 데드 타임 Td가 부여된 게이트 신호 A2, B2를 각각, 컨버터(4)의 IGBT Q2, Q5의 게이트에 입력한다.
NOT 회로(84c)는 게이트 신호 A3의 부정의 연산에 의해 게이트 신호 B3을 생성한다. 온 딜레이 회로(85c)는 게이트 신호 A3, B3에 대해서 데드 타임 Td를 마련한다. 온 딜레이 회로(85c)는 데드 타임 Td가 부여된 게이트 신호 A3, B3을 각각, 컨버터(4)의 IGBT Q3, Q6의 게이트에 입력한다.
보정 회로(32)는 정지 회로(86)를 더 구비한다. 정지 회로(86)는, 고장 검출 회로(44)로부터 H 레벨의 고장 검출 신호 DT1을 받으면, 데드 타임 생성 회로(38)의 온 딜레이 회로(85a~85c)의 각각에 대하여, 컨버터(4)의 IGBT Q1~Q6를 게이트 차단하기 위한 게이트 차단 지령 GB를 출력한다. 이것에 의해, 무정전 전원 장치 U1이 고장난 경우에는, 무정전 전원 장치 U1의 컨버터(4)는 정지 상태로 된다.
도 4에 돌아와서, 보정 회로(33)는 체크 회로(31)로부터 전송되는 전압 지령치 Vd*를 보정한다. 도 5에서 설명한 바와 같이, 전압 지령치 Vd*는, 복수의 무정전 전원 장치 U1~U3 사이의 직류 전압 평균치 Vda를 이용하여 생성된다. 그 때문에, 각 무정전 전원 장치 U에서, 전압 지령치 Vd*는, 직류 전압 평균치 Vda와 실제의 직류 전압 Vd의 차이에 기인한 오차를 포함하는 경우가 있다. 보정 회로(33)는, 직류 전압 Vd의 검출치에 따라 전압 지령치 Vd*를 보정하는 것에 의해 쌍방향 초퍼(7)에 의해 생성되는 직류 전압 Vd1을 참조 전압 Vdr과 일치시킨다.
PWM 회로(36)는 직류 전압 Vd를 보정 회로(33)에 의해 보정된 전압 지령치 Vd*로 제어하기 위한 PWM 신호를 생성한다. PWM 회로(36)는, 전압 지령치 Vd*를 직류 전압 Vd1로 제산함으로써, －1~＋1의 범위 내의 수치로 규격화된 전압 지령치 Vd*를 얻는다. PWM 회로(36)는, 규격화된 전압 지령치 Vd*와 일정 주파수로 -1~＋1의 범위 내를 변화하는 반송파 CW의 전압 비교에 따라 게이트 신호(PWM 신호) G1을 생성한다.
데드 타임 생성 회로(39)는, PWM 회로(36)에 의해 생성된 게이트 신호 G1을 받으면, 게이트 신호 G1의 논리 레벨을 반전시킨 게이트 신호 G2를 생성한다. 데드 타임 생성 회로(39)는 게이트 신호 G1, G2의 사이에 데드 타임 Td를 마련한다.
도 8은 보정 회로(33), PWM 회로(36) 및 데드 타임 생성 회로(39)의 구성예를 설명하는 기능 블럭도이다.
도 8을 참조하여, 보정 회로(33)는 전압 지령치 Vd*를 받고, 고장 검출 회로(44)로부터 고장 검출 신호 DT1을 받는다. 보정 회로(33)는 감산기(91), 게인 연산기(92) 및 가산기(90)를 구비한다.
감산기(91)는 참조 전압 Vdr에 대한 직류 전압 Vd1의 편차 ΔVd1을 산출한다(ΔVd1=Vdr－Vd1). 게인 연산기(92)는 편차 ΔVd1에 보정 게인 K2를 곱하고, 승산 결과를 가산기(90)에 출력한다. 가산기(90)는 게인 연산기(92)의 출력(ΔVd1·K2)을 피드포워드항으로서 전압 지령치 Vd*에 가산한다.
PWM 회로(36)는 비교기(93)를 구비한다. 가산기(90)로부터의 전압 지령치 Vd*는 직류 전압 Vd1에서 제외되는 것에 의해 －1~＋1의 범위 내의 수치로 규격화된다. 비교기(93)는 규격화된 전압 지령치 Vd*와 반송파 CW의 전압 비교에 따라 게이트 신호 G1을 생성한다.
데드 타임 생성 회로(39)는 NOT 회로(94) 및 온 딜레이 회로(95)를 구비한다. NOT 회로(94)는 게이트 신호 G1의 부정의 연산에 의해 게이트 신호 G2를 생성한다. 온 딜레이 회로(95)는 게이트 신호 G1, G2에 대해서 데드 타임 Td를 부여한다. 온 딜레이 회로(95)는 데드 타임 Td가 부여된 게이트 신호 G1, G2를 각각 쌍방향 초퍼(7)의 IGBT Q21, Q22의 게이트에 입력한다.
보정 회로(33)는 정지 회로(96)를 더 구비한다. 정지 회로(96)는 고장 검출 회로(44)로부터 H 레벨의 고장 검출 신호 DT1을 받으면, 데드 타임 생성 회로(39)의 온 딜레이 회로(95)에 대해서, 쌍방향 초퍼(7)의 IGBT Q21, Q22를 게이트 차단하기 위한 게이트 차단 지령 GB를 출력한다. 이것에 의해, 무정전 전원 장치 U1이 고장난 경우에는, 무정전 전원 장치 U1의 쌍방향 초퍼(7)는 정지 상태로 된다.
도 4에 돌아와, 보정 회로(34), 체크 회로(31)로부터 전송되는 전압 지령치 Vo*를 보정한다. 도 5에서 설명한 바와 같이, 전압 지령치 Vo*는, 복수의 무정전 전원 장치 U1~U3 사이의 출력 전류 평균치 Ioa를 이용하여 생성된다. 그 때문에, 각 무정전 전원 장치 U에 대해, 전압 지령치 Vo*는, 출력 전류 평균치 Ioa와 실제의 출력 전류 Io의 차이에 기인한 오차를 포함하는 경우가 있다. 보정 회로(34)는, 출력 전류 Io의 검출치에 따라 전압 지령치 Vo*를 보정하는 것에 의해, 인버터(8)에 의해 생성되는 교류 출력 전압 Vo를 상용 교류 전원(100)의 교류 출력 전압에 동기시킨다.
PWM 회로(37)는 교류 출력 전압 Vo를 보정 회로(34)에 의해 보정된 전압 지령치 Vo*로 제어하기 위한 PWM 신호를 생성한다. PWM 회로(37)는, 전압 지령치 Vo*를 직류 전압 Vd1로 제산하는 것으로, －1~＋1의 범위 내의 수치로 규격화된 전압 지령치 Vo*를 얻는다. PWM 회로(37)는 규격화된 전압 지령치 Vo*와 반송파 CW의 전압 비교에 따라 게이트 신호(PWM 신호) X1~X3을 생성한다.
데드 타임 생성 회로(40)는, PWM 회로(37)에 의해 생성된 게이트 신호 X1~X3을 받으면, 게이트 신호 X1~X3의 논리 레벨을 각각 반전시킨 게이트 신호 Y1~Y3을 생성한다. 데드 타임 생성 회로(40)는 게이트 신호 X1, Y1의 사이, 게이트 신호 X2, Y2의 사이, 및 게이트 신호 X3, Y3의 사이에 데드 타임 Td를 마련한다.
도 9는 보정 회로(34), PWM 회로(37) 및 데드 타임 생성 회로(40)의 구성예를 설명하는 기능 블럭도이다.
도 9를 참조하여, 보정 회로(34)는 전압 지령치 Vou*(U상 전압 지령치 Vou*, V상 전압 지령치 Voｖ*, W상 전압 지령치 Vow*)를 받고, 고장 검출 회로(44)로부터 고장 검출 신호 DT1을 받는다. 보정 회로(32)는 감산기(71a~71c), 게인 연산기(72a~72c) 및 가산기(70a~70c)를 구비한다.
감산기(71a)는 U상 전류 지령치 Iou*에 대한 U상 출력 전류 Iou1의 편차 ΔIou1을 산출한다(ΔIou1=Iou*－Iou1). 게인 연산기(72a)는 편차 ΔIou1에 보정 게인 K3을 곱하고, 승산 결과를 가산기(70a)에 출력한다. 가산기(70a)는, 게인 연산기(72a)의 출력(ΔIou1·K3)을 피드포워드항으로서 U상 전압 지령치 Vou*에 가산한다.
감산기(71b)는 V상 전류 지령치 Ioｖ*에 대한 V상 출력 전류 Ioｖ의 편차 ΔIoｖ1을 산출한다(ΔIoｖ1=Ioｖ*－Ioｖ1). 게인 연산기(72b)는, 편차 ΔIoｖ1에 보정 게인 K3을 곱하고, 승산 결과를 가산기(70b)로 출력한다. 가산기(70b)는 게인 연산기(72b)의 출력(ΔIoｖ1·K3)을 피드포워드항으로서 V상 전압 지령치 Voｖ*에 가산한다.
감산기(71c)는 W상 전류 지령치 Iow*에 대한 W상 출력 전류 Iow의 편차 ΔIow1을 산출한다(ΔIow1=Iow*－Iow1). 게인 연산기(72c)는 편차 ΔIow1에 보정 게인 K3을 곱하고, 승산 결과를 가산기(70c)로 출력한다. 가산기(70c)는 게인 연산기(72c)의 출력(ΔIow1·K3)을 피드포워드항으로서 W상 전압 지령치 Vow*에 가산한다.
PWM 회로(37)는 비교기(73a~73c)를 구비한다. 가산기(70a~70c)로부터의 전압 지령치 Vou*, Voｖ*, Vow*의 각각은 직류 전압 Vd1에서 제외되는 것에 의해, －1~＋1의 범위 내의 수치로 규격화된다.
비교기(73a)는 규격화된 U상 전압 지령치 Vou*와 반송파 CW의 전압 비교에 따라 게이트 신호 X1을 생성한다. 비교기(73b)는 규격화된 V상 전압 지령치 Voｖ*와 반송파 CW의 전압 비교에 따라 게이트 신호 X2를 생성한다. 비교기(73c)는 규격화된 W상 전압 지령치 Vow*와 반송파 CW의 전압 비교에 따라 게이트 신호 X3을 생성한다.
데드 타임 생성 회로(40)는 NOT 회로(74a~74c) 및 온 딜레이 회로(75a~75c)를 구비한다. NOT 회로(74a)는 게이트 신호 X1의 부정의 연산에 의해 게이트 신호 Y1을 생성한다. 온 딜레이 회로(75a)는 게이트 신호 X1, Y1에 대해서 데드 타임 Td를 부여한다. 온 딜레이 회로(75a)는 데드 타임 Td가 부여된 게이트 신호 X1, Y1을 각각, 인버터(8)의 IGBT Q11, Q14의 게이트에 입력한다.
NOT 회로(74b)는 게이트 신호 X2의 부정의 연산에 의해 게이트 신호 Y2를 생성한다. 온 딜레이 회로(75b)는 게이트 신호 X2, Y2에 대해서 데드 타임 Td를 부여한다. 온 딜레이 회로(75b)는 데드 타임 Td가 부여된 게이트 신호 X2, Y2를 각각 인버터(8)의 IGBT Q12, Q15의 게이트에 입력한다.
NOT 회로(74c)는 게이트 신호 X3의 부정의 연산에 의해 게이트 신호 Y3을 생성한다. 온 딜레이 회로(75c)는 게이트 신호 X3, Y3에 대해서 데드 타임 Td를 부여한다. 온 딜레이 회로(75c)는 데드 타임 Td가 부여된 게이트 신호 X3, Y3을 각각, 인버터(8)의 IGBT Q13, Q16의 게이트에 입력한다.
보정 회로(34)는 정지 회로(76)를 더 구비한다. 정지 회로(76)는 고장 검출 회로(44)로부터 H 레벨의 고장 검출 신호 DT1을 받으면 데드 타임 생성 회로(40)의 온 딜레이 회로(75a~75c)의 각각에 대해서, 인버터(8)의 IGBT Q11~Q16를 게이트 차단하기 위한 게이트 차단 지령 GB를 출력한다. 이것에 의해, 무정전 전원 장치 U1이 고장난 경우에는, 무정전 전원 장치 U1의 인버터(8)는 정지 상태로 된다.
이상 설명한 바와 같이, 본 실시의 형태에 따른 무정전 전원 시스템은, 복수의 무정전 전원 장치를 통괄적으로 제어하는 마스터 제어부(제어 장치(20))가 복수의 무정전 전원 장치에 공통되는 전압 지령을 생성하여 각 무정전 전원 장치의 슬레이브 제어부(제어 회로(15))에 송신하고, 각 슬레이브 제어부가, 수신한 전압 지령에 따라 자기 장치의 전력 변환기를 제어하기 위한 제어 신호(게이트 신호)를 생성하도록 구성된다.
상기 구성에 의하면, 마스터 제어부 및 각 슬레이브 제어부의 사이의 통신에 노이즈 등이 발생한 경우에도, 각 슬레이브 제어부는 제어 신호를 안정적으로 생성할 수 있다. 따라서, 마스터 제어부가 전압 지령으로부터 제어 신호를 생성하여 각 슬레이브 제어부에 송신하고, 각 슬레이브 제어부가 수신한 제어 신호를 이용하여 자기 장치의 전력 변환기를 제어하는 구성과 비교하여 제어 신호를 안정화할 수 있다. 그 결과, 각 무정전 전원 장치를 안정적으로 동작시킬 수가 있다.
또 본 실시의 형태에서는, 마스터 제어부로부터 각 슬레이브 제어부에 대해서 시리얼 통신에 의해 전압 지령을 송신하는 구성으로 한 것에 의해, 마스터 제어부 및 각 슬레이브 제어부의 사이에 배치되는 통신 케이블의 갯수의 증대를 억제할 수 있다.
또 본 실시의 형태에 의하면, 각 슬레이브 제어가 시리얼 통신에 있어서의 통신 에러의 유무를 확인하고, 통신 에러의 발생시에는 전회의 전압 지령치를 유지하는 구성으로 한 것에 의해, 통신 에러가 발생한 경우에도, 각 슬레이브 제어부는 제어 신호를 안정적으로 생성할 수 있다.
또한 각 슬레이브 제어부는, 시리얼 통신을 실행할 수 없는 통신 이상이 발생한 경우에는, 자기 장치를 무정전 전원 시스템으로부터 분리시키는 것에 의해, 전압 지령의 수신이 곤란해지는 것에 기인하여 자기 장치가 오동작을 일으키는 것을 억제할 수 있다.
또한 본 실시의 형태에서는, 각 슬레이브 제어부가 자기 장치의 고장을 검출하여 전력 변환기의 운전을 정지하는 구성으로 한 것에 의해, 마스터 제어부가 각 무정전 전원 장치로부터 송신되는 전류·전압 검출치에 근거하여 고장을 검출하고, 고장난 무정전 전원 장치에 대해서 운전 정지 지령을 송신하는 구성과 비교하여, 보다 신속히 무정전 전원 장치의 고장을 검출할 수 있고, 또한, 고장의 무정전 전원 장치를 신속하게 정지시킬 수 있다.
또, 본 실시의 형태에서는, 각 슬레이브 제어부가, 전력 변환기의 제어 신호에 대해서 데드 타임을 부여하는 구성으로 한 것에 의해, 통신 에러에 기인하여 제어 신호가 불안정하게 되어, 전력 변환기에 대해 상 암 소자 및 하 암 소자가 동시에 온하는 것에 의한 합선 경로가 형성되는 것을 방지할 수 있다.
또한 본 실시의 형태에 의하면, 마스터 제어부가 각 슬레이브 제어부에 대해서 제어 전원을 공급하도록 구성되기 때문에, 각 무정전 전원 장치에 대해 제어 전원을 생성하기 위한 회로의 설치가 불필요해진다.
(그 외의 구성예)
상술한 실시의 형태에서는, 복수의 무정전 전원 장치 U1~U3을 통괄적으로 제어하는 「마스터 제어부」를 구성하는 제어 장치(20)를, 「슬레이브 제어부」를 구성하는 무정전 전원 장치 U의 제어 회로(15)와 별체로 하는 구성예에 대해 설명했다. 이 구성예에 의하면, 무정전 전원 장치 U의 병렬 접속수를 증가 또는 감소하는 경우에 있어서 시스템 전체의 제어 구성을 용이하게 변경할 수 있다.
혹은, 상기 구성예를 대신하여, 복수의 무정전 전원 장치 U1~U3 중 어느 하나의 무정전 전원 장치 U의 제어 회로(15)에서, 「마스터 제어부」와「슬레이브 제어부」를 일체화시키는 구성으로 하는 것도 가능하다. 이 구성예에 의하면, 마스터 제어부를 새롭게 설치할 필요가 없어지기 때문에, 무정전 전원 시스템을 간이화시킬 수가 있다. 또 마스터 제어부에 설정된 무정전 전원 장치 U가 무정전 전원 시스템으로부터 분리된 경우에도, 제어 회로(15)는 나머지의 정상인 무정전 전원 장치 U의 제어 회로(15)와의 사이에 데이터를 주고받는 것에 의해 정상인 무정전 전원 장치 U를 제어할 수 있다.
금회 개시된 실시의 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 청구의 범위에 의해 나타나고, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1, 5, 10, 702 : 콘덴서 2, 9, 700 : 리액터
3 : 교류 입력 필터 4 : 컨버터
6 : 직류 라인 7 : 쌍방향 초퍼
8 : 인버터 11 : 교류 출력 필터
12, 13, 14 : 전류 검출기 15 : 제어 회로
16 : 통신 케이블 17 : 전력 케이블
20 : 제어 장치 21, 30 : 시리얼 통신 I/F
22, 22A~22H　: 평균치 연산부 23, 23A~23C　: 전압 지령 생성부
24, 45 : 제어 전원 25 : 제어 전원 생성부
31 : 체크 회로 32~34 : 보정 회로
35~37　: PWM 회로
74a~74c, 84a~84c, 94, 112　: NOT 회로
38~40 : 데드 타임 생성 회로 41~43 : 검출 회로
44 : 고장 검출 회로
50, 53, 55, 57, 60, 62, 71a~71c, 81a~81c, 91 : 감산기
51, 56, 61 : 전압 제어부 52 : 병렬 제어부
54, 58, 63 : 전류 제어부 59, 70a~70c, 80a~80c, 90 : 가산기
72a~72c, 82a~82c, 92 : 게인 연산기
73a~73c, 83a~83c, 93 : 비교기
75a~75c, 85a~85c, 95 : 온 딜레이 회로
76, 86, 96 : 정지 회로 100 : 상용 교류 전원
102 : 부하 110 : 시리얼 통신 체커
116 : 시프트 레지스터 B1~B3　: 배터리
T1 :　입력 단자 DT1~DT3 :　고장 검출 신호
ERR　: 에러 신호 S1~S3 : 스위치
T2 :　배터리 단자 T3 :　출력 단자
U, U1~U3 :　무정전 전원 장치

Claims (17)

  1. 부하에 대하여 병렬 접속되는 복수의 무정전 전원 장치와,
    상기 복수의 무정전 전원 장치를 제어하는 마스터 제어부를 구비하고,
    상기 복수의 무정전 전원 장치의 각각은,
    교류 전원으로부터 공급되는 교류 전력을 직류 전력으로 변환하는 컨버터와,
    상기 컨버터 또는 전력 저장 장치로부터 공급되는 직류 전력을 교류 전력으로 변환하여 상기 부하에 공급하는 인버터와,
    적어도 상기 인버터의 직류 입력 전압, 상기 인버터의 교류 출력 전압 및 상기 인버터의 출력 전류를 검출하기 위한 검출 회로와,
    상기 마스터 제어부와 통신 접속되고, 상기 컨버터 및 상기 인버터를 제어하는 슬레이브 제어부를 구비하고,
    상기 마스터 제어부는, 각 상기 복수의 무정전 전원 장치의 상기 슬레이브 제어부로부터 송신되는 상기 검출 회로의 검출치에 근거하여, 상기 복수의 무정전 전원 장치에 공통되는 제 1 전압 지령치 및 제 2 전압 지령치를 생성하고, 또한, 생성한 상기 제 1 전압 지령치 및 상기 제 2 전압 지령치를 각 상기 복수의 무정전 전원 장치의 상기 슬레이브 제어부에 대해서 송신하고,
    상기 슬레이브 제어부는, 수신한 상기 제 1 전압 지령치에 따라 상기 컨버터를 제어하기 위한 제 1 제어 신호를 생성하고, 또한, 수신한 상기 제 2 전압 지령치에 따라 상기 인버터를 제어하기 위한 제 2 제어 신호를 생성하는
    무정전 전원 시스템.
  2. 제 1 항에 있어서,
    상기 마스터 제어부는, 상기 복수의 무정전 전원 장치에 있어서의 상기 직류 입력 전압의 검출치를 평균하는 것에 의해 제 1 평균치를 연산하고, 또한, 상기 제 1의 평균치가 제 1 목표치에 추종하도록 상기 제 1 전압 지령치를 생성하고,
    상기 슬레이브 제어부는, 자기 장치(自藏置)에서의 상기 직류 입력 전압의 검출치의 상기 제 1 목표치에 대한 편차에 따라 상기 제 1 전압 지령치를 보정하고, 또한, 보정된 상기 제 1 전압 지령치를 이용해 상기 제 1 제어 신호를 생성하는
    무정전 전원 시스템.
  3. 제 2 항에 있어서,
    상기 컨버터는, 서로 직렬로 접속되고, 상기 제 1 제어 신호에 따라 상보적으로 온 오프되는 제 1 및 제 2 반도체 스위칭 소자를 가지고 있고,
    상기 슬레이브 제어부는, 상기 제 1 제어 신호에 대해서 상기 제 1 및 제 2 반도체 스위칭 소자를 동시에 오프시키기 위한 데드 타임을 부여하는
    무정전 전원 시스템.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 마스터 제어부는, 상기 복수의 무정전 전원 장치에 있어서의 상기 출력 전류의 검출치를 평균하는 것에 의해 제 2 평균치를 연산하고, 또한, 상기 제 2 평균치가 제 2 목표치에 추종하도록 상기 제 2 전압 지령치를 생성하고,
    상기 슬레이브 제어부는, 자기 장치에 있어서의 상기 출력 전류의 검출치의 상기 제 2 목표치에 대한 편차에 따라 상기 제 2 전압 지령치를 보정하고, 또한, 보정된 상기 제 2 전압 지령치를 이용하여 상기 제 2 제어 신호를 생성하는
    무정전 전원 시스템.
  5. 제 4 항에 있어서,
    상기 인버터는, 서로 직렬로 접속되고, 상기 제 2 제어 신호에 따라 상보적으로 온 오프되는 제 3 및 제 4 반도체 스위칭 소자를 가지고 있고,
    상기 슬레이브 제어부는, 상기 제 2 제어 신호에 대해서, 상기 제 3 및 제 4 반도체 스위칭 소자를 동시에 오프시키기 위한 데드 타임을 부여하는
    무정전 전원 시스템.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 복수의 무정전 전원 장치의 각각은,
    상기 컨버터 및 상기 인버터 사이에 접속된 직류 라인과,
    상기 전력 저장 장치 및 상기 직류 라인의 사이에서 직류 전력을 주고받는 쌍방향 초퍼를 더 포함하고,
    상기 마스터 제어부는, 각 상기 복수의 무정전 전원 장치의 상기 슬레이브 제어부로부터 송신되는 상기 검출 회로의 검출치에 근거하여, 상기 복수의 무정전 전원 장치에 공통되는 제 3 전압 지령치를 생성하고, 또한, 생성한 상기 제 3 전압 지령치를 각 상기 복수의 무정전 전원 장치의 상기 슬레이브 제어부에 대해서 송신하고,
    상기 슬레이브 제어부는 수신한 상기 제 3 전압 지령치에 따라 상기 쌍방향 초퍼를 제어하기 위한 제 3 제어 신호를 생성하는
    무정전 전원 시스템.
  7. 제 6 항에 있어서,
    상기 마스터 제어부는, 상기 복수의 무정전 전원 장치에 있어서의 상기 직류 입력 전압의 검출치를 평균하는 것에 의해 제 3 평균치를 연산하고, 또한, 상기 제 3 평균치가 제 3 목표치에 추종하도록 상기 제 3 전압 지령치를 생성하고,
    상기 슬레이브 제어부는, 자기 장치에 있어서의 상기 직류 입력 전압의 검출치의 상기 제 3 목표치에 대한 편차에 따라 상기 제 3 전압 지령치를 보정하고, 또한, 보정된 상기 제 3 전압 지령치를 이용해 상기 제 3 제어 신호를 생성하는
    무정전 전원 시스템.
  8. 제 7 항에 있어서,
    상기 쌍방향 초퍼는, 서로 직렬로 접속되고, 상기 제 3 제어 신호에 따라 상보적으로 온 오프되는 제 5 및 제 6 반도체 스위칭 소자를 포함하고,
    상기 슬레이브 제어부는, 상기 제 3 제어 신호에 대해 상기 제 5 및 제 6 반도체 스위칭 소자를 동시에 오프시키기 위한 데드 타임을 부여하는
    무정전 전원 시스템.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 마스터 제어부 및 상기 슬레이브 제어부의 각각은 시리얼 통신에 의해 데이터를 송수신하기 위한 통신부를 더 포함하는
    무정전 전원 시스템.
  10. 제 9 항에 있어서,
    상기 마스터 제어부와 각 상기 복수의 무정전 전원 장치의 상기 슬레이브 제어부를 서로 접속하고, 상기 시리얼 통신에 의해 데이터를 전송하는 통신 케이블을 더 구비하는
    무정전 전원 시스템.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 슬레이브 제어부는, 상기 시리얼 통신에 있어서의 통신 에러를 검지하기 위한 체크 회로를 더 포함하고, 상기 체크 회로에서 상기 통신 에러가 검지되면, 전회의 상기 제 1 전압 지령치 및 상기 제 2 전압 지령치를 유지하는
    무정전 전원 시스템.
  12. 제 11 항에 있어서,
    상기 슬레이브 제어부는, 상기 체크 회로에서 상기 통신 에러가 소정 기간 계속하여 검지된 경우에는, 자기 장치를 상기 무정전 전원 시스템으로부터 분리시키는
    무정전 전원 시스템.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 슬레이브 제어부는, 자기 장치가 고장난 경우에 상기 컨버터 및 상기 인버터의 운전을 정지하는
    무정전 전원 시스템.
  14. 제 4 항에 있어서,
    상기 슬레이브 제어부는, 자기 장치가 고장난 경우에, 상기 컨버터 및 상기 인버터의 운전을 정지함과 더불어, 고장 검출 신호를 상기 마스터 제어부로 송신하고,
    상기 마스터 제어부는, 상기 복수의 무정전 전원 장치로부터 고장난 무정전 전원 장치를 제외한 다른 무정전 전원 장치의 분담 전류에 근거하여, 상기 제 2 목표치를 결정하는
    무정전 전원 시스템.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 마스터 제어부로부터 각 상기 복수의 무정전 전원 장치의 상기 슬레이브 제어부에 제어 전원을 공급하기 위한 전력 케이블을 더 구비하는
    무정전 전원 시스템.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 마스터 제어부와 상기 복수의 무정전 전원 장치는 별체로 되는
    무정전 전원 시스템.
  17. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 마스터 제어부는, 상기 복수의 무정전 전원 장치 중 어느 하나의 무정전 전원 장치의 상기 슬레이브 제어부와 일체화되는
    무정전 전원 시스템.
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