KR20210107856A - 지시된 인터럽트 가상화를 위한 인터럽트 시그널링 - Google Patents

Abstract

본 발명은　게스트 운영 체제에 인터럽트 신호를 제공하는　방법에　관한　것이다.　버스 부착 디바이스는 인터럽트 신호를 처리하기위해 타겟 프로세서로서 게스트 운영 체제에 의한 사용을 위해 할당된 프로세서를 식별하는 인터럽트 타겟 ID와 함께 버스 접속 모듈로부터 인터럽트 신호를 수신한다.　상기 버스 부착 디바이스는 처리를 위해 상기 타겟 프로세서로 인터럽트 신호를 포워드 한다.　상기 인터럽트 타겟 ID를 상기 타겟 프로세서의 논리적 프로세서 ID로 변환하는 것이 상기 타겟 프로세서를 직접적으로 어드레스 하기 위해 사용된다.　추가로,　상기 버스 부착 디바이스는 처리되기 위해 상기 각 인터럽트 타겟 ID로 어드레스 된 인터럽트 신호가 있음을 표시하기 위해 상기 타겟 프로세서에 할당된 지시된 인터럽트 신호 벡터의 지시된 인터럽트 신호 표시자를 갱신한다.

Description

지시된 인터럽트 가상화를 위한 인터럽트 시그널링

[0001] 본 발명은, 일반적으로, 컴퓨터 시스템 내 인터럽트 처리에 관한 것이고, 특히, 멀티프로세서 컴퓨터 시스템에서 버스 연결된 모듈들에 의해서 생성된 인터럽트들의 처리에 관한 것이다.

[0002] 인터럽트들은 이벤트가 프로세서의 주의가 필요함을 프로세서에 신호하기 위해 사용된다.　하드웨어 디바이스들, 예를 들어, 버스를 통해 프로세서와 연결된 하드웨어 디바이스들은 그들이 운영 체제의 주의가 필요함을 통신하기 위해 인터럽트들을 사용한다.　수신 프로세서가 현재 어떤 활동들을 수행하고 있는 경우에, 수신 프로세서는 인터럽트 신호를 수신하는 것에 응답하여 현재 활동들을 일시 중단하고, 그 상태를 저장하며, 그리고 인터럽트를 처리할 수 있는데, 예를 들어 인터럽트 핸들러를 실행함에 의해서 처리할 수 있다.　인터럽트 수신으로부터 초래되는 프로세서의 현재 활동들의 중단은 일시적일 뿐이다.　인터럽트를 처리한 후 프로세서는 일시 중단된 활동들을 재개할 수 있다.　따라서 인터럽트들은 외부 이벤트들을 대기하는, 폴링 루프들에서 프로세서의 비생산적인 대기 시간을 제거함으로써 성능 향상을 가능하게 할 수 있다.

[0003]　멀티프로세서 컴퓨터 시스템들에서는 인터럽트 라우팅 효율성의 문제들이 발생할 수 있다.　문제는, 예를 들어, 버스 연결 모듈들(bus connected modules)과 같은 하드웨어 디바이스들에 의해서 보내진 인터럽트 신호들을 이를 위해 할당된 멀티 프로세서들 중 하나의 프로세서에 효율적인 방식으로 포워드 하는 것이다.　이 것은 인터럽트가 가상 머신 상의 게스트 운영 체제와 통신하기 위해 사용되는 경우 특히 어려울 수 있다.　하이퍼바이저 또는 가상 머신 모니터(VMM)는 하나 또는 그 이상의 가상 머신들, 즉 게스트 머신들을 생성하고 실행한다.　가상 머신은 가상 운영 플랫폼과 동일한 플랫폼 상에서 실행되는 게스트 운영 체제를 제공하고, 한편 기본 플랫폼(the underlying platform)의 물리적 특성을 숨긴다.　다수의 가상 머신들을 사용하면 다수의 운영 체제들을 병렬로 실행할 수 있다.　가상 운영 플랫폼 상에서 실행되기 때문에, 프로세서들에 관한 게스트 운영 체제의 뷰(view)는 일반적으로 기본 뷰, 예를 들어, 프로세서들의 물리적 뷰와 다를 수 있다.　게스트 운영 체제는 프로세서를 식별하기 위해, 가상 프로세서 ID를 사용하는데, 이는 일반적으로 기본 논리적 프로세서 ID들(underlying logical processor IDs)과 일치하지 않는다.　게스트 운영 체제의 실행을 관리하는 하이퍼바이저는 기본 논리적 프로세서 ID들과 게스트 운영 체제에 의해서 사용되는 가상 프로세서 ID들 간의 매핑을 정의한다.　그러나 이 매핑과 게스트 운영 체제에 의한 사용을 위해 예약된 프로세서 선택은 정적(static)이 아니고, 게스트 운영 체제가 실행되는 동안, 게스트 운영 체제의 인식없이, 하이퍼바이저에 의해 변경될 수 있다.　

[0004]　통상적으로 이 문제는 브로드캐스팅을 사용하여 인터럽트 신호를 포워드 함에 의해서 해결된다.　브로드캐스팅을 사용할 때, 인터럽트 신호는 인터럽트 신호를 처리하기에 적합한 프로세서를 만날 때까지 다수의 프로세서들 사이에서 연속적으로 포워드 된다.　그러나 다수의 프로세서의 경우 브로드캐스트 된 인터럽트 신호를 먼저 수신한 프로세서가 실제로 인터럽트 신호를 처리하는 데 적합할 확률은 오히려 낮을 수 있다.　또한 인터럽트 신호를 처리하는 데 적합하다고 해서 반드시 그 프로세서가 인터럽트 처리에 가장 적합한 선택이라는 것을 의미하지는 않는다.

[0005]　다양한 실시 예들은 게스트 운영 시스템에 의한 사용 위해 할당된 컴퓨터 시스템의 복수의 프로세서 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하기위한 방법, 컴퓨터 시스템 및 컴퓨터 프로그램 제품을 독립항들의 주제에 의해서 기술된 바와 같이 제공한다.　바람직한 실시 예들이 종속항들에 기재되어 있다.　본 발명의 실시 예들은 그들이 상호 배타적이지 않다면 자유롭게 조합될 수 있다.　

[0006]　일 실시 예에서, 본 발명은 게스트 운영 체제에 의한 사용을 위해 할당된 컴퓨터 시스템의 복수의 프로세서들 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하는 방법에 관련된다. 상기 컴퓨터 시스템은 버스 및 버스 부착 디바이스(a bus attachment device)를 통해 상기 복수의 프로세서들과 기능적으로(operationally) 연결되어 있는 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)을 더 포함한다. 상기 컴퓨터 시스템은 상기 버스 부착 디바이스와 기능적으로 연결되는 메모리를 더 포함한다. 상기 복수의 프로세서들의 각 프로세서에는 각 프로세서를 어드레스 하기 위해(address) 상기 버스 부착 디바이스에 의해서 사용되는 논리적 프로세서 ID(a logical processor ID)가 할당되어 있다. 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 복수의 프로세서들의 각 프로세서에는 각 프로세서를 어드레스 하기 위해 상기 운영 체제 및 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)에 의해서 사용되는 인터럽트 타겟 ID(an interrupt target ID)가 더 할당되어 있다. 상기 메모리는 각 인터럽트 타겟 ID에 할당된 인터럽트 타겟 ID 당 지시된 인터럽트 신호 벡터(a directed interrupt signal vector)를 포함한다. 각 지시된 인터럽트 신호 벡터는 상기 각 버스 연결 모듈에 할당된 버스 연결 모듈 당 지시된 인터럽트 신호 표시자를 포함한다. 각 지시된 인터럽트 신호 벡터는 처리되기 위해 상기 각 버스 연결 모듈에 의해서 발행되고 그리고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 있는 지를 표시한다. 상기 방법은 인터럽트 타겟 ID를 갖는 상기 버스 연결 모듈들 중 하나로부터 인터럽트 신호를 상기 버스 부착 디바이스에 의해서 수신하는 단계-상기 인터럽트 ID는 상기 인터럽트 신호를 처리하기 위한 타겟 프로세서로서 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 프로세서들 중 하나를 식별함-, 상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 상기 버스 부착 디바이스에 의해서 선택하는 단계, 상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자를 상기 선택된 지시된 인터럽트 신호 벡터에서 상기 버스 부착 디바이스에 의해서 선택하는 단계, 상기 각 버스 연결 모듈에 의해서 발행되고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 처리되기 위해 있음을 상기 각 지시된 인터럽트 신호 표시자가 표시하도록 상기 선택된 지시된 인터럽트 신호 표시자를 상기 버스 부착 디바이스에 의해서 갱신하는 단계, 상기 인터럽트 신호를 상기 타겟 프로세서로 상기 버스 부착 디바이스에 의해서 포워드 하는 단계를 포함한다.

[0007]　또 다른 실시 예에서, 본 발명은 게스트 운영 체제에 의한 사용을 위해 할당된 컴퓨터 시스템의 복수의 프로세서들 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하는 컴퓨터 시스템과 관련된다. 상기 컴퓨터 시스템은 버스 및 버스 부착 디바이스(a bus attachment device)를 통해 상기 복수의 프로세서들과 기능적으로(operationally) 연결되어 있는 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)을 더 포함한다. 상기 컴퓨터 시스템은 상기 버스 부착 디바이스와 기능적으로 연결되는 메모리를 더 포함한다. 상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해(address) 상기 버스 부착 디바이스에 의해서 사용되는 논리적 프로세서 ID(a logical processor ID)가 할당되어 있다. 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해 상기 운영 체제 및 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)에 의해서 사용되는 인터럽트 타겟 ID(an interrupt target ID)가 더 할당되어 있다. 상기 메모리는 각 인터럽트 타겟 ID에 할당된 인터럽트 타겟 ID 당 지시된 인터럽트 신호 벡터(a directed interrupt signal vector)를 포함한다. 각 지시된 인터럽트 신호 벡터는 상기 각 버스 연결 모듈에 할당된 버스 연결 모듈 당 지시된 인터럽트 신호 표시자를 포함한다.각 지시된 인터럽트 신호 벡터는 처리되기 위해 상기 각 버스 연결 모듈에 의해서 발행되고 그리고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 대기하고 있는 지를 표시한다. 상기 컴퓨터 시스템은 방법을 수행하도록 구성되고, 상기 방법은: 인터럽트 타겟 ID를 갖는 상기 버스 연결 모듈들 중 하나로부터 인터럽트 신호를 상기 버스 부착 디바이스에 의해서 수신하는 단계-상기 인터럽트 ID는 상기 인터럽트 신호를 처리하기 위한 타겟 프로세서로서 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 프로세서들 중 하나를 식별함-, 상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 상기 버스 부착 디바이스에 의해서 선택하는 단계, 상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자를 상기 선택된 지시된 인터럽트 신호 벡터에서 상기 버스 부착 디바이스에 의해서 선택하는 단계, 상기 각 버스 연결 모듈에 의해서 발행되고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 처리되기 위해 대기함을 상기 각 지시된 인터럽트 신호 표시자가 표시하도록 상기 선택된 지시된 인터럽트 신호 표시자를 갱신하는 단계, 상기 인터럽트 신호를 상기 타겟 프로세서로 상기 버스 부착 디바이스에 의해서 포워드 하는 단계를 포함한다.

[0008]　또 다른 실시 예에서, 본 발명은 게스트 운영 체제에 의한 사용을 위해 할당된 컴퓨터 시스템의 복수의 프로세서들 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하는 컴퓨터 프로그램 제품과 관련된다.상기 컴퓨터 시스템은 버스 및 버스 부착 디바이스(a bus attachment device)를 통해 상기 복수의 프로세서들과 기능적으로(operationally) 연결되어 있는 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)을 더 포함한다.상기 컴퓨터 시스템은 상기 버스 부착 디바이스와 기능적으로 연결되는 메모리를 더 포함한다. 상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해(address) 상기 버스 부착 디바이스에 의해서 사용되는 논리적 프로세서 ID(a logical processor ID)가 할당되어 있다. 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해 상기 운영 체제 및 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)에 의해서 사용되는 인터럽트 타겟 ID(an interrupt target ID)가 더 할당되어 있다. 상기 메모리는 각 인터럽트 타겟 ID에 할당된 인터럽트 타겟 ID 당 지시된 인터럽트 신호 벡터(a directed interrupt signal vector)를 포함한다. 각 지시된 인터럽트 신호 벡터는 상기 각 버스 연결 모듈에 할당된 버스 연결 모듈 당 지시된 인터럽트 신호 표시자를 포함한다. 각 지시된 인터럽트 신호 벡터는 처리되기 위해 상기 각 버스 연결 모듈에 의해서 발행되고 그리고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 대기하고 있는 지를 표시한다. 상기 컴퓨터 프로그램 제품은 처리 회로에 의해 판독 가능하고 방법을 수행하기 위해 상기 처리회로에 의한 실행을 위한 명령들을 저장하는 컴퓨터 판독 가능한 비일시적 매체를 포함하며, 상기 방법은 인터럽트 타겟 ID를 갖는 상기 버스 연결 모듈들 중 하나로부터 인터럽트 신호를 상기 버스 부착 디바이스에 의해서 수신하는 단계-상기 인터럽트 ID는 상기 인터럽트 신호를 처리하기 위한 타겟 프로세서로서 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 프로세서들 중 하나를 식별함-, 상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 상기 버스 부착 디바이스에 의해서 선택하는 단계, 상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자를 상기 선택된 지시된 인터럽트 신호 벡터에서 상기 버스 부착 디바이스에 의해서 선택하는 단계, 상기 각 버스 연결 모듈에 의해서 발행되고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 처리되기 위해 대기함을 상기 각 지시된 인터럽트 신호 표시자가 표시하도록 상기 선택된 지시된 인터럽트 신호 표시자를 갱신하는 단계, 상기 인터럽트 신호를 상기 타겟 프로세서로 상기 버스 부착 디바이스에 의해서 포워드 하는 단계를 포함한다.

[0009]　본 발명의 실시 예들은 첨부된 도면들을 참조하여, 오직 예로서, 아래에서 상세히 설명한다:　　　　　　　　　　　　　　　　　　　　
[0010]　도 1은 예시적인 컴퓨터 시스템의 개략도를 도시한다,　
[0011]　도 2는 예시적인　가상화 방식의 개략도를 도시한다,
[0012]　도 3은　예시적인 가상화 방식의 개략도를 도시한다,
[0013]　도 4는　예시적인 가상화 방식의 개략도를 도시한다,　　
[0014] 도 5는　예시적인 컴퓨터 시스템의　개략도를　도시한다,
[0015]　도 6은　예시적인 벡터 구조들의　개략도를　도시한다,
[0016]　도 7은　예시적인 벡터 구조들의　개략도를　도시한다,　
[0017]　도 8은　예시적인 컴퓨터 시스템의　개략도를　도시한다,
[0018]　도 9는 예시적인　방법의 개략적인 플로차트를 도시한다,
[0019]　도 10은　예시적인 방법의 개략적인 플로차트를　도시한다,
[0020]　도 11은　예시적인 방법의 개략적인 플로차트를　도시한다,
[0021] 도 12는 예시적인 컴퓨터 시스템의 개략도를 도시한다,　　
[0022] 도　13은 예시적인 방법의 개략적인 플로차트를 도시한다,　
[0023] 도 14는 예시적인 방법의 개략적인 플로차트를 도시한다,
[0024] 도 15는 예시적인 방법의 개략적인 플로차트를 도시한다,　
[0025] 도 16은 예시적인 방법의 개략적인 플로차트를 도시한다,　
[0026] 도 17은 예시적인 방법의 개략적인 플로차트를 도시한다,　
[0027] 도 18은 예시적인 데이터 구조들의 개략도를 도시한다,　　
[0028] 도 19는 예시적인 방법의 개략적인 플로차트를 도시한다,
[0029] 도 20은 예시적인 컴퓨터 시스템의 개략도를 도시한다.　　
[0030] 도 21은 예시적인 컴퓨터 시스템의 개략도를 도시한다.　　
[0031] 도 22는　예시적인 컴퓨터 시스템의 개략도를 도시한다.　　
[0032] 도 23은 예시적인 컴퓨터 시스템의 개략도를 도시한다.　
[0033] 도　24는 예시적인 유닛들의 개략도들을 도시한다.　　
[0034] 도　25는　예시적인 컴퓨터 시스템의 개략도를 도시한다.

[0035]　본 발명의 다양한 실시 예들의 설명은 예시의 목적으로 제공되며, 총망라하거나 개시된 실시 예들에 한정되는 것은 아니다.　기술된 실시예들의 범위 및 정신을 벗어나지 않으면서 많은 수정들 및 변형들이 당업자에게 명백할 것이다.　본 명세서에서 사용된 용어는 실시예들의 원리들, 시장에서 발견되는 기술들에 대한 실질적인 응용 또는 기술적 개선을 가장 잘 설명하거나, 또는 당업자가 본 명세서에 개시된 실시예들을 이해할 수 있게 하기 위해 선택되었다.　

[0036]　실시 예들은 타겟 프로세서를 직접적으로 어드레스 하도록 버스 부착 디바이스를 인에이블 하는 유용한 효과를 가질 수 있다.　따라서, 인터럽트 신호는　멀티 프로세서 컴퓨터 시스템의 특정 프로세서, 즉, 타겟 프로세서에 대해 타겟 프로세서 ID를 선택하는　발행 버스 연결 모듈에　의해서 타겟이 될 수 있다.　예를 들어, 이전에 인터럽트와 관련된 활동들을 수행한, 프로세서가 인터럽트 신호를 위한 타겟 프로세서로서 선택될 수 있다.　동일한 프로세서에 의해서 인터럽트 신호를 각각의 활동들로서 처리하면 성능상의 이점이　있을 수 있는데, 그 이유는 동일한 프로세서가 또한 인터럽트 신호도 처리하는 경우에 이 인터럽트와 관련된 모든 데이터가 이미 프로세서에 이용 가능하거나 로컬 캐시에 저장되어 있을 수 있어서, 광범위한 캐시 트래픽을 요구함이 없이 각 프로세서에 대한 빠른 액세스를 가능하게 할 수 있기 때문이다.　　　　　　

[0037]　따라서, 캐시 트래픽 최소화와 같은, 성능의 관점에서 최종적으로 인터럽트 신호를 처리하게 되는 프로세서가 이 작업을 위해 가장 적합하다는 보장이 없는, 인터럽트 신호의 브로드캐스팅은 피할 수 있다. 인터럽트 신호를 모든 프로세서들에 제공하고, 각 프로세서는 이를 처리하려고 시도하며, 결국 한 프로세서가 이기게 하는(처리하게 하는) 대신에, 인터럽트 신호는 인터럽트 신호 처리의 효율성을 증가시키는 타겟 프로세서에 직접적으로 제공될 수 있다.　　　　　

[0038]　인터럽트 메커니즘은 지시된 인터럽트를 사용하여 구현될 수 있다.　버스 부착 디바이스(bus attachment device)는, 인터럽트 신호를 발행하는 버스 연결 모듈(the issuing bus connected module)에 의해서 정의된 자신의 타겟 프로세서(to its target processor)로 처리를 위해 인터럽트 신호를 포워드(forward) 할 때, 동일 프로세서의 논리적 프로세서 ID(a logical processor ID of the same)를 사용하여 타겟 프로세서에 직접적으로(directly) 어드레스 하도록 인에이블 될(enabled) 수 있다.　또한 버스 연결 디바이스(the bus connected device)에 의해서 인터럽트 타겟 ID들을 논리적 프로세서 ID들로 변환하면, 인터럽트 타겟 ID들과 논리적 프로세서 ID들 간의 매핑 또는 게스트 운영 체제에 의한 사용을 위해 예약된(scheduled) 프로세서들의 선택이 하이퍼바이저에 의해서 변경될 수 있더라도, 게스트 운영 체제의 관점에서 항상 동일한 프로세서가 어드레스 되는 것이 보장될 수 있다.

[0039]　지시된 인터럽트 신호 벡터들(The directed interrupt signal vectors)은 타겟 프로세서 ID에 따라 정렬되는데(ordered), 즉 지시된 인터럽트들을 트랙하기 위해 최적화된다. 다시 말하면, 주된 정렬 기준(the main order criterium)은 발행 버스 연결 모듈들을 식별하는 요청자 ID들이 아니라 타겟 프로세서 ID들이다.　각각의 지시된 인터럽트 신호 벡터는 버스 연결 모듈들의 수에 따라 하나 또는 그 이상의 지시된 인터럽트 신호 표시자들(one or more directed interrupt signal indicators)을 포함할 수 있다.　

[0040]　따라서, 개별 인터럽트 신호가, 예를 들어 PCIe함수 같은, 개별 버스 연결 모듈에 대해서, 캐시 라인 같은, 메모리 인접 영역 내 순차적으로, 예를 들어, MSI-X 메시지의 형태로, 수신되었음을 표시하는, 인터럽트 신호 표시자들을, 예를 들어, 인터럽트 시그널링 비트들의 형태로(in form of interrupt signaling bits), 정렬(odering)하는 것은 피할 수 있다. 예를 들어, 인터럽트 시그널링 비트를 세트 및/또는 리셋 함에 의해서 인터럽트 신호 표시자를 인에블 및/또는 디스에이블 한다는 것은 따라서 각 인터럽트 신호 표시자를 변경하기 위해 메모리의 각 인접 영역이 상기 프로세서들 중 하나로 이동되는 것을 요구한다.

[0041]　하나의 프로세서가 게스트 운영 체제의 관점에서 책임이 있는 모든 표시자들, 즉, 특히 각 프로세서에 할당된 모든 표시자들을 처리하도록 의도될 수 있다. 이 것은 성능상의 장점을 가져올 수 있는데, 각 프로세서가 동일 프로세서에 할당된 모든 데이터를 처리하는 경우에, 이 맥락에서 요구되는 데이터는 그 프로세서에 제공되거나 및/또는 로컬 캐시에 저장될 가능성이 높아서 광범위한 캐시 트래픽을 요구함이 없이도 그 프로세서를 위해 각 데이터에 대한 빠른 액세스를 가능하게 할 수 있기 때문이다.

[0042]　그러나, 그럼에도 불구하고 자신이 책임지는 모든 표시자들을 처리하려는 각 프로세서는, 모든 기능들에 대해 모든 캐시 라인을 기록해야 하므로, 프로세서들 사이의 높은 캐시 트래픽을 일으킬 수 있다. 이는 각각의 개별 프로세서에 할당된 표시자들이, 캐시라인과 같은, 모든 인접 영역들에 걸쳐 분산될 수 있기 때문이다.

[0043]　인터럽트 시그널링 표시자들은, 동일 인터럽트 타겟 ID에 할당된 모든 인터럽트 시그널링 표시자들이 메모리의 동일 인접 영역, 예를 들어, 캐시 라인에서 결합되도록, 지시된 인터럽트 시그널링 벡터들의 형태로 기록될 수 있다. 따라서, 각 프로세서에, 즉 인터럽트 타겟 ID에, 할당된 표시자들을 처리하려는 프로세서는 메모리의 단일 인접 영역만을 로드 하면 될 것이다.　따라서 버스 연결 모듈 당 인접 영역이 아니라 인터럽트 타겟 ID당 인접 영역이 사용된다.　각 프로세서는, 메모리의 단일 인접 영역, 예를 들어, 인터럽트 타겟 ID에 의해 식별되는 타겟 프로세서로서 특정 프로세서를 타겟으로 하는 모든 이용 가능한 버스 연결 모듈들로부터 수신된 모든 인터럽트 신호를 위한 캐시 라인만을 스캔하고 갱신하면 될 것이다.　　　　　

[0044]　실시 예들에 따라, 게스트 운영 체제가 비트들을 다른 오프셋들로 정렬하도록 하이퍼 바이저에 의해서 오프셋이 적용될 수 있다.　　　

[0045]　　　　　　　　　　　　　　　　　　

[0046]　일 실시 예에 따르면, 인터럽트 신호는 타겟 프로세서의 인터럽트 타겟 ID를 포함하는 메시지 시그널된 인터럽트의 형태로 수신된다. 메시지 시그널된 인터럽트들(MSI)를 사용하는 것은, PCI(Peripheral Component Interconnect) 또는　PCIe(Peripheral Component Interconnect express) 기능　과 같은, 버스 연결 모듈이　CPU(중앙 처리 유닛) 인터럽트를 생성하기 위한 방법이며, 이는 각각의 중앙 처리 유닛을 사용하는 게스트 운영 체제에 대해 이벤트의 발생 또는 어떤 상태의 존재를 통지하기 위한 것이다.　MSI는, 특수 인-밴드 메시지들(special in-band messages)을 사용하여, 인터럽트를 시그널 하는(signaling) 인-밴드 방법 (an in-band method)을 제공하는데, 이에 의해서 그러한 제어 정보를 보내기 위해 주 데이터 경로에서 분리된 전용 경로들(dedicated paths), 예를 들어, 디바이스 상의 전용 인터럽션들 핀(dedicated interruptions pin)에 대한 필요를 피할 수 있다.　MSI는 오히려 주 데이터 경로를 통해 인터럽트들을 표시하는 특수 메시지를 교환하는 것에 의존한다.　버스 연결 모듈이 MSI를 사용하도록 구성되었을 때, 각 모듈은 명시된 수의 데이터 바이트들을 특별 주소(a special address)에 기록하는 MSI 쓰기 연산을 수행함으로써 인터럽트를 요청한다.　이러한 특별 주소, 즉 MSI 주소와, 고유한 데이터 값, 즉 MSI 데이터의 조합을 MSI 벡터라고 한다.

[0047]　현대의 PCIe 표준 어댑터들은 다수의 인터럽트들을 제공할 능력을 가지고 있다.　예를 들어, MSI-X는 버스 연결 모듈이 최대 2048개의 인터럽트들을 할당하도록 허용한다. 따라서 멀티-프로세서 시스템들에 의존하는 고속 네트워킹 애플리케이션에서와 같이, 개별 인터럽트들을 서로 다른 프로세서들로의 타겟팅이 인에이블 된다.　MSI-X를 사용하면 각각 개별 MSI 주소와 MSI 데이터 값을 갖는 다수의 인터럽트들을 할당할 수 있다.

[0048]　인터럽트 신호를 전송하기 위해, MSI-X 메시지가 사용될 수 있다.　MSI-X 메시지의 요구되는 컨텐츠는 MSI-X 데이터 테이블을 사용하여 결정될 수 있다.　버스 연결 모듈, 즉 PCIe 어댑터/기능에 로컬인 MSI-X 데이터 테이블은, 또한 인터럽트 요청(IRQ)이라고도 하는, 각 인터럽트 신호에 할당된 번호에 의해서 인덱스 될 수 있다.　MSI-X 데이터 테이블 컨텐츠는 게스트 운영 체제의 제어 하에 있으며 하드웨어 및/또는 펌웨어의 유도에 의해서 운영 체제로 세트 될 수 있다.　단일 PCIe 어댑터는 다수의 PCIe 기능들을 포함할 수 있고, 이들은 각각 독립적인 MSI-X 데이터 테이블을 가질 수 있다.　이것은, 예를 들어, 단일 루트 입/출력 가상화(SR-IOV) 또는 다-기능 디바이스들(multi-function devices)의 경우일 수 있다.　

[0049]　예를 들어, 가상 프로세서 ID와 같은, 인터럽트 타겟 ID는, 버스 접속 모듈에 의해 보내진 메시지, 예를 들어, 인터럽트 신호를 포함하는, MSI-X 메시지의 일부로서 인코드 될 수 있다. 예를 들어, MSI-X 메시지와 같은, 메시지는 요청자 ID, 즉 버스 연결 모듈의 ID, 전술한 인터럽트 타겟 ID, DIBV 또는 AIBV 인덱스, MSI 주소 및 MSI 데이터를 포함할 수 있다. MSI-X 메시지는 MSI　주소에　대해서는 64비트를 제공하고 데이터에 대해서는 32비트를 제공할 수 있다.　버스 연결 모듈은, 특정 MSI 데이터 값을 특별 MSI 주소에 기록하는 MSI 쓰기 연산을 수행함에 의해서 MSI를 사용하여 인터럽트를 요청할 수 있다.　

[0050]　테이블은, 인터럽트 요청자 (RID), 즉, 버스 연결 모듈의 요청자 ID에 의해 인덱스 될 수 있는 공유 테이블이다.　버스 부착 디바이스는 인터럽트를 다시 매핑하고 게시하는데, 즉, 버스 부착 디바이스는 인터럽트 타겟 ID를 변환하고 이를 사용하여 타겟 프로세서를 직접 어드레스 한다.　　　

[0051]　게스트 운영 체제는 멀티-프로세서 컴퓨터 시스템에서 프로세서들을 식별하기 위해 가상 프로세서 ID를 사용할 수 있다.　따라서 프로세서들에 관한 게스트 운영 체제의 뷰(view)는 논리적 프로세서 ID를 사용하는 기본(underlying) 시스템의 뷰와 동일하지 않을 수 있다.　게스트 운영 체제에 의해 사용되는 자원들을 제공하는 버스 연결 모듈은 가상 프로세서 ID들을 사용할 수 있는데, 이는, 예를 들어 MSI-X 데이터 테이블과 같은, 게스트 운영 체제와 통신하기 위한 자원들이 게스트 운영 체제의 제어 하에 있을 수 있기 때문이다.　가상 프로세서 ID에 대한 대안으로서 임의의 다른 ID가 프로세서들을 어드레스 하기 위해 버스 연결 모듈에 대해서 정의될 수 있다.　

[0052]　인터럽트가, 게스트 운영 체제, 또는 이 것에서 실행되는 다른 소프트웨어, 예를 들어 다른 프로그램들 등에 제공된다. 여기서 사용되는, 운영 체제라는 용어는 운영 체제 디바이스 드라이버들도 포함한다.

[0053]　여기서 사용되는, 버스 접속 모듈이라는 용어는 모든 유형의 버스 연결 모듈을 포함할 수 있다.　실시예들에 따르면, 모듈은, 예를 들어, 스토리지 기능, 처리 모듈, 네트워크 모듈, 암호화 모듈, PCI/PCIe 어댑터, 기타 유형의 입력/출력 모듈 등과 같은, 하드웨어 모듈일 수 있다. 다른 실시예들에 따르면, 모듈은, 예를 들어 스토리지 기능, 처리 기능, 네트워크 기능, 암호화 기능, PCI/PCIe 기능, 기타 유형의 입력/출력 기능 등과 같은 기능, 즉 소프트웨어 모듈일 수 있다. 따라서 여기에 제시된 예들에서, 모듈은, 달리 명시되지 않는 한, 기능, 예를 들어, PCI/PCIe 기능, 및 어댑터, 예를 들어, PCI/PCIe 기능과 함께 상호 교환적으로 사용된다.　　

[0054]　실시 예들은 유용할 수 있는데, 버스 연결 모듈들, 예를 들어 PCIe 어댑터들 및 기능들 뿐만 아니라, 버스 연결 모듈들을 운영하거나 또는 제어하기 위해 사용되는 디바이스 드라이버들을 변경됨이 없이 유지할 수 있는 인터럽트 신호 라우팅 메커니즘, 예를 들어 MSI-X 메시지 라우팅 메커니즘이 제공되는 실시 예들은 유용할 수 있다.　또한, 하이퍼바이저는　버스 연결 모듈들과 게스트 운영 체제 간의 통신, 예를 들어, PCIe MSI-X 아키텍처를 구현하기 위해 기본(underlying) 아키텍처를 가로채지　않도록 할 수 있다.　다시 말하면, 인터럽트 신호 라우팅 메커니즘에 대한 변경들은 하이퍼바이저 및 버스 연결 모듈들 외부에서 구현될 수 있다.　　

[0055]　일 실시 예에 따르면, 동일한 버스 연결 모듈에 할당된 인터럽트 신호 표시자들은 각각의 인터럽트 신호 표시자를 포함하는 지시된 인터럽트 신호 벡터 내에 동일한 오프셋을 각각 포함한다.　실시예들은 특정 버스 연결 모듈에 관한 인터럽트 신호 표시자들의 체크를 단순화하는 것을 제공하는 유용한 효과를 가질 수 있다.　일 실시예에 따르면, 지시된 인터럽트 신호 벡터들은 각각 메모리 내 인접 영역으로서 각각 구현되어 있다.　실시예들은 인터럽트 요약 벡터가 최소한의 메모리 공간과 빠르고 효율적으로 처리 가능한 형태로 제공되는 유용한 효과를 가질 수 있다.　상기 인접 영역은 예를 들어 캐시 라인일 수 있다.　일 실시예에 따르면, 지시된 인터럽트 신호 표시자는 각각 단일 비트로 구현된다.　실시예들은 지시된 인터럽트 신호 표시자들이 최소 메모리 공간과 빠르고 효율적으로 처리 가능한 형태로 제공되는 유용한 효과를 가질 수 있다.　　　

[0056]　일 실시 예에 따르면, 상기 방법은 상기 메모리에 저장된 인터럽트 테이블로부터 상기 수신된 인터럽트 타겟 ID에 할당된 인터럽트 테이블 엔트리의 사본을 상기 버스 부착 디바이스가 검색하는 단계(retrieving)를 더 포함하고, 상기 인터럽트 테이블 엔트리는 상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터의 메모리 주소를 표시하는 지시된 인터럽트 신호 벡터 주소 표시자를 포함하며, 상기 버스 부착 디바이스는 상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 선택하는 단계를 위해 상기 각 지시된 인터럽트 신호 벡터의 메모리 주소를 사용한다.

[0057]　일 실시 예에 따르면, 상기 방법은 메모리에 저장된 디바이스 테이블로부터 디바이스 테이블 엔트리의 사본을 상기 버스 부착 디바이스가 검색하는 단계를 더 포함하고, 상기 디바이스 테이블 엔트리는 상기 인터럽트 테이블의 메모리 주소를 표시하는 인터럽트 테이블 주소 표시자를 포함하며, 상기 버스 부착 디바이스는 상기 인터럽트 테이블 엔트리의 제1 사본을 검색하는 단계를 위해 상기 인터럽트 테이블의 메모리 주소를 사용한다.

[0058]　일 실시 예에 따르며, 상기 디바이스 테이블 엔트리는 상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자의 오프셋을 표시하는 지시된 인터럽트 신호 오프셋 표시자를 더 포함한다.

[0059]　일 실시 예에 따르면, 상기 메모리는 인터럽트 타겟 ID당 지시된 인터럽트 요약 표시자를 갖는 지시된 인터럽트 요약 벡터를 더 포함하고, 각각의 지시된 인터럽트 요약 표시자는 처리되기 위해 상기 각 인터럽트 타겟 ID에 어드레스 되는 인터럽트 신호가 있는지를 표시하는 인터럽트 타겟ID로 할당되며, 상기 방법은: 상기 수신된 인터럽트 신호가 어드레스 되는 상기 타겟 프로세서 ID에 할당된 상기 지시된 인터럽트 요약 표시자를 상기 버스 부착 디바이스에 의해서 선택하는 단계, 처리되기 위해 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 있음을 상기 선택된 지시된 인터럽트 요약 표시자가 표시하도록 상기 선택된 지시된 인터럽트 요약 표시자를 상기 버스 부착 디바이스에 의해서 갱신하는 단계를 포함한다.

[0060]　인터럽트가, 예를 들어, 하이퍼 바이저가 타겟 프로세서를 예약하지 않았기 때문에, 직접적으로 전달될 수 없을 때, 게스트 운영 체제는, 원래 의도된 관련성(the originally intended affinity), 즉, 인터럽트가 의도된 프로세서에 대한 정보를 가지고, 브로드캐스팅을 사용하여, 인터럽트를 전달함으로써 유익을 얻을 수 있다. 이 경우에, 버스 부착 디바이스는 DIBV를 세트 한 후 게스트 운영 체제에 브로드캐스트 인터럽트 요청을 전달하기 전에 DISB에서 타겟 프로세서를 명시하는 비트를 세트 할 수 있다.　만일 게스트 운영 체제가 브로드캐스트 인터럽트 요청을 수신한다면, 따라서 게스트 운영 체제는, DISB에서 직접 인터럽트 요약 표시자들을 스캔하고 디스에이블 함으로써, 예를 들어, 직접 인터럽트 요약 비트들을 스캔하고 리셋함으로써, 어느 타겟 프로세서들이 DIBV에서 시그널 된 대로 펜딩인 인터럽트 신호를 갖는지를 식별할 수 있다. 따라서, 게스트 운영 체제는 인터럽트 신호가 브로드캐스트를 수신한 현재 프로세서에 의해 처리되는지 또는 원래의 타겟 프로세서에 추가로 포워드 되는지에 관하여 결정하도록 인에이블 될 수 있다.　　　

[0061]　일 실시 예에 따르면, 상기 지시된 인터럽트 요약 벡터는 메모리 내 인접 영역으로서 구현된다. 실시예들은　지시된 인터럽트 요약 벡터가 메모리 공간을 최소화하고 빠르고 효율적으로 처리할 수 있는 형태로 제공되는 유용한 효과를 가질 수 있다.　상기 인접 영역은, 예를 들어, 단일 캐시 라인일 수 있다.　일 실시예에 따르면, 상기 지시된 인터럽트 요약 표시자들은 각각 단일 비트로서 구현된다. 실시예들은　지시된 인터럽트 요약 표시자들이　메모리 공간을 최소화하고 빠르고 효율적으로 처리할 수 있는 형태　로　제공되는 유용한 효과를 가질 수 있다.　　　

[0062]　일 실시 예에 따르면, 상기 인터럽트 테이블 엔트리는 상기 지시된 인터럽트 요약 벡터의 메모리 주소를 표시하는 지시된 인터럽트 요약 벡터 주소 표시자를 더 포함하고, 상기 버스 부착 디바이스는 상기 수신된 인터럽트 신호가 어드레스 되는 상기 타겟 프로세서 ID에 할당된 상기 지시된 인터럽트 요약 표시자를 선택하는 단계를 위해 상기 지시된 인터럽트 요약 벡터의 메모리 주소를 사용한다.

[0063]　일 실시 예에 따르면, 상기 디바이스 테이블 엔트리는 상기 지시된 인터럽트 요약 벡터 내에서 상기 타겟 프로세서 ID에 할당된 상기 지시된 인터럽트 요약 표시자의 오프셋을 표시하는 지시된 인터럽트 요약 오프셋 표시자를 더 포함한다.

[0064]　일 실시 예에 따르면, 상기 방법은, 상기 인터럽트 신호를 상기 타겟 프로세서에 포워드 할 때, 상기 인터럽트 신호와 함께 수신된 상기 타겟 프로세서의 인터럽트 타겟 ID를 상기 타겟 프로세서의 논리적 프로세서 ID로 상기 버스 부착 디바이스에 의해서 변환하는 단계, 및 상기 인터럽트 신호의 타겟으로서 상기 타겟 프로세서를 어드레스 하기 위해 상기 타겟 프로세서의 논리적 프로세서 ID를 사용하는 단계를 더 포함한다.

[0065]　일 실시 예에 따르면, 상기 방법은 상기 메모리에 저장된 인터럽트 테이블로부터 상기 인터럽트 타겟 ID에 할당된 인터럽트 테이블 엔트리의 사본을 상기 버스 부착 디바이스에 의해서 검색하는 단계를 더 포함하고, 상기 인터럽트 테이블 엔트리의 사본은 제1 논리 프로세서 I에 대한 상기 인터럽트 타겟 ID의 현재 매핑을 더 포함하며, 상기 버스 연결 장치는 상기 인터럽트 신호와 함께 수신된 상기 타겟 프로세서의 인터럽트 타겟 ID를 변환하는 단계를 위해 인터럽트 테이블 엔트리의 사본을 사용한다.

[0066]　실시 예들은 인터럽트 테이블 엔트리들(IRTE)을 포함하는 인터럽트 테이블(IRT)을 제공하는 유용한 효과를 가질 수 있고, IRTE 각 엔트리는 논리적 프로세서 ID에 인터럽트 타겟 ID의 맵핑을 제공한다.　따라서 상기 엔트리들은 논리적 프로세서 ID에 대한 각 인터럽트 타겟 ID의 고유한 할당을 정의할 수 있다.　실시예들에 따르면, 인터럽트 타겟 ID는 가상 프로세서 ID의 형태로 제공될 수 있다.　실시예들에 따르면, 인터럽트　타겟 ID는 사용된 개별 프로세서를 식별하기 위해 게스트 운영 체제에 의해 사용되는 임의의 다른 ID일 수 있다.　

[0067]　실시 예들에 따르면, IRT는 인터럽트 타겟 ID들을 논리적 프로세서 ID들로 매핑 하기 위해 버스 부착 디바이스에 의한 사용을 위해서 메모리에 제공된다.　실시예들에 따르면, IRT는 단일 위치에 제공될 수 있다.　IRT의 메모리 주소를 표시하는 주소 표시자, 예를 들어, 포인터가 제공될 수 있다.　주소 표시자는, 예를 들어, 버스 부착 디바이스에 의해 메모리로부터 페치 된 디바이스 테이블의 엔트리에 의해서 제공될 수 있다.　실시예들은 큰 매핑 테이블이 버스 부착 디바이스에 저장될 필요가 없는 유용한 효과를 가질 수 있다.　매핑에 사용되는 인터럽트 테이블은 오히려 메모리에 저장되어 필요할 경우 버스 부착 디바이스에서 액세스될 수 있다.　따라서, 버스 부착 디바이스는 포워드 될 각 인터럽트 신호를 위한 하나 또는 그 이상의 인터럽트 테이블 엔트리 중 작업 사본만 처리할 수도 있다.　바람직하게도 인터럽트 테이블 엔트리의 수는 작을 수 있고, 예를 들어 1일 수도 있다.　　

[0068]　실시 예들에 따르면, IRT 또는 개별 IRTE는 프로세서 재 예약 (rescheduling)에 따라 갱신될 수 있다.　실시예에 따르면, IRT는 메모리의 내부 섹션, 즉 HSA에 저장될 수 있다.　　

[0069]　일 실시 예에 따르면, 상기 디바이스 테이블 엔트리의 사본은 상기 타겟 프로세서가 직접적으로 어드레스 되는 지를 표시하는 직접 시그널링 표시자를 더 포함하고, 상기 직접 시그널링 표시자는 상기 인터럽트 신호의 직접 포워딩이 상기 타겟 프로세서를 직접적으로 어드레스 하기 위해 상기 타겟 프로세서의 논리 프로세서 ID를 사용하여 상기 인터럽트 신호의 포워딩을실행하기 위한 요건이 됨을 표시하고, 그렇지 않으면 상기 포워딩은 브로드캐스팅을 사용하여 실행된다.

[0070]　실시 예들은 인터럽트 신호를 직접 어드레싱 또는 브로드 캐스팅을 사용하여 포워드 할 지를 직접 시그널링 표시자로 제어하는 유용한 효과를 가질 수 있다.　각 버스 연결 모듈을 위해 직접 시그널링 표시자를 사용하면, 이 버스 연결 모듈로부터 수신된 인터럽트 신호들에 대해 직접 어드레싱이 수행될 지 또는 브로드캐스팅이 수행될 지에 관한 미리 정의된 개별 선택이 제공될 수 있다.　　

[0071]　실시 예들에 따르면, 예를 들어, 그 동안 비활성화된 프로세서로 인터럽트 신호가 보내지는 것을 방지하기 위해, IRTE의 더블 페치가 수행될 수 있다. 실시예들에 따르면, IRTE의 제1 사본을 사용하여 인터럽트 타겟 ID를 변환함으로써 생성되는 논리적 프로세서 ID에 의해서 식별된 프로세서로 인터럽트 신호를　포워드 한 후 동일한 IRTE의 제2 사본이 그 동안 IRTE에 어떤 변화가 일어났는 지를 체크하기 위해 페치 될 수 있다.　그 동안 IRTE가 갱신된 경우 인터럽트 신호가 비활성화된 프로세서로 포워드 될 위험이 있다.　따라서, IRTE의 제2 사본은 인터럽트 타겟 ID를 다시 변환하고 제2 변환의 결과로 생성되는 논리적 프로세서 ID에 의해서 식별된 프로세서로 인터럽트 신호를 포워드 하는 데 사용될 수 있다.　대안적인 실시예에 따르면, IRTE의 제2 사본이 제1 사본과 일치하지 않는 경우에 IRTE의 제1 사본의 페칭과 함께 시작하는 완전한 방법이 반복될 수 있다.　예를 들어, IRTE의 제3 사본이 IRTE의 제1 사본을 대체하여 페치 되거나, IRTE의 제2 사본이 IRTE의 제1 사본을 대체할 수 있고, 또한 방법의 부분적 반복을 위해 IRTE의 제3 사본이 페치되어 더블 페치 방식을 구현할 수 있다.　이 방식은 매치가 달성될 때까지 반복될 수 있다.　다른 대안적인 실시예에 따르면, 인터럽트 신호는 IRTE의 제2 사본이 제1 사본과 일치하지 않는 경우 브로드캐스팅을 사용하여 포워드 될 수 있다.　실시예들에 따르면, 버스 부착 디바이스는 메모리 캐시 일관성 프로토콜(the memory-cache-coherence protocol)에 참여하고 CPU들이 캐시 라인 변경을 검출할 수 있는 동일한 메커니즘에 의해서 IRTE에 대한 변경들, 예를 들어 캐시 스누핑을 검출한다.

[0072]　실시 예들은 비효율적 스케일링을 가질 수 캐시 퍼지들(cache purges)을 회피하는 유용한 효과를 가질 수 있다.　더블 페치는 글로벌(global)이거나 또는 IRTE에 특정될 수 있으며, 즉, 전체 엔트리가 더블 페치의 대상이 되거나 또는 각 엔트리에 포함된 특정 정보에 국한될 수 있다.　　　　　　　　　　　　　　　　

[0073]　실시 예들에 따르면, 인터럽트 신호가 프로세서에 도달할 때까지 인터럽트 타겟 ID를 변환하고 인터럽트 신호를 타겟 프로세서로 포워드 하는데 요구되는 시간으로부터 초래되는 경쟁 상태(the race condition)는 수신 프로세서가 여전히 올바른 타겟 프로세서인지를 CPU가 체크하는 체킹 로직에 의해서 발목이 잡힐 수도 있다. 체크를 위해 인터럽트 요청과 함께 수신된 인터럽트 타겟 ID 및/또는 논리적 파티션 ID는 수신 프로세서에 참조로 할당된 현재 인터럽트 타겟 ID 및/또는 논리적 파티션 ID와 비교될 수 있다.　매치가 있는 경우에는, IRTE 사본을 사용한 변환으로부터 생성된 논리적 프로세서 ID를 사용하여 직접적으로 어드레스 된 수신 프로세서가 실제로 올바른 타겟 프로세서이다.　따라서 IRTE 사본이 제공하는 정보는 최신 정보이다.　미스매치인 경우에는, IRTE의 사본이 최신 상태가 아니며　수신　프로세서가 더 이상 타겟 프로세서가 아니다. 미스매치인 경우에는, 인터럽트 신호는, 예를 들어, 브로드캐스팅을 사용하여 타겟 운영 체제로 포워드 될 수 있다.　

[0074]　실시 예들에 따르면, 병렬로 운영되는 세 개의 엔티티들이 있을 수 있는데, 이들은, 즉, 버스 부착 디바이스(the bus attachment device), 인터럽트 신호를 처리하는 타겟 프로세서, 그리고 인터럽트 타겟 ID들 및 논리적 프로세서 ID들에서 임무들(the assignments)을 변경할 수 있는 하이퍼 바이저가 있을 수 있다.　실시 예들에 따르면, 물리적으로 분산된 시스템들에서는 대기 시간 비용을 지불하고 그러한 시스템의 가상 외관을 제공하는 메모리 외에 중앙 동기화 지점이 없을 수 있다.　더블 페치 방식을 사용하는 실시 예들은 속도에 최적화된 방법을 제공하는 것에 대비하여 인터럽트 요청의 이중 전달 또는 누락을 방지하는 유용한 효과를 가질 수 있다.　　　

[0075]　인터럽트 신호의 관점에서, 다음의 동작들이 수행될 수 있다: A1) IRTE의 제1사본 읽기, A2) 직접적으로 어드레스 된 프로세서로 인터럽트 요청을 보내기, 및 A3) IRTE의 제2사본 읽기. 　동시에, 인터럽트 타겟 ID와 논리적 프로세서 ID 사이의 임무 변경과 관련하여 다음 시퀀스가 발생할 수 있다: B1) 추가 논리적 프로세서 ID로 추가 프로세서를 활성화 하고 이전 논리적 프로세서 ID로 이전 프로세서를 비활성화함, B2) 추가 논리적 프로세서 ID로 IRTE를 갱신함, 즉 이전의 논리적 프로세서 ID를 추가 논리적 프로세서 ID로 대체함.　

[0076]　특정 오류의 경우들에서, 프로세서, 예를 들어, 타겟 프로세서는, 체크 포인트로 리셋 되고 중간 정보를 잃게 될 수 있다.　손실된 정보를 되찾기 위해 프로세서는, 즉 논리적 프로세서 ID에 할당된, 이 특정 프로세서에 대한 모든 IRTE 엔트리들을 스캔하여, 프로세서 복구의 영향을 받지 않은 메모리에 존재하는 펜딩인 직접 인터럽트 표시자들, 예를 들어, dPIA 비트들에 의해서 표시되는 직접 인터럽트 요청들을 전달할 수 있다.

[0077] IRTE에 포함되어 펜딩인 직접 인터럽트 표시자, 예를 들어, IRTE.dPIA 비트는, 만일 인터럽트 신호가 제공되어야 한다면, 마스터 사본으로서, 즉 진실의 단일 지점(single point of truth)으로서 사용될 수 있다.　프로세서 복구를 단순화하기 위해, 프로세서에서 펜딩인 직접 인터럽트 표시자는, 프로세서 상에서 펜딩인 직접 인터럽트들을 유지하기 위해, 예를 들어 IRTE.dPIA 비트의 섀도 사본(a shadow-copy)으로 사용될 수 있다.

[0078]　메모리가 엄격 정렬 특성을 갖는 경우에만, 다음 시퀀스들이 단계들 A1, A2 및 B1의 관점에서 가능할 수 있다: A1 → A3 → B1인 대안 1 및 A1 → B1 → A3 2인 대안2.　대안 1의 경우에, IRTE의 제1사본과 제2사본이 매치할 수 있다.　따라서, 인터럽트 신호는 현재 타겟 프로세서 대신에 이전 프로세서로 포워드 될 수 있다.　이전 프로세서는 인터럽트 타겟 ID 및/또는 논리적 파티션 ID에 관한 미스매치를 보고 수신된 인터럽트 신호의 브로드캐스트를 시작할 수 있다.　대안 2의 경우에는, 버스 부착 디바이스는 IRTE의 제1 사본과 제1 사본 사이의 미스매치를 볼 수 있다.　미스매치에 대한 응답으로, 버스 부착 디바이스는 인터럽트 신호를 브로드캐스트 할 수 있다.　브로드캐스팅으로 인해, 인터럽트 신호는 히트(a hit)를 보고 수신된 인터럽트 요청을 직접 처리하는 추가 프로세서에 의해서 수신될 수 있다.　실시예들은 과잉 주도적 접근(an over-initiative-approach)을 통해 시간 창(the timing window)을 닫는 유용한 효과를 가질 수 있다.

[0079]　일 실시 예에 따르면, 상기 인터럽트 테이블 엔트리의 사본은 상기 인터럽트 타겟 ID에 의해 식별된 타겟 프로세서가 상기 게스트 운영 체제에 의해 사용을 위해 예약되어(scheduled)되었는지 여부를 표시내는 실행 표시자의 사본을 더 포함하고, 상기 타겟 프로세서가 상기 게스트 운영 체제에 의한 사용을 위해 예약되어 있는 것은 상기 타겟 프로세서를 직접적으로 어드레스 하기 위해 상기 타겟 프로세서의 논리 프로세서 ID를 사용하여 상기 인터럽트 신호의 포워딩을 실행하기 위한 추가의 요건이며, 그렇지 않으면 브로드캐스팅을 사용하여 처리하기 위해 상기 제1 운영 체제로 상기 인터럽트 신호를 포워딩한다.

[0080]　실시 예들은, 인터럽트들이 게스트 운영 체제에 의한 사용을 위해 실행되지 않는, 즉 예약되지 않은 프로세서에 타겟 되는 것을 방지하는 유용한 효과를 가질 수 있다. 실시 예들은 프로세서를 재 예약하기 위해 하이퍼바이저를 지원하는 유용한 효과를 가질 수 있다.　　　

[0081]　인터럽트 신호와 함께 수신된 인터럽트 타겟 ID에 의해서 식별된 타겟 프로세서가 게스트 운영 체제에 의한 사용을 위해 예약되었는지를 표시하는 실행 표시자(running indicator).　실행 표시자는, 예를 들어, 실행 비트의 형태로 구현될 수 있으며, 즉, 개별 비트로 할당된 프로세서가 실행 중인지, 즉 게스트 운영 체제에 의한 사용이 예약되었는지를 표시하는 단일 비트의 형태로 구현될 수 있다.　따라서, 인에이블 된 실행 비트는 버스 부착 디바이스에 타겟 프로세서가 현재 예약되어 있음을 알릴 수 있고, 한편 디스에이블 된 실행 비트는 버스 부착 디바이스에 타겟 프로세서가 현재　예약　되어있지 않았음을 알릴 수 있다.　타겟 프로세서가 실행되고 있지 않은 경우는, 버스 부착 디바이스는 프로세서 중 하나를 직접적으로 어드레스 하려고 하지 않고 폴백 브로드캐스트 인터럽트 요청(fallback broadcast interrupt request)을 즉시 보낼 수 있다.　

[0082]　일 실시 예에 따라, 상기 인터럽트 테이블 엔트리의 사본은 상기 인터럽트 타겟 ID에 의해서 식별된 타겟 프로세서가 인터럽트 신호들을 수신하는 것으로부터 현재 차단되었는지 여부를 표시하는 인터럽트 차단 표시자를 더 포함하고, 상기 타겟 프로세서가 차단 해제되는 것은 상기 타겟 프로세서를 직접적으로 어드레스 하기 위해 상기 타겟 프로세서의 논리 프로세서 ID를 사용하여 상기 인터럽트 신호의 포워딩을 실행하기 위한 추가요건이고, 그렇지 않으면 브로드캐스팅을 사용하여 처리를 위한 제1 운영 체제로 상기 인터럽트 신호의 포워딩을 실행한다.

[0083]　실시 예들에 따르면,　직접 인터럽트 차단 표시자는 메모리내 인터럽트 테이블의 인터럽트 엔트리들에 도입된다. 직접 인터럽트 차단 표시자는 단일 비트, 즉 dIBPIA 비트의 형태로 구현될 수 있다.

[0084]　실시 예들에 따르면, IRTE는 메모리로부터 페치 되고, 실행 표시자는 타겟 프로세서가 예약되어 있는지를 결정하기 위해 체크된다. 　타겟 프로세서가 예약된 경우에는, 현재 인터럽트 신호를 처리하는 동안 타겟 프로세서가 추가 인터럽트 신호를 수신하지 못하도록 차단하기 위해 직접 인터럽트 차단 표시자가 인에이블 된다.　그렇지 않으면 추가 인터럽트 신호가 현재 인터럽트 신호의 처리를 방해할 수 있다.　그 동안 타겟 프로세서가 다시 예약되지 않았음을 보장하기 위해, IRTE는 다시 페치되고, 타겟 프로세서가 여전히 예약되어 있는지를 결정하기 위해, 현재 실행 표시자는 다시 체크된다. 만일 타겟 프로세서가 여전히 예약되었다면, 인터럽트 신호는, 타겟 프로세서를 직접적으로 어드레스 하기 위해 타겟 프로세서의 논리적 프로세서 ID를 사용하여, 타겟 프로세서로 포워드 될 수 있다. 또한, 수신된 인터럽트 타겟 ID에 대해 IRTE에 의해서 제공된 타겟 프로세서의 논리적 프로세서 ID가 여전히 동일한지가 체크될 수 있다.　　

[0085]　일 실시 예에 따르면, 상기 디바이스 테이블 엔트리는 상기 게스트 운영 체제가 할당된 논리 파티션을 식별하는 논리 파티션 ID를 더 포함하고, 상기 버스 부착 장치에 의해서 상기 인터럽트 신호를 포워드 하는 단계는 상기 논리 파티션 ID를 상기 인터럽트 신호와 함께 포워드 하는 단계를 더 포함한다. 실시 예들은　수신 프로세서를 인에이블 시켜 수신 인터럽트 신호가 어느 타겟 프로세서로 어드레스 되었는 지를 체크하는 유용한 효과를 가질　수　있다.　

[0086]　일 실시 예에 따르면, 상기 방법은 상기 수신된 인터럽트 신호가 할당된 인터럽트 서브클래스를 식별하는 인터럽트 서브클래스 ID를 상기 버스 부착 장치에 의해서 검색하는 단계를 더 포함하고, 상기 버스 부착 장치에 의해서 상기 인터럽트 신호를 포워드 하는 단계는 상기 인터럽트 서브클래스 ID를 상기 인터럽트 신호와 함께 포워드 하는 단계를 더 포함한다.

[0087]　실시 예들에 따르면, 처리 회로에 의해 실행하기 위한 컴퓨터 판독 가능한 비-일시적 매체에 제공된 명령들은 인터럽트 신호를 여기서 설명하는 바와 같이 게스트 운영 체제에 제공하기 위한 방법의 실시 예들 중 어느 하나를 실행하도록 구성된다.

[0088]　실시 예들에 따르면, 상기 컴퓨터 시스템은 인터럽트 신호를 여기서 설명하는 바와 같이 게스트 운영 체제에 제공하기 위한 방법의 실시 예들 중 어느 하나를 실행하도록 구성된다.

[0089]　

[0090] 도 1은 게스트 운영 체제에 인터럽트 신호를 제공하는 예시적인 컴퓨터 시스템(100)을 도시한다. 컴퓨터 시스템(100)은 게스트 운영 체제를 실행하는 데 사용되는 복수의 프로세서들(130)을 포함한다.　컴퓨터 시스템(100)은 또한 스토리지 메모리 또는 메인 메모리라고도 하는 메모리(140)를 포함한다.　메모리(140)는 컴퓨터 시스템(100)에 포함된 하드웨어, 펌웨어 및 소프트웨어 컴포넌트들에 의해 사용하도록 할당된 메모리 공간, 즉 메모리 섹션을 제공할 수 있다. 메모리(140)는, 소프트웨어, 예를 들어, 하이퍼바이저들, 호스트/게스트 운영 체제들, 애플리케이션 프로그램들뿐만 아니라, 컴퓨터 시스템(100)의 하드웨어 및 펌웨어 등에 의해서 사용될 수 있다. 하나 또는 그 이상의 버스 연결 모듈들(120)은 버스(102) 및 버스 부착 디바이스(110)를 통해 메모리(140)뿐만 아니라 복수의 프로세서들(130)과 작동 가능하게 연결된다. 버스 부착 디바이스(110)는 한편으로는 버스 연결 모듈들(120)과 다른 한편으로는 메모리(140) 뿐만 아니라 프로세서들(130) 사이에서 통신을 관리한다. 버스 연결 모듈들(120)은 직접적으로 또는 스위치(104)와 같은 하나 또는 그 이상의 중간 컴포넌트들을 통해 버스(102)와 연결될 수 있다.　

[0091]　버스 연결 모듈들(120)은, 예를 들어, 주변장치 컴포넌트 인터커넥트 익스프레스(PCIe) 모듈들의 형태로 제공될 있고, 이를 또한 PCIe 어댑터 또는 PCIedp 의해서 제공되는 PCIe기능들이라 한다. PCIe 기능(120)은 버스 부착 디바이스(110), 예를 들어　PCI 브리지 유닛(PBU)이라고도 하는　PCI 호스트 브리지(PHB)　로 보내지는 요청을 발행할 수 있다.　버스 부착 디바이스(110)는 버스 연결 모듈(120)로부터 요청들을 수신한다. 요청들은 예를 들어 버스 부착 디바이스(110)에 의해서 메모리(140)에 대한 직접 메모리 액세스(DMA)를 수행하는 데 사용되는 입/출력 주소 또는 인터럽트 신호, 예를 들어, 메시지 시그널된 인터럽트(Message Signaled Interrupt:　MSI)를 표시하는 입/출력 주소를 포함할 수 있다.

[0092] 도 2는 컴퓨터 시스템(100)에 의해 제공되는 예시적인 가상 머신 지원을 도시한다. 컴퓨터 시스템(100)은 하나 또는 그 이상의 가상 머신들(202) 및 적어도 하나의 하이퍼바이저(200)를 포함할 수 있다. 가상 머신 지원은 다수의 가상 머신들을 운영하는 능력을 제공할 수 있고, 각각의 가상 머신은, z/Linux와 같은, 게스트 운영 체제(204)를 실행할 수 있다.　각각의 가상 머신(201)은 분리된 시스템으로서 기능할 수 있다.　따라서 각각의 가상 머신은 독립적으로 리셋 될 수 있고, 게스트 운영 체제를 실행할 수 있으며, 애플리케이션 프로그램들과 같은, 다른 프로그램들도 실행할 수 있다.　가상 머신에서 실행되는 운영 체제 또는 애플리케이션 프로그램은 전체의(full) 완전한(complete) 컴퓨터 시스템에 액세스하는 것처럼 보인다.　그러나 실제로는 컴퓨터 시스템의 이용 가능한 자원들 중 일부분만 각 운영 체제 또는 애플리케이션 프로그램에 의한 사용을 위해 이용 가능하다.　　　　　　　

[0093]　가상 머신들은 V = V 모델을 사용할 수 있고, 이 모델에서는 가상 머신에 할당된 메모리는, 실제 메모리 대신에, 가상 메모리에 의해서 지원된다. 따라서 각 가상 머신은 가상 선형 메모리 공간을 갖는다.　물리적 자원들은, VM 하이퍼바이저와 같은, 하이퍼바이저(200)가 소유하고, 공유 물리적 자원들은, 그들의 처리 디맨드들을 충족하기 위해, 필요에 따라, 하이퍼바이저에 의해서 게스트 운영 체제로 디스패치 된다.　V=V 가상 머신 모델은 게스트 운영 체제들과 물리적 공유 머신 자원들 간의 상호 작용들이 VM 하이퍼바이저에 의해 제어된다고 가정하는데, 그 이유는 많은 수의 게스트들은 구성된 게스트에 대해 하이퍼바이저가 하드웨어 자원들을 단순히 파티션을 하고 할당하는 것을 배제할 수 있기 때문이다.　

[0094]　프로세서들(130)은 하이퍼바이저(200)에 의해서 가상 머신들(202)에 할당 가능하다. 가상 머신(202)에는, 예를 들어, 하나 또는 그 이상의 논리 프로세서들이 할당될 수 있다.　논리 프로세서들의 각각은　하이퍼바이저(200)에 의해 가상 머신(202)에 동적으로 할당될 수 있는 물리적 프로세서들(130)의 전부(all) 또는 일부(share)를 나타낼 수 있다. 가상 머신(202)은 하이퍼바이저(200)에 의해 관리된다. 하이퍼바이저(200)는, 예를 들어, 프로세서들(130) 상에서 실행되는 펌웨어로 구현될 수 있거나, 또는 컴퓨터 시스템(100) 상에서 실행되는 운영 체제의 일부일 수 있다. 하이퍼바이저(200)는, 예를 들어, 미국 뉴욕주 아몽크 소재의 인터내셔널 비즈니스 머신즈 코포레이션에 의해서 제공되는 z/VM®과 같은 VM 하이퍼바이저일 수 있다.　　

[0095]　도 3　은 컴퓨터 시스템(100)에 의해 제공되는 예시적인 멀티 레벨 가상 머신 지원을 도시한다. 도 2의 제1 레벨 가상화에 더하여, 제2 레벨 가상화가 제2 하이퍼바이저(210)와 함께 제공되고, 제2 하이퍼바이저(210)는 제1 레벨 게스트 운영 체제들 중 하나에서 실행되며, 제1 레벨 게스트 운영 체제들 중 하나는 제2 하이퍼바이저(210)에 대하여 호스트 운영 체제로서 동작한다. 제2 하이퍼바이저(210)는 하나 또는 그 이상의 제2 레벨 가상 머신들(212)을 관리할 수 있고, 이들 각각은 제2 레벨 게스트 운영 체제(212)를 실행할 수 있다.　　

[0096]　도 4는 컴퓨터 시스템(100)의 다른 계층적 레벨들에서 프로세서들을 식별하기 위해 다른 유형의 ID들을 사용하는 것을 예시하는 예시적인 패턴을 도시한다. 기본(underlying) 펌웨어(220)는 컴퓨터 시스템(100)의 프로세서들(130)을 식별하기 위해 논리적 프로세서 ID(1CPU)(222)를 제공할 수 있다. 제1레벨 하이퍼바이저(200)는 논리적 프로세서 ID들 ICPU(222)를 사용하여 프로세서들(130)과 통신한다. 제1 레벨 하이퍼바이저는 게스트 운영 체제들(204)에 의한 사용을 위해 제1 가상 프로세서 ID들 vCPU(224)를 제공할 수 있거나, 또는 제2 레벨 하이퍼바이저(210)가 제1 레벨 하이퍼바이저(200)에 의해서 관리되는 가상 머신 상에서 실행할 수 있다. 하이퍼 바이저(200) 게스트 운영 체제(204) 및/또는 하이퍼바이저들(210)을 위한 논리 파티션들을 제공하기 위해　제1 가상 프로세서 ID들 vCPU(224)를 그룹화 할 수 있고, 이들을 존들(zones)이라 한다. 제1 가상 프로세서 ID들 vCPU(224)는 제1레벨 하이퍼바이저(200)에 의해서 논리 프로세서 ID들 ICPU(222)로 매핑 된다. 제1레벨 하이퍼바이저(200)에 의해서 제공된 하나 또는 그 이상의 제1 가상 프로세서 ID들 vCPU(224)는 각각의 게스트 운영 체제들 또는 제1레벨 하이퍼바이저(200)를 사용하여 실행되는 하이퍼바이저들(210)에 할당될 수 있다. 제1 레벨 하이퍼바이저(200)에서 실행되는 제2 레벨 하이퍼바이저(210)는, 예를 들어, 추가 게스트 운영 체제들(214)와 같은, 소프트웨어를 실행하는 하나 또는 그 이상의 가상 머신을 제공할 수 있다. 이를 위해, 제2 레벨 하이퍼바이저는 제1 레벨 하이퍼바이저(200)의 가상 머신 상에서 실행되는 제2 레벨 게스트 운영 체제(214)에 의한 사용을 위해 제2 가상 프로세서 ID들 vCPU(226)를 관리한다. 제2 가상 프로세서 ID 들vCPU(226)는 제2 레벨 하이퍼바이저(210)에 의해서 제1 가상 프로세서 ID들 vCPU(224)로 매핑 된다.

[0097]　제1/제2레벨 게스트 운영 체제(204)에 의해서 사용되는 프로세서들(13)을 어드레스 하는 버스에 연결된 모듈 (120)은 제1/제2 가상 프로세서 ID들 vCPU(224, 226) 또는 제1/제2 가상 프로세서 ID들 vCPU(224, 226)으로부터 유도된 대체ID들(alternative IDs)의 형태의 타겟 프로세서 ID를 사용할 수 있다.

[0098]　도 5는 컴퓨터 시스템(100)에서 실행되는 게스트 운영 체제에 인터럽트 신호들을 제공하는 방법의 주요 참가자들(the main participants)을 예시하는 컴퓨터 시스템(100)의 단순화된 개략적인 셋업을 도시한다. 설명을 위해 단순화된 셋업은 하나 또는 그 이상의 프로세서들(CPUs)(130) 상에서 실행되는 게스트 운영 체제로 인터럽트 신호를 보내는 버스 연결 모듈(BCM)(120)을 포함한다. 인터럽트 신호는 타겟 프로세서로서 프로세서들(130) 중 하나를 식별하는 인터럽트 타겟 ID(IT_ID)와 함께 버스 부착 디바이스(110)로 보내진다. 버스 부착 디바이스(110)는 컴퓨터 시스템(100)의 메모리(140) 뿐만 아니라 버스 연결 모듈(120)과 프로세서들(130) 간의 통신을 관리하는 중간 디바이스이다. 버스 부착 디바이스(BAD)(110)는 인터럽트 신호를 수신하고 각각의 타겟 프로세서를 직접적으로 어드레스 하기 위해 인터럽트 타겟 ID를 이용하여 타겟 프로세서의 논리적 프로세서 ID를 식별한다. 타겟 프로세서로의 지시된 포워딩(directed forwarding)은, 예를 들어,　캐시 트래픽을　줄임으로써　데이터 처리의 효율성을 향상시킬 수 있다.　　

[0099]　도 6은 DISB(160) 및 복수의 DIBV들(162)의 개략적인 구조를 도시한다. DISB(160)는 엔트리(161), 예를 들어, 인터럽트 타겟 ID당, 비트를 포함하는 메모리의 인접 섹션, 예를 들어 캐시 라인의 형태로 제공될 수 있다.　각각의 엔트리는 인터럽트 타겟 ID로 식별되는 각 프로세서에 의해서 처리될 인터럽트 요청(IRQ)이 있는지를 표시한다.　각각의 인터럽트 타겟 ID, 즉 DISB(160)의 엔트리에 대해, DIBV(162)가 제공된다.　각각의 DIBV(162)는 특정 인터럽트 타겟 ID에 할당되고 버스 연결 모듈 당 하나 또는 그 이상의 엔트리들(163) MN A, MN B를 포함한다. DIBV들(162) 각각은 메모리의 인접 섹션, 예를 들어, 캐시 라인의 형태로 제공될 수 있고, 동일 인터럽트 타겟 ID에 할당된 엔트리들(163)을 포함한다.　다른 버스 연결 모듈들의 엔트리들은 버스 연결 모듈 당 다른 오프셋들 DIBVO를 사용하여 정렬될 수 있다.　

[0100]　도 7은 예시적인　DIBV(162)를　도시한다.　인터럽트 타겟 ID에 할당된 DIBV 내의 오프셋(DIBVO)은 특정 버스 연결 모듈에 할당된 벡터의 섹션 또는 엔트리의 시작을 식별한다.　인터럽트 신호, 예를 들어 MSI-X 메시지는 DIBV-Idx를　제공할 수 있고, DIBV-Idx는 각 버스 연결 모듈에 할당된 비트 163을 식별하기 위해 버스 연결 모듈에 할당된 벡터의 특정 항목을 식별하는 DIBVO에 추가되며, 비트 163은, 만일 세트 된다면, 비트 163에 의해서 식별되는 버스 연결 모듈로부터의 각 인터럽트 타겟 ID에 대한 인터럽트 신호 주소가 있음을 표시한다. 보내진 인터럽트들의 수(NOI)는 각 버스 연결 모듈에 대해 유보된 DIBV에서 비트들의 최대 수를 정의한다.

[0101]　도 8은 도 5의 컴퓨터 시스템(100)을 도시한다.　버스 부착 디바이스(110)는 메모리(140)의 모듈 특정 영역(MSA)(149)에서 버스 연결 모듈(120)의 상태의 상태 갱신들을 수행하도록 구성된다. 그러한 상태 갱신은 메모리(140)에 기록될 상태 경신을 명시하는 버스 연결 모듈로부터의 직접 메모리 액세스(DMA) 라이트(write)를　수신하는 것에 응답하여 실행될 수 있다.　　　

[0102]　상기 메모리는 각 버스 연결 모듈(120)를 위해 디바이스 테이블 엔트리 (DTE)(146)를 갖는 디바이스 테이블(DT)(144)를 더 포함한다. 인터럽트 요청을 위한 타겟 프로세서를 식별하는 인터럽트 타겟ID 및 인터럽트 요청의 출처(origin)를 식별하는 요청자 ID와 함께 인터럽트 신호, 예를 들어, MSI-X라이트 메시지를 버스 연결 모듈(120)의 형태로 수신하면, 버스 부착 디바이스(110)는 요청하는 버스 연결 노드(120)에 할당된 DTE(146)를 페치 한다. DTE(146)는, 예를 들어, dIRQ 비트를 사용하여, 타겟 프로세서의 지시된 어드레싱이 요청하는 버스 연결 모듈(120)에 대해 인에이블 되었는지를 표시할 수 있다.　버스 부착 디바이스는 프로세서(130) 중 어느 것이 인터럽트 신호를 수신하였는지 추적하기 위해 지시된 인터럽트 요약 벡터(DISB)(160)뿐만 아니라 지시된 인터럽트 신호 벡터(DIBV)(162)의 엔트리를 갱신한다.　DISB(160)는 인터럽트 타겟 ID당 하나의 엔트리를 포함할 수 있고, 이는 임의의 버스 연결 모듈(120)로부터 이 프로세서(130)에 대해 처리될 인터럽트 신호가 있는지를 표시한다.각 DIBV(162)는 인터럽트 타겟 ID들, 예를 들어 프로세서들(130) 중 하나에 할당되고, 하나 또는 그 이상의 엔트리들을 포함할 수 있다. 　각 엔트리는 버스 연결 모듈(120) 중 하나에 할당된다. 따라서, DIBV는 어느 버스 연결 모듈로부터 처리될 특정 프로세서(130)에 대한 인터럽트 신호가 있는 지를 표시한다.　이것은 인터럽트 신호가 있는지 또는 어느 버스 연결 모듈(120)로부터 처리될 특정 프로세서에 대한 인터럽트 신호가 있는지를 체크하는데 있어서 이점을 가질 수 있다.　오직 하나의 신호 엔트리, 예를 들어, 비트만, 또는 오직 하나의 신호 벡터, 예를 들어, 비트 벡터만 메모리(140)로부터 판독되어야 한다.　　　

[0103]　버스 부착 디바이스(110)는 인터럽트 타겟 ID (IT_ID)를 논리적 프로세서 ID (LCPU)로 변환하기 위해 버스 연결 모듈(120) 상에 제공된 매핑 테이블 (112)을 사용하고, 타겟 프로세서를 직접적으로 어드레스 하기 위한 논리적 프로세서 ID를 사용하여 수신된 인터럽트 신호를 타겟 프로세서로 포워드 한다. 각 프로세서는 직접 인터럽트 신호를 수신 및 처리하기 위해 펌웨어, 예를 들어, 밀리코드(132)를 포함한다. 펌웨어는, 예를 들어, 프로세서(130)의 마이크로코드 및/또는 매크로코드를 더 포함할 수 있다. 펌웨어는 상위-레벨 머신 코드의 구현에 사용되는 하드웨어-레벨 명령들 및/또는 데이터 구조들을 포함할 수 있다.　실시예에 따르면, 펌웨어는 신뢰 소프트웨어 또는 기본 하드웨어에 특정된 마이크로코드를 포함하고 시스템 하드웨어에 대한 운영 체제 액세스를 제어하는 마이크로코드로서 전달될 수 있는 재산권 있는 코드(proprietary code)를 포함할 수 있다.

[0104]　프로세서들(130)의 펌웨어는 체크 로직(134)를 포함하는데, 이는 수신 프로세서가, 버스 부착 디바이스(110)에 의해서 수신 프로세서(130)로 포워드 된 인터럽트 타겟 ID에 따라, 타겟 프로세서와 동일한 지를 체크한다. 수신 프로세서(130)가 타겟 프로세서가 아닌 경우에는, 즉 수신 프로세서(130)의 참조 인터럽트 타겟 ID와 수신된 인터럽트 타겟 ID의 미스매치가 있는 경우에는, 인터럽트 신호를 처리할 프로세서를 찾기 위해 인터럽트 신호는 논리 파티션으로 브로드캐스트 된다.　

[0105]　도 9는 DMA 쓰기 요청을 사용하여 버스 부착 디바이스(110)를 통해 버스 연결 모듈(120)의 상태 갱신을 수행하기 위한 예시적인 방법의 플로차트이다.　 단계　(300)에서, 버스 연결 모듈은 자신의 상태를 갱시하기로 결정하고, 예를 들어 신호가 완료되었음을 표시하기 위해, 인트럽트를 트리거 할 수 있다. 단계(310)에서, 버스 연결 모듈은, 버스 연결 모듈의 상태를 갱신하기 위해, 컴퓨터 시스템 상에서 실행중인 호스트에 할당된 메모리, 즉, 호스트 메모리의 한 섹션에 대해서 버스 부착 디바이스를 통하여 직접 메모리 액세스 (DMA) 쓰기를 시작한다. DMA는 시스템 프로세서들을 개입할 필요 없이 메인 메모리로 그리고 메인 메모리로부터 직접적으로 그들의 I/O 데이터를 전송할 수 있도록 컴퓨터 시스템의 주변 장치 컴포넌트들에게 허용하는 하드웨어 메카니즘이다.　DMA를 수행하기 위해, 버스 연결 모듈은, 예를 들어, MSI-X 메시지의 형태로, 버스 부착 디바이스에 DMA 쓰기 요청을 보낸다.　PCIe의 경우에, 버스 연결 모듈은, 예를 들면, PCIe 어댑터 상에서 제공되는 PCIe 기능을 의미할 수 있다.　단계(320)에서, 버스 접속 모듈은 버스 연결 모듈의 상태 갱신과 함께 DMA의 쓰기 요청을 수신하고, 수신된 갱신을 사용하여 메모리를 갱신한다.　갱신은 각 버스 연결 모듈을 위해 유보된 호스트 메모리 영역에서 실행될 수 있다.　

[0106]　도 10은 도 8의 컴퓨터 시스템(100)을 사용하여 게스트 운영 체제에 인터럽트 신호를 제공하는 예시적인 방법의 플로차트이다.　단계(330)에서, 버스 부착 디바이스는 버스 연결 모듈에 의해 보내진 인터럽트 신호, 예를 들어 MSI-X 쓰기 메시지의 형태의 인터럽트 신호를 수신한다.　이러한 인터럽트 신호의 전송은 PCI 아키텍처의 사양들에 따라 실행될 수 있다.　MSI-X 쓰기 메시지는 인터럽트의 타겟 프로세서를 식별하는 인터럽트 타겟 ID를 포함한다.　인터럽트 타겟 ID는, 예를 들어, 멀티프로세서 컴퓨터 시스템의 프로세서들을 식별하기 위해 게스트 운영 체제에 의해 사용되는 가상 프로세서 ID일 수 있다.　실시 예들에 따르면, 인터럽트 타겟 ID는 프로세서들을 식별할 수 있도록 하기 위해 게스트 운영 체제와 버스 연결 모듈에 의해 합의된 임의의 다른 ID도 될 수 있다. 그러한　다른　ID는, 예를 들어, 가상 프로세서 ID의 매핑의 결과일 수 있다. 또한 MSI-X 쓰기 메시지는, 인터럽트 요청자ID(RID), 즉 인터럽트 요청을 발행하는 PCIe 기능의 ID, 벡터 내 벡터 엔트리의 오프셋을 정의하는 벡터 인덱스, 예를 들어, 64비트인, MSI 주소, 뿐만 아니라. 예를 들어, 32비트인, MSI 데이터를 더 포함할 수 있다.　 MSI 주소 및 MSI 데이터는 각각의 쓰기 메시지가 실제로 MSI 메시지 형태의 인터럽트 요청임을 표시할 수 있다.

[0107]　단계(340)에서, 버스 부착 디바이스는 메모리에 저장된 디바이스 테이블 엔트리의 복사본을 페치 한다.　디바이스 테이블 엔트리(DTE)는 타겟 프로세서에 대해 인터럽트 신호가 수신되었음을 표시하기 위해 갱신될 하나 또는 그 이상의 벡터들 또는 벡터 엔트리들의 주소 표시자들을 제공한다.　벡터 엔트리에 대한 주소 표시자는, 예를 들어, 메모리 내의 벡터의 주소뿐만 아니라 벡터 내의 오프셋도 포함할 수 있다.　더 나아가서, DTE는 인터럽트 신호와 함께 제공된 인터럽트 타겟 ID를 사용하여 버스 부착 디바이스에 의해 타겟 프로세서가 직접적으로 어드레스 될 것인지를, 표시하는 데에 직접 시그널링 표시자(a direct signaling indicator)를 제공할 수 있다.　더 나아가서, DTE는, 또한 존 ID라고도 하는, 논리 파티션 ID와 인터럽트 서브 클래스 ID를 제공할 수도 있다.　디바이스 테이블 엔트리의 각 사본은 캐시 또는 메모리로부터 페치 될 수 있다.

[0108]　단계(350)에서, 버스 부착 디바이스는 DTE에서 명시된 벡터들을 갱신한다.　단계(360)에서, 버스 부착 디바이스는 인터럽트 신호와 함께 제공된 직접 시그널링 표시자(the direct signaling indicator)를 체크한다. 직접 시그널링 표시자가 직접 시그널링을 표시하지 않는 경우에, 버스 부착 디바이스는, 게스트 운영 체제에 의해서 사용되는 프로세서에 인터럽트 신호를 제공하기 위해서, 존 식별자(the zone identifier)와 인터럽트 서브 클래스 식별자를 사용하여 브로드캐스트 함으로써 인터럽트 신호를 포워드 한다.

[0109]　직접 시그널링 표시자가 직접 시그널링을 표시하지 않는 경우에, 단계(370)에서, 인터럽트 신호는 브로드캐스팅을 통해 프로세서에 포워드 된다.　브로드캐스트 메시지는 존 ID 및/또는 인터럽트 서브클래스 ID를 포함한다. 인터럽트 요청이 존에 대해 인에이블 된, 프로세서에 의해 수신될 때, 상태 비트는 원자적으로(atomically), 예를 들어 네스트 통신 프로토콜에 따라, 세트 된다.　더 나아가서, 이 프로세서 상의 펌웨어, 예를 들어, 밀리코드는, 자신의 활동들, 예를 들어, 프로그램 실행을 인터럽트 하고, 게스트 운영 체제의 인터럽트 핸들러를 실행하도록 스위치 한다.　

[0110]　직접 시그널링 표시자가 직접 시그널링을 표시하는 경우에, 단계(380)에서, 버스 부착 디바이스는 게스트 운영 체제에 의한 사용을 위해 할당된 프로세서의 논리적 프로세서 ID로 인터럽트 신호와 함께 제공된 인터럽트 타겟 ID를 변환한다.　변환을 위해 버스 부착 디바이스는 버스 부착 디바이스에 의해서 구성된 매핑 테이블을 사용할 수 있다.　버스 부착 디바이스는 존당(per zone), 즉 논리적 파티션당, 매핑 테이블 또는 서브-테이블을 구성할 수 있다.

[0111] 단계(390)에서, 버스 부착 디바이스에 각 프로세서를 직접적으로 어드레스 하기 위해, 즉 직접 메시지(a direct message)를 보내기 위해, 논리적 프로세서 ID를 사용하여 타겟 프로세서로 인터럽트 신호를 포워드 한다.　직접 메시지는 인터럽트 타겟 IS를 포함한다. 직접 메시지는 존 ID 및/또는 인터럽트 서브클래스 ID를 더 포함할 수 있다.　수신 프로세서는 인터럽트 타겟 ID 체킹 로직을 포함한다.　인터럽트 타겟 ID가 논리 파티션별로만 고유한 경우에, 상기 체킹 로직은 논리 파티션 ID를 추가로 고려할 수 있다.　

[0112]　단계(392)에서, 상기 체킹 로직은, 수신된 인터럽트 타겟 ID 및/또는 논리 파티션 ID가 수신 프로세서에 현재 할당된 인터럽트 타겟 ID 및/또는 논리 파티션 ID와 매치하는 지 그리고 상기 체킹 로직에 대하여 액세스 가능한 지를, 체크한다. 미스매치가 있는 경우에는, 단계(394)에서 수신 펌웨어는 브로드캐스트를 시작하고, 인터럽트 처리를 위한 유효한 타겟 프로세서를 식별하기 위해 논리적 파티션 ID 및/또는 인터럽트 서브 클래스 ID를 사용하여 남아있는 프로세서들로 수신된 인터럽트 요청을 브로드캐스트 한다. 긍정적인 매치가 있는 경우에는, 타겟 프로세서의 수신 펌웨어, 예를 들어, 밀리코드가, 단계(396)에서, 게스트 운영 체제로의 제공을 위해 직접적으로 어드레스 된 인터럽트를 수용한다(accept).　이에 응답하여, 펌웨어는, 자신의 활동들, 예를 들어, 프로그램 실행을, 인터럽트 하고, 게스트 운영 체제의 인터럽트 핸들러를 실행하도록 스위치 할 수 있다.　인터럽트는 직접 시그널링 표시와 함께 게스트 운영 체제에 제공될 수 있다.

[0113] 도 11은 도 8의 방법을 더 예시하는 추가의 플로차트이다. 단계(400)에서, 인터럽트 메시지가 버스 부착 디바이스로 보내진다. 단계(402)에서, 인터럽트 메시지는 수신된다. 단계(404)에서, 인터럽트 요청자, 즉 버스 연결 모듈에 할당된 DTE가, 버스 부착 디바이스에 기능적으로 연결된 로컬 캐시에 캐시 되어 있는지, 체크된다.　DTE가 캐시 되어 있지 않은 경우, 단계(406)에서 각 DTE는 버스 부착 디바이스에 의해서 메모리로부터 페치 된다.　단계(408)에서, DTE에 의해서 제공된 벡터 주소 표시자는 메모리 내의 벡터 비트들을 세트하기 위해 사용된다. 단계(410)에서, 타겟 프로세서가 인터럽트 신호와 함께 제공된 인터럽트 타겟 ID를 사용하여 버스 부착 디바이스에 의해 직접적으로 어드레스 될 것인지가, DTE에 의해 제공된 직접 시그널링 표시자를 사용하여 체크된다.　타겟 프로세서가 직접적으로 타겟 되지 않는 경우에, 상기 방법은, 단계(412)에서, 프로세서들로 인터럽트 요청을 브로드캐스트 하는 것을, 계속한다. 타겟 프로세서가 직접적으로 타겟 되는 경우에, 상기 방법은, 단계(414)에서, 인터럽트 타겟 ID를 논리적 프로세서 ID로 변환하는 것을 계속하고, 단계(416)에서, 인터럽트 신호를 포워드 하는 메시지를 타겟 프로세서로 보낸다. 논리적 프로세서 ID는 타겟 프로세서를 직접적으로 어드레스 하기 위해 사용된다. 상기 메시지는 인터럽트 타겟 ID, 논리 파티션 ID 및 인터럽트 서브 클래스 ID를 포함한다.　단계　(418)에서, 프로세서는 상기 메시지를 수신한다.　단계　(419)에서, 프로세서는 인터럽트 타겟 ID 및/또는 논리 파티션 ID가 현재 인터럽트 타겟 ID 및/또는 체크를 위해 참조로 제공된 논리 파티션 ID와 매치하는지를 체크한다.　매치가 있는 경우에, 프로세서는, 단계(420)에서, 게스트 운영 체제에 인터럽트 요청을 제공한다. 미스매치가 있는 경우에, 프로세서는, 단계(422)에서, 인터럽트 요청을 다른 프로세서로 브로드캐스트 한다.　그런 다음, 프로세서는 다음 인터럽트 메시지가 수신될 때까지 자신의 활동들을 계속한다.　

[0114] 도 12는 도 5의 컴퓨터 시스템(100)의 다른 실시예를 도시한다.　버스 부착 디바이스(110) 상에 저장된 매핑 테이블(112)을 사용하는 대신에, 버스 부착 디바이스(110)는 메모리(140)에 저장된 인터럽트 테이블(IRT)(150)의 엔트리(IRTE)(152)의 사본(114)을 페치 한다.　사본은 DTE(146)의 사본에 의해 제공된 인터럽트 테이블(150)(IRT@)의 주소를 사용하여　로컬 캐시 또는 메모리(140)　로부터 페치 된다. IRTE(152)는 인터럽트 타겟 ID를 논리적 프로세서 ID에 매핑하는 것을 제공하고, 논리적 프로세서 ID는 지시된 인터럽트 포워딩의 경우에 타겟 프로세서를 직접적으로 어드레스 하기 위해 버스 부착 디바이스(110)에 의해 사용된다.　IRTE(152)는 인터럽트 타겟 ID에 의해서 식별된 타겟 프로세서가 예약되었는지, 즉, 적어도 실행 중인지를 표시하는 실행 표시자(154)를 추가로 제공할 수 있고, 및/또는 타겟 프로세서가 현재 인터럽트 신호를 수신하는 것이 차단되었는지를 표시하는 차단 표시자(146)를 추가로 제공할 수도 있다.　타겟 프로세서가 예약되지 않았거나 또는 일시적으로 차단된 경우에는, 적시에 인터럽트 처리를 인에이블 하기 위해 브로드캐스트가 시작될 수 있다.　

[0115] 도 13은 도 5의 컴퓨터 시스템(100)을 사용하여 게스트 운영 체제에 인터럽트 신호를 제공하는 예시적인 방법의 플로차트이다.　도 13의 방법은　도 10의 단계(340)　이후에 단계(342)에서 계속된다. 단계(342)에서, 버스 부착 디바이스는 인터럽트 신호와 함께 수신된 인터럽트 타겟 ID뿐만 아니라 IRT의 메모리를 표시하는 DTE 의해서 제공된 주소 표시자를 사용하여 메모리로부터 IRTE 사본을 페치 한다. 단계(350)에서, 버스 부착 디바이스는 DTE에 명시된 벡터들을 갱신한다.　　

[0116]　단계(360)에서, 버스 부착 디바이스는 인터럽트 신호와 함께 제공된 직접 시그널링 표시자를 체크한다. 직접 시그널링 표시자가 직접 시그널링이 없음을 표시하는 경우에, 버스 부착 디바이스는, 게스트 운영 체제에 의해서 사용되는 프로세서에 인터럽트 신호를 제공하기 위해, 존 식별자 및 인터럽트 서브클래스 식별자를 사용하여, 단계(370)에서, 브로드캐스트 함으로써 인터럽트 신호를 포워드 한다. 직접 시그널링 표시자가 직접 시그널링을 표시하는 경우에, 버스 부착 디바이스는, 단계(362)에서, IRTE의 사본에 포함된 실행 표시자가 인터럽트 타겟 ID에 의해서 식별된 타겟 프로세서가 실행 중임을 표시하는 지를 더 체크한다.

[0117]　타겟 프로세서가 실행 중이 아닌 경우에, 버스 부착 디바이스는, 단계(364)에서, 인터럽트를 처리하기에 적합한 프로세서를 식별하기위해, 예를 들어, 논리적 파티션 ID 및/또는 인터럽트 서브 클래스 ID를 사용하여 폴백으로서 브로드캐스트 인터럽트를 보낸다. 논리 파티션 ID 및/또는 인터럽트 서브클래스 ID와 매치하는 적절한 프로세서가 발견되지 않는 경우에, 하이퍼바이저, 즉 하이퍼바이저에 의한 사용을 위해 할당된 프로세서는, 게스트 운영 체제에 할당된 프로세서 대신 인터럽트 요청을 수신할 수 있다. 하이퍼바이저는, 만일 게스트 운영 체제에 할당된 하나 또는 그 이상의 프로세서가 예약되어 있다면, 인터럽트 요청을 다시 브로드캐스트 하는 것에 관해서 결정할 수 있다.　운영　체제에　할당된 프로세서의 엔트리와 관련하여, 하이퍼바이저는, 엔터링 프로세서(the entering processor)에 제공될, 직접 인터럽트 펜딩 표시자들(direct interrupt pending indicators), 예를 들어 dPIA 비트들에 대해서 체크할 수 있다. 실시예들에 따르면, 하이퍼바이저는, 예를 들어, 타겟 프로세서를 선택적으로 재 예약, 즉, 웨이크업 할 수 있다.

[0118]　타겟 프로세서가 실행 중인 경우에, 단계(366)에서, 직접 인터럽트 차단 표시자(a direct interrupt blocking indicator), 예를 들어, dIBPIA 비트가 인에이블 되었는지가 체크된다. 인에이블 된 직접 인터럽트 차단 표시자는 게스트 운영 체제 인터럽트 핸들러가 현재 인터럽트 전달을 원하지 않음을 표시한다.　따라서 직접 인터럽트 차단 표시자가 인에이블 된 경우에는, 단계(368)에서, 인터럽트 신호가 브로드캐스트 될 수 있다.

[0119]　만일 직접 인터럽트 차단 표시자가 디스에이블 되어 타겟 프로세서가 현재 차단되지 않음을 표시한다면, 현재의 인터럽트 신호의 전달은 계속되어, 단계(380)에서,　수신된 인터럽트 타겟 ID를 변환하는데, 이는 수신된 인터럽트 타겟 ID에 대해 IRTE에 의해서 제공된 논리적 프로세서 ID를 사용하여 직접적으로 타겟 프로세서로 인터럽트를 포워드 하기 위함이다.　

[0120]　단계(380)에서, 버스 부착 디바이스는 인터럽트 신호와 함께 제공된 인터럽트 타겟 ID를 게스트 운영 체제에 의한 사용을 위해 할당된 프로세서의 논리적 프로세서 ID로 변환한다.　상기 변환을 위해 버스 부착 디바이스는 버스 부착 디바이스에 의해서 포함된 매핑 테이블을 사용할 수 있다.　버스 부착 디바이스는 존 당, 즉 논리적 파티션 당 매핑 테이블 또는 서브-테이블을 포함할 수 있다.

[0121]　단계(390)에서, 버스 부착 디바이스는 각 프로세서를 직접적으로 어드레스 하기 위해, 즉 직접 메시지를 보내기 위해, 논리적 프로세서 ID를 사용하여 타겟 프로세서로 인터럽트 신호를 포워드 한다.　직접 메시지는 인터럽트 대상 IS를 포함한다.　직접 메시지는 존 ID 및/또는 인터럽트 서브클래스 ID를 더 포함할 수 있다.　수신 프로세서는 인터럽트 타겟 ID 체킹 로직을 포함한다.　상기 체킹 로직은, 인터럽트 타겟 ID가 논리 파티션별로만 고유한 경우, 논리 파티션 ID를 추가로 고려할 수 있다.

[0122]　단계(392)에서, 상기 체킹 로직은, 수신된 인터럽트 타겟 ID 및/또는 논리 파티션 ID가 수신 프로세서에 현재 할당된 인터럽트 타겟 ID 및/또는 논리 파티션 ID와 매치하는 지, 그리고 상기 체킹 로직에 대하여 액세스 가능한 지를, 체크한다. 미스매치가 있는 경우에는, 단계(394)에서 수신 펌웨어는 브로드캐스트를 시작하고, 인터럽트 처리를 위한 유효한 타겟 프로세서를 식별하기 위해 논리적 파티션 ID 및/또는 인터럽트 서브 클래스 ID를 사용하여 남아있는 프로세서들로 수신된 인터럽트 요청을 브로드캐스트 한다. 긍정적인 매치가 있는 경우에는, 타겟 프로세서의 수신 펌웨어, 예를 들어, 밀리코드가, 단계　(396)에서, 게스트 운영 체제로의 제공을 위해 직접적으로 어드레스 된 인터럽트를 수용한다(accept).　이에 응답하여, 펌웨어는, 자신의 활동들, 예를 들어, 프로그램 실행을, 인터럽트 하고, 게스트 운영 체제의 인터럽트 핸들러를 실행하도록 스위치 할 수 있다.　인터럽트는 직접 시그널링 표시와 함께 게스트 운영 체제에 제공될 수 있다.

[0123]　도 14는 도 11의 방법을 더 예시하는 추가의 플로차트이다.　도 11에 도시된 방법은, 타겟 프로세서가 직접적으로 타겟 되는 경우에는, 도 11의 단계(410)　이후에도 계속된다.　상기 방법은, 단계(413)에서, 수신된 인터럽트 타겟 ID에 할당된 IRTE의 사본을 메모리로부터 페치 하는 것으로 계속된다. 단계(413a)에서, IRTE에 의해서 포함된 실행 표시자가 인에이블 되었는지가 체크된다. 실행 표시자가 디스에이블 된 경우에, 인터럽트 신호는, 단계(413b)에서, 브로드캐스팅을 사용하여 버스 부착 디바이스에 의해서 포워드 될 수 있다. 실행 표시자가 인에이블 된 경우에, 버스 부착 디바이스는, 단계(413c)에서, 지시된 차단 표시자가 인에이블 되었는지를 체크하는 것을 계속한다.　지시된 차단 표시자가 인에이블 되지 않은 경우에, 버스 부착 디바이스는, 단계(414)에서, 인터럽트 타겟 ID를 IRTE의 페치 된 사본을 사용하여 논리적 프로세서 ID로 변환하는 것을 계속한다. 그렇지 않으면 인터럽트 신호는, 단계(413d)에서, 억제될 수 있다(suppressed).

[0124]　도 15는, 사용된 IRTE가 최신임을 보장하기 위해, 예시적인 더블 페치 방식(double fetch scheme)을 수행하기 위한 방법을 도시한다.　단계(500)에서, 인터럽트 신호,　예를 들어, MSI-X 메시지가, 버스 연결 모듈(120)로 부터, 예를 들면, PCIe 어댑터 또는 PCIe 어댑터상의 PCIe 기능으로부터, 버스 부착 디바이스(110)로, 예를 들면, PCIe 호스트 브리지(PHB)로 보내진다. 단계(502)에서, 버스 부착 디바이스는 메모리(140)으로부터 인터럽트 신호와 함께 제공되는 인터럽트 타겟 ID 할당된 IRTE의 제1사본을 요청한다.　단계(504)에서, 메모리(140)는 상기 요청에 응답하여 IRTE의 사본을 보낸다.　IRTE 사본을 보내는 시점은 IRTE가 확실하게 최신 상태였던 마지막 시점을 표시한다(mark).　그 시점에서 IRTE는 갱신될 수 있고, IRTE의 제1사본에 의해 제공된 데이터가 구식이 될 수 있는 시간 창(time window)이 시작된다.　상기 시간 창은 타겟 프로세서(130)에 의해서 인터럽트가 처리됨으로써 종료된다. 그 시점부터 IRTE의 어떠한 변경도 수신된 인터럽트 신호의 처리에 더 이상 영향을 미치지 않는다.　단계(506)에서, 버스 부착 디바이스(110)는, 지시된 펜딩인 인터럽트 표시자를 인에이블 하기 위해, 예를 들어, 지시된 펜딩인 인터럽트 어레이(dPIA) 비트를 세트하기 위해, IRTE에 요청을 보낸다. 인에블된 지시된 펜딩인 인터럽트 표시자는　지시된 인터럽트가 인터럽트 타겟 ID에 대해 펜딩임을 표시한다. 단계(508)에서, 지시된 펜딩인 인터럽트 표시자를 세트 한 것이 메모리(140)에 의해 확인된다 (confirmed). 단계(510)에서, 인터럽트 신호가 포워드 되는데, IRTE를 사용하여 인터럽트 타겟 ID를 변환한 결과로부터 생성된 논리적 프로세서 ID에 의해서 식별된 타겟 프로세서(130)에 대해 직접 어드레싱을 사용하는 지시된 인터럽트 요청의 형태로 포워드 된다. 타겟 프로세서(130)가 지시된 인터럽트 요청을 수신하면 상기 시간 창은 닫힌다.　단계(512)에서, 상기 시간 창이 닫히면, IRTE의 제2사본이 메모리(140)에 제공된 IRTE로부터 버스 부착 디바이스(110)에 의해서 판독된다. 단계(514)에서, IRTE의 요청된 제2사본이 수신되면, 버스 부착 디바이스(110)는, IRTE의 제2사본이 IRTE의 제1사본과 매치하는 지, 즉 IRTE, 특히 인터럽트 타겟 ID의 매핑이 변경되었는지를, 체크한다. 매치가 있는 경우, 게스트 운영 체제에 인터럽트 요청을 제공하여 요청을 처리한 후 타겟 프로세서(130)에 의해서 IRTE내의 지시된 펜딩인 인터럽트 표시자를 리셋 함으로써 상기 방법은 종료된다.　미스매치가 있는 경우에, 상기 방법은 단계(502)에서 계속될 수 있다.　대안적으로, 상기 방법은 버스 부착 디바이스(110)에 의해 수신된 인터럽트 신호의 브로드캐스팅 함으로써 계속될 수 있다.　　

[0125]　도 16은 IRTE에 의해 제공되는 정보가 최신임을 보장하기 위해 IRTE의 더블 페치를 수행하기 위한 또 다른 방법을 도시한다.　단계(600)에서, 인터럽트 신호, 예를 들어, MSI-X 메시지가, 인터럽트 신호,　예를 들어, MSI-X 메시지가, 버스 연결 모듈(120)로부터, 예를 들면, PCIe 어댑터 또는 PCIe 어댑터상의 PCIe 기능으로부터, 버스 부착 디바이스 (110)로, 예를 들면, PCIe 호스트 브리지(PHB)로 보내진다. 단계(602)에서, 버스 부착 디바이스는 메모리(140)으로부터 인터럽트 신호와 함께 제공되는 인터럽트 타겟 ID에 할당된 IRTE의 사본을 요청한다.　단계(604)에서, 메모리(140)는 상기 요청에 응답하여 IRTE의 제1사본을 보낸다. 제1 사본은 실행 표시자, 예를 들어, 타겟 프로세서가 예약되었음을 표시하는, 실행 비트 R = 1, 지시 인터럽트 차단 표시자, 예를 들어, 타겟 프로세서가 인터럽트 신호들뿐만 아니라 논리적 프로세서 ID 1CPU를 수신하는 것으로부터 현재 차단되지 않았음을 표시하는, 지시 차단 비트 dIBPIA = 0을 포함한다. 논리적 프로세서 ID lCPU는 타겟 프로세서(130)를 직접적으로 어드레스 하기 위해 버스 부착 디바이스(110)에 의해 사용된다.　 실행 표시자가 타겟 프로세서(130)가 실행 중임을 표시하기 때문에, 단계(606)에서, 버스 부착 디바이스(110)는, 지시된 인터럽트 펜딩 표시자를 인에이블 하는데, 예를 들어, IRTE에서 dPIA = 1로 세트 하고, 그리고 타겟 프로세서가 추가 인터럽트들을 수신하는 것을 차단하는데, 예를 들어 IRTE에서 dIBPIA = 1로 세트 한다. 그 동안 IRTE의 컨텐츠가 변경되지 않았음을, 예를 들어, 타겟 프로세서 (130)가 비활성화되어 있었음을 체크하기 위해서, 임계 시간 창(the critical time window)은, 단계(608)에서, IRTE의 재-판독을 요청함으로써 닫힌다. 단계(610)에서, 메모리 (140)는 상기 요청에 응답하여 IRTE의 제1현재 사본을 보낸다. 제2 사본은 실행 표시자를 포함하는데, 예를 들어, 타겟 프로세서(130)가 여전히 예약되어 있음을 표시하는, 실행 비트 R = 1을 포함하고, 버스 부착 디바이스 뿐 만 아니라, IRTE의 제1사본에 의해서 제공된 lCPU와 동일한 논리적 프로세서 ID lCPU에 의해서 인에이블 되는 지시된 인터럽트 차단 표시자도 포함한다. lCPU 뿐만 아니라 실행 표시자가 변경되지 않았기 때문에, 상기 방법은, 단계(612)에서, lCPU를 사용하여 타겟 프로세서(130)에 직접적으로 어드레스된 인터럽트 요청을 보내는 것을 계속한다.　타겟 프로세서(130)는 게스트 운영 체제에 인터럽트를 제공하고 인터럽트를 처리한다.　인터럽트 처리가 종료될 때, 타겟 프로세서(130)는 지시된 인터럽트 펜딩 표시자를 디스에이블 하고, 예를 들어, dPIA = 0으로 리셋하고, 뿐만 아니라, 지시된 인터럽트 차단 표시자도 디스에이블 하는데, 예를 들어, dIBPIA = 0으로 리셋한다.　

[0126]　도 17은 그 사이에 IRTE에 의해서 포함된 정보가 그 동안 변경되는 경우를 예시하는 도 16의 방법의 대안적인 플로차트를 도시한다. 단계(600)에서 인터럽트 신호, 예를 들어, MSI-X 메시지가, 인터럽트 신호,　예를 들어, MSI-X 메시지가, 버스 연결 모듈(120)로부터, 예를 들면, PCIe 어댑터 또는 PCIe 어댑터상의 PCIe 기능으로부터, 버스 부착 디바이스(110)로, 예를 들면, PCIe 호스트 브리지(PHB)로 보내진다. 단계(602)에서, 버스 부착 디바이스(110)는 메모리(140)으로부터 인터럽트 신호와 함께 제공되는 인터럽트 타겟 ID에 할당된 IRTE의 사본을 요청한다.　단계(604)에서, 메모리(140)는 상기 요청에 응답하여 IRTE의 제1사본을 보낸다. 제1 사본은, 예를 들어, 논리적 프로세서 ID lCPU뿐만 아니라 타겟 프로세서(130)도 예약되었음을 표시하는, 실행 비트 R = 1인, 실행 표시자를 포함한다. 논리적 프로세서 ID lCPU는 타겟 프로세서(130)를 직접적으로 어드레스 하기 위해 버스 부착 디바이스(110)에 의해 사용된다.　실행 표시자가 타겟 프로세서(130)가 실행 중임을 표시하기 때문에, 단계(606)에서, 버스 부착 디바이스(110)는, 지시된 인터럽트 펜딩 표시자를 인에이블 하고, 예를 들어, dPIA = 1로 세트 하고, 그리고 타겟 프로세서가 추가 인터럽트들을 수신하는 것을 차단하며, 예를 들어 IRTE에서 dIBPIA = 1로 세트 한다. 그 동안 IRTE의 컨텐츠가 변경되지 않았음을, 예를 들어, 타겟 프로세서 (130)가 비활성화되어 있었음을 체크하기 위해서, 상기 임계 시간 창(the critical time window)은, 단계(608)에서, IRTE의 재-판독을 요청함으로써 닫힌다. 단계(610)에서, 메모리 (140)는 상기 요청에 응답하여 IRTE의 제2현재 사본을 보낸다. 이 예에서, 타겟 프로세서(130)는 게스트 운영 체제에 대해서 그동안 비활성화 되었다. 그러므로, 제2 사본은, 예를 들어, 타겟 프로세서(130)가 더 이상 예약되어 있지 않음을 표시하는, 실행 비트 R = 0인, 실행 표시자를 포함한다. 논리적 프로세서 ID lCPU는 IRTE의 제1사본에 의해서 제공된 lCPU와 동일하거나 또는 동일하지 않을 수 있다. 지시된 인터럽트 차단 표시자는 버스 부착 디바이스에 의해서 여전히 인에이블 된다. 실행 표시자 및/또는 lCPU 가 변경되었기 때문에, 방법은, 단계(612)에서, 브로드캐스팅을 사용하여 프로세서들로 인터럽트 요청을 보내는 것을 계속한다.　

[0127]　도 18은 IRT(150)의 메모리 주소 IRT@, 논리 파티션 ID(존) 및 인터럽트 타겟 ID에 할당된 DIBV 내의 오프셋(DIBVO)을 포함하는 예시적인 DTE(146)를 도시한다.　DIBVO는 특정 버스 연결 모듈에 할당된 벡터의 섹션 또는 엔트리의 시작을 식별한다.　인터럽트 신호, 예를 들어 MSI-X 메시지는 버스 연결 모듈에 할당된 벡터의 특정 엔트리를 식별하기 위해 DIBVO에 추가되는 DIBV-Idx를 제공할 수 있다.　더 나아가서, 각 버스 연결 모듈에 대해 유보된 DIBV의 최대 비트 수를 정의하는 지시된 인터럽트 수(NOI)가 제공된다.　DIBV의 추가 세부사항들은 도 19a에 도시되어 있다.　AIBV의 경우에, DTE는 도 19b에 도시된 바와 같이 대응 AIBV 특정 파라미터들을 제공할 수 있다.

[0128]　더 나아가서, 예시적인 IRTE(152)가 도시된다.　IRTE(152)는 논리 파티션 ID(존), 인터럽트 서브클래스 ID(DISC), DISB의 메모리 주소 DISB@, DISB 내의 오프셋 DISBO뿐만 아니라, 타겟 프로세서의 인터럽트ID에 할당된 DIBV의 메모리 주소 DIBV를 포함할 수 있다.

[0129]　도 19a　및 도　19b는 게스트 운영 체제에 인터럽트 신호를 제공하기 위한 예시적인 방법을 도시한다.　단계(704)에서, 예를 들어, PCI 어댑터 상의 가상 기능, 즉, 즉 PCI- Adapter (VF)와 같은, 연결된 모듈(BCM)은 인터럽트 신호를 보낸다.　인터럽트 신호는, 예를 들어, MSI-X 메시지 MSI-X(VF, vCPU, DIBV-IDX)의 형태로 보내질 수 있고, 이는, 가상 기능 VF의 식별자, 인터럽트 타겟 ID(예를 들어, 가상 프로세서 ID vCPU의 형태인), 그리고 지시된 인터럽트 신호 벡터, 예를 들어, 엔트리(예를 들어, 벡터에 의해서 포함된, 비트)를 식별하는, DIBV-Idx를 포함한다. 단계(706)에서, 버스 부착 디바이스(BAD)는, 예를 들면, 또한 PCI 브릿지 유닛(PBU)로 지칭되는, PCI 호스트 브리지(PHB)는, 인터럽트 신호를 수신한다.　

[0130]　단계(708)에서, PBU는 VF에 할당된 디바이스 테이블 (DT)의 엔트리를 판독한다.　메모리의 하드웨어 시스템 영역(HSA)에 저장된 DT의 엔트리들은 테이블의 행들(rows)로서 표시된다.　DT의 엔트리는 인터럽트 테이블(IRT@)의 주소뿐 만 아니라, 지시된 시그널링 비트(S)를 포함할 수 있고, 지시된 시그널링 비트(S)는 지시된　시그널링이 수행되어야 하는지를 표시한다.　PBU는 IRT@를 사용하여 HSA로부터 vCPU에 할당된 IRT의 엔트리를 페치 하는데, IRT의 엔트리는, 실행 비트(R) (vCPU가 실행 중인지를 표시함), 지시된 인터럽트 차단 비트(dIBPIA) (vCPU가 인터럽트들을 수신하는 것으로부터 차단되었는지를 표시함)뿐만 아니라 지시된 인터럽트 펜딩 비트(dIBPIA) (vCPU로 지시된 인터럽트가 펜딩 인지를 표시함)를 포함한다.　단계(700)의 이전 시점에서, 해석 실행 시작 명령(SIE-entry)이 발행되었고, 이는 하이퍼바이저 모드에서 게스트 모드로 타겟 프로세서의 상태 변경을 시작한다. 단계(701)에서, R은 IRTE에서 1로 세트 되며, IRTE는 제공된 타겟 프로세서의 논리적 프로세서 ID(TrgtPU#) 뿐만 아니라 타겟 프로세서에 할당된다. 그런 다음 상기 방법은　단계(702)에서 종료된다.　펌웨어 및 하드웨어에서 TrgtPU#는 처리 유닛의 물리적 ID(l 물리적 PU)라 하고, zOS 및 논리 파티션(LPAR)에서 TrgtPU#는 처리 유닛의 논리적 ID라 한다.

[0131]　단계(710)에서, PBU는 VF로부터의 vCPU에 타겟된 인터럽트 신호가 있다는 것을 표시하기 위해서 MSI-X로부터의 DIBV- Idx를 사용하여 vCPU에 할당된 DIBV 내의 하나의 비트를 세트 한다.　단계(712)에서, PBU는 IRTE가 차단되었는지, 즉 IRTE.dIBIA ==1인지를 체크한다.　IRTE가 vCPU에 할당되었고 따라서 vCPU가 추가 인터럽트들을 수신하는 것으로부터 차단된 경우에, 상기 방법은,　단계(714)에서, 종료된다. IRTE가 차단 해제된 경우에, 상기 방법은, 단계(716)에서 계속되고, 여기서　vCPU가 실행 중인지, 즉 R이 IRTE에서 세트 되었는 지가 PBU에 의해서 체크된다.

[0132]　만일 R이 세트 되었다면, 상기 방법은, 단계(718)에서, 지시된 어드레싱을 실행하는 것을 계속한다. 단계(718)에서, dlBPIA 및 dPIA는 IRTE에서 1로 세트되고, 이는 vCPU가 인터럽트 신호들을 수신하는 것으로부터 현재 차단되어 있고 vCPU로 어드레스된 인터럽트는 펜딩임을 표시한다. 단계(720)에서, IRTE, 보다 정확하게는 IRTE의 R 및/또는 TrgtPU#의 상태가 단계　(718)의　IRTE와 비교하여 변경되었는지가 체크된다. 따라서, IRTE를 두 번 판독하는 더블 페치 방식이 구현되는데, 이는, 판독값들 사이에서 관련된 변경들, 예를 들어, 단계(722)에서 예시된 바와 같은 다른 게스트의 SIE-엔트리로 인한, 변경들이 발생하지 않았음을 보장하기 위해서이다.　

[0133]　단계(722)에서, 다른 게스트에 대한 SIE 엔트리 명령이 타겟 프로세서 상에서 실행된다.　단계(724)에서, 다른 게스트는 이전 게스트의 IRTE를 읽고, 단계(726)에서, R에 대한 원자 리셋 명령을　발행하며, 즉, R = 0으로 세트 하는데, 이는 vCPU가 더 이상 실행되고 있지 않음을 표시한다.　더 나아가서, dPIA는 IRTE로부터 판독된다.　단계(728)에서, dPIA가 세트 되었는 지 (IRTE.dPIA == 1) (이는 vCPU에 대한 인터럽트가 여전히 펜딩임을 표시함)가 체크된다. 만일 펜딩인 인터럽트가 없다면, 상기 방법은 단계(730)에서 종료된다. 만일 인터럽트가 여전히 펜딩 이라면, 단계(732)에서, IRTE의 IRTE.dPIA 뿐만 아니라, 펜딩　인터럽트 표시자 PU.dPIA도 타겟 PU 상에서 리셋 되고 펜딩 인터럽트에 대한 브로드캐스트가 시작된다.　따라서, 단계(720)에서, IRTE의 관련 변경이 결정되는　경우에는, 인터럽트는 브로드캐스트 된다.

[0134]　단계(720)에서, IRTE의 관련 변경이 결정되지 않는　경우에는, 상기 방법은 단계(734)에서 계속된다. 단계(734)에서, 인터럽트 신호 (지시된 PCI-인터럽트 SYSOP)가 지시된 PCU라고 하는, 타겟 PU로 지시된 대로 포워드 된다.　단계(736)에서, 지시된 PU는 지시된 PCI 인터럽트를 수신하고, 단계(738)에서, 지시된 PU상에서 펜딩 인터럽트 표시자 PU.dPIA를 세트 한다. 단계(739)에서, 지시된 PU가 마스크 되었는지, 즉 인터럽트들을 수신하고 실행하는 것이 일반적으로 금지되었는지가 체크된다. 만일　지시된 PU가 마스크 되었다면, 상기 방법은 단계(740)에서 종료된다. 만일 지시된 PU가, 예를 들어, 단계(742)에서　도시된 바와 같은 마스크 해제(unmasking)로 인해, 마스크 해제되어 있다면, 상기 방법은, 단계(744　)에서, 지시된 PU의 펌웨어, 예를 들어 밀리코드(mCode IO-Irpt)에 의해서 인터럽트를 실행하는 것을 계속한다. 단계(746)에서, 인터럽트가 더 이상 펜딩이 아님을 표시하기 위해 PU.dPIA 및 IRTE.dPIA가 리셋 된다.

[0135]　단계(748)에서, 운영 체제 인터럽트 핸들러(OS IO-Irpt)가 호출되어, 단계(710)에서 세트 된 DIBV 비트를, 단계(750)에서, 판독하고 리셋 한다. 단계(752)에서, 타겟 PU, 즉 지시된 PU에 할당된 DIBV의 모든 DIBV 비트들에 대하여 루프 된다(looped).　 따라서, 타겟PU에 대한 모든 인터럽트들이 연속적으로(successively) 처리될 수 있다. 모든　DIBV 비트들이 처리된 경우에, 타겟 PU는, 단계(754)에서,　IRTE.dIBPIA 를 리셋 함으로써 차단 해제 된다. 더 나아가서, DIBV는 재-판독되는데, 이는 단계(756)에서, 그 동안 다른 DIBV 비트가 세트 되었는 지를 결정하기 위함이다. 만일 세트 되었다면, 각각의 인터럽트는 처리되고, 그렇지 않으면 상기 방법은 단계(758)에서 종료된다.　

[0136]　만일 단계(716)에서의 체크 결과가 R이 세트 되지 않았다고 한다면, 상기 방법은 단계(760)에서 폴백으로서 브로드캐스트를 실행하는 것을 계속한다.　단계(760)에서, 지시된 인터럽트 요약 표시자가 인에이블 되고, 예를 들어, 지시된 인터럽트 요약 벡터에서 하나의 비트가 세트 된다.　인터럽트 요약 벡터의 각 비트는 CPU에 할당된 것이고, 이는 각 CPU에 의해서 처리될 인터럽트가 있는지를 표시한다.　단계(764)에서, 인터럽트가 브로드캐스트 되고(SIGI.enq.IBPIA), 단계(766)에서 임의의 PU에 의해 수신된다. 단계(768)에서, 차단 비트가 각 PU에 대해 IBPIA에서 세트 되는데, 이는 PU가 인터럽트들을 수신하는 것으로부터 현재 차단되었음을 표시한다. 단계(770)에서, 차단 비트를 세트 함으로써 IBPIA가 변경되었는지가, 즉 IBPIA 0 → 1인지가 체크된다. 만일 IBPIA가 변경되지 않았다면, 즉 이미 차단되었다면, 상기 방법은 단계(772)에서 종료된다. 만일　IBPIA가 변경되었다면, 단계(774)에서, 펜딩 비트가 각 PU에　대해 PIA에서 세트 된다.　단계(776)에서, PU가 마스크 되었는지, 즉 인터럽트들을 수신하고 실행하는 것으로부터 일반적으로 금지되었는지가 체크된다.　만일 PU가 마스크 되었다면, 상기 방법은 단계(778)에서 종료된다. 만일 PU가 마스크 해제되었다면(unmasked), 예를 들어, 단계(780)에서　도시된 바와 같이 마스크 해제로 인해, 마스크 해제되었다면, 상기 방법은, 단계(782)에서, PU의 펌웨어, 예를 들어 밀리코드(mCode IO-Irpt)에, 의해 인터럽트를 실행하는 것을 계속한다. 단계(784)에서, PIA의 펜딩 비트가 리셋 되고, 이는 인터럽트가 더 이상 펜딩이 아님을 표시한다.　

[0137]　단계(786)에서, 운영 체제 인터럽트 핸들러(OS IO-Irpt)가 호출되어, 단계(760)에서 세트 된 DISB 비트를, 단계(788)에서, 판독하고 리셋 한다. 단계들(790 및 792)에서, 인터럽트가 처리되었음을 대응 지시된 PU에 신호한다(signaled). 단계(794)에서, DISB 어레이의 모든 DISB 비트들에 대하여 루프 되고(looped), 다른PU.DISB에 할당된 각 비트는 브로드캐스팅에 의해서 처리될 모든 인터럽트들을 요약한다. 인터럽트들은 그들이 타겟되는 PU에 따라 정렬된다. 따라서, 브로드캐스팅에 의해서 처리될 모든 인터럽트들은 PU에 의해서 연속적으로(successively) 처리될 수 있다. 모든　DISB 비트들이 처리된 경우에, PU는, 단계(796)에서,　IBPIA를 리셋 함으로써 차단 해제된다. 더 나아가서, DISB는 재-판독되는데, 이는 단계(798)에서, 그 동안 다른 DISB 비트가 세트 되었는 지를 결정하기 위함이다. 만일 세트 되었다면, 각각의 인터럽트는 처리되고, 그렇지 않으면 상기 방법은 단계(799)에서 종료된다.　

[0138]　게스트 운영 체제는, 예를 들어, 페이지 가능 스토리지 모드 게스트를 사용하여 구현될 수 있다.　페이지 가능 게스트, 예를 들어 z/Architecture®에서 페이지 가능 게스트는, 해석(interpretation)의 레벨 2에서, 해석 실행 시작(Start Interpretive Execution:SIE) 명령을 통해 해석적으로 실행될 수 있다.　예를 들어, 논리적 파티션(LPAR) 하이퍼바이저는 SIE 명령을 실행하여 물리적, 고정 메모리에서 논리적 파티션을 시작한다.　해당 논리 파티션의 운영 체제(예: z/VM®)는 가상 스토리지에서 게스트(가상) 머신을 실행하기 위해 SIE 명령을 발행할 수 있다.　따라서 LPAR 하이퍼바이저는 레벨-1 SIE를 사용할 수 있고 z/VM® 하이퍼바이저는 레벨-2 SIE를 사용할 수 있다.

[0139] 실시 예들에 따라, 컴퓨터 시스템은 인터내셔널 비즈니스 머신즈 코포레이션에 의해 공급되는 System z® 서버이다. System z®는 인터내셔널 비즈니스 머신즈 코포레이션에 의해 공급되는 z/Architecture®에 기초한다. z/Architecture®에 관한 상세한 사항들은 2017년 8월 25일 발표된 IBM®　공보 No. SA22-7832-11, " z/Architecture 연산 원리들"에 기술되어 있고, 이는 전체로서 이 명세서에 참조로 포함된다. IBM® System z® 및 z/Architecture®는 미국, 뉴욕주 아몽크에 소재하는 인터내셔널 비즈니스 머신즈 코포레이션의 등록 상표들이다. 여기서 사용된 기타 이름들도 인터내셔널 비즈니스 머신즈 코포레이션 또는 다른 회사들의 등록 상표들, 상표들, 또는 제품명들일 수 있다

[0140] 실시 예들에 따라, 다른 아키텍처들의 컴퓨터 시스템들이 본 발명의 하나 또는 그 이상의 실시 예들을 구현하고 사용할 수 있다. 예들로서, 인터내셔널 비즈니스 머신즈 코포레이션에 의해 공급되는 Power Systems 서버들 또는 다른 서버들과 같은, System z®서버들이 아닌 서버들, 또는 다른 회사들의 서버들도 본 발명의 하나 또는 그 이상의 실시 예들을 구현하고, 사용하고, 및/또는 본 발명의 하나 또는 그 이상의 실시 예들로부터 혜택을 볼 수 있다. 또한, 여기서 설명한 예에서, 버스 연결 모듈들(the bus connected modules) 및 버스 부착 디바이스(bus attachment device)는 서버의 일부로 고려되었지만, 다른 실시 예들에서, 그들은 반드시 서버의 일부로 고려될 필요는 없고, 다만 컴퓨터 시스템의 시스템 메모리 및/또는 다른 컴포넌트들에 결합되어 있는 것으로서 고려될 수 있다. 상기 컴퓨터 시스템은 서버일 필요는 없다. 또한, 버스 연결된 모듈들은 PCIe일 수 있지만, 본 발명의 하나 또는 그 이상의 실시 예들은 다른 버스 연결된 모듈들과 함께 사용될 수 있다. PCIe 어댑터 및 PCIe기능들은 단지 예일뿐이다. 또한, 본 발명의 하나 또는 그 이상의 실시 예들은 PCI MSI 및 PCI MSI-X가 아닌 인터럽트 방식들(interrupt schemes)에도 적용될 수 있다. 또한 여기서는 비트들이 세트 되는 예들이 기술되었지만, 다른 실시 예들에서는, 바이트 또는 다른 유형의 표시자들(indicators)이 세트 될 수 있다. 더욱이, DTA 및 다른 구조들이 다소, 또는 다른 정보를 포함할 수 있다.

[0141] 또한, 다른 유형의 컴퓨팅 환경들도 유익을 얻을 수 있고 사용될 수 있다. 예로서, 프로그램 코드를 저장 및/또는 실행하기에 적합한 데이터 처리 시스템이 사용될 수 있으며, 이 시스템은 시스템 버스를 통해서 메모리 엘리먼트들에 직접적으로 또는 간접적으로 결합된 적어도 두 개의 프로세서를 포함한다. 상기 메모리 엘리먼트들은, 예를 들어 프로그램 코드의 실제 실행 동안 사용되는 로컬 메모리, 대용량 스토리지(bulk storage), 및 코드가 실행 동안에 대용량 스토리지로부터 검색되어야 하는 횟수를 줄이기 위해 적어도 일부 프로그램 코드의 임시 스토리지(temporary storage)를 제공하는 캐시 메모리를 포함한다.

[0142] 입력/출력 또는 I/O 디바이스들(키보드, 디스플레이, 포인팅 디바이스, DASD, 테이프, CD들, DVD들, 썸 드라이브들 및 기타 메모리 매체 등을 포함하나 이에 한정되지는 않음)은 직접 또는 중개(intervening) I/O 제어기들을 통해서 시스템에 결합될 수 있다. 네트워크 어댑터 또한 상기 시스템에 결합되어 데이터 처리 시스템이 중개하는 사설 또는 공공 네트워크를 통해서 기타 데이터 처리 시스템 또는 원격 포인터 또는 저장 장치에 결합되는 것을 가능하게 한다. 모뎀들, 케이블 모뎀들, 및 이더넷 카드들은 이용 가능한 유형의 네트워크 어댑터들의 단지 일부 예이다.

[0143] 도 20을 참조하면, 하나 또는 그 이상의 특징들을 구현하기 위한 호스트 컴퓨터 시스템(800)의 대표적인 컴포넌트들이 도시된다. 대표적인 호스트 컴퓨터(800)는 컴퓨터 메모리(802)와 통신하는 하나 또는 그 이상의 프로세서들, 예를 들어, CPU들(801)을 포함하고, 또한 스토리지 매체 디바이스들(811)로 그리고 다른 컴퓨터들 또는 SAN들 등과 통신하기 위한 네트워크들(810)로 가는 I/O 인터페이스들을 포함한다. CPU들(801)는 아키텍처화된 명령 세트((architected instruction set)와 아키텍처화된 기능(architected functionality)을 갖는 아키텍처에 부합한다. CPU들(801)는 프로그램 주소들(가상 주소들)을 메모리의 실제 주소들로 변환하기 위한 동적 주소 변환(DAT)(803)을 가질 수 있다. DAT는 통상적으로 컴퓨터 메모리(802)의 블록에 나중에 액세스할 때 주소 변환의 지연이 필요 없도록 변환들을 캐시하기 위한 변환 색인 버퍼(TLB, translation lookaside buffer)(807)를 포함한다. 캐시(809)는 컴퓨터 메모리(802)와 프로세서(801) 사이에서 사용된다. 캐시(809)는 하나 또는 그 이상의 CPU가 이용 가능한 큰 캐시(large cache)와 그 큰 캐시와 각 CPU 사이에 있는 더 작고 더 빠른 (더 하위 레벨) 캐시들을 갖는 계층형(hierarchical)일 수 있다. 어떤 구현들에서는, 더 하위 레벨(lower level) 캐시들은 명령 페치와 데이터 액세스를 위한 별개의(separate) 하위 레벨 캐시들을 제공하기 위해 분할된다. 한 실시 예에서, 한 명령이 명령 페치 유닛(804)에 의해 캐시(809)를 통해서 메모리(802)로부터 페치된다. 명령은 명령 디코드 유닛(instruction decode unit)(806)에서 디코드되고 (어떤 실시 예들에서는 다른 명령들과 함께) 명령 실행 유닛 또는 유닛들(808)로 디스패치된다(dispatched). 몇 가지의 실행 유닛들(808)이 채용되며, 예를 들면 산술 실행 유닛(arithmetic execution unit), 부동 소수점 실행 유닛(floating point execution unit) 및 분기 명령 실행 유닛(branch instruction execution unit)이 있다. 명령은 실행 유닛에 의해 실행되고, 명령이 명시한 레지스터들 또는 메모리로부터 필요한 만큼 오퍼랜드들에 액세스한다. 만일 오퍼랜드가 메모리(802)로부터 액세스(로드 또는 저장)되면, 로드/저장 유닛(load/store unit)(805)이 통상적으로 실행되는 명령의 제어에 따라 액세스를 처리한다. 명령들은 하드웨어 회로들에서 또는 내부 마이크로코드(펌웨어)에서 또는 이 둘의 조합에 의해서 실행될 수 있다.

[0143] 컴퓨터 시스템은 로컬 (또는 메인) 스토리지에 정보를 포함하고, 또한 주소지정(addressing), 보호(protection), 그리고 참조 및 변경 기록(reference and change recording)을 포함한다. 주소지정의 몇 가지 예로는 주소의 형식(format of addresses), 주소 공간의 개념(concept of address spaces), 주소의 여러 유형(various types of addresses), 및 한 유형의 주소가 또 다른 유형의 주소로 변환되는 방식(manner)이 있다. 메인 스토리지의 일부는 영구적으로 할당된 스토리지 위치들을 포함한다. 메인 스토리지는 시스템에 데이터의 직접 주소지정 가능한 고속 액세스 스토리지(fast-access storage)를 제공한다. 데이터와 프로그램들은 모두 (입력 디바이스들로부터) 메인 스토리지로 로드된 후에 처리될 수 있다.

[0145] 메인 스토리지는 때때로 캐시라고 불리는 하나 또는 그 이상의 더 작고 더 고속의 액세스 버퍼 스토리지들을 포함한다. 캐시는 통상적으로 CPU 또는 I/O 프로세서와 물리적으로 연관된다. 구별되는(distinct) 스토리지 매체의 물리적 구축과 사용의 영향들은, 수행을 제외하고는, 일반적으로 프로그램에 의해 관찰되지 않는다.

[0146] 명령들 용과 데이터 오퍼랜드들 용으로 별개 캐시들이 유지될 수 있다. 캐시 내의 정보는 캐시 블록(cache block) 또는 캐시 라인(또는 줄여서 라인)이라 불리는 인테그럴 범위(integral boundary)상의 인접 바이트들에 보존된다. 어떤 모델은 캐시 라인의 사이즈를 바이트로 회신하는 EXTRACT CACHE ATTRIBUTE 명령을 제공할 수 있다. 어떤 모델은 또한 스토리지를 데이터 또는 명령 캐시로의 프리페치(prefetch) 또는 캐시로부터 데이터의 해제를 실현하는 PREFETCH DATA 명령과 PREFETCH DATA RELATIVE LONG 명령을 제공할 수 있다.

[0147] 스토리지는 비트들의 긴 수평의 열(a long horizontal string of bits)로 보인다. 대부분의 연산들에 있어서, 스토리지에 대한 액세스는 좌측-에서-우측(left-to-right) 순으로 진행된다. 비트들의 문자열(string)은 8비트의 유닛들로 세분된다. 8-비트 단위를 바이트(byte)라 부르고, 이것은 모든 정보 포맷들의 기본적인 빌딩 블록(building block)이다. 스토리지에서 각 바이트 위치는 음이 아닌 고유한 정수로 식별되고, 이것은 그 바이트 위치의 주소, 또는, 간단히 말해서 바이트 주소(byte address)이다. 인접 바이트 위치들은 좌측의 0부터 시작해서 좌측-에서-우측 순으로 진행되는 연속되는 주소들이다. 주소들은 부호 없는 2진 정수들이며 24, 31, 또는 64비트이다.

[0148] 정보는 스토리지와 CPU 또는 채널 서브시스템 사이에서, 1 바이트 또는 바이트들의 그룹으로, 한 번에 전송된다. 다르게 명시되지 않으면, 예를 들어, z/Architecture®에서 스토리지 내 바이트들의 그룹은 그 그룹의 제일 좌측 바이트에 의해 어드레스 된다. 그룹 내 바이트의 수는 수행될 연산에 의해 암시되거나 분명하게 명시된다. CPU 연산에서 사용될 때, 바이트들의 그룹은 필드(field)라 불린다. 각 바이트들의 그룹 내에서, 예를 들어, z/Architecture®에서, 비트들은 좌측-에서-우측 순으로 번호가 붙는다. z/Architecture®에서, 제일 좌측 비트들은 때때로 "상위(high-order)" 비트들로 불리고 제일 우측 비트들은 "하위(low-order)" 비트들로 불린다. 그러나 비트 번호는 스토리지 주소가 아니다. 바이트만 주소지정될 수 있다. 스토리지 내 한 바이트의 개별 비트들에서 연산하기 위해서는, 전체 바이트가 액세스된다. 한 바이트 내 비트들은 (예를 들어, z/Architecture에서) 0에서 7까지, 좌측에서 우측으로 번호가 붙는다. 한 주소 내 비트들은 24-비트 주소에서는 8~31 또는 40~63으로, 또는 31-비트 주소에서는 1~31 또는 33~63으로 번호가 붙을 수 있고; 64-비트 주소에서는 0~63으로 번호가 붙는다. 다른 고정-길이 포맷의 다수 바이트들 내에서, 그 포맷을 이루는 비트들은 0부터 시작해서 연속적으로 번호가 붙는다. 에러 검출의 목적을 위해서, 그리고 바람직하게는 교정을 위해서, 하나 또는 그 이상의 검사용 비트들이 각 바이트와 또는 바이트들의 그룹과 함께 전송된다. 이러한 검사용 비트들은 머신에 의해 자동적으로 생성되며 프로그램에 의해 직접적으로 제어될 수 없다. 스토리지 용량은 바이트 수로 표시된다. 스토리지-오퍼랜드 필드의 길이가 명령의 연산 코드에 의해 암시될 때, 그 필드는 고정 길이(fixed length)를 가졌다고 말하며, 그 길이는 1, 2, 4, 8, 또는 16 바이트일 수 있다. 어떤 명령들에는 더 큰 필드들이 암시될 수 있다. 스토리지-오퍼랜드 필드의 길이가 암시되지 않고 분명하게 언급될 때, 그 필드는 가변 길이(variable length)를 가졌다고 말한다. 가변-길이 오퍼랜드는 길이가 1 바이트의 증분들 만큼씩 (또는 어떤 명령들에서는, 2 바이트의 배수로 또는 다른 배수들로) 변할 수 있다. 정보가 스토리지에 배치될 때, 비록 스토리지에 대한 물리적 경로의 폭이 저장되는 필드의 길이보다 더 클 수 있을지라도, 단지 그 지정된 필드에 포함된 그 바이트 위치들의 내용들만 대체된다.

[0149] 정보의 일정 유닛들(units)은 스토리지에서 인테그럴 경계(integral boundary) 상에 있어야 한다. 경계(boundary)는 그 스토리지 주소가 그 유닛의 길이의 바이트 배수일 때 정보의 유닛에 대해서 인테그럴(integral)하다고 불린다. 인테그럴 경계 상의 2, 4, 8, 및 16 바이트의 필드들에는 특별한 명칭들이 주어진다. 하프워드(halfword)는 2-바이트 경계 상의 2개의 연속 바이트들의 그룹이고 명령들의 기본 빌딩 블록이다. 워드(word)는 4-바이트 경계 상의 4개의 연속 바이트들의 그룹이다. 더블워드(doubleword)는 8-바이트 경계 상의 8개의 연속 바이트들의 그룹이다. 쿼드워드(quadword)는 16-바이트 경계 상의 16개의 연속 바이트들의 그룹이다. 스토리지 주소들이 하프워드, 워드, 더블워드, 및 쿼드워드를 지정할 때, 그 주소의 2진 표시는 1개, 2개, 3개, 또는 4개의 제일 우측 제로(zero) 비트들을 각각 포함한다. 명령들은 2-바이트 인테그럴 경계들 상에 있어야 한다. 대부분의 명령들의 스토리지 오퍼랜드들은 경계-정렬(boundary-alignment) 요건들을 갖지 않는다.

[0150] 명령들과 데이터 오퍼랜드들에 대한 별개의 캐시들을 구현하는 디바이스들 상에서, 만일 프로그램이 어떤 캐시 라인에 저장되고 그 캐시 라인으로부터 명령들이 후속적으로 페치 되면, 그 저장이 후속적으로 페치 되는 명령들을 변경하는지 여부와 상관없이, 상당한 지연을 겪게 될 것이다.

[0151] 한 실시 예에서, 본 발명은 소프트웨어로 실시될 수 있다(이 소프트웨어는 때때로 라이선스 된 내부 코드, 펌웨어, 마이크로-코드, 밀리-코드, 피코-코드 등으로 불리며, 이들 중 어떤 것이든 본 발명의 하나 또는 그 이상의 특징들에 부합할 것이다). 도 20을 참조하면, 하나 또는 그 이상의 특징들을 구현하는 소프트웨어 프로그램 코드는 CD-ROM 드라이브, 테이프 드라이브 또는 하드 드라이브와 같은 장기 스토리지(long-term storage) 매체 디바이스들(811)로부터 호스트 시스템(800)의 프로세서(801)에 의해 액세스된다. 소프트웨어 프로그램 코드는 디스켓, 하드 드라이브, 또는 CD-ROM과 같은 데이터 처리 시스템에 사용할 용도로 알려진 여러 가지 매체들 중 어느 하나에 구현될 수 있다. 코드는 그러한 매체상에 배포되거나, 또는 한 컴퓨터 시스템의 컴퓨터 메모리(802) 또는 스토리지의 사용자들로부터 네트워크(810)를 통해서 다른 컴퓨터 시스템들에, 그러한 다른 시스템들의 사용자에 의해 사용될 용도로 배포될 수 있다.

[0152] 소프트웨어 프로그램 코드는 여러 가지 컴퓨터 컴포넌트들의 기능과 상호작용(interaction) 및 하나 또는 그 이상의 애플리케이션 프로그램들을 제어하는 운영체제를 포함한다. 프로그램 코드는 보통으로 스토리지 매체 디바이스(811)로부터 상대적으로 더 고속의 컴퓨터 스토리지(802)―이것은 프로세서(801)에 의한 처리에 이용 가능함―로 페이지 된다. 메모리 내 소프트웨어 프로그램 코드를 물리적 매체상에 구현하는 기술과 방법, 및/또는 네트워크들을 통해서 소프트웨어 코드를 배포하는 기술과 방법은 잘 알려져 있으며 여기에서는 더 논의하지 않을 것이다. 프로그램 코드는, 유형의 매체(전자 메모리 모듈들(RAM), 플래시 메모리, 컴팩트 디스크들(CDs), DVD들, 자기 테이프 등을 포함하나, 이러한 것들로 한정되지 않음)상에 생성되고 저장될 때, 흔히 "컴퓨터 프로그램 제품"으로 불린다. 컴퓨터 프로그램 제품 매체는 통상적으로 처리 회로에 의해 판독 가능하며, 컴퓨터 시스템에서 처리 회로에 의해 실행하기 위해 판독 가능한 것이 바람직하다.

[0153] 도 21는 하나 또는 그 이상의 특징들이 실시될 수 있는 대표적인 워크스테이션 또는 서버 하드웨어 시스템을 예시한다. 도 21의 시스템(820)은 선택적인 주변 디바이스들을 포함하여, 개인용 컴퓨터, 워크스테이션 또는 서버 같은 대표적인 베이스 컴퓨터 시스템(821)을 포함한다. 베이스 컴퓨터 시스템(821)은 하나 또는 그 이상의 프로세서들(826)과 버스를 포함하며, 버스는 알려진 기술들에 따라 프로세서(들)(826)와 시스템(821)의 다른 컴포넌트들 사이를 연결하여 통신을 가능하게 하기 위해 채용되는 것이다. 버스는 프로세서(826)를 메모리(825)와 장기 스토리지(827)에 연결하며 장기 스토리지는, 예를 들어, 하드 드라이브(예를 들어, 자기 매체, CD, DVD 및 플래시 메모리를 포함함) 또는 테이프 드라이브를 포함할 수 있다. 시스템(821)은 또한 사용자 인터페이스 어댑터를 포함할 수 있으며, 이 사용자 인터페이스 어댑터는 마이크로프로세서(826)를 버스를 통해서 키보드(824), 마우스(823), 프린터/스캐너(830) 및/또는 기타 인터페이스 디바이스들과 같은 하나 또는 그 이상의 인터페이스 디바이스들에 연결하며, 상기 기타 인터페이스 디바이스들은 터치 감응식 스크린(touch sensitive screen), 디지털 입력 패드(digitized entry pad) 등과 같은 사용자 인터페이스 디바이스일 수 있다. 버스는 또한 LCD 스크린 또는 모니터와 같은 디스플레이 디바이스(822)를 디스플레이 어댑터를 통해서 마이크로프로세서(826)에 연결한다.

[0154] 시스템(821)은 네트워크(829)와 통신(828)이 가능한 네트워크 어댑터를 경유하여 다른 컴퓨터들 또는 컴퓨터들의 네트워크들과 통신할 수 있다. 네트워크 어댑터들의 예로는 통신 채널(communications channels), 토큰 링(token ring), 이더넷(Ethernet) 또는 모뎀(modems)이 있다. 이와는 달리, 시스템(821)은 CDPD(cellular digital packet data) 카드 같은 무선 인터페이스를 사용하여 통신할 수 있다. 시스템(821)은 근거리 통신망(LAN) 또는 광역 통신망(WAN)에서 다른 컴퓨터들과 연관될 수 있고, 또는 시스템(821)은 또 다른 컴퓨터와 클라이언트/서버 배열방식(arrangement)에서 클라이언트가 될 수 있다.

[0155] 도 22는 하나 또는 그 이상의 특징들이 실시될 수 있는 데이터 처리 네트워크(840)를 예시한다. 데이터 처리 네트워크(840)는 무선 네트워크와 유선 네트워크 같은 복수의 개별 네트워크들을 포함할 수 있으며, 이들의 각각은 복수의 개별 워크스테이션들(841, 842, 843, 844)을 포함할 수 있다. 또한, 이 기술분야에서 통상의 지식을 가진 자들은 인식할 수 있는 바와 같이, 하나 또는 그 이상의 LAN들이 포함될 수 있으며, 여기에서 LAN은 호스트 프로세서에 결합된 복수의 지능형(intelligent) 워크스테이션들을 포함할 수 있다.

[0156] 계속해서 도 22를 참조하면, 네트워크들은 또한 게이트웨이 컴퓨터 (클라이언트 서버 846) 또는 애플리케이션 서버(데이터 저장소를 액세스할 수 있고 또한 워크스테이션 845로부터 직접 액세스될 수 있는 원격 서버 848)와 같은 메인프레임 컴퓨터들 또는 서버들을 포함할 수 있다. 게이트웨이 컴퓨터(846)는 각 개별 네트워크로의 진입점(a point of entry) 역할을 한다. 게이트웨이는 하나의 네트워킹 프로토콜을 또 하나의 네트워킹 프로토콜에 연결할 때 필요하다. 게이트웨이(846)는 바람직하게는 통신 링크를 통해 또 하나의 네트워크(예를 들면 인터넷 847)에 결합될 수 있다. 게이트웨이(846)는 또한 통신 링크를 사용하여 하나 또는 그 이상의 워크스테이션들(841, 842, 843, 844)에 직접 결합될 수 있다. 게이트웨이 컴퓨터는 인터내셔널 비지네스 머신즈 코포레이션에서 입수 가능한 IBM eServer^TM System z® 서버를 활용하여 구현될 수 있다.

[0157] 도 21과 도 22를 동시에 참조하면, 본 발명의 하나 또는 그 이상의 특징들을 구현할 수 있는 소프트웨어 프로그래밍 코드가 시스템(820)의 프로세서(826)에 의해 CD-ROM 드라이브 또는 하드 드라이브와 같은 장기 스토리지 매체(827)로부터 액세스될 수 있다. 소프트웨어 프로그래밍 코드는 디스켓, 하드 드라이브, 또는 CD-ROM과 같은 데이터 처리 시스템과 함께 사용할 용도로 알려진 여러 가지 매체들 중 어느 하나에 구현될 수 있다. 코드는 그러한 매체상에 배포되거나, 또는 한 컴퓨터 시스템의 메모리 또는 스토리지의 사용자들(850, 851)로부터 네트워크를 통해서 다른 컴퓨터 시스템들에, 그러한 다른 시스템들의 사용자에 의해 사용될 용도로 배포될 수 있다.

[0158] 이와는 달리, 프로그래밍 코드는 메모리(825)에 구현되고, 프로세서 버스를 사용하여 프로세서(826)에 의해 액세스될 수 있다. 이러한 프로그래밍 코드는 여러 가지 컴퓨터 컴포넌트들의 기능과 상호작용 및 하나 또는 그 이상의 애플리케이션 프로그램들(832)을 제어하는 운영체제를 포함한다. 프로그램 코드는 보통으로 스토리지 매체(827)로부터 고속의 메모리(825)―이것은 프로세서(826)에 의한 처리에 이용 가능함―로 페이지 된다. 잘 알려져 있는, 메모리 내 소프트웨어 프로그래밍 코드를 물리적 매체상에 구현하는 기술과 방법, 및/또는 네트워크들을 통해서 소프트웨어 코드를 배포하는 기술과 방법이 사용될 수 있다.

[0159] 프로세서가 가장 쉽게 이용 가능한 캐시(보통으로 프로세서의 다른 캐시들보다 더 빠르고 더 작음)는 가장 낮은 (L1 또는 레벨 1) 캐시이고 메인 저장소(메인 메모리)는 가장 높은 레벨의 캐시(만일 3개의 레벨이 있다면 L3)이다. 가장 낮은 레벨의 캐시는 흔히 실행될 기계어 명령들을 보유하는 명령 캐시(I-캐시)와 데이터 오퍼랜드들을 보유하는 데이터 캐시(D-캐시)로 나뉜다.

[0160] 도 23을 참조하면, 예시적인 프로세서 실시 예가 프로세서(826)에 대해 도시된다. 프로세서 성능을 향상시키기 위해서 메모리 블록들을 버퍼하기 위해 통상적으로 하나 또는 그 이상의 캐시(853) 레벨들이 채용된다. 캐시(853)는 사용될 가능성이 있는 메모리 데이터의 캐시 라인들을 보유하는 고속 버퍼이다. 통상적인 캐시 라인들은 64, 128 또는 256 바이트의 메모리 데이터이다. 별개의 캐시들은 흔히 데이터를 캐시하기 위해서보다는 명령들을 캐시하기 위해 채용된다. 이 기술분야에서 잘 알려진 "스누프(snoop)" 알고리즘들에 의해 캐시 일관성(cache coherence)(메모리 내 라인들의 사본들과 캐시들의 동기화(synchronization))이 종종 제공된다. 프로세서 시스템의 메인 메모리 스토리지(825)는 종종 캐시로 불린다. 4개 레벨의 캐시(853)를 가진 프로세서 시스템에서, 메인 스토리지(825)는 때로 레벨 5(L5) 캐시로 불리는데, 왜냐하면 그것은 통상적으로 더 빠르며 컴퓨터 시스템이 이용 가능한 비휘발성 스토리지 (DASD, 테이프 등)의 일부분만을 보유하기 때문이다. 메인 스토리지(825)는 운영체제에 의해 메인 스토리지(825)의 안팎으로(in and out of) 페이지 되는 데이터의 페이지들을 "캐시"한다.

[0161] 프로그램 카운터(명령 카운터)(861)는 실행될 현재 명령의 주소를 추적한다. z/Architecture® 프로세서 내 프로그램 카운터는 64비트이고 이전의 주소지정 한계(addressing limits)를 지원하기 위해 31비트 또는 24비트로 잘려질 수 있다. 프로그램 카운터는 통상적으로 컴퓨터의 PSW(프로그램 상태 워드)에 구현되어, 그것이 컨텍스트 전환(context switching) 동안 지속되도록 한다. 그리하여, 프로그램 카운터 값을 갖는 진행중인 프로그램은, 예를 들어, 운영체제에 의해 인터럽트될 수 있다(프로그램 환경에서 운영체제 환경으로 컨텍스트 전환). 프로그램이 활성이 아닐 때, 프로그램의 PSW는 프로그램 카운터 값을 유지하고, 운영체제가 실행 중일 때 운영체제의 (PSW 내) 프로그램 카운터가 사용된다. 통상적으로, 프로그램 카운터는 현재 명령의 바이트 수와 동일한 양으로 증분된다. 감소된 명령 세트 컴퓨팅(Reduced Instruction Set Computing, RISC) 명령들은 통상적으로 고정 길이이고, 한편 콤플렉스 명령 세트 컴퓨팅(Complex Instruction Set Computing, CISC) 명령들은 통상적으로 가변 길이이다. IBM z/Architecture®의 명령들은 2, 4 또는 6 바이트의 길이를 갖는 CISC 명령들이다. 프로그램 카운터(861)는, 예를 들어, 분기 명령의 분기 채택 연산(branch taken operation) 또는 컨텍스트 전환 연산에 의해 변경된다. 컨텍스트 전환 연산에서, 현재의 프로그램 카운터 값은 실행되고 있는 프로그램에 관한 상태 정보(예를 들어, 조건 코드들과 같은 것)와 함께 프로그램 상태 워드에 세이브되고(saved), 실행될 새로운 프로그램 모듈의 명령을 가리키는 새로운 프로그램 카운터 값이 로드 된다. 프로그램 카운터(861) 내에 분기 명령의 결과를 로딩함으로써 프로그램이 결정을 내리거나 그 프로그램 내에서 루프를 돌도록 허용하기 위해, 분기 채택 연산(branch taken operation)이 수행된다.

[0162] 프로세서(826)를 대신하여 명령들을 페치 하기 위해 명령 페치 유닛(855)이 채용된다. 페치 유닛은 "다음 순차의 명령들"이나, 분기 채택 명령들의 타겟 명령들, 또는 컨텍스트 전환에 뒤 이은 프로그램의 첫 번째 명령들을 페치 한다. 현대 명령(Modern Instruction) 페치 유닛은 프리페치 된(prefetched) 명령들이 사용될 수 있는 가능성에 기초하여 추론적으로 명령들을 프리페치 하는 프리페치 기술들을 종종 채용한다. 예를 들어, 페치 유닛은 16 바이트의 명령―이는 그 다음 순차 명령 및 그 이후 순차 명령들의 추가 바이트들을 포함함―을 페치할 수 있다.

[0163] 그런 다음, 페치 된 명령들이 프로세서(826)에 의해 실행된다. 한 실시 예에서, 페치 된 명령(들)은 페치 유닛의 디스패치 유닛(856)으로 보내진다. 디스패치 유닛이 그 명령(들)을 디코드 하고, 디코드 된 명령(들)에 관한 정보를 적절한 유닛들(857, 858, 860)로 전달한다. 실행 유닛(857)이 명령 페치 유닛(855)으로부터 디코드 된 산술 명령들(arithmetic instructions)에 관한 정보를 수신할 것이고, 그 명령의 오피코드(opcode)에 따라 오퍼랜드들에 대한 산술 연산들(arithmetic operations)을 수행할 것이다. 오퍼랜드들이 바람직하게는, 메모리(825), 아키텍처 된 레지스터들(859)로부터 또는 실행되고 있는 명령의 즉시 필드(immediate field)로부터 실행 유닛(857)에 제공된다. 저장될 때, 실행의 결과들이 메모리(825)나, 레지스터들(859)에 또는 다른 머신 하드웨어(예를 들어, 제어 레지스터들, PSW 레지스터들 및 그와 유사한 것)에 저장된다.

[0164] 프로세서(826)는 명령의 기능을 실행하기 위한 하나 또는 그 이상의 유닛들(857, 858, 860)을 갖는다. 도 24a를 참조하면, 실행 유닛(857)은 인터페이싱 로직(871)을 거쳐서 아키텍처화 된 범용 레지스터들(859), 디코드/디스패치 유닛(856), 로드 저장 유닛(860), 및 기타(865) 프로세서 유닛들과 통신할 수 있다. 실행 유닛(857)은, 산술 논리 유닛(arithmetic logic unit, ALU)(866)이 연산할 정보를 보유하기 위해 몇몇의 레지스터 회로들(867, 868, 869)을 채용할 수 있다. ALU는 논리곱(AND), 논리합(OR) 및 배타논리합(XOR), 로테이트(rotate) 및 시프트(shift)와 같은 논리 함수뿐만 아니라 더하기, 빼기, 곱하기 및 나누기와 같은 산술 연산들도 수행한다. 바람직하게는, ALU는 설계에 종속적인 특수 연산들을 지원한다. 다른 회로들은, 예를 들어, 조건 코드들 및 복구 지원 로직을 포함하는 다른 아키텍처된 퍼실리티들(872)을 제공할 수 있다. 통상적으로, ALU 동작의 결과는 출력 레지스터 회로(870)에 보유(hold)되고, 이 출력 레지스터 회로(870)는 여러 가지 다른 처리 기능들에 그 결과를 전달할 수 있다. 프로세서 유닛들의 배열방식(arrangements)은 다양하며, 본 설명은 본 발명의 한 실시 예에 관한 대표적인 이해를 제공하려는 의도일 뿐이다.

[0165] 예를 들어, ADD 명령은 산술 및 논리 기능을 갖는 실행 유닛(857)에서 실행될 것이고, 한편 예를 들어 부동 소수점 명령은 특수한 부동 소수점 능력을 갖는 부동 소수점 실행에서 실행될 것이다. 바람직하게는, 실행 유닛은 오퍼랜드들에 관한 오피코드 정의 함수(opcode defined function)를 수행함으로써 명령에 의해 식별된 오퍼랜드들에 관해 연산한다. 예를 들어, ADD 명령은 그 명령의 레지스터 필드들에 의해 식별되는 두 개의 레지스터들 (859)에서 발견되는 오퍼랜드들에 관해 실행 유닛(857)에 의해 실행될 수 있다.

[0166] 실행 유닛(857)은 두 개의 오퍼랜드들에 관해 산술 덧셈(arithmetic addition)을 수행하고 그 결과를 제3 오퍼랜드에 저장하며, 여기서, 제3 오퍼랜드는 제3 레지스터 또는 두 개의 소스 레지스터들 중 하나일 수 있다. 바람직하게는, 실행 유닛은 산술 논리 유닛(ALU)(866)을 이용하며 이 ALU(866)는 더하기, 빼기, 곱하기, 나누기 중 어느 것이든지 포함하는 여러 가지 대수 함수들(algebraic functions) 뿐만이 아니라 시프트(Shift), 로테이트(Rotate), 논리곱(And), 논리합(Or) 및 배타논리합(XOR)과 같은 여러 가지 논리 함수들을 수행할 수 있다. 일부 ALU들(866)은 스칼라 연산들을 위해 설계되며 일부는 부동 소수점을 위해 설계된다. 데이터는 아키텍처에 따라 빅 엔디언(Big Endian)(여기서 최하위 바이트(least significant byte)는 가장 높은 바이트 주소에 있음) 또는 리틀 엔디언(Little Endian)(여기서 최하위 바이트는 가장 낮은 바이트 주소에 있음)일 수 있다. IBM z/Architecture®는 빅 엔디언이다. 부호화된 필드들(signed fields)은 아키텍처에 따라, 부호(sign) 및 크기(magnitude), 1의 보수 또는 2의 보수일 수 있다. 2의 보수에서 음의 값 또는 양의 값은 단지 ALU 내에서 덧셈만을 필요로 하므로, ALU가 뺄셈 능력을 설계할 필요가 없다는 점에서 2의 보수가 유리하다. 숫자들은 일반적으로 속기(shorthand)로 기술되는데, 12비트 필드는, 예를 들어, 4,096바이트 블록의 주소를 정의하고 일반적으로 4 Kbyte(Kilo-byte) 블록으로 기술된다.

[0167] 도 24b를 참조하면, 분기 명령을 실행하기 위한 분기 명령 정보는 통상적으로 분기 유닛(858)으로 보내지는데, 이 분기 유닛(858)은 다른 조건부 연산들(conditional operations)이 완료되기 전에 그 분기의 결과를 예측하도록 분기 히스토리 테이블(882)과 같은 분기 예측 알고리즘을 흔히 채용한다. 현재 분기 명령의 타겟은, 그 조건부 연산들이 완료되기 전에 페치되고 추론적으로 실행될 것이다. 조건부 연산들이 완료될 때, 추론적으로 실행된 분기 명령들은 조건부 연산 및 추론된 결과의 조건들에 기초하여 완료되거나 폐기된다. 통상적인 분기 명령은, 만일 그 조건 코드들이 분기 명령의 분기 요건을 충족한다면, 조건 코드들을 테스트하고 타겟 주소로 분기할 수 있고, 타겟 주소는, 예를 들어, 레지스터 필드들 또는 그 명령의 즉시 필드에서 발견되는 수들을 포함하는 몇 개의 수들에 기초하여 계산될 수 있다. 분기 유닛(858)은 복수의 입력 레지스터 회로들(875, 875, 877) 및 출력 레지스터 회로(880)를 갖는 ALU(5074)를 채용할 수 있다. 분기 유닛(858)은, 예를 들어, 범용 레지스터들(859), 디코드 디스패치 유닛(856) 또는 기타 회로들(853)과 통신할 수 있다.

[0168] 명령들의 그룹의 실행은 여러 가지 이유들로 인터럽트 될 수 있는데, 이러한 이유들에는, 예를 들어, 운영체제에 의해 개시되는 컨텍스트 전환, 컨텍스트 전환을 초래하는 프로그램 예외 또는 에러, 컨텍스트 전환 또는 (멀티-스레드 환경에서) 복수의 프로그램들의 멀티-스레딩 활동을 초래하는 I/O 인터럽션 신호가 포함된다. 바람직하게는 컨텍스트 전환 액션은 현재 실행중인 프로그램에 관한 상태 정보(state information)를 세이브하고, 그런 다음 호출되는 또 다른 프로그램에 관한 상태 정보를 로드 한다. 상태 정보는, 예를 들어, 하드웨어 레지스터들 또는 메모리에 저장될 수 있다. 바람직하게는, 상태 정보는 실행될 다음 명령을 가리키는 프로그램 카운터 값, 조건 코드들, 메모리 변환 정보 및 아키텍처 된 레지스터 콘텐츠를 포함한다. 컨텍스트 전환 활동은, 하드웨어 회로들, 애플리케이션 프로그램들, 운영체제 프로그램들 또는 펌웨어 코드(마이크로코드, 피코-코드 또는 라이선스 된 내부 코드(LIC)) 단독으로 또는 이것들의 조합으로 실행될 수 있다.

[0169] 프로세서는 명령 정의 방법들(instruction defined methods)에 따라 오퍼랜드들에 액세스한다. 명령은 명령의 일부분의 값을 사용하는 즉시 오퍼랜드(immediate operand)를 제공할 수 있고, 범용 레지스터들 또는 특수 목적용 레지스터들(예를 들어, 부동 소수점 레지스터들)을 분명하게 가리키는 하나 또는 그 이상의 레지스터 필드들을 제공할 수 있다. 명령은 오피코드 필드에 의해 오퍼랜드들로서 식별되는 암시 레지스터들(implied registers)을 이용할 수 있다. 명령은 오퍼랜드들에 대한 메모리 위치들을 이용할 수 있다. 오퍼랜드의 메모리 위치는 레지스터, 즉시 필드(immediate field), 또는 레지스터들과 즉시 필드의 조합에 의해 제공될 수 있고, 이는 z/Architecture® 장 변위(long displacement) 퍼실리티가 전형적인 예이며, 여기서 명령은 기준 레지스터, 인덱스 레지스터 및 즉시 필드(변위 필드)―이것들은 예를 들어 메모리에서 오퍼랜드의 주소를 제공하기 위해 함께 더해짐―를 정의한다. 만일 다르게 표시되지 않는다면, 여기서의 위치는 통상적으로 메인 메모리(메인 스토리지) 내 위치를 암시한다.

[0170] 도 24c를 참조하면, 프로세서는 로드/저장 유닛(860)을 사용하여 스토리지에 액세스한다. 로드/저장 유닛(860)은 메모리(853)에서 타겟 오퍼랜드의 주소를 획득하고 레지스터(859) 또는 또 다른 메모리(853) 위치에 오퍼랜드를 로딩함으로써 로드 연산을 수행할 수 있고, 또는 메모리(853)에서 타겟 오퍼랜드의 주소를 획득하고 레지스터(859) 또는 또 다른 메모리(853) 위치로부터 획득된 데이터를 메모리(853) 내 타겟 오퍼랜드 위치에 저장함으로써 저장 연산을 수행할 수 있다. 로드/저장 유닛(860)은 추론적(speculative)일 수 있고, 명령 순서에 비해 순서가 다른(out-of-order) 순서로 메모리에 액세스할 수 있지만, 로드/저장 유닛(860)은 명령들이 순서대로 실행된 것으로 프로그램들에 대한 외관(appearance)을 유지할 것이다. 로드/저장 유닛(860)은 일반 레지스터들(859), 디코드/디스패치 유닛(856), 캐시/메모리 인터페이스(853) 또는 기타 엘리먼트들(883)과 통신할 수 있고, 스토리지 주소들을 계산하기 위해 그리고 순서대로 연산들을 유지하기 위한 파이프라인 시퀀싱을 제공하기 위해 여러 가지 레지스터 회로들, ALU들(885) 및 제어 로직(890)을 포함한다. 일부 연산들은 순서가 바뀔 수 있으나, 이 기술분야에서 잘 알려진 바와 같이, 로드/저장 유닛은, 순서가 바뀐 연산들이 그 프로그램에 순서대로 수행된 것처럼 나타나도록 하는 기능을 제공한다.

[0171] 바람직하게는, 애플리케이션 프로그램이 "보는(sees)" 주소들은 흔히 가상 주소들로 불린다. 가상 주소들은 때로는 "논리적 주소들(logical addresses)" 및 "유효 주소들(effective addresses)"로 불린다. 이들 가상 주소들은 여러 가지 동적 주소 변환(DAT) 기술들 중 하나에 의해 물리적 메모리 위치로 다시 보내진다는 점에서 가상이고, 상기 여러 가지 동적 주소 변환(DAT) 기술들에는, 단순히 오프셋 값으로 가상 주소를 프리픽싱(prefixing)하는 것, 하나 또는 그 이상의 변환 테이블들을 통해 가상 주소를 변환하는 것이 포함될 수 있으나, 이러한 것들로 한정되는 것은 아니며, 바람직하게는, 변환 테이블들은 적어도 세그먼트 테이블 및 페이지 테이블만을 또는 이것들의 조합을 포함하며, 바람직하게는, 세그먼트 테이블은 페이지 테이블을 가리키는 엔트리를 갖는다. z/Architecture® 에서는, 변환의 계층(hierarchy of translation)이 제공되는데, 이 변환의 계층에는 영역 제1 테이블, 영역 제2 테이블, 영역 제3 테이블, 세그먼트 테이블 및 선택적인 페이지 테이블이 포함된다. 주소 변환의 수행은 흔히 변환 색인 버퍼(TLB)를 이용하여 향상되는데, 이 변환 색인 버퍼는 연관된 물리적 메모리 위치에 가상 주소를 매핑하는 엔트리들을 포함한다. DAT가 변환 테이블들을 사용하여 가상 주소를 변환할 때, 엔트리들이 생성된다. 그런 다음, 후속적으로 가상 주소를 사용할 때 느린 연속적인 변환 테이블 액세스들보다 오히려 빠른 TLB의 엔트리를 이용할 수 있다. TLB 콘텐츠는 LRU(Least Recently used)를 포함하는 여러 가지 대체 알고리즘들에 의해 관리될 수 있다.

[0172] 프로세서가 멀티-프로세서 시스템의 프로세서인 경우, 각각의 프로세서는 I/O, 캐시들, TLB들 및 메모리와 같은 공유 자원들(shared resources)을 일관성(coherency)을 위해 인터로크(interlock)를 유지하는 역할을 한다. 통상적으로, "스누프(snoop)" 기술들이 캐시 일관성을 유지하는 데 이용될 것이다. 스누프 환경에서, 각각의 캐시 라인은 공유를 용이하게 하기 위해, 공유 상태(shared state), 독점 상태(exclusive state), 변경된 상태(changed state), 무효 상태(invalid state) 중 어느 하나에 있는 것으로 표시될 수 있다.

[0173] I/O 유닛들(854)은 프로세서에 주변기기들에 연결하기 위한 수단을 제공하는데, 예를 들어, 그 주변기기에는 테이프, 디스크, 프린터, 디스플레이, 및 네트워크가 포함된다. I/O 유닛들은 흔히 소프트웨어 드라이버들에 의해 컴퓨터 프로그램에 제공된다. IBM^®의 System z®같은 메인프레임들에서, 채널 어댑터들 및 오픈 시스템 어댑터들은 운영체제와 주변 디바이스들 사이의 통신을 가능하게 하는, 메인프레임의 I/O 유닛들이다.

[0174] 또한, 다른 종류의 컴퓨팅 환경들도 본 발명의 하나 또는 그 이상의 실시 예들로부터 이득을 얻을 수 있다. 한 예로, 환경(environment)은 에뮬레이터(예, 소프트웨어 또는 다른 에뮬레이션 메커니즘들)를 포함할 수 있으며, 이 에뮬레이터에서 특정 아키텍처(예를 들어, 명령 실행, 주소 변환과 같은 아키텍처 된 함수들, 및 아키텍처 된 레지스터들을 포함함) 또는 그것의 서브세트(subset)가 (예를 들어, 프로세서 및 메모리를 갖는 네이티브 컴퓨터 시스템 상에서) 에뮬레이트 된다. 이러한 환경에서, 비록 그 에뮬레이터를 실행하는 컴퓨터가 에뮬레이트 되고 있는 능력들과는 다른 아키텍처를 가질 수 있지만, 에뮬레이터의 하나 또는 그 이상의 에뮬레이션 기능들은 본 발명의 하나 또는 그 이상의 실시 예들을 구현할 수 있다. 한 예로서, 에뮬레이션 모드에서, 에뮬레이트 되고 있는 특정 명령 또는 연산은 디코드 되고, 적절한 에뮬레이션 기능이 개별 명령 또는 연산을 구현하도록 만들어진다.

[0175] 에뮬레이션 환경에서, 호스트 컴퓨터는, 예를 들어, 명령들 및 데이터를 저장하는 메모리, 메모리로부터 명령들을 페치 하고 또한 선택적으로 그 페치 된 명령을 위한 로컬 버퍼링을 제공하는 명령 페치 유닛, 페치된 명령들을 수신하고 페치 된 명령들의 유형을 결정하는 명령 디코드 유닛, 및 명령들을 실행하는 명령 실행 유닛을 포함한다. 실행은 메모리로부터 레지스터 내에 데이터를 로드 하는 것; 레지스터로부터 메모리로 다시 데이터를 저장하는 것; 또는 디코드 유닛에 의해 결정된 바와 같이, 산술 또는 논리 연산의 몇몇 유형을 수행하는 것을 포함할 수 있다. 한 예에서, 각각의 유닛은 소프트웨어에서 구현된다. 예를 들어, 그 유닛들에 의해 수행되고 있는 연산들은 에뮬레이터 소프트웨어 내에서 하나 또는 그 이상의 서브루틴들로서 구현된다.

[0176] 더 구체적으로는, 메인프레임에서, 아키텍처 된 머신 명령들(machine instructions)이 프로그래머들, 대개는 오늘날의 "C" 프로그래머들에 의해, 예를 들어, 컴파일러 애플리케이션(compiler application)을 통해 사용되고 있다. 스토리지 매체에 저장되는 이들 명령들은 원래(natively) z/Architecture® IBM^® 서버에서 또는 이와는 다르게 다른 아키텍처들을 실행하는 머신들에서 실행될 수 있다. 그것들은 기존의 그리고 장래의 IBM^® 메인프레임 서버들에서 그리고 IBM^®의 다른 머신들(예를 들어, Power Systems 서버들 및 System x^® 서버들) 상에서 에뮬레이트될 수 있다. 그것들은 IBM^®, Intel^®, AMD^TM 및 기타 회사에 의해 제조된 하드웨어를 사용하는 광범위한 머신들 상의 리눅스를 실행하는 머신들에서 실행될 수 있다. 또한, z/Architecture® 하의 그 하드웨어 상에서의 실행 이외에, Hercules, UMX, 또는 FSI(Fundamental Software, Inc)―여기서 일반적으로 실행은 에뮬레이션 모드에 있음―에 의해 에뮬레이션을 사용하는 머신들 뿐만이 아니라 리눅스도 사용될 수 있다. 에뮬레이션 모드에서, 에뮬레이션 소프트웨어는 네이티브 프로세서에 의해 실행되어 에뮬레이트된 프로세서의 아키텍처를 에뮬레이트 한다.

[0177] 네이티브 프로세서(native processor)는 통상적으로 에뮬레이트된 프로세서의 에뮬레이션을 수행하기 위해 펌웨어(firmware) 또는 네이티브 운영체제를 포함하는 에뮬레이션 소프트웨어를 실행한다. 에뮬레이션 소프트웨어는 그 에뮬레이트된 프로세서 아키텍처의 명령들을 페치 및 실행하는 역할을 한다. 에뮬레이션 소프트웨어는 명령 경계들(instruction boundaries)을 추적하기 위해 에뮬레이트된 프로그램 카운터를 유지한다. 에뮬레이션 소프트웨어는 한 번에 하나 또는 그 이상의 에뮬레이트된 기계어 명령들을 페치하여, 하나 또는 그 이상의 그 에뮬레이트된 기계어 명령들을 네이티브 프로세서에 의해 실행하기 위한 네이티브 기계어 명령들의 대응 그룹으로 변환시킬 수 있다. 이들 변환된 명령들은 캐시되어 더 빠른 변환이 수행될 수 있도록 할 수 있다. 그럼에도 불구하고, 에뮬레이션 소프트웨어는, 운영체제들 및 에뮬레이트된 프로세서를 위해 작성된 애플리케이션들이 정확하게 연산되도록 보장하기 위해, 그 에뮬레이트된 프로세서 아키텍처의 아키텍처 규칙들을 유지해야 한다. 더 나아가, 에뮬레이션 소프트웨어는 그 에뮬레이트된 프로세서 아키텍처에 의해 식별된 자원들을 제공해야 하며―이 자원들에는 제어 레지스터들, 범용 레지스터들, 부동 소수점 레지스터들, 예를 들어 세그먼트 테이블들 및 페이지 테이블들을 포함하는 동적 주소 변환 함수, 인터럽트 메커니즘들, 컨텍스트 전환 메커니즘들, TOD(Time of Day) 클록들 및 I/O 서브시스템들에 대한 아키텍처화된 인터페이스들이 포함됨―그리하여 운영체제, 또는 에뮬레이트 된 프로세서 상에서 실행되도록 지정된 애플리케이션 프로그램이, 에뮬레이션 소프트웨어를 갖는 네이티브 프로세서 상에서 실행될 수 있도록 한다.

[0178] 에뮬레이트되고 있는 특정 명령이 디코드되고, 서브루틴이 개별 명령의 함수들 수행하기 위해 호출(call)된다. 에뮬레이트된 프로세서의 기능을 에뮬레이트하는 에뮬레이션 소프트웨어 함수는, 예를 들어, "C" 서브루틴 또는 드라이버, 또는 특정 하드웨어를 위해 드라이브를 제공하는 몇몇 다른 방법들로 구현된다.

[0179] 도 25에서는, 호스트 아키텍처의 호스트 컴퓨터 시스템(800')을 에뮬레이트 하는 에뮬레이트 된 호스트 컴퓨터 시스템(892)의 예가 제공된다. 에뮬레이트 된 호스트 컴퓨터 시스템(892)에서, 호스트 프로세서(CPU)(891)는 에뮬레이트 된 호스트 프로세서(또는 가상 호스트 프로세서)이고 호스트 컴퓨터(800')의 프로세서(891)의 네이티브 명령 세트 아키텍처(native instruction set architecture)와는 다른 네이티브 명령 세트 아키텍처를 갖는 에뮬레이션 프로세서(893)를 포함한다. 에뮬레이트 된 호스트 컴퓨터 시스템(892)은 에뮬레이션 프로세서(893)가 액세스 가능한 메모리(894)를 갖는다. 상기 예시 실시 예에서, 메모리(894)는 호스트 컴퓨터 메모리(896) 부분과 에뮬레이션 루틴들(897) 부분으로 분할된다. 호스트 컴퓨터 메모리(896)는 호스트 컴퓨터 아키텍처에 따른 에뮬레이트 된 호스트 컴퓨터(892)의 프로그램들이 이용할 수 있다. 에뮬레이션 프로세서(893)는 에뮬레이트 된 프로세서(891)의 명령 이외의 아키텍처의 아키텍처 된 명령 세트의 네이티브 명령들, 즉 에뮬레이션 루틴들 메모리(897)로부터 획득된 네이티브 명령들을 실행하며, 시퀀스 & 액세스/디코드 루틴―이는 액세스되는 호스트 명령의 기능을 에뮬레이트 하기 위해 네이티브 명령 실행 루틴을 결정하기 위해 액세스되는 호스트 명령(들)을 디코드 할 수 있음―에서 획득된 하나 또는 그 이상의 명령(들)을 채용함으로써 호스트 컴퓨터 메모리(896) 내 프로그램으로부터 실행하기 위한 호스트 명령을 액세스할 수 있다. 호스트 컴퓨터 시스템(800') 아키텍처에 대하여 정의된 다른 퍼실리티들이 아키텍처 된 퍼실리티들 루틴들(architected facilities routines)에 의해 에뮬레이트 될 수 있는데, 이러한 것들에는, 예를 들어, 일반 레지스터들, 제어 레지스터들(control registers), 동적 주소 변환(dynamic address translation) 및 I/O 서브시스템 지원 및 프로세서 캐시 등과 같은 퍼실리티들이 포함된다. 에뮬레이션 루틴들(emulation routines)은 또한 (범용 레지스터들 및 가상 주소들의 동적 변환 같은) 에뮬레이션 프로세서(893)에서 이용 가능한 기능들을 이용하여 에뮬레이션 루틴들의 성능을 향상시킬 수 있다. 또한 특수 하드웨어(special hardware) 및 오프-로드 엔진들(off-load engines)이 제공되어 호스트 컴퓨터(800')의 기능을 에뮬레이트 함에 있어서 프로세서(893)를 보조할 수 있다.

[0180]　본 발명의 전술한 실시 예들 중 하나 또는 그 이상은 상호 배타적이지 않는 한 결합될 수 있음이 이해된다. 순서 적 번호, 예를 들어 '제1' 및 '제2'와 같은 서수는 동일한 이름으로 할당된 다른 요소를 표시하기 위해 여기에서 사용되지만 반드시 각 엘리멘트들의 순서를 설정하는 것은 아니다.　

[0181]　본 발명의 특징들이 본 발명의 실시 예들에 따른 방법들, 장치(시스템들), 및 컴퓨터 프로그램 제품들의 플로차트 예시도들 및/또는 블록도들을 참조하여 여기서 설명되었다.　플로차트 예시도들 및/또는 블록도들의 각 블록, 및 플로차트 예시도들 및/또는 블록도들의 블록들의 조합들은, 컴퓨터 판독 가능 프로그램 명령들에 의해 구현될 수 있음이 이해될 것이다.　　　

[0182] 본 발명의 실시 예들은 시스템, 방법, 및/또는 통합의 모든 가능한 기술적 세부 수준에서 컴퓨터 프로그램 제품이 될 수 있다. 컴퓨터 프로그램 제품은 컴퓨터 판독 가능 스토리지 매체를 포함할 수 있으며, 이 매체 상에 프로세서가 본 발명의 실시 예들을 수행하도록 하는 컴퓨터 판독 가능 프로그램 명령들을 갖는다.

[0183] 상기 컴퓨터 판독 가능 스토리지 매체는 명령 실행 장치에 의해 사용될 명령들을 유지 및 저장할 수 있는 유형의(tangible) 디바이스일 수 있다. 상기 컴퓨터 판독 가능 ㅅ토리지 매체는, 예를 들면, 전자 스토리지 디바이스, 자기 스토리지 디바이스, 광 스토리지 디바이스, 전자기 스토리지 디바이스, 반도체 스토리지 디바이스, 또는 전술한 것들의 모든 적절한 조합일 수 있으며, 그러나 이에 한정되지는 않는다. 컴퓨터 판독 가능 스토리지 매체의 더 구체적인 예들의 비포괄적인 목록에는 다음이 포함될 수 있다: 휴대용 컴퓨터 디스켓, 하드 디스크, 랜덤 액세스 메모리(RAM), 판독-전용 메모리(ROM), 소거 및 프로그램가능 판독-전용 메모리(EPROM 또는 플래시 메모리), 정적 랜덤 액세스 메모리(SRAM), 휴대용 컴팩트 디스크 판독-전용 메모리(CD-ROM), 디지털 다용도 디스크(DVD), 메모리 스틱, 플로피 디스크, 천공-카드들 또는 명령들이 히스토리된 홈에 있는 융기된 구조들 같이 기계적으로 인코드 된 장치, 및 전술한 것들의 모든 적절한 조합. 본 명세서에서 사용될 때, 컴퓨터 판독 가능 스토리지 매체는 무선 전파들이나 다른 자유롭게 전파되는 전자기파들, 도파 관이나 기타 전송 매체(예를 들어, 광섬유 케이블을 통해 전달되는 광 펄스들)를 통해 전파되는 전자기파들, 또는 선(wire)을 통해 전송되는 전기 신호들 같이 그 자체로 일시적인(transitory) 신호들로 해석되지는 않는다.

[0184] 본 명세서에 기술되는 컴퓨터 판독 가능 명령들은, 예를 들어, 인터넷, 근거리 통신망, 광역 통신망 및/또는 무선 네트워크 등의 통신망(네트워크)을 통해 컴퓨터 판독 가능 스토리지 매체로부터 각각 컴퓨팅/처리 디바이스들로 또는 외부 스토리지 디바이스로부터 외부 컴퓨터로 다운로드 될 수 있다. 상기 통신망은 구리 전송 케이블들, 광 전송 섬유들, 무선 전송, 라우터들, 방화벽들, 스위치들, 게이트웨이 컴퓨터들 및/또는 엣지 서버들을 포함할 수 있다. 각 컴퓨팅/처리 장치 내 네트워크 어댑터 카드 또는 네트워크 인터페이스는 상기 통신망으로부터 컴퓨터 판독 가능 프로그램 명령들을 수신하고 그 컴퓨터 판독 가능 프로그램 명령들을 각각의 컴퓨팅/처리 디바이스 내의 컴퓨터 판독 가능 스토리지 매체에 저장하기 위해 전송한다.

[0185] 본 발명의 연산들을 실행하기 위한 컴퓨터 판독 가능 프로그램 명령들은 Smalltalk, C++ 또는 그와 유사 언어 등의 객체 지향 프로그래밍 언어와 "C" 프로그래밍 언어 또는 그와 유사한 언어 등의 종래의 절차적 프로그래밍 언어들을 포함하여, 하나 또는 그 이상의 프로그래밍 언어들을 조합하여 작성된(written) 어셈블러 명령들, 명령-세트-아키텍처(ISA) 명령들, 머신 명령들, 머신 종속 명령들, 마이크로코드, 펌웨어 명령들, 상태-셋팅 데이터, 집적회로를 위한 구성 데이터, 또는 소스 코드나 목적 코드일 수 있다. 상기 컴퓨터 판독 가능 프로그램 명령들은 전적으로 사용자의 컴퓨터상에서, 부분적으로 사용자의 컴퓨터상에서, 독립형(stand-alone) 소프트웨어 패키지로서, 부분적으로 사용자의 컴퓨터상에서 그리고 부분적으로 원격 컴퓨터상에서 또는 전적으로 원격 컴퓨터나 서버상에서 실행될 수 있다. 위에서 마지막의 경우에, 원격 컴퓨터는 근거리 통신망(LAN) 또는 광역 통신망(WAN)을 포함한 모든 종류의 네트워크를 통해서 사용자의 컴퓨터에 접속될 수 있고, 또는 이 접속은 (예를 들어, 인터넷 서비스 제공자를 이용한 인터넷을 통해서) 외부 컴퓨터에 이루어질 수도 있다. 일부 실시 예들에서, 예를 들어 프로그램 가능 로직 회로, 필드-프로그램 가능 게이트 어레이들(FPGA), 또는 프로그램 가능 로직 어레이들(PLA)을 포함한 전자 회로는 본 발명의 실시 예들을 수행하기 위해 전자 회로를 맞춤화하도록 상기 컴퓨터 판독 가능 프로그램 명령들의 상태 정보를 활용하여 상기 컴퓨터 판독 가능 프로그램 명령들을 실행할 수 있다.

[0186] 본 명세서에서는 본 발명의 실시 예들에 따른 방법들, 장치들(시스템들), 및 컴퓨터 프로그램 제품들의 플로 차트 예시도들 및/또는 블록도들을 참조하여 본 발명의 실시 예들을 기술한다. 플로 차트 예시도들 및/또는 블록도들의 각 블록과 플로 차트 예시도들 및/또는 블록도들 내 블록들의 조합들은 컴퓨터 판독 가능 프로그램 명령들에 의해 구현될 수 있다는 것을 이해할 수 있을 것이다.

[0187] 이들 컴퓨터 판독 가능 프로그램 명령들은 범용 컴퓨터, 특수목적용 컴퓨터, 또는 기타 프로그램가능 데이터 처리 장치의 프로세서에 제공되어 머신(machine)을 생성하고, 그렇게 하여 그 명령들이 상기 컴퓨터 또는 기타 프로그램가능 데이터 처리 장치의 프로세서를 통해서 실행되어, 상기 플로 차트 및/또는 블록도의 블록 또는 블록들에 명시된 기능들/동작들을 구현하기 위한 수단을 생성할 수 있다. 이들 컴퓨터 판독 가능 프로그램 명령들은 또한 컴퓨터 판독 가능 스토리지 매체에 저장될 수 있으며, 컴퓨터, 프로그램가능 데이터 처리 장치 및/또는 기타 디바이스들에 지시하여 명령들이 저장된 상기 컴퓨터 판독 가능 스토리지 매체가 상기 플로 차트 및/또는 블록도의 블록 또는 블록들에 명시된 기능/동작의 특징들을 구현하는 명령들을 포함하는 제조품(an article of manufacture)을 포함하도록 특정한 방식으로 기능하게 할 수 있다.

[0188] 상기 컴퓨터 판독 가능 프로그램 명령들은 또한 컴퓨터, 기타 프로그램가능 데이터 처리 장치, 또는 다른 디바이스에 로드 되어, 상기 컴퓨터, 기타 프로그램가능 장치 또는 다른 디바이스에서 일련의 동작 단계들이 수행되게 하여 컴퓨터 구현 프로세스를 생성하며, 그렇게 하여 상기 컴퓨터, 기타 프로그램가능 장치, 또는 다른 디바이스 상에서 실행되는 명령들이 플로 차트 및/또는 블록도의 블록 또는 블록들에 명시된 기능들/동작들을 구현할 수 있다.

[0189] 도면들 내 플로 차트 및 블록도들은 본 발명의 여러 실시 예들에 따른 시스템들, 방법들 및 컴퓨터 프로그램 제품들의 가능한 구현들의 아키텍처, 기능(functionality), 및 연산(operation)을 예시한다. 이와 관련하여, 상기 플로 차트 또는 블록도들 내 각 블록은 상기 명시된 논리적 기능(들)을 구현하기 위한 하나 또는 그 이상의 실행 가능한 명령들을 포함한 모듈, 세그먼트 또는 명령들의 일부분을 나타낼 수 있다. 일부 다른 구현들에서, 상기 블록에 언급되는 기능들은 도면들에 언급된 순서와 다르게 일어날 수도 있다. 예를 들면, 연속으로 도시된 두 개의 블록들은 실제로는 사실상 동시에 실행될 수도 있고, 또는 이 두 블록들은 때때로 관련된 기능에 따라서는 역순으로 실행될 수도 있다. 블록도들 및/또는 순서 예시도의 각 블록, 및 블록도들 및/또는 순서 예시도 내 블록들의 조합들은 특수목적용 하드웨어 및 컴퓨터 명령들의 명시된 기능들 또는 동작들, 또는 이들의 조합들을 수행하는 특수목적용 하드웨어-기반 시스템들에 의해 구현될 수 있다는 것에 또한 주목해야 한다.

[190]　전술한 특징들의 가능한 조합들은 다음과 같은 것들이 될 수 있다:　　　　

1. 게스트 운영 체제에 의한 사용을 위해 할당된 컴퓨터 시스템의 복수의 프로세서들 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하는 방법에 있어서,

상기 컴퓨터 시스템은 버스 및 버스 부착 디바이스(a bus attachment device)를 통해 상기 복수의 프로세서들과 기능적으로(operationally) 연결되어 있는 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)을 더 포함하고,

상기 컴퓨터 시스템은 상기 버스 부착 디바이스와 기능적으로 연결되는 메모리를 더 포함하며,

상기 복수의 프로세서들의 각 프로세서에는 각 프로세서를 어드레스 하기 위해(address) 상기 버스 부착 디바이스에 의해서 사용되는 논리적 프로세서 ID(a logical processor ID)가 할당되어 있고,

상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 복수의 프로세서들의 각 프로세서에는 각 프로세서를 어드레스 하기 위해 상기 운영 체제 및 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)에 의해서 사용되는 인터럽트 타겟 ID(an interrupt target ID)가 더 할당되어 있으며,

상기 메모리는 각 인터럽트 타겟 ID에 할당된 인터럽트 타겟 ID 당 지시된 인터럽트 신호 벡터(a directed interrupt signal vector)를 포함하고,

각 지시된 인터럽트 신호 벡터는 상기 각 버스 연결 모듈에 할당된 버스 연결 모듈 당 지시된 인터럽트 신호 표시자를 포함하며,

각 지시된 인터럽트 신호 벡터는 처리되기 위해 상기 각 버스 연결 모듈에 의해서 발행되고 그리고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 있는 지를 표시하고,

상기 방법은:

인터럽트 타겟 ID를 갖는 상기 버스 연결 모듈들 중 하나로부터 인터럽트 신호를 상기 버스 부착 디바이스에 의해서 수신하는 단계-상기 인터럽트 ID는 상기 인터럽트 신호를 처리하기 위한 타겟 프로세서로서 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 프로세서들 중 하나를 식별함-,

상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 상기 버스 부착 디바이스에 의해서 선택하는 단계,

상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자를 상기 선택된 지시된 인터럽트 신호 벡터에서 상기 버스 부착 디바이스에 의해서 선택하는 단계,

상기 각 버스 연결 모듈에 의해서 발행되고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 처리되기 위해 있음을 상기 각 지시된 인터럽트 신호 표시자가 표시하도록 상기 선택된 지시된 인터럽트 신호 표시자를 상기 버스 부착 디바이스에 의해서 갱신하는 단계,

상기 인터럽트 신호를 상기 타겟 프로세서로 상기 버스 부착 디바이스에 의해서 포워드하는 단계를 포함한다.

2. 항목 1의 방법에 있어서, 상기 인터럽트 신호 표시자들은 동일 버스 연결 모듈에 할당되고 각각은 상기 인터럽트 신호 표시자를 포함하는 상기 지시된 인터럽트 신호 벡터 내에서 동일한 오프셋을 포함한다.

3.이전의 항목들 중 어느 하나의 방법에 있어서, 상기 지시된 인터럽트 신호 벡터들은 각각 메모리 내 인접 영역으로서 구현된다.

4. 이전의 항목들 중 어느 하나의 방법에 있어서, 상기 지시된 인터럽트 신호 표시자들은 각각 단일 비트로서 구현된다.

5. 이전의 항목들 중 어느 하나의 방법에 있어서, 상기 방법은 상기 메모리에 저장된 인터럽트 테이블로부터 상기 수신된 인터럽트 타겟 ID에 할당된 인터럽트 테이블 엔트리의 사본을 상기 버스 부착 디바이스가 검색하는 단계(retrieving)를 더 포함하고,

상기 인터럽트 테이블 엔트리는 상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터의 메모리 주소를 표시하는 지시된 인터럽트 신호 벡터 주소 표시자를 포함하며,

상기 버스 부착 디바이스는 상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 선택하는 단계를 위해 상기 각 지시된 인터럽트 신호 벡터의 메모리 주소를 사용한다.

　6. 항목 5의 방법에 있어서, 상기 방법은 메모리에 저장된 디바이스 테이블로부터 디바이스 테이블 엔트리의 사본을 상기 버스 부착 디바이스가 검색하는 단계를 더 포함하고,

상기 디바이스 테이블 엔트리는 상기 인터럽트 테이블의 메모리 주소를 표시하는 인터럽트 테이블 주소 표시자를 포함하며,

상기 버스 부착 디바이스는 상기 인터럽트 테이블 엔트리의 제1 사본을 검색하는 단계를 위해 상기 인터럽트 테이블의 메모리 주소를 사용한다.

7. 항목 6의 방법에 있어서, 상기 디바이스 테이블 엔트리는 상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자의 오프셋을 표시하는 지시된 인터럽트 신호 오프셋 표시자를 더 포함한다.

8. 이전의 항목들 중 어느 하나의 방법에 있어서, 상기 메모리는 인터럽트 타겟 ID당 지시된 인터럽트 요약 표시자를 갖는 지시된 인터럽트 요약 벡터를 더 포함하고,

각각의 지시된 인터럽트 요약 표시자는 처리되기 위해 상기 각 인터럽트 타겟 ID에 어드레스 되는 인터럽트 신호가 있는지 여부를 표시하는 인터럽트 타겟ID로 할당되며,

상기 방법은:

상기 수신된 인터럽트 신호가 어드레스 되는 상기 타겟 프로세서 ID에 할당된 상기 지시된 인터럽트 요약 표시자를 상기 버스 부착 디바이스에 의해서 선택하는 단계,

처리되기 위해 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 있음을 상기 선택된 지시된 인터럽트 요약 표시자가 표시하도록 상기 선택된 지시된 인터럽트 요약 표시자를 상기 버스 부착 디바이스에 의해서 갱신하는 단계를 더 포함한다.

9. 항목 8의 방법에 있어서, 상기 지시된 인터럽트 요약 벡터는 메모리 내 인접 영역으로서 구현된다.

10. 항목들 8에서 9 중 어느 하나의 방법에 있어서, 상기 지시된 인터럽트 요약 표시자들은 각각 단일 비트로서 구현된다.

11. 항목들 8에서 10 중 어느 하나의 방법에 있어서, 상기 인터럽트 테이블 엔트리는 상기 지시된 인터럽트 요약 벡터의 메모리 주소를 표시하는 지시된 인터럽트 요약 벡터 주소 표시자를 더 포함하고,

상기 버스 부착 디바이스는 상기 수신된 인터럽트 신호가 어드레스 되는 상기 타겟 프로세서 ID에 할당된 상기 지시된 인터럽트 요약 표시자를 선택하는 단계를 위해 상기 지시된 인터럽트 요약 벡터의 메모리 주소를 사용한다.

12. 항목들 8에서 11 중 어느 하나의 방법에 있어서, 상기 디바이스 테이블 엔트리는 상기 지시된 인터럽트 요약 벡터 내에서 상기 타겟 프로세서 ID에 할당된 상기 지시된 인터럽트 요약 표시자의 오프셋을 표시하는 지시된 인터럽트 요약 오프셋 표시자를 더 포함한다.

13. 이전의 항목들 중 어느 하나의 방법에 있어서, 상기 방법은, 상기 인터럽트 신호를 상기 타겟 프로세서에 포워드 할 때,

상기 인터럽트 신호와 함께 수신된 상기 타겟 프로세서의 인터럽트 타겟 ID를 상기 타겟 프로세서의 논리적 프로세서 ID로 상기 버스 부착 디바이스에 의해서 변환하는 단계, 및

상기 인터럽트 신호의 타겟으로서 상기 타겟 프로세서를 어드레스 하기 위해 상기 타겟 프로세서의 논리적 프로세서 ID를 사용하는 단계를 더 포함한다.

14. 항목들 11에서 13 중 어느 하나의 방법에 있어서, 상기 방법은

상기 메모리에 저장된 인터럽트 테이블로부터 상기 인터럽트 타겟 ID에 할당된 인터럽트 테이블 엔트리의 사본을 상기 버스 부착 디바이스에 의해서 검색하는 단계를 더 포함하고,

상기 인터럽트 테이블 엔트리의 사본은 제1 논리 프로세서 I에 대한 상기 인터럽트 타겟 ID의 현재 매핑을 더 포함하며,

상기 버스 부착 디바이스는 상기 인터럽트 신호와 함께 수신된 상기 타겟 프로세서의 인터럽트 타겟 ID를 변환하는 단계를 위해 인터럽트 테이블 엔트리의 사본을 사용한다.

15. 이전의 항목들 중 어느 하나의 방법에 있어서, 상기 디바이스 테이블 엔트리의 사본은 상기 타겟 프로세서가 직접적으로 어드레스 되는 지 여부를 표시하는 직접 시그널링 표시자를 더 포함하고,

상기 직접 시그널링 표시자는 상기 인터럽트 신호의 직접 포워딩이 상기 타겟 프로세서를 직접적으로 어드레스 하기 위해 상기 타겟 프로세서의 논리적 프로세서 ID를 사용하여 상기 인터럽트 신호의 포워딩을 실행하기 위한 요건이 됨을 표시하고, 그렇지 않으면 상기 포워딩은 브로드캐스팅을 사용하여 실행된다.

16. 이전의 항목들 중 어느 하나의 방법에 있어서, 상기 인터럽트 테이블 엔트리의 사본은 상기 인터럽트 타겟 ID에 의해 식별된 타겟 프로세서가 상기 게스트 운영 체제에 의해 사용을 위해 예약되었는지(scheduled)를 표시하는 실행 표시자의 사본을 더 포함하고,

상기 타겟 프로세서가 상기 게스트 운영 체제에 의한 사용을 위해 예약되는 것은 상기 타겟 프로세서를 직접적으로 어드레스 하기 위해 상기 타겟 프로세서의 논리적 프로세서 ID를 사용하여 상기 인터럽트 신호의 포워딩을 실행하기 위한 추가의 요건이고, 그렇지 않으면 브로드캐스팅을 사용하여 처리를 위해 상기 제1 운영 체제로 상기 인터럽트 신호를 보낸다.

17. 이전의 항목들 중 어느 하나의 방법에 있어서, 상기 인터럽트 테이블 엔트리의 사본은 상기 인터럽트 타겟 ID에 의해서 식별된 타겟 프로세서가 인터럽트 신호들을 수신하는 것으로부터 현재 차단되었는지를 표시하는 인터럽트 차단 표시자를 더 포함하고,

상기 타겟 프로세서가 차단 해제되는 것은 상기 타겟 프로세서가 직접적으로 어드레스 되기 위해 상기 타겟 프로세서의 논리적 프로세서 ID를 사용하여 상기 인터럽트 신호의 포워딩을 실행하기 위한 추가 요건이고, 그렇지 않으면 브로드캐스팅을 사용하여 처리를 위해 제1 운영 체제로 상기 인터럽트 신호를 보낸다.

18. 이전의 항목들 중 어느 하나의 방법에 있어서, 상기 디바이스 테이블 엔트리는 상기 게스트 운영 체제가 할당된 논리 파티션을 식별하는 논리 파티션 ID를 더 포함하고,

상기 버스 부착 디바이스에 의해서 상기 인터럽트 신호를 포워드 하는 단계는 상기 상기 논리 파티션 ID를 상기 인터럽트 신호와 함께 포워드 하는 단계를 더 포함한다.

19. 이전의 항목들 중 어느 하나의 방법에 있어서, 상기 방법은 상기 수신된 인터럽트 신호가 할당된 인터럽트 서브클래스를 식별하는 인터럽트 서브클래스 ID를 상기 버스 부착 디바이스에 의해서 검색하는 단계를 더 포함하고,

상기 버스 부착 디바이스에 의해서 상기 인터럽트 신호를 포워드 하는 단계는 상기 인터럽트 서브클래스 ID를 상기 인터럽트 신호와 함께 포워드 하는 단계를 더 포함한다.

20. 게스트 운영 체제에 의한 사용을 위해 할당된 컴퓨터 시스템의 복수의 프로세서들 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하는 컴퓨터 시스템에 있어서,

상기 컴퓨터 시스템은 버스 및 버스 부착 디바이스(a bus attachment device)를 통해 상기 복수의 프로세서들과 기능적으로(operationally) 연결되어 있는 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)을 더 포함하고,

상기 컴퓨터 시스템은 상기 버스 부착 디바이스와 기능적으로 연결되는 메모리를 더 포함하며,

상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해(address) 상기 버스 부착 디바이스에 의해서 사용되는 논리적 프로세서 ID(a logical processor ID)가 할당되어 있고,

상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해 상기 운영 체제 및 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)에 의해서 사용되는 인터럽트 타겟 ID(an interrupt target ID)가 더 할당되어 있으며,

상기 메모리는 각 인터럽트 타겟 ID에 할당된 인터럽트 타겟 ID 당 지시된 인터럽트 신호 벡터(a directed interrupt signal vector)를 포함하고,

각 지시된 인터럽트 신호 벡터는 상기 각 버스 연결 모듈에 할당된 버스 연결 모듈 당 지시된 인터럽트 신호 표시자를 포함하며,

각 지시된 인터럽트 신호 벡터는 처리되기 위해 상기 각 버스 연결 모듈에 의해서 발행되고 그리고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 대기하고 있는 지를 표시하고,

상기 컴퓨터 시스템은 방법을 수행하도록 구성되고, 상기 방법은:

인터럽트 타겟 ID를 갖는 상기 버스 연결 모듈들 중 하나로부터 인터럽트 신호를 상기 버스 부착 디바이스에 의해서 수신하는 단계-상기 인터럽트 ID는 상기 인터럽트 신호를 처리하기 위한 타겟 프로세서로서 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 프로세서들 중 하나를 식별함-,

상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 상기 버스 부착 디바이스에 의해서 선택하는 단계,

상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자를 상기 선택된 지시된 인터럽트 신호 벡터에서 상기 버스 부착 디바이스에 의해서 선택하는 단계,

상기 각 버스 연결 모듈에 의해서 발행되고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 처리되기 위해 대기함을 상기 각 지시된 인터럽트 신호 표시자가 표시하도록 상기 선택된 지시된 인터럽트 신호 표시자를 갱신하는 단계,

상기 인터럽트 신호를 상기 타겟 프로세서로 포워드 하는 단계를 포함한다.

21. 게스트 운영 체제에 의한 사용을 위해 할당된 컴퓨터 시스템의 복수의 프로세서 중 하나 또는 그 이상의 프로세서를 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하기 위한 컴퓨터 프로그램 제품으로서,

게스트 운영 체제에 의한 사용을 위해 할당된 컴퓨터 시스템의 복수의 프로세서들 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하는 컴퓨터 프로그램 제품에 있어서,

상기 컴퓨터 시스템은 버스 및 버스 부착 디바이스(a bus attachment device)를 통해 상기 복수의 프로세서들과 기능적으로(operationally) 연결되어 있는 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)을 더 포함하고,

상기 컴퓨터 시스템은 상기 버스 부착 디바이스와 기능적으로 연결되는 메모리를 더 포함하며,

상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해(address) 상기 버스 부착 디바이스에 의해서 사용되는 논리적 프로세서 ID(a logical processor ID)가 할당되어 있고,

상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해 상기 운영 체제 및 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)에 의해서 사용되는 인터럽트 타겟 ID(an interrupt target ID)가 더 할당되어 있으며,

상기 메모리는 각 인터럽트 타겟 ID에 할당된 인터럽트 타겟 ID 당 지시된 인터럽트 신호 벡터(a directed interrupt signal vector)를 포함하고,

각 지시된 인터럽트 신호 벡터는 상기 각 버스 연결 모듈에 할당된 버스 연결 모듈 당 지시된 인터럽트 신호 표시자를 포함하며,

각 지시된 인터럽트 신호 벡터는 처리되기 위해 상기 각 버스 연결 모듈에 의해서 발행되고 그리고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 대기하고 있는 지를 표시하고,

상기 컴퓨터 프로그램 제품은 처리 회로에 의해 판독 가능하고 방법을 수행하기 위해 상기 처리회로에 의한 실행을 위한 명령들을 저장하는 컴퓨터 판독 가능한 비일시적 매체를 포함하며, 상기 방법은:

인터럽트 타겟 ID를 갖는 상기 버스 연결 모듈들 중 하나로부터 인터럽트 신호를 상기 버스 부착 디바이스에 의해서 수신하는 단계-상기 인터럽트 ID는 상기 인터럽트 신호를 처리하기 위한 타겟 프로세서로서 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 프로세서들 중 하나를 식별함-,

상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 상기 버스 부착 디바이스에 의해서 선택하는 단계,

상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자를 상기 선택된 지시된 인터럽트 신호 벡터에서 상기 버스 부착 디바이스에 의해서 선택하는 단계,

상기 각 버스 연결 모듈에 의해서 발행되고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 처리되기 위해 대기함을 상기 각 지시된 인터럽트 신호 표시자가 표시하도록 상기 선택된 지시된 인터럽트 신호 표시자를 갱신하는 단계,

상기 인터럽트 신호를 상기 타겟 프로세서로 포워드 하는 단계를 포함한다.

Claims (21)

1. 게스트 운영 체제에 의한 사용을 위해 할당된(assigned) 컴퓨터 시스템의 복수의 프로세서들 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하는 방법에 있어서,
   상기 컴퓨터 시스템은 버스 및 버스 부착 디바이스(a bus attachment device)를 통해 상기 복수의 프로세서들과 기능적으로(operationally) 연결되는 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)을 더 포함하고,
   상기 컴퓨터 시스템은 상기 버스 부착 디바이스와 기능적으로 연결되는 메모리를 더 포함하며,
   상기 복수의 프로세서들의 각 프로세서에는 각 프로세서를 어드레스 하기 위해(address) 상기 버스 부착 디바이스에 의해서 사용되는 논리적 프로세서 ID(a logical processor ID)가 할당되어 있고,
   상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 복수의 프로세서들의 각 프로세서에는 각 프로세서를 어드레스 하기 위해 상기 운영 체제 및 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)에 의해서 사용되는 인터럽트 타겟 ID(an interrupt target ID)가 더 할당되어 있으며,
   상기 메모리는 각 인터럽트 타겟 ID에 할당된 인터럽트 타겟 ID 당 지시된 인터럽트 신호 벡터(a directed interrupt signal vector)를 포함하고,
   각 지시된 인터럽트 신호 벡터는 상기 각 버스 연결 모듈에 할당된 버스 연결 모듈 당 지시된 인터럽트 신호 표시자(a directed interrupt signal indicator)를 포함하며,
   각 지시된 인터럽트 신호 벡터는 처리되기 위해 상기 각 버스 연결 모듈에 의해서 발행되고 그리고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 있는 지를 표시하고,
   상기 방법은:
   인터럽트 타겟 ID를 갖는 상기 버스 연결 모듈들 중 하나로부터 인터럽트 신호를 상기 버스 부착 디바이스에 의해서 수신하는 단계-상기 인터럽트 ID는 상기 인터럽트 신호를 처리하기 위한 타겟 프로세서로서 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 프로세서들 중 하나를 식별함-,
   상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 상기 버스 부착 디바이스에 의해서 선택하는 단계,
   상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자를 상기 선택된 지시된 인터럽트 신호 벡터에서 상기 버스 부착 디바이스에 의해서 선택하는 단계,
   상기 각 버스 연결 모듈에 의해서 발행되고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 처리되기 위해 있음을 상기 각 지시된 인터럽트 신호 표시자가 표시하도록 상기 선택된 지시된 인터럽트 신호 표시자를 상기 버스 부착 디바이스에 의해서 갱신하는 단계,
   상기 인터럽트 신호를 상기 타겟 프로세서로 상기 버스 부착 디바이스에 의해서 포워드하는 단계를 포함하는
   방법.
2. 제1항에 있어서, 상기 인터럽트 신호 표시자들은 동일 버스 연결 모듈에 할당되고 각각은 상기 인터럽트 신호 표시자를 포함하는 상기 지시된 인터럽트 신호 벡터 내에서 동일한 오프셋을 포함하는
   방법.
3. 　제1항에 있어서, 상기 지시된 인터럽트 신호 벡터들은 각각 메모리 내 인접 영역으로서 구현되는
   방법.
4. 제1항에 있어서, 상기 지시된 인터럽트 신호 표시자들은 각각 단일 비트로서 구현되는
   방법.
5. 제1항에 있어서, 상기 방법은 상기 메모리에 저장된 인터럽트 테이블로부터 상기 수신된 인터럽트 타겟 ID에 할당된 인터럽트 테이블 엔트리의 사본을 상기 버스 부착 디바이스가 검색하는 단계(retrieving)를 더 포함하고,
   상기 인터럽트 테이블 엔트리는 상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터의 메모리 주소를 표시하는 지시된 인터럽트 신호 벡터 주소 표시자를 포함하며,
   상기 버스 부착 디바이스는 상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 선택하는 단계를 위해 상기 각 지시된 인터럽트 신호 벡터의 메모리 주소를 사용하는
   방법.
6. 제5항에 있어서, 상기 방법은 메모리에 저장된 디바이스 테이블로부터 디바이스 테이블 엔트리의 사본을 상기 버스 부착 디바이스가 검색하는 단계를 더 포함하고,
   상기 디바이스 테이블 엔트리는 상기 인터럽트 테이블의 메모리 주소를 표시하는 인터럽트 테이블 주소 표시자를 포함하며,
   상기 버스 부착 디바이스는 상기 인터럽트 테이블 엔트리의 제1 사본을 검색하는 단계를 위해 상기 인터럽트 테이블의 메모리 주소를 사용하는
   방법.
7. 　제6항에 있어서, 상기 디바이스 테이블 엔트리는 상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자의 오프셋을 표시하는 지시된 인터럽트 신호 오프셋 표시자를 더 포함하는
   방법.
8. 제1항에 있어서, 상기 메모리는 인터럽트 타겟 ID당 지시된 인터럽트 요약 표시자를 갖는 지시된 인터럽트 요약 벡터를 더 포함하고,
   각각의 지시된 인터럽트 요약 표시자는 처리되기 위해 상기 각 인터럽트 타겟 ID에 어드레스 되는 인터럽트 신호가 있는지를 표시하는 인터럽트 타겟ID로 할당되며,
   상기 방법은:
   상기 수신된 인터럽트 신호가 어드레스 되는 상기 타겟 프로세서 ID에 할당된 상기 지시된 인터럽트 요약 표시자를 상기 버스 부착 디바이스에 의해서 선택하는 단계,
   처리되기 위해 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 있음을 상기 선택된 지시된 인터럽트 요약 표시자가 표시하도록 상기 선택된 지시된 인터럽트 요약 표시자를 상기 버스 부착 디바이스에 의해서 갱신하는 단계를 포함하는
   방법.
9. 제8항에 있어서, 상기 지시된 인터럽트 요약 벡터는 메모리 내 인접 영역으로서 구현되는
   방법.
10. 제8항에 있어서, 상기 지시된 인터럽트 요약 표시자들은 각각 단일 비트로서 구현되는
    방법.
11. 　제8항에 있어서, 상기 인터럽트 테이블 엔트리는 상기 지시된 인터럽트 요약 벡터의 메모리 주소를 표시하는 지시된 인터럽트 요약 벡터 주소 표시자를 더 포함하고,
    상기 버스 부착 디바이스는 상기 수신된 인터럽트 신호가 어드레스 되는 상기 타겟 프로세서 ID에 할당된 상기 지시된 인터럽트 요약 표시자를 선택하는 단계를 위해 상기 지시된 인터럽트 요약 벡터의 메모리 주소를 사용하는
    방법.
12. 　제8항에 있어서, 상기 디바이스 테이블 엔트리는 상기 지시된 인터럽트 요약 벡터 내에서 상기 타겟 프로세서 ID에 할당된 상기 지시된 인터럽트 요약 표시자의 오프셋을 표시하는 지시된 인터럽트 요약 오프셋 표시자를 더 포함하는
    방법.
13. 제1항에 있어서, 상기 방법은, 상기 인터럽트 신호를 상기 타겟 프로세서에 포워드 할 때,
    상기 인터럽트 신호와 함께 수신된 상기 타겟 프로세서의 인터럽트 타겟 ID를 상기 타겟 프로세서의 논리적 프로세서 ID로 상기 버스 부착 디바이스에 의해서 변환하는 단계, 및
    상기 인터럽트 신호의 타겟으로서 상기 타겟 프로세서를 어드레스 하기 위해 상기 타겟 프로세서의 논리적 프로세서 ID를 사용하는 단계를 더 포함하는
    방법.
14. 제11항에 있어서, 상기 방법은
    상기 메모리에 저장된 인터럽트 테이블로부터 상기 인터럽트 타겟 ID에 할당된 인터럽트 테이블 엔트리의 사본을 상기 버스 부착 디바이스에 의해서 검색하는 단계를 더 포함하고,
    상기 인터럽트 테이블 엔트리의 사본은 제1 논리 프로세서 ID에 대한 상기 인터럽트 타겟 ID의 현재 매핑을 더 포함하며,
    상기 버스 부착 디바이스는 상기 인터럽트 신호와 함께 수신된 상기 타겟 프로세서의 인터럽트 타겟 ID를 변환하는 단계를 위해 인터럽트 테이블 엔트리의 사본을 사용하는
    방법.
15. 　제1항에 있어서, 상기 디바이스 테이블 엔트리의 사본은 상기 타겟 프로세서가 직접적으로 어드레스 되는지를 표시하는 직접 시그널링 표시자(the direct signaling indicator)를 더 포함하고,
    상기 직접 시그널링 표시자는 상기 인터럽트 신호의 직접 포워딩이 상기 타겟 프로세서를 직접적으로 어드레스 하기 위해 상기 타겟 프로세서의 논리적 프로세서 ID를 사용하여 상기 인터럽트 신호의 포워딩을 실행하기 위한 요건이 됨을 표시하고, 그렇지 않으면 상기 포워딩은 브로드캐스팅을 사용하여 실행되는
    방법.
16. 제1항에 있어서, 상기 인터럽트 테이블 엔트리의 사본은 상기 인터럽트 타겟 ID에 의해 식별된 타겟 프로세서가 상기 게스트 운영 체제에 의해 사용을 위해 예약되었는지(scheduled)를 표시하는 실행 표시자의 사본을 더 포함하고,
    상기 타겟 프로세서가 상기 게스트 운영 체제에 의한 사용을 위해 예약되는 것은 상기 타겟 프로세서를 직접적으로 어드레스 하기 위해 상기 타겟 프로세서의 논리적 프로세서 ID를 사용하여 상기 인터럽트 신호의 포워딩을 실행하기 위한 추가의 요건이고, 그렇지 않으면 브로드캐스팅을 사용하여 처리를 위해 상기 제1 운영 체제로 상기 인터럽트 신호를 보내는
    방법.
17. 제1항에 있어서, 상기 인터럽트 테이블 엔트리의 사본은 상기 인터럽트 타겟 ID에 의해서 식별된 타겟 프로세서가 인터럽트 신호들을 수신하는 것으로부터 현재 차단되었는지를 표시하는 인터럽트 차단 표시자를 더 포함하고,
    상기 타겟 프로세서가 차단 해제되는 것은 상기 타겟 프로세서가 직접적으로 어드레스 되기 위해 상기 타겟 프로세서의 논리적 프로세서 ID를 사용하여 상기 인터럽트 신호의 포워딩을 실행하기 위한 추가 요건이고, 그렇지 않으면 브로드캐스팅을 사용하여 처리를 위해 제1 운영 체제로 상기 인터럽트 신호를 보내는
    방법.
18. 제1항에 있어서, 상기 디바이스 테이블 엔트리는 상기 게스트 운영 체제가 할당된 논리 파티션을 식별하는 논리 파티션 ID를 더 포함하고,
    상기 버스 부착 디바이스에 의해서 상기 인터럽트 신호를 포워드 하는 단계는 상기 상기 논리 파티션 ID를 상기 인터럽트 신호와 함께 포워드 하는 단계를 더 포함하는
    방법.
19. 　제1항에 있어서, 상기 방법은 상기 수신된 인터럽트 신호가 할당된 인터럽트 서브클래스를 식별하는 인터럽트 서브클래스 ID를 상기 버스 부착 디바이스에 의해서 검색하는 단계를 더 포함하고,
    상기 버스 부착 디바이스에 의해서 상기 인터럽트 신호를 포워드 하는 단계는 상기 인터럽트 서브클래스 ID를 상기 인터럽트 신호와 함께 포워드 하는 단계를 더 포함하는
    방법.
20. 게스트 운영 체제에 의한 사용을 위해 할당된 컴퓨터 시스템의 복수의 프로세서들 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하는 컴퓨터 시스템에 있어서,
    상기 컴퓨터 시스템은 버스 및 버스 부착 디바이스(a bus attachment device)를 통해 상기 복수의 프로세서들과 기능적으로(operationally) 연결되어 있는 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)을 더 포함하고,
    상기 컴퓨터 시스템은 상기 버스 부착 디바이스와 기능적으로 연결되는 메모리를 더 포함하며,
    상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해(address) 상기 버스 부착 디바이스에 의해서 사용되는 논리적 프로세서 ID(a logical processor ID)가 할당되어 있고,
    상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해 상기 운영 체제 및 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)에 의해서 사용되는 인터럽트 타겟 ID(an interrupt target ID)가 더 할당되어 있으며,
    상기 메모리는 각 인터럽트 타겟 ID에 할당된 인터럽트 타겟 ID 당 지시된 인터럽트 신호 벡터(a directed interrupt signal vector)를 포함하고,
    각 지시된 인터럽트 신호 벡터는 상기 각 버스 연결 모듈에 할당된 버스 연결 모듈 당 지시된 인터럽트 신호 표시자를 포함하며,
    각 지시된 인터럽트 신호 벡터는 처리되기 위해 상기 각 버스 연결 모듈에 의해서 발행되고 그리고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 대기하고 있는 지를 표시하며,
    상기 컴퓨터 시스템은 방법을 수행하도록 구성되고, 상기 방법은:
    인터럽트 타겟 ID를 갖는 상기 버스 연결 모듈들 중 하나로부터 인터럽트 신호를 상기 버스 부착 디바이스에 의해서 수신하는 단계-상기 인터럽트 ID는 상기 인터럽트 신호를 처리하기 위한 타겟 프로세서로서 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 프로세서들 중 하나를 식별함-,
    상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 상기 버스 부착 디바이스에 의해서 선택하는 단계,
    상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자를 상기 선택된 지시된 인터럽트 신호 벡터로부터 상기 버스 부착 디바이스에 의해서 선택하는 단계,
    상기 각 버스 연결 모듈에 의해서 발행되고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 처리되기 위해 대기함을 상기 각 지시된 인터럽트 신호 표시자가 표시하도록 상기 선택된 지시된 인터럽트 신호 표시자를 갱신하는 단계,
    상기 인터럽트 신호를 상기 타겟 프로세서로 포워드 하는 단계를 포함하는
    컴퓨터 시스템.
21. 게스트 운영 체제에 의한 사용을 위해 할당된 컴퓨터 시스템의 복수의 프로세서들 중 하나 또는 그 이상의 프로세서들을 사용하여 실행되는 게스트 운영 체제에 인터럽트 신호를 제공하는 컴퓨터 프로그램 제품에 있어서,
    상기 컴퓨터 시스템은 버스 및 버스 부착 디바이스(a bus attachment device)를 통해 상기 복수의 프로세서들과 기능적으로(operationally) 연결되어 있는 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)을 더 포함하고,
    상기 컴퓨터 시스템은 상기 버스 부착 디바이스와 기능적으로 연결되는 메모리를 더 포함하며,
    상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해(address) 상기 버스 부착 디바이스에 의해서 사용되는 논리적 프로세서 ID(a logical processor ID)가 할당되어 있고,
    상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 복수의 프로세서들의 각 프로세서에는 상기 각 프로세서를 어드레스 하기 위해 상기 운영 체제 및 하나 또는 그 이상의 버스 연결 모듈들(bus connected modules)에 의해서 사용되는 인터럽트 타겟 ID(an interrupt target ID)가 더 할당되어 있으며,
    상기 메모리는 각 인터럽트 타겟 ID에 할당된 인터럽트 타겟 ID 당 지시된 인터럽트 신호 벡터(a directed interrupt signal vector)를 포함하고,
    각 지시된 인터럽트 신호 벡터는 상기 각 버스 연결 모듈에 할당된 버스 연결 모듈 당 지시된 인터럽트 신호 표시자를 포함하며,
    각 지시된 인터럽트 신호 벡터는 처리되기 위해 상기 각 버스 연결 모듈에 의해서 발행되고 그리고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 대기하고 있는 지를 표시하고,
    상기 컴퓨터 프로그램 제품은 처리 회로에 의해 판독 가능하고 방법을 수행하기 위해 상기 처리회로에 의한 실행을 위한 명령들을 저장하는 컴퓨터 판독 가능한 비일시적 매체를 포함하며, 상기 방법은:
    인터럽트 타겟 ID를 갖는 상기 버스 연결 모듈들 중 하나로부터 인터럽트 신호를 상기 버스 부착 디바이스에 의해서 수신하는 단계-상기 인터럽트 ID는 상기 인터럽트 신호를 처리하기 위한 타겟 프로세서로서 상기 게스트 운영 체제에 의한 사용을 위해 할당된 상기 프로세서들 중 하나를 식별함-,
    상기 수신된 인터럽트 신호가 어드레스 되는 상기 인터럽트 타겟 ID에 할당된 상기 지시된 인터럽트 신호 벡터를 상기 버스 부착 디바이스에 의해서 선택하는 단계,
    상기 수신된 인터럽트 신호를 발행한 상기 버스 연결 모듈에 할당된 상기 지시된 인터럽트 신호 표시자를 상기 선택된 지시된 인터럽트 신호 벡터에서 상기 버스 부착 디바이스에 의해서 선택하는 단계,
    상기 각 버스 연결 모듈에 의해서 발행되고 상기 각 인터럽트 타겟 ID로 어드레스 되는 인터럽트 신호가 처리되기 위해 대기함을 상기 각 지시된 인터럽트 신호 표시자가 표시하도록 상기 선택된 지시된 인터럽트 신호 표시자를 갱신하는 단계,
    상기 인터럽트 신호를 상기 타겟 프로세서로 포워드 하는 단계를 포함하는
    컴퓨터 프로그램 제품.
    

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