KR20210088131A - Apparatus for generating dds chirp signal capable of compensation of phase shift - Google Patents

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Abstract

The present invention relates to a direct digital synthesis (DDS) chirp signal generating apparatus, and more specifically, to a DDS chirp signal generating apparatus capable of compensating an error caused by a phase shift which occurs in a frequency accumulator and a phase accumulator of the DDS chirp signal generating apparatus. The DDS chirp signal generating apparatus according to an embodiment of the present invention comprises: the frequency accumulator provided with a frequency control word (FCW) to accumulate and output the FCW; the phase accumulator provided with an output value by the frequency accumulator to accumulate and output the output values received from the frequency accumulator; an error compensation unit for detecting a compensation value from the output of the phase accumulator to store the detected compensation value; and a subtraction unit for subtracting the compensation value stored in the error compensation unit from the output value of the frequency accumulator to provide a subtraction result to the phase accumulator.

Description

위상 오차의 보상이 가능한 DDS 첩 신호 발생 장치{APPARATUS FOR GENERATING DDS CHIRP SIGNAL CAPABLE OF COMPENSATION OF PHASE SHIFT}DDS chirp signal generator capable of compensating for phase error {APPARATUS FOR GENERATING DDS CHIRP SIGNAL CAPABLE OF COMPENSATION OF PHASE SHIFT}

본 발명은 DDS 첩 신호 발생 장치에 관한 것으로, 좀 더 상세하게는 DDS 첩 신호 발생 장치 내의 주파수 누적기(Frequency Accumulator)와 위상 누적기(Phase Accumulator)에서 발생하는 위상 시프트(Phase Shift)에 의한 오차를 보상할 수 있는 DDS 첩 신호 발생 장치에 관한 것이다.The present invention relates to an apparatus for generating a DDS chirp signal, and more particularly, to an error due to a phase shift occurring in a frequency accumulator and a phase accumulator in the DDS chirp signal generating apparatus. It relates to a device for generating a DDS chirp signal capable of compensating for

합성개구레이더(SAR, Synthetic Aperture Radar)는 전자기파를 이용하여 원거리에 위치한 타겟의 고해상도 영상을 획득하는 전천후 레이더이다. 레이더의 거리해상도는 신호 대역폭이 넓어질수록 향상된다. 따라서 넓은 대역의 신호를 안정적으로 생성 및 송수신 가능하도록 설계해야 한다. Synthetic Aperture Radar (SAR) is an all-weather radar that acquires high-resolution images of a distant target using electromagnetic waves. The radar's range resolution improves as the signal bandwidth increases. Therefore, it should be designed so that a wide band signal can be stably generated and transmitted/received.

SAR는 넓은 대역의 신호를 생성하기 위하여, 시간에 따라 순시주파수가 선형적으로 증가하는 선형 주파수 변조(LFM, Linear Frequency Modulation) 기법을 사용한 첩(Chirp) 신호를 생성한다. SAR generates a chirp signal using a linear frequency modulation (LFM) technique in which an instantaneous frequency linearly increases with time in order to generate a wide-band signal.

첩 신호를 생성하는 대표적인 방법으로 VCO를 이용한 신호발생, 메모리 맵 방식, 직접 디지털 파형합성기(DDS, Direct Digital Synthesizer) 방식 등이 존재한다. 이 중, DDS는 좋은 주파수 해상도(Fine Frequency Resolution), 빠른 스위칭 속도(Fast Switching Speed) 등의 장점을 가지고 있어, 최근 SAR에서 각광받는다. As a representative method of generating a chirp signal, there are signal generation using a VCO, a memory map method, and a direct digital synthesizer (DDS, Direct Digital Synthesizer) method. Among them, DDS has advantages such as good frequency resolution and fast switching speed, and is recently spotlighted in SAR.

도 1은, DDS를 이용하여 다운-업 첩(Down-Up Chirp) 신호를 발생시키는 종래의 DDS 첩(Chirp) 신호 발생 장치의 블록 구성도이다.1 is a block diagram of a conventional DDS chirp signal generating apparatus for generating a down-up chirp signal by using the DDS.

도 1에 도시된 종래의 DDS 첩 신호 발생 장치는, 주파수 누적기(FA, Frequency Accumulator), 위상 누적기(PA, Phase Accumulator), 룩업 테이블(LUT, Look-Up Table), 디지털 아날로그 컨버터(DAC, Digital-to-Analog Converter)로 구성된다. The conventional DDS chirp signal generator shown in FIG. 1 includes a frequency accumulator (FA), a phase accumulator (PA), a look-up table (LUT), and a digital-to-analog converter (DAC). , Digital-to-Analog Converter).

DDS를 이용하여 첩(Chirp) 신호를 생성하는 경우, 생성하려는 신호의 파라미터를 특정하고, 이에 해당하는 FCW(Frequency Control Word)를 입력하여 도 1과 같은 과정을 거쳐 신호를 생성한다. When generating a chirp signal using DDS, a parameter of a signal to be generated is specified, a frequency control word (FCW) corresponding thereto is inputted, and the signal is generated through the process shown in FIG. 1 .

주파수 누적기(FA)는 매 시스템 클럭(System Clock)의 상승 에지(Rising Edge)마다 FCW를 누적하여 출력한다. FCW는 상수(Constant Value)이기 때문에, 주파수 누적기(FA)는 램프(Ramp) 형태의 신호를 출력하게 된다. The frequency accumulator FA accumulates and outputs the FCW at every rising edge of each system clock. Since FCW is a constant value, the frequency accumulator FA outputs a signal in the form of a ramp.

종래의 DDS 첩 신호 발생 장치는 다운-업 첩(Down-Up Chirp) 신호를 생성하기 위하여, 주파수 누적기(FA)의 출력에 최대 CW(Maximum Control Word)의 값을 뺄셈 연산을 한다. 해당 과정을 통해 DDS 첩 신호 발생 장치는 -Maximum FCW/2 부터 Maximum FCW/2 구간의 대역을 가지는 신호를 생성한다. A conventional device for generating a DDS chirp signal performs a subtraction operation by subtracting a maximum control word (CW) value from an output of the frequency accumulator FA to generate a down-up chirp signal. Through this process, the DDS chirp signal generator generates a signal having a band of -Maximum FCW/2 to Maximum FCW/2.

주파수 누적기(FA)로부터 생성된 출력은 위상 누적기(PA)로 입력되어 첩(Chirp) 신호의 순시 위상을 생성하게 된다. 룩업 테이블(LUT)은 위상 어드레스 대비 정현파의 진폭 신호를 저장하고 있으며, 위상 누적기(PA)의 출력에 따른 첩(Chirp) 신호를 출력한다.The output generated from the frequency accumulator FA is input to the phase accumulator PA to generate an instantaneous phase of the chirp signal. The lookup table LUT stores the amplitude signal of the sine wave versus the phase address, and outputs a chirp signal according to the output of the phase accumulator PA.

여기서, 종래의 DDS chirp 신호 발생 장치는, 위상 누적기(PA)의 출력을 룩업 테이블(LUT)에 입력하기 위해, 위상 누적기(PA)의 출력을 2 파이(2 pi) 단위로 언래핑(Unwrapping)할 때 절단 오차(Truncation Error)가 발생한다. Here, in the conventional DDS chirp signal generator, in order to input the output of the phase accumulator PA to the lookup table LUT, the output of the phase accumulator PA is unwrapped in units of 2 pi. When unwrapping, a truncation error occurs.

상기 절단 오차(Truncation Error)가 발생하는 원인은 정수(Integer) 형태의 FCW가 2 파이(2 pi) 단위로 언래핑되는 2차 함수(Float) 형태의 주파수 누적기(FA)의 출력을 표현하지 못함에 기인한다. The cause of the truncation error is that the FCW in the form of an integer does not express the output of the frequency accumulator (FA) in the form of a quadratic function (Float) that is unwrapped in units of 2 pi. due to the inability

상술한 상기 절단 오차 현상에 의하여, 위상 누적기(PA)의 출력에 오프셋(Offset)이 발생하게 되고, 그 결과 종래의 DDS 첩 신호 발생 장치가 생성하는 첩(Chirp) 신호에 위상 시프트(Phase Shift)가 발생한다. Due to the above-described truncation error phenomenon, an offset occurs in the output of the phase accumulator PA, and as a result, a phase shift occurs in the chirp signal generated by the conventional DDS chirp signal generator. ) occurs.

이러한 위상 시프트 오류(Phase Shift Error)는 종래의 DDS 첩 신호 발생 장치가 매 펄스 반복 간격(PRI, Pulse Repetition Interval)마다 생성하는 첩(Chirp) 신호 출력의 시작 위상에 나타난다. This phase shift error (Phase Shift Error) appears at the start phase of the output of the chirp signal generated by the conventional DDS chir signal generator at every pulse repetition interval (PRI).

도 2는 종래의 DDS 첩 신호 발생 장치에서 상술한 절단 오차(Truncation Error)가 생성된 경우의 주파수 누적기(FA) 및 위상 누적기(PA)의 출력을 나타낸다.FIG. 2 shows outputs of the frequency accumulator FA and the phase accumulator PA when the above-described truncation error is generated in the conventional DDS chirp signal generator.

도 2의 (a)와 같이, 이상적인 경우(ideal case), 주파수 누적기(FA)는 램프(Ramp) 형태의 출력을 나타내지만, 일반적인 디지털 시스템의 경우, 도 2의 (b)에 도시된 바와 같이, 램프 형상이지만 이산적인(Discrete) 출력 특성을 보인다. As shown in (a) of Figure 2, in an ideal case, the frequency accumulator (FA) shows an output in the form of a ramp, but in the case of a general digital system, as shown in (b) of Figure 2 Similarly, although it is a lamp shape, it shows discrete output characteristics.

도 2의 (b)의 'T'는 주파수 누적기(FA)의 레지스터에 저장될 수 있는 최대 비트 수를 의미하는데, 레지스터가 n 비트로 동작하는 경우, 2(n-1)에 해당하는 비트가 레지스터에 저장될 수 있다. 상기 'T'를 넘는 비트 값이 주파수 누적기(FA)의 다음 주기의 시작 오프셋(Offset)으로 나타난다. 이러한 주파수 누적기(FA)의 절단(Truncation) 오차에 의해 오프셋(Offset)이 발생하게 된다. 이러한 절단 오차는 이후 위상 누적기(PA)의 출력에 영향을 준다.'T' in (b) of FIG. 2 means the maximum number of bits that can be stored in the register of the frequency accumulator (FA). When the register operates with n bits, the bit corresponding to 2 (n-1) is can be stored in registers. A bit value exceeding the 'T' appears as a start offset of the next cycle of the frequency accumulator (FA). An offset occurs due to a truncation error of the frequency accumulator FA. This truncation error then affects the output of the phase accumulator PA.

도 2의 (c)는 도 1의 모듈라(Modular)에서 모듈라 연산을 거친 후의 주파수 누적기(FA)의 출력을 보여준다. FIG. 2C shows the output of the frequency accumulator FA after the modulo operation is performed in the modular of FIG. 1 .

도 2의 (d)는 주파수 누적기(FA)의 출력을 랩핑(wrapping)한 것을 보여주는 것으로서, 주파수 누적기(FA)의 절단(Truncation) 현상에 의하여, 위상 누적기(PA)의 출력에 오프셋(Offset)이 나타나는 현상을 보여준다. 도 2의 (d)에 도시된 바와 같이, 오프셋(Offset)이 발생하여 위상 시프트(Phase Shift)가 발생하는 경우, 출력되는 첩(Chirp) 신호의 주파수 및 위상 특성이 왜곡된다. (d) of FIG. 2 shows that the output of the frequency accumulator FA is wrapped, and an offset is applied to the output of the phase accumulator PA due to the truncation phenomenon of the frequency accumulator FA. (Offset) appears. As shown in (d) of FIG. 2 , when an offset occurs and a phase shift occurs, the frequency and phase characteristics of the output chirp signal are distorted.

이로 인하여 위상 시프트(Phase Shift)가 존재하는 신호를 범위 보상(Range Compression)하는 경우, 사이드 로브 지표(PSLR, ISLR) 등의 신호 품질이 저하된다. 궁극적으로 위상 시프트 오류(Phase Shift Error)는 레이더 영상 품질의 저하를 야기하므로, 향상된 품질의 레이더 영상을 획득하기 위하여 반드시 제거되어야 한다.For this reason, when a signal having a phase shift is range-compressed, signal quality such as side lobe indicators (PSLR, ISLR) is deteriorated. Ultimately, since a phase shift error causes deterioration of radar image quality, it must be removed in order to obtain an improved radar image.

본 발명이 해결하고자 하는 과제는, DDS 첩 신호 발생 장치에 있어서, 주파수 누적기의 절단 현상에 의해 위상 누적기에서 발생되는 오프셋을 보상할 수 있는 DDS 첩 신호 발생 장치를 제공한다.An object of the present invention is to provide an apparatus for generating a DDS chirp signal capable of compensating for an offset generated in a phase accumulator due to a cut-off phenomenon of the frequency accumulator in the apparatus for generating a DDS chirp signal.

본 발명의 실시 형태에 따른 DDS 첩 신호 발생 장치는, 주파수 컨트롤 워드(FCW)를 제공받고, 상기 주파수 컨트롤 워드를 누적하여 출력하는 주파수 누적기; 상기 주파수 누적기로부터의 출력 값을 제공받고, 수신된 상기 주파수 누적기로부터의 출력 값을 누적하여 출력하는 위상 누적기; 상기 위상 누적기의 출력에서 보상 값을 검출하고, 검출된 상기 보상 값을 저장하는 상기 오류 보상부; 및 상기 주파수 누적기의 출력 값에서 상기 오류 보상부에 저장된 보상 값을 차감하여 상기 위상 누적기로 제공하는 감산기;를 포함한다.A device for generating a DDS chirp signal according to an embodiment of the present invention includes: a frequency accumulator for receiving a frequency control word (FCW) and accumulating and outputting the frequency control word; a phase accumulator receiving the output value from the frequency accumulator and accumulating and outputting the received output value from the frequency accumulator; the error compensator for detecting a compensation value from the output of the phase accumulator and storing the detected compensation value; and a subtractor that subtracts the compensation value stored in the error compensator from the output value of the frequency accumulator and provides the subtracted value to the phase accumulator.

본 발명의 실시 형태에 따른 DDS 첩 신호 발생 장치를 사용하면, 위상 누적기에서 발생되는 오프셋을 보상할 수 있으므로, 출력되는 첩 신호의 주파수와 위상 특성의 왜곡을 저하 및 방지할 수 있는 이점이 있다. When the DDS chirp signal generating apparatus according to the embodiment of the present invention is used, it is possible to compensate for the offset generated by the phase accumulator, so there is an advantage in that it is possible to reduce and prevent distortion of the frequency and phase characteristics of the output chirp signal. .

나아가, 임펄스 응답 함수(IRF) 등의 신호 품질을 향상시킬 수 있어, 향상된 품질의 레이더 영상을 획득할 수 있는 이점이 있다. Furthermore, since signal quality such as an impulse response function (IRF) can be improved, there is an advantage in that a radar image of improved quality can be obtained.

도 1은, DDS를 이용하여 다운-업 첩(Down-Up Chirp) 신호를 발생시키는 종래의 DDS 첩(Chirp) 신호 발생 장치의 블록 구성도이다.
도 2는 종래의 DDS 첩 신호 발생 장치에서 상술한 절단 오차(Truncation Error)가 생성된 경우의 주파수 누적기(FA) 및 위상 누적기(PA)의 출력을 나타낸다.
도 3은 본 발명의 실시 형태에 따른 DDS 첩 신호 발생 장치의 블록 구성도이다.
도 4는 도 3에 도시된 오류 보상부(350)의 동작을 설명하기 위한 그래프들이다.1 is a block diagram of a conventional DDS chirp signal generating apparatus for generating a down-up chirp signal by using the DDS.
FIG. 2 shows outputs of the frequency accumulator FA and the phase accumulator PA when the above-described truncation error is generated in the conventional DDS chirp signal generator.
3 is a block diagram of a device for generating a DDS chirp signal according to an embodiment of the present invention.
FIG. 4 is a graph for explaining the operation of the error compensator 350 shown in FIG. 3 .

이하, 본 발명의 바람직한 실시 형태의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들 중 인용부호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 인용부호들로 표시됨을 유의해야 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a detailed description of a preferred embodiment of the present invention is described with reference to the accompanying drawings. It should be noted that reference numerals and the same components in the drawings are indicated by the same reference numerals as much as possible even if they are indicated on different drawings. For reference, in describing the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.

도 3은 본 발명의 실시 형태에 따른 DDS 첩(chirp) 신호 발생 장치의 블록 구성도이다.3 is a block diagram of an apparatus for generating a DDS chirp signal according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시 형태에 따른 DDS chrip 신호 발생 장치는 주파수 누적기(310), 제1 감산기(320), 위상 누적기(340) 및 오류 보상부(350)를 포함한다. Referring to FIG. 3 , the apparatus for generating a DDS chrip signal according to an embodiment of the present invention includes a frequency accumulator 310 , a first subtractor 320 , a phase accumulator 340 , and an error compensator 350 .

주파수 누적기(310)는 주파수 컨트롤 워드(FCW)를 입력으로 제공받고, 제공되는 주파수 컨트롤 워드(FCW)를 누적하여 출력한다.The frequency accumulator 310 receives the frequency control word FCW as an input, accumulates the frequency control word FCW and outputs the accumulated frequency control word FCW.

주파수 누적기(310)는 매 시스템 클럭(System Clock, 304)의 상승 에지(Rising Edge)마다 FCW를 누적하여 출력한다. The frequency accumulator 310 accumulates and outputs the FCW at every rising edge of each system clock 304 .

주파수 누적기(310)는 주파수 누적기(310)의 레지스터(313)의 저장 공간이 오버플로우되기 전까지 입력되는 FCW를 누적하여 출력할 수 있다.The frequency accumulator 310 may accumulate and output the input FCW until the storage space of the register 313 of the frequency accumulator 310 overflows.

주파수 누적기(310)으로 입력되는 FCW가 상수(Constant Value)이면, 주파수 누적기(FA)는 램프(Ramp) 형태의 신호를 출력할 수 있다.When the FCW input to the frequency accumulator 310 is a constant value, the frequency accumulator FA may output a signal in the form of a ramp.

주파수 누적기(310)는 가산기(311)와 레지스터(313)를 포함할 수 있다. 가산기(311)는 입력되는 FCW와 레지스터(313)에 저장된 값을 덧셈 연산하여 출력한다. 레지스터(313)에는 가산기(311)에서 출력되는 값을 저장하고, 다시 피드백하여 가산기(311)로 저장된 값을 제공한다. The frequency accumulator 310 may include an adder 311 and a register 313 . The adder 311 adds and outputs the input FCW and the value stored in the register 313 . The register 313 stores the value output from the adder 311 , and provides the stored value to the adder 311 by feeding back the value.

제1 감산기(320)는 주파수 누적기(310)로부터의 출력과 오류 보상부(350)로부터의 보상 출력 값을 뺄셈 연산하여 출력한다. 제1 감산기(320)는 누적기(310)로부터 출력되는 값에서 오류 보상부(350)의 메모리부(357)에 저장된 보상 값을 차감하여 출력한다.The first subtractor 320 subtracts the output from the frequency accumulator 310 and the compensated output value from the error compensator 350 and outputs the subtraction operation. The first subtractor 320 subtracts the compensation value stored in the memory unit 357 of the error compensator 350 from the value output from the accumulator 310 and outputs the subtracted value.

모듈라 연산부(360)는 제1 감산기(320)로부터의 출력 값을 모듈라(modular) 연산하여 출력한다. 모듈라 연산부(360)은 제1 감산기(320)으로부터 출력되는 값을 미리 설정된 값으로 나눈 나머지 값을 출력한다. The modular operation unit 360 performs a modular operation on the output value from the first subtractor 320 and outputs it. The modular operation unit 360 outputs a remainder value obtained by dividing the value output from the first subtractor 320 by a preset value.

제2 감산기(325)는 모듈라 연산부(360)로부터의 출력에서 최대 컨트롤 워드(Maximum Control Word)를 빼주는 뺄셈 연산을 하여 출력한다. 이는 다운-업 첩 신호를 생성하기 위함이다. 해당 과정을 통해 본 발명의 실시 형태에 따른 DDS 첩 신호 발생 장치는 -(최대 FCW)/2 부터 (최대 FCW)/2 구간의 대역을 가지는 첩 신호를 생성할 수 있다.The second subtractor 325 performs a subtraction operation for subtracting the maximum control word from the output from the modulo operator 360 and outputs the subtraction operation. This is to generate a down-up chirp signal. Through this process, the apparatus for generating a DDS chirp signal according to an embodiment of the present invention may generate a chirp signal having a band of -(maximum FCW)/2 to (maximum FCW)/2.

위상 누적기(340)는 제2 감산기(325)로부터의 출력 값을 누적하여 출력한다. The phase accumulator 340 accumulates and outputs the output value from the second subtractor 325 .

위상 누적기(340)는 매 시스템 클럭(System Clock, 304)의 상승 에지(Rising Edge)마다 제2 감산기(325)로부터의 출력 값을 누적하여 출력한다.The phase accumulator 340 accumulates and outputs the output value from the second subtractor 325 at every rising edge of the system clock 304 .

위상 누적기(340)는 가산기(341)와 레지스터(343)을 포함할 수 있다. 가산기(341)는 제2 감산기(325)로부터 입력되는 값와 레지스터(343)에 저장된 값을 덧셈 연산하여 출력한다. 레지스터(343)에는 가산기(341)에서 출력되는 값을 저장하고, 다시 가산기(311)로 저장된 값을 제공한다.The phase accumulator 340 may include an adder 341 and a register 343 . The adder 341 adds and outputs the value input from the second subtractor 325 and the value stored in the register 343 . The register 343 stores the value output from the adder 341 , and provides the stored value to the adder 311 again.

본 발명의 실시 형태에 따른 DDS 첩 신호 발생 장치는 위상 누적기(340)에서 발생하는 위상 오프셋(Phase Offset)을 보상하기 위하여, 위상 누적기(340)의 출력을 소정의 메모리에 저장할 수 있는 피드백 루프(Feedback Loop)인 오류 보상부(350)를 포함한다. 오류 보상부(350)를 갖는 본 발명의 실시 형태에 따른 DDS 첩 신호 발생 장치는 위상 누적기(340)의 출력에 포함된 위상 시프트 오류(Phase Shift Error)를 보상할 수 있다. The device for generating a DDS chirp signal according to an embodiment of the present invention provides a feedback capable of storing the output of the phase accumulator 340 in a predetermined memory in order to compensate for a phase offset generated in the phase accumulator 340 . and an error compensator 350 which is a feedback loop. The apparatus for generating a DDS chirp signal according to an embodiment of the present invention having an error compensator 350 may compensate for a phase shift error included in the output of the phase accumulator 340 .

오류 보상부(350)는 위상 추출부(351), 위상 랩핑부(353), 최소값 검출부(355) 및 메모리부(357)을 포함할 수 있다. 위상 추출부(351), 위상 랩핑부(353), 최소값 검출부(355) 및 메모리부(357)의 동작을 도 4를 참조하여 설명한다.The error compensating unit 350 may include a phase extracting unit 351 , a phase wrapping unit 353 , a minimum value detecting unit 355 , and a memory unit 357 . Operations of the phase extraction unit 351 , the phase wrapping unit 353 , the minimum value detection unit 355 , and the memory unit 357 will be described with reference to FIG. 4 .

도 3 및 도 4를 참조하면, 위상 추출부(351)는 위상 누적기(340)로부터 출력에서 위상 값을 추출한다. 위상 추출부(351)에서 추출된 위상 값은, 도 4의 (a)에 도시된 바와 같이 표현될 수 있다. 3 and 4 , the phase extractor 351 extracts a phase value from the output from the phase accumulator 340 . The phase value extracted by the phase extractor 351 may be expressed as shown in (a) of FIG. 4 .

도 4의 (a)에 도시된 바와 같이, 위상 추출부(351)에서 출력된 위상 값들이 2 파이(pi)마다 절단된 형태를 갖기 때문에, 이를 복원하는 과정이 필요하다. As shown in (a) of FIG. 4 , since the phase values output from the phase extractor 351 have a truncated shape every 2 pi, a process of restoring them is required.

복원을 위해서, 위상 랩핑부(353)는 위상 추출부(351)에서 출력된 위상 값들을 2차 함수 형태로 표현하기 위하여 2 파이 랩핑(2 pi Wrapping) 연산을 수행한다. 위상 랩핑부(353)에 의해 도 4의 (b)에 도시된 바와 같은 위상 값이 출력될 수 있다.For restoration, the phase wrapper 353 performs a 2 pi Wrapping operation to express the phase values output from the phase extractor 351 in the form of a quadratic function. A phase value as shown in FIG. 4B may be output by the phase wrapping unit 353 .

위상 시프트(Phase Shift)가 발생된 상태에서는, 위상 누적기(340)의 출력 값에 오프셋(Offset)이 생기므로, 이에 따라 위상 랩핑부(353)에서 랩핑(Wrapping) 연산을 통한 출력의 변곡점(최솟값)이 0이 아닌 다른 값에 위치하게 된다. 이러한 위치를 최소값 검출부(355)를 통해 검출하는데, 도 4의 (c)에 도시된 바와 같이, 위상 랩핑부(353)의 출력 값에서 변곡점을 검출하여 최소값을 검출할 수 있다. In a state in which a phase shift is generated, an offset is generated in the output value of the phase accumulator 340, and accordingly, the inflection point of the output through the wrapping operation in the phase wrapping unit 353 ( minimum) is located at a value other than 0. This position is detected through the minimum value detection unit 355 , and as shown in FIG. 4C , the minimum value may be detected by detecting an inflection point in the output value of the phase wrapping unit 353 .

위상 랩핑부(353)의 출력의 변곡점은 매 펄스 반복 주기(PRI)마다 변화하고, 이 값은 일정 펄스 반복 주기(PRI)에 따라 결정적이다(Deterministic). 그러므로 위상 랩핑부(353)의 출력의 변곡점의 최소 값을 메모리부(357)에 저장하여 위상 시프트 오류(Phase Shift Error) 보상에 사용한다. 따라서, 메모리부(357)에 저장된 최소 값이 보상 값으로 지칭될 수 있다.The inflection point of the output of the phase wrapping unit 353 changes at every pulse repetition period PRI, and this value is deterministic according to the constant pulse repetition period PRI. Therefore, the minimum value of the inflection point of the output of the phase wrapping unit 353 is stored in the memory unit 357 and used for phase shift error compensation. Accordingly, the minimum value stored in the memory unit 357 may be referred to as a compensation value.

메모리부(357)에 저장된 최소 값과 주파수 누적기(310)의 출력을 제1 감산기(320)를 통해 뺄셈 연산한다. 메모리부(357)에 저장된 최소 값이 주파수 누적기(310)의 출력에 포함된 오프셋을 상쇄하기 위한 보상 값으로 이용된다. A subtraction operation is performed between the minimum value stored in the memory unit 357 and the output of the frequency accumulator 310 through the first subtractor 320 . The minimum value stored in the memory unit 357 is used as a compensation value for offsetting the offset included in the output of the frequency accumulator 310 .

결국, 오류 보상부(350)는 펄스 반복 주기(PRI)가 유지되는 시간 동안에 메모리부(357)에 저장된 위상 누적기(340)의 변곡점 값을 출력하도록 하여, 위상 누적기(340)에 입력되는 오프셋(Offset) 값을 제어할 수 있다. 이러한 제어를 통해, 위상 누적기(340)에서 생성되는 위상 시프트 오류(Phase Shift Error)를 제거할 수 있고, 결국, 레이더 영상 품질의 저하를 방지할 수 있게 된다.As a result, the error compensator 350 outputs the inflection point value of the phase accumulator 340 stored in the memory unit 357 while the pulse repetition period PRI is maintained, so as to be input to the phase accumulator 340 . Offset value can be controlled. Through this control, it is possible to remove a phase shift error generated by the phase accumulator 340 and, as a result, to prevent deterioration of radar image quality.

다시, 도 3을 참조하면, 입력 신호 중 '2'(302)는 시간에 따라 주파수가 선형적으로 감소했다가 다시 선형적으로 증가하는 형태의 첩 신호를 생성하기 위한 입력 값이고, 최대 CW(maximum control word, 303)은 FCW가 가질 수 있는 최대 값을 의미한다.Again, referring to FIG. 3, among the input signals, '2' 302 is an input value for generating a chirp signal in which the frequency linearly decreases with time and then increases again linearly, and the maximum CW ( maximum control word, 303) means the maximum value that FCW can have.

비트 슬라이서(370)는 위상 누적기(340)의 출력에서 미리 설정된 비트를 슬라이스하여 출력한다. 이는 룩업 테이블(380a, 380b)에서 처리 가능한 비트 수를 맞추기 위함이다. 비트 슬라이서(370)은 부가적인 구성으로서, 위상 누적기(340)의 출력을 룩업 테이블(380a, 380b)에서 그대로 이용할 수 있다면, 비트 슬라이서(370)는 없어도 무방하다.The bit slicer 370 slices and outputs a preset bit from the output of the phase accumulator 340 . This is to match the number of bits that can be processed in the lookup tables 380a and 380b. The bit slicer 370 is an additional component, and as long as the output of the phase accumulator 340 can be used as it is in the lookup tables 380a and 380b, the bit slicer 370 may be omitted.

룩업 테이블(380a, 380b)은 정현파의 한 주기에 대한 각 위상 별 진폭(amplitude) 값의 정보를 미리 저장하고 있다. The lookup tables 380a and 380b pre-store information on amplitude values for each phase for one period of the sine wave.

룩업 테이블(380a, 380b)은 코사인 룩업 테이블(380a)과 사인 룩업 테이블(380b)를 포함할 수 있다. 여기서, 코사인 룩업 테이블(380a)과 사인 룩업 테이블(380b)은 I 신호와 Q 신호를 각각 출력하는 출력부로 기능할 수도 있다. The lookup tables 380a and 380b may include a cosine lookup table 380a and a sine lookup table 380b. Here, the cosine lookup table 380a and the sine lookup table 380b may function as output units that respectively output the I signal and the Q signal.

위상 누적기(340)에서 출력된 값(순시위상)이 코사인 룩업 테이블(380a)와 사인 룩업 테이블(380b)로 입력되면, 코사인 룩업 테이블(380a)와 사인 룩업 테이블(380b)은 입력된 값(순시위상)에 대응하는 진폭 값을 출력한다. 출력되는 진폭 값은 디지털 아날로그 변환기(390a, 390b)에서 아날로그 값으로 변환되어 출력된다. When the value (instantaneous phase) output from the phase accumulator 340 is input to the cosine lookup table 380a and the sine lookup table 380b, the cosine lookup table 380a and the sine lookup table 380b are The amplitude value corresponding to the instantaneous phase) is output. The output amplitude value is converted into an analog value by the digital-to-analog converters 390a and 390b and output.

디지털 아날로그 변환기(390a, 390b)에서 출력되는 값이 첩(chirp) 신호로 이용된다.A value output from the digital-to-analog converters 390a and 390b is used as a chirp signal.

도 3에 도시된 본 발명의 실시 형태에 따른 DDS 첩(chirp) 신호 발생 장치는, 위상 누적기(340)의 출력에 포함된 오프셋을 검출하여 위상 누적기(340)의 입력으로 피드백하여 주파수 누적기(310)의 출력에 포함된 절단 오류를 보상하는 오류 보상부(350)를 포함하기 때문에, 출력되는 첩(Chirp) 신호의 주파수 및 위상 특성이 왜곡되지 않는 이점이 있다. 따라서, 출력되는 첩 신호를 범위 보상(Range Compression)하는 경우, 임펄스 함수(IRF) 등의 신호 품질이 향상되는 이점이 있다. 따라서, 향상된 품질의 레이더 영상을 획득할 수 있는 이점이 있다.The apparatus for generating a DDS chirp signal according to the embodiment of the present invention shown in FIG. 3 detects an offset included in the output of the phase accumulator 340 and feeds it back to the input of the phase accumulator 340 to accumulate the frequency. Since it includes the error compensation unit 350 for compensating for the truncation error included in the output of the unit 310, there is an advantage that the frequency and phase characteristics of the output chirp signal are not distorted. Accordingly, when the output chirp signal is range-compressed, there is an advantage in that signal quality such as an impulse function (IRF) is improved. Accordingly, there is an advantage in that it is possible to acquire a radar image of improved quality.

이상 첨부된 도면을 참조하여 본 발명의 실시 형태를 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 형태의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 형태에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments of the present invention have been described above with reference to the accompanying drawings, but these are merely examples and do not limit the present invention, and those of ordinary skill in the art to which the present invention pertains without departing from the essential characteristics of the present embodiment. It will be appreciated that various modifications and applications not exemplified above in the scope are possible. For example, each component specifically shown in the embodiment can be implemented with modification. And differences related to such modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

310: 주파수 누적기
320: 제1 감산기
340: 위상 누적기
350: 오류 보상부
360: 모듈라 연산부
370: 비트 슬라이서
380a, 380b: 룩업 테이블
390a, 390b: 디지털 아날로그 변환기310: frequency accumulator
320: first subtractor
340: phase accumulator
350: error compensation unit
360: modular operation unit
370: beet slicer
380a, 380b: lookup tables
390a, 390b: digital-to-analog converter

Claims (5)

주파수 컨트롤 워드(FCW)를 제공받고, 상기 주파수 컨트롤 워드를 누적하여 출력하는 주파수 누적기;
상기 주파수 누적기로부터의 출력 값을 제공받고, 수신된 상기 주파수 누적기로부터의 출력 값을 누적하여 출력하는 위상 누적기;
상기 위상 누적기의 출력에서 보상 값을 검출하고, 검출된 상기 보상 값을 저장하는 상기 오류 보상부; 및
상기 주파수 누적기의 출력 값에서 상기 오류 보상부에 저장된 보상 값을 차감하여 상기 위상 누적기로 제공하는 감산기;
를 포함하는, DDS 첩 신호 발생 장치.
a frequency accumulator receiving a frequency control word (FCW) and accumulating and outputting the frequency control word;
a phase accumulator receiving the output value from the frequency accumulator and accumulating and outputting the received output value from the frequency accumulator;
the error compensator for detecting a compensation value from the output of the phase accumulator and storing the detected compensation value; and
a subtractor that subtracts the compensation value stored in the error compensator from the output value of the frequency accumulator and provides the subtracted value to the phase accumulator;
Including, DDS chirp signal generating device.
 제 1 항에 있어서, 상기 오류 보상부는,
상기 위상 누적기의 출력 값에서 위상 값을 추출하는 위상 추출부;
상기 위상 추출부의 위상 값들을 2차 함수 형태로 복원하는 위상 랩핑부;
상기 위상 랩핑부의 상기 2차 함수 형태의 출력의 변곡점을 검출하여 최소 값을 출력하는 최소값 검출부; 및
상기 최소값 검출부에 의해 출력된 상기 최소 값을 저장하는 메모리부;를 포함하고,
상기 메모리부에 저장된 상기 최소 값이 상기 보상 값인, DDS 첩 신호 발생 장치.
The method of claim 1, wherein the error compensator comprises:
a phase extractor for extracting a phase value from the output value of the phase accumulator;
a phase wrapping unit that restores the phase values of the phase extractor in the form of a quadratic function;
a minimum value detection unit that detects an inflection point of an output of the quadratic function form of the phase wrapping unit and outputs a minimum value; and
a memory unit for storing the minimum value output by the minimum value detection unit;
wherein the minimum value stored in the memory unit is the compensation value.
 제 1 항에 있어서,
상기 주파수 누적기는, 가산기와 레지스터를 포함하고,
상기 가산기는 상기 주파수 컨트롤 워드와 상기 레지스터에 저장된 값을 합산하여 상기 레지스터에 저장시키고,
상기 주파수 누적기의 출력 값은, 상기 레지스터의 저장 공간을 오버플로우하는 비트 값이 상기 주파수 누적기(FA)의 다음 주기의 출력의 시작 오프셋(Offset)으로 나타나는 절단 오차를 갖고,
상기 보상 값은 상기 절단 오차를 보상하는, DDS 첩 신호 발생 장치.
The method of claim 1,
The frequency accumulator includes an adder and a register,
The adder adds the frequency control word and the value stored in the register and stores it in the register,
The output value of the frequency accumulator has a truncation error in which a bit value overflowing the storage space of the register appears as a start offset of the output of the next cycle of the frequency accumulator (FA),
wherein the compensation value compensates for the truncation error.
 제 1 항에 있어서,
상기 위상 누적기는, 가산기와 레지스터를 포함하고,
상기 가산기는 상기 주파수 누적기의 출력 값과 상기 레지스터에 저장된 값을 합산하여 상기 레지스터에 저장시키고,
상기 레지스터에 저장된 값이 상기 오류 보상기로 제공되는, DDS 첩 신호 발생 장치.
The method of claim 1,
The phase accumulator includes an adder and a register,
the adder sums the output value of the frequency accumulator and the value stored in the register and stores it in the register;
A value stored in the register is provided to the error compensator.
 제 1 항에 있어서,
상기 주파수 누적기의 출력 값을 모듈라 연산하여 상기 위상 누적기로 제공하는 모듈라 연산부;
상기 위상 누적기의 출력을 수신하고, 수신된 출력에 대응하는 진폭 값을 출력하는 룩업 테이블;
상기 위상 누적기와 상기 룩업 테이블 사이에 배치되고, 상기 위상 누적기의 출력의 비트 수를 상기 룩업 테이블에 설정된 비트 수와 같아지도록 상기 위상 누적기의 출력의 비트 수를 슬라이스하는 비트 슬라이서; 및
상기 룩업 테이블에서 출력되는 진폭 값을 아날로그 신호로 변환하여 출력하는 디지털 아날로그 변환기;
를 포함하는, DDS 첩 신호 발생 장치.The method of claim 1,
a modular operation unit for performing a modulo operation on the output value of the frequency accumulator and providing it to the phase accumulator;
a lookup table for receiving an output of the phase accumulator and outputting an amplitude value corresponding to the received output;
a bit slicer disposed between the phase accumulator and the lookup table, the bit slicer slicing the number of bits of the output of the phase accumulator such that the number of bits of the output of the phase accumulator is equal to the number of bits set in the lookup table; and
a digital-to-analog converter that converts the amplitude value output from the lookup table into an analog signal and outputs the converted signal;
Including, DDS chirp signal generating device.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR20120072261A (en) * 2010-12-23 2012-07-03 한국전자통신연구원 Fractional digital pll with analog phase error compensation apparatus
KR101466516B1 (en) * 2013-12-09 2014-11-28 한국항공우주연구원 Apparatus and method of generating and verifying of direct digital synthesizer chirp signal

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120072261A (en) * 2010-12-23 2012-07-03 한국전자통신연구원 Fractional digital pll with analog phase error compensation apparatus
KR101466516B1 (en) * 2013-12-09 2014-11-28 한국항공우주연구원 Apparatus and method of generating and verifying of direct digital synthesizer chirp signal

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